JPH09223965A - クロック発生回路 - Google Patents
クロック発生回路Info
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- JPH09223965A JPH09223965A JP8056981A JP5698196A JPH09223965A JP H09223965 A JPH09223965 A JP H09223965A JP 8056981 A JP8056981 A JP 8056981A JP 5698196 A JP5698196 A JP 5698196A JP H09223965 A JPH09223965 A JP H09223965A
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Abstract
(57)【要約】
【課題】 ＰＬＬ回路からなるクロック発生回路にあっ
ては、ＶＣＯ（電圧制御発振器）の発振出力からクロッ
ク信号を生成しているため、発振器の発振周波数が電源
ノイズ等によって変動するとクロック信号の位相も変動
してしまい、いわゆるジッタが発生していた。 【解決手段】 制御電圧と基準電圧との差分電圧を電流
に変換する電圧−電流変換回路と該電圧−電流変換回路
の出力電流に対応した電流が流れるようにされた電流源
を有するＣＭＯＳインバータからなるリングオシレータ
とにより電圧制御発振器を構成するとともに、上記電圧
−電流変換回路に供給される基準電圧として電源電圧を
分圧する分圧回路の出力をＰＬＬ回路の応答時間よりも
大きな時定数を有する時定数回路で平滑した電圧を用い
るようにした。
ては、ＶＣＯ（電圧制御発振器）の発振出力からクロッ
ク信号を生成しているため、発振器の発振周波数が電源
ノイズ等によって変動するとクロック信号の位相も変動
してしまい、いわゆるジッタが発生していた。 【解決手段】 制御電圧と基準電圧との差分電圧を電流
に変換する電圧−電流変換回路と該電圧−電流変換回路
の出力電流に対応した電流が流れるようにされた電流源
を有するＣＭＯＳインバータからなるリングオシレータ
とにより電圧制御発振器を構成するとともに、上記電圧
−電流変換回路に供給される基準電圧として電源電圧を
分圧する分圧回路の出力をＰＬＬ回路の応答時間よりも
大きな時定数を有する時定数回路で平滑した電圧を用い
るようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おけるクロック形成技術さらにはＰＬＬ（フェーズ・ロ
ックド・ループ）回路をクロック発生回路として内蔵し
た半導体集積回路に適用して有効な技術に関し、特に電
源電圧の変動に対して発振周波数変動の少ないクロック
発生回路に関する。
おけるクロック形成技術さらにはＰＬＬ（フェーズ・ロ
ックド・ループ）回路をクロック発生回路として内蔵し
た半導体集積回路に適用して有効な技術に関し、特に電
源電圧の変動に対して発振周波数変動の少ないクロック
発生回路に関する。
【０００２】
【従来の技術】従来、論理ＬＳＩにおいては、１つのク
ロック信号あるいは位相の異なる複数のクロック信号に
同期してＬＳＩ全体を動作させることがある。このよう
な場合外部から供給された基本クロック信号をＬＳＩ内
の各部のラッチ回路（フリップフロップ）等に分配する
ことにより、デコードやメモリのリード・ライト、各種
演算等の動作を行なうが、クロック信号の分配元から供
給先までの信号の遅延量が異なったりしていると、各ク
ロック信号の到達タイミングにずれ（クロックスキュ
ー）が発生する。クロックスキューがあると、ラッチ回
路では誤った信号を取り込んだり、論理ゲート回路では
出力に不所望のひげ状パルスが発生して回路が誤動作す
るおそれがある。従って、クロック同期型ＬＳＩでは、
クロックスキューの大小が、ＬＳＩの性能（動作速度）
を決定する要因となる。
ロック信号あるいは位相の異なる複数のクロック信号に
同期してＬＳＩ全体を動作させることがある。このよう
な場合外部から供給された基本クロック信号をＬＳＩ内
の各部のラッチ回路（フリップフロップ）等に分配する
ことにより、デコードやメモリのリード・ライト、各種
演算等の動作を行なうが、クロック信号の分配元から供
給先までの信号の遅延量が異なったりしていると、各ク
ロック信号の到達タイミングにずれ（クロックスキュ
ー）が発生する。クロックスキューがあると、ラッチ回
路では誤った信号を取り込んだり、論理ゲート回路では
出力に不所望のひげ状パルスが発生して回路が誤動作す
るおそれがある。従って、クロック同期型ＬＳＩでは、
クロックスキューの大小が、ＬＳＩの性能（動作速度）
を決定する要因となる。
【０００３】そのため、近年においては、クロック発生
ないしはクロック分配回路としてＰＬＬ回路を用いる技
術が提案されている（例えばIEEE Journal of Solid-St
ateCircuits,Vol.SC-22,No.2(1987)pp255~261"Design o
f PLL-Based Clock Generation Circuits"）。ＰＬＬ回
路を用いればその一方の入力端子に基本となるクロック
信号を入力し、他方の入力端子（参照側）に末端のラッ
チ回路に入力されるクロック信号を戻してやることで、
最終的なクロック信号の位相を基本クロック信号の位相
に一致させることができるため、クロックスキューを低
減することが可能となる。
ないしはクロック分配回路としてＰＬＬ回路を用いる技
術が提案されている（例えばIEEE Journal of Solid-St
ateCircuits,Vol.SC-22,No.2(1987)pp255~261"Design o
f PLL-Based Clock Generation Circuits"）。ＰＬＬ回
路を用いればその一方の入力端子に基本となるクロック
信号を入力し、他方の入力端子（参照側）に末端のラッ
チ回路に入力されるクロック信号を戻してやることで、
最終的なクロック信号の位相を基本クロック信号の位相
に一致させることができるため、クロックスキューを低
減することが可能となる。
【０００４】
【発明が解決しようとする課題】ところが、ＰＬＬ回路
からなるクロック発生回路にあっては、回路内部にＶＣ
Ｏ（電圧制御発振器）を内蔵しその発振出力からクロッ
ク信号を生成しているため、発振器の発振周波数が電源
ノイズ等によって変動するとクロック信号の位相も変動
してしまい、いわゆるジッタが発生する。特に、発振器
が複数のＣＭＯＳインバータをリング状に接続してなる
リングオシレータによって構成されていると、電源ノイ
ズ等により電源電圧が変動する比率と同等もしくはそれ
以上の比率で発振周波数が変動してしまい、ジッタが大
きくなってしまうという問題点があることが明らかにな
った。
からなるクロック発生回路にあっては、回路内部にＶＣ
Ｏ（電圧制御発振器）を内蔵しその発振出力からクロッ
ク信号を生成しているため、発振器の発振周波数が電源
ノイズ等によって変動するとクロック信号の位相も変動
してしまい、いわゆるジッタが発生する。特に、発振器
が複数のＣＭＯＳインバータをリング状に接続してなる
リングオシレータによって構成されていると、電源ノイ
ズ等により電源電圧が変動する比率と同等もしくはそれ
以上の比率で発振周波数が変動してしまい、ジッタが大
きくなってしまうという問題点があることが明らかにな
った。
【０００５】この発明の目的は、電源ノイズ等による電
源電圧の変動に対してジッタの小さなクロック信号を発
生できるようなクロック発生回路を提供することにあ
る。
源電圧の変動に対してジッタの小さなクロック信号を発
生できるようなクロック発生回路を提供することにあ
る。
【０００６】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００８】すなわち、位相比較器とローパスフィルタ
と電圧制御発振器とからなるＰＬＬ回路を用いたクロッ
ク発生回路において、ローパスフィルタから供給される
制御電圧と基準電圧との差分電圧を電流に変換する電圧
−電流変換回路と該電圧−電流変換回路の出力電流に対
応した電流が流れるようにされた電流源を有するＣＭＯ
Ｓインバータからなるリングオシレータとにより電圧制
御発振器を構成するとともに、上記電圧−電流変換回路
に供給される基準電圧として電源電圧のような定電圧を
分圧する分圧回路の出力をＰＬＬ回路の応答時間よりも
大きな時定数を有する時定数回路で平滑した電圧を用い
るように構成したものである。
と電圧制御発振器とからなるＰＬＬ回路を用いたクロッ
ク発生回路において、ローパスフィルタから供給される
制御電圧と基準電圧との差分電圧を電流に変換する電圧
−電流変換回路と該電圧−電流変換回路の出力電流に対
応した電流が流れるようにされた電流源を有するＣＭＯ
Ｓインバータからなるリングオシレータとにより電圧制
御発振器を構成するとともに、上記電圧−電流変換回路
に供給される基準電圧として電源電圧のような定電圧を
分圧する分圧回路の出力をＰＬＬ回路の応答時間よりも
大きな時定数を有する時定数回路で平滑した電圧を用い
るように構成したものである。
【０００９】また、望ましくは上記ＣＭＯＳインバータ
と電源電圧端子との間にはＭＯＳＦＥＴを介在させたカ
スコード段を有し、該ＭＯＳＦＥＴのゲート端子には、
ＰＬＬ回路の応答時間よりも大きな時定数を有する第２
の時定数回路で電源電圧を平滑した電圧をバイアス電圧
として印加させるようにする。
と電源電圧端子との間にはＭＯＳＦＥＴを介在させたカ
スコード段を有し、該ＭＯＳＦＥＴのゲート端子には、
ＰＬＬ回路の応答時間よりも大きな時定数を有する第２
の時定数回路で電源電圧を平滑した電圧をバイアス電圧
として印加させるようにする。
【００１０】ところで、ＣＭＯＳインバータからなるリ
ングオシレータにより構成された電圧制御発振器におい
て、電源ノイズによりクロック信号の発振周波数が発生
する原因としては、電源ノイズにより電源電圧が変動し
たときに電圧−電流変換回路の出力電流が変動すること
と、リングオシレータを構成するＣＭＯＳインバータの
出力振幅が変動することの２つが考えられる。
ングオシレータにより構成された電圧制御発振器におい
て、電源ノイズによりクロック信号の発振周波数が発生
する原因としては、電源ノイズにより電源電圧が変動し
たときに電圧−電流変換回路の出力電流が変動すること
と、リングオシレータを構成するＣＭＯＳインバータの
出力振幅が変動することの２つが考えられる。
【００１１】上記した手段によれば、電圧−電流変換回
路に供給される基準電圧として電源電圧とを分圧する分
圧回路の出力をＰＬＬ回路の応答時間よりも大きな時定
数を有する時定数回路で平滑した電圧を用いているた
め、電源電圧が変動したときの基準電圧の変動は非常に
緩やかなものとなる。しかも、この基準電圧の変動はＰ
ＬＬ回路の応答速度よりも遅くなるように時定数が設定
されているため、ＰＬＬ回路の動作としては基準電圧が
変動していないのと同じになり、電源電圧が変動しても
電圧−電流変換回路の出力電流は変動しないようにな
る。
路に供給される基準電圧として電源電圧とを分圧する分
圧回路の出力をＰＬＬ回路の応答時間よりも大きな時定
数を有する時定数回路で平滑した電圧を用いているた
め、電源電圧が変動したときの基準電圧の変動は非常に
緩やかなものとなる。しかも、この基準電圧の変動はＰ
ＬＬ回路の応答速度よりも遅くなるように時定数が設定
されているため、ＰＬＬ回路の動作としては基準電圧が
変動していないのと同じになり、電源電圧が変動しても
電圧−電流変換回路の出力電流は変動しないようにな
る。
【００１２】また、上記した手段によれば、リングオシ
レータを構成するＣＭＯＳインバータと電源電圧端子と
の間にＭＯＳＦＥＴを介在させたカスコード段を有して
いるため、出力振幅はカスコード出力で決まる。さら
に、該ＭＯＳＦＥＴのゲート端子には、ＰＬＬ回路の応
答時間よりも大きな時定数を有する第２の時定数回路で
電源電圧を平滑した電圧をバイアス電圧として印加させ
るように構成したので、カスコード接続の上記ＭＯＳＦ
ＥＴのゲートに供給されるバイアス電圧は電源電圧が変
動してもその変動は非常に緩やかなものとなる。しか
も、このバイアス電圧を発生する時定数回路はＰＬＬ回
路の応答速度よりも遅くなるように時定数が設定されて
いるため、ＰＬＬ回路の動作としてはバイアス電圧が変
動していないのと同じになるのでカスコード出力も変動
していないのと同じになり、電源電圧が変動してもＣＭ
ＯＳインバータの出力振幅は変動しないようになる。
レータを構成するＣＭＯＳインバータと電源電圧端子と
の間にＭＯＳＦＥＴを介在させたカスコード段を有して
いるため、出力振幅はカスコード出力で決まる。さら
に、該ＭＯＳＦＥＴのゲート端子には、ＰＬＬ回路の応
答時間よりも大きな時定数を有する第２の時定数回路で
電源電圧を平滑した電圧をバイアス電圧として印加させ
るように構成したので、カスコード接続の上記ＭＯＳＦ
ＥＴのゲートに供給されるバイアス電圧は電源電圧が変
動してもその変動は非常に緩やかなものとなる。しか
も、このバイアス電圧を発生する時定数回路はＰＬＬ回
路の応答速度よりも遅くなるように時定数が設定されて
いるため、ＰＬＬ回路の動作としてはバイアス電圧が変
動していないのと同じになるのでカスコード出力も変動
していないのと同じになり、電源電圧が変動してもＣＭ
ＯＳインバータの出力振幅は変動しないようになる。
【００１３】その結果、電源ノイズ等により電源電圧が
変動しても発振器の発振周波数は変動せず、発生される
クロック信号の位相変動もなくなり、ジッタが低減され
るようになる。
変動しても発振器の発振周波数は変動せず、発生される
クロック信号の位相変動もなくなり、ジッタが低減され
るようになる。
【００１４】
【発明の実施の形態】次に、本発明の実施例について図
面を用いて説明する。図１は本発明に係るＰＬＬ回路の
一実施例を示すブロック図である。特に制限されない
が、同図の各ブロックを構成する回路素子は、公知の半
導体集積回路の製造技術によって、単結晶シリコンのよ
うな１個の半導体基板上において形成される。
面を用いて説明する。図１は本発明に係るＰＬＬ回路の
一実施例を示すブロック図である。特に制限されない
が、同図の各ブロックを構成する回路素子は、公知の半
導体集積回路の製造技術によって、単結晶シリコンのよ
うな１個の半導体基板上において形成される。
【００１５】この実施例のＰＬＬ回路は、外部から入力
される基準クロック信号φ０と帰還クロック信号φｆの
位相差を検出する位相比較器１と、検出された位相差に
応じた制御電圧を発生するローパスフィルタ（ＬＰＦ）
２と、該ローパスフィルタ２からの制御電圧Ｖｃに応じ
た周波数の発振信号を出力する電圧制御発振器（ＶＣ
Ｏ）３とにより構成されている。上記電圧制御発振器３
より出力された発振信号ＣＫＶは、末端に向かって順次
Ｈ型に分岐するツリー状に構築された配線やバッファゲ
ート回路からなるクロック分配系４を介してＬＳＩ各部
のフリップフロップ回路等へクロック信号ＣＫとして分
配される。
される基準クロック信号φ０と帰還クロック信号φｆの
位相差を検出する位相比較器１と、検出された位相差に
応じた制御電圧を発生するローパスフィルタ（ＬＰＦ）
２と、該ローパスフィルタ２からの制御電圧Ｖｃに応じ
た周波数の発振信号を出力する電圧制御発振器（ＶＣ
Ｏ）３とにより構成されている。上記電圧制御発振器３
より出力された発振信号ＣＫＶは、末端に向かって順次
Ｈ型に分岐するツリー状に構築された配線やバッファゲ
ート回路からなるクロック分配系４を介してＬＳＩ各部
のフリップフロップ回路等へクロック信号ＣＫとして分
配される。
【００１６】特に制限されないが、この実施例において
はＰＬＬ回路からなるクロック発生回路から出力される
クロック信号ＣＫの周波数は外部から入力される基準ク
ロックφ０の周波数のＮ倍とされている。そこで、上記
クロック分配系４により分配されるクロック信号の一つ
が、分周回路５により１／Ｎに分周されて帰還クロック
φｆとして上記位相比較器１に供給されるようになって
いる。発生されるクロックＣＫＶと基準クロックφ０の
周波数とが同一の場合には、分周回路は省略することが
できる。
はＰＬＬ回路からなるクロック発生回路から出力される
クロック信号ＣＫの周波数は外部から入力される基準ク
ロックφ０の周波数のＮ倍とされている。そこで、上記
クロック分配系４により分配されるクロック信号の一つ
が、分周回路５により１／Ｎに分周されて帰還クロック
φｆとして上記位相比較器１に供給されるようになって
いる。発生されるクロックＣＫＶと基準クロックφ０の
周波数とが同一の場合には、分周回路は省略することが
できる。
【００１７】また、上記電圧制御発振器３は、上記ロー
パスフィルタ２から供給される制御電圧Ｖｃと基準電圧
Ｖｒｅｆとの差分電圧を電流に変換する電圧−電流変換
回路３０と、該電圧−電流変換回路３０の出力電流Ｉｖ
に対応した電流が流れるようにされた電流源を有するリ
ングオシレータ型発振回路４０等により構成されてい
る。
パスフィルタ２から供給される制御電圧Ｖｃと基準電圧
Ｖｒｅｆとの差分電圧を電流に変換する電圧−電流変換
回路３０と、該電圧−電流変換回路３０の出力電流Ｉｖ
に対応した電流が流れるようにされた電流源を有するリ
ングオシレータ型発振回路４０等により構成されてい
る。
【００１８】図２には、上記電圧制御発振器３を構成す
る電圧−電流変換回路３０の具体的な回路構成例が、ま
た図３にはリングオシレータ型発振回路４０の具体的な
回路構成例が示されている。
る電圧−電流変換回路３０の具体的な回路構成例が、ま
た図３にはリングオシレータ型発振回路４０の具体的な
回路構成例が示されている。
【００１９】図２に示されているように、電圧−電流変
換回路３０は、差動回路３１と、定電流源Ｉ０を有する
電流合成回路３２と、基準電圧発生回路としての分圧回
路３３と、抵抗Ｒと容量Ｃとからなる時定数回路として
の平滑回路３４と、カレントミラー回路からなるような
電流出力回路３５とにより構成されている。上記分圧回
路３３は、この実施例では、電源電圧Ｖｃｃと接地点と
の間に直列に接続されたＰチャネルＭＯＳＦＥＴ Ｑ３
７とＮチャネルＭＯＳＦＥＴＱ３８とからなり、ＭＯＳ
ＦＥＴ Ｑ３７とＱ３８がそれぞれゲートとドレインが
結合されたいわゆるダイオード接続とされることにより
電源電圧ＶｃｃをＭＯＳＦＥＴ Ｑ３７，Ｑ３８のコン
ダクタンスの比で分割した電圧を発生する。
換回路３０は、差動回路３１と、定電流源Ｉ０を有する
電流合成回路３２と、基準電圧発生回路としての分圧回
路３３と、抵抗Ｒと容量Ｃとからなる時定数回路として
の平滑回路３４と、カレントミラー回路からなるような
電流出力回路３５とにより構成されている。上記分圧回
路３３は、この実施例では、電源電圧Ｖｃｃと接地点と
の間に直列に接続されたＰチャネルＭＯＳＦＥＴ Ｑ３
７とＮチャネルＭＯＳＦＥＴＱ３８とからなり、ＭＯＳ
ＦＥＴ Ｑ３７とＱ３８がそれぞれゲートとドレインが
結合されたいわゆるダイオード接続とされることにより
電源電圧ＶｃｃをＭＯＳＦＥＴ Ｑ３７，Ｑ３８のコン
ダクタンスの比で分割した電圧を発生する。
【００２０】なお、分圧回路３３は図２に示されている
構成に限定されず、２個の抵抗を直列接続したものであ
ってもよい。平滑回路３４は、ＰＬＬ回路の応答時間よ
りも大きな時定数を有するように抵抗Ｒおよび容量Ｃの
値が決定されている。抵抗Ｒは例えば拡散層により構成
され、容量ＣはＭＯＳＦＥＴのゲート電極と基板間の容
量が用いられる。
構成に限定されず、２個の抵抗を直列接続したものであ
ってもよい。平滑回路３４は、ＰＬＬ回路の応答時間よ
りも大きな時定数を有するように抵抗Ｒおよび容量Ｃの
値が決定されている。抵抗Ｒは例えば拡散層により構成
され、容量ＣはＭＯＳＦＥＴのゲート電極と基板間の容
量が用いられる。
【００２１】差動回路３１は、ソース共通接続された一
対の差動ＭＯＳＦＥＴ Ｑ３１，Ｑ３２と、これらのＭ
ＯＳＦＥＴ Ｑ３１，Ｑ３２の共通ソースに接続された
定電流源Ｉ１と、差動ＭＯＳＦＥＴ Ｑ３１とＱ３２の
ドレインと電源電圧Ｖｃｃとの間に接続された一対のＰ
チャネル型の負荷ＭＯＳＦＥＴ Ｑ３３，Ｑ３４とから
構成されており、ＭＯＳＦＥＴ Ｑ３１のゲート端子に
前段のローパスフィルタ２から供給される制御電圧Ｖｃ
が入力され、ＭＯＳＦＥＴ Ｑ３２のゲート端子に分圧
回路（３３）で発生され平滑回路３４で平滑された電圧
が基準電圧Ｖｒｅｆとして入力されている。上記負荷Ｍ
ＯＳＦＥＴ Ｑ３３，Ｑ３４のうちＱ３４はゲートとド
レインとが結合され、Ｑ３３はＱ３４とにゲート共通接
続されているとともに、Ｑ３３のドレインには電流合成
回路３２の定電流源Ｉ０が接続されている。電流出力回
路３５は、ゲートとドレインとが結合されたＰチャネル
ＭＯＳＦＥＴ Ｑ３５と、該ＭＯＳＦＥＴ Ｑ３５にゲ
ート共通接続されたＭＯＳＦＥＴ Ｑ３６とからなり、
カレントミラー回路を構成している。
対の差動ＭＯＳＦＥＴ Ｑ３１，Ｑ３２と、これらのＭ
ＯＳＦＥＴ Ｑ３１，Ｑ３２の共通ソースに接続された
定電流源Ｉ１と、差動ＭＯＳＦＥＴ Ｑ３１とＱ３２の
ドレインと電源電圧Ｖｃｃとの間に接続された一対のＰ
チャネル型の負荷ＭＯＳＦＥＴ Ｑ３３，Ｑ３４とから
構成されており、ＭＯＳＦＥＴ Ｑ３１のゲート端子に
前段のローパスフィルタ２から供給される制御電圧Ｖｃ
が入力され、ＭＯＳＦＥＴ Ｑ３２のゲート端子に分圧
回路（３３）で発生され平滑回路３４で平滑された電圧
が基準電圧Ｖｒｅｆとして入力されている。上記負荷Ｍ
ＯＳＦＥＴ Ｑ３３，Ｑ３４のうちＱ３４はゲートとド
レインとが結合され、Ｑ３３はＱ３４とにゲート共通接
続されているとともに、Ｑ３３のドレインには電流合成
回路３２の定電流源Ｉ０が接続されている。電流出力回
路３５は、ゲートとドレインとが結合されたＰチャネル
ＭＯＳＦＥＴ Ｑ３５と、該ＭＯＳＦＥＴ Ｑ３５にゲ
ート共通接続されたＭＯＳＦＥＴ Ｑ３６とからなり、
カレントミラー回路を構成している。
【００２２】上記電圧−電流変換回路３０は、前段のロ
ーパスフィルタ２から供給される制御電圧Ｖｃが上記差
動回路３１のＭＯＳＦＥＴ Ｑ３２のゲート端子に印加
されている基準電圧Ｖｒｅｆと同一のときにはＱ３１と
Ｑ３２に同一の電流（定電流源Ｉ１の２分の１の電流）
が流れ、負荷ＭＯＳＦＥＴ Ｑ３３とＱ３４にもそれぞ
れＩ１／２の電流が流れる。この状態からＭＯＳＦＥＴ
Ｑ３１のゲートの制御電圧Ｖｃがよりも基準電圧Ｖｒ
ｅｆよりも高くなると、Ｑ３２よりもＱ３１に大きなド
レイン電流が流れようとする。このとき負荷ＭＯＳＦＥ
Ｔ Ｑ３３とＱ３４はカレントミラー接続されており、
Ｑ３３にはＩ１／２よりも大きな電流が流れないため、
足りない分の電流はＭＯＳＦＥＴ Ｑ３５から流れ込む
ようになる。その結果、ＭＯＳＦＥＴ Ｑ３５には差動
回路３１に流れ込む電流ΔＩに定電流源Ｉ０の電流を加
算したＩ０＋ΔＩの電流が流れ、この電流がＭＯＳＦＥ
ＴＱ３６によって転写されるため、出力電流Ｉｖが増加
するようになる。
ーパスフィルタ２から供給される制御電圧Ｖｃが上記差
動回路３１のＭＯＳＦＥＴ Ｑ３２のゲート端子に印加
されている基準電圧Ｖｒｅｆと同一のときにはＱ３１と
Ｑ３２に同一の電流（定電流源Ｉ１の２分の１の電流）
が流れ、負荷ＭＯＳＦＥＴ Ｑ３３とＱ３４にもそれぞ
れＩ１／２の電流が流れる。この状態からＭＯＳＦＥＴ
Ｑ３１のゲートの制御電圧Ｖｃがよりも基準電圧Ｖｒ
ｅｆよりも高くなると、Ｑ３２よりもＱ３１に大きなド
レイン電流が流れようとする。このとき負荷ＭＯＳＦＥ
Ｔ Ｑ３３とＱ３４はカレントミラー接続されており、
Ｑ３３にはＩ１／２よりも大きな電流が流れないため、
足りない分の電流はＭＯＳＦＥＴ Ｑ３５から流れ込む
ようになる。その結果、ＭＯＳＦＥＴ Ｑ３５には差動
回路３１に流れ込む電流ΔＩに定電流源Ｉ０の電流を加
算したＩ０＋ΔＩの電流が流れ、この電流がＭＯＳＦＥ
ＴＱ３６によって転写されるため、出力電流Ｉｖが増加
するようになる。
【００２３】一方、ＭＯＳＦＥＴ Ｑ３１のゲートの制
御電圧Ｖｃがよりも基準電圧Ｖｒｅｆよりも低くなる
と、Ｑ３２よりもＱ３１に小さなドレイン電流が流れよ
うとする。このとき負荷ＭＯＳＦＥＴ Ｑ３３とＱ３４
はカレントミラー接続されているおり、Ｑ３３にはＩ１
／２の大きさの電流が流れようとするため、余った分の
電流はＭＯＳＦＥＴ Ｑ３３から定電流源Ｉ０に流れ込
むようになる。その結果、ＭＯＳＦＥＴ Ｑ３５には、
定電流源Ｉ０の電流より差動回路３１から流れ込む電流
ΔＩを減算したＩ０−ΔＩの電流が流れ、この電流がＭ
ＯＳＦＥＴ Ｑ３６によって転写されるため、出力電流
Ｉｖが減少するようになる。
御電圧Ｖｃがよりも基準電圧Ｖｒｅｆよりも低くなる
と、Ｑ３２よりもＱ３１に小さなドレイン電流が流れよ
うとする。このとき負荷ＭＯＳＦＥＴ Ｑ３３とＱ３４
はカレントミラー接続されているおり、Ｑ３３にはＩ１
／２の大きさの電流が流れようとするため、余った分の
電流はＭＯＳＦＥＴ Ｑ３３から定電流源Ｉ０に流れ込
むようになる。その結果、ＭＯＳＦＥＴ Ｑ３５には、
定電流源Ｉ０の電流より差動回路３１から流れ込む電流
ΔＩを減算したＩ０−ΔＩの電流が流れ、この電流がＭ
ＯＳＦＥＴ Ｑ３６によって転写されるため、出力電流
Ｉｖが減少するようになる。
【００２４】しかも、上記電圧−電流変換回路３０にお
いては、ＭＯＳＦＥＴ Ｑ３２のゲートに供給される基
準電圧Ｖｒｅｆとして、電源電圧Ｖｃｃを分圧する分圧
回路３３の出力をＰＬＬ回路の応答時間よりも大きな時
定数を有する平滑回路３４で平滑した電圧を用いてい
る。そのため、電源電圧Ｖｃｃが変動したときの基準電
圧Ｖｒｅｆの変動は非常に緩やかなものとなり、ＰＬＬ
回路の動作としては基準電圧が変動していないのと同じ
になり、電源電圧が変動しても電圧−電流変換回路３０
の出力電流Ｉｖは変動しないようになる。
いては、ＭＯＳＦＥＴ Ｑ３２のゲートに供給される基
準電圧Ｖｒｅｆとして、電源電圧Ｖｃｃを分圧する分圧
回路３３の出力をＰＬＬ回路の応答時間よりも大きな時
定数を有する平滑回路３４で平滑した電圧を用いてい
る。そのため、電源電圧Ｖｃｃが変動したときの基準電
圧Ｖｒｅｆの変動は非常に緩やかなものとなり、ＰＬＬ
回路の動作としては基準電圧が変動していないのと同じ
になり、電源電圧が変動しても電圧−電流変換回路３０
の出力電流Ｉｖは変動しないようになる。
【００２５】リングオシレータ型発振回路４０は、図３
に示されているように、各々ＮチャネルＭＯＳＦＥＴ側
に電流制御用ＭＯＳＦＥＴ Ｑ１１〜Ｑ１５が接続され
た奇数個のＣＭＯＳインバータＧ１〜Ｇ５が縦続接続さ
れてなるリングオシレータ４１と、発振信号を波形整形
して出力するバッファゲート４２と、各ＣＭＯＳインバ
ータＧ１〜Ｇ５のＰチャネルＭＯＳＦＥＴと電源電圧Ｖ
ｃｃとの間にカスコード接続されたＮチャネルＭＯＳＦ
ＥＴ Ｑ２１〜Ｑ２５と、電源電圧Ｖｃｃと上記ＭＯＳ
ＦＥＴ Ｑ２１〜Ｑ２５のゲート端子との間に接続され
た抵抗Ｒ１およびＭＯＳＦＥＴ Ｑ２１〜Ｑ２５のゲー
ト端子と接地点との間に接続された容量Ｃ１とからなり
電源電圧Ｖｃｃを平滑した電圧Ｖｂで上記ＭＯＳＦＥＴ
Ｑ２１〜Ｑ２５をバイアスするバイアス電圧発生回路
としての平滑回路４３と、上記電流制御用ＭＯＳＦＥＴ
Ｑ１１〜Ｑ１５とカレントミラー回路を構成するよう
に接続されドレイン端子に前記電圧−電流変換回路３０
の出力電流Ｉｖが制御電流として入力されることにより
上記定電流用ＭＯＳＦＥＴ Ｑ１１〜Ｑ１５に上記Ｉｖ
と同一の大きさの電流を流すためのＭＯＳＦＥＴ Ｑ１
０とから構成されている。なお、このリングオシレータ
の出力振幅はカスコード接続されたＭＯＳＦＥＴ Ｑ２
１〜Ｑ２５を有しているため、カスコ−ド出力で決まる
ようになる。平滑回路４３は、ＰＬＬ回路の応答時間よ
りも大きな時定数を有するように抵抗Ｒ１および容量Ｃ
１の値が決定されている。バッファゲート４２はここで
はＣＭＯＳインバータを用いている。
に示されているように、各々ＮチャネルＭＯＳＦＥＴ側
に電流制御用ＭＯＳＦＥＴ Ｑ１１〜Ｑ１５が接続され
た奇数個のＣＭＯＳインバータＧ１〜Ｇ５が縦続接続さ
れてなるリングオシレータ４１と、発振信号を波形整形
して出力するバッファゲート４２と、各ＣＭＯＳインバ
ータＧ１〜Ｇ５のＰチャネルＭＯＳＦＥＴと電源電圧Ｖ
ｃｃとの間にカスコード接続されたＮチャネルＭＯＳＦ
ＥＴ Ｑ２１〜Ｑ２５と、電源電圧Ｖｃｃと上記ＭＯＳ
ＦＥＴ Ｑ２１〜Ｑ２５のゲート端子との間に接続され
た抵抗Ｒ１およびＭＯＳＦＥＴ Ｑ２１〜Ｑ２５のゲー
ト端子と接地点との間に接続された容量Ｃ１とからなり
電源電圧Ｖｃｃを平滑した電圧Ｖｂで上記ＭＯＳＦＥＴ
Ｑ２１〜Ｑ２５をバイアスするバイアス電圧発生回路
としての平滑回路４３と、上記電流制御用ＭＯＳＦＥＴ
Ｑ１１〜Ｑ１５とカレントミラー回路を構成するよう
に接続されドレイン端子に前記電圧−電流変換回路３０
の出力電流Ｉｖが制御電流として入力されることにより
上記定電流用ＭＯＳＦＥＴ Ｑ１１〜Ｑ１５に上記Ｉｖ
と同一の大きさの電流を流すためのＭＯＳＦＥＴ Ｑ１
０とから構成されている。なお、このリングオシレータ
の出力振幅はカスコード接続されたＭＯＳＦＥＴ Ｑ２
１〜Ｑ２５を有しているため、カスコ−ド出力で決まる
ようになる。平滑回路４３は、ＰＬＬ回路の応答時間よ
りも大きな時定数を有するように抵抗Ｒ１および容量Ｃ
１の値が決定されている。バッファゲート４２はここで
はＣＭＯＳインバータを用いている。
【００２６】上記リングオシレータ型発振回路４０は、
リングオシレータ４１を構成する各ＣＭＯＳインバータ
Ｇ１〜Ｇ５の出力ノードに存在する寄生容量を充放電す
るのに要する時間で遅延時間つまり発振周波数が決定さ
れる。ここで各寄生容量を充電する電流の大きさはＣＭ
ＯＳインバータＧ１〜Ｇ５のＰＭＯＳ側に接続されたカ
スコード型ＭＯＳＦＥＴ Ｑ２１〜Ｑ２５のインピーダ
ンスで決まり一定である。一方、各寄生容量を放電する
電流はＣＭＯＳインバータのＮＭＯＳ側の電流制御用Ｍ
ＯＳＦＥＴ Ｑ１１〜Ｑ１５に流れる電流で決まり、こ
れらの電流は電圧−電流変換回路３０から出力される制
御電流Ｉｖと同一である。従って、電圧−電流変換回路
３０から出力される制御電流Ｉｖが変化すると寄生容量
の放電時間が変わり、その結果リングオシレータ全体の
遅延時間すなわち発振周波数が変化する。つまり、この
実施例のリングオシレータ型発振回路４０の発振周波数
は電圧−電流変換回路３０の出力電流Ｉｖに依存する。
リングオシレータ４１を構成する各ＣＭＯＳインバータ
Ｇ１〜Ｇ５の出力ノードに存在する寄生容量を充放電す
るのに要する時間で遅延時間つまり発振周波数が決定さ
れる。ここで各寄生容量を充電する電流の大きさはＣＭ
ＯＳインバータＧ１〜Ｇ５のＰＭＯＳ側に接続されたカ
スコード型ＭＯＳＦＥＴ Ｑ２１〜Ｑ２５のインピーダ
ンスで決まり一定である。一方、各寄生容量を放電する
電流はＣＭＯＳインバータのＮＭＯＳ側の電流制御用Ｍ
ＯＳＦＥＴ Ｑ１１〜Ｑ１５に流れる電流で決まり、こ
れらの電流は電圧−電流変換回路３０から出力される制
御電流Ｉｖと同一である。従って、電圧−電流変換回路
３０から出力される制御電流Ｉｖが変化すると寄生容量
の放電時間が変わり、その結果リングオシレータ全体の
遅延時間すなわち発振周波数が変化する。つまり、この
実施例のリングオシレータ型発振回路４０の発振周波数
は電圧−電流変換回路３０の出力電流Ｉｖに依存する。
【００２７】しかもこの実施例のリングオシレータ型発
振回路４０は、平滑回路４３がＰＬＬ回路の応答時間よ
りも大きな時定数を有するように構成されているため、
カスコード型のＭＯＳＦＥＴ Ｑ２１〜Ｑ２５のゲート
に供給されるバイアス電圧Ｖｂは電源電圧Ｖｃｃが変動
してもその変動は非常に緩やかなものであり、変動して
いないのと同じになるので、カスコード出力も変動して
いないのと同じになる。そのため、電源電圧が変動して
もＣＭＯＳインバータＧ１〜Ｇ５の出力振幅は変動せ
ず、リングオシレータ４１の発振周波数も変動しないよ
うになる。
振回路４０は、平滑回路４３がＰＬＬ回路の応答時間よ
りも大きな時定数を有するように構成されているため、
カスコード型のＭＯＳＦＥＴ Ｑ２１〜Ｑ２５のゲート
に供給されるバイアス電圧Ｖｂは電源電圧Ｖｃｃが変動
してもその変動は非常に緩やかなものであり、変動して
いないのと同じになるので、カスコード出力も変動して
いないのと同じになる。そのため、電源電圧が変動して
もＣＭＯＳインバータＧ１〜Ｇ５の出力振幅は変動せ
ず、リングオシレータ４１の発振周波数も変動しないよ
うになる。
【００２８】図４には、リングオシレータ型発振回路４
０の第２の実施例が示されている。この実施例のリング
オシレータ型発振回路４０は、電源電圧Ｖｃｃと各ＣＭ
ＯＳインバータのＰＭＯＳ側との間に上記カスコード型
のＭＯＳＦＥＴ Ｑ２１〜Ｑ２５と直列にＰチャネルＭ
ＯＳＦＥＴからなる電流制御用ＭＯＳＦＥＴ Ｑ３１〜
Ｑ３５を接続すると共に、これらのＭＯＳＦＥＴ Ｑ３
１〜Ｑ３５とカレントミラー接続されて上記制御電流Ｉ
ｖと同一の電流を流すためのＭＯＳＦＥＴ Ｑ３０と、
前記ＭＯＳＦＥＴ Ｑ１０とカレントミラー接続されか
つ上記ＭＯＳＦＥＴ Ｑ３０と直列形態に接続されたＮ
チャネルＭＯＳＦＥＴ Ｑ４０とを備えている。その他
の構成は図３のリングオシレータ型発振回路４０と同一
である。
０の第２の実施例が示されている。この実施例のリング
オシレータ型発振回路４０は、電源電圧Ｖｃｃと各ＣＭ
ＯＳインバータのＰＭＯＳ側との間に上記カスコード型
のＭＯＳＦＥＴ Ｑ２１〜Ｑ２５と直列にＰチャネルＭ
ＯＳＦＥＴからなる電流制御用ＭＯＳＦＥＴ Ｑ３１〜
Ｑ３５を接続すると共に、これらのＭＯＳＦＥＴ Ｑ３
１〜Ｑ３５とカレントミラー接続されて上記制御電流Ｉ
ｖと同一の電流を流すためのＭＯＳＦＥＴ Ｑ３０と、
前記ＭＯＳＦＥＴ Ｑ１０とカレントミラー接続されか
つ上記ＭＯＳＦＥＴ Ｑ３０と直列形態に接続されたＮ
チャネルＭＯＳＦＥＴ Ｑ４０とを備えている。その他
の構成は図３のリングオシレータ型発振回路４０と同一
である。
【００２９】図３のリングオシレータ型発振回路４０に
おいては、各ＣＭＯＳインバータの寄生容量を放電する
側の電流のみが前段の電圧−電流変換回路３０からの制
御電流Ｉｖによって制御されるように構成されているた
め、各ＣＭＯＳインバータの出力波形は信号の立ち上が
りが一定で立ち下がりのみ変化するというアンバランス
なものである。これに対し、図４のリングオシレータ型
発振回路４０においては、ＭＯＳＦＥＴ Ｑ３１〜Ｑ３
５によって各ＣＭＯＳインバータの寄生容量を充電する
側の電流も前段の電圧−電流変換回路３０からの制御電
流Ｉｖによって制御されるように構成されている。その
ため、図４の回路では、各ＣＭＯＳインバータＧ１〜Ｇ
５の出力波形は信号の立ち下がりも立ち上がりも変化す
るようになり、波形の対称性が良好になると共にＣＭＯ
Ｓインバータの段数が同一ならば図３の回路に比べて制
御電流Ｉｖの変化量に対する遅延時間の変化量も大きく
なり電流に対する感度が高くなるという特徴を備えてい
る。
おいては、各ＣＭＯＳインバータの寄生容量を放電する
側の電流のみが前段の電圧−電流変換回路３０からの制
御電流Ｉｖによって制御されるように構成されているた
め、各ＣＭＯＳインバータの出力波形は信号の立ち上が
りが一定で立ち下がりのみ変化するというアンバランス
なものである。これに対し、図４のリングオシレータ型
発振回路４０においては、ＭＯＳＦＥＴ Ｑ３１〜Ｑ３
５によって各ＣＭＯＳインバータの寄生容量を充電する
側の電流も前段の電圧−電流変換回路３０からの制御電
流Ｉｖによって制御されるように構成されている。その
ため、図４の回路では、各ＣＭＯＳインバータＧ１〜Ｇ
５の出力波形は信号の立ち下がりも立ち上がりも変化す
るようになり、波形の対称性が良好になると共にＣＭＯ
Ｓインバータの段数が同一ならば図３の回路に比べて制
御電流Ｉｖの変化量に対する遅延時間の変化量も大きく
なり電流に対する感度が高くなるという特徴を備えてい
る。
【００３０】図５には、リングオシレータ型発振回路４
０の第３の実施例が示されている。この実施例のリング
オシレータ型発振回路４０は、ＣＭＯＳインバータを２
組ずつペアにして共通の電流制御用ＭＯＳＦＥＴ Ｑ１
１，Ｑ１２，Ｑ１３に接続するとともに、各ペアのイン
バータは差動回路のように構成して相補動作させて、そ
のペアの回路でリングオシレータを構成しており、最後
に差動信号をシングルエンド信号として出力させるため
バッファゲート４２として差動アンプを用いたものであ
る。この実施例のリングオシレータ型発振回路４０は差
動で動作するため、動作マージンが向上すると共にカス
コード接続したＭＯＳＦＥＴのゲート電圧を分圧するこ
とにより低くして各ＣＭＯＳインバータの信号振幅を小
さくすることによって発振周波数を高くすることが可能
となる。
０の第３の実施例が示されている。この実施例のリング
オシレータ型発振回路４０は、ＣＭＯＳインバータを２
組ずつペアにして共通の電流制御用ＭＯＳＦＥＴ Ｑ１
１，Ｑ１２，Ｑ１３に接続するとともに、各ペアのイン
バータは差動回路のように構成して相補動作させて、そ
のペアの回路でリングオシレータを構成しており、最後
に差動信号をシングルエンド信号として出力させるため
バッファゲート４２として差動アンプを用いたものであ
る。この実施例のリングオシレータ型発振回路４０は差
動で動作するため、動作マージンが向上すると共にカス
コード接続したＭＯＳＦＥＴのゲート電圧を分圧するこ
とにより低くして各ＣＭＯＳインバータの信号振幅を小
さくすることによって発振周波数を高くすることが可能
となる。
【００３１】また、この実施例のリングオシレータ型発
振回路４０においては、ＣＭＯＳインバータのＰＭＯＳ
側に接続されるカスコード型ＭＯＳＦＥＴを共通化して
Ｑ２１のみとしている。これによって、各ＣＭＯＳイン
バータの信号振幅のばらつきを小さくすることができる
という特徴がある。図３の回路においても、ＭＯＳＦＥ
Ｔ Ｑ２１〜Ｑ２５を共通化もしくはＱ２１〜Ｑ２５の
ソース端子を互い結合するように構成することも可能で
ある。
振回路４０においては、ＣＭＯＳインバータのＰＭＯＳ
側に接続されるカスコード型ＭＯＳＦＥＴを共通化して
Ｑ２１のみとしている。これによって、各ＣＭＯＳイン
バータの信号振幅のばらつきを小さくすることができる
という特徴がある。図３の回路においても、ＭＯＳＦＥ
Ｔ Ｑ２１〜Ｑ２５を共通化もしくはＱ２１〜Ｑ２５の
ソース端子を互い結合するように構成することも可能で
ある。
【００３２】なお、上記実施例においては、電圧−電流
変換回路３０の基準電圧発生回路およびリングオシレー
タ型発振回路４０のバイアス回路にそれぞれ抵抗と容量
とからなる平滑回路３４，４３を設けているが、例えば
分圧回路３３の定電圧として電源電圧Ｖｃｃの代わりに
リングオシレータ型発振回路４０側の平滑回路４３で平
滑された後の電圧を用いるように構成することによっ
て、平滑回路３４を省略するようにしてもよい。
変換回路３０の基準電圧発生回路およびリングオシレー
タ型発振回路４０のバイアス回路にそれぞれ抵抗と容量
とからなる平滑回路３４，４３を設けているが、例えば
分圧回路３３の定電圧として電源電圧Ｖｃｃの代わりに
リングオシレータ型発振回路４０側の平滑回路４３で平
滑された後の電圧を用いるように構成することによっ
て、平滑回路３４を省略するようにしてもよい。
【００３３】さらに、上記分圧回路３３は電圧−電流変
換回路３０を構成する差動回路３１の定電流源Ｉ１をバ
イアスするための定電圧等を発生する回路と共通化を図
るようにしてもよい。この場合にも共通の定電圧発生回
路の電源電圧として、リングオシレータ型発振回路４０
側の平滑回路４３で平滑された後の電圧を用いるように
することができる。
換回路３０を構成する差動回路３１の定電流源Ｉ１をバ
イアスするための定電圧等を発生する回路と共通化を図
るようにしてもよい。この場合にも共通の定電圧発生回
路の電源電圧として、リングオシレータ型発振回路４０
側の平滑回路４３で平滑された後の電圧を用いるように
することができる。
【００３４】また、上記実施例においては、電圧−電流
変換回路３０およびリングオシレータ型発振回路４０に
それぞれ抵抗と容量とからなる平滑回路３４，４３を設
けた場合について説明したが、電圧−電流変換回路３０
とリングオシレータ型発振回路４０のいずれか一方の回
路にのみ平滑回路を設けるようにしても良く、それによ
っても電源電圧の変動による発振周波数の変動を抑えジ
ッタを低減することができる。
変換回路３０およびリングオシレータ型発振回路４０に
それぞれ抵抗と容量とからなる平滑回路３４，４３を設
けた場合について説明したが、電圧−電流変換回路３０
とリングオシレータ型発振回路４０のいずれか一方の回
路にのみ平滑回路を設けるようにしても良く、それによ
っても電源電圧の変動による発振周波数の変動を抑えジ
ッタを低減することができる。
【００３５】以上説明したように上記実施例は、位相比
較器とローパスフィルタと電圧制御発振器とからなるＰ
ＬＬ回路を用いたクロック発生回路において、ローパス
フィルタから供給される制御電圧と基準電圧との差分電
圧を電流に変換する電圧−電流変換回路と該電圧−電流
変換回路の出力電流に対応した電流が流れるようにされ
た電流源を有するＣＭＯＳインバータからなるリングオ
シレータとにより電圧制御発振器を構成するとともに、
上記電圧−電流変換回路に供給される基準電圧として電
源電圧を分圧する分圧回路の出力をＰＬＬ回路の応答時
間よりも大きな時定数を有する時定数回路で平滑した電
圧を用いるように構成したので、電源電圧が変動したと
きの基準電圧の変動は非常に緩やかなものとなり、しか
も、この基準電圧の変動はＰＬＬ回路の応答速度よりも
遅くなるように時定数が設定されているため、ＰＬＬ回
路の動作としては基準電圧が変動していないのと同じに
なり、電源電圧が変動しても電圧−電流変換回路の出力
電流は変動しないようになる。その結果、電源ノイズ等
により電源電圧が変動しても発振器の発振周波数は変動
せず、発生されるクロック信号の位相変動もなくなり、
ジッタが低減されるという効果がある。
較器とローパスフィルタと電圧制御発振器とからなるＰ
ＬＬ回路を用いたクロック発生回路において、ローパス
フィルタから供給される制御電圧と基準電圧との差分電
圧を電流に変換する電圧−電流変換回路と該電圧−電流
変換回路の出力電流に対応した電流が流れるようにされ
た電流源を有するＣＭＯＳインバータからなるリングオ
シレータとにより電圧制御発振器を構成するとともに、
上記電圧−電流変換回路に供給される基準電圧として電
源電圧を分圧する分圧回路の出力をＰＬＬ回路の応答時
間よりも大きな時定数を有する時定数回路で平滑した電
圧を用いるように構成したので、電源電圧が変動したと
きの基準電圧の変動は非常に緩やかなものとなり、しか
も、この基準電圧の変動はＰＬＬ回路の応答速度よりも
遅くなるように時定数が設定されているため、ＰＬＬ回
路の動作としては基準電圧が変動していないのと同じに
なり、電源電圧が変動しても電圧−電流変換回路の出力
電流は変動しないようになる。その結果、電源ノイズ等
により電源電圧が変動しても発振器の発振周波数は変動
せず、発生されるクロック信号の位相変動もなくなり、
ジッタが低減されるという効果がある。
【００３６】また、リングオシレータを構成するＣＭＯ
Ｓインバータと電源電圧端子との間にはＭＯＳＦＥＴを
介在させたカスコード段を有し該ＭＯＳＦＥＴのゲート
端子には、ＰＬＬ回路の応答時間よりも大きな時定数を
有する第２の時定数回路で電源電圧を平滑した電圧をバ
イアス電圧として印加させるように構成したので、カス
コード接続の上記ＭＯＳＦＥＴのゲートに供給されるバ
イアス電圧は電源電圧が変動してもその変動は非常に緩
やかなものとなる。しかも、このバイアス電圧を発生す
る時定数回路はＰＬＬ回路の応答速度よりも遅くなるよ
うに時定数が設定されているため、ＰＬＬ回路の動作と
してはバイアス電圧が変動していないのと同じになるの
でカスコード出力も変動していないのと同じになり、電
源電圧が変動してもＣＭＯＳインバータの出力振幅は変
動しないようになる。その結果、電源ノイズ等により電
源電圧が変動しても発振器の発振周波数は変動せず、発
生されるクロック信号の位相変動もなくなり、ジッタが
低減されるという効果がある。
Ｓインバータと電源電圧端子との間にはＭＯＳＦＥＴを
介在させたカスコード段を有し該ＭＯＳＦＥＴのゲート
端子には、ＰＬＬ回路の応答時間よりも大きな時定数を
有する第２の時定数回路で電源電圧を平滑した電圧をバ
イアス電圧として印加させるように構成したので、カス
コード接続の上記ＭＯＳＦＥＴのゲートに供給されるバ
イアス電圧は電源電圧が変動してもその変動は非常に緩
やかなものとなる。しかも、このバイアス電圧を発生す
る時定数回路はＰＬＬ回路の応答速度よりも遅くなるよ
うに時定数が設定されているため、ＰＬＬ回路の動作と
してはバイアス電圧が変動していないのと同じになるの
でカスコード出力も変動していないのと同じになり、電
源電圧が変動してもＣＭＯＳインバータの出力振幅は変
動しないようになる。その結果、電源ノイズ等により電
源電圧が変動しても発振器の発振周波数は変動せず、発
生されるクロック信号の位相変動もなくなり、ジッタが
低減されるという効果がある。
【００３７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明はそれに限定さ
れるものでなく、例えばリングオシレータ型発振回路４
０を構成する論理ゲート回路としてＣＭＯＳのプッシュ
プル型インバータ以外にＮＭＯＳのレシオ型インバータ
等を用いるようにしても良い。また、リングオシレータ
を構成する論理ゲート回路の数は５段に限定されるもの
でなく、任意の奇数とすることができる。
例に基づき具体的に説明したが、本発明はそれに限定さ
れるものでなく、例えばリングオシレータ型発振回路４
０を構成する論理ゲート回路としてＣＭＯＳのプッシュ
プル型インバータ以外にＮＭＯＳのレシオ型インバータ
等を用いるようにしても良い。また、リングオシレータ
を構成する論理ゲート回路の数は５段に限定されるもの
でなく、任意の奇数とすることができる。
【００３８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＰＬＬ
回路からなるクロック発生回路を内蔵した半導体集積回
路に適用した場合について説明したが、本発明は電圧−
電流変換回路あるいはリングオシレータのみを内蔵する
ＬＳＩにも利用することができる。
なされた発明をその背景となった利用分野であるＰＬＬ
回路からなるクロック発生回路を内蔵した半導体集積回
路に適用した場合について説明したが、本発明は電圧−
電流変換回路あるいはリングオシレータのみを内蔵する
ＬＳＩにも利用することができる。
【００３９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００４０】すなわち、電源ノイズ等による電源電圧の
変動に対してジッタの小さなクロック信号を発生できる
ようなクロック発生回路を実現することができる。
変動に対してジッタの小さなクロック信号を発生できる
ようなクロック発生回路を実現することができる。
【図１】本発明に係るＰＬＬ回路を用いたクロック発生
回路の一実施例を示すブロック図である。
回路の一実施例を示すブロック図である。
【図２】電圧−電流変換回路の具体的な回路の構成例を
示す回路図である。
示す回路図である。
【図３】リングオシレータ型発振回路の具体的な回路の
構成例を示す回路図である。
構成例を示す回路図である。
【図４】リングオシレータ型発振回路の第２の構成例を
示す回路図である。
示す回路図である。
【図５】リングオシレータ型発振回路の第３の構成例を
示す回路図である。
示す回路図である。
３ 電圧制御発振器 ３０ 電圧−電流変換回路 ３１ 差動回路 ３２ 電流合成回路 ３３ 分圧回路 ３４ 平滑回路 ４０ リングオシレータ型発振回路 ４１ リングオシレータ ４２ バッファゲート ４３ 平滑回路
Claims (6)
- 【請求項１】 位相比較器とローパスフィルタと電圧制
御発振器とからなるＰＬＬ回路を用いたクロック発生回
路において、 上記電圧制御発振器は、上記ローパスフィルタから供給
される制御電圧と基準電圧との差分電圧を電流に変換す
る電圧−電流変換回路と、該電圧−電流変換回路の出力
電流に対応した電流が流れるようにされた電流源を有す
る複数の論理ゲート回路がリング状に接続されてなる発
振回路とにより構成されるとともに、 上記電圧−電流変換回路に供給される上記基準電圧は、
電源電圧を分圧する分圧回路の出力がＰＬＬ回路の応答
時間よりも大きな時定数を有する時定数回路で平滑され
た電圧とされていることを特徴とするクロック発生回
路。 - 【請求項２】 上記論理ゲート回路と電源電圧端子との
間にはＭＯＳＦＥＴが介在されたカスコード段を有し、
該ＭＯＳＦＥＴのゲート端子には、ＰＬＬ回路の応答時
間よりも大きな時定数を有する第２の時定数回路により
電源電圧が平滑された電圧が印加されていることを特徴
とする請求項１に記載のクロック発生回路。 - 【請求項３】 上記論理ゲート回路と電源電圧端子との
間には、それぞれ上記ＭＯＳＦＥＴと直列に上記電圧−
電流変換回路の出力電流に対応した電流が流れるように
された電流源が介在されてなることを特徴とする請求項
２に記載のクロック発生回路。 - 【請求項４】 上記発振回路は、複数対の論理ゲート回
路からなる差動構成のリングオシレータにより構成さ
れ、最終段には差動回路からなるバッファゲートが設け
られていることを特徴とする請求項１、２または３に記
載のクロック発生回路。 - 【請求項５】 上記論理ゲート回路はＣＭＯＳインバー
タで構成されていることを特徴とする請求項１、２、３
または４に記載のクロック発生回路。 - 【請求項６】 請求項１〜５に記載のクロック発生回路
と、該クロック発生回路により形成されたクロックを半
導体集積回路の所望の部位に分配供給するクロック分配
系と、分配されたクロックの一つを分周する分周回路と
を備え、該分周回路で分周されたクロックが上記位相比
較器に帰還クロックとして入力されていることを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8056981A JPH09223965A (ja) | 1996-02-19 | 1996-02-19 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8056981A JPH09223965A (ja) | 1996-02-19 | 1996-02-19 | クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09223965A true JPH09223965A (ja) | 1997-08-26 |
Family
ID=13042690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8056981A Pending JPH09223965A (ja) | 1996-02-19 | 1996-02-19 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09223965A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007311992A (ja) * | 2006-05-17 | 2007-11-29 | Kawasaki Microelectronics Kk | 半導体装置 |
| KR100822786B1 (ko) * | 2000-08-01 | 2008-04-17 | 소니 가부시끼 가이샤 | 지연 회로, 전압 제어 지연 회로, 전압 제어 발진회로, 지연 조정 회로, ｄｌｌ 회로 및 ｐｌｌ 회로 |
| JP2011139396A (ja) * | 2009-12-25 | 2011-07-14 | Kunihiko Kimiyama | 差動リング発振器型電圧制御発振器 |
| US8362844B2 (en) | 2009-12-22 | 2013-01-29 | Renesas Electronics Corporation | Delay circuit and voltage controlled oscillation circuit |
| US8604885B2 (en) | 2011-07-12 | 2013-12-10 | Kunihiko Kouyama | Differential ring oscillator-type voltage control oscillator |
| JP2014528664A (ja) * | 2011-09-30 | 2014-10-27 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 差動ｐｖｔ／タイミングスキュー許容型自己補正回路 |
| JP2020054013A (ja) * | 2014-07-25 | 2020-04-02 | 株式会社半導体エネルギー研究所 | 発振回路 |
| CN111656689A (zh) * | 2017-11-15 | 2020-09-11 | ams有限公司 | 具有低变化跨导设计的锁相环电路 |
-
1996
- 1996-02-19 JP JP8056981A patent/JPH09223965A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100822786B1 (ko) * | 2000-08-01 | 2008-04-17 | 소니 가부시끼 가이샤 | 지연 회로, 전압 제어 지연 회로, 전압 제어 발진회로, 지연 조정 회로, ｄｌｌ 회로 및 ｐｌｌ 회로 |
| JP2007311992A (ja) * | 2006-05-17 | 2007-11-29 | Kawasaki Microelectronics Kk | 半導体装置 |
| US8362844B2 (en) | 2009-12-22 | 2013-01-29 | Renesas Electronics Corporation | Delay circuit and voltage controlled oscillation circuit |
| JP2011139396A (ja) * | 2009-12-25 | 2011-07-14 | Kunihiko Kimiyama | 差動リング発振器型電圧制御発振器 |
| US8604885B2 (en) | 2011-07-12 | 2013-12-10 | Kunihiko Kouyama | Differential ring oscillator-type voltage control oscillator |
| JP2014528664A (ja) * | 2011-09-30 | 2014-10-27 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 差動ｐｖｔ／タイミングスキュー許容型自己補正回路 |
| JP2020054013A (ja) * | 2014-07-25 | 2020-04-02 | 株式会社半導体エネルギー研究所 | 発振回路 |
| CN111656689A (zh) * | 2017-11-15 | 2020-09-11 | ams有限公司 | 具有低变化跨导设计的锁相环电路 |
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