JP2014528664A - 差動ｐｖｔ／タイミングスキュー許容型自己補正回路 - Google Patents

差動ｐｖｔ／タイミングスキュー許容型自己補正回路 Download PDF

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Abstract

製造プロセス、電圧、および温度（ＰＶＴ）のばらつきによるエラー、ならびに入力タイミングエラーを自己補正する回路のためのシステムおよび方法。例示的な実施形態では、相補型論理回路内の出力信号品質を改善する方法が提供される。相補型論理回路内のｎ型トランジスタがデジタルでイネーブルされ、または第１の可変電源によってバイアスがかけられる。相補型論理回路内のｐ型トランジスタがデジタルでイネーブルされ、または第１の可変電源の電圧とは異なる電圧を提供する第２の可変電源によってバイアスがかけられ、ｐ型トランジスタとｎ型トランジスタとの間のスイッチング時間の差が軽減される。

Description

本出願は、一般に電子デバイスに関し、排他的ではないがより詳細には、混合信号またはデジタル信号性能を改善することに関する。
新しいファウンドリが世界中で設立されつつあるので、半導体の生産は分散化がさらに進んでいる。新しいファウンドリの設立によるいくつかの影響には、異なるファウンドリ間の製造プロセス、電圧、および許容誤差（ＰＶＴ）、ならびにチップレベルのばらつきが増大することが含まれる。さらに、性能を増大させるために小型化、複合化の程度、およびゲート数が増大し、種々の機能に関連するより多くのより小さいトランジスタが組み込まれるにつれて、ますます多くのサブ回路が異なる供給電圧によって異なる周波数で制御される。この結果、チップ間で性能のばらつきが生じる。
性能のばらつきは、製造プロセスのグローバルばらつき（global variations）（すなわち、大規模なばらつき）および／または製造プロセスの局所的なばらつき（すなわち、小規模なばらつき）のために生じる可能性がある。グローバルなばらつきの一例として、あるファウンドリによって製造される集積回路が、異なるファウンドリで製造された同じタイプの集積回路とは異なる動作をする。局所的なばらつきの一例として、理論上は同一の寸法を有する同じダイ上の２つのトランジスタが、ドーピングのばらつきのために異なる動作をする可能性がある。性能のばらつきは、歩留まりに影響を与える可能性がある。
ＰＶＴに基づく性能のばらつきに加えて、従来のデバイスでは、ｐ型半導体デバイスでは、ｎ型半導体と比較したとき、既存のプロセスおよび同じ物理的寸法の場合、電荷キャリアの移動度が低くなるため、電流駆動が小さくなる。ｐ型およびｎ型半導体デバイスを有する相補型論理回路では、電荷キャリアの移動度が低くなる結果、非対称の出力波形が生じる可能性がある。この影響を軽減するための一般的な設計技法は、ｐ型半導体デバイスが関連するｎ型半導体デバイスよりも大きくなるように、ｐ型半導体デバイスを設計することである。より大きいｐ型半導体デバイスは、回路面積を必要とする。
相補型論理回路では、出力波形のピークツーピーク電圧はまた、相補型論理回路の電源と相補型論理回路との間に結合された静電放電（ＥＳＤ）構成要素による影響を受ける可能性がある。また、ＥＳＤ構成要素も、異なる用途に使用できるはずの回路面積を必要とする。
さらに、従来の相補型論理回路では、レールツーレール（rail-to-rail）立上り時間および立下り時間が、出力電流、出力インピーダンス、および入出力負荷に応じて変動する。たとえば、抵抗性、誘導性、および容量性の入力負荷もまた、出力負荷が同じ場合でも、レールツーレール立上り時間および立下り時間に影響を与える可能性がある。
性能のばらつきの影響を軽減するインバータ、バッファ、レベルシフタ、発振器などの自己補正回路が、当業界で長く必要とされてきた。さらに、従来のデバイスと比較すると、集積回路ダイ上で占有するレイアウト面積が小さく、電力消費が小さく、かつタイミング精度が大きい相補型論理回路が、当業界で長く必要とされてきた。したがって、従来の回路設計および方法を改善することが必要とされている。
本発明の例示的な実施形態は、製造プロセス、電圧、および温度（ＰＶＴ）のばらつき、ならびに入力タイミングエラーによるタイミングスキューなどの性能のばらつきを自己補正する回路のためのシステムおよび方法を対象とする。例示的な実施形態は、本明細書に記載の当業界で長く求められてきた必要に対処する。
相補型論理回路内でスルーレートを増大させるシステムおよび方法が提供される。一実施形態では、第１および第２のインバータと第１および第２のバッファとを含む回路が提供される。第１のインバータおよび第１のバッファは、第１の共通の入力を有する。第２のインバータおよび第２のバッファは、第２の共通の入力を有する。第１のインバータの出力は、第２のバッファの出力に結合される。第２のインバータの出力は、第１のバッファの出力に結合される。この回路はまた、各インバータに結合されたそれぞれの正のバイアス回路およびそれぞれの負のバイアス回路と、各バッファに結合されたそれぞれの正のバイアス回路およびそれぞれの負のバイアス回路との両方を有するバイアスネットワークを含む。
別の実施形態では、相補型論理回路内の出力信号品質を改善する方法が提供される。相補型論理回路内のｎ型トランジスタには、第１の可変電源によってバイアスがかけられる。相補型論理回路内のｐ型トランジスタには、第１の可変電源の電圧とは異なる電圧を提供する第２の可変電源によってバイアスがかけられ、ｐ型トランジスタとｎ型トランジスタとの間のスイッチング時間の差が軽減される。
添付の図面は、本発明の実施形態の説明を助けるために提示されるものであり、実施形態の限定ではなく実施形態の例示のみを目的として提供される。
例示的な通信デバイスを示す図。 従来のインバータ／バッファ回路を示す図。 従来の差動相補型論理回路（differential complementary logic circuit）を示す図。 ｐ型半導体およびｎ型半導体に対して積層型アーキテクチャと別個の可変電源とを有する例示的な相補型論理回路を示す図。 ｐ型半導体およびｎ型半導体に対して積層型アーキテクチャと共通の可変電源および共通の可変接地供給とを有する別の例示的な相補型論理回路を示す図。 従来のデバイスおよび本明細書に記載の実施形態に対する例示的な入出力波形を示す図。 差動入力間のタイミングギャップの存在下における従来のデバイスおよび本明細書に記載の実施形態に対する追加の例示的な入出力波形を示す図。 従来のデバイスおよび本明細書に記載の実施形態の例示的な出力波形のモンテカルロシミュレーションを示す図である。 相補型論理回路内で相補型出力信号を均衡させ、デューティーサイクルとスルーレートとの両方を補正するように出力スルーレートを改善する方法の流れ図。
一般的な慣習に従って、図面に示す様々な特徴は、原寸に比例して描かれていないこともある。したがって、様々な特徴の寸法は、見やすいように任意に拡大または縮小されることがある。さらに、図面のいくつかは、見やすいように簡略化されることがある。したがって、これらの図面は、所与の装置（たとえば、デバイス）または方法の構成要素のすべてを示すとは限らない。最後に、本明細書および図全体にわたって、同様の特徴を指すために同じ参照番号を使用する。
本発明の特有の実施形態を対象とする以下の説明および関連する図面では、本発明の態様を開示する。本発明の範囲から逸脱することなく、代替実施形態も考案することができる。さらに、本発明のよく知られている要素については、本発明の重要な詳細を曖昧にしないために、詳細に説明しないで省略する。
「例示的」という語句は、本明細書では、「例、事例、または例示として働く」ことを意味するために使用される。「例示的」として本明細書に記載するあらゆる実施形態は、必ずしも他の実施形態に比べて好ましいまたは有利であると解釈されるべきであるとは限らない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が論じた特徴、利点、または動作モードを含むことを必要とするとは限らない。
本明細書で使用される術語は、特定の実施形態について説明することのみを目的とし、本発明の他の実施形態を限定しようとするものではない。本明細書では、単数形の「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈上別途明記しない限り、複数形も同様に含むものとする。「備える（ｃｏｍｐｒｉｓｅｓ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「含む（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書で使用されるとき、記載の特徴、整数、ステップ、動作、要素、および／または構成要素の存在を指定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはこれらの群の存在または追加を排除しないことがさらに理解されよう。
さらに、多くの実施形態について、たとえば演算デバイスの要素によって実行される動作の順序に関して説明する。本明細書に記載の様々な動作は、特有の回路（たとえば、特定用途向け集積回路（ＡＳＩＣ））によって実行することができ、１つもしくは複数のプロセッサによって実行されるプログラム命令によって実行することができ、または両方の組合せによって実行することができることが理解されよう。さらに、本明細書に記載のこれらの動作の順序は、任意の形態のコンピュータ可読記憶媒体内で完全に実施されると見なすことができ、媒体内には対応する１組のコンピュータ命令が記憶されており、実行時にはこれらのコンピュータ命令が、関連するプロセッサに本明細書に記載の機能性を実行させるはずである。したがって、本発明の様々な態様は、複数の異なる形態で実施することができ、これらの形態はすべて、請求される主題の範囲内であることが企図されている。さらに、本明細書に記載の実施形態の各々に対して、本明細書では、あらゆるそのような実施形態の対応する形態について、たとえば記載の動作を実行するように「構成された論理」と説明することができる。
図１は、本開示の一実施形態を有利に用いることができる例示的な通信システム１００を示す。例示の目的で、図１は、３つの遠隔ユニット１２０、１３０、および１５０と、２つの基地局１４０とを示す。従来のワイヤレス通信システムは、より多くの遠隔ユニットと基地局とを有することができることが理解されよう。遠隔ユニット１２０、１３０、および１５０は、以下でさらに論じるように、本開示の実施形態１２５Ａ〜Ｃの少なくとも一部を含む。図１は、基地局１４０ならびに遠隔ユニット１２０、１３０、および１５０からの順方向リンク信号（forward link signal）１８０と、遠隔ユニット１２０、１３０、および１５０から基地局１４０への逆方向リンク信号（reverse link signal）１９０とを示す。
図１では、遠隔ユニット１２０をモバイル電話として示し、遠隔ユニット１３０を携帯型のコンピュータとして示し、遠隔ユニット１５０をワイヤレスローカルループシステム内の定位置遠隔ユニットとして示す。たとえば、遠隔ユニットは、モバイル電話、手持ち式の個人通信システム（ＰＣＳ）ユニット、個人データアシスタントなどの携帯型のデータユニット、ナビゲーションデバイス（ＧＰＳ対応デバイスなど）、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、定位置データユニット（たとえば、計測機器）、またはデータもしくはコンピュータ命令を記憶もしくは検索する任意の他のデバイス、あるいはこれらの任意の組合せとすることができる。図１は本開示の教示による遠隔ユニットを示すが、本開示は、これらの例示的な図示のユニットに限定されるものではない。本開示の実施形態は、任意のデバイス内で適宜用いることができる。
図２は、ラッチングセンス増幅器（latching sense amplifier）２０５を有する従来のインバータ／バッファ回路２００を示す。従来のインバータ／バッファ回路２００はシングルエンド入力２１０を有し、シングルエンド入力２１０は、分割されてインバータ２１５およびバッファ２２０へ入力される。インバータ２１５は、ｐ型トランジスタ２２５とｎ型トランジスタ２３０とを含む。ｐ型トランジスタ２２５では、電荷キャリアの移動度が低くなるため、電流駆動が小さく、したがってｎ型トランジスタ２３０よりもゆっくりとシングルエンド入力２１０の変化に反応する。さらに、ｐ型トランジスタ２２５とｎ型トランジスタ２３０はどちらも、ゼロよりも大きい閾値電圧（Ｖｔｈ）を有し、したがって、ｐ型トランジスタ２２５およびｎ型トランジスタ２３０が伝導し始めるには、シングルエンド入力２１０が閾値電圧に打ち勝つまで上昇しなければならない。類似の影響は、バッファ２２０内でも生じる。その結果、ＰＶＴのばらつきに関して、従来のインバータ／バッファ回路２００のスルーレート、交差点、およびデューティーエラーは最適ではない。これらの影響を軽減するために、段間出力（interstage output）２３５（ｉｎ２、ｉｎ２＿ｎ）の両端にラッチングセンス増幅器２０５が結合される。段間出力２３５は、バッファ出力２４０およびインバータ出力２４５によって形成される相補型出力である。ラッチングセンス増幅器２０５は、並列に結合された２つのインバータ２５０、２５５を含み、第１のインバータ２５０の入力は、第２のインバータ２５５の出力に結合される。ラッチングセンス増幅器２０５は、段間出力２３５のいずれか一方の導線がいつ変化し始めるかを感知し、遅い方のｐ型トランジスタが段間出力２３５に影響を与えるのを待つことなく、段間出力２３５の両導線を駆動して論理値を変化させることによって、従来のインバータ／バッファ回路２００のスルーレート、交差点、およびデューティーエラーを改善する。段間出力２３５は、任意選択で、図３〜５に示す回路の入力に結合することができる。
図３は、従来の相補型論理回路３００を示す。相補型論理回路３００は、相補型入力３０５の反転とバッファリングの両方を実行する。一例では、段間出力２３５は、任意選択で、相補型入力３０５に結合することができる。相補型入力３０５は、第１のインバータ３１５および第２のインバータ３２０ならびに第１のバッファ３２５および第２のバッファ３３０を介して、相補型出力３１０に結合される。第１のインバータ３１５、第２のインバータ３２０、第１のバッファ３２５、および第２のバッファ３３０は、ｐ型トランジスタ３３５とｎ型トランジスタ３４０とを含む。第１のインバータ３１５、第２のインバータ３２０、第１のバッファ３２５、および第２のバッファ３３０は、静電放電（ＥＳＤ）保護またはラッチアップ保護抵抗器３４５を介して、ドレインおよびソース電源（ＶｓｓおよびＶｄｄ）に結合される。別の影響は、ＥＳＤ保護およびラッチアップ保護抵抗器３４５を縮小できないことである。
第１のインバータ３１５および第２のインバータ３２０は、相補型入力３０５および相補型出力３１０内のそれぞれの導線間に直列結合される。第１のバッファ３２５および第２のバッファ３３０は、相補型入力３０５および相補型出力３１０内のそれぞれの導線間に交差結合される。このフィードフォワード構成は、相補型論理回路３００のスルーレート、交差点、およびデューティーエラーを改善する。第１のバッファ３２５および第２のバッファ３３０は、相補型入力３０５のいずれか一方の導線の論理値がいつ変化し始めるかを感知し、次いで、第１のインバータ３１５および第２のインバータ３２０内の遅い方のｐ型トランジスタが相補型出力３１０に影響を与えるのを待つことなく、相補型出力３１０の両導線を駆動して論理値を変化させる。第１のバッファ３２５および第２のバッファ３３０のフィードフォワード構成はまた、相補型入力３０５内のあらゆる位相の不整合を軽減する。相補型出力３１０は、１対のキャパシタ３５０、３５５によってフィルタリングされる。
図４は、ｐ型半導体およびｎ型半導体に対して積層型アーキテクチャと別個の可変電源とを有する例示的な相補型論理回路４００を示す。積層型アーキテクチャは、製造プロセスの局所的なばらつきの影響を軽減する。相補型論理回路４００は、相補型入力４０５の反転とバッファリングの両方を実行する。一例では、段間出力２３５は、任意選択で、相補型入力４０５に結合することができる。相補型入力４０５は、第１のインバータ４１５および第２のインバータ４２０ならびに第１のバッファ４２５および第２のバッファ４３０を介して、相補型出力４１０に結合される。第１のインバータ４１５、第２のインバータ４２０、第１のバッファ４２５、および第２のバッファ４３０は、ｐ型トランジスタ４３５とｎ型トランジスタ４４０とを含む。インバータ４１５、４２０およびバッファ４２５、４３０は、調整可能な正のバイアス回路４４５Ａ〜Ｄおよび調整可能な負のバイアス回路４５０Ａ〜Ｄを介して、別個のドレインおよびソース電源（ＶｓｓおよびＶｄｄ）に結合される。調整可能な正のバイアス回路４４５Ａ〜Ｄおよび調整可能な負のバイアス回路４５０Ａ〜Ｄは、ｐ型トランジスタ４３５およびｎ型トランジスタ４４０の性能を整合させるように制御Ａ〜Ｄを介して調整可能であり、それによって、グローバルな製造のばらつきを軽減し、相補型論理回路４００のスイッチング時間、スルーレート、交差点、およびデューティーエラーを改善する。一例では、調整可能な正のバイアス回路４４５Ａ〜Ｄは、独立してまたは１群として調整することができる。さらなる例では、調整可能な負のバイアス回路４５０Ａ〜Ｄは、独立してまたは１群として調整することができる。
相補型論理回路４００は、ＥＳＤ保護またはラッチアップ保護抵抗器３４５を含まないが、代わりに上部チップレベルで提供されるＥＳＤ保護に依拠することができる。したがって、相補型論理回路４００は、実質的にＶｄｄまたはＶｓｓのいずれかを出力することができる。別の影響は、ＥＳＤ抵抗器またはラッチアップ保護抵抗器３４５を用いることなく、ｐ型トランジスタ４３５およびｎ型トランジスタ４４０の性能特性を整合させるように、相補型論理回路４００全体を縮小して、必要なダイ面積を低減できることである。
第１のインバータ４１５および第２のインバータ４２０は、相補型入力４０５および相補型出力４１０内のそれぞれの導線間に直列結合される。第１のバッファ４２５および第２のバッファ４３０は、相補型入力４０５および相補型出力４１０内のそれぞれの導線間に交差結合される。このフィードフォワード構成は、相補型論理回路４００のスルーレート、交差点、およびデューティーエラーを改善する。第１のバッファ４２５および第２のバッファ４３０は、相補型入力４０５のいずれか一方の導線がいつ変化し始めるかを感知し、次いで、第１のインバータ４１５および第２のインバータ４２０内の遅い方のｐ型トランジスタが相補型出力４１０に影響を与えるのを待つことなく、相補型出力４１０の両導線を駆動して論理値を変化させる。第１のバッファ４２５および第２のバッファ４３０のフィードフォワード構成はまた、相補型入力４０５内のあらゆる位相の不整合を軽減する。相補型出力４１０は、任意選択で、１対のキャパシタ４５５、４６０によってフィルタリングすることができる。
図５は、ｐ型半導体およびｎ型半導体に対して積層型アーキテクチャと、共通の可変電源と、共通の可変接地供給（variable ground supply）とを有する別の例示的な相補型論理回路５００を示す。図５は、図４の特性の多くを共用し、相補型論理回路５００内の調整可能な正のバイアス回路４４５Ａ〜Ｄの少なくとも２つの出力に対する共通の接続５０５を追加し、ならびに調整可能な負のバイアス回路４５０Ａ〜Ｄの少なくとも２つの出力に対する共通の接続５１０を追加する。これらの共通の接続５０５、５１０は、局所的な製造のばらつきを軽減し、相補型論理回路４００のスルーレート、交差点、およびデューティーエラーを改善し、ならびに電圧のばらつきに対する相補型論理回路５００の許容誤差を増大させる。
図６は、製造プロセス、電圧、温度、および許容誤差のばらつきに対する従来のインバータ／バッファ回路２００、従来の相補型論理回路３００、相補型論理回路４００、および相補型論理回路５００の１群の例示的な入出力波形６００を示す。たとえば、図６は、温度が−３０Ｃから１２５Ｃまで変動する影響と、ＰＭＯＳトランジスタのスイッチング時間がＮＭＯＳトランジスタのスイッチング時間に対して変動する影響とを示す。軽減されていないときは、入力信号がゆがんでいないときでも、温度およびプロセスコーナー（corner）の変化が出力信号をゆがめる可能性がある。波形６０５は、従来のインバータ／バッファ回路２００に対するシミュレートされたゆがんでいない相補型入力の１つである。波形６１０Ａ〜Ｂは、従来の相補型論理回路３００に対するシミュレートされた相補型入力である。波形６１５Ａ〜Ｂは、従来の相補型論理回路３００のシミュレートされた相補型出力である。波形６２０Ａ〜Ｂは、相補型論理回路４００のシミュレートされた相補型出力である。波形６２５Ａ〜Ｂは、相補型論理回路５００のシミュレートされた相補型出力である。図６は、全体的に速いｎ型半導体デバイスと全体的に遅いｐ型半導体デバイスとを使用するとき、本明細書の実施形態がＰＶＴのばらつきに関して交差点、スルーレート、およびデューティーエラーを改善することを示し、逆も同様である。
図７は、製造プロセス、電圧、温度、および許容誤差のばらつきに対するインバータ／バッファ回路２００、従来の相補型論理回路３００、相補型論理回路４００、および相補型論理回路５００の１群の例示的な入出力波形７００を示す。波形７０５Ａおよび７０５Ｂは、従来のインバータ／バッファ回路２００に対するシミュレートされたゆがんだ入力である。一例として、入力波形７０５Ｂは、波形７０５Ａに対して１００ピコ秒ゆがんでいる。約１００ｐｓのタイミングスキューを伴う波形７１０Ａ〜Ｂは、従来の相補型論理回路３００に対するシミュレートされた相補型入力である。波形７１５Ａ〜Ｂは、シミュレートされた相補型出力が１００ピコ秒のタイミングギャップを有するときの従来の相補型論理回路３００のシミュレートされた相補型出力である。波形７２０Ａ〜Ｂは、相補型論理回路４００のシミュレートされた相補型出力である。波形７２５Ａ〜Ｂは、相補型論理回路５００のシミュレートされた相補型出力である。図７はまた、最初の入力を後の入力で平均化または位相混合することによって、出力を改善しなければならないことを示す。
図８は、製造プロセス、電圧、および許容誤差のばらつきに対する従来の相補型論理回路３００、相補型論理回路４００、および相補型論理回路５００の例示的な出力波形のモンテカルロシミュレーション８００を示す。波形８０５Ａ〜Ｄおよび８１０Ａ〜Ｄは、従来の相補型論理回路３００のシミュレートされた出力である。波形８０５Ａ〜Ｄの広い幅は、製造プロセスの局所的なばらつきのために従来の相補型論理回路３００の出力のばらつきが広いことを示す。波形８１５Ａ〜Ｄは、相補型論理回路４００のシミュレートされた出力である。波形８２０Ａ〜Ｄは、相補型論理回路５００のシミュレートされた出力である。８０５Ａ〜Ｄに対して、波形８１５Ａ〜Ｄおよび８２０Ａ〜Ｄの狭い幅は、製造プロセスの局所的なばらつきが軽減されていることを示す。
図９は、相補型論理回路９００内で相補型出力信号を改善し、デューティーサイクルとスルーレートの両方を自己補正する方法の流れ図である。
ステップ９０５で、図４または図５に記載の相補型論理回路が構築される。
ステップ９１０で、相補型論理回路内のｎ型トランジスタがイネーブルされる。別法として、相補型論理回路内のｎ型トランジスタにバイアスをかけることがイネーブルされる。
ステップ９１５で、相補型論理回路内のｐ型トランジスタがイネーブルされる。別法として、相補型論理回路内のｐ型トランジスタにバイアスをかけることがイネーブルされる。
ステップ９２０で、第１の可変電源によって相補型論理回路内のｎ型トランジスタにバイアスがかけられる。ｐ型およびｎ型トランジスタは、任意選択で、バッファまたはインバータとして直列結合される。
ステップ９２５で、第２の可変電源によって相補型論理回路内のｐ型トランジスタにバイアスがかけられ、ｐ型トランジスタおよびｎ型トランジスタのスイッチング時間の差が軽減される。第２の可変電源は、第１の可変電源の電圧とは異なる電圧を提供することができる。ｐ型およびｎ型トランジスタは、任意選択で、バッファまたはインバータとして直列結合される。
ステップ９３０で、制御トランジスタに対する制御電圧入力を変化させて、ｎ型トランジスタに印加されるバイアス電圧を変動させる。
ステップ９３５で、制御トランジスタに対する制御電圧入力を変化させて、ｐ型トランジスタに印加されるバイアス電圧を変動させる。
通常、上記で開示したデバイスおよび方法は、コンピュータ可読媒体上に記憶されたＧＤＳＩＩおよびＧＥＲＢＥＲコンピュータファイル内へ設計および構成される。これらのファイルは、これらのファイルに基づいてデバイスを製造する製造取扱者に提供される。その結果得られる製品は半導体ウェーハであり、次いで半導体ウェーハを切断して半導体ダイにし、半導体チップ内へ包装される。次いでこれらのチップは、本明細書に記載のデバイス内で用いられる。したがって、本明細書に記載のデバイスの少なくとも一部分は、少なくとも１つの半導体ダイ内に組み込むことができる。
本明細書の教示は、様々なタイプの通信システムおよび／またはシステム構成要素内へ組み込むことができる。いくつかの態様では、本明細書の教示は、利用可能なシステム資源を共用することによって（たとえば、帯域幅、送信電力、符号化、インターリービングなどの１つまたは複数を指定することによって）、複数のユーザとの通信に対応することが可能な多重アクセスシステムを用いることができる。たとえば、本明細書の教示は、符号分割多重アクセス（ＣＤＭＡ）システム、多重キャリアＣＤＭＡ（ＭＣＣＤＭＡ）、広帯域ＣＤＭＡ（Ｗ−ＣＤＭＡ（登録商標））、高速パケットアクセス（ＨＳＰＡ、ＨＳＰＡ＋）システム、時分割多重アクセス（ＴＤＭＡ）システム、周波数分割多重アクセス（ＦＤＭＡ）システム、単一キャリアＦＤＭＡ（ＳＣ−ＦＤＭＡ）システム、直交周波数分割多重アクセス（ＯＦＤＭＡ）システム、または他の多重アクセス技法という技術のいずれか１つまたは組合せに適用することができる。本明細書の教示を用いるワイヤレス通信システムは、ＩＳ−９５、ｃｄｍａ２０００、ＩＳ−８５６、Ｗ−ＣＤＭＡ、ＴＤＳＣＤＭＡ、および他の規格などの１つまたは複数の規格を実施するように設計することができる。ＣＤＭＡネットワークは、広域地上波無線アクセス（ＵＴＲＡ）、ｃｄｍａ２０００、または何らかの他の技術などの無線技術を実施することができる。ＵＴＲＡには、Ｗ−ＣＤＭＡおよび低チップレート（ＬＣＲ）が含まれる。ｃｄｍａ２０００技術は、ＩＳ−２０００、ＩＳ−９５、およびＩＳ−８５６規格に対応する。ＴＤＭＡネットワークは、汎欧州モバイル通信システム（ＧＳＭ（登録商標）：Global System for Mobile Communications（登録商標））などの無線技術を実施することができる。ＯＦＤＭＡネットワークは、進化型ＵＴＲＡ（Ｅ−ＵＴＲＡ）、ＩＥＥＥ８０２．１１、ＩＥＥＥ８０２．１６、ＩＥＥＥ８０２．２０、Ｆｌａｓｈ−ＯＦＤＭ（登録商標）などの無線技術を実施することができる。ＵＴＲＡ、Ｅ−ＵＴＲＡ、およびＧＳＭは、広域モバイル通信システム（ＵＭＴＳ）の一部である。本明細書の教示は、３ＧＰＰロングタームエボリューション（ＬＴＥ）システム、ウルトラモバイルブロードバンド（ＵＭＢ）システム、および他のタイプのシステムで実施することができる。ＬＴＥは、Ｅ−ＵＴＲＡを使用するＵＭＴＳの公開物である。ＵＴＲＡ、Ｅ−ＵＴＲＡ、ＧＳＭ、ＵＭＴＳ、およびＬＴＥは、「３ｒｄ Ｇｅｎｅｒａｔｉｏｎ Ｐａｒｔｎｅｒｓｈｉｐ Ｐｒｏｊｅｃｔ」（３ＧＰＰ）という名称の組織からの文献に記載されており、ｃｄｍａ２０００は、「３ｒｄ Ｇｅｎｅｒａｔｉｏｎ Ｐａｒｔｎｅｒｓｈｉｐ Ｐｒｏｊｅｃｔ ２」（３ＧＰＰ２）という名称の組織からの文献に記載されている。本開示の特定の態様について、３ＧＰＰの術語を使用して説明できるが、本明細書の教示は、３ＧＰＰ（たとえば、Ｒｅ１９９、Ｒｅ１５、Ｒｅ１６、Ｒｅ１７）技術および３ＧＰＰ２（たとえば、１ｘＲＴＴ、１ｘＥＶ−ＤＯ ＲｅｌＯ、ＲｅｖＡ、ＲｅｖＢ）技術、ならびに他の技術にも適用できることを理解されたい。
本明細書の教示は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、個人デジタルアシスタント（ＰＤＡ）、定位置データユニット、およびコンピュータからなる群から選択されるデバイス内へ組み込むことができる。
本明細書に記載のデバイスは、発振器、レベルシフト回路、メモリ回路、および／またはシングルエンドインバータに結合することができる。
情報および信号は、様々な異なる技術および技法のいずれかを使用して表すことができることが、当業者には理解されよう。たとえば、本明細書の説明全体にわたって参照されうるデータ、命令、コマンド、情報、信号、ビット、記号、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはこれらの任意の組合せによって表すことができる。
さらに、本明細書に開示の実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実施できることが、当業者には理解されよう。このハードウェアとソフトウェアの交換可能性を明示するために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、本明細書ではそれらの機能性に関して概略的に説明した。そのような機能性がハードウェアとして実施されるか、それともソフトウェアとして実施されるかは、全体的なシステムに課される特定の適用分野および設計上の制約に依存する。当業者であれば、特定の各適用分野に対して様々な方法で、記載の機能性を実施することができるが、そのような実装上の決定は、本発明の範囲からの逸脱をもたらすと解釈されるべきではない。
本明細書に開示の実施形態に関連して説明した方法、シーケンス、および／またはアルゴリズムは、ハードウェア内で直接実施することができ、プロセッサによって実行されるソフトウェアモジュール内で実施することができ、または２つの組合せで実施することができる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタ、ハードディスク、取り外し可能ディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体内に常駐することができる。プロセッサには例示的な記憶媒体が結合され、その結果、プロセッサは、記憶媒体から情報を読み取ることができ、また記憶媒体に情報を書き込むことができる。代替手段として、記憶媒体をプロセッサに一体化することができる。
したがって、本発明の一実施形態は、製造プロセス、電圧、および温度（ＰＶＴ）の差によるエラー、ならびにタイミングスキューに関連するタイミングエラーを自己補正する方法の少なくとも一部を実施するコンピュータ可読媒体を含むことができる。したがって、本発明は、図示の例に限定されるものではなく、本明細書に記載の機能性を実行するあらゆる手段が、本発明の実施形態内に含まれる。
「第１」、「第２」などの名称を使用して本明細書の要素に言及することは、それらの要素の数量または順序を全体として限定するものではないことを理解されたい。むしろ、これらの名称は、２つ以上の要素または要素の例を区別する好都合な方法として、本明細書で使用することができる。したがって、第１および第２の要素に対する言及は、２つの要素だけを用いることができること、または何らかの方法で第１の要素が第２の要素に先行しなければならないことを意味するものではない。また、別段の指定がない限り、１組の要素は、１つまたは複数の要素を備えることができる。さらに、本説明または特許請求の範囲で使用する「Ａ、Ｂ、またはＣの少なくとも１つ」という形式の術語は、「ＡまたはＢまたはＣまたはこれらの要素の任意の組合せ」を意味する。
上記の開示は、本発明の例示的な実施形態を示すが、添付の特許請求の範囲に定義する本発明の範囲から逸脱することなく、様々な変更および修正を本発明に加えることもできることに留意されたい。本明細書に記載の本発明の実施形態による方法クレームの機能、ステップ、および／または動作は、何らかの特定の順序で実行する必要はない。さらに、本発明の要素について単数形で説明または請求することがあるが、単数に対する限定が明示されない限り、複数も企図される。
本出願は、一般に電子デバイスに関し、排他的ではないがより詳細には、混合信号またはデジタル信号性能を改善することに関する。
新しいファウンドリが世界中で設立されつつあるので、半導体の生産は分散化がさらに進んでいる。新しいファウンドリの設立によるいくつかの影響には、異なるファウンドリ間の製造プロセス、電圧、および許容誤差（ＰＶＴ）、ならびにチップレベルのばらつきが増大することが含まれる。さらに、性能を増大させるために小型化、複合化の程度、およびゲート数が増大し、種々の機能に関連するより多くのより小さいトランジスタが組み込まれるにつれて、ますます多くのサブ回路が異なる供給電圧によって異なる周波数で制御される。この結果、チップ間で性能のばらつきが生じる。
性能のばらつきは、製造プロセスのグローバルばらつき（global variations）（すなわち、大規模なばらつき）および／または製造プロセスの局所的なばらつき（すなわち、小規模なばらつき）のために生じる可能性がある。グローバルなばらつきの一例として、あるファウンドリによって製造される集積回路が、異なるファウンドリで製造された同じタイプの集積回路とは異なる動作をする。局所的なばらつきの一例として、理論上は同一の寸法を有する同じダイ上の２つのトランジスタが、ドーピングのばらつきのために異なる動作をする可能性がある。性能のばらつきは、歩留まりに影響を与える可能性がある。
ＰＶＴに基づく性能のばらつきに加えて、従来のデバイスでは、ｐ型半導体デバイスでは、ｎ型半導体と比較したとき、既存のプロセスおよび同じ物理的寸法の場合、電荷キャリアの移動度が低くなるため、電流駆動が小さくなる。ｐ型およびｎ型半導体デバイスを有する相補型論理回路では、電荷キャリアの移動度が低くなる結果、非対称の出力波形が生じる可能性がある。この影響を軽減するための一般的な設計技法は、ｐ型半導体デバイスが関連するｎ型半導体デバイスよりも大きくなるように、ｐ型半導体デバイスを設計することである。より大きいｐ型半導体デバイスは、回路面積を必要とする。
相補型論理回路では、出力波形のピークツーピーク電圧はまた、相補型論理回路の電源と相補型論理回路との間に結合された静電放電（ＥＳＤ）構成要素による影響を受ける可能性がある。また、ＥＳＤ構成要素も、異なる用途に使用できるはずの回路面積を必要とする。
さらに、従来の相補型論理回路では、レールツーレール（rail-to-rail）立上り時間および立下り時間が、出力電流、出力インピーダンス、および入出力負荷に応じて変動する。たとえば、抵抗性、誘導性、および容量性の入力負荷もまた、出力負荷が同じ場合でも、レールツーレール立上り時間および立下り時間に影響を与える可能性がある。
性能のばらつきの影響を軽減するインバータ、バッファ、レベルシフタ、発振器などの自己補正回路が、当業界で長く必要とされてきた。さらに、従来のデバイスと比較すると、集積回路ダイ上で占有するレイアウト面積が小さく、電力消費が小さく、かつタイミング精度が大きい相補型論理回路が、当業界で長く必要とされてきた。したがって、従来の回路設計および方法を改善することが必要とされている。
本発明の例示的な実施形態は、製造プロセス、電圧、および温度（ＰＶＴ）のばらつき、ならびに入力タイミングエラーによるタイミングスキューなどの性能のばらつきを自己補正する回路のためのシステムおよび方法を対象とする。例示的な実施形態は、本明細書に記載の当業界で長く求められてきた必要に対処する。
相補型論理回路内でスルーレートを増大させるシステムおよび方法が提供される。一実施形態では、第１および第２のインバータと第１および第２のバッファとを含む回路が提供される。第１のインバータおよび第１のバッファは、第１の共通の入力を有する。第２のインバータおよび第２のバッファは、第２の共通の入力を有する。第１のインバータの出力は、第２のバッファの出力に結合される。第２のインバータの出力は、第１のバッファの出力に結合される。この回路はまた、各インバータに結合されたそれぞれの正のバイアス回路およびそれぞれの負のバイアス回路と、各バッファに結合されたそれぞれの正のバイアス回路およびそれぞれの負のバイアス回路との両方を有するバイアスネットワークを含む。
別の実施形態では、相補型論理回路内の出力信号品質を改善する方法が提供される。相補型論理回路内のｎ型トランジスタには、第１の可変電源によってバイアスがかけられる。相補型論理回路内のｐ型トランジスタには、第１の可変電源の電圧とは異なる電圧を提供する第２の可変電源によってバイアスがかけられ、ｐ型トランジスタとｎ型トランジスタとの間のスイッチング時間の差が軽減される。
添付の図面は、本発明の実施形態の説明を助けるために提示されるものであり、実施形態の限定ではなく実施形態の例示のみを目的として提供される。
例示的な通信デバイスを示す図。 従来のインバータ／バッファ回路を示す図。 従来の差動相補型論理回路（differential complementary logic circuit）を示す図。 ｐ型半導体およびｎ型半導体に対して積層型アーキテクチャと別個の可変電源とを有する例示的な相補型論理回路を示す図。 ｐ型半導体およびｎ型半導体に対して積層型アーキテクチャと共通の可変電源および共通の可変接地供給とを有する別の例示的な相補型論理回路を示す図。 従来のデバイスおよび本明細書に記載の実施形態に対する例示的な入出力波形を示す図。 差動入力間のタイミングギャップの存在下における従来のデバイスおよび本明細書に記載の実施形態に対する追加の例示的な入出力波形を示す図。 従来のデバイスおよび本明細書に記載の実施形態の例示的な出力波形のモンテカルロシミュレーションを示す図である。 相補型論理回路内で相補型出力信号を均衡させ、デューティーサイクルとスルーレートとの両方を補正するように出力スルーレートを改善する方法の流れ図。
一般的な慣習に従って、図面に示す様々な特徴は、原寸に比例して描かれていないこともある。したがって、様々な特徴の寸法は、見やすいように任意に拡大または縮小されることがある。さらに、図面のいくつかは、見やすいように簡略化されることがある。したがって、これらの図面は、所与の装置（たとえば、デバイス）または方法の構成要素のすべてを示すとは限らない。最後に、本明細書および図全体にわたって、同様の特徴を指すために同じ参照番号を使用する。
本発明の特有の実施形態を対象とする以下の説明および関連する図面では、本発明の態様を開示する。本発明の範囲から逸脱することなく、代替実施形態も考案することができる。さらに、本発明のよく知られている要素については、本発明の重要な詳細を曖昧にしないために、詳細に説明しないで省略する。
「例示的」という語句は、本明細書では、「例、事例、または例示として働く」ことを意味するために使用される。「例示的」として本明細書に記載するあらゆる実施形態は、必ずしも他の実施形態に比べて好ましいまたは有利であると解釈されるべきであるとは限らない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が論じた特徴、利点、または動作モードを含むことを必要とするとは限らない。
本明細書で使用される術語は、特定の実施形態について説明することのみを目的とし、本発明の他の実施形態を限定しようとするものではない。本明細書では、単数形の「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈上別途明記しない限り、複数形も同様に含むものとする。「備える（ｃｏｍｐｒｉｓｅｓ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「含む（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書で使用されるとき、記載の特徴、整数、ステップ、動作、要素、および／または構成要素の存在を指定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはこれらの群の存在または追加を排除しないことがさらに理解されよう。
さらに、多くの実施形態について、たとえば演算デバイスの要素によって実行される動作の順序に関して説明する。本明細書に記載の様々な動作は、特有の回路（たとえば、特定用途向け集積回路（ＡＳＩＣ））によって実行することができ、１つもしくは複数のプロセッサによって実行されるプログラム命令によって実行することができ、または両方の組合せによって実行することができることが理解されよう。さらに、本明細書に記載のこれらの動作の順序は、任意の形態のコンピュータ可読記憶媒体内で完全に実施されると見なすことができ、媒体内には対応する１組のコンピュータ命令が記憶されており、実行時にはこれらのコンピュータ命令が、関連するプロセッサに本明細書に記載の機能性を実行させるはずである。したがって、本発明の様々な態様は、複数の異なる形態で実施することができ、これらの形態はすべて、請求される主題の範囲内であることが企図されている。さらに、本明細書に記載の実施形態の各々に対して、本明細書では、あらゆるそのような実施形態の対応する形態について、たとえば記載の動作を実行するように「構成された論理」と説明することができる。
図１は、本開示の一実施形態を有利に用いることができる例示的な通信システム１００を示す。例示の目的で、図１は、３つの遠隔ユニット１２０、１３０、および１５０と、２つの基地局１４０とを示す。従来のワイヤレス通信システムは、より多くの遠隔ユニットと基地局とを有することができることが理解されよう。遠隔ユニット１２０、１３０、および１５０は、以下でさらに論じるように、本開示の実施形態１２５Ａ〜Ｃの少なくとも一部を含む。図１は、基地局１４０から遠隔ユニット１２０、１３０、および１５０への順方向リンク信号（forward link signal）１８０と、遠隔ユニット１２０、１３０、および１５０から基地局１４０への逆方向リンク信号（reverse link signal）１９０とを示す。
図１では、遠隔ユニット１２０をモバイル電話として示し、遠隔ユニット１３０を携帯型のコンピュータとして示し、遠隔ユニット１５０をワイヤレスローカルループシステム内の定位置遠隔ユニットとして示す。たとえば、遠隔ユニットは、モバイル電話、手持ち式の個人通信システム（ＰＣＳ）ユニット、個人データアシスタントなどの携帯型のデータユニット、ナビゲーションデバイス（ＧＰＳ対応デバイスなど）、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、定位置データユニット（たとえば、計測機器）、またはデータもしくはコンピュータ命令を記憶もしくは検索する任意の他のデバイス、あるいはこれらの任意の組合せとすることができる。図１は本開示の教示による遠隔ユニットを示すが、本開示は、これらの例示的な図示のユニットに限定されるものではない。本開示の実施形態は、任意のデバイス内で適宜用いることができる。
図２は、ラッチングセンス増幅器（latching sense amplifier）２０５を有する従来のインバータ／バッファ回路２００を示す。従来のインバータ／バッファ回路２００はシングルエンド入力２１０を有し、シングルエンド入力２１０は、分割されてインバータ２１５およびバッファ２２０へ入力される。インバータ２１５は、ｐ型トランジスタ２２５とｎ型トランジスタ２３０とを含む。ｐ型トランジスタ２２５では、電荷キャリアの移動度が低くなるため、電流駆動が小さく、したがってｎ型トランジスタ２３０よりもゆっくりとシングルエンド入力２１０の変化に反応する。さらに、ｐ型トランジスタ２２５とｎ型トランジスタ２３０はどちらも、ゼロよりも大きい閾値電圧（Ｖｔｈ）を有し、したがって、ｐ型トランジスタ２２５およびｎ型トランジスタ２３０が伝導し始めるには、シングルエンド入力２１０が閾値電圧に打ち勝つまで上昇しなければならない。類似の影響は、バッファ２２０内でも生じる。その結果、ＰＶＴのばらつきに関して、従来のインバータ／バッファ回路２００のスルーレート、交差点、およびデューティーエラーは最適ではない。これらの影響を軽減するために、段間出力（interstage output）２３５（ｉｎ２、ｉｎ２＿ｎ）の両端にラッチングセンス増幅器２０５が結合される。段間出力２３５は、バッファ出力２４０およびインバータ出力２４５によって形成される相補型出力である。ラッチングセンス増幅器２０５は、並列に結合された２つのインバータ２５０、２５５を含み、第１のインバータ２５０の入力は、第２のインバータ２５５の出力に結合される。ラッチングセンス増幅器２０５は、段間出力２３５のいずれか一方の導線がいつ変化し始めるかを感知し、遅い方のｐ型トランジスタが段間出力２３５に影響を与えるのを待つことなく、段間出力２３５の両導線を駆動して論理値を変化させることによって、従来のインバータ／バッファ回路２００のスルーレート、交差点、およびデューティーエラーを改善する。段間出力２３５は、任意選択で、図３〜５に示す回路の入力に結合することができる。
図３は、従来の相補型論理回路３００を示す。相補型論理回路３００は、相補型入力３０５の反転とバッファリングの両方を実行する。一例では、段間出力２３５は、任意選択で、相補型入力３０５に結合することができる。相補型入力３０５は、第１のインバータ３１５および第２のインバータ３２０ならびに第１のバッファ３２５および第２のバッファ３３０を介して、相補型出力３１０に結合される。第１のインバータ３１５、第２のインバータ３２０、第１のバッファ３２５、および第２のバッファ３３０は、ｐ型トランジスタ３３５とｎ型トランジスタ３４０とを含む。第１のインバータ３１５、第２のインバータ３２０、第１のバッファ３２５、および第２のバッファ３３０は、静電放電（ＥＳＤ）保護またはラッチアップ保護抵抗器３４５を介して、ドレインおよびソース電源（ＶｓｓおよびＶｄｄ）に結合される。別の影響は、ＥＳＤ保護およびラッチアップ保護抵抗器３４５を縮小できないことである。
第１のインバータ３１５および第２のインバータ３２０は、相補型入力３０５および相補型出力３１０内のそれぞれの導線間に直列結合される。第１のバッファ３２５および第２のバッファ３３０は、相補型入力３０５および相補型出力３１０内のそれぞれの導線間に交差結合される。このフィードフォワード構成は、相補型論理回路３００のスルーレート、交差点、およびデューティーエラーを改善する。第１のバッファ３２５および第２のバッファ３３０は、相補型入力３０５のいずれか一方の導線の論理値がいつ変化し始めるかを感知し、次いで、第１のインバータ３１５および第２のインバータ３２０内の遅い方のｐ型トランジスタが相補型出力３１０に影響を与えるのを待つことなく、相補型出力３１０の両導線を駆動して論理値を変化させる。第１のバッファ３２５および第２のバッファ３３０のフィードフォワード構成はまた、相補型入力３０５内のあらゆる位相の不整合を軽減する。相補型出力３１０は、１対のキャパシタ３５０、３５５によってフィルタリングされる。
図４は、ｐ型半導体およびｎ型半導体に対して積層型アーキテクチャと別個の可変電源とを有する例示的な相補型論理回路４００を示す。積層型アーキテクチャは、製造プロセスの局所的なばらつきの影響を軽減する。相補型論理回路４００は、相補型入力４０５の反転とバッファリングの両方を実行する。一例では、段間出力２３５は、任意選択で、相補型入力４０５に結合することができる。相補型入力４０５は、第１のインバータ４１５および第２のインバータ４２０ならびに第１のバッファ４２５および第２のバッファ４３０を介して、相補型出力４１０に結合される。第１のインバータ４１５、第２のインバータ４２０、第１のバッファ４２５、および第２のバッファ４３０は、ｐ型トランジスタ４３５とｎ型トランジスタ４４０とを含む。インバータ４１５、４２０およびバッファ４２５、４３０は、調整可能な正のバイアス回路４４５Ａ〜Ｄおよび調整可能な負のバイアス回路４５０Ａ〜Ｄを介して、別個のドレインおよびソース電源（ＶｓｓおよびＶｄｄ）に結合される。調整可能な正のバイアス回路４４５Ａ〜Ｄおよび調整可能な負のバイアス回路４５０Ａ〜Ｄは、ｐ型トランジスタ４３５およびｎ型トランジスタ４４０の性能を整合させるように制御Ａ〜Ｄを介して調整可能であり、それによって、グローバルな製造のばらつきを軽減し、相補型論理回路４００のスイッチング時間、スルーレート、交差点、およびデューティーエラーを改善する。一例では、調整可能な正のバイアス回路４４５Ａ〜Ｄは、独立してまたは１群として調整することができる。さらなる例では、調整可能な負のバイアス回路４５０Ａ〜Ｄは、独立してまたは１群として調整することができる。
相補型論理回路４００は、ＥＳＤ保護またはラッチアップ保護抵抗器３４５を含まないが、代わりに上部チップレベルで提供されるＥＳＤ保護に依拠することができる。したがって、相補型論理回路４００は、実質的にＶｄｄまたはＶｓｓのいずれかを出力することができる。別の影響は、ＥＳＤ抵抗器またはラッチアップ保護抵抗器３４５を用いることなく、ｐ型トランジスタ４３５およびｎ型トランジスタ４４０の性能特性を整合させるように、相補型論理回路４００全体を縮小して、必要なダイ面積を低減できることである。
第１のインバータ４１５および第２のインバータ４２０は、相補型入力４０５および相補型出力４１０内のそれぞれの導線間に直列結合される。第１のバッファ４２５および第２のバッファ４３０は、相補型入力４０５および相補型出力４１０内のそれぞれの導線間に交差結合される。このフィードフォワード構成は、相補型論理回路４００のスルーレート、交差点、およびデューティーエラーを改善する。第１のバッファ４２５および第２のバッファ４３０は、相補型入力４０５のいずれか一方の導線がいつ変化し始めるかを感知し、次いで、第１のインバータ４１５および第２のインバータ４２０内の遅い方のｐ型トランジスタが相補型出力４１０に影響を与えるのを待つことなく、相補型出力４１０の両導線を駆動して論理値を変化させる。第１のバッファ４２５および第２のバッファ４３０のフィードフォワード構成はまた、相補型入力４０５内のあらゆる位相の不整合を軽減する。相補型出力４１０は、任意選択で、１対のキャパシタ４５５、４６０によってフィルタリングすることができる。
図５は、ｐ型半導体およびｎ型半導体に対して積層型アーキテクチャと、共通の可変電源と、共通の可変接地供給（variable ground supply）とを有する別の例示的な相補型論理回路５００を示す。図５は、図４の特性の多くを共用し、相補型論理回路５００内の調整可能な正のバイアス回路４４５Ａ〜Ｄの少なくとも２つの出力に対する共通の接続５０５を追加し、ならびに調整可能な負のバイアス回路４５０Ａ〜Ｄの少なくとも２つの出力に対する共通の接続５１０を追加する。これらの共通の接続５０５、５１０は、局所的な製造のばらつきを軽減し、相補型論理回路４００のスルーレート、交差点、およびデューティーエラーを改善し、ならびに電圧のばらつきに対する相補型論理回路５００の許容誤差を増大させる。
図６は、製造プロセス、電圧、温度、および許容誤差のばらつきに対する従来のインバータ／バッファ回路２００、従来の相補型論理回路３００、相補型論理回路４００、および相補型論理回路５００の１群の例示的な入出力波形６００を示す。たとえば、図６は、温度が−３０Ｃから１２５Ｃまで変動する影響と、ＰＭＯＳトランジスタのスイッチング時間がＮＭＯＳトランジスタのスイッチング時間に対して変動する影響とを示す。軽減されていないときは、入力信号がゆがんでいないときでも、温度およびプロセスコーナー（corner）の変化が出力信号をゆがめる可能性がある。波形６０５は、従来のインバータ／バッファ回路２００に対するシミュレートされたゆがんでいない相補型入力の１つである。波形６１０Ａ〜Ｂは、従来の相補型論理回路３００に対するシミュレートされた相補型入力である。波形６１５Ａ〜Ｂは、従来の相補型論理回路３００のシミュレートされた相補型出力である。波形６２０Ａ〜Ｂは、相補型論理回路４００のシミュレートされた相補型出力である。波形６２５Ａ〜Ｂは、相補型論理回路５００のシミュレートされた相補型出力である。図６は、全体的に速いｎ型半導体デバイスと全体的に遅いｐ型半導体デバイスとを使用するとき、本明細書の実施形態がＰＶＴのばらつきに関して交差点、スルーレート、およびデューティーエラーを改善することを示し、逆も同様である。
図７は、製造プロセス、電圧、温度、および許容誤差のばらつきに対するインバータ／バッファ回路２００、従来の相補型論理回路３００、相補型論理回路４００、および相補型論理回路５００の１群の例示的な入出力波形７００を示す。波形７０５Ａおよび７０５Ｂは、従来のインバータ／バッファ回路２００に対するシミュレートされたゆがんだ入力である。一例として、入力波形７０５Ｂは、波形７０５Ａに対して１００ピコ秒ゆがんでいる。約１００ｐｓのタイミングスキューを伴う波形７１０Ａ〜Ｂは、従来の相補型論理回路３００に対するシミュレートされた相補型入力である。波形７１５Ａ〜Ｂは、シミュレートされた相補型出力が１００ピコ秒のタイミングギャップを有するときの従来の相補型論理回路３００のシミュレートされた相補型出力である。波形７２０Ａ〜Ｂは、相補型論理回路４００のシミュレートされた相補型出力である。波形７２５Ａ〜Ｂは、相補型論理回路５００のシミュレートされた相補型出力である。図７はまた、最初の入力を後の入力で平均化または位相混合することによって、出力を改善しなければならないことを示す。
図８は、製造プロセス、電圧、および許容誤差のばらつきに対する従来の相補型論理回路３００、相補型論理回路４００、および相補型論理回路５００の例示的な出力波形のモンテカルロシミュレーション８００を示す。波形８０５Ａ〜Ｄおよび８１０Ａ〜Ｄは、従来の相補型論理回路３００のシミュレートされた出力である。波形８０５Ａ〜Ｄの広い幅は、製造プロセスの局所的なばらつきのために従来の相補型論理回路３００の出力のばらつきが広いことを示す。波形８１５Ａ〜Ｄは、相補型論理回路４００のシミュレートされた出力である。波形８２０Ａ〜Ｄは、相補型論理回路５００のシミュレートされた出力である。８０５Ａ〜Ｄに対して、波形８１５Ａ〜Ｄおよび８２０Ａ〜Ｄの狭い幅は、製造プロセスの局所的なばらつきが軽減されていることを示す。
図９は、相補型論理回路９００内で相補型出力信号を改善し、デューティーサイクルとスルーレートの両方を自己補正する方法の流れ図である。
ステップ９０５で、図４または図５に記載の相補型論理回路が構築される。
ステップ９１０で、相補型論理回路内のｎ型トランジスタがイネーブルされる。別法として、相補型論理回路内のｎ型トランジスタにバイアスをかけることがイネーブルされる。
ステップ９１５で、相補型論理回路内のｐ型トランジスタがイネーブルされる。別法として、相補型論理回路内のｐ型トランジスタにバイアスをかけることがイネーブルされる。
ステップ９２０で、第１の可変電源によって相補型論理回路内のｎ型トランジスタにバイアスがかけられる。ｐ型およびｎ型トランジスタは、任意選択で、バッファまたはインバータとして直列結合される。
ステップ９２５で、第２の可変電源によって相補型論理回路内のｐ型トランジスタにバイアスがかけられ、ｐ型トランジスタおよびｎ型トランジスタのスイッチング時間の差が軽減される。第２の可変電源は、第１の可変電源の電圧とは異なる電圧を提供することができる。ｐ型およびｎ型トランジスタは、任意選択で、バッファまたはインバータとして直列結合される。
ステップ９３０で、制御トランジスタに対する制御電圧入力を変化させて、ｎ型トランジスタに印加されるバイアス電圧を変動させる。
ステップ９３５で、制御トランジスタに対する制御電圧入力を変化させて、ｐ型トランジスタに印加されるバイアス電圧を変動させる。
通常、上記で開示したデバイスおよび方法は、コンピュータ可読媒体上に記憶されたＧＤＳＩＩおよびＧＥＲＢＥＲコンピュータファイル内へ設計および構成される。これらのファイルは、これらのファイルに基づいてデバイスを製造する製造取扱者に提供される。その結果得られる製品は半導体ウェーハであり、次いで半導体ウェーハを切断して半導体ダイにし、半導体チップ内へ包装される。次いでこれらのチップは、本明細書に記載のデバイス内で用いられる。したがって、本明細書に記載のデバイスの少なくとも一部分は、少なくとも１つの半導体ダイ内に組み込むことができる。
本明細書の教示は、様々なタイプの通信システムおよび／またはシステム構成要素内へ組み込むことができる。いくつかの態様では、本明細書の教示は、利用可能なシステム資源を共用することによって（たとえば、帯域幅、送信電力、符号化、インターリービングなどの１つまたは複数を指定することによって）、複数のユーザとの通信に対応することが可能な多重アクセスシステムを用いることができる。たとえば、本明細書の教示は、符号分割多重アクセス（ＣＤＭＡ）システム、多重キャリアＣＤＭＡ（ＭＣＣＤＭＡ）、広帯域ＣＤＭＡ（Ｗ−ＣＤＭＡ（登録商標））、高速パケットアクセス（ＨＳＰＡ、ＨＳＰＡ＋）システム、時分割多重アクセス（ＴＤＭＡ）システム、周波数分割多重アクセス（ＦＤＭＡ）システム、単一キャリアＦＤＭＡ（ＳＣ−ＦＤＭＡ）システム、直交周波数分割多重アクセス（ＯＦＤＭＡ）システム、または他の多重アクセス技法という技術のいずれか１つまたは組合せに適用することができる。本明細書の教示を用いるワイヤレス通信システムは、ＩＳ−９５、ｃｄｍａ２０００、ＩＳ−８５６、Ｗ−ＣＤＭＡ、ＴＤＳＣＤＭＡ、および他の規格などの１つまたは複数の規格を実施するように設計することができる。ＣＤＭＡネットワークは、広域地上波無線アクセス（ＵＴＲＡ）、ｃｄｍａ２０００、または何らかの他の技術などの無線技術を実施することができる。ＵＴＲＡには、Ｗ−ＣＤＭＡおよび低チップレート（ＬＣＲ）が含まれる。ｃｄｍａ２０００技術は、ＩＳ−２０００、ＩＳ−９５、およびＩＳ−８５６規格に対応する。ＴＤＭＡネットワークは、汎欧州モバイル通信システム（ＧＳＭ（登録商標）：Global System for Mobile Communications（登録商標））などの無線技術を実施することができる。ＯＦＤＭＡネットワークは、進化型ＵＴＲＡ（Ｅ−ＵＴＲＡ）、ＩＥＥＥ８０２．１１、ＩＥＥＥ８０２．１６、ＩＥＥＥ８０２．２０、Ｆｌａｓｈ−ＯＦＤＭ（登録商標）などの無線技術を実施することができる。ＵＴＲＡ、Ｅ−ＵＴＲＡ、およびＧＳＭは、広域モバイル通信システム（ＵＭＴＳ）の一部である。本明細書の教示は、３ＧＰＰロングタームエボリューション（ＬＴＥ）システム、ウルトラモバイルブロードバンド（ＵＭＢ）システム、および他のタイプのシステムで実施することができる。ＬＴＥは、Ｅ−ＵＴＲＡを使用するＵＭＴＳの公開物である。ＵＴＲＡ、Ｅ−ＵＴＲＡ、ＧＳＭ、ＵＭＴＳ、およびＬＴＥは、「３ｒｄ
Ｇｅｎｅｒａｔｉｏｎ Ｐａｒｔｎｅｒｓｈｉｐ Ｐｒｏｊｅｃｔ」（３ＧＰＰ）という名称の組織からの文献に記載されており、ｃｄｍａ２０００は、「３ｒｄ Ｇｅｎｅｒａｔｉｏｎ Ｐａｒｔｎｅｒｓｈｉｐ Ｐｒｏｊｅｃｔ ２」（３ＧＰＰ２）という名称の組織からの文献に記載されている。本開示の特定の態様について、３ＧＰＰの術語を使用して説明できるが、本明細書の教示は、３ＧＰＰ（たとえば、Ｒｅ１９９、Ｒｅ１５、Ｒｅ１６、Ｒｅ１７）技術および３ＧＰＰ２（たとえば、１ｘＲＴＴ、１ｘＥＶ−ＤＯ Ｒｅｌ０、ＲｅｖＡ、ＲｅｖＢ）技術、ならびに他の技術にも適用できることを理解されたい。
本明細書の教示は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、個人デジタルアシスタント（ＰＤＡ）、定位置データユニット、およびコンピュータからなる群から選択されるデバイス内へ組み込むことができる。
本明細書に記載のデバイスは、発振器、レベルシフト回路、メモリ回路、および／またはシングルエンドインバータに結合することができる。
情報および信号は、様々な異なる技術および技法のいずれかを使用して表すことができることが、当業者には理解されよう。たとえば、本明細書の説明全体にわたって参照されうるデータ、命令、コマンド、情報、信号、ビット、記号、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはこれらの任意の組合せによって表すことができる。
さらに、本明細書に開示の実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実施できることが、当業者には理解されよう。このハードウェアとソフトウェアの交換可能性を明示するために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、本明細書ではそれらの機能性に関して概略的に説明した。そのような機能性がハードウェアとして実施されるか、それともソフトウェアとして実施されるかは、全体的なシステムに課される特定の適用分野および設計上の制約に依存する。当業者であれば、特定の各適用分野に対して様々な方法で、記載の機能性を実施することができるが、そのような実装上の決定は、本発明の範囲からの逸脱をもたらすと解釈されるべきではない。
本明細書に開示の実施形態に関連して説明した方法、シーケンス、および／またはアルゴリズムは、ハードウェア内で直接実施することができ、プロセッサによって実行されるソフトウェアモジュール内で実施することができ、または２つの組合せで実施することができる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタ、ハードディスク、取り外し可能ディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体内に常駐することができる。プロセッサには例示的な記憶媒体が結合され、その結果、プロセッサは、記憶媒体から情報を読み取ることができ、また記憶媒体に情報を書き込むことができる。代替手段として、記憶媒体をプロセッサに一体化することができる。
したがって、本発明の一実施形態は、製造プロセス、電圧、および温度（ＰＶＴ）の差によるエラー、ならびにタイミングスキューに関連するタイミングエラーを自己補正する方法の少なくとも一部を実施するコンピュータ可読媒体を含むことができる。したがって、本発明は、図示の例に限定されるものではなく、本明細書に記載の機能性を実行するあらゆる手段が、本発明の実施形態内に含まれる。
「第１」、「第２」などの名称を使用して本明細書の要素に言及することは、それらの要素の数量または順序を全体として限定するものではないことを理解されたい。むしろ、これらの名称は、２つ以上の要素または要素の例を区別する好都合な方法として、本明細書で使用することができる。したがって、第１および第２の要素に対する言及は、２つの要素だけを用いることができること、または何らかの方法で第１の要素が第２の要素に先行しなければならないことを意味するものではない。また、別段の指定がない限り、１組の要素は、１つまたは複数の要素を備えることができる。さらに、本説明または特許請求の範囲で使用する「Ａ、Ｂ、またはＣの少なくとも１つ」という形式の術語は、「ＡまたはＢまたはＣまたはこれらの要素の任意の組合せ」を意味する。
上記の開示は、本発明の例示的な実施形態を示すが、添付の特許請求の範囲に定義する本発明の範囲から逸脱することなく、様々な変更および修正を本発明に加えることもできることに留意されたい。本明細書に記載の本発明の実施形態による方法クレームの機能、ステップ、および／または動作は、何らかの特定の順序で実行する必要はない。さらに、本発明の要素について単数形で説明または請求することがあるが、単数に対する限定が明示されない限り、複数も企図される。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
回路であって、前記回路は以下を備える、
第１のインバータと、
第１のバッファ、ここにおいて、前記第１のインバータおよび前記第１のバッファは第１の共通の入力を有する、と、
第２のインバータと、
第２のバッファ、ここにおいて、前記第２のインバータおよび前記第２のバッファは第２の共通の入力を有し、
ここにおいて、前記第１のインバータの出力が前記第２のバッファの出力に結合され、
ここにおいて、前記第２のインバータの出力が前記第１のバッファの出力に結合される、と、
バイアスネットワーク、前記バイアスネットワークは以下を備える、
各インバータに結合されたそれぞれの正のバイアス回路およびそれぞれの負のバイアス回路と、
各バッファに結合されたそれぞれの正のバイアス回路およびそれぞれの負のバイアス回路。
［Ｃ２］
正の各バイアス回路の出力が共通に結合される、［Ｃ１］に記載の回路。
［Ｃ３］
負の各バイアス回路の出力が共通に結合される、［Ｃ１］に記載の回路。
［Ｃ４］
前記第１のインバータの前記出力に結合されたキャパシタをさらに備える、［Ｃ１］に記載の回路。
［Ｃ５］
前記第２のインバータの前記出力に結合されたキャパシタをさらに備える、［Ｃ１］に記載の回路。
［Ｃ６］
前記第１の共通の入力に結合された出力を有する第３のインバータをさらに備える、［Ｃ１］に記載の回路。
［Ｃ７］
前記第２の共通の入力に結合された出力を有する第３のバッファをさらに備える、［Ｃ１］に記載の回路。
［Ｃ８］
前記第１の共通の入力に結合された出力を有する第３のインバータと、
前記第２の共通の入力に結合された出力を有する第３のバッファと
をさらに備える、［Ｃ１］に記載の回路。
［Ｃ９］
前記第３のバッファおよび第３のコンバータが共通の入力を有する、［Ｃ８］に記載の回路。
［Ｃ１０］
前記第１の共通の入力と前記第２の共通の入力との間で並列に結合された第３のインバータおよび第４のインバータをさらに備える、［Ｃ１］に記載の回路。
［Ｃ１１］
少なくとも１つの半導体ダイ内に組み込まれる、［Ｃ１］に記載の回路。
［Ｃ１２］
セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、個人デジタルアシスタント（ＰＤＡ）、定位置データユニット、およびコンピュータからなる群から選択されたデバイスをさらに備え、前記デバイス内へ前記回路が組み込まれる、［Ｃ１］に記載の回路。
［Ｃ１３］
発振器、レベルシフト回路、メモリ回路、およびシングルエンドインバータからなる群から選択されたデバイスをさらに備え、前記デバイスに、［Ｃ１］に記載の回路が結合される、［Ｃ１］に記載の回路。
［Ｃ１４］
各インバータの正のバイアス回路の出力が共通に結合される、［Ｃ１］に記載の回路。
［Ｃ１５］
各インバータの負のバイアス回路の出力が共通に結合される、［Ｃ１］に記載の回路。
［Ｃ１６］
各バッファの正のバイアス回路の出力が共通に結合される、［Ｃ１］に記載の回路。
［Ｃ１７］
各バッファの負のバイアス回路の出力が共通に結合される、［Ｃ１］に記載の回路。
［Ｃ１８］
前記正のバイアス回路が共通の制御入力を有する、［Ｃ１］に記載の回路。
［Ｃ１９］
前記負のバイアス回路が共通の制御入力を有する、［Ｃ１］に記載の回路。
［Ｃ２０］
相補型論理回路内の出力信号を改善する方法であって、
第１の可変電源によって前記相補型論理回路内のｎ型トランジスタにバイアスをかけることと、
第２の可変電源によって前記相補型論理回路内のｐ型トランジスタにバイアスをかけて、前記ｐ型トランジスタおよび前記ｎ型トランジスタのスイッチング時間の差を軽減することとを備え、
ここにおいて、前記第２の可変電源が前記第１の可変電源の電圧とは異なる電圧を提供する、方法。
［Ｃ２１］
前記ｐ型およびｎ型トランジスタがバッファとして直列結合される、［Ｃ２０］に記載の方法。
［Ｃ２２］
前記ｐ型およびｎ型トランジスタがインバータとして直列結合される、［Ｃ２０］に記載の方法。
［Ｃ２３］
制御トランジスタに対する制御電圧入力を変化させて、前記ｎ型トランジスタに印加されるバイアス電圧を変動させることをさらに備える、［Ｃ２０］に記載の方法。
［Ｃ２４］
制御トランジスタに対する制御電圧入力を変化させて、前記ｐ型トランジスタに印加されるバイアス電圧を変動させることをさらに備える、［Ｃ２０］に記載の方法。
［Ｃ２５］
前記ｎ型トランジスタにバイアスをかけることをイネーブルすることをさらに備える、［Ｃ２０］に記載の方法。
［Ｃ２６］
前記ｐ型トランジスタにバイアスをかけることをイネーブルすることをさらに備える、［Ｃ２０］に記載の方法。
［Ｃ２７］
第１の可変電源によって前記相補型論理回路内のｎ型トランジスタにバイアスをかけるための手段と、
第２の可変電源によって前記相補型論理回路内のｐ型トランジスタにバイアスをかけて、前記ｐ型トランジスタおよび前記ｎ型トランジスタのスイッチング時間の差を軽減するための手段とを備え、
前記第２の可変電源が前記第１の可変電源の電圧とは異なる電圧を提供する、
回路。
［Ｃ２８］
前記ｐ型およびｎ型トランジスタがバッファとして直列結合される、［Ｃ２７］に記載の回路。
［Ｃ２９］
前記ｐ型およびｎ型トランジスタがインバータとして直列結合される、［Ｃ２７］に記載の回路。
［Ｃ３０］
制御トランジスタに対する制御電圧入力を変動させて、前記ｎ型トランジスタに印加される前記バイアス電圧を変動させるための手段をさらに備える、［Ｃ２７］に記載の回路。
［Ｃ３１］
制御トランジスタに対する制御電圧入力を変動させて、前記ｐ型トランジスタに印加される前記バイアス電圧を変動させるための手段をさらに備える、［Ｃ２７］に記載の回路。
［Ｃ３２］
前記ｎ型トランジスタにバイアスをかけることをイネーブルするための手段をさらに備える、［Ｃ２７］に記載の回路。
［Ｃ３３］
前記ｐ型トランジスタにバイアスをかけることをイネーブルするための手段をさらに備える、［Ｃ２７］に記載の回路。

Claims (33)

  1. 回路であって、前記回路は以下を備える、
    第１のインバータと、
    第１のバッファ、ここにおいて、前記第１のインバータおよび前記第１のバッファは第１の共通の入力を有する、と、
    第２のインバータと、
    第２のバッファ、ここにおいて、前記第２のインバータおよび前記第２のバッファは第２の共通の入力を有し、
    ここにおいて、前記第１のインバータの出力が前記第２のバッファの出力に結合され、
    ここにおいて、前記第２のインバータの出力が前記第１のバッファの出力に結合される、と、
    バイアスネットワーク、前記バイアスネットワークは以下を備える、
    各インバータに結合されたそれぞれの正のバイアス回路およびそれぞれの負のバイアス回路と、
    各バッファに結合されたそれぞれの正のバイアス回路およびそれぞれの負のバイアス回路。
  2. 正の各バイアス回路の出力が共通に結合される、請求項１に記載の回路。
  3. 負の各バイアス回路の出力が共通に結合される、請求項１に記載の回路。
  4. 前記第１のインバータの前記出力に結合されたキャパシタをさらに備える、請求項１に記載の回路。
  5. 前記第２のインバータの前記出力に結合されたキャパシタをさらに備える、請求項１に記載の回路。
  6. 前記第１の共通の入力に結合された出力を有する第３のインバータをさらに備える、請求項１に記載の回路。
  7. 前記第２の共通の入力に結合された出力を有する第３のバッファをさらに備える、請求項１に記載の回路。
  8. 前記第１の共通の入力に結合された出力を有する第３のインバータと、
    前記第２の共通の入力に結合された出力を有する第３のバッファと
    をさらに備える、請求項１に記載の回路。
  9. 前記第３のバッファおよび第３のコンバータが共通の入力を有する、請求項８に記載の回路。
  10. 前記第１の共通の入力と前記第２の共通の入力との間で並列に結合された第３のインバータおよび第４のインバータをさらに備える、請求項１に記載の回路。
  11. 少なくとも１つの半導体ダイ内に組み込まれる、請求項１に記載の回路。
  12. セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、個人デジタルアシスタント（ＰＤＡ）、定位置データユニット、およびコンピュータからなる群から選択されたデバイスをさらに備え、前記デバイス内へ前記回路が組み込まれる、請求項１に記載の回路。
  13. 発振器、レベルシフト回路、メモリ回路、およびシングルエンドインバータからなる群から選択されたデバイスをさらに備え、前記デバイスに、請求項１に記載の回路が結合される、請求項１に記載の回路。
  14. 各インバータの正のバイアス回路の出力が共通に結合される、請求項１に記載の回路。
  15. 各インバータの負のバイアス回路の出力が共通に結合される、請求項１に記載の回路。
  16. 各バッファの正のバイアス回路の出力が共通に結合される、請求項１に記載の回路。
  17. 各バッファの負のバイアス回路の出力が共通に結合される、請求項１に記載の回路。
  18. 前記正のバイアス回路が共通の制御入力を有する、請求項１に記載の回路。
  19. 前記負のバイアス回路が共通の制御入力を有する、請求項１に記載の回路。
  20. 相補型論理回路内の出力信号を改善する方法であって、
    第１の可変電源によって前記相補型論理回路内のｎ型トランジスタにバイアスをかけることと、
    第２の可変電源によって前記相補型論理回路内のｐ型トランジスタにバイアスをかけて、前記ｐ型トランジスタおよび前記ｎ型トランジスタのスイッチング時間の差を軽減することとを備え、
    ここにおいて、前記第２の可変電源が前記第１の可変電源の電圧とは異なる電圧を提供する、方法。
  21. 前記ｐ型およびｎ型トランジスタがバッファとして直列結合される、請求項２０に記載の方法。
  22. 前記ｐ型およびｎ型トランジスタがインバータとして直列結合される、請求項２０に記載の方法。
  23. 制御トランジスタに対する制御電圧入力を変化させて、前記ｎ型トランジスタに印加されるバイアス電圧を変動させることをさらに備える、請求項２０に記載の方法。
  24. 制御トランジスタに対する制御電圧入力を変化させて、前記ｐ型トランジスタに印加されるバイアス電圧を変動させることをさらに備える、請求項２０に記載の方法。
  25. 前記ｎ型トランジスタにバイアスをかけることをイネーブルすることをさらに備える、請求項２０に記載の方法。
  26. 前記ｐ型トランジスタにバイアスをかけることをイネーブルすることをさらに備える、請求項２０に記載の方法。
  27. 第１の可変電源によって前記相補型論理回路内のｎ型トランジスタにバイアスをかけるための手段と、
    第２の可変電源によって前記相補型論理回路内のｐ型トランジスタにバイアスをかけて、前記ｐ型トランジスタおよび前記ｎ型トランジスタのスイッチング時間の差を軽減するための手段とを備え、
    前記第２の可変電源が前記第１の可変電源の電圧とは異なる電圧を提供する、
    回路。
  28. 前記ｐ型およびｎ型トランジスタがバッファとして直列結合される、請求項２７に記載の回路。
  29. 前記ｐ型およびｎ型トランジスタがインバータとして直列結合される、請求項２７に記載の回路。
  30. 制御トランジスタに対する制御電圧入力を変動させて、前記ｎ型トランジスタに印加される前記バイアス電圧を変動させるための手段をさらに備える、請求項２７に記載の回路。
  31. 制御トランジスタに対する制御電圧入力を変動させて、前記ｐ型トランジスタに印加される前記バイアス電圧を変動させるための手段をさらに備える、請求項２７に記載の回路。
  32. 前記ｎ型トランジスタにバイアスをかけることをイネーブルするための手段をさらに備える、請求項２７に記載の回路。
  33. 前記ｐ型トランジスタにバイアスをかけることをイネーブルするための手段をさらに備える、請求項２７に記載の回路。
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