CN103843250B - 差分pvt/定时偏斜容差自校正电路 - Google Patents

Abstract

用于对由制造工艺、电压和温度（PVT）中的变动所导致的误差以及输入定时误差进行自校正的电路的系统和方法。在示例性实施例中，提供了用于改善互补逻辑电路（400）中的输出信号（410）质量的方法。用第一可变电源（Vss）来数字化启用或偏置（控制B、控制D）互补逻辑电路中的n型晶体管。用第二可变电源（Vdd）来数字化启用或偏置（控制A、控制C）互补逻辑电路中的p型晶体管，该第二可变电源提供与第一可变电源的电压不同的电压，以减轻在p型晶体管（435）和n型晶体管（440）之间的开关时间中的差异。

Description

差分PVT/定时偏斜容差自校正电路

技术领域

本申请一般涉及电子器件，尤其但非排他地涉及改善混合信号或数字信号性能。

背景

随着正在跨全球范围建立新的制造厂，半导体生产正变得越来越不集中化。新制造厂的建立的一些效应包括增加了在不同的制造厂之间的制造工艺、电压和容差（PVT）中的变动以及芯片级的变动。而且，随着小型化、混合化的程度和门计数的增加，以及更多数目的与不同功能相关联的较小晶体管被集成以提高性能，许多子电路越来越多地受控于不同的电源电压和不同的频率。这导致逐个芯片的性能变动。

这种性能变动可能是因为制造工艺中的全局变动（即大规模变动）和/或制造工艺中的局部变动（即小规模变动）所导致的。作为全局变动的示例，由一个制造厂制造的集成电路与在不同的制造厂处已经制造的相同类型的集成电路的性能不同。作为局部变动的示例，在同一管芯上的具有理想上相等尺寸的两个晶体管可能由于掺杂中的变动而性能不同。该性能变动可能影响良率。

除了基于PVT的性能变动之外，在常规器件中，在给定现有工艺和相同物理尺寸的情况下，当与n型半导体相比时，p型半导体器件由于降低的电荷载流子移动性而具有较小的电流驱动。在具有p型和n型半导体器件的互补逻辑电路中，降低的电荷载流子移动性会导致不对称的输出波形。用于减轻这种效应的常见设计技术是设计p型半导体器件以使得该p型半导体器件大于相关联的n型半导体器件。较大的p型半导体器件需要电路面积。

在互补逻辑电路中，输出波形的峰-峰电压也可能受到耦合在该互补逻辑电路的电源和该互补逻辑电路之间的静电放电（ESD）组件的影响。而且，ESD组件需要原本可被投入不同使用的电路面积。

而且，在常规的互补逻辑电路的电路中，轨对轨上升时间和下降时间依赖于输出电流、输出阻抗和输入/输出负载而变化。例如，电阻性、电感性和电容性输入负载还可影响轨对轨上升时间和下降时间，即使在给定相同的输出负载的情况下亦然。

业内长期存在对减轻性能变动的效应的自校正电路（诸如，反相器、缓冲器、电平移动器、振荡器）的需求。而且，业内长期存在对互补逻辑电路的需求，与常规器件相比，这种互补逻辑电路占用集成电路管芯上更少的布局面积，具有更低的功耗且具有更大的定时准确性。因此，存在对改进经典电路设计和方法的需求。

概述

本发明的示例性实施例针对用于对由于制造工艺、电压和温度（PVT）中的变动以及输入定时误差导致的的性能变动（诸如定时偏移）进行自校正的电路的系统和方法。示例性实施例解决了本文描述的业内的长期需求。

提供了用于增加互补逻辑电路中的转换速率的系统和方法。在一实施例中，提供了包括第一和第二反相器以及第一和第二缓冲器的电路。第一反相器和第一缓冲器具有第一共用输入。第二反相器和第二缓冲器具有第二共用输入。第一反相器的输出被耦合至第二缓冲器的输出。第二反相器的输出被耦合至第一缓冲器的输出。该电路还包括具有耦合至每个反相器的相应正偏置电路和相应负偏置电路以及耦合至每个缓冲器的相应正偏置电路和相应负偏置电路两者的偏置网络。

在另一实施例中，提供了用于改善互补逻辑电路中的输出信号质量的方法。用第一可变电源来偏置互补逻辑电路中的n型晶体管。用第二可变电源来偏置互补逻辑电路中的p型晶体管，该第二可变电源提供与第一可变电源的电压不同的电压，以减轻p型晶体管和n型晶体管之间的开关时间中的差异。

附图简述

给出附图以帮助对本发明实施例的描述，且提供附图仅用于解说实施例而非对其进行限定。

图1描绘了示例性通信设备。

图2描绘了常规的反相器/缓冲器电路。

图3描绘了常规差分互补逻辑电路。

图4描绘了具有堆叠架构和用于p型半导体和n型半导体的分开的可变电源的示例性互补逻辑电路。

图5描绘了具有堆叠架构和用于p型半导体和n型半导体的共用的可变电源和共用可变接地电源的另一示例性互补逻辑电路。

图6描绘了用于常规设备和本文描述的实施例的示例性的输入和输出波形。

图7描绘了在差分输入之间存在定时间隙的情况下常规设备和本文描述的实施例的附加示例性输入和输出波形。

图8描绘了用于常规设备和本文描述的实施例的示例性的输出波形的蒙特卡罗仿真。

图9是用于改善输出转换速率以在互补逻辑电路中平衡互补输出信号并对占空比和转换速率这两者进行校正的方法的流程图。

根据惯例，附图中所解说的各个特征可能并非按比例绘制。相应地，出于清晰起见，各个特征的尺寸可能被任意放大或缩小。另外，出于清晰起见，附图中的一些可能被简化。因此，附图可能并未绘制给定装置（例如，设备）或方法的所有组件。最后，类似附图标记可用于贯穿说明书和附图标示类似特征。

详细描述

本发明的各方面在以下针对本发明具体实施例的描述和有关附图中被公开。可以设计替换实施例而不会脱离本发明的范围。另外，本发明中众所周知的元素将不被详细描述或将被省去以免湮没本发明的相关细节。

本文使用词语“示例性”来意指“用作示例、实例或解说”。本文中描述为“示例性”的任何实施例不必被解释为优于或胜过其他实施例。同样，术语“本发明的实施例”并不要求本发明的所有实施例都包括所讨论的特征、优点、或工作模式。

本文中所使用的术语仅用于描述特定实施例的目的，而并不旨在限定本发明的其他实施例。如本文所使用的，单数形式的“一”、“某”和“该”旨在也包括复数形式，除非上下文另有明确指示。将进一步理解，术语“包括”、“具有”、“包含”和/或“含有”在本文中使用时指定所陈述的特征、整数、步骤、操作、要素、和/或组件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、要素、组件、和/或其群组的存在或添加。

此外，许多实施例是根据将由例如计算设备的元件执行的动作序列来描述的。将可认识到，本文中所描述的各种动作能由专用电路（例如，专用集成电路（ASIC））、由正被一个或多个处理器执行的程序指令、或由这两者的组合来执行。另外，本文中所描述的这些动作序列可被认为是完全体现在任何形式的计算机可读存储介质内，其内存储有一经执行就将使相关联的处理器执行本文所描述的功能性的相应计算机指令集。因此，本发明的各种方面可以用数种不同形式来体现，所有这些形式都已被构想落在所要求保护的主题内容的范围内。另外，对于本文中所描述的每个实施例，任何此类实施例的对应形式可在本文被描述为例如“配置成执行所描述的动作的逻辑”。

图1描绘了其中可有利地采用本公开的实施例的示例性通信系统100。出于解说目的，图1示出了三个远程单元120、130和150以及两个基站140。将认识到，常规无线通信系统可具有多得多的远程单元和基站。远程单元120、130和150包括如下将进一步讨论的本公开的实施例125A-C的至少一部分。图1示出从基站140到远程单元120、130和150的前向链路信号180，以及从远程单元120、130和150到基站140的反向链路信号190。

在图1中，远程单元120被示为移动电话，远程单元130被示为便携式计算机，且远程单元150被示为无线本地环路系统中的位置固定的远程单元。例如，远程单元可以是移动电话、手持式个人通信系统（PCS）单元、便携式数据单元（诸如个人数字助理）、导航设备（例如启用GPS的设备）、机顶盒、音乐播放器、视频播放器、娱乐单元、位置固定的数据单元（诸如读表装置）、或者存储或检索数据或计算机指令的任何其他设备，或者其任何组合。尽管图1解说根据本公开的教义的远程单元，但本公开并不限于这些所解说的示例性单元。本公开的实施例可以合适地在任何设备中使用。

图2描绘了具有锁存感测放大器205的常规反相器/缓冲器电路200。常规反相器/缓冲器电路200具有单端输入（In）210，其被拆分并输入到反相器215和缓冲器220。反相器215包括p型晶体管225和n型晶体管230。与n型晶体管230相比，p型晶体管225由于降低的电荷载流子移动性而具有较少的电流驱动，并且因此对于单端输入210中的变化反应较慢。而且，p型晶体管225和n型晶体管230两者都具有大于零的阈值电压(Vth)，因此在p型晶体管225和n型晶体管230开始导电之前，单端输入210必须上升到克服该阈值电压。在缓冲器220中出现类似的效应。结果是，对于PVT中的变动，常规反相器/缓冲器电路200的转换速率、交叉点和占空误差都不是最佳的。为了减轻这些效应，跨级间输出235（in2、in2_n）耦合了锁存感测放大器205，该级间输出235（in2、in2_n）是由缓冲器输出240和反相器输出245所形成的互补输出。锁存感测放大器205包括并联耦合的两个反相器250、255，其中第一反相器250的输入被耦合至第二反相器255的输出。锁存感测放大器205通过感测何时级间输出235的任一导体开始变化并驱动级间输出235的两个导体改变它们的逻辑值而无需等待较慢的p型晶体管影响级间输出235，来改善常规反相器/缓冲器电路200的转换速率、交叉点和占空误差。级间输出235可以可任选地耦合至图3-5所描绘的电路的输入。

图3描述了常规互补逻辑电路300。互补逻辑电路300对互补输入305执行反相和缓冲两者。在一示例中，级间输出235可以可任选地被耦合至互补输入305。互补输入305经由第一反相器315和第二反相器320以及第一缓冲器325和第二缓冲器330被耦合至互补输出（Out）310。第一反相器315、第二反相器320、第一缓冲器325、以及第二缓冲器330包括p型晶体管335和n型晶体管340。第一反相器315、第二反相器320、第一缓冲器325和第二缓冲器330经由静电放电（ESD）保护或锁存保护电阻器345被耦合至漏极和源极电源(Vss和Vdd)。另一个效应是ESD保护或锁存保护电阻器345不能被按比例缩小。

第一和第二反相器315、320被串行耦合在互补输入305和互补输出310中的相应导体之间。第一和第二缓冲器325和330被交叉耦合在互补输入305和互补输出310中的相应导体之间。这种前馈配置改善了互补逻辑电路300的转换速率、交叉点和占空误差。第一和第二缓冲器325和330感测何时互补输入305的任一导体的逻辑值开始变化，并且随后驱动互补输出310的两个导体改变其逻辑值，而无需等待第一和第二反相器315、320中的较慢p型晶体管影响互补输出310。第一和第二缓冲器325和330的这种前馈配置还减轻了互补输入305中的任何相位失配。互补输出310由一对电容器350、355来滤波。

图4描绘了具有堆叠架构和用于p型半导体和n型半导体的分开的可变电源的示例性互补逻辑电路400。该堆叠架构减轻了制造工艺中的局部变动的效应。互补逻辑电路400对互补输入405执行反相和缓冲两者。在一示例中，级间输出235可以可任选地被耦合至互补输入405。互补输入405经由第一反相器415和第二反相器420以及第一缓冲器425和第二缓冲器430被耦合至互补输出410。第一反相器415、第二反相器420、第一缓冲器425、以及第二缓冲器430包括p型晶体管435和n型晶体管440。反相器415、420和缓冲器425、430经由可调节正偏置电路445A-D和可调节负偏置电路450A-D被耦合至分开的漏极和源极电源(Vss和Vdd)。可调节正偏置电路445A-D和可调节负偏置电路450A-D可经由控制A-D来调节以匹配p型晶体管435和n型晶体管440的性能，这减轻了全局制造变动并改善了互补逻辑电路400的开关时间、转换速率、交叉点和占空误差。在一示例中，可调节正偏置电路445A-D可以被独立地调节，或作为群来调节。在进一步示例中，可调节负偏置电路450A-D可以被独立地调节，或作为群来调节。

互补逻辑电路400不包括ESD保护或锁存保护电阻器345，而是替代地可依靠在顶部芯片级提供的ESD保护。因此，互补逻辑电路400可以实质上输出要么Vdd要么Vss。另一个效应是在无需ESD电阻器或锁存保护电阻器345的情况下，整个互补逻辑电路400可以按比例缩小，以便以匹配p型晶体管435和n型晶体管440的性能特性的方式减少所需的管芯面积。

第一和第二反相器415、420被串行耦合在互补输入405和互补输出410中的相应导体之间。第一和第二缓冲器425和430被交叉耦合在互补输入405和互补输出410中的相应导体之间。这一前馈配置改善了互补逻辑电路400的转换速率、交叉点和占空误差。第一和第二缓冲器425和430感测何时互补输入405的任一导体开始变化，并且随后驱动互补输出410的两个导体改变它们的逻辑值，而无需等待第一和第二反相器415、420中的较慢p型晶体管影响互补输出410。第一和第二缓冲器425和430的该前馈配置还减轻了互补输入405中的任何相位失配。互补输出410可由一对电容器455、460来可任选地滤波。

图5描绘了具有堆叠架构、用于p型半导体和n型半导体的共用可变电源和共用可变接地电源的另一示例性互补逻辑电路500。图5共享了图4的许多特性，并且对互补逻辑电路500中的至少两个可调节正偏置电路445A-D的输出添加了共用连接505，以及对至少两个可调节负偏置电路450A-D的输出添加了共用连接510。这些共用连接505、510减轻了局部制造变动，并改善了互补逻辑电路400的转换速率、交叉点和占空误差，以及增加了互补逻辑电路500对电压变动的容差。

图6描绘了常规反相器/缓冲器电路200、常规互补逻辑电路300、互补逻辑电路400、以及互补逻辑电路500在制造工艺、电压、温度和容差中的变动时的一组示例性的输入和输出波形600。例如，图6描绘了温度从-30℃改变到125℃时的效应，以及PMOS晶体管开关时间相对于NMOS晶体管开关时间的变动。在未被减轻时，温度和工艺角中的变化可以使输出信号偏斜，即使当输入信号未被偏斜时也是如此。波形605是给常规反相器/缓冲器电路200的仿真未偏斜互补输入之一。波形610A-B是对常规互补逻辑电路300的仿真互补输入。波形615A-B是常规互补逻辑电路300的仿真互补输出。波形620A-B是互补逻辑电路400的仿真互补输出。波形625A-B是互补逻辑电路500的仿真互补输出。图6示出了当使用全局快速n型半导体器件和全局慢速p型半导体器件时，本文的实施例改善在PVT变动时的交叉点、转换速率和占空误差，且反之亦然。

图7描绘了反相器/缓冲器电路200、常规互补逻辑电路300、互补逻辑电路400、以及互补逻辑电路500的在制造工艺、电压、温度和容差中的变动时的一组示例性输入和输出波形700。波形705A和705B是对常规反相器/缓冲器电路200的仿真偏斜输入。作为示例，输入波形705B相对于波形705A偏斜了100皮秒（ps）。具有大约100ps的定时偏斜的波形710A-B是对常规互补逻辑电路300的仿真互补输入。波形715A-B是在仿真互补输出具有100皮秒的定时间隙时常规互补逻辑电路300的仿真互补输出。波形720A-B是互补逻辑电路400的仿真互补输出。波形725A-B是互补逻辑电路500的仿真互补输出。图7还示出输出必须通过将早先输入与后来输入进行平均或相位混合来改善。

图8描绘了常规互补逻辑电路300、互补逻辑电路400和互补逻辑电路500关于制造工艺、电压和容差中的变动的示例性输出波形的蒙特卡洛仿真800。波形805A-D和810A-D是常规互补逻辑电路300的仿真输出。波形805A-D的较宽的宽度解说了由于制造工艺中的局部变动导致的常规互补逻辑电路300的输出的宽泛变动。波形815A-D是互补逻辑电路400的仿真输出。波形820A-D是互补逻辑电路500的仿真输出。波形815A-D和820A-D相对于805A-D的较窄的宽度解说了制造工艺中的局部变动的减轻。

图9是改善互补逻辑电路中的互补输出信号以及对占空比和转换速率两者进行自校正的方法的流程图900。

在步骤905，构建如图4或图5中所述的互补逻辑电路。

在步骤910，启用互补逻辑电路中的n型晶体管。替换地，启用互补逻辑电路中的n型晶体管的偏置。

在步骤915，启用互补逻辑电路中的p型晶体管。替换地，启用互补逻辑电路中的p型晶体管的偏置。

在步骤920，用第一可变电源来偏置互补逻辑电路中的n型晶体管。该p型和n型晶体管可任选地被串行耦合为缓冲器或反相器。

在步骤925，用第二可变电源来偏置互补逻辑电路中的p型晶体管以减轻p型晶体管和n型晶体管的开关时间中的差异。该第二可变电源可以提供与第一可变电源的电压不同的电压。该p型和n型晶体管可任选地被串行耦合为缓冲器或反相器。

在步骤930，至控制晶体管的控制电压输入被改变以更改施加到n型晶体管的偏置电压。

在步骤935，至控制晶体管的控制电压输入被改变以更改施加到p型晶体管的偏置电压。

上述公开的器件和方法通常能被设计并被配置在GDSII和GERBER计算机文件中、存储在计算机可读介质上。这些文件进而被提供给制造处理者，制造处理者基于这些文件来制造器件。结果产生的产品是半导体晶片，其随后被切割为半导体管芯并被封装成半导体芯片。这些芯片随后在本文描述的设备中采用。因此，本文描述的设备的至少一部分可以被集成到至少一个半导体管芯中。

本文中的教导可被纳入各种类型的通信系统和/或系统组件中。在一些方面，本文中的教导可以在能够通过共享可用系统资源（例如，通过指定带宽、发射功率、编码、交织等中的一者或多者）来支持与多个用户通信的多址系统中采用。例如，本文中的教导可应用于以下技术中的任何一个技术或其组合：码分多址（CDMA）系统、多载波CDMA（MCCDMA）、宽带CDMA（W-CDMA）、高速分组接入（HSPA、HSPA+）系统、时分多址（TDMA）系统、频分多址（FDMA）系统、单载波FDMA（SC-FDMA）系统、正交频分多址（OFDMA）系统、或者其他多址技术。采用本文中的教导的无线通信系统可被设计成实现一种或多种标准，诸如IS-95、cdma2000、IS-856、W-CDMA、TDSCDMA、以及其他标准。CDMA网络可实现诸如通用地面无线电接入（UTRA）、cdma2000、或其他某种技术的无线电技术。UTRA包括W-CDMA和低码片率（LCR）。cdma2000技术涵盖IS-2000、IS-95和IS-856标准。TDMA网络可实现诸如全球移动通信系统（GSM）之类的无线电技术。OFDMA网络可以实现诸如演进UTRA（E-UTRA）、IEEE802.11、IEEE802.16、IEEE802.20、Flash-OFDM RTM之类的无线电技术。UTRA、E-UTRA和GSM是通用移动电信系统（UMTS）的一部分。本文中的教导可在3GPP长期演进（LTE）系统、超移动宽带（UMB）系统和其他类型的系统中实现。LTE是使用E-UTRA的UMTS版本。UTRA、E-UTRA、GSM、UMTS和LTE在来自名为“第3代伙伴项目”（3GPP）的组织的文献中描述，而cdma2000在来自名为“第3代伙伴项目2”（3GPP2）的组织的文献中描述。尽管本公开的某些方面可能是用3GPP术语来描述的，但是应当理解，本文中的教导可应用于3GPP（例如，Re199、Re15、Re16、Re17）技术以及3GPP2（例如，1xRTT，1xEV-DO RelO、RevA、RevB）技术和其他技术。

本文描述的教导可以被集成于设备中，该设备选自包括机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理（PDA）、位置固定的数据单元、以及计算机的组。

本文描述的器件可以被耦合至振荡器、电平移位电路、存储器电路和/或单端反相器。

本领域技术人员应领会，信息和信号可使用各种不同技术和技艺中的任何一种来表示。例如，贯穿在此的说明始终可能述及的数据、指令、命令、信息、信号、位、码元、和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。

此外，本领域技术人员将领会，结合本文中公开的实施例描述的各种解说性逻辑块、模块、电路、和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、框、模块、电路、和步骤在此是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员对于每种特定应用可用不同的方式来实现所描述的功能性，但这样的实现决策不应被解读成导致脱离了本发明的范围。

结合本文中公开的实施例描述的方法、序列和/或算法可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中体现。软件模块可驻留在RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM、或本领域中所知的任何其他形式的存储介质中。示例性存储介质耦合至处理器以使得该处理器能从/向该存储介质读写信息。替换地，存储介质可以被整合到处理器。

因此，本发明的实施例可以包括实施用于对由于制造工艺、电压和温度（PVT）中的差异所导致的误差以及与定时偏斜相关的定时误差进行自校正的方法的至少一部分的计算机可读介质。因此，本发明并不限于所解说的示例且任何用于执行文本所描述的功能的手段均被包括在本发明的实施例中。

应当理解，本文中使用诸如“第一”、“第二”等之类的指定对元素的任何引述一般并不限定这些元素的数量或次序。相反，这些指定可在本文中用作区别两个或更多个元素或者元素实例的便捷方法。因此，对第一元素和第二元素的引述并不意味着此处可采用仅两个元素或者第一元素必须以某种方式位于第二元素之前。同样，除非另外声明，否则元素集合可包括一个或多个元素。另外，在说明书或权利要求中使用的“A、B、或C中的至少一者”形式的术语可以表示“A或B或C或这些元素的任何组合”。

尽管上述公开示出了本发明的解说性实施例，但是应当注意到，在其中可作出各种更换和改动而不会脱离如所附权利要求定义的本发明的范围。根据本文中所描述的本发明实施例的方法权利要求的功能、步骤和/或动作不必按任何特定次序来执行。此外，尽管本发明的要素可能是以单数来描述或主张权利的，但是复数也是已料想了的，除非显式地声明了限定于单数。

Claims (26)

1.一种电路，包括：

第一反相器；

第一缓冲器；

第二反相器；

第二缓冲器；

其中所述第一反相器和所述第二缓冲器具有第一共用输入，

其中所述第二反相器和所述第一缓冲器具有第二共用输入，

其中所述第一反相器的输出被耦合至所述第一缓冲器的输出，

其中所述第二反相器的输出被耦合至所述第二缓冲器的输出；以及

偏置网络，具有：

耦合至每个反相器的相应可调节正偏置电路和相应可调节负偏置电路；以及

耦合至每个缓冲器的相应可调节正偏置电路和相应可调节负偏置电路。

2.如权利要求1所述的电路，其特征在于，每个正偏置电路的输出是被共同地耦合的。

3.如权利要求1所述的电路，其特征在于，每个负偏置电路的输出是被共同地耦合的。

4.如权利要求1所述的电路，其特征在于，还包括耦合至所述第一反相器的输出的电容器。

5.如权利要求1所述的电路，其特征在于，还包括耦合至所述第二反相器的输出的电容器。

6.如权利要求1所述的电路，其特征在于，还包括具有耦合至所述第一共用输入的输出的第三反相器。

7.如权利要求1所述的电路，其特征在于，还包括具有耦合至所述第二共用输入的输出的第三缓冲器。

8.如权利要求1所述的电路，其特征在于，进一步包括：

具有耦合至所述第一共用输入的输出的第三反相器；以及

具有耦合至所述第二共用输入的输出的第三缓冲器。

9.如权利要求8所述的电路，其特征在于，所述第三缓冲器和所述第三反相器具有共用输入。

10.如权利要求1所述的电路，其特征在于，还包括并联耦合在所述第一共用输入和所述第二共用输入之间的第三反相器和第四反相器。

11.如权利要求1所述的电路，其特征在于，所述电路集成在至少一个半导体管芯中。

12.如权利要求1所述的电路，其特征在于，还包括所述电路集成于其中的设备，所述设备选自包括机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机的组。

13.如权利要求1所述的电路，其特征在于，还包括如权利要求1所述的电路被耦合至的设备，所述设备选自包括振荡器、电平移位电路、存储器电路以及单端反相器的组。

14.如权利要求1所述的电路，其特征在于，每个反相器的正偏置电路的输出是被共同地耦合的。

15.如权利要求1所述的电路，其特征在于，每个反相器的负偏置电路的输出是被共同地耦合的。

16.如权利要求1所述的电路，其特征在于，每个缓冲器的正偏置电路的输出是被共同地耦合的。

17.如权利要求1所述的电路，其特征在于，每个缓冲器的负偏置电路的输出是被共同地耦合的。

18.如权利要求1所述的电路，其特征在于，所述正偏置电路具有共用的控制输入。

19.如权利要求1所述的电路，其特征在于，所述负偏置电路具有共用的控制输入。

20.一种用于改善在互补逻辑电路中的输出信号的方法，所述互补逻辑电路包括第一反相器、第二反相器、第一缓冲器和第二缓冲器，所述第一反相器、第二反相器、第一缓冲器和第二缓冲器各自包括串行耦合的p型晶体管和n型晶体管，所述方法包括：

用第一可变电源来偏置所述互补逻辑电路中的n型晶体管；以及

用第二可变电源来偏置所述互补逻辑电路中的p型晶体管以减轻所述p型晶体管和所述n型晶体管的开关时间中的差异，

其中所述第二可变电源提供与所述第一可变电源的电压不同的电压。

21.如权利要求20所述的方法，其特征在于，所述p型和n型晶体管被串行耦合成缓冲器。

22.如权利要求20所述的方法，其特征在于，所述p型和n型晶体管被串行耦合成反相器。

23.如权利要求20所述的方法，其特征在于，还包括改变给控制晶体管的控制电压输入以更改施加至所述n型晶体管的偏置电压。

24.如权利要求20所述的方法，其特征在于，还包括改变给控制晶体管的控制电压输入以更改施加至所述p型晶体管的偏置电压。

25.如权利要求20所述的方法，其特征在于，还包括启用对所述n型晶体管的偏置。

26.如权利要求20所述的方法，其特征在于，还包括启用对所述p型晶体管的偏置。