KR102279606B1 - 듀티 싸이클 감지기 및 위상 차이 감지기 - Google Patents

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Abstract

듀티 싸이클 감지기는, 2N-1개의 제1인버터들을 포함하고(N은 1이상의 정수), 상기 제1인버터들을 이용해 제1주기파를 생성하고, 상기 제1인버터들 중 하나 이상의 제1인버터는 클럭이 로우 레벨인 구간 동안에 활성화되는 제1링 오실레이터; 2N-1개의 제2인버터들을 포함하고, 상기 제2인버터들을 이용해 제2주기파를 생성하고, 상기 제2인버터들 중 하나 이상의 제2인버터는 상기 클럭이 하이 레벨인 구간 동안에 활성화되는 제2링 오실레이터; 및 상기 제1주기파와 상기 제2주기파의 주파수를 비교해 상기 클럭의 듀티 싸이클 감지 결과를 생성하는 주파수 비교기를 포함할 수 있다.

Description

듀티 싸이클 감지기 및 위상 차이 감지기 {DUTY CYCLE DETECTOR AND PHASE DIFFERNECE DETECTOR}
본 특허 문헌은 클럭의 튜티 싸이클을 감지하는 듀티 싸이클 감지기 및 클럭들 간의 위상 차이를 감지하는 위상 차이 감지기에 관한 것이다.
메모리 등 각종 집적 회로의 데이터 전송 속도가 높아지면서 집적 회로 내부에서도 집적 회로들 간의 데이터 전송에 사용되는 높은 주파수의 클럭을 사용하는 것은 점점 부담이 되고 있다. 이에 집적 회로 칩 내에서는 집적 회로들 간의 데이터 전송에 사용되는 클럭보다 낮은 주파수의 다중 위상 클럭들(multi phase clocks)이 사용되는 경우가 많다.
도 1은 다중 위상 클럭들의 일예를 나타낸 도면이다.
도 1을 참조하면, 4개의 클럭들(ICK. QCK, IBCK, QBCK)은 서로 90°의 위상 차이를 가지고 있다. 클럭(ICK)과 클럭(QCK)의 라이징 에지(rising edge)는 90°의 위상 차이를 가지며, 클럭(QCK)과 클럭(IBCK)의 라이징 에지는 90°의 위상 차이를 가진다. 또한, 클럭(IBCK)과 클럭(QBCK)의 라이징 에지는 90°의 위상 차이를 가진다. 또한, 4개의 클럭들(ICK. QCK, IBCK, QBCK)은 모두 50%의 듀티 싸이클 비(duty cycle ratio)를 가진다. 즉, 4개의 클럭들(ICK. QCK, IBCK, QBCK)은 모두 하이 펄스 폭과 로우 펄스 폭이 동일하다.
도 1에는 다중 위상 클럭들(ICK. QCK, IBCK, QBCK)이 가장 이상적인 위상 차이와 듀티 싸이클 비를 가지고 있는 것을 도시했다. 그러나 실제 집적 회로 내에서 다중 위상 클럭들(ICK. QCK, IBCK, QBCK)을 사용하는 경우에는, 집적 회로 내의 여러 노이즈로 인해 클럭들(ICK. QCK, IBCK, QBCK) 간의 위상 차이가 90°로 유지되지 못하고 클럭들(ICK. QCK, IBCK, QBCK)의 듀티 싸이클 비가 50%를 유지하지 못하는 문제가 자주 발생한다.
클럭들(ICK. QCK, IBCK, QBCK)의 듀티 싸이클 비를 50%로 유지하고 클럭들(ICK. QCK, IBCK, QBCK) 간의 위상 차이를 90°로 유지하기 위해서는, 클럭의 듀티를 정확하게 감지하는 기술 및 클럭들 간의 위상 차이를 정확하게 감지하는 기술이 요구된다.
본 발명의 실시예들은, 클럭의 듀티 싸이클 비를 정확히 감지하는 기술 및 클럭들 간의 위상 차이를 정확히 감지하는 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 듀티 싸이클 감지기는, 2N-1개의 제1인버터들을 포함하고(N은 1이상의 정수), 상기 제1인버터들을 이용해 제1주기파를 생성하고, 상기 제1인버터들 중 하나 이상의 제1인버터는 클럭이 로우 레벨인 구간 동안에 활성화되는 제1링 오실레이터; 2N-1개의 제2인버터들을 포함하고, 상기 제2인버터들을 이용해 제2주기파를 생성하고, 상기 제2인버터들 중 하나 이상의 제2인버터는 상기 클럭이 하이 레벨인 구간 동안에 활성화되는 제2링 오실레이터; 및 상기 제1주기파와 상기 제2주기파의 주파수를 비교해 상기 클럭의 듀티 싸이클 감지 결과를 생성하는 주파수 비교기를 포함할 수 있다.
본 발명의 다른 실시예에 따른 듀티 싸이클 감지기는, N-1개의 인버터들을 포함하고(N은 1이상의 정수), 상기 인버터들을 이용해 주기파를 생성하고, 상기 인버터들 중 하나 이상의 인버터는 제1모드에서는 클럭이 로우 레벨인 구간 동안에 활성화되고 제2모드에서는 상기 클럭이 하이 레벨인 구간 동안에 활성화되는 링 오실레이터; 및 상기 제1모드에서 생성된 상기 주기파의 주파수와 상기 제2모드에서 생성된 상기 주기파의 주파수를 비교해 상기 클럭의 듀티 싸이클 감지 결과를 생성하는 주파수 비교기를 포함할 수 있다.
본 발명의 일실시예에 따른 위상 차이 감지기는, 2N-1개의 제1인버터들을 포함하고(N은 1이상의 정수), 상기 제1인버터들을 이용해 제1주기파를 생성하고, 상기 제1인버터들 중 하나 이상의 제1인버터는 제1클럭과 제2클럭이 서로 다른 레벨인 구간 동안에 활성화되는 제1링 오실레이터; 2N-1개의 제2인버터들을 포함하고, 상기 제2인버터들을 이용해 제2주기파를 생성하고, 상기 제2인버터들 중 하나 이상의 제2인버터는 상기 제1클럭과 상기 제2클럭이 서로 같은 레벨인 구간 동안에 활성화되는 제2링 오실레이터; 및 상기 제1주기파와 상기 제2주기파의 주파수를 비교해 상기 제1클럭과 상기 제2클럭의 위상 차이 감지 결과를 생성하는 주파수 비교기를 포함할 수 있다.
본 발명의 다른 실시예에 따른 위상 차이 감지기는, 2N-1개의 인버터들을 포함하고(N은 1이상의 정수), 상기 인버터들을 이용해 주기파를 생성하고, 상기 인버터들 중 하나 이상의 인버터는 제1모드에서는 제1클럭과 제2클럭이 서로 다른 레벨인 구간 동안에 활성화되고 제2모드에서는 상기 제1클럭과 상기 제2클럭이 서로 다른 레벨인 구간 동안에 활성화되는 링 오실레이터; 및 상기 제1모드에서 생성된 상기 주기파의 주파수와 상기 제2모드에서 생성된 상기 주기파의 주파수를 비교해 상기 제1클럭과 상기 제2클럭의 위상 차이 감지 결과를 생성하는 주파수 비교기를 포함할 수 있다.
본 발명의 실시예들에 따르면, 클럭의 듀티 싸이클 비를 정확히 감지할 수 있으며, 클럭들 간의 위상 차이를 정확히 감지할 수 있다.
도 1은 다중 위상 클럭들의 일예를 나타낸 도면.
도 2은 본 발명의 일실시예에 따른 듀티 싸이클 감지기(200)의 구성도.
도 3은 제1링 오실레이터(210)와 제2링 오실레이터(220)의 동작을 도시한 도면.
도 4는 도 2의 제1인버터(211_2)와 제2인버터(222_2)의 일실시예 구성도.
도 5는 본 발명의 다른 실시예에 따른 듀티 싸이클 감지기(500)의 구성도.
도 6은 제1클럭(ICK), 제2클럭(QCK) 및 이들을 XOR, XNOR 연산한 신호들을 도시한 도면.
도 7은 본 발명의 일실시예에 따른 위상 차이 감지기(700)의 구성도.
도 8은 도 7의 제1인버터(712_2)와 제2인버터(722_2)의 다른 실시예 구성도.
도 9는 본 발명의 다른 실시예에 따른 위상 차이 감지기(900)의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2은 본 발명의 일실시예에 따른 듀티 싸이클 감지기(200)의 구성도이다.
도 2를 참조하면, 듀티 싸이클 감지기(200)는 제1링 오실레이터(210), 제2링 오실레이터(220) 및 주파수 비교기(230)를 포함할 수 있다.
제1링 오실레이터(210)는 클럭(ICK)의 로우 펄스 폭, 즉 반전 클럭(IBCK)의 하이 펄스 폭, 에 비례하는 주파수(frequency)를 가지는 제1주기파(LCK)를 생성할 수 있다. 제1링 오실레이터(210)는 2N-1개(N은 1 이상의 정수)의 제1인버터들(211_0~211_2), 제1로우 패스 필터(LPF: Low Pass Filter)(212) 및 제1슈미트 트리거(Schmitt trigger) 회로(213)를 포함할 수 있다.
2N-1개의, 즉 홀수개의, 제1인버터들(211_0~211_2)은 링(ring) 형태로 연결되어 제1주기파(LCK)를 생성하기 위해 사용될 수 있다. 제1인버터들(211_0~211_2) 중 제1인버터(211_2)는 클럭(ICK)이 로우 레벨인 구간 동안에 활성화될 수 있다. 제1인버터(211_2)가 클럭(ICK)이 로우 레벨인 구간 동안에 활성화되므로, 클럭(ICK)이 로우 레벨인 구간의 길이가 제1링 오실레이터(210)에서 생성되는 제1주기파(LCK)의 주파수에 영향을 줄 수 있다. 여기서는 제1인버터들(211_0~211_2) 중 제1인버터(211_2)가 클럭(ICK)이 로우 레벨인 구간 동안에 활성화되는 것을 예시했으나, 나머지 제1인버터들(211_0, 211_1)도 클럭(ICK)이 로우 레벨인 구간 동안에 활성화되도록 설계될 수 있다.
제1로우 패스 필터(212)는 제1인버터(211_2)의 출력단에 연결될 수 있다. 제1로우 패스 필터(212)의 필터링 동작에 의해 제1로우 패스 필터(212) 후단의 노드(A)는 천천히 변동될 수 있다. 제1로우 패스 필터(212)는 저항과 캐패시터를 포함할 수 있다.
제1슈미트 트리거 회로(213)는 제1로우 패스 필터(212)의 후단의 노드(A)에 연결될 수 있다. 제1슈미트 트리거 회로(213)는 노드(A)의 전압이 로우에서 하이로 천이할 때는 노드(A)의 전압이 기준값+α보다 높아져야 자신의 출력 신호를 하이로 천이시키고, 노드(A)의 전압이 하이에서 로우로 천이할 때는 기준값-α보다 낮아져야 자신의 출력 신호를 로우로 천이시킬 수 있다. 여기서의 기준값은 제1인버터들(211_0~211_2) 등 일반적인 소자들에서 하이와 로우를 판단하는 기준값을 의미할 수 있다.
제1로우 패스 필터(212)와 제1슈미트 트리거 회로(213)는 클럭(ICK)이 로우 레벨인 구간의 길이가 제1주기파(LCK)의 주파수에 주는 영향을 크게 하기 위해 사용된 것으로, 설계에 따라 제1로우 패스 필터(212)와 제1슈미트 트리거 회로(213)가 제1링 오실레이터(210)에서 생략될 수도 있다.
제2링 오실레이터(220)는 클럭(ICK)의 하이 펄스 폭에 비례하는 주파수를 가지는 제2주기파(HCK)를 생성할 수 있다. 제2링 오실레이터(220)는 2N-1개의 제2인버터들(221_0~221_2), 제2로우 패스 필터(222) 및 제2슈미트 트리거 회로(223)를 포함할 수 있다.
2N-1개의 제2인버터들(221_0~221_2)은 링(ring) 형태로 연결되어 제2주기파(HCK)를 생성하기 위해 사용될 수 있다. 제2인버터들(221_0~221_2) 중 제2인버터(221_2)는 클럭(ICK)이 하이 레벨인 구간 동안에 활성화될 수 있다. 제2인버터(221_2)가 클럭(ICK)이 하이 레벨인 구간 동안에 활성화되므로, 클럭(ICK)이 하이 레벨인 구간의 길이가 제2링 오실레이터(220)에서 생성되는 제2주기파(HCK)의 주파수에 영향을 줄 수 있다. 여기서는 제2인버터들(221_0~221_2) 중 제2인버터(221_2)가 클럭(ICK)이 하이 레벨인 구간 동안에 활성화되는 것을 예시했으나, 나머지 제2인버터들(221_0, 221_1)도 클럭(ICK)이 하이 레벨인 구간 동안에 활성화되도록 설계될 수 있다.
제2로우 패스 필터(222)는 제2인버터(221_2)의 출력단에 연결될 수 있다. 제2로우 패스 필터(222)의 필터링 동작에 의해 제2로우 패스 필터(222) 후단의 노드(B)는 천천히 변동될 수 있다. 제2로우 패스 필터(222)는 저항과 캐패시터를 포함할 수 있다.
제2슈미트 트리거 회로(223)는 제2로우 패스 필터(222)의 후단의 노드(B)에 연결될 수 있다. 제2슈미트 트리거 회로(223)는 노드(B)의 전압이 로우에서 하이로 천이할 때는 노드(B)의 전압이 기준값+α보다 높아져야 자신의 출력 신호를 하이로 천이시키고, 노드(B)의 전압이 하이에서 로우로 천이할 때는 기준값-α보다 낮아져야 자신의 출력 신호를 로우로 천이시킬 수 있다. 여기서의 기준값은 제2인버터들(221_0~221_2) 등 일반적인 소자들에서 하이와 로우를 판단하는 기준값을 의미할 수 있다.
제1링 오실레이터(210)에서 제1로우 패스 필터(212)와 제1슈미트 트리거 회로(213)가 생략된 경우에는 제2링 오실레이터(220)에서도 제2로우 패스 필터(222)와 제2슈미트 트리거 회로(223)가 생략될 수 있다.
주파수 비교기(230)는 제1링 오실레이터(210)에서 생성된 제1주기파(LCK)의 주파수와 제2링 오실레이터(220)에서 생성된 제2주기파(HCK)의 주파수를 비교해 클럭(ICK)의 듀티 싸이클 비를 나타내는 듀티 싸이클 감지 결과(UP/DN)를 생성할 수 있다. 주파수 비교기(230)는 제1주기파(LCK)의 주파수가 제2주기파(HCK)의 주파수보다 높은 경우에는, 즉 클럭(ICK)의 로우 펄스 폭이 하이 펄스 폭보다 긴 경우에는, 듀티 싸이클 감지 결과(UP/DN)를 하이로 생성할 수 있다. 또한, 주파수 비교기(230)는 제1주기파(LCK)이 주파수가 제2주기파(HCK)의 주파수보다 낮은 경우에는, 즉 클럭(ICK)의 하이 펄스 폭이 로우 펄스 폭보다 긴 경우에는, 듀티 싸이클 감지 결과(UP/DN)를 로우로 생성할 수 있다.
주파수 비교기(230)는 제1주파수 감지기(231), 제2주파수 감지기(232), 및 코드 비교기(233)를 포함할 수 있다. 제1주파수 감지기(231)는 제1주기파(LCK)의 주파수를 감지해 이를 나타내는 제1주파수 코드(FREQ_0)를 생성할 수 있다. 제2주파수 감지기(232)는 제2주기파(HCK)의 주파수를 감지해 이를 나타내는 제2주파수 코드(FREQ_1)를 생성할 수 있다. 코드 비교기(233)는 제1주파수 코드(FREQ_0)와 제2주파수 코드(FREQ_1)를 비교해 듀티 싸이클 감지 결과(UP/DN)를 생성할 수 있다. 듀티 싸이클 감지 결과(UP/DN)는 다양한 형태의 듀티 싸이클 보정 회로(미도시)로 전달되어 클럭(ICK)의 듀티 싸이클을 보정하기 위해 사용될 수 있다.
도 3은 제1링 오실레이터(210)와 제2링 오실레이터(220)의 동작을 도시한 도면이다.
도 3을 참조하면, 클럭(ICK)은 하이 펄스 폭과 로우 펄스 폭의 비가 6:4인 것을 확인할 수 있다.
제1링 오실레이터(210)의 제1인버터(211_2)는 클럭(ICK)이 로우인 구간 동안에, 즉 4에 해당하는 구간 동안에, 활성화되어 노드(A)의 전압을 변화시킬 수 있다. 제1인버터(211_2)는 클럭(ICK)이 하이인 구간 동안에, 즉 6에 해당하는 구간 동안에, 비활성화되므로 클럭(ICK)이 하이인 구간 동안에 노드(A)의 전압은 변동되지 않는다.
제2링 오실레이터(22)의 제2인버터(221_2)는 클럭(ICK)이 하이인 구간 동안에, 즉 6에 해당하는 구간 동안에, 활성화되어 노드(B)의 전압을 변화시킬 수 있다. 제2인버터(221_2)는 클럭(ICK)이 로우인 구간 동안에, 즉 4에 해당하는 구간 동안에, 비활성화되므로 클럭(ICK)이 로우인 구간 동안에 노드(B)의 전압은 변동되지 않는다.
즉, 노드(A)의 전압은 4에 해당하는 구간 동안에 변동되고 6에 해당하는 구간 동안에 변동되지 않으며, 노드(B)의 전압은 6에 해당하는 구간 동안에 변동되고 4에 해당하는 구간 동안에 변동된다. 결국, 노드(A)의 전압이 하이에서 로우로 천이하고 다시 로우에서 하이로 천이하는 시간은, 노드(B)의 전압이 하이에서 로우로 천이하고 다시 로우에서 하이로 천이하는 시간보다 길다. 즉, 노드(A)의 전압에 대응하는 제1주기파(LCK)의 1주기가 노드(B)의 전압에 대응하는 제2주기파(HCK)의 1주기보다 길다. 다른 말로 하면, 노드(A)의 전압에 대응하는 제1주기파(LCK)의 주파수가 노드(B)의 전압에 대응하는 제2주기파(HCK)의 주파수보다 낮다.
도 3을 참조하면, 클럭(ICK)의 하이 펄스 폭이 로우 펄스 폭보다 긴 경우에는 제1주기파(LCK)의 주파수가 제2주기파(HCK)의 주파수보다 낮고, 반대로 클럭의 로우 펄스 폭이 하이 펄스 폭보다 긴 경우에는 제1주기파(LCK)의 주파수가 제2주기파(HCK)의 주파수보다 높을 것이라는 것을 알 수 있다.
도 4는 도 2의 제1인버터(211_2)와 제2인버터(221_2)의 일실시예 구성도이다.
제1인버터(211_2)는 전원 전압단(VDD)과 제1인버터(211_2)의 출력 노드(OUT OF 211_2) 사이에 직렬로 연결된 PMOS 트랜지스터들(411, 412), 접지 전압단과 제1인버터(211_2)의 출력 노드(OUT OF 211_2) 사이에 직렬로 연결된 NMOS 트랜지스터들(413, 414)를 포함할 수 있다. PMOS 트랜지스터(411)의 게이트에는 클럭(ICK)이 입력되고, NMOS 트랜지스터(414)의 게이트에는 반전 클럭(IBCK)이 입력될 수 있다. 그리고 PMOS 트랜지스터(412)와 NMOS 트랜지스터(413)의 게이트에는 제1인버터(211_2)의 입력 노드(IN OF 211_2)가 연결될 수 있다. 클럭(ICK)이 로우 레벨인 경우에는 PMOS 트랜지스터(411)와 NMOS 트랜지스터(414)가 턴온되므로, 제1인버터(211_2)가 활성화되어 입력 노드(IN OF 211_2)의 신호를 반전해 출력 노드(OUT OF 211_2)로 출력할 수 있으며, 클럭(ICK)이 하이 레벨인 경우에는 PMOS 트랜지스터(411)와 NMOS 트랜지스터(414)가 오프되므로 제1인버터(211_2)가 비활성화될 수 있다.
제2인버터(221_2)는 전원 전압단(VDD)과 제2인버터(221_2)의 출력 노드(OUT OF 221_2) 사이에 직렬로 연결된 PMOS 트랜지스터들(421, 422), 접지 전압단과 제2인버터(221_2)의 출력 노드(OUT OF 221_2) 사이에 직렬로 연결된 NMOS 트랜지스터들(423, 424)를 포함할 수 있다. PMOS 트랜지스터(421)의 게이트에는 반전 클럭(IBCK)이 입력되고, NMOS 트랜지스터(424)의 게이트에는 클럭(ICK)이 입력될 수 있다. 그리고 PMOS 트랜지스터(422)와 NMOS 트랜지스터(423)의 게이트에는 제2인버터(221_2)의 입력 노드(IN OF 221_2)가 연결될 수 있다. 클럭(ICK)이 하이 레벨인 경우에는 PMOS 트랜지스터(421)와 NMOS 트랜지스터(424)가 턴온되므로, 제2인버터(221_2)가 활성화되어 입력 노드(IN OF 221_2)의 신호를 반전해 출력 노드(OUT OF 221_2)로 출력할 수 있으며, 클럭(ICK)이 로우 레벨인 경우에는 PMOS 트랜지스터(421)와 NMOS 트랜지스터(424)가 오프되므로 제2인버터(221_2)가 비활성화될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 듀티 싸이클 감지기(500)의 구성도이다.
도 5를 참조하면, 듀티 싸이클 감지기(500)는 링 오실레이터(510) 및 주파수 비교기(530)를 포함할 수 있다.
링 오실레이터(510)는 제1모드에서는 클럭(ICK)의 로우 펄스 폭, 즉 반전 클럭(IBCK)의 하이 펄스 폭, 에 비례하는 주파수를 가지는 주기파(LHCK)를 생성하고, 제2모드에서는 클럭(ICK)의 하이 펄스 폭에 비례하는 주파수를 가지는 주기파(LHCK)를 생성할 수 있다. 즉, 링 오실레이터(510)는 제1모드에서는 제1링 오실레이터(210)와 동일하게 동작하고, 제2모드에서는 제2링 오실레이터(220)와 동일하게 동작할 수 있다.
링 오실레이터(510)는 2N-1개의 인버터들(511_0~511_2), 로우 패스 필터(512), 슈미트 트리거 회로(513) 및 선택기(514)를 포함할 수 있다.
2N-1개의 인버터들(511_0~511_2)은 링(ring) 형태로 연결되어 주기파(LHCK)를 생성하기 위해 사용될 수 있다. 인버터들(511_0~511_2) 중 인버터(511_2)는 선택기(514)의 출력 신호가 하이 레벨인 구간 동안에 활성화될 수 있다. 선택기(514)는 제1모드 신호(MODE1)가 활성화된 동안에는 반전 클럭(IBCK)을 선택해 출력하고, 제2모드 신호(MODE2)가 활성화된 동안에는 클럭(ICK)을 선택해 출력할 수 있다. 그러므로 인버터(511_2)는 제1모드에서는 클럭(ICK)이 로우 레벨인 동안에 활성화되고, 제2모드에서는 클럭(ICK)이 하이 레벨인 동안에 활성화될 수 있다. 여기서는 인버터들(511_0~511_2) 중 인버터(511_2)가 선택기(514)의 출력에 응답해 활성화되는 것을 예시했으나, 나머지 인버터들(511_0, 511_1)도 선택기(514)의 출력에 응답해 활성화되도록 설계될 수 있다.
로우 패스 필터(512)는 인버터(511_2)의 출력단에 연결될 수 있다. 로우 패스 필터(512)의 필터링 동작에 의해 로우 패스 필터(512) 후단의 노드(A)는 천천히 변동될 수 있다. 로우 패스 필터(512)는 저항과 캐패시터를 포함할 수 있다.
슈미트 트리거 회로(513)는 로우 패스 필터(512)의 후단의 노드(A)에 연결될 수 있다. 슈미트 트리거 회로(513)는 노드(A)의 전압이 로우에서 하이로 천이할 때는 노드(A)의 전압이 기준값+α보다 높아져야 자신의 출력 신호를 하이로 천이시키고, 노드(A)의 전압이 하이에서 로우로 천이할 때는 기준값-α보다 낮아져야 자신의 출력 신호를 로우로 천이시킬 수 있다. 여기서의 기준값은 인버터들(511_0~511_2) 등 일반적인 소자들에서 하이와 로우를 판단하는 기준값을 의미할 수 있다.
로우 패스 필터(512)와 슈미트 트리거 회로(513)는 선택기(514)의 출력이 주기파(LHCK)의 주파수에 주는 영향을 크게 하기 위해 사용된 것으로, 설계에 따라 로우 패스 필터(512)와 슈미트 트리거 회로(513)가 링 오실레이터(510)에서 생략될 수도 있다.
주파수 비교기(530)는 제1모드에서 생성된 주기파(LHCK)의 주파수와 제2모드에서 생성된 주기파(LHCK)의 주파수를 비교해 클럭의 듀티 싸이클 비를 나타내는 듀티 싸이클 감지 결과(UP/DN)를 생성할 수 있다. 주파수 비교기(530)는 제1모드에서 생성된 주기파(LHCK)의 주파수가 제2모드에서 생성된 주기파(LHCK)의 주파수보다 높은 경우에는, 즉 클럭(ICK)의 로우 펄스 폭이 하이 펄스 폭보다 긴 경우에는, 듀티 싸이클 감지 결과(UP/DN)를 하이로 생성할 수 있다. 또한, 주파수 비교기(530)는 제1모드에서 생성된 주기파(LHCK)이 주파수가 제2모드에서 생성된 주기파(LHCK)의 주파수보다 낮은 경우에는, 즉 클럭(ICK)의 하이 펄스 폭이 로우 펄스 폭보다 긴 경우에는, 듀티 싸이클 감지 결과(UP/DN)를 로우로 생성할 수 있다.
주파수 비교기(530)는 제1주파수 감지기(531), 제2주파수 감지기(532), 및 코드 비교기(533)를 포함할 수 있다. 제1주파수 감지기(531)는 제1모드 신호(MODE1)가 활성화된 제1모드에서 주기파(LHCK)의 주파수를 감지해 제1주파수 코드(FREQ_0)를 생성할 수 있다. 제2주파수 감지기(532)는 제2모드 신호(MODE2)가 활성화된 제2모드에서 주기파(LHCK)의 주파수를 감지해 제2주파수 코드(FREQ_1)를 생성할 수 있다. 코드 비교기(533)는 제1주파수 코드(FREQ_0)와 제2주파수 코드(FREQ_1)를 비교해 듀티 싸이클 감지 결과(UP/DN)를 생성할 수 있다. 듀티 싸이클 감지 결과(UP/DN)는 다양한 형태의 듀티 싸이클 보정 회로(미도시)로 전달되어 클럭(ICK)의 듀티 싸이클을 보정하기 위해 사용될 수 있다.
도 6은 제1클럭(ICK), 제2클럭(QCK) 및 이들을 XOR, XNOR 연산한 신호들을 도시한 도면이다.
제1클럭(ICK)과 제2클럭(QCK)은 서로 90°의 위상 차이를 가져야 하는 클럭들인데, 제1클럭(ICK)과 제2클럭(QCK)을 XOR 연산한 신호(XOR)와 XNOR 연산한 신호(XNOR)의 하이 펄스 폭을 비교하는 것에 의해 제1클럭(ICK)과 제2클럭(QCK)의 위상 차이가 90°보다 큰지 작은지를 알 수 있다.
제1클럭(ICK)과 제2클럭(QCK)의 위상 차이가 90°보다 작은 경우에는 도 6과 같이 신호(XOR)의 하이 펄스 폭보다 신호(XNOR)의 하이 펄스 폭이 더 길다. 반면에 제1클럭(ICK)과 제2클럭(QCK)의 위상 차이가 90°보다 큰 경우에는 도 6과 다르게 신호(XNOR)의 하이 펄스 폭이 신호(XOR)의 하이 펄스 폭보다 더 길 수 있다. 이러한 원리를 도 2의 듀티 감지 회로(200)에 응용하면 제1클럭(ICK)과 제2클럭(QCK)의 위상 차이가 90°보다 큰지 작은지를 감지하는 위상 차이 감지기를 설계할 수 있다.
도 7은 본 발명의 일실시예에 따른 위상 차이 감지기(700)의 구성도이다. 위상 차이 감지기(700)는 제1클럭(ICK)과 제2클럭(QCK)의 위상 차이가 90°보다 큰지 90°보다 작은지를 감지할 수 있다.
도 7을 참조하면, 위상 차이 감지기(700)는 제1링 오실레이터(710), 제2링 오실레이터(720) 및 주파수 비교기(730)를 포함할 수 있다.
제1링 오실레이터(710)는 제1클럭(ICK)과 제2클럭(QCK)이 서로 다른 레벨인 구간의 길이에 비례하는 주파수를 가지는 제1주기파(LCK)를 생성할 수 있다. 제1링 오실레이터(710)는 2N-1개의 제1인버터들(711_0~711_2), 제1로우 패스 필터(712), 제1슈미트 트리거 회로(713) 및 XOR게이트(714)를 포함할 수 있다.
2N-1개의 제1인버터들(711_0~711_2)은 링(ring) 형태로 연결되어 제1주기파(LCK)를 생성하기 위해 사용될 수 있다. 제1인버터들(711_0~711_2) 중 제1인버터(711_2)는 XOR 게이트(714)의 출력이 하이 레벨인 동안에 활성화될 수 있다. XOR 게이트(714)의 출력은 제1클럭(ICK)과 제2클럭(QCK)이 서로 다른 레벨인 동안에 하이 레벨을 가지므로, 결국 제1클럭(ICK)과 제2클럭(QCK)이 서로 다른 레벨인 구간의 길이가 제1링 오실레이터(710)에서 생성되는 제1주기파(LCK)의 주파수에 영향을 줄 수 있다. 여기서는 제1인버터들(711_0~711_2) 중 제1인버터(711_2)가 XOR 게이트(714)의 출력에 응답해 활성화되는 것을 예시했으나, 나머지 제1인버터들(711_0, 711_1)도 XOR 게이트(714)의 출력에 응답해 활성화될 수 있다. 제1인버터(711_2)는 도 4의 제1인버터(211_2)와 같이 구성될 수 있다.
제1로우 패스 필터(712)는 제1인버터(711_2)의 출력단에 연결될 수 있다. 제1로우 패스 필터(712)의 필터링 동작에 의해 제1로우 패스 필터(712) 후단의 노드(A)는 천천히 변동될 수 있다. 제1로우 패스 필터(712)는 저항과 캐패시터를 포함할 수 있다.
제1슈미트 트리거 회로(713)는 제1로우 패스 필터(712)의 후단의 노드(A)에 연결될 수 있다. 제1슈미트 트리거 회로(713)는 노드(A)의 전압이 로우에서 하이로 천이할 때는 노드(A)의 전압이 기준값+α보다 높아져야 자신의 출력 신호를 하이로 천이시키고, 노드(A)의 전압이 하이에서 로우로 천이할 때는 기준값-α보다 낮아져야 자신의 출력 신호를 로우로 천이시킬 수 있다. 여기서의 기준값은 제1인버터들(711_0~711_2) 등 일반적인 소자들에서 하이와 로우를 판단하는 기준값을 의미할 수 있다.
제1로우 패스 필터(712)와 제1슈미트 트리거 회로(713)는 XOR 게이트(714)의 출력이 하이 레벨인 구간의 길이가 제1주기파(LCK)의 주파수에 주는 영향을 크게 하기 위해 사용된 것으로, 설계에 따라 제1로우 패스 필터(712)와 제1슈미트 트리거 회로(713)가 제1링 오실레이터(710)에서 생략될 수도 있다.
제2링 오실레이터(720)는 제1클럭(ICK)과 제2클럭(QCK)이 서로 동일한 레벨인 구간의 길이에 비례하는 주파수를 가지는 제2주기파(HCK)를 생성할 수 있다. 제2링 오실레이터(720)는 2N-1개의 제2인버터들(721_0~721_2), 제2로우 패스 필터(722), 제2슈미트 트리거 회로(723) 및 XNOR게이트(724)를 포함할 수 있다.
2N-1개의 제2인버터들(721_0~721_2)은 링(ring) 형태로 연결되어 제2주기파(HCK)를 생성하기 위해 사용될 수 있다. 제2인버터들(721_0~721_2) 중 제2인버터(721_2)는 XNOR 게이트(724)의 출력이 하이 레벨인 동안에 활성화될 수 있다. XNOR 게이트(714)의 출력은 제1클럭(ICK)과 제2클럭(QCK)이 서로 동일한 레벨인 동안에 하이 레벨을 가지므로, 결국 제1클럭(ICK)과 제2클럭(QCK)이 서로 동일한 레벨인 구간의 길이가 제2링 오실레이터(720)에서 생성되는 제2주기파(HCK)의 주파수에 영향을 줄 수 있다. 여기서는 제2인버터들(721_0~721_2) 중 제2인버터(721_2)가 XNOR 게이트(724)의 출력에 응답해 활성화되는 것을 예시했으나, 나머지 제2인버터들(721_0, 721_1)도 XNOR 게이트(724)의 출력에 응답해 활성화될 수 있다. 제2인버터(721_2)는 도 4의 제2인버터(221_2)와 같이 구성될 수 있다.
제2로우 패스 필터(722)는 제2인버터(721_2)의 출력단에 연결될 수 있다. 제2로우 패스 필터(722)의 필터링 동작에 의해 제2로우 패스 필터(722) 후단의 노드(B)는 천천히 변동될 수 있다. 제2로우 패스 필터(722)는 저항과 캐패시터를 포함할 수 있다.
제2슈미트 트리거 회로(723)는 제2로우 패스 필터(722)의 후단의 노드(B)에 연결될 수 있다. 제2슈미트 트리거 회로(723)는 노드(B)의 전압이 로우에서 하이로 천이할 때는 노드(B)의 전압이 기준값+α보다 높아져야 자신의 출력 신호를 하이로 천이시키고, 노드(B)의 전압이 하이에서 로우로 천이할 때는 기준값-α보다 낮아져야 자신의 출력 신호를 로우로 천이시킬 수 있다. 여기서의 기준값은 제2인버터들(721_0~721_2) 등 일반적인 소자들에서 하이와 로우를 판단하는 기준값을 의미할 수 있다.
제1링 오실레이터(710)에서 제1로우 패스 필터(712)와 제1슈미트 트리거 회로(713)가 생략된 경우에는 제2링 오실레이터(720)에서도 제2로우 패스 필터(722)와 제2슈미트 트리거 회로(7823)가 생략될 수 있다.
주파수 비교기(730)는 제1링 오실레이터(710)에서 생성된 제1주기파(LCK)의 주파수와 제2링 오실레이터(720)에서 생성된 제2주기파(HCK)의 주파수를 비교해 제1클럭(ICK)과 제2클럭(QCK)의 위상 차이가 90°보다 큰지 90°보다 작은지를 나타내는 위상 차이 감지 결과(UP/DN)를 생성할 수 있다. 주파수 비교기(730)는 제1주기파(LCK)의 주파수가 제2주기파(HCK)의 주파수보다 높은 경우에는, 즉 제1클럭(ICK)과 제2클럭(QCK)의 위상 차이가 90°보다 큰 경우에는, 위상 차이 감지 결과(UP/DN)를 하이로 생성할 수 있다. 또한, 주파수 비교기(730)는 제1주기파(LCK)이 주파수가 제2주기파(HCK)의 주파수보다 낮은 경우에는, 즉 제1클럭(ICK)과 제2클럭(QCK)의 위상 차이가 90°보다 작은 경우에는, 위상 차이 감지 결과(UP/DN)를 로우로 생성할 수 있다.
주파수 비교기(730)는 제1주파수 감지기(731), 제2주파수 감지기(732), 및 코드 비교기(733)를 포함할 수 있다. 제1주파수 감지기(731)는 제1주기파(LCK)의 주파수를 감지해 이를 나타내는 제1주파수 코드(FREQ_0)를 생성할 수 있다. 제2주파수 감지기(732)는 제2주기파(HCK)의 주파수를 감지해 이를 나타내는 제2주파수 코드(FREQ_1)를 생성할 수 있다. 코드 비교기(733)는 제1주파수 코드(FREQ_0)와 제2주파수 코드(FREQ_1)를 비교해 위상 차이 감지 결과(UP/DN)를 생성할 수 있다. 위상 차이 감지 결과(UP/DN)는 위상 차이 보정 회로(미도시)로 전달되어 제1클럭(ICK)과 제2클럭(QCK)의 상대적인 위상 차이(지연값)을 보정하기 위해 사용될 수 있다.
도 8은 도 7의 제1인버터(711_2)와 제2인버터(721_2)의 다른 실시예 구성도이다. 도 8에 도시된 제1인버터(810)는 도 7의 XOR 게이트(714)와 제1인버터(711_2)를 합한 역할을 수행하므로 별도의 XOR 게이트(714)를 필요로 하지 않으며, 도 8에 도시된 제2인버터(820)는 도 7의 XNOR 게이트(724)와 제2인버터(721_2)를 합한 역할을 수행하므로 별도의 XNOR 데이트(724)를 필요로 하지 않는다.
도 8을 참조하면, 제1인버터(810)는 전원 전압단(VDD)과 제1인버터의 출력 노드(OUT OF 810) 사이에 직렬로 연결된 제1 내지 제3PMOS 트랜지스터(811~813) 및 접지 전압단과 제1인버터의 출력 노드(OUT OF 810) 사이에 직렬로 연결된 제1 내지 제3NMOS 트랜지스터(814~816)를 포함할 수 있다. 제1PMOS 트랜지스터(811)는 제2클럭의 반전 클럭(QBCK)에 응답해 온/오프되고, 제2PMOS 트랜지스터(812)는 제1클럭(ICK)에 응답해 온/오프되고, 제3PMOS 트랜지스터(813)는 제1인버터의 입력 신호(IN OF 810)에 응답해 온/오프될 수 있다. 제1NMOS 트랜지스터(814)는 제2클럭의 반전 클럭(QBCK)에 응답해 온/오프되고, 제2NMOS 트랜지스터(815)는 제1클럭(ICK)에 응답해 온/오프되고, 제3NMOS 트랜지스터(816)는 제1인버터의 입력 신호(IN OF 810)에 응답해 온/오프될 수 있다. 그 동작을 보면, 제1클럭(ICK)과 제2클럭(QCK)이 (하이, 로우)로 서로 다른 레벨을 가지는 동안에는 제1NMOS 트랜지스터(814)와 제2NMOS 트랜지스터(815)가 턴온되어 제1인버터(810)의 풀다운 구동이 활성화되고, 제1클럭(ICK)과 제2클럭(QCK)이 (로우, 하이)로 서로 다른 레벨을 가지는 동안에는 제1PMOS 트랜지스터(811)와 제2PMOS 트랜지스터(812)가 턴온되어 제1인버터(810)의 풀업 구동이 활성화될 수 있다. 결국, 제1인버터(810)는 제1클럭(ICK)과 제2클럭(QCK)이 서로 다른 구간에서 활성화될 수 있다.
제2인버터(820)는 전원 전압단(VDD)과 제2인버터의 출력 노드(OUT OF 820) 사이에 직렬로 연결된 제4 내지 제6PMOS 트랜지스터(821~823) 및 접지 전압단과 제2인버터의 출력 노드(OUT OF 820) 사이에 직렬로 연결된 제4 내지 제6NMOS 트랜지스터(824~826)를 포함할 수 있다. 제4PMOS 트랜지스터(821)는 제1클럭(ICK)에 응답해 온/오프되고, 제5PMOS 트랜지스터(822)는 제2클럭(QCK)에 응답해 온/오프되고, 제6PMOS 트랜지스터(823)는 제2인버터의 입력 신호(IN OF 820)에 응답해 온/오프될 수 있다. 제4NMOS 트랜지스터(824)는 제1클럭(ICK)에 응답해 온/오프되고, 제5NMOS 트랜지스터(825)는 제2클럭(QCK)에 응답해 온/오프되고, 제6NMOS 트랜지스터(826)는 제2인버터의 입력 신호(IN OF 820)에 응답해 온/오프될 수 있다. 그 동작을 보면, 제1클럭(ICK)과 제2클럭(QCK)이 (하이, 하이)로 서로 동일한 레벨을 가지는 동안에는 제4NMOS 트랜지스터(824)와 제5NMOS 트랜지스터(825)가 턴온되어 제2인버터(820)의 풀다운 구동이 활성화되고, 제1클럭(ICK)과 제2클럭(QCK)이 (로우, 로우)로 서로 다른 레벨을 가지는 동안에는 제4PMOS 트랜지스터(821)와 제5PMOS 트랜지스터(822)가 턴온되어 제2인버터(820)의 풀업 구동이 활성화될 수 있다. 결국, 제2인버터(820)는 제1클럭(ICK)과 제2클럭(QCK)이 서로 동일한 구간에서 활성화될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 위상 차이 감지기(900)의 구성도이다.
도 9를 참조하면, 위상 차이 감지기(900)는 링 오실레이터(910) 및 주파수 비교기(930)를 포함할 수 있다.
링 오실레이터(910)는 제1모드에서는 제1클럭(ICK)과 제2클럭(QCK)이 서로 다른 레벨인 구간의 길이에 비례하는 주파수를 가지는 주기파(LHCK)를 생성하고, 제2모드에서는 제1클럭(ICK)과 제2클럭(QCK)이 서로 동일한 레벨인 구간의 길이에 비례하는 주파수를 가지는 주기파(LHCK)를 생성할 수 있다. 즉, 링 오실레이터(910)는 제1모드에서는 제1링 오실레이터(710)와 동일하게 동작하고, 제2모드에서는 제2링 오실레이터(720)와 동일하게 동작할 수 있다.
링 오실레이터(910)는 2N-1개의 인버터들(911_0~911_2), 로우 패스 필터(912), 슈미트 트리거 회로(913), 선택기(914), XOR 게이트(915) 및 XNOR 게이트(916)를 포함할 수 있다.
2N-1개의 인버터들(911_0~911_2)은 링(ring) 형태로 연결되어 주기파(LHCK)를 생성하기 위해 사용될 수 있다. 인버터들(911_0~911_2) 중 인버터(911_2)는 선택기(914)의 출력 신호가 하이 레벨인 구간 동안에 활성화될 수 있다. 선택기(914)는 제1모드 신호(MODE1)가 활성화된 동안에는 제1클럭(ICK)과 제2클럭(QCK)을 입력으로 하는 XOR 게이트(915)의 출력을 선택해 출력하고, 제2모드 신호(MODE2)가 활성화된 동안에는 제1클럭(ICK)과 제2클럭(QCK)을 입력으로 하는 XNOR 게이트(916)의 출력을 선택해 출력할 수 있다. 그러므로 인버터(911_2)는 제1모드에서는 제1클럭(ICK)과 제2클럭(QCK)이 서로 다른 레벨인 동안에 활성화되고, 제2모드에서는 제1클럭(ICK)과 제2클럭(QCK)이 서로 동일한 레벨인 동안에 활성화될 수 있다. 여기서는 인버터들(911_0~911_2) 중 인버터(911_2)가 선택기(914)의 출력에 응답해 활성화되는 것을 예시했으나, 나머지 인버터들(911_0, 911_1)도 선택기(914)의 출력에 응답해 활성화되도록 설계될 수 있다.
로우 패스 필터(912)는 인버터(911_2)의 출력단에 연결될 수 있다. 로우 패스 필터(912)의 필터링 동작에 의해 로우 패스 필터(912) 후단의 노드(A)는 천천히 변동될 수 있다. 로우 패스 필터(912)는 저항과 캐패시터를 포함할 수 있다.
슈미트 트리거 회로(913)는 로우 패스 필터(912)의 후단의 노드(A)에 연결될 수 있다. 슈미트 트리거 회로(913)는 노드(A)의 전압이 로우에서 하이로 천이할 때는 노드(A)의 전압이 기준값+α보다 높아져야 자신의 출력 신호를 하이로 천이시키고, 노드(A)의 전압이 하이에서 로우로 천이할 때는 기준값-α보다 낮아져야 자신의 출력 신호를 로우로 천이시킬 수 있다. 여기서의 기준값은 인버터들(911_0~911_2) 등 일반적인 소자들에서 하이와 로우를 판단하는 기준값을 의미할 수 있다.
로우 패스 필터(912)와 슈미트 트리거 회로(913)는 선택기(914)의 출력이 주기파(LHCK)의 주파수에 주는 영향을 크게 하기 위해 사용된 것으로, 설계에 따라 로우 패스 필터(912)와 슈미트 트리거 회로(913)가 링 오실레이터(910)에서 생략될 수도 있다.
주파수 비교기(930)는 제1모드에서 생성된 주기파(LHCK)의 주파수와 제2모드에서 생성된 주기파(LHCK)의 주파수를 비교해 제1클럭(ICK)과 제2클럭(QCK)의 위상 차이가 90°보다 큰지 작은지를 나타내는 위상 차이 감지 결과(UP/DN)를 생성할 수 있다. 주파수 비교기(930)는 제1모드에서 생성된 주기파(LHCK)의 주파수가 제2모드에서 생성된 주기파(LHCK)의 주파수보다 높은 경우에는, 즉 제1클럭(ICK)과 제2클럭(QCK)의 위상 차이가 90°보다 큰 경우에는, 위상 차이 감지 결과(UP/DN)를 하이로 생성할 수 있다. 또한, 주파수 비교기(930)는 제1모드에서 생성된 주기파(LHCK)이 주파수가 제2모드에서 생성된 주기파(LHCK)의 주파수보다 낮은 경우에는, 즉 제1클럭(ICK)과 제2클럭(QCK)의 위상 차이가 90°보다 작은 경우에는, 듀티 싸이클 감지 결과(UP/DN)를 로우로 생성할 수 있다.
주파수 비교기(930)는 제1주파수 감지기(931), 제2주파수 감지기(932), 및 코드 비교기(933)를 포함할 수 있다. 제1주파수 감지기(931)는 제1모드 신호(MODE1)가 활성화된 제1모드에서 주기파(LHCK)의 주파수를 감지해 제1주파수 코드(FREQ_0)를 생성할 수 있다. 제2주파수 감지기(932)는 제2모드 신호(MODE2)가 활성화된 제2모드에서 주기파(LHCK)의 주파수를 감지해 제2주파수 코드(FREQ_1)를 생성할 수 있다. 코드 비교기(933)는 제1주파수 코드(FREQ_0)와 제2주파수 코드(FREQ_1)를 비교해 위상 차이 감지 결과(UP/DN)를 생성할 수 있다.
위상 차이 감지 결과(UP/DN)는 위상 차이 보정 회로(미도시)로 전달되어 제1클럭(ICK)과 제2클럭(QCK)의 상대적인 위상 차이(지연값)을 보정하기 위해 사용될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
200: 듀티 싸이클 감지기 210: 제1링 오실레이터
220: 제2링 오실레이터 230: 주파수 비교기

Claims (15)

  1. 2N-1개의 제1인버터들을 포함하고(N은 1이상의 정수), 상기 제1인버터들을 이용해 제1주기파를 생성하고, 상기 제1인버터들 중 하나 이상의 제1인버터는 클럭이 로우 레벨인 구간 동안에 활성화되는 제1링 오실레이터;
    2N-1개의 제2인버터들을 포함하고, 상기 제2인버터들을 이용해 제2주기파를 생성하고, 상기 제2인버터들 중 하나 이상의 제2인버터는 상기 클럭이 하이 레벨인 구간 동안에 활성화되는 제2링 오실레이터; 및
    상기 제1주기파와 상기 제2주기파의 주파수를 비교해 상기 클럭의 듀티 싸이클 감지 결과를 생성하는 주파수 비교기
    를 포함하는 듀티 싸이클 감지기.
  2. 제 1항에 있어서,
    상기 제1링 오실레이터는 상기 클럭이 로우 레벨인 구간 동안에 활성화되는 제1인버터의 후단에 연결되는 제1로우 패스 필터를 더 포함하고,
    상기 제2링 오실레이터는 상기 클럭이 하이 레벨인 구간 동안에 활성화되는 제2인버터 후단에 연결되는 제2로우 패스 필터를 더 포함하는
    듀티 싸이클 감지기.
  3. 제 2항에 있어서,
    상기 제1링 오실레이터는 상기 제1로우 패스 필터의 후단에 연결되는 제1슈미트 트리거 회로를 더 포함하고,
    상기 제2링 오실레이터는 상기 제2로우 패스 필터의 후단에 연결되는 제2슈미트 트리거 회로를 더 포함하는
    듀티 싸이클 감지기.
  4. 2N-1개의 인버터들을 포함하고(N은 1이상의 정수), 상기 인버터들을 이용해 주기파를 생성하고, 상기 인버터들 중 하나 이상의 인버터는 제1모드에서는 클럭이 로우 레벨인 구간 동안에 활성화되고 제2모드에서는 상기 클럭이 하이 레벨인 구간 동안에 활성화되는 링 오실레이터; 및
    상기 제1모드에서 생성된 상기 주기파의 주파수와 상기 제2모드에서 생성된 상기 주기파의 주파수를 비교해 상기 클럭의 듀티 싸이클 감지 결과를 생성하는 주파수 비교기
    를 포함하는 듀티 싸이클 감지기.
  5. 제 4항에 있어서,
    상기 링 오실레이터는 상기 제1모드에서는 상기 클럭이 로우 레벨인 구간 동안에 활성화되고 제2모드에서는 상기 클럭이 하이 레벨인 구간 동안에 활성화되는 상기 인버터의 후단에 연결되는 로우 패스 필터를 더 포함하는
    듀티 싸이클 감지기.
  6. 제 5항에 있어서,
    상기 링 오실레이터는 상기 로우 패스 필터의 후단에 연결되는 슈미트 트리거 회로를 더 포함하는
    듀티 싸이클 감지기.
  7. 2N-1개의 제1인버터들을 포함하고(N은 1이상의 정수), 상기 제1인버터들을 이용해 제1주기파를 생성하고, 상기 제1인버터들 중 하나 이상의 제1인버터는 제1클럭과 제2클럭이 서로 다른 레벨인 구간 동안에 활성화되는 제1링 오실레이터;
    2N-1개의 제2인버터들을 포함하고, 상기 제2인버터들을 이용해 제2주기파를 생성하고, 상기 제2인버터들 중 하나 이상의 제2인버터는 상기 제1클럭과 상기 제2클럭이 서로 같은 레벨인 구간 동안에 활성화되는 제2링 오실레이터; 및
    상기 제1주기파와 상기 제2주기파의 주파수를 비교해 상기 제1클럭과 상기 제2클럭의 위상 차이 감지 결과를 생성하는 주파수 비교기
    를 포함하는 위상 차이 감지기.
  8. 제 7항에 있어서,
    상기 제1링 오실레이터는 상기 제1클럭과 상기 제2클럭이 서로 다른 레벨인 구간 동안에 활성화되는 제1인버터의 후단에 연결되는 제1로우 패스 필터를 더 포함하고,
    상기 제2링 오실레이터는 상기 제1클럭과 상기 제2클럭이 서로 같은 레벨인 구간 동안에 활성화되는 제2인버터의 후단에 연결되는 제2로우 패스 필터를 더 포함하는
    위상 차이 감지기.
  9. 제 8항에 있어서,
    상기 제1링 오실레이터는 상기 제1로우 패스 필터의 후단에 연결되는 제1슈미트 트리거 회로를 더 포함하고,
    상기 제2링 오실레이터는 상기 제2로우 패스 필터의 후단에 연결되는 제2슈미트 트리거 회로를 더 포함하는
    위상 차이 감지기.
  10. 제 7항에 있어서,
    상기 제1링 오실레이터는 상기 제1클럭과 상기 제2클럭을 입력으로 하는 XOR 게이트를 더 포함하고, 상기 제1클럭과 상기 제2클럭이 서로 다른 레벨인 구간 동안에 활성화되는 제1인버터는 상기 XOR 게이트의 출력 신호에 응답해 활성화되고,
    상기 제2링 오실레이터는 상기 제1클럭과 상기 제2클럭을 입력으로 하는 XNOR 게이트를 더 포함하고, 상기 제1클럭과 상기 제2클럭이 서로 같은 레벨인 구간 동안에 활성화되는 제2인버터는 상기 XNOR 게이트의 출력 신호에 응답해 활성화되는
    위상 차이 감지기.
  11. 제 7항에 있어서,
    상기 제1클럭과 상기 제2클럭이 서로 다른 레벨인 구간 동안에 활성화되는 제1인버터는
    전원 전압단과 제1노드 사이에 직렬로 연결된 제1 내지 제3PMOS 트랜지스터; 및
    접지 전압단과 상기 제1노드 사이에 직렬로 연결된 제1 내지 제3NMOS 트랜지스터를 포함하고,
    상기 제1PMOS 트랜지스터는 상기 제2클럭의 반전 클럭에 응답해 온/오프되고, 상기 제2PMOS 트랜지스터는 상기 제1클럭에 응답해 온/오프되고, 상기 제3PMOS 트랜지스터는 상기 제1인버터의 입력 신호에 응답해 온/오프되고,
    상기 제1NMOS 트랜지스터는 상기 제2클럭의 반전 클럭에 응답해 온/오프되고, 상기 제2NMOS 트랜지스터는 상기 제1클럭에 응답해 온/오프되고, 상기 제3NMOS 트랜지스터는 상기 제1인버터의 입력 신호에 응답해 온/오프되는
    위상 차이 감지기.
  12. 제 11항에 있어서,
    상기 제1클럭과 상기 제2클럭이 서로 동일한 레벨인 구간 동안에 활성화되는 제2인버터는
    전원 전압단과 제2노드 사이에 직렬로 연결된 제4 내지 제6PMOS 트랜지스터; 및
    접지 전압단과 상기 제2노드 사이에 직렬로 연결된 제4 내지 제6NMOS 트랜지스터를 포함하고,
    상기 제4PMOS 트랜지스터는 상기 제1클럭에 응답해 온/오프되고, 상기 제5PMOS 트랜지스터는 상기 제2클럭에 응답해 온/오프되고, 상기 제6PMOS 트랜지스터는 상기 제2인버터의 입력 신호에 응답해 온/오프되고,
    상기 제4NMOS 트랜지스터는 상기 제1클럭에 응답해 온/오프되고, 상기 제5NMOS 트랜지스터는 상기 제2클럭에 응답해 온/오프되고, 상기 제6NMOS 트랜지스터는 상기 제2인버터의 입력 신호에 응답해 온/오프되는
    위상 차이 감지기.
  13. 2N-1개의 인버터들을 포함하고(N은 1이상의 정수), 상기 인버터들을 이용해 주기파를 생성하고, 상기 인버터들 중 하나 이상의 인버터는 제1모드에서는 제1클럭과 제2클럭이 서로 다른 레벨인 구간 동안에 활성화되고 제2모드에서는 상기 제1클럭과 상기 제2클럭이 동일한 레벨인 구간 동안에 활성화되는 링 오실레이터; 및
    상기 제1모드에서 생성된 상기 주기파의 주파수와 상기 제2모드에서 생성된 상기 주기파의 주파수를 비교해 상기 제1클럭과 상기 제2클럭의 위상 차이 감지 결과를 생성하는 주파수 비교기
    를 포함하는 위상 차이 감지기.
  14. 제 13항에 있어서,
    상기 링 오실레이터는 제1모드에서는 제1클럭과 제2클럭이 서로 다른 레벨인 구간 동안에 활성화되고 제2모드에서는 상기 제1클럭과 상기 제2클럭이 동일한 레벨인 구간 동안에 활성화되는 인버터의 후단에 연결되는 로우 패스 필터를 더 포함하는
    위상 차이 감지기.
  15. 제 14항에 있어서,
    상기 링 오실레이터는 상기 로우 패스 필터의 후단에 연결되는 슈미트 트리거 회로를 더 포함하는
    위상 차이 감지기.
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