KR102661933B1 - 클락 모니터링 회로, 및 이를 포함하는 집적 회로 및 이를 포함하는 반도체 장치 - Google Patents
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- 238000012544 monitoring process Methods 0.000 title claims abstract description 146
- 238000001514 detection method Methods 0.000 claims description 88
- 239000003990 capacitor Substances 0.000 description 70
- 238000010586 diagram Methods 0.000 description 23
- 102100030891 Actin-associated protein FAM107A Human genes 0.000 description 15
- 101001063917 Homo sapiens Actin-associated protein FAM107A Proteins 0.000 description 15
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 14
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 14
- 230000007423 decrease Effects 0.000 description 10
- 101150016871 LTI6B gene Proteins 0.000 description 8
- 101100370098 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) TOR2 gene Proteins 0.000 description 8
- 101100120609 Caenorhabditis elegans frh-1 gene Proteins 0.000 description 6
- 101150023991 FMNL1 gene Proteins 0.000 description 6
- 101150005226 FRL1 gene Proteins 0.000 description 6
- 102100028930 Formin-like protein 1 Human genes 0.000 description 6
- 239000008186 active pharmaceutical agent Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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Abstract
본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로 및 이를 포함하는 집적 회로가 개시된다. 클락 모니터링 회로는, 제1 상한 전압 및 제1 하한 전압을 이용하여 클락 신호의 듀티비의 변화를 검출하는 제1 듀티비 검출기, 제2 상한 전압 및 제2 하한 전압을 이용하여 모니터링 클락 신호의 듀티비의 변화를 검출하는 제2 듀티비 검출기, 및 제2 상한 전압 및 하한 전압을 이용하여 클락 신호의 주파수 변화를 검출하는 제1 주파수 검출기를 포함하고, 제1 상한 전압은 클락 신호의 듀티비에 대응하는 전압으로부터 제1 상한 레벨만큼 높은 레벨을 갖고, 제1 하한 전압은 클락 신호의 듀티비에 대응하는 전압으로부터 제1 하한 레벨만큼 낮은 레벨을 갖고, 제2 상한 전압은 모니터링 클락 신호의 듀티비에 대응하는 전압으로부터 제2 상한 레벨만큼 높은 레벨을 갖고, 제2 하한 전압은 모니터링 클락 신호의 듀티비에 대응하는 전압으로부터 제2 하한 레벨만큼 낮은 레벨을 갖는다.
Description
본 개시의 기술적 사상은 클락 모니터링 회로에 관한 것으로, 더욱 상세하게는, 클락 모니터링 회로, 및 이를 포함하는 집적 회로에 관한 것이다.
전자 회로 및 전자 기기는 외부에서 수신된 입력 전압을 변환하여 전원 전압을 공급하는 전력 관리 집적 회로를 포함한다. 전력 관리 집적 회로는 입력 전압을 수신하여 입력 전압으로부터 내부 동작에 적합한 다양한 전원 전압을 제공한다.
전력 관리 집적 회로를 포함한 다양한 반도체 장치들은 스위칭 동작을 위하여 클락 신호를 이용한다. 클락 신호에 기반하여 동작하는 다양한 반도체 장치들은 클락 신호가 일정한 주파수를 유지하고 일정한 듀비티(duty ratio)를 유지하도록 제어되는 것이 요구될 수 있다.
본 개시의 기술적 사상이 이루고자 하는 기술적 과제는 클락 신호의 듀티비의 변화를 검출하고, 주파수를 검출함으로써 클락 신호의 비정상 상태를 검출할 수 있는 클락 모니터링 회로, 및 이를 포함하는 집적 회로를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 클락 모니터링 회로는, 제1 상한 전압 및 제1 하한 전압을 이용하여 클락 신호의 듀티비의 변화를 검출하는 제1 듀티비 검출기, 제2 상한 전압 및 제2 하한 전압을 이용하여 모니터링 클락 신호의 듀티비의 변화를 검출하는 제2 듀티비 검출기, 및 제2 상한 전압 및 하한 전압을 이용하여 클락 신호의 주파수 변화를 검출하는 제1 주파수 검출기를 포함하고, 제1 상한 전압은 클락 신호의 듀티비에 대응하는 전압으로부터 제1 상한 레벨만큼 높은 레벨을 갖고, 제1 하한 전압은 클락 신호의 듀티비에 대응하는 전압으로부터 제1 하한 레벨만큼 낮은 레벨을 갖고, 제2 상한 전압은 모니터링 클락 신호의 듀티비에 대응하는 전압으로부터 제2 상한 레벨만큼 높은 레벨을 갖고, 제2 하한 전압은 모니터링 클락 신호의 듀티비에 대응하는 전압으로부터 제2 하한 레벨만큼 낮은 레벨을 가질 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 클락 신호의 특성을 모니터링하는 클락 모니터링 회로를 포함하는 집적 회로에 있어서, 클락 모니터링 회로는 제1 상한 전압 및 제1 하한 전압을 이용하여 제1 클락 신호의 듀티비의 변화에 따른 제1 듀티 검출 신호를 출력하는 제1 듀티비 검출기, 제2 상한 전압 및 제2 하한 전압을 이용하여 모니터링 클락 신호의 듀티비의 변화에 따른 제2 듀티 검출 신호를 출력하는 제2 듀티비 검출기, 및 제2 상한 전압 및 제2 하한 전압을 이용하여 제1 클락 신호의 주파수 변화에 따른 제1 주파수 검출 신호를 출력하는 제1 주파수 검출기를 포함하고, 제1 상한 전압은 제1 클락 신호의 듀티비에 대응하는 전압으로부터 제1 상한 레벨만큼 높은 레벨을 갖고, 제1 하한 전압은 제1 클락 신호의 듀티비에 대응하는 전압으로부터 제1 하한 레벨만큼 낮은 레벨을 갖고, 제2 상한 전압은 모니터링 클락 신호의 듀티비에 대응하는 전압으로부터 제2 상한 레벨만큼 높은 레벨을 갖고, 제2 하한 전압은 상기 모니터링 클락 신호의 듀티비에 대응하는 전압으로부터 제2 하한 레벨만큼 낮은 레벨을 가질 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 집적 회로는, 클락 신호를 생성하는 클락 생성기, 및 클락 신호의 듀티비 및 주파수를 모니터링하는 클락 모니터링 회로를 포함하고, 클락 모니터링 회로는 클락 신호의 듀티비 변화를 검출하는 제1 듀티비 검출기, 모니터링 클락 신호의 듀티비 변화를 검출하는 제2 듀티비 검출기, 클락 신호의 주파수 변화를 검출하는 제1 주파수 검출기 및 모니터링 클락 신호의 주파수 변화를 검출하는 제2 주파수 검출기를 포함하고, 제2 주파수 검출기는 제1 듀티비 검출기로부터 생성된 제1 상한 전압 및 상기 제1 하한 전압을 이용하여 상기 모니터링 클락 신호의 주파수 변화를 검출하고, 제1 주파수 검출기는 제2 듀티비 검출기로부터 생성된 제2 상한 전압 및 제2 하한 전압을 이용하여 클락 신호의 주파수 변화를 검출할 수 있다.
본 개시의 기술적 사상에 따른 클락 모니터링 회로는 모니터링 클락 신호의 듀티비를 검출하는 듀티비 검출기에서 생성된 상한 전압 및 하한 전압을 이용하여 클락 신호의 주파수 변화를 검출하고, 클락 신호의 듀티비를 검출하는 듀티비 검출기에서 생성된 상한 전압 및 하한 전압을 이용하여 모니터링 신호의 주파수 변화를 검출할 수 있다. 따라서, 클락 신호 및 모니터링 클락 신호의 듀티비 변화 및 주파수 변화를 상호 검출할 수 있다.
도 1은 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로를 나타내는 블록도이다.
도 2는 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로에 포함된 제1 듀티비 검출기를 나타내는 블록도이다.
도 3은 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로에 포함된 제1 듀티비 검출기를 나타내는 회로도이다.
도 4a 내지 도 4c는 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로에 포함된 제1 듀티비 검출기의 동작을 설명하기 위한 타이밍도들이다.
도 5는 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로에 포함된 제1 듀티비 검출기를 나타내는 블록도이다.
도 6은 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로에 포함된 제1 주파수 검출기를 나타내는 블록도이다.
도 7은 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로에 포함된 제1 주파수 검출기를 나타내는 회로도이다.
도 8a 내지 도 8c는 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로에 포함된 제1 주파수 검출기의 동작을 설명하기 위한 타이밍도들이다.
도 9 및 도 10은 본 개시의 예시적인 실시 예에 따른 집적 회로를 설명하기 위한 블록도들이다.
도 11은 본 개시의 예시적인 실시 예에 따 전자 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로에 포함된 제1 듀티비 검출기를 나타내는 블록도이다.
도 3은 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로에 포함된 제1 듀티비 검출기를 나타내는 회로도이다.
도 4a 내지 도 4c는 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로에 포함된 제1 듀티비 검출기의 동작을 설명하기 위한 타이밍도들이다.
도 5는 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로에 포함된 제1 듀티비 검출기를 나타내는 블록도이다.
도 6은 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로에 포함된 제1 주파수 검출기를 나타내는 블록도이다.
도 7은 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로에 포함된 제1 주파수 검출기를 나타내는 회로도이다.
도 8a 내지 도 8c는 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로에 포함된 제1 주파수 검출기의 동작을 설명하기 위한 타이밍도들이다.
도 9 및 도 10은 본 개시의 예시적인 실시 예에 따른 집적 회로를 설명하기 위한 블록도들이다.
도 11은 본 개시의 예시적인 실시 예에 따 전자 장치를 나타내는 블록도이다.
도 1은 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로(10)를 나타내는 블록도이다.
도 1을 참조하면, 클락 모니터링 회로(10)는 제1 듀티비 검출기(100_1), 제2 듀티비 검출기(100_2), 제1 주파수 검출기(200_1), 및 제2 주파수 검출기(200_2)를 포함할 수 있다. 제1 듀티비 검출기(100_1) 및 제1 주파수 검출기(200_1) 각각은 클락 신호(CLK)의 듀티비(duty ratio) 변화 및 클락 신호(CLK)의 주파수 변화를 검출하기 위한 회로일 수 있다. 제2 듀티비 검출기(100_2) 및 제2 주파수 검출기(200_2) 각각은 모니터링 클락 신호(CLK_M)의 듀티비 변화 및 모니터링 클락 신호(CLK_M)의 주파수 변화를 검출하기 위한 회로일 수 있다.
예시적인 실시 예에서, 모니터링 클락 신호(CLK_M)는 클락 신호(CLK)의 기준이 되는 신호일 수 있다. 예를 들어, 모니터링 클락 신호(CLK_M)의 듀티비(예를 들어, 50%)는 클락 신호(CLK)의 기준 듀티비일 수 있고, 모니터링 클락 신호(CLK_M)의 주파수는 클락 신호(CLK)의 기준 주파수일 수 있다. 따라서, 클락 모니터링 회로(10)는 클락 신호(CLK)의 듀티비 및 주파수가 모니터링 클락 신호(CLK_M)의 듀티비 및 주파수로부터 변화된 정도가 상한을 초과하는지 하한 미만인지를 검출할 수 있다.
제1 듀티비 검출기(100_1)는 클락 신호(CLK)의 듀티비의 변화에 따른 제1 듀티 검출 신호(DRR1)를 출력할 수 있다. 예시적인 실시 예에서, 제1 듀티 검출 신호(DRR1)는 제1 신호(DRRH1) 및 제2 신호(DRRL1)를 포함할 수 있다. 제1 신호(DRRH1)는 클락 신호(CLK)의 듀티비가 상한을 초과한 경우에 논리 레벨이 변하는 신호일 수 있고, 제2 신호(DRRL1)는 클락 신호(CLK)의 듀티비가 하한 미만인 경우에 논리 레벨이 변하는 신호일 수 있다. 또는 예시적인 실시 예에서, 제1 듀티 검출 신호(DRR1)는 단일 신호로 구성될 수 있고, 클락 신호(CLK)의 듀티비가 상한을 초과하거나 하한 미만인 경우에 논리 레벨이 변하는 신호일 수 있다.
제1 듀티비 검출기(100_1)는 클락 신호(CLK)의 듀티비에 대응하는 전압을 생성할 수 있다. 제1 듀티비 검출기(100_1)는 상기 듀티비에 대응하는 전압으로부터 제1 상한 레벨만큼 높은 레벨을 갖는 제1 상한 전압(BH1)을 생성할 수 있고, 상기 듀티비에 대응하는 전압으로부터 제1 하한 레벨만큼 낮은 레벨을 갖는 제1 하한 전압(BL1)을 생성할 수 있다. 예시적인 실시 예에서, 제1 상한 레벨 및 제1 하한 레벨은 동일한 값을 가질 수 있으나, 이에 한정되지는 않으며 서로 상이한 값을 가질 수도 있다.
제2 듀티비 검출기(100_2)는 모니터링 클락 신호(CLK_M)의 듀티비의 변화에 따른 제2 듀티 검출 신호(DRR2)를 출력할 수 있다. 예시적인 실시 예에서, 제2 듀티 검출 신호(DRR2)는 제1 신호(DRRH2) 및 제2 신호(DRRL2)를 포함할 수 있다. 제1 신호(DRRH2)는 모니터링 클락 신호(CLK_M)의 듀티비가 상한을 초과한 경우에 논리 레벨이 변하는 신호일 수 있고, 제2 신호(DRRL2)는 모니터링 클락 신호(CLK_M)의 듀티비가 하한 미만인 경우에 논리 레벨이 변하는 신호 일 수 있다. 또는 예시적인 실시 예에서, 제2 듀티 검출 신호(DRR2)는 단일 신호로 구성될 수 있고, 모니터링 클락 신호(CLK_M)의 듀티비가 상한을 초과하거나 하한 미만인 경우에 논리 레벨이 변하는 신호일 수 있다.
제2 듀티비 검출기(100_2)는 모니터링 클락 신호(CLK_M)의 듀티비에 대응하는 전압을 생성할 수 있다. 제2 듀티비 검출기(100_2)는 모니터링 클락 신호(CLK_M)의 듀티비에 대응하는 전압으로부터 제2 상한 레벨만큼 높은 레벨을 갖는 제2 상한 전압(BH2)을 생성할 수 있고, 모니터링 클락 신호(CLK_M)의 듀티비에 대응하는 전압으로부터 제2 하한 레벨만큼 낮은 레벨을 갖는 제2 하한 전압(BL2)을 생성할 수 있다. 예시적인 실시 예에서, 제2 상한 레벨은 제1 상한 레벨과 동일한 값을 가질 수 있고, 제2 하한 레벨은 제1 하한 레벨과 동일한 값을 가질 수 있다. 다만, 본 개시는 이에 한정되지는 않으며, 제2 상한 레벨은 제1 상한 레벨과 상이한 값을 가질 수도 있고, 제2 하한 레벨은 제1 하한 레벨과 상이한 값을 가질 수도 있다. 예시적인 실시 예에서, 제2 상한 레벨 및 제2 하한 레벨은 서로 동일한 값을 가질 수 있으나, 이에 한정 되지 않으며, 제2 상한 레벨 및 제2 하한 레벨은 상이한 값을 가질 수도 있다.
제1 주파수 검출기(200_1)는 클락 신호(CLK)의 주파수 변화에 따른 제1 주파수 검출 신호(FR1)를 출력할 수 있다. 예시적인 실시 예에서, 제1 주파수 검출 신호(FR1)는 클락 신호(CLK)의 주파수가 상한을 초과하거나 하한 미만인 경우에 논리 레벨이 변하는 신호일 수 있다.
제1 주파수 검출기(200_1)는 제2 듀티비 검출기(100_2)로부터 제2 상한 전압(BH2) 및 제2 하한 전압(BL2)을 수신할 수 있다. 제1 주파수 검출기(200_1)는 제2 상한 전압(BH2) 및 제2 하한 전압(BL2)을 이용하여 클락 신호(CLK)의 주파수 변화를 검출할 수 있고, 제1 주파수 검출 신호(FR1)를 생성할 수 있다. 예시적인 실시 예에서, 제1 주파수 검출기(200_1)는 클락 신호(CLK)의 주파수에 대응하는 주파수 검출 전압을 생성할 수 있고, 상기 주파수 검출 전압을 제2 상한 전압(BH2) 및 제2 하한 전압(BL2)과 비교하여 제1 주파수 검출 신호(FR1)를 생성할 수 있다.
제2 주파수 검출기(200_2)는 모니터링 클락 신호(CLK_M)의 주파수 변화에 따른 제2 주파수 검출 신호(FR2)를 출력할 수 있다. 예시적인 실시 예에서, 제2 주파수 검출 신호(FR2)는 모니터링 클락 신호(CLK_M)의 주파수가 상한을 초과하거나 하한 미만인 경우에 논리 레벨이 변하는 신호일 수 있다.
제2 주파수 검출기(200_2)는 제1 듀티비 검출기(100_1)로부터 제1 상한 전압(BH1) 및 제1 하한 전압(BL1)을 수신할 수 있다. 제2 주파수 검출기(200_2)는 제1 상한 전압(BH1) 및 제1 하한 전압(BL1)을 이용하여 모니터링 클락 신호(CLK_M)의 주파수 변화를 검출할 수 있고, 제2 주파수 검출 신호(FR2)를 생성할 수 있다. 예시적인 실시 예에서, 제2 주파수 검출기(200_2)는 모니터링 클락 신호(CLK_M)의 주파수에 대응하는 주파수 검출 전압을 생성할 수 있고, 상기 주파수 검출 전압을 제1 상한 전압(BH1) 및 제1 하한 전압(BL1)과 비교하여 제2 주파수 검출 신호(FR2)를 생성할 수 있다.
본 개시에 따른 클락 모니터링 회로(10)는 클락 신호(CLK) 및 모니터링 클락 신호(CLK_M)의 듀티비 변화를 우선적으로 검출한 후 클락 신호(CLK) 및 모니터링 클락 신호(CLK_M)의 주파수 변화를 검출함으로써, 클락 신호(CLK) 및 모니터링 클락 신호(CLK_M)의 비정상 상태를 검출할 수 있다. 구체적으로, 클락 모니터링 회로(10)는 클락 신호(CLK) 및 모니터링 클락 신호(CLK_M)의 듀티비 변화를 검출하기 위해 이용되는 제1 상한 전압(BH1), 제1 하한 전압(BL1), 제2 상한 전압(BH2) 및 제2 하한 전압(BL2)을 이용하여 클락 신호(CLK) 및 모니터링 클락 신호(CLK_M)의 주파수 변화도 검출함으로써, 클락 신호(CLK) 및 모니터링 클락 신호(CLK_M)의 듀티비 변화 및 주파수 변화를 모두 검출할 수 있다. 따라서, 클락 모니터링 회로(10)는 클락 신호(CLK) 및 모니터링 클락 신호(CLK_M) 각각의 듀티비 및 주파수가 정상 범위(예를 들어, 하한과 상한 사이의 범위)를 벗어하는 경우를 검출함으로써, 클락 신호(CLK) 및 모니터링 클락 신호(CLK_M)를 모니터링할 수 있다.
도 2는 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로(10)에 포함된 제1 듀티비 검출기(100_1)를 나타내는 블록도이다.
도 2를 참조하면, 제1 듀티비 검출기(100_1)는 로우 레벨 검출기(110), 하이 레벨 검출기(120), 경계 전압 생성기(130) 및 비교 회로(140)를 포함할 수 있다. 도 1의 제2 듀티비 검출기(100_2)는 도 2의 제1 듀티비 검출기(100_1)와 같이 로우 레벨 검출기, 하이 레벨 검출기, 경계 전압 생성기 및 비교 회로를 포함할 수 있다. 이하의 제1 듀티비 검출기(100_1)의 각 구성 요소에 대한 설명은 제2 듀티비 검출기(100_2)의 각 구성 요소에 적용될 수 있다.
로우 레벨 검출기(110)는 클락 신호(CLK)를 수신하여, 클락 신호(CLK)의 로우 레벨 구간(오프 타임 구간)의 길이에 대응하는 오프-듀티 폭(off-duty width) 전압(VCLKL)을 출력할 수 있다. 예를 들어, 로우 레벨 검출기(110)는 로우 레벨 구간이 길어질수록 오프-듀티 폭 전압(VCLKL)의 크기가 증가하도록 오프-듀티 폭 전압(VCLKL)을 생성할 수 있다.
하이 레벨 검출기(120)는 클락 신호(CLK)를 수신하여, 클락 신호(CLK)의 하이 레벨 구간(온 타임 구간)의 길이에 대응하는 온-듀티 폭(on-duty width) 전압(VCLKH)을 출력할 수 있다. 예를 들어, 하이 레벨 검출기(120)는 하이 레벨 구간이 길어질수록 온-듀티 폭 전압(VCLKL)의 크기가 증가하도록 온-듀티 폭 전압(VCLKH)을 생성할 수 있다.
경계 전압 생성기(130)는 로우 레벨 검출기(110)로부터 오프-듀티 폭 전압(VCLKL)을 수신하여 제1 상한 전압(BH1) 및 제1 하한 전압(BL1)을 생성할 수 있다. 이 때, 제1 상한 전압(BH1)은 오프-듀티 폭 전압(VCLKL)으로부터 제1 상한 레벨만큼 높은 레벨을 가질 수 있고, 제1 하한 전압(BL1)은 오프-듀티 폭 전압(VCLKL)으로부터 제1 하한 레벨만큼 낮은 레벨을 가질 수 있다. 예시적인 실시 예에서, 제1 상한 레벨 및 제1 하한 레벨은 동일한 값을 가질 수 있다.
비교 회로(140)는 하이 레벨 검출기(120)로부터 온-듀티 폭 전압(VCLKH)을 수신하고, 경계 전압 생성기(130)로부터 제1 상한 전압(BH1) 및 제1 하한 전압(BL1)을 수신할 수 있다. 비교 회로(140)는 온-듀티 폭 전압(VCLKH)을 제1 상한 전압(BH1)과 비교하고, 온-듀티 폭 전압(VCLKH)을 제1 하한 전압(BL1)과 비교하여 제1 듀티비 신호(DRR1)를 생성할 수 있다.
예시적인 실시 예에서, 제1 듀티비 신호(DRR1)는 제1 신호(DRRH1) 및 제2 신호(DRRL1)를 포함할 수 있다. 예를 들어, 비교 회로(140)는 온-듀티 폭 전압(VCLKH)이 제1 상한 전압(BH1)보다 높은 경우 제1 논리 레벨(예를 들어, 하이 레벨)의 제1 신호(DRRH1)를 출력할 수 있고, 온-듀티 폭 전압(VCLKH)이 제1 상한 전압(BH1) 이하인 경우 제2 논리 레벨(예를 들어, 로우 레벨)의 제1 신호(DRRH1)를 출력할 수 있다. 또한, 비교 회로(140)는 온-듀티 폭 전압(VCLKH)이 제1 하한 전압(BL1)보다 낮은 경우에는 제1 논리 레벨의 제2 신호(DRRL1)를 출력할 수 있고, 온-듀티 폭 전압(VCLKH)이 제1 하한 전압(BL1) 이상인 경우에는 제2 논리 레벨의 제2 신호(DRRL1)를 출력할 수 있다.
도 3은 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로(10)에 포함된 제1 듀티비 검출기(100_1)를 나타내는 회로도로서 도 2의 예시적인 실시 예에 따른 회로도이다.
도 3을 참조하면, 제1 듀티비 검출기(100_1)는 로우 레벨 검출기(110), 하이 레벨 검출기(120), 경계 전압 생성기(130) 및 비교 회로(140)를 포함할 수 있다. 도 1의 제2 듀티비 검출기(100_2)는 로우 레벨 검출기, 하이 레벨 검출기, 경계 전압 생성기 및 비교 회로를 포함할 수 있고, 이하의 제1 듀티비 검출기(100_1)의 각 회로에 대한 설명은 제2 듀티비 검출기(100_2)의 각 회로에 적용될 수 있다.
로우 레벨 검출기(110)는 클락 신호(CLK)에 따라 스위칭되는 트랜지스터(Ta), 클락 신호(CLK)에 따라 충방전되는 커패시터(Ca), 및 저항(Rx) 및 커패시터(Cx)로 구성된 저역 통과 필터(Low Pass Filter, LPF)를 포함할 수 있다. 커패시터(Ca)는 전류원(IB)과 연결될 수 있고, 전류원(IB)은 전원 전압(VDD)과 연결될 수 있다.
클락 신호(CLK)의 로우 레벨 구간에서 트랜지스터(Ta)는 오프되고, 전류원(IB)에 의해 커패시터(Ca)가 충전될 수 있다. 커패시터(Ca)의 전압(CLKS)은 클락 신호(CLK)의 로우 레벨 구간에서 점차 증가할 수 있다. 반면, 클락 신호(CLK)의 하이 레벨 구간에서 트랜지스터(Ta)는 온 되고, 커패시터(Ca)의 전압(CLKS)은 0[V]가 될 수 있다. 따라서, 커패시터(Ca)의 전압(CLKS)은 클락 신호(CLK)와 동일한 주기를 갖는 톱니파일 수 있다. 클락 신호(CLK)의 로우 레벨 구간이 길어질수록 커패시터(Ca)의 충전 시간이 길어짐에 따라 커패시터(Ca)의 전압(CLKS)의 최대 값이 커질 수 있다.
저항(Rx) 및 커패시터(Cx)로 구성된 저역 통과 필터는 커패시터(Ca)의 전압(CLKS)을 수신하고, 클락 신호(CLK)의 주기 동안의 커패시터(Ca)의 전압(CLKS)의 평균 값을 오프-듀티 폭 전압(VCLKL)으로서 출력할 수 있다. 클락 신호(CLK)의 오프-듀티 폭 전압(VCLKL)은 다음 수식을 만족할 수 있다.
[수식 1]
이 때, IB는 커패시터(Ca)와 연결된 전류원(IB)의 전류의 크기이고, TS는 클락 신호(CLK)의 주기이고, DL은 클락 신호(CLK)의 주기(TS)에 대한 로우 레벨 구간(오프 타임 구간)의 비율이고, Ca는 커패시터(Ca)의 커패시턴스이다. 따라서, 오프-듀티 폭 전압(VCLKL)은 로우 레벨 구간이 길어질수록 크기가 커질 수 있다.
하이 레벨 검출기(120)는 클락 신호(CLK)를 반전시키는 인버터(121), 클락 반전 신호(CLKb)에 따라 스위칭되는 트랜지스터(Tab), 클락 반전 신호(CLKb)에 따라 충방전되는 커패시터(Cab), 및 저항(Rxb) 및 커패시터(Cxb)로 구성된 저역 통과 필터를 포함할 수 있다. 커패시터(Cab)는 전류원(IBb)과 연결될 수 있고, 전류원(IB)은 전원 전압(VDD)과 연결될 수 있다.
클락 반전 신호(CLKb)의 로우 레벨 구간, 즉, 클락 신호(CLK)의 하이 레벨 구간에서 트랜지스터(Tab)는 오프되고, 전류원(IBb)에 의해 커패시터(Cab)가 충전될 수 있다. 커패시터(Cab)의 전압(CLKSb)은 클락 신호(CLK)의 하이 레벨 구간에서 점차 증가할 수 있다.
반면, 클락 반전 신호(CLKb)의 하이 레벨 구간, 즉, 클락 신호(CLK)의 로우 레벨 구간에서 트랜지스터(Tab)는 온 되고, 커패시터(Cab)의 전압(CLKSb)은 0[V]가 될 수 있다. 따라서, 커패시터(Ca)의 전압(CLKSb)은 클락 신호(CLK)와 동일한 주기를 갖는 톱니파일 수 있고, 클락 신호(CLK)의 하이 레벨 구간이 길어질수록 커패시터(Cab)의 전압(CLKSb)의 최대 값이 커질 수 있다.
저항(Rxb) 및 커패시터(Cxb)로 구성된 저역 통과 필터는 커패시터(Cab)의 전압(CLKSb)을 수신하고, 클락 신호(CLKb)의 주기 동안의 커패시터(Cab)의 전압(CLKSb)의 평균 값을 온-듀티 폭 전압(VCLKH)으로서 출력할 수 있다. 온-듀티 폭 전압(VCLKH)은 다음 수식을 만족할 수 있다.
[수식 2]
이 때, IBb는 커패시터(Ca)와 연결된 전류원(IBb)의 전류의 크기이고, TS는 클락 신호(CLK)의 주기이고, DH은 클락 신호(CLK)의 주기(TS)에 대한 하이 레벨 구간(온 타임 구간)의 비율, 즉, 듀티비이고, Cab는 커패시터(Cab)의 커패시턴스이다. 따라서, 온-듀티 폭 전압(VCLKH)은 클락 신호(CLK)의 하이 레벨 구간이 길어질수록 크기가 커질 수 있다.
예시적인 실시 예에서, 하이 레벨 검출기(120)에서 인버터(121)를 제외한 구성들은 로우 레벨 검출기(110)의 구성과 특성이 동일할 수 있다. 즉, 하이 레벨 검출기(120)의 트랜지스터(Tab)의 사이즈는 로우 레벨 검출기(110)의 트랜지스터(Ta)의 사이즈와 동일하고, 하이 레벨 검출기(120)의 커패시터(Cab)의 커패시턴스는 로우 레벨 검출기(110)의 커패시터(Ca)의 커패시턴스와 동일하고, 하이 레벨 검출기(120)의 전류원(IBb)의 전류의 크기는 로우 레벨 검출기(110)의 전류원(IB)의 크기와 동일하게 구성될(configured) 수 있다. 또한, 예시적인 실시 예에서, 하이 레벨 검출기(120)의 저역 통과 필터는 로우 레벨 검출기(110)의 저역 통과 필터와 특성이 동일하게 구성될(configured) 수 있다.
경계 전압 생성기(130)는 연산 증폭기(131), 복수의 저항들(R1~R3) 및 전류원(IBC)을 포함할 수 있다. 제1 상한 전압(BH1) 제1 하한 전압(BL1)은 다음 수식을 만족할 수 있다.
[수식 3]
이 때, IBC는 전류원(IBC)의 전류의 크기이고, R2 및 R3는 각각 저항들(R2, R3)의 저항 값이다. 저항들(R2, R3)의 저항 값이 동일할 경우, 제1 상한 전압(BH1) 및 제1 하한 전압(BL1) 각각은 오프-듀티 폭 전압(VCLKL)로부터 동일한 레벨만큼의 차이를 가질 수 있다. 즉, 제1 상한 레벨 및 제1 하한 레벨은 동일할 수 있다. 경계 전압 생성기(130)의 저항값(R2, R3)을 조절함으로써, 제1 상한 전압(BH1) 및 제1 하한 전압(BL1)의 크기를 조절할 수 있고, 클락 신호(CLK)의 듀티비의 상한 및 하한을 설정할 수 있다.
비교 회로(140)는 제1 비교기(141) 및 제2 비교기(143)를 포함할 수 있다. 제1 비교기(141)는 하이 레벨 검출기(120)로부터 온-듀티 폭 전압(VCLKH)을 수신하고, 경계 전압 생성기(130)로부터 제1 상한 전압(BH1)을 수신할 수 있다. 제1 비교기(141)는 온-듀티 폭 전압(VCLKH) 및 제1 상한 전압(BH1)을 비교한 결과를 제1 신호(DRRH1)로서 출력할 수 있다. 예를 들어, 제1 비교기(141)는 온-듀티 폭 전압(VCLKH)이 제1 상한 전압(BH1)보다 높은 경우 제1 논리 레벨(예를 들어, 하이 레벨)의 제1 신호(DRRH1)를 출력할 수 있고, 온-듀티 폭 전압(VCLKH)이 제1 상한 전압(BH1)보다 낮은 경우 제2 논리 레벨(예를 들어, 로우 레벨)의 제1 신호(DRRH1)를 출력할 수 있다.
제2 비교기(143)는 하이 레벨 검출기(120)로부터 온-듀티 폭 전압(VCLKH)을 수신하고, 경계 전압 생성기(130)로부터 제1 하한 전압(BL1)을 수신할 수 있다. 제2 비교기(143)는 온-듀티 폭 전압(VCLKH) 및 제1 하한 전압(BL1)을 비교한 결과를 제2 신호(DRRL1)로서 출력할 수 있다. 예를 들어, 제2 비교기(143)는 온-듀티 폭 전압(VCLKH)이 제1 하한 전압(BL1)보다 높은 경우 제2 논리 레벨의 제2 신호(DRRL1)를 출력할 수 있고, 온-듀티 폭 전압(VCLKH)이 제1 하한 전압(BL1)보다 낮은 경우 제1 논리 레벨의 제2 신호(DRRL1)를 출력할 수 있다.
제1 비교기(141) 및 제2 비교기(143)는 비교 동작에서 시간 또는 전압 히스테리시스를 사용하도록 구성될 수 있다. 예를 들어, 제1 비교기(141)는 온-듀티 폭 전압(VCLKH)이 제1 상한 전압(BH1)보다 높아지게 되자마자 즉시 제1 신호(DRRH1)를 제1 논리 레벨로 출력하기보다는, 미리 정해진 시간 양 동안 온-듀티 폭 전압(VCLKH)이 제1 상한 전압(BH1)보다 높은 경우 제1 논리 레벨의 제1 신호(DRRH1)를 출력할 수 있다. 제2 비교기(143)는 온-듀티 폭 전압(VCLKH)이 제1 하한 전압(BL1)보다 낮아지게 되자마자 즉시 제2 신호(DRRL1)를 제1 논리 레벨로 출력하기 보다는, 미리 정해진 시간 양 동안 온-듀티 폭 전압(VCLKH)이 제1 하한 전압(BL1)보다 낮은 경우 제1 레벨의 제2 신호(DRRL1)를 출력할 수 있다.
도 3에서는 제1 듀티비 검출기(100_1)의 예시적인 실시 예에 따른 회로 구성을 도시하였으나, 본 개시에 따른 클락 모니터링 회로는 이에 한정되지 않으며 다양한 회로 구성으로 제1 듀티비 검출기(100_1)를 구현할 수 있다.
본 개시에 따른 제1 듀티비 검출기(100_1)는 저역 통과 필터를 통과한 오프-듀티 폭 전압(VCLKL) 및 온-듀티 폭 전압(VCLKH)을 이용하여 클락 신호(CLK)의 듀티비 변화를 검출하므로, 로우 레벨 검출기(110)의 커패시터(Ca)의 전압(CLKS)의 최대 값 또는 하이 레벨 검출기(120)의 커패시터(Cab)의 전압(CLKSb)의 최대 값을 이용하여 클락 신호(CLK)의 듀티비 변화를 검출하는 것과 비교하여 전력 소비가 적을 수 있다. 즉, 제1 듀티비 검출기(100_1)는 로우 레벨 검출기(110)의 커패시터(Ca)의 전압(CLKS)의 평균 전압을 이용하므로, 클락 모니터링 회로(10)가 듀티비 변화를 검출하는 데에 있어, 빠른 속도의 비교기의 사용이 요구되지 않고, 전력 소모가 감소될 수 있어 클락 모니터링 회로(10)는 저전력 시스템에 사용될 수 있다.
도 4a 내지 도 4c는 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로(10)에 포함된 제1 듀티비 검출기(100_1)의 동작을 설명하기 위한 타이밍도들이다. 도 4a 내지 도 4c에서는 제1 듀티비 검출기(100_1)의 동작에 대해 설명하나, 도 1의 제2 듀티비 검출기(100_2)의 동작에도 동일한 설명이 적용될 수 있다. 도 4a 내지 도 4c에서는 설명의 편의를 위해 하이 레벨 검출기(120)에서 인버터(121)를 제외한 구성들은 로우 레벨 검출기(110)와 특성이 동일한 것으로 가정하나, 본 개시는 이에 한정되는 것은 아니다.
도 3 및 도 4a를 참조하면, 클락 신호(CLK)는 일정한 주기(TS)를 가질 수 있고, 50%의 듀티비를 가질 수 있다. 클락 신호(CLK)의 하이 레벨 구간(DS)의 길이는 클락 신호(CLK)의 로우 레벨 구간의 길이와 동일할 수 있다.
로우 레벨 검출기(110)의 커패시터(Ca)의 전압(CLKS) 및 하이 레벨 검출기(120)의 커패시터(Ca)의 전압(CLKSb) 각각은 클락 신호(CLK)와 동일한 주기(TS)를 갖는 톱니파일 수 있다. 로우 레벨 검출기(110)의 커패시터(Ca)의 전압(CLKS)은 클락 신호(CLK)의 로우 레벨 구간에서 톱니가 형성되는 톱니파일 수 있다. 반면, 하이 레벨 검출기(120)의 커패시터(Ca)의 전압(CLKSb)은 클락 신호(CLK)의 하이 레벨 구간에서 톱니가 형성되는 톱니파일 수 있다.
제1 상한 전압(BH1)은 오프-듀티 폭 전압(VCLKL)보다 제1 상한 레벨(dh1)만큼 높은 레벨을 가질 수 있고, 제1 하한 전압(BL1)은 오프-듀티 폭 전압(VCLKL)보다 제1 하한 레벨(dl1)만큼 낮은 레벨을 가질 수 있다. 예시적인 실시 예에서, 제1 상한 레벨(dh1) 및 제1 하한 레벨(dl1)은 동일한 값을 가질 수 있다.
하이 레벨 검출기(120)에서 인버터(121)를 제외한 구성들은 로우 레벨 검출기(110)와 특성이 동일하므로, 오프-듀티 폭 전압(VCLKL) 및 온-듀티 폭 전압(VCLKH)은 실질적으로 값이 동일할 수 있다. 따라서, 온-듀티 폭 전압(VCLKH)은 제1 상한 전압(BH1) 및 제1 하한 전압(BL1) 사이의 값을 가질 수 있다.
비교 회로(140)는 제2 논리 레벨(예를 들어, 로우 레벨)의 제1 신호(DRRH1) 및 제2 논리 레벨의 제2 신호(DRRL1)를 포함하는 제1 듀티 검출 신호(DRR1)를 출력할 수 있다.
도 3 및 도 4b를 참조하면, 클락 신호(CLK)는 일정한 주기(TS)를 가질 수 있고, 감소된 듀티비, 예를 들어, 30%의 듀티비를 가질 수 있다. 따라서, 클락 신호(CLK)의 하이 레벨 구간(DS_d)의 길이는 클락 신호(CLK)의 로우 레벨 구간의 길이보다 짧을 수 있다.
로우 레벨 검출기(110)의 커패시터(Ca)의 전압(CLKS)은 클락 신호(CLK)의 로우 레벨 구간에서 톱니가 형성되는 톱니파일 수 있다. 반면, 하이 레벨 검출기(120)의 커패시터(Ca)의 전압(CLKSb)은 클락 신호(CLK)의 하이 레벨 구간에서 톱니가 형성되는 톱니파일 수 있다. 클락 신호(CLK)의 하이 레벨 구간(DS_d)의 길이는 클락 신호(CLK)의 로우 레벨 구간의 길이보다 짧으므로, 로우 레벨 검출기(110)의 커패시터(Ca)의 전압(CLKS)의 최대값은 하이 레벨 검출기(120)의 커패시터(Ca)의 전압(CLKSb)의 최대값보다 클 수 있다.
도 4a의 오프-듀티 폭 전압(VCLKL)과 비교하여, 도 4b의 오프-듀티 폭 전압(VCLKL)은 증가할 수 있고, 제1 상한 전압(BH1) 및 제1 하한 전압(BL1)도 함께 증가할 수 있다. 반면, 도 4a의 온-듀티 폭 전압(VCLKH)과 비교하여, 도 4b의 온-듀티 폭 전압(VCLKH)은 감소할 수 있고, 온-듀티 폭 전압(VCLKH)은 제1 하한 전압(BL1) 미만의 값을 가질 수 있다. 비교 회로(140)는 제2 논리 레벨의 제1 신호(DRRH1) 및 제1 논리 레벨(예를 들어, 하이 레벨)의 제2 신호(DRRL1)를 포함하는 제1 듀티 검출 신호(DRR1)를 출력할 수 있다.
도 3 및 도 4c를 참조하면, 클락 신호(CLK)는 일정한 주기(TS)를 가질 수 있고, 증가된 듀티비, 예를 들어, 70%의 듀티비를 가질 수 있다. 따라서, 클락 신호(CLK)의 하이 레벨 구간(DS_i)의 길이는 클락 신호(CLK)의 로우 레벨 구간의 길이보다 길수 있다.
로우 레벨 검출기(110)의 커패시터(Ca)의 전압(CLKS)은 클락 신호(CLK)의 로우 레벨 구간에서 톱니가 형성되는 톱니파일 수 있다. 반면, 하이 레벨 검출기(120)의 커패시터(Cab)의 전압(CLKSb)은 클락 신호(CLK)의 하이 레벨 구간에서 톱니가 형성되는 톱니파일 수 있다. 클락 신호(CLK)의 하이 레벨 구간(DS_i)의 길이는 클락 신호(CLK)의 로우 레벨 구간의 길이보다 길므로, 로우 레벨 검출기(110)의 커패시터(Ca)의 전압(CLKS)의 최대값은 하이 레벨 검출기(120)의 커패시터(Cab)의 전압(CLKSb)의 최대값보다 작을 수 있다.
도 4a의 오프-듀티 폭 전압(VCLKL)과 비교하여, 도 4c의 오프-듀티 폭 전압(VCLKL)은 감소할 수 있고, 제1 상한 전압(BH1) 및 제1 하한 전압(BL1)도 함께 감소할 수 있다. 반면, 도 4a의 온-듀티 폭 전압(VCLKH)과 비교하여, 도 4c의 온-듀티 폭 전압(VCLKH)은 증가할 수 있고, 온-듀티 폭 전압(VCLKH)은 제1 상한 전압(BH1)을 초과한 값을 가질 수 있다. 비교 회로(140)는 제1 논리 레벨의 제1 신호(DRRH1) 및 제2 논리 레벨의 제2 신호(DRRL1)를 포함하는 제1 듀티 검출 신호(DRR1)를 출력할 수 있다.
도 4a 내지 도 4c를 참조하면, 제1 듀티비 검출기(100_1)는 클락 신호(CLK)가 50%의 듀티비를 유지하지 못하고 상한을 초과하여 증가하거나, 하한 미만으로 감소하는 경우를 검출할 수 있다. 클락 신호(CLK)의 듀티비가 50%로부터 차이가 커질 경우 클락 신호(CLK) 중 일부가 전달되지 못할 확률이 증가된다. 본 개시에 따른 클락 모니터링 회로(10)는 클락 신호(CLK)의 듀티비가 50%를 유지하도록 모니터링함으로써, 클락 모니터링 회로(10)를 포함하는 집적 회로의 동작 성능을 향상시킬 수 있다.
도 5는 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로(10)에 포함된 제1 듀티비 검출기(100_1a)를 나타내는 블록도이다.
도 5를 참조하면, 제1 듀티비 검출기(100_1a)는 로우 레벨 검출기(110a), 하이 레벨 검출기(120a), 경계 전압 생성기(130a) 및 비교 회로(140a)를 포함할 수 있다. 도 1의 제2 듀티비 검출기(100_2)도 로우 레벨 검출기, 하이 레벨 검출기, 경계 전압 생성기 및 비교 회로를 포함할 수 있고, 제1 듀티비 검출기(100_1a)의 각 구성 요소에 대한 설명은 제2 듀티비 검출기(100_2)의 각 구성 요소에 적용될 수 있다. 제1 듀티비 검출기(100_1a)의 로우 레벨 검출기(110a)는 도 3에 도시된 제1 듀티비 검출기(100_1)의 로우 레벨 검출기(110)의 회로로 구현될 수 있고, 하이 레벨 검출기(120a)는 도 3에 도시된 하이 레벨 검출기(120)의 회로로 구현될 수 있다.
로우 레벨 검출기(110a)는 클락 신호(CLK)를 수신하여, 클락 신호(CLK)의 로우 레벨 구간의 길이에 대응하는 오프-듀티 폭 전압(VCLKL)을 출력할 수 있다. 예를 들어, 로우 레벨 검출기(110a)는 로우 레벨 구간이 길어질수록 오프-듀티 폭 전압(VCLKL)의 크기가 증가하도록 오프-듀티 폭 전압(VCLKL)을 생성할 수 있다.
하이 레벨 검출기(120a)는 클락 신호(CLK)를 수신하여, 클락 신호(CLK)의 하이 레벨 구간의 길이에 대응하는 온-듀티 폭 전압(VCLKH)을 출력할 수 있다. 예를 들어, 하이 레벨 검출기(120a)는 하이 레벨 구간이 길어질수록 온-듀티 폭 전압(VCLKH)의 크기가 증가하도록 온-듀티 폭 전압(VCLKH)을 생성할 수 있다.
경계 전압 생성기(130a)는 하이 레벨 검출기(120a)로부터 온-듀티 폭 전압(VCLKH)을 수신하여 제1 상한 전압(BH1a) 및 제1 하한 전압(BL1a)을 생성할 수 있다. 이 때, 제1 상한 전압(BH1a)은 하이 레벨 검출기(120a)으로부터 제1 상한 레벨만큼 높은 레벨을 가질 수 있고, 제1 하한 전압(BL1a)은 하이 레벨 검출기(120a)으로부터 제1 하한 레벨만큼 낮은 레벨을 가질 수 있다. 예시적인 실시 예에서, 제1 상한 레벨 및 제1 하한 레벨은 동일한 값을 가질 수 있다.
비교 회로(140a)는 로우 레벨 검출기(110a)로부터 오프-듀티 폭 전압(VCLKL)을 수신하고, 경계 전압 생성기(130a)로부터 제1 상한 전압(BH1a) 및 제1 하한 전압(BL1a)을 수신할 수 있다. 비교 회로(140a)는 오프-듀티 폭 전압(VCLKL)을 제1 상한 전압(BH1a)과 비교하고, 오프-듀티 폭 전압(VCLKL)을 제1 하한 전압(BL1a)과 비교하여 제1 듀티비 신호(DRR1a)를 생성할 수 있다.
예시적인 실시 예에서, 제1 듀티비 신호(DRR1a)는 제1 신호(DRRH1a) 및 제2 신호(DRRL1a)를 포함할 수 있다. 예를 들어, 클락 신호(CLK)의 로우 레벨 구간의 길이가 길어짐에 따라 오프-듀티 폭 전압(VCLKL)이 증가하고 오프-듀티 폭 전압(VCLKL)이 제1 상한 전압(BH1a)보다 높은 경우, 비교 회로(140a)는 제1 논리 레벨(예를 들어, 하이 레벨)의 제2 신호(DRRL1)를 출력할 수 있다. 반면, 비교 회로(140a)는 오프-듀티 폭 전압(VCLKL)이 제1 상한 전압(BH1a) 이하인 경우에는 제2 논리 레벨(예를 들어, 로우 레벨)의 제2 신호(DRRL1)를 출력할 수 있다.
클락 신호(CLK)의 로우 레벨 구간의 길이가 짧아짐에 따라 오프-듀티 폭 전압(VCLKL)이 감소하고 오프-듀티 폭 전압(VCLKL)이 제1 하한 전압(BL1a)보다 낮은 경우, 비교 회로(140a)는 제1 논리 레벨의 제1 신호(DRRH1)를 출력할 수 있다. 반면, 비교 회로(140a)는 오프-듀티 폭 전압(VCLKL)이 제1 하한 전압(BL1a) 이상인 경우에는 제2 논리 레벨의 제1 신호(DRRH1)를 출력할 수 있다.
도 6은 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로(10)에 포함된 제1 주파수 검출기(200_1)를 나타내는 블록도이다.
도 6을 참조하면, 제1 주파수 검출기(200_1)는 주파수 추출기(210) 및 비교 회로(220)를 포함할 수 있다. 도 1의 제2 주파수 검출기(200_2)는 주파수 추출기 및 비교 회로를 포함할 수 있고, 이하의 제1 주파수 검출기(200_1)의 각 구성 요소에 대한 설명은 제2 주파수 검출기(200_2)의 각 구성 요소에 적용될 수 있다.
주파수 추출기(210)는 클락 신호(CLK)를 수신하여, 클락 신호(CLK)의 주파수에 대응하는 주파수 검출 전압(VCLKF)을 생성할 수 있다. 예시적인 실시 예에서, 주파수 추출기(210)는 클락 신호(CLK)의 주파수가 감소할수록 즉, 클락 신호(CLK)의 주기가 증가할수록 주파수 검출 전압(VCLKF)의 크기가 증가하도록 주파수 검출 전압(VCLKF)를 생성할 수 있다. 또는 예시적인 실시 예에서, 주파수 추출기(210)는 클락 신호(CLK)의 주파수가 증가할수록 주파수 검출 전압(VCLKF)의 크기가 증가하도록 주파수 검출 전압(VCLKF)를 생성할 수도 있다.
비교 회로(220)는 제2 듀티비 검출기(예를 들어, 도 1의 100_2)로부터 제2 상한 전압(BH2) 및 제2 하한 전압(BL2)를 수신할 수 있다. 제2 상한 전압(BH2) 및 제2 하한 전압(BL2)은 각각 모니터링 클락 신호(예를 들어, 도 1의 CLK_M)의 듀티비 변화를 검출하기 위해 생성된 전압일 수 있다.
예시적인 실시 예에서, 제2 상한 전압(BH2)은 모니터링 클락 신호(예를 들어, 도 1의 CLK_M)의 듀티비에 대응하는 전압(예를 들어, 로우 레벨 구간의 길이에 대응하는 오프-듀티 폭 전압 또는 하이 레벨 구간의 길이에 대응하는 온-듀티 폭 전압)으로부터 제2 상한 레벨만큼 높은 레벨을 가질 수 있고, 제2 하한 전압(BL2)은 모니터링 클락 신호(CLK_M)의 듀티비에 대응하는 전압으로부터 제2 하한 레벨만큼 낮은 레벨을 가질 수 있다. 제2 상한 전압(BH2) 및 제2 하한 전압(BL2)은 2 듀티비 검출기(100_2)에서 모니터링 클락 신호(CLK_M)의 듀티비의 변화를 검출하는 데에 이용된 경계 값일 수 있다.
비교 회로(220)는 주파수 검출 전압(VCLKF)을 제2 상한 전압(BH2)과 비교하고, 주파수 검출 전압(VCLKF)을 제2 하한 전압(BL2)과 비교하여 제1 주파수 검출 신호(FR1)를 생성할 수 있다. 예시적인 실시 예에서, 비교 회로(220)는 주파수 검출 전압(VCLKF)이 제2 상한 전압(BH2)과 제2 하한 전압(BL2)의 사이 레벨을 갖는 경우, 제1 논리 레벨(예를 들어, 하이 레벨)의 제1 주파수 검출 신호(FR1)를 출력할 수 있다. 또한, 비교 회로(220)는 주파수 검출 전압(VCLKF)이 제2 상한 전압(BH2)을 초과하거나 제2 하한 전압(BL2) 미만인 경우 제2 논리 레벨(예를 들어, 로우 레벨)의 제1 주파수 검출 신호(FR1)가 출력될 수 있다.
도 7은 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로(10)에 포함된 제1 주파수 검출기(200_1)를 나타내는 회로도로서, 도 6의 예시적인 실시 예에 따른 회로도이다.
도 7을 참조하면, 제1 주파수 검출기(200_1)는 주파수 추출기(210) 및 비교 회로(220)를 포함할 수 있다. 도 1의 제2 주파수 검출기(200_2)는 주파수 추출기 및 비교 회로를 포함할 수 있고, 이하의 제1 주파수 검출기(200_1)의 각 회로에 대한 설명은 제2 주파수 검출기(200_2)의 각 회로에 적용될 수 있다.
주파수 추출기(210)는 클락 신호(CLK)에 따라 스위칭되는 트랜지스터(Tf), 클락 신호(CLK)에 따라 충방전되는 커패시터(Cf), 및 저항(Rxf) 및 커패시터(Cxf)로 구성된 저역 통과 필터를 포함할 수 있다. 커패시터(Cf)는 전류원(IBf)과 연결될 수 있고, 전류원(IBf)은 전원 전압(VDD)과 연결될 수 있다.
클락 신호(CLK)의 로우 레벨 구간에서 트랜지스터(Tf)는 오프되고, 전류원(IBf)에 의해 커패시터(Cf)가 충전될 수 있다. 커패시터(Cf)의 전압(CLKSf)은 클락 신호(CLK)의 로우 레벨 구간에서 점차 증가할 수 있다. 반면, 클락 신호(CLK)의 하이 레벨 구간에서 트랜지스터(Tf)는 온 되고, 커패시터(Cf)의 전압(CLKSf)는 0[V]가 될 수 있다. 커패시터(Cf)의 전압(CLKSf)은 클락 신호(CLK)와 동일한 주기를 갖는 톱니파일 수 있고, 클락 신호(CLK)의 로우 레벨 구간이 길어질수록 커패시터(Cf)의 전압(CLKSf)의 최대 값이 커질 수 있다.
저항(Rxf) 및 커패시터(Cxf)로 구성된 저역 통과 필터는 커패시터(Cf)의 전압(CLKSf)을 수신하고, 클락 신호(CLK)의 주기 동안의 커패시터(Cf)의 전압(CLKSf)의 평균 값을 주파수 검출 전압(VCKLF)으로서 출력할 수 있다. 주파수 검출 전압(VCKLF)은 다음 수식을 만족할 수 있다.
[수식 4]
이 때, IBf는 커패시터(Cf)와 연결된 전류원(IBf)의 전류의 크기이고, TS는 클락 신호(CLK)의 주기이고, DL은 클락 신호(CLK)의 주기(TS)에 대한 로우 레벨 구간의 비율이고, Ca는 커패시터(Ca)의 커패시턴스이다. 따라서, 주파수 검출 전압(VCKLF)은 듀티비가 일정할 때, 클락 신호(CLK)의 주기(TS)가 길어질수록, 즉, 클락 신호(CLK)의 주파수가 짧아질수록 크기가 커질 수 있다.
예시적인 실시 예에서, 주파수 추출기(210)의 구성들은 로우 레벨 검출기(예를 들어, 도 3의 110)의 구성들과 특성이 동일할 수 있다. 즉, 주파수 추출기(210)의 트랜지스터(Tf)는 로우 레벨 검출기(110)의 트랜지스터(Ta)와 동일하고, 주파수 추출기(210)의 커패시터(Cf)의 커패시턴스는 로우 레벨 검출기(110)의 커패시터(Ca)의 커패시턴스와 동일하고, 주파수 추출기(210)의 전류원(IBf)의 전류의 크기는 로우 레벨 검출기(110)의 전류원(IB)의 크기와 동일할 수 있다. 또한, 예시적인 실시 예에서, 주파수 추출기(210)의 저역 통과 필터는 로우 레벨 검출기(110)의 저역 통과 필터와 특성이 동일할 수 있다.
다만, 도 7의 주파수 추출기(210)의 회로 구성은 비교 회로(220)로 입력되는 제2 상한 전압(BH2) 및 제2 하한 전압(BL2)이 도 2에 도시된 구성을 갖는 제2 듀티비 검출기(100_2)로부터 제공되는 것을 가정한 것이다. 비교 회로(220)로 입력되는 제2 상한 전압(BH2) 및 제2 하한 전압(BL2)이 도 5에 도시된 구성을 갖는 제2 듀티비 검출기(100_2)로부터 제공되는 경우에는, 주파수 추출기(210)의 회로 구성이 하이 레벨 검출기(예를 들어, 도 3의 120)의 구성들과 특성이 동일할 수 있다. 즉, 주파수 추출기(210)는 인버터를 더 포함할 수 있고, 클락 반전 신호(CLKb)를 이용할 수 있다.
비교 회로(220)는 제1 비교기(221), 제2 비교기(223) 및 NOR 게이트(225)를 포함할 수 있다. 다만, NOR 게이트(225)는 예시적인 것으로 본 개시에 따른 비교 회로(220)는 NOR 게이트(225)가 아닌 XOR 게이트를 포함할 수도 있으며, 비교 회로(220)는 다양한 회로로 구현될 수 있다.
제1 비교기(221)는 주파수 추출기(210)로부터 주파수 검출 전압(VCLKF)를 수신하고, 제2 듀티비 검출기(예를 들어, 도 1의 100_2)로부터 제2 상한 전압(BH2)을 수신할 수 있다. 제1 비교기(221)는 주파수 검출 전압(VCLKF) 및 제2 상한 전압(BH2)을 비교하여 비교 결과 신호(FRH1)로서 출력할 수 있다. 예를 들어, 제1 비교기(221)는 주파수 검출 전압(VCLKF)이 제2 상한 전압(BH2)보다 높은 경우 제1 논리 레벨(예를 들어, 하이 레벨)의 비교 결과 신호(FRH1)를 출력할 수 있고, 주파수 검출 전압(VCLKF)이 제2 상한 전압(BH2) 이하인 경우 제2 논리 레벨(예를 들어, 로우 레벨)의 비교 결과 신호(FRH1)를 출력할 수 있다.
제2 비교기(223)는 주파수 추출기(210)로부터 주파수 검출 전압(VCLKF)를 수신하고, 제2 듀티비 검출기(100_2)로부터 제2 하한 전압(BL2)을 수신할 수 있다. 제2 비교기(223)는 주파수 검출 전압(VCLKF) 및 제2 하한 전압(BL2)을 비교하여 비교 결과 신호(FRL1)로서 출력할 수 있다. 예를 들어, 제2 비교기(223)는 주파수 검출 전압(VCLKF)이 제2 하한 전압(BL2) 이상인 경우 제2 논리 레벨의 비교 결과 신호(FRL1)를 출력할 수 있고, 주파수 검출 전압(VCLKF)이 제2 하한 전압(BL2) 미만인 경우 제1 논리 레벨의 비교 결과 신호(FRL1)를 출력할 수 있다.
NOR 게이트(225)는 제1 비교기(221) 및 제2 비교기(223)으로부터 각각 비교 결과 신호(FRH1, FRL1)를 수신할 수 있다. NOR 게이트(225)는 제1 비교기(221)로부터 출력된 비교 결과 신호(FRH1) 및 제2 비교기(223)으로부터 출력된 비교 결과 신호(FRL1)가 모두 제2 논리 레벨인 경우, 제1 논리 레벨의 제1 주파수 검출 신호(FR1)를 출력할 수 있다. 따라서, 주파수 검출 전압(VCLKF)이 제2 상한 전압(BH2)와 제2 하한 전압(BL2)의 사이의 레벨을 갖는 경우 제1 논리 레벨의 제1 주파수 검출 신호(FR1)가 출력될 수 있다.
반면, NOR 게이트(225)는 제1 비교기(221)로부터 출력된 비교 결과 신호(FRH1) 및 제2 비교기(223)으로부터 출력된 비교 결과 신호(FRL1) 중 하나가 제1 논리 레벨인 경우, 제2 논리 레벨의 제1 주파수 검출 신호(FR1)를 출력할 수 있다. 따라서, 주파수 검출 전압(VCLKF)이 제2 상한 전압(BH2)을 초과하거나 제2 하한 전압(BL2) 미만인 경우 제2 논리 레벨의 제1 주파수 검출 신호(FR1)가 출력될 수 있다.
본 개시에 따른 제1 주파수 검출기(200_1)는 저역 통과 필터를 통해 주파수 추출기(210)의 커패시터(Cf)의 전압(CLKSf)의 평균 값을 갖는 주파수 검출 전압(VCLKF)을 이용하므로, 상대적으로 느린 속도의 비교기(예를 들어, 제1 비교기(221), 제2 비교기(223))가 사용될 수 있다. 따라서, 주파수의 변화를 검출하기 위해 커패시터(Cf)의 전압(CLKSf)의 최대 값을 이용하는 비교 예의 주파수 추출기가 상대적으로 빠른 속도의 비교기를 요구하는 것에 반하여, 본 개시에 따른 제1 주파수 검출기(200_1)는 상대적으로 느린 속도의 비교기를 이용함으로써 제1 주파수 검출기(200_1)의 전력 소모가 감소될 수 있다.
도 8a 내지 도 8c는 본 개시의 예시적인 실시 예에 따른 클락 모니터링 회로(10)에 포함된 제1 주파수 검출기(200_1)의 동작을 설명하기 위한 타이밍도들이다.
도 8a 내지 도 8c에서는 제1 주파수 검출기(200_1)의 동작에 대해 설명하나, 도 1의 제2 주파수 검출기(200_2)의 동작에도 동일한 설명이 적용될 수 있다. 도 1의 제2 듀티비 검출기(100_2)는 도 3에 도시된 제1 듀티비 검출기(100_1)와 동일한 회로로 구성된다고 가정한다.
도 7 및 도 8a를 참조하면, 모니터링 클락 신호(CLK_M)의 주기(TS_M) 및 클락 신호(CLK)의 주기(TS)는 동일할 수 있다. 또한, 모니터링 클락 신호(CLK_M) 및 클락 신호(CLK)는 50%의 듀티비를 가질 수 있다. 따라서, 모니터링 클락 신호(CLK_M) 및 클락 신호(CLK)의 하이 레벨 구간(DS_M, DS)의 길이는 모니터링 클락 신호(CLK_M) 및 클락 신호(CLK)의 로우 레벨 구간의 길이와 동일할 수 있다.
제2 듀티비 검출기(100_2)의 로우 레벨 검출기에 포함된 커패시터의 전압(CLKSM)은 모니터링 클락 신호(CLK_M)에 의해 충방전이 제어될 수 있다 예를 들어, 모니터링 클락 신호(CLK_M)가 로우 레벨일 때 커패시터가 충전되고, 모니터링 클락 신호(CLK_M)가 하이 레벨일 때 커패시터가 방전될 수 있다.
상기 커패시터의 전압(CLKSM)은 모니터링 클락 신호(CLK_M)와 동일한 주기(TS_M)를 갖는 톱니파일 수 있고, 모니터링 클락 신호(CLK_M)의 로우 레벨 구간에서 톱니가 형성될 수 있다. 오프-듀티 모니터링 전압(VCLKLM)은 모니터링 클락 신호(CLK_M)의 주기(TS_M) 동안의 상기 커패시터의 전압(CLKSM)의 평균 값일 수 있다.
주파수 추출기(210)의 커패시터(Cf)의 전압(CLKSf)은 클락 신호(CLK)와 동일한 주기(TS)를 갖는 톱니파일 수 있다. 주파수 추출기(210)의 커패시터(Cf)의 전압(CLKSf)은 클락 신호(CLK)의 로우 레벨 구간에서 톱니가 형성되는 톱니파일 수 있다.
제2 듀티비 검출기(100_2)의 로우 레벨 검출기와 주파수 추출기(210)가 동일한 회로로 구성될 경우, 오프-듀티 모니터링 전압(VCLKLM) 및 주파수 검출 전압(VCLKF)은 실질적으로 동일할 수 있다. 따라서, 주파수 검출 전압(VCLKF)은 제2 상한 전압(BH2) 및 제2 하한 전압(BL2) 사이의 값을 가질 수 있다. 이 때, 제2 상한 전압(BH2)은 오프-듀티 모니터링 전압(VCLKLM)보다 제2 상한 레벨(dh2)만큼 높은 레벨을 가질 수 있고, 제2 하한 전압(BL2)은 오프-듀티 모니터링 전압(VCLKLM)보다 제2 하한 레벨(dl2)만큼 낮은 레벨을 가질 수 있다. 예시적인 실시 예에서, 제2 상한 레벨(dh2) 및 제2 하한 레벨(dl2)은 동일한 값을 가질 수 있다.
비교 회로(220)는 제1 논리 레벨(예를 들어, 하이 레벨)의 제1 주파수 검출 신호(FR1)를 출력할 수 있다.
도 7 및 도 8b를 참조하면, 모니터링 클락 신호(CLK_M)의 주기(TS_M)보다 클락 신호(CLK)의 주기(TSd)가 짧아질 수 있다. 즉, 모니터링 클락 신호(CLK_M)의 주파수보다 클락 신호(CLK)의 주파수가 커질 수 있다. 클락 신호(CLK)의 하이 레벨 구간(DSd)의 길이가 도 8a의 클락 신호(CLK)의 하이 레벨 구간(DS)의 길이보다 짧아질 수 있다.
클락 신호(CLK)의 주기(TSd)가 짧아짐에 따라 주파수 추출기(210)의 커패시터(Cf)의 전압(CLKSf)의 최대값이 감소하고, 주파수 검출 전압(VCLKF)의 크기도 감소할 수 있다. 따라서, 주파수 검출 전압(VCLKF)은 제2 하한 전압(BL2)보다 작아질 수 있고, 비교 회로(220)는 제2 논리 레벨(예를 들어, 로우 레벨)의 제1 주파수 검출 신호(FR1)를 출력할 수 있다.
도 7 및 도 8c를 참조하면, 모니터링 클락 신호(CLK_M)의 주기(TS_M)보다 클락 신호(CLK)의 주기(TS_i)가 길어질 수 있다. 즉, 모니터링 클락 신호(CLK_M)의 주파수보다 클락 신호(CLK)의 주파수가 작아질 수 있다. 클락 신호(CLK)의 하이 레벨 구간(DSi)의 길이가 도 8a의 클락 신호(CLK)의 하이 레벨 구간(DS)의 길이보다 길어질 수 있다.
클락 신호(CLK)의 주기(TSi)가 길어짐에 따라 주파수 추출기(210)의 커패시터(Cf)의 전압(CLKSf)의 최대값이 증가하고, 주파수 검출 전압(VCLKF)의 크기도 증가할 수 있다. 따라서, 주파수 검출 전압(VCLKF)은 제2 상한 전압(BH2)보다 커질 수 있고, 비교 회로(220)는 제2 논리 레벨의 제1 주파수 검출 신호(FR1)를 출력할 수 있다.
도 8a 내지 도 8c를 참조하면, 클락 신호(CLK)의 주파수는 클락 모니터링 회로(10)가 포함되는 집적 회로의 다양한 동작 속도와 관련되므로, 집적 회로 내에서 클락 신호(CLK)는 정해진 주파수를 갖도록 생성된다. 제1 주파수 검출기(200_1)는 클락 신호(CLK)의 주파수가 과도하게 증가하거나 감소하는 경우를 검출할 수 있고, 클락 신호(CLK) 및 모니터링 클락 신호(CLK_M)의 비정상 상태를 검출할 수 있다.
도 9는 본 개시의 예시적인 실시 예에 따른 집적 회로(1000)를 설명하기 위한 블록도이다.
도 9를 참조하면, 집적 회로(1000)는 클락 모니터링 회로(10), 클락 생성기(20_1, 20_2) 및 컨트롤 로직(30)을 포함할 수 있다. 클락 생성기(20)는 클락 신호들(CLK1, CLK2)을 생성할 수 있다. 예를 들어, 클락 생성기(20)는 제1 오실레이터(20_1), 제2 오실레이터(20_2)를 포함할 수 있다.
도 9에는 클락 생성기(20)에서 2개의 서로 다른 클락 신호들(CLK1, CLK2)이 출력되는 것으로 도시되었으나, 클락 생성기(20)에서 생성되는 클락 신호의 수는 다양하게 변형될 수 있다.
예시적인 실시 예에서, 집적 회로(1000)는 전력 관리 집적 회로(Power Management Integrated Circuit, PMIC)일 수 있고, 집적 회로(1000)는 외부로부터 입력 전압을 수신하고, 복수의 컨슈머들 각각의 구동에 적합한 복수의 출력 전압들을 제공할 수 있다. 예시적인 실시 예에서, 집적 회로(1000)는 다양한 반도체 장치로 구현될 수 있다.
제1 오실레이터(20_1)는 제1 주파수를 갖는 제1 클락 신호(CLK1)를 생성할 수 있고, 제2 오실레이터(20_2)는 제2 주파수를 갖는 제2 클락 신호(CLK2)를 생성할 수 있다. 이 때, 제1 주파수 및 제2 주파수는 상이할 수 있다. 도 9에서는 2개의 오실레이터가 도시되었으나, 본 개시에 따른 집적 회로(1000)는 3개 이상의 오실레이터를 포함할 수도 있다.
클락 모니터링 회로(10)는 제1 클락 신호(CLK1) 및 제2 클락 신호(CLK2) 중 적어도 하나의 클락 신호의 듀티비 변화 및 주파수 변화를 검출할 수 있다. 예를 들어, 클락 모니터링 회로(10)는 모니터링 클락 신호(CLK_M)를 이용하여 제1 클락 신호(CLK1)의 듀티비 변화 및 주파수 변화를 검출할 수 있다. 클락 모니터링 회로(10)는 제1 클락 신호(CLK1)의 듀티비 변화에 따른 제1 듀티비 신호(DRR1) 및 제1 클락 신호(CLK1)의 주파수 변화에 따른 제1 주파수 검출 신호(FR1)를 출력할 수 있다. 또한, 클락 모니터링 회로(10)는 모니터링 클락 신호(CLK_M)의 듀티비 변화에 따른 제2 듀티비 신호(DRR2) 및 모니터링 클락 신호(CLK_M)의 주파수 변화에 따른 제2 주파수 검출 신호(FR2)를 더 출력할 수 있다. 예시적인 실시 예에서, 클락 모니터링 회로(10)는 도 1의 클락 모니터링 회로(10)일 수 있고, 도 2의 제1 듀티비 검출기(100_1) 및 도 5의 제1 듀티비 검출기(100_1a) 중 적어도 하나를 포함하고, 도 6의 제1 주파수 검출기(200_1)를 포함할 수 있다.
컨트롤 로직(30)은 제1 오실레이터(20_1)로부터 제1 클락 신호(CLK1)를 수신하고, 제2 오실레이터(20_2)로부터 제2 클락 신호(CLK2)를 수신할 수 있다. 컨트롤 로직(30)은 클락 모니터링 회로(10)로부터 제1 듀티비 신호(DRR1), 제2 듀티비 신호(DRR2), 제1 주파수 검출 신호(FR1) 및 제2 주파수 검출 신호(FR2)를 수신할 수 있다.
컨트롤 로직(30)은 제1 듀티비 신호(DRR1), 제2 듀티비 신호(DRR2), 제1 주파수 검출 신호(FR1) 및 제2 주파수 검출 신호(FR2)에 기초하여, 제1 클락 신호(CLK1)의 듀티비 변화 및 주파수 변화를 판단할 수 있다. 예를 들어, 제2 논리 레벨(예를 들어, 로우 레벨)의 제1 신호(DRRH1) 및 제1 논리 레벨(예를 들어, 하이 레벨)의 제2 신호(DRRL1)를 포함하는 제1 듀티비 신호(DRR1)를 수신하는 경우, 컨트롤 로직(30)은 제1 클락 신호(CLK1)의 듀티비가 하한 미만인 것으로 판단할 수 있다. 또는, 예를 들어, 제1 논리 레벨의 제1 신호(DRRH1) 및 제2 논리 레벨의 제2 신호(DRRL1)를 포함하는 제1 듀티비 신호(DRR1)를 수신하는 경우, 컨트롤 로직(30)은 제1 클락 신호(CLK1)의 듀티비가 상한 초과인 것으로 판단할 수 있다. 또한, 예를 들어, 제2 논리 레벨의 제1 주파수 검출 신호(FR1)를 수신하는 경우, 컨트롤 로직(30)은 제1 클락 신호(CLK1)의 주파수가 상한 초과이거나 하한 미만인 것으로 판단할 수 있다.
예시적인 실시 예에서, 컨트롤 로직(30)은 제1 클락 신호(CLK1)의 듀티비 및 주파수 중 적어도 하나가 과도하게 변경된 것으로 판단되면, 제1 클락 신호(CLK1)를 복원할 수 있다.
컨트롤 로직(30)은 제1 주파수 검출 신호(FR1) 및 제2 주파수 검출 신호(FR2)에 기초하여, 제2 클락 신호(CLK2)의 주파수 변화를 판단할 수 있다. 예를 들어, 컨트롤 로직(30)은 제1 주파수 및 제2 주파수 사이의 관계에 기초하여, 제2 클락 신호(CLK2)의 주파수 변화를 판단할 수 있다. 또는, 예를 들어, 컨트롤 로직(30)은 모니터링 클락 신호(CLK_M)의 주파수 및 제2 주파수 사이의 관계에 기초하여, 제2 클락 신호(CLK2)의 주파수 변화를 판단할 수 있다.
도 10은 본 개시의 예시적인 실시 예에 따른 집적 회로(1000')를 설명하기 위한 블록도이다.
도 10을 참조하면, 집적 회로(1000')는 클락 모니터링 회로(10'), 위상 고정 루프(Phase Locked Loop, PLL, 20_3) 및 컨트롤 로직(30')을 포함할 수 있다. 예시적인 실시 예에서, 집적 회로(1000')는 전력 관리 집적 회로(PMIC)일 수 있다. 예시적인 실시 예에서, 집적 회로(1000')는 다양한 반도체 장치로 구현될 수 있다.
위상 고정 루프(20_3)는 기준 클락을 입력 받고, 복수의 클락 신호들, 예를 들어, 제1 클락 신호(CLK1) 및 제2 클락 신호(CLK2)를 생성할 수 있다. 이 때, 제1 주파수 및 제2 주파수는 상이할 수 있다.
클락 모니터링 회로(10')는 제1 클락 신호(CLK1) 및 제2 클락 신호(CLK2) 중 적어도 하나의 클락 신호의 듀티비 변화 및 주파수 변화를 검출할 수 있다. 예를 들어, 클락 모니터링 회로(10')는 모니터링 클락 신호(CLK_M)를 이용하여 제1 클락 신호(CLK1)의 듀티비 변화 및 주파수 변화를 검출할 수 있다. 클락 모니터링 회로(10')는 제1 클락 신호(CLK1)의 듀티비 변화에 따른 제1 듀티비 신호(DRR1) 및 제1 클락 신호(CLK1)의 주파수 변화에 따른 제1 주파수 검출 신호(FR1)를 출력할 수 있다. 또한, 클락 모니터링 회로(10')는 모니터링 클락 신호(CLK_M)의 듀티비 변화에 따른 제2 듀티비 신호(DRR2) 및 모니터링 클락 신호(CLK_M)의 주파수 변화에 따른 제2 주파수 검출 신호(FR2)를 더 출력할 수 있다. 예시적인 실시 예에서, 클락 모니터링 회로(10')는 도 1의 클락 모니터링 회로(10)일 수 있고, 도 2의 제1 듀티비 검출기(100_1) 및 도 5의 제1 듀티비 검출기(100_1a) 중 적어도 하나를 포함하고, 도 6의 제1 주파수 검출기(200_1)를 포함할 수 있다.
컨트롤 로직(30')은 위상 고정 루프(20_3)로부터 제1 클락 신호(CLK1) 및 제2 클락 신호(CLK2)를 수신할 수 있다. 컨트롤 로직(30')은 클락 모니터링 회로(10')로부터 제1 듀티비 신호(DRR1), 제2 듀티비 신호(DRR2), 제1 주파수 검출 신호(FR1) 및 제2 주파수 검출 신호(FR2)를 수신할 수 있다.
컨트롤 로직(30')은 제1 듀티비 신호(DRR1), 제2 듀티비 신호(DRR2), 제1 주파수 검출 신호(FR1) 및 제2 주파수 검출 신호(FR2)에 기초하여, 제1 클락 신호(CLK1)의 듀티비 변화 및 주파수 변화를 판단할 수 있다. 예시적인 실시 예에서, 컨트롤 로직(30')은 제1 클락 신호(CLK1)의 듀티비 및 주파수 중 적어도 하나가 과도하게 변경된 것으로 판단되면, 제1 클락 신호(CLK1)를 복원할 수 있다.
컨트롤 로직(30')은 제1 주파수 검출 신호(FR1) 및 제2 주파수 검출 신호(FR2)에 기초하여, 제2 클락 신호(CLK2)의 주파수 변화를 판단할 수 있다. 제1 클락 신호(CLK1)와 제2 클락 신호(CLK2) 사이의 관계, 예를 들어, 제1 주파수 및 제2 주파수 사이의 관계에 기초하여, 제2 클락 신호(CLK2)의 주파수 변화도 판단할 수 있다.
도 11은 본 개시의 예시적인 실시 예에 따 전자 장치(2000)를 나타내는 블록도이다.
도 11을 참조하면, 전자 장치(2000)는 전력 관리 장치(2100), AP(2200), 입력 장치(2300), 디스플레이(2400), 메모리(2500) 및 배터리(2600)를 포함할 수 잇다. 예를 들어, 전자 장치(2000)는 자동차에 포함된 장치일 수 있고, 또는, 전자 장치(2000)는 스마트 폰(smartphone), PC(personal computer), 태블릿 PC(tablet PC), 넷북(netbook), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어 등일 수 있다. 또한, 전자 장치(2000)는 전자 팔찌, 전자 목걸이 등과 같은 웨어러블 장치(wearable device) 일 수도 있다.
전력 관리 장치(2100)는 배터리(2600)로부터 전력을 공급받고, AP(2200), 입력 장치(2300), 디스플레이(2400) 또는 메모리(2500)의 전력을 관리할 수 있다. 예시적인 실시 예에서, 전력 관리 장치(2100)는 도 9의 집적 회로(1000) 및 도 10의 집적 회로(1000') 중 적어도 하나를 포함할 수 있다.
AP(2200)는 전자 장치(2000)의 전반적인 동작을 제어한다. 구체적으로, AP(2200)는 입력 장치(2300)에 의하여 발생한 입력 신호에 따라 메모리(2500)에 저장된 데이터를 디스플레이(2400)를 통하여 디스플레이할 수 있다. 예를 들어, 입력 장치(2300)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Claims (10)
- 제1 상한 전압 및 제1 하한 전압을 이용하여 클락 신호의 듀티비의 변화를 검출하는 제1 듀티비 검출기;
제2 상한 전압 및 제2 하한 전압을 이용하여 모니터링 클락 신호의 듀티비의 변화를 검출하는 제2 듀티비 검출기; 및
상기 제2 상한 전압 및 상기 제2 하한 전압을 이용하여 상기 클락 신호의 주파수 변화를 검출하는 제1 주파수 검출기; 를 포함하고,
상기 제1 상한 전압은 상기 클락 신호의 듀티비에 대응하는 전압으로부터 제1 상한 레벨만큼 높은 레벨을 갖고, 상기 제1 하한 전압은 상기 클락 신호의 듀티비에 대응하는 전압으로부터 제1 하한 레벨만큼 낮은 레벨을 갖고,
상기 제2 상한 전압은 상기 모니터링 클락 신호의 듀티비에 대응하는 전압으로부터 제2 상한 레벨만큼 높은 레벨을 갖고, 상기 제2 하한 전압은 상기 모니터링 클락 신호의 듀티비에 대응하는 전압으로부터 제2 하한 레벨만큼 낮은 레벨을 갖는 것을 특징으로 하는 클락 모니터링 회로. - 제1 항에 있어서,
상기 제1 상한 전압 및 상기 제1 하한 전압을 이용하여 상기 모니터링 클락 신호의 주파수 변화를 검출하는 제2 주파수 검출기를 더 포함하는 것을 특징으로 하는 클락 모니터링 회로. - 제1 항에 있어서,
상기 제1 듀티비 검출기는,
상기 클락 신호의 로우 레벨 구간의 길이에 대응하는 오프-듀티 폭 전압을 생성하는 로우 레벨 검출기;
상기 클락 신호의 하이 레벨 구간의 길이에 대응하는 온-듀티 폭 전압을 생성하는 하이 레벨 검출기;
상기 오프-듀티 폭 전압을 수신하여 상기 제1 상한 전압 및 상기 제1 하한 전압을 생성하는 경계 전압 생성기; 및
상기 온-듀티 폭 전압을 상기 제1 상한 전압 및 상기 제1 하한 전압과 비교하고, 상기 클락 신호의 듀티비 변화에 대응하는 듀티 검출 신호를 출력하는 비교 회로;를 포함하는 것을 특징으로 하는 클락 모니터링 회로. - 제1 항에 있어서,
상기 제1 듀티비 검출기는,
상기 클락 신호의 로우 레벨 구간에 대응하는 오프-듀티 폭 전압을 생성하는 로우 레벨 검출기;
상기 클락 신호의 하이 레벨 구간에 대응하는 온-듀티 폭 전압을 생성하는 하이 레벨 검출기;
상기 온-듀티 폭 전압을 수신하여 상기 제1 상한 전압 및 상기 제1 하한 전압을 생성하는 경계 전압 생성기; 및
상기 오프-듀티 폭 전압을 상기 제1 하한 전압 및 상기 제1 하한 전압과 비교하고, 상기 클락 신호의 듀티비 변화에 대응하는 듀티 검출 신호를 출력하는 비교 회로;를 포함하는 것을 특징으로 하는 클락 모니터링 회로. - 제1 항에 있어서,
상기 제1 주파수 검출기는,
상기 클락 신호의 주파수에 대응하는 주파수 검출 전압을 생성하는 주파수 추출기; 및
상기 주파수 검출 전압을 상기 제2 상한 전압 및 상기 제2 하한 전압과 비교하고, 상기 클락 신호의 주파수 변화에 대응하는 주파수 검출 신호를 출력하는 비교 회로; 를 포함하는 것을 특징으로 하는 클락 모니터링 회로. - 클락 신호의 특성을 모니터링하는 클락 모니터링 회로를 포함하는 집적 회로에 있어서,
상기 클락 모니터링 회로는,
제1 상한 전압 및 제1 하한 전압을 이용하여 제1 클락 신호의 듀티비의 변화에 따른 제1 듀티 검출 신호를 출력하는 제1 듀티비 검출기;
제2 상한 전압 및 제2 하한 전압을 이용하여 모니터링 클락 신호의 듀티비의 변화에 따른 제2 듀티 검출 신호를 출력하는 제2 듀티비 검출기; 및
상기 제2 상한 전압 및 상기 제2 하한 전압을 이용하여 상기 제1 클락 신호의 주파수 변화에 따른 제1 주파수 검출 신호를 출력하는 제1 주파수 검출기;를 포함하고,
상기 제1 상한 전압은 상기 제1 클락 신호의 듀티비에 대응하는 전압으로부터 제1 상한 레벨만큼 높은 레벨을 갖고, 상기 제1 하한 전압은 상기 제1 클락 신호의 듀티비에 대응하는 전압으로부터 제1 하한 레벨만큼 낮은 레벨을 갖고,
상기 제2 상한 전압은 상기 모니터링 클락 신호의 듀티비에 대응하는 전압으로부터 제2 상한 레벨만큼 높은 레벨을 갖고, 상기 제2 하한 전압은 상기 모니터링 클락 신호의 듀티비에 대응하는 전압으로부터 제2 하한 레벨만큼 낮은 레벨을 갖는 것을 특징으로 하는 집적 회로. - 제6 항에 있어서,
상기 집적 회로는,
상기 제1 클락 신호를 생성하는 제1 오실레이터; 및
상기 제1 클락 신호와 상이한 주파수를 갖는 제2 클락 신호를 생성하는 제2 오실레이터; 를 더 포함하고,
상기 클락 모니터링 회로는 상기 제1 오실레이터로부터 상기 제1 클락 신호를 수신하는 것을 특징으로 하는 집적 회로. - 제6 항에 있어서,
상기 집적 회로는,
서로 다른 주파수를 갖는 복수의 클락 신호들을 생성하는 위상 고정 루프(Phase Locked Loop, PLL)을 더 포함하고,
상기 클락 모니터링 회로는 상기 위상 고정 루프로부터 상기 제1 클락 신호를 수신하는 것을 특징으로 하는 집적 회로. - 제6 항에 있어서,
상기 제1 주파수 검출기는,
상기 제1 클락 신호의 주파수에 대응하는 주파수 검출 전압을 생성하는 주파수 추출기; 및
상기 주파수 검출 전압을 상기 제2 하한 전압 및 상기 제2 상한 전압과 비교하고, 상기 제1 주파수 검출 신호를 출력하는 비교 회로; 를 포함하는 것을 특징으로 하는 집적 회로. - 클락 신호를 생성하는 클락 생성기; 및
상기 클락 신호의 듀티비 및 주파수를 모니터링하는 클락 모니터링 회로; 를 포함하고,
상기 클락 모니터링 회로는,
상기 클락 신호의 듀티비 변화를 검출하는 제1 듀티비 검출기;
모니터링 클락 신호의 듀티비 변화를 검출하는 제2 듀티비 검출기;
상기 클락 신호의 주파수 변화를 검출하는 제1 주파수 검출기; 및
상기 모니터링 클락 신호의 주파수 변화를 검출하는 제2 주파수 검출기;를 포함하고,
상기 제2 주파수 검출기는 상기 제1 듀티비 검출기로부터 생성된 제1 상한 전압 및 제1 하한 전압을 이용하여 상기 모니터링 클락 신호의 주파수 변화를 검출하고,
상기 제1 주파수 검출기는 상기 제2 듀티비 검출기로부터 생성된 제2 상한 전압 및 제2 하한 전압을 이용하여 상기 클락 신호의 주파수 변화를 검출하는 것을 특징으로 하는 집적 회로.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190069557A KR102661933B1 (ko) | 2019-06-12 | 2019-06-12 | 클락 모니터링 회로, 및 이를 포함하는 집적 회로 및 이를 포함하는 반도체 장치 |
| US16/815,503 US11194359B2 (en) | 2019-06-12 | 2020-03-11 | Clock monitoring circuit and integrated circuit including the same |
| CN202010503953.5A CN112087223A (zh) | 2019-06-12 | 2020-06-05 | 时钟监控电路和包括时钟监控电路的集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190069557A KR102661933B1 (ko) | 2019-06-12 | 2019-06-12 | 클락 모니터링 회로, 및 이를 포함하는 집적 회로 및 이를 포함하는 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200142375A KR20200142375A (ko) | 2020-12-22 |
| KR102661933B1 true KR102661933B1 (ko) | 2024-04-29 |
Family
ID=73735651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190069557A KR102661933B1 (ko) | 2019-06-12 | 2019-06-12 | 클락 모니터링 회로, 및 이를 포함하는 집적 회로 및 이를 포함하는 반도체 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11194359B2 (ko) |
| KR (1) | KR102661933B1 (ko) |
| CN (1) | CN112087223A (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113970375B (zh) * | 2021-09-10 | 2023-12-19 | 北方广微科技有限公司 | 一种应用于非制冷红外焦平面读出电路的时序保护电路 |
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Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6552578B1 (en) | 2002-06-10 | 2003-04-22 | Pericom Semiconductor Corp. | Power down circuit detecting duty cycle of input signal |
| KR100629374B1 (ko) | 2003-12-23 | 2006-09-29 | 삼성전자주식회사 | 듀티 사이클 보정회로 및 방법 |
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| KR101367681B1 (ko) | 2012-05-30 | 2014-02-26 | 삼성전기주식회사 | 신호 듀티 검출 장치 및 이를 갖는 모터 구동 장치 |
| CN103781671B (zh) | 2012-06-12 | 2015-04-08 | 松下电器产业株式会社 | 电动机控制系统、电动机控制方法以及电动机控制装置 |
| US9503104B2 (en) | 2014-06-11 | 2016-11-22 | Texas Instruments Incorporated | Low power loss of lock detector |
| KR20170045768A (ko) | 2015-10-19 | 2017-04-28 | 에스케이하이닉스 주식회사 | 듀티 싸이클 감지 회로 |
| KR102279606B1 (ko) * | 2017-10-26 | 2021-07-21 | 에스케이하이닉스 주식회사 | 듀티 싸이클 감지기 및 위상 차이 감지기 |
-
2019
- 2019-06-12 KR KR1020190069557A patent/KR102661933B1/ko active IP Right Grant
-
2020
- 2020-03-11 US US16/815,503 patent/US11194359B2/en active Active
- 2020-06-05 CN CN202010503953.5A patent/CN112087223A/zh active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003514317A (ja) | 1999-11-19 | 2003-04-15 | アトメル・コーポレイション | デジタル周波数モニタリング |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20200142375A (ko) | 2020-12-22 |
| US11194359B2 (en) | 2021-12-07 |
| CN112087223A (zh) | 2020-12-15 |
| US20200393867A1 (en) | 2020-12-17 |
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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