JP6013221B2 - 集積回路装置 - Google Patents

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Description

本発明は、集積回路装置に関し、特に、発振器が多重化された集積回路装置に関する。
集積回路装置には、高いレベルでの機能安全が求められるものがある。例えば、車載向けＩＣ（integrated circuit）は、機能安全に対する要求が高く、自動車の電気/電子に関する機能安全についての国際規格として、ＩＳＯ２６２６２が定められている。
一般には、機能安全には、次のような段階があるとされている。
段階１：異常を検出し動作を停止すること。
段階２：異常を検出した場合に、正常な回路に切替えるなどして動作を維持すること。
自動車及び電装品の製造者は、現在、段階１の実現を進めると共に、将来的には段階２を目指し、その機能の実現を目指している。
このような背景から、車載向けＩＣにおいても、現在、内部の回路が異常となった際の機能安全が求められている。例えば、車載向けＩＣにおいては、２重化などが進められ、片方が異常であれば機能を停止する設計がなされることがある。更には、車載向けＩＣにおいても、段階２の実現を目指し、より高い安全性能を実現することが望まれている。
発振器は、集積回路における主要な構成要素の一つであり、発振器においても機能安全を実現することが求められている。このような背景から、発振器が多重化された構成の半導体装置が提案されている。
例えば、特開２００６−２５２０８６号公報は、３つの発振器を備えた多重化タイマ装置を開示している。この公報に開示された多重化タイマ装置は、３つの発振器と、それぞれの発振器に接続された３つのタイマカウンタとを備えている。該タイマ装置は、３つのタイマカウンタのカウント値の平均値と各タイマカウンタのカウント値とを比較し、最も平均値に近いカウント値を選択してタイマ出力信号として使用するように構成されている。当該タイマ装置は、一つのタイマカウンタの精度劣化や故障を検知し、かつ、３つのタイマカウンタのうちで最も精度の高いものを使うことで動作を継続することができる。
しかしながら、当該多重化タイマ装置は、平均値との比較という動作を行うため、構成上、３つ以上の発振器を必要とする。これは、回路規模の増大を招くため好ましくない。
一方、特開２０１０−２０５１５４号公報は、２つの発振器を用いてクロック系を多重化した構成の情報処理装置を開示している。この公報に記載された情報処理装置は、それぞれにクロック源を備える２つのクロックボードと、複数のシステムボードとを備えている。２つのクロックボードの一方が運用系クロックの生成に使用され、他方が待機系クロックの生成に使用され、生成された運用系クロックと待機系クロックとは、各システムボードに供給される。各システムボードには、運用系クロックの供給の有無を検出するクロック検出回路が設けられ、クロック検出回路によって運用系クロックが停止していることが検出されると、使用されるクロックが、運用系クロックから待機系クロックに切り換えられる。
特開２００６−２５２０８６号公報 特開２０１０−２０５１５４号公報
しかしながら、特開２０１０−２０５１５４号公報に開示された技術では、運用系クロックが停止していること（即ち、運用系クロックの生成に用いられる発振器が発振を停止していること）は検出できるが、運用系クロックの周波数、即ち、クロック源の発振周波数の過度の上昇又は低下は検出できない。これは、発振器の特質を考慮すると問題である。発振器は、一般に、長時間の動作による劣化によって発振周波数が変動する性質を有している。詳細には、ある構成の発振器は、長時間の動作後に発振周波数が上昇する性質を有しており、別の構成の発振器は、長時間の動作後に発振周波数が低下する性質を有している。発振周波数が上昇する場合、低下する場合のいずれにおいても、発振周波数の過度の上昇又は低下に対応した発振器の多重化が行われることが好ましい。特開２０１０−２０５１５４号公報に開示された技術では、長時間の動作後の発振周波数の上昇又は低下に対応することはできない。
このように、従来技術には、発振器の数を低減させるという要求と、発振周波数の過度の変動に対応するという要求とを同時に満たすことができないという問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施形態では、集積回路装置が、第１クロック信号、第２クロック信号を生成する２つの発振器を備えている。当該集積回路装置は、第１クロック信号、第２クロック信号の周波数の比較を行うと共に、それぞれの周波数が許容周波数範囲に入っているかを監視するように構成される。出力クロック信号は、第１クロック信号、第２クロック信号のそれぞれが許容周波数範囲に入っているか、及び、第１クロック信号、第２クロック信号の周波数の比較の結果に応じて、第１クロック信号、第２クロック信号のうちから選択される。
上記実施形態によれば、発振器を多重化した集積回路装置について、発振器の数を低減させるという要求と、発振周波数の過度の変動に対応するという要求とを同時に満たすことができる。
一実施形態の集積回路装置の構成を示すブロック図である。 一実施形態における発振器の構成を示す回路図である。 一実施形態における検出器の構成を示す回路図である。 クロック信号の周波数が許容周波数範囲にある場合の図３の検出器の動作を示すタイミングチャートである。 クロック信号の周波数が許容周波数範囲の上限周波数よりも高い場合の図３の検出器の動作を示すタイミングチャートである。 クロック信号の周波数が許容周波数範囲の下限周波数よりも低い場合の図３の検出器の動作を示すタイミングチャートである。 クロック信号がＬｏｗレベルに固定された場合の図３の検出器の動作を示すタイミングチャートである。 一実施形態における監視回路の構成を示すブロック図である。 一実施形態における比較回路の構成を示すブロック図である。 一実施形態における比較回路の判定回路の動作を示す真理値表である。 ２つのクロック信号の周波数の間に有意な差異がないと検出される場合の一実施形態における比較回路の動作を示すタイミングチャートである。 ２つのクロック信号の周波数の間に有意な差異がないと検出される場合の一実施形態における比較回路の動作を示すタイミングチャートである。 クロック信号の周波数の間に有意な差異があると検出される場合の一実施形態における比較回路の動作を示すタイミングチャートである。 クロック信号の周波数の間に有意な差異があると検出される場合の一実施形態における比較回路の動作を示すタイミングチャートである。 一実施形態におけるセレクタの動作を示す真理値表である。 本実施形態の変形例における発振器の構成を示す回路図である。 図１２の構成の発振器が用いられる場合の比較回路の判定回路の動作を示す真理値表である。 本実施形態の他の変形例における、比較回路の判定回路の構成を示す回路図である。 本実施形態の更に他の変形例における、比較回路の判定回路の構成を示す回路図である。 当該更に他の変形例における発振器の構成を示す回路図である。 当該更に他の変形例における比較回路の判定回路の動作を示す真理値表である。 図１の構成の集積回路装置の変形例を示すブロック図である。 図１８の構成の集積回路装置において使用される監視回路の構成を示すブロック図である。
図１は、一実施形態の集積回路装置の構成を示すブロック図である。本実施形態の集積回路装置は、クロック生成回路として構成されており、２つの発振器１−１、１−２と、検出器２−１、２−２と、監視回路３−１、３−２と、ＡＮＤゲート４−１、４−２と、比較回路５と、セレクタ６とを備えている。
当該クロック生成回路の各回路は、概略的には、下記のような動作を行う。発振器１−１、１−２は、それぞれ、クロック信号ＯＳＣ１、ＯＳＣ２を生成する。発振器１−１、１−２は、それぞれ独立に制御され、ほぼ同じ周波数になるように調整される。検出器２−１、監視回路３−１、及び、ＡＮＤゲート４−１は、クロック信号ＯＳＣ１の周波数が、特定の許容周波数範囲（クロック生成回路の仕様から許容される周波数の範囲）に入っているかを監視する第１周波数監視部７−１を構成している。同様に、検出器２−２、監視回路３−２、及び、ＡＮＤゲート４−２は、クロック信号ＯＳＣ２の周波数が、当該許容周波数範囲に入っているかを確認する第２周波数監視部７−２を構成している。比較回路５は、発振器１−１、１−２のクロック信号ＯＳＣ１、ＯＳＣ２の周波数を比較する。セレクタ６は、クロック信号ＯＳＣ１、ＯＳＣ２のうちの一方を選択し、選択したクロック信号を出力クロック信号ＣＬＫＯＵＴとして出力する。
後に詳細に説明するように、本実施形態では、発振器１−１、１−２が長時間の動作による劣化によって発振周波数（即ち、クロック信号ＯＳＣ１、ＯＳＣ２の周波数）が上昇するように構成されており、セレクタ６は、基本的には、劣化が小さい発振器によって生成されたクロック信号、即ち、周波数が低いクロック信号を選択する。ただし、セレクタ６は、クロック信号ＯＳＣ１、ＯＳＣ２の一方の周波数が許容周波数範囲に入っていない場合、他方のクロック信号を出力クロック信号ＣＬＫＯＵＴとして選択する。また、クロック信号ＯＳＣ１、ＯＳＣ２の両方の周波数が許容周波数範囲に入っていない場合には、セレクタ６は、出力クロック信号ＣＬＫＯＵＴを出力しない。この場合、セレクタ６は、出力クロック信号ＣＬＫＯＵＴを出力する出力端子を、特定の状態（例えば、Ｌｏｗレベルやハイインピーダンス状態）に固定する。
このような構成の本実施形態のクロック生成回路は、クロック信号ＯＳＣ１、ＯＳＣ２の周波数の比較を行うと共に、それぞれの周波数を監視するように構成されるため、発振器の数を抑制した構成で（即ち、２つの発振器のみを用いた構成で）、異常の発生時のクロック信号の切り替えを行うことができる。このため、本実施形態のクロック生成回路は、発振器の数を低減させるという要求と、発振周波数の過度の変動に対応するという要求とを同時に満たすことができる。以下、本実施形態のクロック生成回路の各回路の構成と動作について詳細に説明する。
図２は、発振器１−１、１−２の構成の例を示す回路図である。図２には、発振器１−１の構成が図示されているが、発振器１−２も同一の構成を有している。本実施形態では、発振器１−１、１−２は、それぞれ、オペアンプ１１と、遅延素子１２と、抵抗素子１３と、容量素子１４とを備えている。遅延素子１２と抵抗素子１３とは、オペアンプ１１の出力と反転入力の間に、直列に接続されており、容量素子１４は、オペアンプ１１の反転入力と接地端子の間に接続されている。オペアンプ１１の非反転入力（正転入力）には、特定の電圧レベルを有する基準電位ＲＥＦが入力される。このような構成の発振器１−１、１−２では、遅延素子１２、抵抗素子１３、及び、容量素子１４によって正帰還ループが形成され、オペアンプ１１の出力からクロック信号ＯＳＣ１又はＯＳＣ２が出力されることになる。図２の構成の発振器の発振周波数は、容量素子１４の容量に依存しており、容量素子１４の容量が大きいほど、発振周波数が低くなる。
このような構成の発振器１−１、１−２は、長時間の動作によって発振周波数が上昇する。本実施形態のクロック生成回路が半導体装置に集積化される場合、容量素子１４としては、一般に、ＭＯＳ（metal oxide semiconductor）キャパシタ、より一般的には、ＭＩＳ（metal insulator semiconductor）構造のキャパシタが用いられることになる。ＭＯＳキャパシタが容量素子１４として用いられる場合、発振器１−１、１−２を長時間動作させると、容量素子１４の容量が劣化により小さくなる。この結果、図２の構成の発振器１−１、１−２は、長時間の動作によって発振周波数が上昇することになる。即ち、発振器１−１、１−２のうち、一方の発振周波数が低い場合、当該一方の発振器は、劣化が小さいことになる。
検出器２−１は、クロック信号ＯＳＣ１の周波数に依存した波形を有する検出信号ＤＥＴＬ１、ＤＥＴＨ１を生成し、検出器２−２は、クロック信号ＯＳＣ２の周波数に依存した波形を有する検出信号ＤＥＴＬ２、ＤＥＴＨ２を生成する。図３は、検出器２−１の構成の例を示す回路図である。なお、入出力される信号が異なるだけで、検出器２−２も同一の構成を有している。検出器２−１は、ＮＭＯＳトランジスタ２１と、定電流源２２と、容量素子２３と、比較器として用いられるオペアンプ２４、２５とを備えている。ＮＭＯＳトランジスタ２１は、そのソースが接地端子に接続され、そのドレインがノードＮ１に接続され、ゲートにはクロック信号ＯＳＣ１が供給される。定電流源２２は、電源端子とノードＮ１の間に接続される。容量素子２３は、ノードＮ１と接地端子の間に接続される。オペアンプ２４の非反転入力には基準電位ＲＥＦＬが供給され、反転入力はノードＮ１に接続されている。また、オペアンプ２５の非反転入力はノードＮ１に接続され、反転入力には基準電位ＲＥＦＨが供給される。ここで、基準電位ＲＥＦＬ、ＲＥＦＨは、基準電位ＲＥＦＬが基準電位ＲＥＦＨよりも高いように設定される。オペアンプ２４の出力信号が、検出信号ＤＥＴＬ１として用いられ、オペアンプ２５の出力信号が、検出信号ＤＥＴＨ１として用いられる。
このような構成の検出器２−１は、クロック信号ＯＳＣ１の周波数に依存した波形を有する検出信号ＤＥＴＬ１、ＤＥＴＨ１を生成する。ここで、検出信号ＤＥＴＬ１は、クロック信号ＯＳＣ１の周波数が、特定の下限周波数ｆＬよりも高いか否かに依存した波形を有しており、検出信号ＤＥＴＨ１は、クロック信号ＯＳＣ１の周波数が、特定の上限周波数ｆＨよりも高いか否かに依存した波形を有している。下限周波数ｆＬから上限周波数ｆＨまでの周波数範囲をクロック信号ＯＳＣ１の許容周波数範囲として定めた場合、検出信号ＤＥＴＬ１、ＤＥＴＨ１の波形を監視することにより、クロック信号ＯＳＣ１が許容周波数範囲内にあるか否かを判断することができる。
ここで、下限周波数ｆＬは、基準電位ＲＥＦＬに依存して決まり、上限周波数ｆＨは、基準電位ＲＥＦＨに依存して決まる。これは、基準電位ＲＥＦＬ、ＲＥＦＨを調節することにより、許容周波数範囲の下限周波数ｆＬ、上限周波数ｆＨを設定できることを意味している。
図４Ａ〜図４Ｄは、図３の構成の検出器２−１の動作を示すタイミングチャートであり、クロック信号ＯＳＣ１の周波数と検出信号ＤＥＴＬ１、ＤＥＴＨ１の波形との関係を示している。ここで、図４Ａは、クロック信号ＯＳＣ１の周波数が下限周波数ｆＬより高く上限周波数ｆＨより低い場合（即ち、許容周波数範囲にある場合）の検出器２−１の動作を示している。図４Ｂは、クロック信号ＯＳＣ１の周波数が上限周波数ｆＨより高い場合の検出器２−１の動作を示しており、図４Ｃは、クロック信号ＯＳＣ１の周波数が下限周波数ｆＬより低い場合の検出器２−１の動作を示している。更に、図４Ｄは、クロック信号ＯＳＣ１が接地レベルに固定された場合の検出器２−１の動作を示している。なお、図４Ａ〜図４Ｄにおいて、ＶＣＨＧは、ノードＮ１の電位（即ち、容量素子２３に充電されている電圧）を示している。
クロック信号ＯＳＣ１がＨｉｇｈレベルである期間には、ＮＭＯＳトランジスタ２１がオン状態になり、容量素子２３が放電される。これにより、ノードＮ１の電位ＶＣＨＧは、接地レベルになる。この場合、ノードＮ１の電位ＶＣＨＧが基準電位ＲＥＦＬより低いので、オペアンプ２４から出力される検出信号ＤＥＴＬ１は、Ｈｉｇｈレベルになる。また、ノードＮ１の電位ＶＣＨＧが基準電位ＲＥＦＨより低いので、オペアンプ２５から出力される検出信号ＤＥＴＬ１は、Ｌｏｗレベルになる。
クロック信号ＯＳＣ１がＬｏｗレベルである期間には、ＮＭＯＳトランジスタ２１がオフ状態になり、定電流源２２から出力される定電流が、容量素子２３に供給されて容量素子２３が充電される。これにより、ノードＮ１の電位ＶＣＨＧが一定の速度で上昇する。即ち、電位ＶＣＨＧの波形は、ランプ波形になる。ノードＮ１の電位ＶＣＨＧが基準電位ＲＥＦＨを超えると、検出信号ＤＥＴＨ１がＬｏｗレベルからＨｉｇｈレベルになる。ノードＮ１の電位ＶＣＨＧが、更に、基準電位ＲＥＦＬを超えると、検出信号ＤＥＴＬ１がＨｉｇｈレベルからＬｏｗレベルになる。クロック信号ＯＳＣ１がＨｉｇｈレベルに戻ると、ノードＮ１の電位ＶＣＨＧが接地レベルに戻り、検出信号ＤＥＴＨ１はＬｏｗレベルに、検出信号ＤＥＴＬ１はＨｉｇｈレベルに戻る。
このような動作の結果、検出信号ＤＥＴＬ１、ＤＥＴＨ１は、クロック信号ＯＳＣ１の周波数に依存した波形を有するように生成される。詳細には、検出信号ＤＥＴＬ１は、クロック信号ＯＳＣ１の周波数が下限周波数ｆＬよりも高い場合にＨｉｇｈレベルに固定され、下限周波数ｆＬよりも低い場合には、少なくとも一時的にＬｏｗレベルになる。検出信号ＤＥＴＬ１がＬｏｗレベルになることは、クロック信号ＯＳＣ１の周波数が下限周波数ｆＬよりも低くなる異常が発生していることを意味している。
また、検出信号ＤＥＴＨ１は、クロック信号ＯＳＣ１の周波数が上限周波数ｆＨよりも高い場合には常にＬｏｗレベルになり、上限周波数ｆＨよりも低い場合には特定の周波数でパルスが現れる信号（即ち、特定の周波数でＨｉｇｈレベルとＬｏｗレベルを繰り返す信号）になる。ここで、クロック信号ＯＳＣ１の周波数が上限周波数ｆＨよりも低い場合の検出信号ＤＥＴＨ１の周波数は、クロック信号ＯＳＣ１の周波数に一致している。また、クロック信号ＯＳＣ１がＬｏｗレベルに固定される場合には、検出信号ＤＥＴＨ１は、Ｈｉｇｈレベルに固定される信号になる。監視回路３−１、及び、ＡＮＤゲート４−１は、クロック信号ＯＳＣ１の周波数に依存した波形を有する検出信号ＤＥＴＬ１、ＤＥＴＨ１から、クロック信号ＯＳＣ１の周波数が許容周波数範囲にあるかを判断する機能を有している。
検出器２−２が検出器２−１と同一の構成を有しているから、検出信号ＤＥＴＬ２、ＤＥＴＨ２も、同様に、クロック信号ＯＳＣ２の周波数に依存した波形を有するように生成される。詳細には、検出信号ＤＥＴＬ２は、クロック信号ＯＳＣ２の周波数が下限周波数ｆＬよりも高い場合にＨｉｇｈレベルに固定され、下限周波数ｆＬよりも低い場合には、少なくとも一時的にＬｏｗレベルになる。また、検出信号ＤＥＴＨ２は、クロック信号ＯＳＣ２の周波数が上限周波数ｆＨよりも高い場合には常にＬｏｗレベルになり、上限周波数ｆＨよりも低い場合には特定の周波数でパルスが現れる信号（即ち、特定の周波数でＨｉｇｈレベルとＬｏｗレベルを繰り返す信号）になる。ここで、クロック信号ＯＳＣ２の周波数が上限周波数ｆＨよりも低い場合の検出信号ＤＥＴＨ２の周波数は、クロック信号ＯＳＣ２の周波数に一致している。また、クロック信号ＯＳＣ２がＬｏｗレベルに固定される場合には、検出信号ＤＥＴＨ２は、Ｈｉｇｈレベルに固定される信号になる。監視回路３−２、及び、ＡＮＤゲート４−２は、クロック信号ＯＳＣ２の周波数に依存した波形を有する検出信号ＤＥＴＬ２、ＤＥＴＨ２から、クロック信号ＯＳＣ２の周波数が許容周波数範囲にあるかを判断する機能を有している。
監視回路３−１、３−２は、それぞれ、検出信号ＤＥＴＨ１、ＤＥＴＨ２を監視し、検出信号ＤＥＴＨ１、ＤＥＴＨ２に応答してクロック信号ＯＳＣ１、ＯＳＣ２が上限周波数ｆＨよりも高いか否かを示すモニタ信号ＭＯＮ１、ＭＯＮ２を生成する。図５は、監視回路３−１の構成を示すブロック図である。監視回路３−１は、カウンタ３１と、一致回路３２と、Ｄフリップフロップ３３とを備えている。カウンタ３１は、クロック信号ＯＳＣ２のクロックパルスをカウントする。ここで、カウンタ３１は、検出信号ＤＥＴＨ１がＨｉｇｈレベルになるとリセットされる。一致回路３２は、カウンタ３１のカウント値が所定値になると、出力信号がＨｉｇｈレベルになるように構成されている。カウンタ３１のカウント値が該所定値未満である場合には、一致回路３２の出力信号はＬｏｗレベルになる。Ｄフリップフロップ３３は、クロック信号ＯＳＣ２に同期して一致回路３２の出力信号をラッチする信号である。Ｄフリップフロップ３３の反転出力／Ｑから出力される信号が、モニタ信号ＭＯＮ１として使用される。
本実施形態では、カウンタ３１として３ビットカウンタが使用され、一致回路３２は、カウンタ３１のカウンタ値が７（＝「１１１」）となったとき、その出力信号をＨｉｇｈレベルにする。即ち、クロック信号ＯＳＣ２の７周期の間、検出信号ＤＥＴＨ１がＨｉｇｈレベルに維持されている場合、一致回路３２の出力信号がＨｉｇｈレベルになり、モニタ信号ＭＯＮ１がＬｏｗレベルになる。モニタ信号ＭＯＮ１がＬｏｗレベルになることは、クロック信号ＯＳＣ１の周波数が上限周波数ｆＨよりも高くなる異常が発生していることを示している。なお、入出力される信号が異なるだけで、監視回路３−２も監視回路３−１と同一の構成を有しており、同様の動作を行う。
ＡＮＤゲート４−１は、検出信号ＤＥＴＬ１とモニタ信号ＭＯＮ１の論理積に対応する出力信号を生成する。ＡＮＤゲート４−１の出力信号が、クロック信号ＯＳＣ１の周波数が許容周波数範囲にあるか否かを示すクロック正常信号ＯＳＣ１ＧＤとして使用される。クロック信号ＯＳＣ１の周波数が許容周波数範囲から外れる異常が発生した場合、検出信号ＤＥＴＬ１とモニタ信号ＭＯＮ１の少なくとも一方がＬｏｗレベルになるから、クロック正常信号ＯＳＣ１ＧＤが、常時にＨｉｇｈレベルに維持されることは、クロック信号ＯＳＣ１の周波数が許容周波数範囲にあることを意味している。同様に、ＡＮＤゲート４−２は、検出信号ＤＥＴＬ２とモニタ信号ＭＯＮ２の論理積に対応する出力信号を生成する。ＡＮＤゲート４−２の出力信号が、クロック信号ＯＳＣ２の周波数が許容周波数範囲にあるか否かを示すクロック正常信号ＯＳＣ２ＧＤとして使用される。
比較回路５は、クロック信号ＯＳＣ１、ＯＳＣ２の周波数を比較し、比較の結果に応じて選択信号ＳＥＬを出力する。本実施形態では、クロック信号ＯＳＣ１の周波数が、クロック信号ＯＳＣ２の周波数と差異がないと検出された場合、又は、クロック信号ＯＳＣ２の周波数よりも低いと検出された場合、選択信号ＳＥＬがＨｉｇｈレベルに設定される。また、クロック信号ＯＳＣ２の周波数が、クロック信号ＯＳＣ１の周波数よりも低いと検出された場合、選択信号ＳＥＬがＬｏｗレベルに設定される。
図６は、比較回路５の構成の例を示すブロック図である。比較回路５は、カウンタ４１−１、４１−２と、一致回路４２−１、４２−２、４３−１、４３−２と、レジスタ４４−１、４４−２と、判定回路４５とを備えている。
カウンタ４１−１は、検出器２−１から出力される検出信号ＤＥＴＨ１のパルスをカウントする。同様に、カウンタ４１−２は、検出器２−２から出力される検出信号ＤＥＴＨ２のパルスをカウントする。本実施形態では、カウンタ４１−１、４１−２として、３ビットカウンタが使用される。ここで、カウンタ４１−１、４１−２は、一致回路４３−１の出力信号がＨｉｇｈレベルである場合、検出信号ＤＥＴＨ１の立ち上がりに同期してリセットされる。
一致回路４２−１、４２−２は、それぞれ、クロック信号ＯＳＣ１、ＯＳＣ２の立ち下がりに同期してカウンタ４１−１、４１−２のカウント値をモニタする。一致回路４２−１、４２−２は、それぞれクロック信号ＯＳＣ１、ＯＳＣ２が立ち下がった時にカウンタ４１−１、４１−２のカウント値が所定の設定値（本実施形態では“４”（＝「１００」）である場合に、その出力信号をＨｉｇｈレベルに設定し、そうでない場合、出力信号をＬｏｗレベルに設定する。
また、一致回路４３−１、４３−２は、それぞれ、クロック信号ＯＳＣ１、ＯＳＣ２に同期してカウンタ４１−１、４１−２のカウント値をモニタする。一致回路４３−１、４３−２は、カウンタ４１−１、４１−２のカウント値が所定の設定値（本実施形態では“７”（＝「１１１」）である場合に、その出力信号をＨｉｇｈレベルに設定し、そうでない場合、出力信号をＬｏｗレベルに設定する。ここで、一致回路４３−１、４３−２の設定値は、一致回路４２−１、４２−２の設定値よりも大きくなるように定められる。
レジスタ４４−１は、一致回路４２−２の出力信号の立ち上がりに同期してカウンタ４１−１のカウンタ値をラッチする。以下では、レジスタ４４−１がラッチしている値を、レジスタ値ＲＥＧ１という。ここで、レジスタ４４−１は、検出信号ＤＥＴＨ１に応じて生成されるカウンタ４１−１のカウンタ値を、検出信号ＤＥＴＨ２に応じて生成される一致回路４２−２の出力信号に同期してラッチすることに留意されたい。同様に、レジスタ４４−２は、一致回路４２−１の出力信号の立ち上がりに同期してカウンタ４１−２のカウンタ値をラッチする。以下では、レジスタ４４−２がラッチしている値を、レジスタ値ＲＥＧ２という。レジスタ４４−２についても、検出信号ＤＥＴＨ２に応じて生成されるカウンタ４１−２のカウンタ値を、検出信号ＤＥＴＨ１に応じて生成される一致回路４２−１の出力信号に同期してラッチすることに留意されたい。
判定回路４５は、一致回路４３−１、４３−２の少なくとも一方の出力信号がＨｉｇｈレベルになると、レジスタ値ＲＥＧ１、ＲＥＧ２を比較し、レジスタ値ＲＥＧ１、ＲＥＧ２の比較結果に対応する出力信号を生成する。判定回路４５の出力信号が、クロック信号ＯＳＣ１、ＯＳＣ２の周波数の比較結果に対応する選択信号ＳＥＬとして使用される。
図７は、判定回路４５の動作を示す真理値表である。ＲＥＧ１−ＲＥＧ２の値が、第１閾値、より具体的には２以上である場合、選択信号ＳＥＬがＬｏｗレベルに設定される。一方、ＲＥＧ１−ＲＥＧ２の値が、該第１閾値よりも小さく第２閾値よりも大きい場合、より具体的には、ＲＥＧ１−ＲＥＧ２の値が−１以上且つ１以下である場合、選択信号ＳＥＬがＨｉｇｈレベルに設定される。ここで、第２閾値は、該第１閾値よりも小さい値であり、本実施形態では、第２閾値が、第１閾値と絶対値が等しく、且つ、符号が反対であるように定められる。更に、ＲＥＧ１−ＲＥＧ２の値が、該第２閾値以下である場合、より具体的には、ＲＥＧ１−ＲＥＧ２の値が−２以下である場合も、選択信号ＳＥＬがＨｉｇｈレベルに設定される。
ここで、ＲＥＧ１−ＲＥＧ２の値が２以上である場合、これは、クロック信号ＯＳＣ１の周波数がクロック信号ＯＳＣ２の周波数よりも有意に高い（即ち、クロック信号ＯＳＣ１を生成する発振器１−１の劣化が大きい）と検出されたことを意味している。また、ＲＥＧ１−ＲＥＧ２の値が−２以下である場合、これは、クロック信号ＯＳＣ２の周波数がクロック信号ＯＳＣ１の周波数よりも有意に高いと検出された（即ち、クロック信号ＯＳＣ２を生成する発振器１−２の劣化が大きい）ことを意味している。また、ＲＥＧ１−ＲＥＧ２の値が−１以上、１以下である場合、クロック信号ＯＳＣ１、ＯＳＣ２に有意な差異がないと検出されたことを意味している。
図８Ａ、図８Ｂ、図９、図１０は、比較回路５の動作の例を示すタイミングチャートである。ここで、図８Ａ、図８Ｂは、クロック信号ＯＳＣ１、ＯＳＣ２の周波数に有意な差がないと検出される場合の比較回路５の動作を示している。詳細には、図８Ａは、クロック信号ＯＳＣ１の周波数がクロック信号ＯＳＣ２の周波数よりも微小に高い場合、図８Ｂは、クロック信号ＯＳＣ１の周波数がクロック信号ＯＳＣ２の周波数よりも微小に低い場合の比較回路５の動作を示している。また、図９は、クロック信号ＯＳＣ２の周波数がクロック信号ＯＳＣ１の周波数より有意に高いと検出される場合の比較回路５の動作を示しており、また、図１０は、クロック信号ＯＳＣ１の周波数がクロック信号ＯＳＣ２の周波数より有意に高いと検出される場合の比較回路５の動作を示している。
カウンタ４１−１、４１−２は、それぞれ検出信号ＤＥＴＨ１、ＤＥＴＨ２のパルスをカウントするカウント動作を行う。カウント動作により、カウンタ４１−１、４１−２の出力、即ち、カウンタ値は、逐次に増加していく。検出信号ＤＥＴＨ１、ＤＥＴＨ２の周波数は、クロック信号ＯＳＣ１、ＯＳＣ２の周波数が上限周波数ｆＨ以下であれば、それぞれクロック信号ＯＳＣ１、ＯＳＣ２の周波数に一致しているので、クロック信号ＯＳＣ１、ＯＳＣ２の周波数が高いほど、それぞれカウンタ４１−１、４１−２のカウンタ値が速く増加することになる。比較回路５から出力される選択信号ＳＥＬの値は、カウンタ４１−１、４１−２それぞれのカウンタ値の増加の速度に応じて決定される。
図８Ａの例では、カウンタ４１−１のカウンタ値が“４”になると、クロック信号ＯＳＣ１の立ち下がりに同期して一致回路４２−１の出力信号がＨｉｇｈレベルになり、レジスタ４４−２が、カウンタ４１−２のカウンタ値をラッチする。図８Ａの例では、レジスタ値ＲＥＧ２として値“４”が設定されることになる。続いて、カウンタ４１−２のカウンタ値が“４”になると、クロック信号ＯＳＣ２の立ち下がりに同期して一致回路４２−２の出力信号がＨｉｇｈレベルになり、レジスタ４４−１が、カウンタ４１−１のカウンタ値をラッチする。図８Ａの例では、レジスタ値ＲＥＧ１として値“５”が設定されることになる。その後、カウンタ４１−１のカウンタ値が“７”になると、判定回路４５により、レジスタ値ＲＥＧ１、ＲＥＧ２が比較される。図８Ａの例では、レジスタ値ＲＥＧ１、ＲＥＧ２の差（即ち、ＲＥＧ１−ＲＥＧ２）が“１”であるため、選択信号ＳＥＬがＨｉｇｈレベルに設定されることになる。加えて、カウンタ４１−１のカウンタ値が“７”になったことに応答して、カウンタ４１−１、４１−２がリセットされる。その後は、同様の動作が繰り返される。
一方、図８Ｂの例では、カウンタ４１−２のカウンタ値が“４”になると、クロック信号ＯＳＣ２の立ち下がりに同期して一致回路４２−２の出力信号がＨｉｇｈレベルになり、レジスタ４４−１が、カウンタ４１−１のカウンタ値をラッチする。図８Ｂの例では、レジスタ値ＲＥＧ１として値“４”が設定されることになる。続いて、カウンタ４１−１のカウンタ値が“４”になると、クロック信号ＯＳＣ１の立ち下がりに同期して一致回路４２−１の出力信号がＨｉｇｈレベルになり、レジスタ４４−２が、カウンタ４１−２のカウンタ値をラッチする。図８Ｂの例では、レジスタ値ＲＥＧ２として値“５”が設定されることになる。その後、カウンタ４１−２のカウンタ値が“７”になると、判定回路４５により、レジスタ値ＲＥＧ１、ＲＥＧ２が比較される。図８Ｂの例では、レジスタ値ＲＥＧ１、ＲＥＧ２の差（即ち、ＲＥＧ１−ＲＥＧ２）が“−１”であるため、選択信号ＳＥＬがＨｉｇｈレベルに設定されることになる。その後、カウンタ４１−１のカウンタ値が７になると、カウンタ４１−１、４１−２がリセットされる。その後は、同様の動作が繰り返される。
また、クロック信号ＯＳＣ２の周波数がクロック信号ＯＳＣ１の周波数より有意に高い図９の例では、カウンタ４１−２のカウンタ値が、カウンタ４１−１のカウンタ値よりも速く“４”になる。カウンタ４１−２のカウンタ値が“４”になると、クロック信号ＯＳＣ２の立ち下がりに同期して一致回路４２−２の出力信号がＨｉｇｈレベルになり、レジスタ４４−１が、カウンタ４１−１のカウンタ値をラッチする。図９の例では、レジスタ値ＲＥＧ１として値“２”が設定されることになる。続いて、カウンタ４１−１のカウンタ値が“４”になると、クロック信号ＯＳＣ１の立ち下がりに同期して一致回路４２−１の出力信号がＨｉｇｈレベルになり、レジスタ４４−２が、カウンタ４１−２のカウンタ値をラッチする。図９の例では、レジスタ値ＲＥＧ２として値“７”が設定されることになる。更に、カウンタ４１−２のカウンタ値が“７”になると、判定回路４５により、レジスタ値ＲＥＧ１、ＲＥＧ２が比較される。図９の例では、レジスタ値ＲＥＧ１、ＲＥＧ２の差（即ち、ＲＥＧ１−ＲＥＧ２）が“−５”であるため、選択信号ＳＥＬがＨｉｇｈレベルに設定されることになる。その後、カウンタ４１−１のカウンタ値が７になると、カウンタ４１−１、４１−２がリセットされる。その後は、同様の動作が繰り返される。
一方、クロック信号ＯＳＣ１の周波数がクロック信号ＯＳＣ２の周波数より有意に高い図１０の例では、カウンタ４１−１のカウンタ値が、カウンタ４１−２のカウンタ値よりも速く“４”になる。カウンタ４１−１のカウンタ値が“４”になると、クロック信号ＯＳＣ１の立ち下がりに同期して一致回路４２−１の出力信号がＨｉｇｈレベルになり、レジスタ４４−２が、カウンタ４１−２のカウンタ値をラッチする。図１０の例では、レジスタ値ＲＥＧ２として値“３”が設定されることになる。続いて、カウンタ４１−２のカウンタ値が“４”になると、クロック信号ＯＳＣ２の立ち下がりに同期して一致回路４２−２の出力信号がＨｉｇｈレベルになり、レジスタ４４−１が、カウンタ４１−１のカウンタ値をラッチする。図１０の例では、レジスタ値ＲＥＧ１として値“５”が設定されることになる。その後、カウンタ４１−１のカウンタ値が“７”になると、判定回路４５により、レジスタ値ＲＥＧ１、ＲＥＧ２が比較される。図１０の例では、レジスタ値ＲＥＧ１、ＲＥＧ２の差（即ち、ＲＥＧ１−ＲＥＧ２）が２であるため、選択信号ＳＥＬがＬｏｗレベルに設定されることになる。加えて、カウンタ４１−１のカウンタ値が“７”になったことに応答して、カウンタ４１−１、４１−２がリセットされる。その後は、同様の動作が繰り返される。
図１を再度に参照して、セレクタ６は、比較回路５から出力された選択信号ＳＥＬに応答して、発振器１−１、１−２から出力されるクロック信号ＯＳＣ１、ＯＳＣ２の一方を、出力クロック信号ＣＬＫＯＵＴとして選択する機能を有している。セレクタ６は、選択信号ＳＥＬに加え、ＡＮＤゲート４−１、４−２から出力されるクロック正常信号ＯＳＣ１ＧＤ、ＯＳＣ２ＧＤに応答して、クロック信号ＯＳＣ１、ＯＳＣ２のうちから出力クロック信号ＣＬＫＯＵＴを選択する。ここで、クロック正常信号ＯＳＣ１ＧＤは、クロック信号ＯＳＣ１の周波数が許容周波数範囲に入っているかを示す信号であり、クロック正常信号ＯＳＣ２ＧＤは、クロック信号ＯＳＣ２の周波数が許容周波数範囲に入っているかを示す信号であることに留意されたい。セレクタ６は、更に、クロック正常信号ＯＳＣ１ＧＤ、ＯＳＣ２ＧＤに応答して、発振器１−１、１−２が正常に動作しているかを示す発振器正常動作信号ＣＬＫＧＤを生成する。
図１１は、セレクタ６の動作を示す真理値表である。セレクタ６は、クロック正常信号ＯＳＣ１ＧＤ、ＯＳＣ２ＧＤの両方がＬｏｗレベルである場合、選択信号ＳＥＬの値に関わらず、クロック信号ＯＳＣ１、ＯＳＣ２のいずれも選択せず、出力クロック信号ＣＬＫＯＵＴをＬｏｗレベルに固定し、更に、発振器正常動作信号ＣＬＫＧＤをＬｏｗレベルにする。また、クロック正常信号ＯＳＣ１ＧＤがＬｏｗレベルでクロック正常信号ＯＳＣ２ＧＤがＨｉｇｈレベルである場合、選択信号ＳＥＬの値に関わらず、クロック信号ＯＳＣ２を出力クロック信号ＣＬＫＯＵＴとして選択し、更に、発振器正常動作信号ＣＬＫＧＤをＬｏｗレベルにする。一方、クロック正常信号ＯＳＣ２ＧＤがＬｏｗレベルでクロック正常信号ＯＳＣ１ＧＤがＨｉｇｈレベルである場合、選択信号ＳＥＬの値に関わらず、クロック信号ＯＳＣ１を出力クロック信号ＣＬＫＯＵＴとして選択し、更に、発振器正常動作信号ＣＬＫＧＤをＬｏｗレベルにする。
クロック正常信号ＯＳＣ１ＧＤ、ＯＳＣ２ＧＤの両方がＨｉｇｈレベルである場合には、セレクタ６は、選択信号ＳＥＬの値に応じてクロック信号ＯＳＣ１、ＯＳＣ２のいずれかを出力クロック信号ＣＬＫＯＵＴとして選択する。詳細には、選択信号ＳＥＬがＨｉｇｈレベルである場合、セレクタ６は、クロック信号ＯＳＣ１を出力クロック信号ＣＬＫＯＵＴとして選択する。一方、選択信号ＳＥＬがＬｏｗレベルである場合、セレクタ６は、クロック信号ＯＳＣ２を出力クロック信号ＣＬＫＯＵＴとして選択する。ここで、クロック正常信号ＯＳＣ１ＧＤ、ＯＳＣ２ＧＤの両方がＨｉｇｈレベルである場合には、セレクタ６は、発振器正常動作信号ＣＬＫＧＤをＨｉｇｈレベルに設定する。
このような動作によれば、出力クロック信号ＣＬＫＯＵＴが、下記のように選択されることになる。まず、クロック信号ＯＳＣ１、ＯＳＣ２の周波数が、いずれも、許容周波数範囲内にある場合には、クロック信号ＯＳＣ１、ＯＳＣ２のうち周波数が低いものを出力クロック信号ＣＬＫＯＵＴとして選択する。より厳密には、クロック信号ＯＳＣ１、ＯＳＣ２のうちクロック信号ＯＳＣ１の周波数が低いと検出された場合、クロック信号ＯＳＣ１が出力クロック信号ＣＬＫＯＵＴとして選択される。また、クロック信号ＯＳＣ１、ＯＳＣ２の周波数が同等であると検出された場合にも、クロック信号ＯＳＣ１が出力クロック信号ＣＬＫＯＵＴとして選択される。一方、クロック信号ＯＳＣ１、ＯＳＣ２のうちクロック信号ＯＳＣ２の周波数が低いと検出された場合、クロック信号ＯＳＣ２が出力クロック信号ＣＬＫＯＵＴとして選択される。
また、クロック信号ＯＳＣ１、ＯＳＣ２の一方が許容周波数範囲内にあり、他方が許容周波数範囲内にない場合には、許容周波数範囲内にあるクロック信号が、出力クロック信号ＣＬＫＯＵＴとして選択される。更に、クロック信号ＯＳＣ１、ＯＳＣ２の両方が許容周波数範囲内にない場合には、クロック信号ＯＳＣ１、ＯＳＣ２のいずれも出力クロック信号ＣＬＫＯＵＴとして選択されず、出力クロック信号ＣＬＫＯＵＴが所定の状態（本実施形態では、Ｌｏｗレベル）に固定される。
更に、発振器正常動作信号ＣＬＫＧＤは、クロック信号ＯＳＣ１、ＯＳＣ２の少なくとも一方の周波数が、許容周波数範囲にない場合にＬｏｗレベルに設定され、クロック信号ＯＳＣ１、ＯＳＣ２の両方の周波数が、許容周波数範囲内である場合にＨｉｇｈレベルに設定される。
以上に説明されているクロック生成回路の構成及び動作によれば、クロック信号ＯＳＣ１、ＯＳＣ２の周波数が比較され、その比較の結果に応じてクロック信号ＯＳＣ１、ＯＳＣ２のうちから出力クロック信号ＣＬＫＯＵＴが選択される。このため、２つの発振器のみを有する構成でより適切なクロック信号を選択することができる。このとき、クロック信号ＯＳＣ１、ＯＳＣ２のそれぞれについて許容周波数範囲にあるかが判断されるため、クロック信号ＯＳＣ１、ＯＳＣ２の周波数の過度の変動に対応することができる。このように、本実施形態のクロック生成回路は、発振器の数を低減させるという要求と、発振周波数の過度の変動に対応するという要求とを同時に満たすことができる。
ここで、本実施形態では、発振器１−１、１−２が長時間の動作による劣化によって発振周波数（即ち、クロック信号ＯＳＣ１、ＯＳＣ２の周波数）が上昇するように構成されている一方で、セレクタ６は、周波数が低いクロック信号を選択する。したがって、劣化が小さい発振器によって生成されたクロック信号を出力クロック信号ＣＬＫＯＵＴとして出力することができる。
上述の実施形態における集積回路装置、及び、監視回路３−１、３−２の構成（図１、図５参照）では、監視回路３−１が、検出信号ＤＥＴＨ１に基づいて、クロック信号ＯＳＣ２が上限周波数ｆＨよりも高いか否かを監視し、監視回路３−２は、検出信号ＤＥＴＨ２に基づいて、クロック信号ＯＳＣ１が上限周波数ｆＨよりも高いか否かを監視している。ここで、監視回路３−１が検出信号ＤＥＴＨ１に基づいてクロック信号ＯＳＣ１を監視し、監視回路３−２が検出信号ＤＥＴＨ２に基づいてクロック信号ＯＳＣ２を監視するように、集積回路装置、及び、監視回路３−１、３−２の構成を変更してもよい。
図１８は、図１の集積回路装置の変形例を示すブロック図であり、図１９は、図１８の集積回路装置で使用される監視回路３−１、３−２の構成を示すブロック図である。本変形例では、監視回路３−１は、クロック信号ＯＳＣ１に基づいて生成された検出信号ＤＥＴＨ１によりクロック信号ＯＳＣ１の周波数を監視し、監視回路３−２は、クロック信号ＯＳＣ２に基づいて生成された検出信号ＤＥＴＨ２によりクロック信号ＯＳＣ２の周波数を監視する。つまり、一方のクロック信号ＯＳＣ１が上限周波数ｆＨよりも高いか否かを監視するために、他方のクロック信号ＯＳＣ２を必要としない。逆も然りである。例えば、一方のクロック信号（ＯＳＣ１又はＯＳＣ２）が停止していた場合、図１および図５の監視回路の構成によれば、他方のクロック信号が上限周波数ｆＨよりも高い場合に、高い状態（異常）であることを検出できない可能性がある。しかし、図１８の集積回路装置及び図１９の監視回路の構成によれば、一方のクロック信号（ＯＳＣ１又はＯＳＣ２）が停止した状態であっても、残ったクロック信号が上限周波数ｆＨに達していないかどうかを監視できる。よって、出力クロック信号ＣＬＫＯＵＴの信頼性を、より高めることができる。
また、上述の実施形態において、発振器１−１、１−２として、長時間の動作による劣化によって発振周波数（即ち、クロック信号ＯＳＣ１、ＯＳＣ２の周波数）が低下するように構成された発振器が採用されてもよい。図１２は、長時間の動作による劣化によって発振周波数（即ち、クロック信号ＯＳＣ１、ＯＳＣ２の周波数）が低下する発振器の構成の例を示す回路図である。図１２の構成では、発振器１−１、１−２が、オペアンプ５１と、ＮＭＯＳトランジスタ５２と、定電流源５３と、容量素子５４とを備えている。オペアンプ５１は、その非反転入力がノードＮ２に接続され、反転入力には基準電位ＲＥＦが供給される。ＮＭＯＳトランジスタ５２は、そのゲートがオペアンプ５１の出力に接続され、ソースが接地端子に接続され、ドレインがノードＮ２に接続されている。定電流源５３は、電源端子とノードＮ２の間に接続され、容量素子５４は、ノードＮ２と接地端子に接続されている。このような構成の発振器が発振器１−１、１−２として使用される場合、オペアンプ５１の出力信号が、クロック信号ＯＳＣ１又はＯＳＣ２として使用される。図１２の構成の発振器の発振周波数は、容量素子５４の容量値に加え、ＮＭＯＳトランジスタ５２のオフリーク電流や定電流源５３の電流量にも依存している。劣化により、ＮＭＯＳトランジスタ５２のオフリーク電流が増大したり、定電流源５３の電流量が減少したりし、それらの劣化の程度が容量素子５４の劣化よりも支配的であれば、発振周波数が低くなる。即ち、図１２の構成の発振器では、長時間の動作による劣化によってＮＭＯＳトランジスタ５２のオフリーク電流が増大したり、定電流源５３の電流量が減少したりし、それに起因する発振周波数の減少の程度が、容量素子５４の容量値の増大による発振周波数の増大の程度よりも大きければ、結果的に、発振周波数が低くなる。この場合には、出力するクロック信号の周波数が低い場合に発振器の劣化が進んでいることを意味している。
このような構成の発振器が採用される場合、比較回路５の判定回路４５における選択信号ＳＥＬを生成するロジックが、周波数が高いクロック信号（劣化が小さい発振器によって生成されたクロック信号）がセレクタ６によって出力クロック信号ＣＬＫＯＵＴとして選択されるように変更される。
図１３は、長時間の動作による劣化によって発振周波数が低下するように構成された発振器が発振器１−１、１−２として採用される場合の、判定回路４５の動作を示す真理値表である。ＲＥＧ１−ＲＥＧ２の値が、第２閾値、より具体的には、−２以下である場合、選択信号ＳＥＬがＬｏｗレベルに設定される。一方、ＲＥＧ１−ＲＥＧ２の値が、該第２閾値よりも大きく、第１閾値よりも小さい場合、より具体的には、ＲＥＧ１−ＲＥＧ２の値が−１以上且つ１以下である場合、選択信号ＳＥＬがＨｉｇｈレベルに設定される。また、ＲＥＧ１−ＲＥＧ２の値が第１閾値以上である場合、より具体的には、ＲＥＧ１−ＲＥＧ２の値が２以上である場合、選択信号ＳＥＬがＨｉｇｈレベルに設定される。
ここで、ＲＥＧ１−ＲＥＧ２の値が２以上である場合、これは、クロック信号ＯＳＣ１の周波数がクロック信号ＯＳＣ２の周波数よりも有意に高い（即ち、クロック信号ＯＳＣ１を生成する発振器１−１の劣化が小さい）と検出されたことを意味している。また、ＲＥＧ１−ＲＥＧ２の値が−２以下である場合、これは、クロック信号ＯＳＣ２の周波数がクロック信号ＯＳＣ１の周波数よりも有意に高いと検出された（即ち、クロック信号ＯＳＣ２を生成する発振器１−２の劣化が小さい）ことを意味している。また、ＲＥＧ１−ＲＥＧ２の値が−１以上、１以下である場合、クロック信号ＯＳＣ１、ＯＳＣ２に有意な差異がないと検出されたことを意味している。セレクタ６は、選択信号ＳＥＬに応じて、周波数が高いクロック信号、即ち、劣化が小さい発振器によって生成されたクロック信号を選択する。
このような判定回路４５の動作によれば、長時間の動作による劣化によって発振周波数が低下するように構成された発振器が使用される場合について、劣化が小さい発振器によって発生されたクロック信号を出力クロック信号ＣＬＫＯＵＴとして選択することができる。
他の変形例としては、図１４に図示されているように、比較回路５において、判定論理切替信号に応じて選択信号ＳＥＬを生成するロジックを切り替え可能に構成された判定回路４５Ａが使用されてもよい。判定回路４５Ａは、判定論理切替信号の状態に応じて、図７に図示されているロジック、図１３に図示されているロジックのいずれかで動作する。これにより、クロック信号ＯＳＣ１の周波数とクロック信号ＯＳＣ２の周波数との比較の結果と、選択信号ＳＥＬによって選択されるクロック信号との対応関係を、判定論理切替信号の設定によって切り替えることができる。このような構成は、発振器１−１、１−２の劣化のモードが設計時には不明である場合に、実デバイスの信頼性試験等により把握された劣化のモードに応じて判定論理切替信号の状態を設定することで、劣化が小さい発振器によって発生されたクロック信号を出力クロック信号ＣＬＫＯＵＴとして選択することを可能にする。
更に他の変形例としては、図１５に図示されているように、比較回路５において、クロック信号ＯＳＣ１、ＯＳＣ２の周波数の変化（即ち、発振器１−１、１−２の劣化）を検出したことを発振器１−１、１−２に知らせる制御信号ＳＷ１、ＳＷ２を生成する判定回路４５Ｂが使用されてもよい。この場合、発振器１−１、１−２は、発振動作に関連する回路素子のうち劣化しやすい回路素子を、制御信号ＳＷ１、ＳＷ２に応じて切り替え可能であるように構成される。
図１６は、制御信号ＳＷ１に応答して内部で使用する回路素子を切り替えるように構成された発振器１−１の構成の例を示す回路図である。図１６に図示された発振器１−１は、オペアンプ６１と、ＮＭＯＳトランジスタ６２と、定電流源６３、６４と、ＰＭＯＳトランジスタ６５、６６と、ＮＭＯＳトランジスタ６７、６８と、インバータ６９と、容量素子７０、７１とを備えている。オペアンプ６１は、その非反転入力がノードＮ３に接続され、反転入力には基準電位ＲＥＦが供給される。ＮＭＯＳトランジスタ６２は、そのゲートがオペアンプ６１の出力に接続され、ソースが接地端子に接続され、ドレインがノードＮ３に接続されている。定電流源６３とＰＭＯＳトランジスタ６５とは、電源端子とノードＮ３の間に直列に接続され、定電流源６４とＰＭＯＳトランジスタ６６とは、定電流源６３とＰＭＯＳトランジスタ６５とは並列に、且つ、電源端子とノードＮ３の間に直列に接続されている。ＰＭＯＳトランジスタ６５、６６は、いずれも、制御信号ＳＷ１に応答して動作するスイッチ素子として動作し、定電流源６３、６４を選択するセレクタとして機能する。また、ＮＭＯＳトランジスタ６７と容量素子７０とは、ノードＮ３と接地端子との間に直列に接続され、ＮＭＯＳトランジスタ６８と容量素子７１とは、ＮＭＯＳトランジスタ６７と容量素子７０とは並列に、且つ、ノードＮ３と接地端子との間に直列に接続されている。ＮＭＯＳトランジスタ６７、６８は、いずれも、制御信号ＳＷ１に応答して動作するスイッチ素子として動作し、容量素子７０、７１を選択するセレクタとして機能する。
発振器１−１の動作を制御する制御信号ＳＷ１は、ＰＭＯＳトランジスタ６６のゲートとＮＭＯＳトランジスタ６７のゲートとに供給されている。加えて、インバータ６９によって制御信号ＳＷ１の反転信号が生成され、該反転信号が、ＰＭＯＳトランジスタ６５のゲートとＮＭＯＳトランジスタ６８のゲートとに供給されている。制御信号ＳＷ１がＨｉｇｈレベルになると、ＰＭＯＳトランジスタ６５、ＮＭＯＳトランジスタ６７がオン状態になり、ＰＭＯＳトランジスタ６６、ＮＭＯＳトランジスタ６８がオフ状態になる。この結果、定電流源６３、容量素子７０がノードＮ３に電気的に接続され、オペアンプ６１、ＮＭＯＳトランジスタ６２、定電流源６３及び容量素子７０により、発振動作が行われる。このとき、定電流源６４及び容量素子７１は、ノードＮ３から切り離され、発振器１−１の発振動作には寄与しない。一方、制御信号ＳＷ１がＬｏｗレベルになると、ＰＭＯＳトランジスタ６５、ＮＭＯＳトランジスタ６７がオフ状態になり、ＰＭＯＳトランジスタ６６、ＮＭＯＳトランジスタ６８がオン状態になる。この結果、定電流源６４、容量素子７１がノードＮ３に電気的に接続され、定電流源６３及び容量素子７０の代わりに定電流源６４及び容量素子７１が用いられて、発振器１−１の発振動作が行われる。即ち、図１６の構成の発振器１−１では、制御信号ＳＷ１によって定電流源６３及び容量素子７０の組、又は、定電流源６４及び容量素子７１の組のうち、発振動作に用いられる組を選択することができる。
発振器１−２についても同様に、図１６の構成の発振器を用いることにより、制御信号ＳＷ２に応答して、定電流源６３及び容量素子７０の組、又は、定電流源６４及び容量素子７１の組のうち、発振動作に用いられる組を選択することができる。
図１７は、図１６に示された構成の発振器を用いる場合の比較回路５の判定回路４５Ｂの動作を示す真理値表である。ＲＥＧ１−ＲＥＧ２の値が、第１閾値、より具体的には“２”以上である場合、これは、発振器１−１によって生成されるクロック信号ＯＳＣ１の周波数が有意に高いと検出されたことを意味している。この場合、選択信号ＳＥＬがＬｏｗレベルに設定されて発振器１−２によって生成されるクロック信号ＯＳＣ２が選択される。加えて、制御信号ＳＷ１がＬｏｗレベルに設定されることで、発振器１−１において使用される定電流源及びキャパシタの組が切り換えられる。
一方、ＲＥＧ１−ＲＥＧ２の値が、該第１閾値よりも小さく、第１閾値より小さい第２閾値より大きい場合、より具体的には、ＲＥＧ１−ＲＥＧ２の値が“−１”以上“１”以下である場合、これは、クロック信号ＯＳＣ１、ＯＳＣ２の周波数に差異がないと検出されたことを意味している。この場合、選択信号ＳＥＬがＨｉｇｈレベルに設定されて発振器１−１によって生成されるクロック信号ＯＳＣ１が選択される。
また、ＲＥＧ１−ＲＥＧ２の値が、第２閾値以下である場合、より具体的には、ＲＥＧ１−ＲＥＧ２の値が“−２”以下である場合、これは、発振器１−２によって生成されるクロック信号ＯＳＣ２の周波数が有意に高いと検出されたことを意味している。この場合、選択信号ＳＥＬがＨｉｇｈレベルに設定されて発振器１−１によって生成されるクロック信号ＯＳＣ１が選択される。加えて、制御信号ＳＷ２がＬｏｗレベルに設定されることで、発振器１−２において使用される定電流源及びキャパシタの組が切り換えられる。
図１７に示されている動作では、容量素子７０、７１の劣化による周波数の上昇に対応した動作を行うことができる。発振器１−１、１−２のうち周波数が高いクロック信号を生成する発振器に供給される制御信号（ＳＷ１又はＳＷ２）がＨｉｇｈレベルからＬｏｗレベルに切り替えられ、これにより、容量素子及び定電流源が切り替えられる。これにより、発振器１−１、１−２のうち周波数が高い発振器を、正常な状態に戻すことが出来る。
言い換えると、ＲＥＧ１−ＲＥＧ２の値が、“２”以上である場合、より正常なクロック信号ＯＳＣ２を選択するべく、選択信号ＳＥＬがＬｏｗレベルに設定されるとともに、クロック信号ＯＳＣ１の周波数を下げるべく、制御信号ＳＷ１がＬｏｗレベルに設定され、発振器１−１において使用される定電流源及びキャパシタの組が切り替えられる。逆に、ＲＥＧ１−ＲＥＧ２の値が、“−２”以下である場合、より正常なクロック信号ＯＳＣ１を選択するべく、選択信号ＳＥＬがＨｉｇｈレベルに設定されるとともに、クロック信号ＯＳＣ２の周波数を下げるべく、制御信号ＳＷ２がＬｏｗレベルに設定され、発振器１−２において使用される定電流源及びキャパシタの組が切り替えられる。つまり、周波数の正常な発振器を選択するとともに、周波数の高い発振器の容量素子及び定電流源を切り替え、正常な状態に近づけることで、寿命を延ばすことができる。なお、ＲＥＧ１−ＲＥＧ２の値が、“−１〜１”である場合、クロック信号ＯＳＣ１及びＯＣＳ２の周波数はほぼ同じであるため、相対精度が高く、いずれも正常と判断できる。従って、容量素子及び定電流源の切り替えは不要であるため、制御信号ＳＷ１及びＳＷ２はいずれもＨｉｇｈレベルのままで良い。また、クロック信号ＯＳＣ１及びＯＣＳ２のいずれを選択しても良いが、この場合は、クロック信号ＯＳＣ１を選択するとしたので、選択信号ＳＥＬはＨｉｇｈレベルとなっている。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１−１、１−２：発振器
２−１、２−２：検出器
３−１、３−２：監視回路
４−１、４−２：ＡＮＤゲート
５ ：比較回路
６ ：セレクタ
７−１：第１周波数監視部
７−２：第２周波数監視部
１１ ：オペアンプ
１２ ：遅延素子
１３ ：抵抗素子
１４ ：容量素子
２１ ：ＮＭＯＳトランジスタ
２２ ：定電流源
２３ ：容量素子
２４ ：オペアンプ
２５ ：オペアンプ
３１ ：カウンタ
３２ ：一致回路
３３ ：Ｄフリップフロップ
４５ ：判定回路
４５Ａ ：判定回路
４５Ｂ ：判定回路
５１ ：オペアンプ
５２ ：ＮＭＯＳトランジスタ
５３ ：定電流源
５４ ：容量素子
６１ ：オペアンプ
６２ ：ＮＭＯＳトランジスタ
６３ ：定電流源
６４ ：定電流源
６５ ：ＰＭＯＳトランジスタ
６６ ：ＰＭＯＳトランジスタ
６７ ：ＮＭＯＳトランジスタ
６８ ：ＮＭＯＳトランジスタ
６９ ：インバータ
７０ ：容量素子
７１ ：容量素子
Ｎ１、Ｎ２、Ｎ３：ノード
ＯＳＣ１、ＯＳＣ２：クロック信号
ＤＥＴＨ１、ＤＥＴＨ２：検出信号
ＤＥＴＬ１、ＤＥＴＬ２：検出信号
ＭＯＮ１、ＭＯＮ２：モニタ信号
ＣＬＫＯＵＴ：出力クロック信号
ＣＬＫＧＤ：発振器正常動作信号
ＯＳＣ１ＧＤ：クロック正常信号
ＯＳＣ２ＧＤ：クロック正常信号
ＳＥＬ ：選択信号
ＲＥＦ、ＲＥＦＨ、ＲＥＦＬ：基準電位
ＲＥＧ１、ＲＥＧ２：レジスタ値
ＳＷ１ ：制御信号
ＳＷ２ ：制御信号
ＶＣＨＧ ：電位
ｆＨ ：上限周波数
ｆＬ ：下限周波数

Claims (11)

  1. 第１クロック信号を生成する第１発振器と、
    第２クロック信号を生成する第２発振器と、
    前記第１クロック信号の周波数が特定の許容周波数範囲に入っているかを監視し、前記第１クロック信号の周波数が前記許容周波数範囲に入っているか否かを示す第１クロック正常信号を生成する第１周波数監視部と、
    前記第２クロック信号の周波数が前記許容周波数範囲に入っているかを監視し、前記第２クロック信号の周波数が前記許容周波数範囲に入っているか否かを示す第２クロック正常信号を生成する第２周波数監視部と、
    前記第１クロック信号の周波数と前記第２クロック信号の周波数との比較を行い、前記比較の結果に応答して、前記第１クロック信号又は前記第２クロック信号のいずれかのクロック信号を選択する選択信号を生成する比較回路と、
    前記第１クロック正常信号、前記第２クロック正常信号、及び、前記選択信号に応答して、前記第１クロック信号及び前記第２クロック信号のうちから選択された出力クロック信号を出力するように構成されたセレクタ
    とを具備する
    集積回路装置。
  2. 請求項１に記載の集積回路装置であって、
    前記第１発振器及び前記第２発振器は、長期間の動作によって周波数が上昇するように構成されており、
    前記比較回路は、前記第１クロック信号の周波数が前記第２クロック信号の周波数よりも低いと検出した場合、前記セレクタによって前記第１クロック信号が選択されるように前記選択信号を生成する
    集積回路装置。
  3. 請求項１に記載の集積回路装置であって、
    前記第１発振器及び前記第２発振器は、長期間の動作によって周波数が低下するように構成されており、
    前記比較回路は、前記第１クロック信号の周波数が前記第２クロック信号の周波数よりも高いと検出した場合、前記セレクタによって前記第１クロック信号が選択されるように前記選択信号を生成する
    集積回路装置。
  4. 請求項１に記載の集積回路装置であって、
    前記比較回路は、判定論理切替信号に応答して、前記第１クロック信号の周波数と前記第２クロック信号の周波数との前記比較の結果と、前記選択信号によって選択されるクロック信号との対応関係を切り替えるように構成された
    集積回路装置。
  5. 請求項１に記載の集積回路装置であって、
    前記比較回路は、前記第１クロック信号の周波数と前記第２クロック信号の周波数との前記比較の結果に応答して、前記第１発振器を制御する第１制御信号と前記第２発振器を制御する第２制御信号を生成し、
    前記第１発振器は、第１回路素子と第２回路素子とを備えており、前記第１回路素子と前記第２回路素子のうち前記第１制御信号によって選択された回路素子を用いて前記第１クロック信号を生成する発振動作を行うように構成され、
    前記第２発振器は、第３回路素子と第４回路素子とを備えており、前記第３回路素子と前記第４回路素子のうち前記第２制御信号によって選択された回路素子を用いて前記第２クロック信号を生成する発振動作を行うように構成された
    集積回路装置。
  6. 請求項１乃至５のいずれかに記載の集積回路装置であって、
    前記第１クロック信号及び前記第２クロック信号の両方の周波数が前記許容周波数範囲に入っている場合、前記セレクタは、前記第１クロック信号及び前記第２クロック信号のうち前記選択信号によって選択されたクロック信号を前記出力クロック信号として選択し、
    前記第１クロック信号の周波数が前記許容周波数範囲に入っておらず、前記第２クロック信号の周波数が前記許容周波数範囲に入っている場合、前記セレクタは、前記第２クロック信号を前記出力クロック信号として選択し、
    前記第２クロック信号の周波数が前記許容周波数範囲に入っておらず、前記第１クロック信号の周波数が前記許容周波数範囲に入っている場合、前記セレクタは、前記第１クロック信号を前記出力クロック信号として選択し、
    前記第１クロック信号及び前記第２クロック信号の両方の周波数が前記許容周波数範囲に入っていない場合、前記セレクタは、前記出力クロック信号を出力する出力端子を、特定の状態に固定する
    集積回路装置。
  7. 請求項１乃至６のいずれかに記載の集積回路装置であって、
    前記第１周波数監視部は、前記第１クロック信号の周波数が前記許容周波数範囲の下限周波数よりも高いか否かに応じた波形を有する第１検出信号と、前記第１クロック信号の周波数が前記許容周波数範囲の上限周波数よりも高いか否かに応じた波形を有する第２検出信号とを出力するように構成された第１検出器を具備し、
    前記第１クロック正常信号が、前記第１検出信号と前記第２検出信号に応答して生成される
    集積回路装置。
  8. 請求項７に記載の集積回路装置であって、
    前記第１検出器は、
    前記第１クロック信号がゲートに供給され、ドレインが第１ノードに接続され、ソースが接地端子に接続された第１ＮＭＯＳトランジスタと、
    前記第１ノードに第１定電流を供給する第１定電流源と、
    前記第１ノードと接地端子の間に接続された第１キャパシタと、
    第１基準電位と前記第１ノードの電位とを比較して前記第１検出信号を出力する第１比較器と、
    前記第１基準電位より低い第２基準電位と前記第１ノードの電位とを比較して前記第２検出信号を出力する第２比較器
    とを具備する
    集積回路装置。
  9. 請求項７又は８に記載の集積回路装置であって、
    前記第２周波数監視部は、前記第２クロック信号の周波数が前記許容周波数範囲の下限周波数よりも高いか否かに応じた波形を有する第３検出信号と、前記第２クロック信号の周波数が前記許容周波数範囲の上限周波数よりも高いか否かに応じた波形を有する第４検出信号とを出力するように構成された第２検出器を具備し、
    前記第２クロック正常信号が、前記第３検出信号と前記第４検出信号に応答して生成される
    集積回路装置。
  10. 請求項８に記載の集積回路装置であって、
    前記第２周波数監視部は、前記第２クロック信号の周波数が前記許容周波数範囲の下限周波数よりも高いか否かに応じた波形を有する第３検出信号と、前記第２クロック信号の周波数が前記許容周波数範囲の上限周波数よりも高いか否かに応じた波形を有する第４検出信号とを出力するように構成された第２検出器を具備し、
    前記第２クロック正常信号が、前記第３検出信号と前記第４検出信号に応答して生成され、
    前記第２検出器は、
    前記第２クロック信号がゲートに供給され、ドレインが第２ノードに接続され、ソースが接地端子に接続された第２ＮＭＯＳトランジスタと、
    前記第２ノードに第２定電流を供給する第２定電流源と、
    前記第２ノードと接地端子の間に接続された第２キャパシタと、
    前記第１基準電位と前記第２ノードの電位とを比較して前記第３検出信号を出力する第３比較器と、
    前記第２基準電位と前記第２ノードの電位とを比較して前記第４検出信号を出力する第４比較器
    とを具備する
    集積回路装置。
  11. 請求項９又は１０のいずれかに記載の集積回路装置であって、
    前記第２検出信号は、前記第１クロック信号の周波数が前記許容周波数範囲の上限周波数よりも低い場合に前記第１クロック信号の周波数と同一の周波数でパルスが現れる信号であり、
    前記第４検出信号は、前記第２クロック信号の周波数が前記許容周波数範囲の上限周波数よりも低い場合に前記第２クロック信号の周波数と同一の周波数でパルスが現れる信号であり、
    前記比較回路は、
    前記第２検出信号に応答してカウント動作を行う第１カウンタと、
    前記第４検出信号に応答してカウント動作を行う第２カウンタと、
    前記第２カウンタのカウント値が所定の設定値になったことに応答して前記第１カウンタのカウンタ値を取り込む第１レジスタと、
    前記第１カウンタのカウント値が前記設定値になったことに応答して前記第２カウンタのカウンタ値を取り込む第２レジスタと、
    前記第１レジスタに取り込まれたカウンタ値と、前記第２レジスタに取り込まれたカウンタ値とに応答して前記選択信号を生成する判定回路
    とを備える
    集積回路装置。
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