WO2012101776A1 - 半導体装置、及び情報処理装置 - Google Patents

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WO2012101776A1
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allowable range
detection unit
semiconductor device
signal
width
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幸治 右田
古山　義人
和昌 久保寺
金山　靖隆
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富士通株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay

Definitions

  • the conventional semiconductor circuit device since the conventional semiconductor circuit device includes a plurality of variable delay circuits, or a majority decision circuit and a majority decision number setting register, there is a problem that the circuit becomes large and a feedback loop response is delayed.
  • a semiconductor device includes a delay unit that delays an input signal, a phase detection unit that detects a phase of an output signal output from the delay unit, and phase information output from the phase detection unit And a setting unit for setting a stable operation range of the phase of the output signal, and setting an allowable range corresponding to the stable operation range to determine whether or not the phase of the output signal is within the allowable range And an error detection unit that changes the allowable range in accordance with an external factor of the input signal of the delay unit.
  • FIG. 1 is a diagram illustrating a server 50 including a semiconductor device according to a first embodiment.
  • FIG. 2 is a block diagram showing a server 50 including the semiconductor device of the first embodiment.
  • FIG. 2 is a diagram showing a signal delay circuit 100 included in the semiconductor device of the first embodiment.
  • FIG. 3 is a diagram showing a phase detection unit 20 of a signal delay circuit 100 included in the semiconductor device of the first embodiment.
  • FIG. 3 is a diagram showing a frequency detection unit 160 of the signal delay circuit 100 included in the semiconductor device of the first embodiment.
  • FIG. 3 is a diagram illustrating a low frequency component detection unit 180 of the signal delay circuit 100 included in the semiconductor device of the first embodiment.
  • FIG. 3 is a diagram showing a high frequency component detection unit 190 of the signal delay circuit 100 included in the semiconductor device of the first embodiment.
  • FIG. 3 is a diagram showing a control register 150 of the signal delay circuit 100 included in the semiconductor device of the first embodiment.
  • FIG. (A) is a figure which shows the example waveform of the wander of a power supply voltage
  • (B) is a figure which shows the example waveform of the jitter of a power supply voltage.
  • FIG. 3 is a diagram illustrating a correspondence relationship between an input signal value and an output signal value of a control register 150 of the signal delay circuit 100 according to the first embodiment.
  • 6 is a diagram illustrating an allowable range that the error detection unit 140 of the signal delay circuit 100 included in the semiconductor device according to the first embodiment changes in accordance with a change in clock frequency.
  • FIG. 3 is a diagram illustrating an allowable range that the error detection unit 140 of the signal delay circuit 100 included in the semiconductor device of the first embodiment changes in accordance with a change in temperature of the delay unit 10;
  • FIG. 6 is a diagram illustrating an allowable range that is changed by the error detection unit 140 of the signal delay circuit 100 included in the semiconductor device of the first embodiment in accordance with a change in the voltage range of the power supply voltage.
  • FIG. 6 is a diagram illustrating an allowable range that the error detection unit 140 of the signal delay circuit 100 included in the semiconductor device according to the first embodiment changes in accordance with fluctuations in power supply voltage jitter.
  • FIG. 6 is a diagram illustrating a signal delay circuit 200 included in the semiconductor device of the second embodiment.
  • FIG. 1 is a block diagram showing a signal delay circuit 1 of a comparative example.
  • the signal delay circuit 1 of the comparative example is realized by, for example, an LSI (Large Scale Integrated Circuit).
  • the signal delay circuit 1 includes a delay unit 10, a phase detection unit 20, a filter unit 30, and an error detection unit 40.
  • the delay unit 10 outputs a clock (clock_out) obtained by delaying the input clock (clock_in).
  • the delay time given to the clock by the delay unit 10 is variably set by a selection signal (select) input from the filter unit 30.
  • the clock output from the delay unit 10 is output as an output (clock_out) of the signal delay circuit 1 and also input to the phase detection unit 20.
  • the phase detection unit 20 detects the phase of the clock output from the delay unit 10, and outputs a phase signal (phase) representing the phase of the clock to the filter unit 30 and the error detection unit 40. For example, the phase detection unit 20 detects the rising phase of each cycle of the clock.
  • the filter unit 30 holds a target value of the phase of the clock output from the delay unit 10 and sets a stable operation range of the phase of the clock output from the delay unit 10.
  • the stable operation range set by the filter unit 30 is a range having a predetermined width whose center is the target value of the phase of the clock output from the delay unit 10.
  • the filter unit 30 removes a clock whose phase is out of the stable operation range from the phase of the clock represented by the phase signal (phase) input from the phase detection unit 20 every clock cycle by the filtering process. Further, the filter unit 30 feeds back a selection signal (select) for adjusting the delay amount in the delay unit 10 to the delay unit 10 according to the difference between the phase of the clock within the stable operation range and the target value. In addition, the filter unit 30 outputs a code representing a stable operation range to the error detection unit 40.
  • the error detection unit 40 sets an allowable range corresponding to the stable operation range based on a code signal (code) indicating the stable operation range output from the filter unit 30 and the phase of the clock output from the delay unit 10 is It is determined whether it is within the allowable range.
  • code code signal
  • the error detection unit 40 sets an allowable range having the same range as the stable operation range set by the filter unit 30. For this reason, the error detection unit 40 can determine whether the phase of the clock detected by the phase detection unit 20 has deviated from the stable operation range set by the filter unit 30.
  • the error detection unit 40 outputs a status signal (status) including, for example, a code (code) representing the upper and lower limits of the allowable range and a code (phase) representing the phase of the clock. If the error detection unit 40 determines that the phase of the clock detected by the phase detection unit 20 has deviated from the allowable range, the error detection unit 40 outputs an error signal (error) indicating that an error has occurred.
  • the status signal (status) and the error signal (error) are transmitted to the system monitoring system including the signal delay circuit 1.
  • the signal delay circuit 1 of the comparative example outputs an output signal (clock) having a phase corresponding to the target value by delaying the input signal (clock).
  • FIG. 2 is a diagram illustrating the delay unit 10 included in the signal delay circuit 1 of the comparative example.
  • the delay unit 10 includes inverters 11A, 12A, 13A, selectors 11B, 12B, 13B, and inverters 11C, 12C, 13C.
  • Inverters 11A to 13A are inverters on the forward side for propagating signals to selectors 11B to 13B that are signal folding points. Inverters 11C to 13C propagate signals after the signals are folded by selectors 11B to 13B. This is an inverter on the return side.
  • Each of the inverters 11A to 13A is a negation circuit that inverts and outputs an input signal.
  • the inverters 11A to 13A are examples of delay elements that are connected in series by connecting an output terminal and an input terminal, respectively.
  • the input terminal of the inverter 11A is connected to the input terminal IN of the delay unit 10
  • the output terminal of the inverter 13A is connected to one input terminal of the selector 13B and is open (open).
  • the selectors 11B to 13B are provided corresponding to the inverters 11A to 13A, respectively.
  • the selectors 11B to 13B each have two input terminals and a selection signal input terminal S.
  • a selection signal “1” or “0” is input from the filter unit 30 to the selection signal input terminal S of the selectors 11B and 12B. Further, a selection signal clipped to a signal level of “1” is input to the selection signal input terminal S of the selector 13B. For example, a predetermined voltage representing the signal level “1” of the selection signal may be generated and input to the selection signal input terminal S of the selector 13B by converting the power supply voltage with a resistor or the like.
  • the selectors 11B and 12B select and output one of the inputs according to the selection signal (“1” or “0”) input from the filter unit 30, and the selector 13B always outputs the output of the inverter 13A. Select and output.
  • the inverters 11C to 13C are negation circuits that invert the input signals and output them, and are provided corresponding to the selectors 11B to 13B.
  • the inverters 11C to 13C are alternately connected in series with the selectors 11B to 13B, and invert the outputs of the selectors 11B to 13B, respectively.
  • Inverters 11C to 13C are examples of delay elements.
  • the output terminal of the inverter 13A is connected to one input terminal of the selector 13B.
  • the other input terminal of the selector 13B is grounded, and "0" is input as fixed data.
  • the output terminal of the inverter 12A is connected to one input terminal of the selector 12B, and the output terminal of the inverter 13C is connected to the other input terminal.
  • the output terminal of the inverter 11A is connected to one input terminal of the selector 11B, and the output terminal of the inverter 12C is connected to the other input terminal.
  • the output terminal of the selector 11B is connected to the input terminal of the inverter 11C, and the output terminal of the inverter 11C is connected to the output terminal OUT of the delay unit 10.
  • the delay unit 10 adjusts the amount of delay of the signal input to the input terminal IN and outputs it from the output terminal OUT depending on where in the selectors 11B to 12B the signal input to the input terminal IN is folded.
  • the selection signal whose signal level is clipped to “1” is input to the selection signal input terminal S of the selector 13 ⁇ / b> B located farthest from the input terminal IN of the delay unit 10.
  • the selector 13B always selects the output of the inverter 13A.
  • the selectors 11B and 12B are “0” and “0”, respectively, the selectors 11B and 12B are respectively connected to the inverter 12C, In order to select the output of 13C, the turning point of the signal in the delay unit 10 becomes the selector 13B.
  • the selector 11B selects the output of the inverter 12C
  • the selector 12B selects the output of the inverter 12A. The turning point becomes the selector 12B.
  • the selector 13B selects the output of the inverter 13A and inputs it to the inverter 13C. However, since the output of the inverter 13C is not selected by the selector 12B, the selector 13B does not become a turning point of the signal.
  • the selector 11B selects the output of the inverter 11A, so that the signal turning point becomes the selector 11B.
  • the selector 13B selects the output of the inverter 13A and inputs it to the inverter 13C.
  • the output of the inverter 13C is selected by the selector 12B, but the output of the inverter 12C is not selected by the selector 11B. It is not a turning point for signals.
  • the three-stage inverters 11A, 12A, 13A, the selectors 11B, 12B, 13B, and the delay unit 10 including the inverters 11C, 12C, 13C have been described.
  • the forward-side and return-side inverters and The number of selector stages may be determined according to the amount of delay given to the clock.
  • the delay amount is stepped using 257 forward and return inverters and selectors. May be set automatically.
  • the 8-bit selection signal output from the filter unit 30 is converted into a 256-bit selection signal, and the back of the 257-stage selector as viewed from the input terminal IN and the output terminal OUT of the delay unit 10. What is necessary is just to input into 256 selectors other than a certain selector.
  • a selection signal having a fixed signal value may be input to the selector farthest from the input terminal IN and the output terminal OUT of the delay unit 10 so that the signal is always returned.
  • FIG. 2 shows, as an example, a delay unit 10 of a format in which a signal transmitted through a forward-side inverter is folded back by a selector and output via a return-side inverter.
  • the circuit configuration of the delay unit 10 is folded back. Not limited to those.
  • the delay unit 10 may be of any other circuit configuration as long as it can output an input signal with a delay, and the form thereof does not matter.
  • phase of the clock detected by the phase detection unit 20 the stable operation range set by the filter unit 30, and the allowable range set by the error detection unit 40 will be described with reference to FIGS. To do.
  • the phase of the clock is indicated by dots.
  • FIG. 3A is a diagram schematically showing the relationship between the phase of the clock represented by the phase signal (phase) input to the filter unit 30 of the signal delay circuit 1 of the comparative example and the stable operation range.
  • the point representing the phase shown in FIG. 3A is the phase of the clock before the filter processing by the filter unit 30 is performed, and represents the phase of the clock detected by the phase detection unit 20.
  • FIG. 3B is a diagram schematically showing the relationship between the phase of the clock after the filter processing by the filter unit 30 and the stable operation range.
  • FIG. 3C is a diagram schematically showing the relationship between the allowable range in the error detection unit 40 and the phase of the clock.
  • the upper limit of the stable operation range and the allowable range is N
  • the width of the stable operation range and the allowable range is m
  • the target value of the phase of the clock held by the filter unit 30 is represented by N ⁇ (m / 2).
  • the upper limit N and width m of the first allowable range are set so that the signal delay circuit 100 operates appropriately based on the distribution of the phase of the clock represented by the phase signal (phase) input to the filter unit 30. decide.
  • the filter unit 30 may determine the upper limit N and the width m of the first allowable range using the target value.
  • the phase of the clock detected by the phase detector 20 is almost in the stable operation range (Nm to N) centering on the target value.
  • a clock whose phase deviates from the stable operation range (Nm to N) may be caused by, for example, an abnormality of the delay unit 10 or an abnormality of the clock.
  • the clock frequency This may be caused by a change in the temperature of the delay unit 10 or a power supply voltage of the delay unit 10.
  • phase of the clock that deviates from the stable operating range (Nm to N) is removed by the filtering process of the filter unit 30, the phase of the clock after the filtering process is finished is indicated by a dashed ellipse in FIG. As shown in A, it is within the stable operation range (Nm to N).
  • the error detection unit 40 has the same allowable range (Nm to N) as the filter unit 30, a phase signal (phase) representing the phase of the clock as shown in FIG.
  • a phase signal (phase) representing the phase of the clock as shown in FIG.
  • the error detection unit 40 determines that the phase of the clock in the ellipse A indicated by the broken line in FIG. 3C is within the allowable range (Nm to N), so that it is normal and enters the ellipses B and C.
  • the clock phase is determined to be abnormal.
  • an error signal is transmitted to the monitoring system of the system including the signal delay circuit 1, and for example, the operation of the system including the signal delay circuit 1 is stopped.
  • the error detection unit 40 performs error determination. Even if it is not performed, the operation of the system including the signal delay circuit 1 may not be affected.
  • the signal delay circuit 1 when the occurrence frequency of external factors is extremely low (for example, less than 1%), or when data is monitored outside the signal delay circuit 1, the signal delay can be performed without performing error determination. The operation of the system including the circuit 1 may not be affected.
  • an ECC Error-Checking-and-Correction
  • a bus that performs data transfer in synchronization with a clock (clock_in).
  • clock_in a clock
  • accompanying data transfer is performed, or data transfer accompanied by an enable signal or the like is performed.
  • the reason that the phase of the clock fluctuates due to an external factor and deviates from the allowable range of the error detection unit 40 is, for example, a probability of several percent or less (for example, several to several tens of times in 10,000 detections). It is very small when viewed from the phase of the entire clock.
  • the semiconductor device including the signal delay circuit 1 of the comparative example includes the signal delay circuit 1 in order to perform error determination uniformly when the clock phase deviates from the allowable range due to an external factor.
  • An information processing apparatus such as a server is stopped, and it may be difficult to operate the entire system smoothly and stably.
  • Embodiments 1 and 2 described below an object is to provide a semiconductor device and an information processing device that solve the above-described problems.
  • the semiconductor device and the information processing apparatus according to the first and second embodiments will be described.
  • FIG. 4 is a diagram showing a server 50 including the semiconductor device of the first embodiment.
  • a server 50 shown in FIG. 4 is an example of an information processing apparatus including the semiconductor device of the first embodiment.
  • the server 50 includes, for example, a central processing unit (CPU) and a main storage device.
  • CPU central processing unit
  • main storage device main storage device
  • FIG. 5 is a block diagram showing the server 50 including the semiconductor device of the first embodiment.
  • the server 50 includes a CPU 51 and main storage devices 52A and 52B.
  • the CPU 51 and main storage devices 52A and 52B are connected by buses 53A and 53B, respectively.
  • the CPU 51 includes a memory controller 54.
  • the CPU 51 acquires or transfers data to and from the main storage devices 52A and 52B via a memory I / F (Interface) 54A in the memory controller 54. Process.
  • the main storage devices 52A and 52B include, for example, a plurality of modularized RAMs (Random Access Memory). 5 shows two main storage devices 52A and 52B, but there may be three or more main storage devices.
  • the memory controller 54 transfers data between the CPU 51 and the main storage devices 52A and 52B.
  • the memory controller 54 includes a memory I / F 54A in order to realize data communication at the boundary with the main storage devices 52A and 52B.
  • the semiconductor device of the first embodiment is, for example, a memory controller 54 having a signal delay circuit in the memory I / F 54A.
  • FIG. 5 shows a form in which the CPU 51 includes the memory controller 54, the memory controller 54 may be outside the CPU 51. Further, the semiconductor device of the first embodiment may be a chip set including the memory controller 54.
  • the signal delay circuit included in the semiconductor device of the first embodiment is an example of a signal delay circuit that outputs an output signal obtained by delaying an input signal.
  • the output signal of the signal delay circuit included in the semiconductor device of the first embodiment is, for example, a system when the memory controller 54 as the semiconductor device of the first embodiment performs data transfer with the main storage devices 52A and 52B. Used as a clock.
  • FIG. 6 is a diagram illustrating the signal delay circuit 100 included in the semiconductor device of the first embodiment.
  • the signal delay circuit 100 is different from the signal delay circuit 1 of the comparative example in the configuration of the error detection unit 140.
  • the phase detection unit 20 outputs an 8-bit phase signal phase [7: 0]
  • the filter unit 30 has an 8-bit select [7: 0] and an 8-bit stable operation range.
  • the codes code_N [7: 0] and code_m [7: 0] are output.
  • the signal delay circuit 100 outputs a clock (clock_out) obtained by delaying the clock (clock_in) input to the delay unit 10.
  • phase detector 20 will be described with reference to FIG.
  • FIG. 7 is a diagram showing the phase detection unit 20 of the signal delay circuit 100 included in the semiconductor device of the first embodiment.
  • the clock (clock_out) output from the delay unit 10 is input to the phase detection unit 20.
  • multiphase clocks ⁇ 0 to ⁇ 255 are input to the phase detector 20.
  • the multiphase clocks ⁇ 0 to ⁇ 255 are clocks obtained by sequentially adding a unit phase obtained by dividing one cycle of the clock (clock_in) to 256 to the clock (clock_in).
  • the clock ⁇ 0 has the same phase as the clock (clock_in), the phase of the clock ⁇ 1 is advanced by one unit phase from the clock (clock_in), and the phase of ⁇ 254 is advanced by 254 unit phases from the clock (clock_in). The phase of 255 is advanced by 255 unit phases from the clock (clock_in).
  • the phase detector 20 compares the clock (clock_out) output from the delay unit 10 with the multiphase clocks ⁇ 0 to ⁇ 255, and among the multiphase clocks ⁇ 0 to ⁇ 255, the phase (clock_out) and the phase of the clock (clock_out) output from the delay unit 10 are compared. Are detected as the phase of the clock (clock_out) output from the delay unit 10.
  • the phase detector 20 outputs an 8-bit phase signal phase [7: 0] representing the detected phase.
  • the error detection unit 140 detects the error of the signal delay circuit 1 of the comparative example in that the allowable range is changed in accordance with a factor (external factor) generated outside the signal delay circuit 100 or the semiconductor device including the signal delay circuit 100. Different from the part 40. Details of the change of the allowable range by the error detection unit 140 will be described later with reference to FIGS.
  • the factor that causes the clock phase to deviate from the stable operation range (Nm to N) includes the signal delay circuit 100 or a factor (external factor) that occurs outside the semiconductor device including the signal delay circuit 100.
  • External factors include, for example, the clock frequency, the temperature of the signal delay circuit 100, and the variation of the power supply voltage.
  • the fluctuation of the power supply voltage includes wander which is a low frequency component and jitter which is a high frequency component.
  • the error detection unit 140 is connected to the frequency detection unit 160, the temperature detection unit 170, the low frequency component detection unit 180, and the high frequency component detection unit 190 via the control register 150.
  • the frequency detection unit 160, the temperature detection unit 170, the low frequency component detection unit 180, and the high frequency component detection unit 190 each have a clock frequency and a signal delay circuit 100 as an external factor of the clock input to the signal delay circuit 100. Temperature, a wander representing the fluctuation of the power supply voltage, and jitter included in the power supply voltage are detected.
  • the frequency detection unit 160 detects a clock frequency, performs digital conversion, and outputs a 4-bit frequency signal d_frequency [3: 0] representing the clock frequency.
  • the frequency detection unit 160 for example, the frequency detection unit shown in FIG. 8 can be used.
  • FIG. 8 is a diagram showing the frequency detection unit 160 of the signal delay circuit 100 included in the semiconductor device of the first embodiment.
  • the clock (clock_in) input to the delay unit 10 is branched and input to the frequency detection unit 160.
  • the frequency detection unit 160 detects, for example, frequencies from 85 (MHz) to 113 (MHz).
  • the frequency detector 160 receives multiphase clocks ⁇ 85 to ⁇ 113 having a frequency from 85 (MHz) to 113 (MHz).
  • the multiphase clocks ⁇ 85 to ⁇ 113 are 29 clocks to which frequencies from 85 (MHz) to 113 (MHz) are assigned every 1 (MHz).
  • the frequency detector 160 compares the clock (clock_in) with the multiphase clocks ⁇ 85 to ⁇ 113, and among the multiphase clocks ⁇ 85 to ⁇ 113, any one of the clocks ( ⁇ 85 to ⁇ 113 having the same period as the clock (clock_in). Are detected as the clock (clock_in) frequency.
  • the temperature detection unit 170 is attached to the delay unit 10, detects the temperature of the delay unit 10, digitally converts it, and outputs a 4-bit temperature signal d_temperature [3: 0] representing the temperature of the delay unit.
  • FIG. 6 shows the temperature detection unit 170 and the delay unit 10 apart from each other, but the temperature detection unit 170 is actually provided in the vicinity of the delay unit 10 so that the temperature of the delay unit 10 can be detected. .
  • the low-frequency component detection unit 180 detects a wander that represents the fluctuation of the power supply voltage of the delay unit 10, digitally converts the wander, and a 4-bit power supply voltage signal d_power_range that represents the voltage value of the wander included in the power supply voltage of the delay unit 10. [3: 0] is output.
  • the low frequency component detection unit 180 for example, the low frequency component detection unit shown in FIG. 9 can be used.
  • FIG. 9 is a diagram illustrating the low-frequency component detection unit 180 of the signal delay circuit 100 included in the semiconductor device of the first embodiment.
  • the low frequency component detection unit 180 includes a low pass filter unit 181 and a detection unit 182.
  • the low-pass filter unit 181 includes a resistor R that is inserted in series with respect to a line to which a power supply voltage is input, and a capacitor C that is inserted between the line to which the power supply voltage is input and the ground.
  • the detection unit 182 is connected to the output side of the low-pass filter unit 181, detects a low-frequency component that has passed through the low-pass filter unit 181 among the components of the power supply voltage, and supplies a power supply voltage signal d_power_range [ 3: 0] is output.
  • the high-frequency component detection unit 190 detects jitter included in the power supply voltage of the delay unit 10 and digitally converts the jitter into a 4-bit jitter signal d_jitter_range [3: 0] indicating the voltage value of the jitter included in the power supply voltage of the delay unit. Is output.
  • d_jitter_range [3: 0] indicating the voltage value of the jitter included in the power supply voltage of the delay unit. Is output.
  • FIG. 10 is a diagram illustrating the high-frequency component detection unit 190 of the signal delay circuit 100 included in the semiconductor device of the first embodiment.
  • the high-frequency component detection unit 190 includes a high-pass filter unit 191 and a detection unit 192.
  • the high-pass filter unit 191 includes a capacitor C that is inserted in series with respect to the line to which the power supply voltage is input, and a resistor R that is inserted between the line to which the power supply voltage is input and the ground.
  • the detection unit 192 is connected to the output side of the high-pass filter unit 191, detects a high-frequency component that has passed through the high-pass filter unit 191 among the components of the power supply voltage, and represents a 4-bit jitter signal d_jitter_range representing the fluctuation of the power supply voltage. [3: 0] is output.
  • control register 150 will be described with reference to FIGS.
  • the control register 150 includes a frequency signal d_frequency [3: 0] and a temperature signal d_temperature [from the frequency detection unit 160, the temperature detection unit 170, the low frequency component detection unit 180, and the high frequency component detection unit 190. 3: 0], power supply voltage signal d_power_range [3: 0], and jitter signal d_jitter_range [3: 0].
  • control register 150 the control register shown in FIG. 11 can be used.
  • FIG. 11 is a diagram showing the control register 150 of the signal delay circuit 100 included in the semiconductor device of the first embodiment.
  • the control register 150 includes a storage register 151 and code converters 152 to 155.
  • the storage register 151 holds a 4-bit signal and passes it to the code converters 152 to 155.
  • the code converters 152 to 155 have a combinational circuit that converts a 4-bit signal into a 3-bit signal, converts the 4-bit signal into a 3-bit signal, and outputs the converted signal.
  • the control register 150 converts the 4-bit frequency signal, temperature signal, power supply voltage signal, and jitter signal into a 3-bit frequency signal, temperature signal, power supply voltage signal, and jitter signal, and outputs them.
  • the 3-bit frequency signal, temperature signal, power supply voltage signal, and jitter signal output from the control register 150 are respectively converted into frequency [2: 0], temperature [2: 0], power_range [2: 0], and jitter_range [2 : 0].
  • the frequency signal frequency [2: 0], temperature signal temperature [2: 0], power supply voltage signal power_range [2: 0], and jitter signal jitter_range [2: 0] are input to the error detection unit 140 of the signal delay circuit 100. Is done.
  • FIG. 12A is a diagram illustrating an exemplary waveform of a power supply voltage wander
  • FIG. 12B is a diagram illustrating an exemplary waveform of power supply voltage jitter.
  • a broken line indicates a reference power supply voltage.
  • a relatively low frequency periodic fluctuation component having a frequency included in the power supply voltage of less than 10 (kHz) is wandered (FIG. 12A). Reference).
  • the wander period actually detected is, for example, about (*) 100 (Hz).
  • the wander and jitter are examples of fluctuations in the power supply voltage.
  • the wander is detected by the low frequency component detector 180 and the jitter is detected by the high frequency component detector 190.
  • FIG. 13 is a diagram illustrating a correspondence relationship between the value of the input signal and the value of the output signal of the control register 150 of the signal delay circuit 100 according to the first embodiment.
  • the control register 150 converts a 4-bit frequency signal, a temperature signal, a power supply voltage signal, and a jitter signal into a 3-bit frequency signal, a temperature signal, a power supply voltage signal, and a jitter signal as shown in the correspondence relationship shown in FIG. To do.
  • the conversion of the frequency signal, the temperature signal, the power supply voltage signal, and the jitter signal will be described in order.
  • control register 150 converts the 4-bit frequency signal d_frequency [3: 0] into a 3-bit frequency signal frequency [2: 0].
  • FIG. 13A shows a conversion table in which the frequency ranges from less than 85 (MHz) to 113 (MHz) or more.
  • the 4-bit frequency signal d_frequency [3: 0] is “0” when less than 85 (MHz), and “1” when 85 or more and less than 87 (MHz).
  • -111 (MHz) or more and less than 113 (MHz) is assigned as “14”
  • 113 (MHz) or more is assigned as "15”.
  • the 3-bit frequency signal frequency [2: 0] is “0” if it is less than 87 (MHz), “1” if it is 87 (MHz) or more and less than 91 (MHz), 107 (MHz). ) And less than 111 (MHz) are assigned as “6”, and 111 (MHz) and more are assigned as “7”.
  • the control register 150 converts the 4-bit frequency signal d_frequency [3: 0] into the 3-bit frequency signal frequency [2: 0] using the conversion table shown in FIG.
  • the frequency signal d_frequency [3: 0] represents “7”
  • the frequency signal d_frequency [3: 0] represents the 3-bit frequency signal frequency representing “3”. Converted to [2: 0].
  • control register 150 converts the 4-bit temperature signal d_temperature [3: 0] into a 3-bit temperature signal temperature [2: 0].
  • FIG. 13B shows a conversion table in the temperature range from less than ⁇ 20 (° C.) to 120 (° C.) or more.
  • the 4-bit temperature signal d_temperature [3: 0] is “0” when it is less than ⁇ 20 (° C.) and “1” when it is greater than or equal to ⁇ 20 (° C.) and less than ⁇ 10 (° C.). ,..., 110 (° C.) or more and less than 120 (° C.) is assigned as “14”, and 120 (° C.) or more is assigned as “15”.
  • the 3-bit temperature signal temperature [2: 0] is “0” when less than ⁇ 20 (° C.), “1” when it is greater than or equal to ⁇ 20 (° C.) and less than 0 (° C.),. “6” is assigned to (° C.) or more and less than 100 (° C.), and “7” is assigned to 100 (° C.) or more.
  • the control register 150 converts the 4-bit temperature signal d_temperature [3: 0] into the 3-bit temperature signal temperature [2: 0] using the conversion table shown in FIG.
  • the temperature signal d_temperature [3: 0] represents “7”
  • the temperature signal d_temperature [3: 0] represents the 3-bit temperature signal temperature representing “4”. Converted to [2: 0].
  • control register 150 converts the 4-bit power supply voltage signal d_power_range [3: 0] into a 3-bit power supply voltage signal power_range [2: 0].
  • FIG. 13C shows a conversion table in which the fluctuation of the power supply voltage ranges from 0 (%) to 14 (%) or more in absolute value. .
  • FIG. 13C a numerical value representing the fluctuation of the power supply voltage is indicated with a plus sign.
  • the value of the fluctuation of the power supply voltage is treated as an absolute value, and a 4-bit power supply voltage signal, a 3-bit power supply voltage signal, Will be described.
  • the 4-bit power supply voltage signal d_power_range [3: 0] is “0” when 0 (%), and an absolute value larger than 0 (%) and less than 1 (%). “1”,..., 13 (%) or more and less than 14 (%) in absolute value is assigned as “14”, and 14 (%) or more in absolute value is assigned as “15”.
  • the 3-bit power supply voltage signal power_range [2: 0] is “0” for 0 (%), “1” for absolute value greater than 0 (%) and less than 2 (%),.
  • the absolute value of 10 (%) or more and less than 12 (%) is assigned as “6”, and the absolute value of 12 (%) or more is assigned as “7”.
  • the control register 150 converts the 4-bit power supply voltage signal d_power_range [3: 0] into the 3-bit power supply voltage signal power_range [2: 0] using the conversion table shown in FIG.
  • the power supply voltage signal d_power_range [3: 0] is “4”. Is converted into a 3-bit power supply voltage signal power_range [2: 0].
  • control register 150 converts the 4-bit jitter signal d_jitter_range [3: 0] into a 3-bit jitter signal jitter_range [2: 0].
  • FIG. 13D shows a conversion table in which the jitter ranges from 0 (mV) to 70 (mV) or more in absolute value.
  • the jitter since the jitter may fluctuate on the + side or fluctuate on the ⁇ side, the jitter is indicated with a plus sign in FIG. 13D.
  • the 4-bit jitter signal d_jitter_range [3: 0] is “0” at 0 (mV), and is larger than 0 (mV) and less than 5 (mV) in absolute value. 1 ”,..., 65 (mV) or more and less than 70 (mV) in absolute value is assigned as“ 14 ”, and 70 (mV) or more in absolute value is assigned as“ 15 ”.
  • the 3-bit jitter signal jitter_range [2: 0] is 0 (mV) is “0”, the absolute value is greater than 0 (mV) and less than 10 (mV) is “1”,.
  • An absolute value of 50 (mV) or more and less than 60 (mV) is assigned as “6”, and an absolute value of 60 (mV) or more is assigned as “7”.
  • the control register 150 converts the 4-bit jitter signal d_jitter_range [3: 0] into the 3-bit jitter signal jitter_range [2: 0] using the conversion table shown in FIG.
  • the jitter signal d_jitter_range [3: 0] represents “7”
  • the jitter signal d_jitter_range [3: 0] represents the 3-bit jitter signal representing “4”. Converted to jitter_range [2: 0].
  • a 4-bit signal output from the frequency detection unit 160, the temperature detection unit 170, the low frequency component detection unit 180, and the high frequency component detection unit 190 is converted into 3 bits by the control register 150. Yes.
  • the outputs of the frequency detection unit 160, the temperature detection unit 170, the low frequency component detection unit 180, and the high frequency component detection unit 190 are not used without using the control register 150. May be directly input to the signal delay circuit 100.
  • FIG. 14 is a diagram illustrating an allowable range that the error detection unit 140 of the signal delay circuit 100 included in the semiconductor device of the first embodiment changes according to a variation in the clock frequency.
  • the error detection unit 140 sets the first allowable range (N ⁇ m to N) based on the code code_N [7: 0] and code_m [7: 0] representing the 8-bit stable operation range input from the filter unit 30. Set.
  • the first allowable range corresponds to the allowable range of the error detection unit 40 of the signal delay circuit 1 of the comparative example.
  • the error detection unit 140 also receives the frequency signal frequency [2: 0], the temperature signal temperature [2: 0], the power supply voltage signal power_range [2: 0], and the jitter signal jitter_range [2: 0] that are input from the control register 150. ], A second allowable range adjacent to the outside of the first allowable range is set. Let the width of the second tolerance range be l.
  • code_N [7: 0] represents the upper limit N of the first allowable range
  • code_m [7: 0] represents the width m of the first allowable range.
  • the target value is represented by code_N [7: 0] ⁇ ⁇ (code_m [7: 0]) / 2 ⁇ .
  • the width of the second allowable range is l.
  • the upper limit N and the width m of the first allowable range are determined by the filter unit 30 in the distribution of the clock phase represented by the phase signal (phase) input to the filter unit 30. Based on this, the signal delay circuit 100 is determined to operate properly. Note that the filter unit 30 may determine the upper limit N and the width m of the first allowable range using the target value.
  • the first allowable range (Nm to N) is between 118 and 138.
  • the target value is 128.
  • the error detection unit 140 sets a range from Nm ⁇ 1 to N ⁇ m and a range from N to N + 1 as the second allowable range.
  • the widths of these ranges are both l.
  • the second allowable range is between 113 and 118. 138 to 143.
  • the tolerance range of the error detection unit 140 is changed from the lower limit and the upper limit of the first tolerance range to the second lower range. This extends from the lower limit of the allowable range to the upper limit of the upper second allowable range.
  • the phase of the clock tends to fluctuate due to external factors such as the clock frequency, the temperature of the delay unit 10, and the fluctuation range (wander or jitter) of the power supply voltage of the delay unit 10.
  • the signal delay circuit 100 not only simply expands the allowable range of the error detection unit 140, but also varies the width of the second allowable range in accordance with an external factor.
  • the allowable range obtained by combining the first allowable range 140 and the second allowable range is varied.
  • the error detection unit 140 decreases the width m of the first allowable range and decreases the width l of the second allowable range without changing the upper limit N of the first allowable range.
  • the width m of the first allowable range is reduced and the second allowable range l is reduced.
  • the error detection unit 140 clocks based on the frequency signal frequency [2: 0] input from the control register 150. Assume that an increase in the frequency of is detected.
  • the error detection unit 140 reduces the width m of the first allowable range and decreases the width l of the second allowable range.
  • the error detection unit 140 decreases the width of the first allowable range from 20 to 15 and decreases the width l of the second allowable range from 5 to 4, as illustrated in FIG.
  • the first tolerance range is between 123 and 138
  • the second tolerance range is between 119 and 123 and between 138 and 142.
  • the error detection unit 140 increases the width m of the first allowable range and increases the width l of the second allowable range without changing the upper limit N of the allowable range.
  • the width m of the first allowable range is increased and the second allowable range l is increased.
  • the error detection unit 140 clocks based on the frequency signal frequency [2: 0] input from the control register 150. It is assumed that a decrease in frequency is detected.
  • the error detection unit 140 increases the width m of the first allowable range and increases the width l of the second allowable range.
  • the error detection unit 140 increases the width of the first allowable range from 20 to 25 and increases the width l of the second allowable range from 5 to 6, as shown in FIG.
  • the first tolerance range is between 113 and 138
  • the second tolerance range is between 107 and 113 and between 138 and 144.
  • the error detection unit 140 varies the allowable range in accordance with a change in the clock frequency.
  • the upper limit N of the first allowable range has been described as being unaffected by fluctuations in the clock frequency, but the upper limit N of the first allowable range is the same as the target value before the clock frequency fluctuation. In order to maintain the value, it may be changed in accordance with the variation of the width m of the first allowable range.
  • both the upper limit value of the first allowable range and the width of the first allowable range may be increased so that the target value represented by N ⁇ m / 2 becomes the same value as before the clock frequency is reduced.
  • the second allowable range may be set only on either the lower side or the upper side of the first allowable range.
  • FIG. 15 is a diagram illustrating an allowable range in which the error detection unit 140 of the signal delay circuit 100 included in the semiconductor device according to the first embodiment changes according to a change in the temperature of the delay unit 10.
  • the first allowable range (Nm to N) is between 118 and 138.
  • the target value is 128.
  • the inverter and the selector included in the delay unit 10 include a CMOS (Complementary Metal Oxide Semiconductor), when the temperature rises, the operation speed decreases and the delay amount increases. On the other hand, when the temperature decreases, the operating speed of the CMOS increases, so the delay amount of the delay unit 10 decreases.
  • CMOS Complementary Metal Oxide Semiconductor
  • the one-stage delay amount included in the delay unit 10 increases, so that the number of stages necessary to obtain a predetermined delay amount can be reduced. For this reason, when the temperature rises, the error detection unit 140 decreases the upper limit N of the first allowable range.
  • the error detection unit 140 reduces the width m of the first allowable range and the width l of the second allowable range.
  • the error detection unit 140 delays based on the temperature signal temperature [2: 0] input from the control register 150. Suppose that the temperature rise of the part 10 is detected.
  • the error detection unit 140 decreases the upper limit N of the first allowable range, the width m of the first allowable range, and the width l of the second allowable range.
  • the error detection unit 140 decreases the upper limit N of the first allowable range from 138 to 130, decreases the width of the first allowable range from 20 to 15, and decreases the width l of the second allowable range from 5 to 4.
  • the first allowable range is between 115 and 130
  • the second allowable range is between 111 and 115 and between 130 and 134.
  • the error detection unit 140 increases the upper limit N of the allowable range.
  • the error detection unit 140 increases the width m of the first allowable range and increases the width l of the second allowable range.
  • the error detection unit 140 delays based on the temperature signal temperature [2: 0] input from the control register 150. It is assumed that the temperature drop of the part 10 is detected.
  • the error detection unit 140 increases the upper limit N of the first allowable range, the width m of the first allowable range, and the width l of the second allowable range.
  • the error detection unit 140 increases the upper limit N of the first allowable range from 138 to 145, increases the width of the first allowable range from 20 to 25, and increases the width l of the second allowable range from 5 to 6.
  • the first allowable range is between 120 and 145
  • the second allowable range is between 114 and 120 and between 145 and 151.
  • the error detection unit 140 varies the allowable range in accordance with a change in the temperature of the delay unit 10.
  • the second tolerance range may be set only on either the lower side or the upper side of the first tolerance range.
  • FIG. 16 is a diagram illustrating an allowable range that the error detection unit 140 of the signal delay circuit 100 included in the semiconductor device of the first embodiment changes according to a change in the voltage range of the power supply voltage.
  • the first allowable range (Nm to N) is between 118 and 138.
  • the target value is 128.
  • the operation speed of the CMOS included in the delay unit 10 is slowed down, so that the unit delay time in each stage of the signal delay circuit 10 becomes long.
  • the power supply voltage may swing to the + side or to the-side due to, for example, wander.
  • the error detection unit 140 increases the upper limit value N of the first allowable range and the width m of the first allowable range when the power supply voltage fluctuates to the + side.
  • the error detection unit 140 decreases the upper limit value N of the first allowable range and the width m of the first allowable range.
  • the degree to which the power supply voltage of the delay unit 10 fluctuates in the + direction tends to increase
  • the amount of change by which the unit delay time of the delay unit 10 is shortened tends to increase.
  • the power supply voltage of the delay unit 10 tends to increase in the negative direction
  • the amount of change in which the unit delay time of the delay unit 10 increases tends to increase.
  • the amount of change by which the unit delay time of the delay unit 10 is shortened tends to decrease.
  • the power supply voltage of the delay unit 10 varies in the negative direction, the amount of change in which the unit delay time of the delay unit 10 increases tends to decrease.
  • the error detection unit 140 increases the width l of the second allowable range when the fluctuation degree of the power supply voltage of the delay unit 10 tends to increase in absolute value.
  • the error detection unit 140 decreases the width l of the second allowable range.
  • the error detection unit 140 determines the upper limit value N of the first allowable range and the first allowable value. While the value width m is increased, the width l of the second allowable range is increased.
  • the error detecting unit 140 is based on the power supply voltage signal power_range [2: 0] input from the control register 150. Suppose that it is detected that the power supply voltage of the delay unit 10 fluctuates to the + side and the fluctuation degree of the power supply voltage of the delay unit 10 tends to increase.
  • the error detection unit 140 increases the upper limit value N of the first allowable range, the width m of the first allowable value, and the width l of the second allowable range.
  • the error detection unit 140 increases the upper limit N of the first allowable range from 138 to 145, increases the width of the first allowable range from 20 to 25, and increases the width l of the second allowable range from 5 to 6.
  • the first allowable range is between 120 and 145
  • the second allowable range is between 114 and 120 and between 145 and 151.
  • the error detection unit 140 increases the upper limit value N of the first allowable range and the first allowable value. While the value width m is decreased, the width l of the second allowable range is increased.
  • the error detecting unit 140 is based on the power supply voltage signal power_range [2: 0] input from the control register 150. Suppose that it is detected that the power supply voltage of the delay unit 10 fluctuates to the minus side and the fluctuation degree of the power supply voltage of the delay unit 10 tends to increase.
  • the error detection unit 140 decreases the upper limit value N of the first allowable range and the width m of the first allowable range, and increases the width l of the second allowable range.
  • the error detection unit 140 decreases the upper limit N of the first allowable range from 138 to 130, decreases the width of the first allowable range from 20 to 15, and increases the width l of the second allowable range from 5 to 6.
  • the first allowable range is between 115 and 130
  • the second allowable range is between 109 and 115 and between 130 and 136.
  • the error detection unit 140 determines the upper limit value N of the first allowable range and the first allowable value. While the value width m is increased, the width l of the second allowable range is decreased.
  • the error detecting unit 140 is based on the power supply voltage signal power_range [2: 0] input from the control register 150. Suppose that it is detected that the power supply voltage of the delay unit 10 fluctuates to the + side and the fluctuation degree of the power supply voltage of the delay unit 10 tends to decrease.
  • the error detection unit 140 increases the upper limit value N of the first allowable range and the width m of the first allowable range, and decreases the width l of the second allowable range.
  • the error detection unit 140 increases the upper limit N of the first allowable range from 138 to 145, increases the width of the first allowable range from 20 to 25, and decreases the width l of the second allowable range from 5 to 4.
  • the first allowable range is between 120 and 145
  • the second allowable range is between 116 and 120 and between 145 and 149.
  • the error detection unit 140 determines the upper limit value N of the first allowable range and the first allowable value.
  • the width m of the value is reduced, and the width l of the second allowable range is reduced.
  • the error detection unit 140 is based on the power supply voltage signal power_range [2: 0] input from the control register 150. Suppose that it is detected that the power supply voltage of the delay unit 10 fluctuates in the negative direction and the fluctuation degree of the power supply voltage of the delay unit 10 tends to decrease.
  • the error detection unit 140 decreases the upper limit value N of the first allowable range, the width m of the first allowable value, and the width l of the second allowable range.
  • the error detection unit 140 decreases the upper limit N of the first allowable range from 138 to 130, decreases the width of the first allowable range from 20 to 15, and decreases the width l of the second allowable range from 5 to 4.
  • the first allowable range is between 115 and 130
  • the second allowable range is between 111 and 115, and between 130 and 134.
  • the error detection unit 140 varies the allowable range in accordance with the change in the voltage range of the power supply voltage of the delay unit 10.
  • the second tolerance range may be set only on either the lower side or the upper side of the first tolerance range.
  • the change of the allowable range when the jitter of the power supply voltage of the delay unit 10 occurs is basically the same as the change of the allowable range when the voltage range of the power supply voltage of the delay unit 10 occurs.
  • FIG. 17 is a diagram showing an allowable range in which the error detection unit 140 of the signal delay circuit 100 included in the semiconductor device of the first embodiment changes according to fluctuations in power supply voltage jitter.
  • the first allowable range (Nm to N) is between 118 and 138.
  • the target value is 128.
  • the operation speed of the CMOS included in the delay unit 10 is slowed down, so that the unit delay time in each stage of the signal delay circuit 10 becomes long.
  • the power supply voltage may swing to the + side or ⁇ side due to, for example, jitter.
  • the error detection unit 140 increases the upper limit value N of the first allowable range and the width m of the first allowable range when the power supply voltage fluctuates to the + side.
  • the error detection unit 140 decreases the upper limit value N of the first allowable range and the width m of the first allowable range.
  • the degree to which the power supply voltage of the delay unit 10 fluctuates in the + direction tends to increase
  • the amount of change by which the unit delay time of the delay unit 10 is shortened tends to increase.
  • the power supply voltage of the delay unit 10 tends to increase in the negative direction
  • the amount of change in which the unit delay time of the delay unit 10 increases tends to increase.
  • the amount of change by which the unit delay time of the delay unit 10 is shortened tends to decrease.
  • the power supply voltage of the delay unit 10 varies in the negative direction, the amount of change in which the unit delay time of the delay unit 10 increases tends to decrease.
  • the error detection unit 140 increases the width l of the second allowable range when the fluctuation degree of the power supply voltage of the delay unit 10 tends to increase in absolute value.
  • the error detection unit 140 decreases the width l of the second allowable range.
  • the error detection unit 140 determines the upper limit value N of the first allowable range and the first allowable value. While the value width m is increased, the width l of the second allowable range is increased.
  • the error detection unit 140 delays based on the jitter signal jitter_range [2: 0] input from the control register 150. Suppose that it is detected that the power supply voltage of the unit 10 fluctuates to the + side and the fluctuation degree of the power supply voltage of the delay unit 10 tends to increase.
  • the error detection unit 140 increases the upper limit value N of the first allowable range, the width m of the first allowable value, and the width l of the second allowable range.
  • the error detection unit 140 increases the upper limit N of the first allowable range from 138 to 145, increases the width of the first allowable range from 20 to 25, and increases the width l of the second allowable range from 5 to 6.
  • the first allowable range is between 120 and 145
  • the second allowable range is between 114 and 120 and between 145 and 151.
  • the error detection unit 140 increases the upper limit value N of the first allowable range and the first allowable value. While the value width m is decreased, the width l of the second allowable range is increased.
  • the error detection unit 140 delays based on the jitter signal jitter_range [2: 0] input from the control register 150. Assume that it is detected that the power supply voltage of the unit 10 fluctuates to the minus side and the fluctuation degree of the power supply voltage of the delay unit 10 tends to increase.
  • the error detection unit 140 decreases the upper limit value N of the first allowable range and the width m of the first allowable range, and increases the width l of the second allowable range.
  • the error detection unit 140 decreases the upper limit N of the first allowable range from 138 to 130, decreases the width of the first allowable range from 20 to 15, and increases the width l of the second allowable range from 5 to 6.
  • the first allowable range is between 115 and 130
  • the second allowable range is between 109 and 115 and between 130 and 136.
  • the error detection unit 140 determines the upper limit value N of the first allowable range and the first allowable value. While the value width m is increased, the width l of the second allowable range is decreased.
  • the error detection unit 140 delays based on the jitter signal jitter_range [2: 0] input from the control register 150. Suppose that it is detected that the power supply voltage of the unit 10 fluctuates to the + side and the fluctuation degree of the power supply voltage of the delay unit 10 tends to decrease.
  • the error detection unit 140 increases the upper limit value N of the first allowable range and the width m of the first allowable range, and decreases the width l of the second allowable range.
  • the error detection unit 140 increases the upper limit N of the first allowable range from 138 to 145, increases the width of the first allowable range from 20 to 25, and decreases the width l of the second allowable range from 5 to 4.
  • the first allowable range is between 120 and 145
  • the second allowable range is between 116 and 120 and between 145 and 149.
  • the error detection unit 140 determines the upper limit value N of the first allowable range and the first allowable value.
  • the width m of the value is reduced, and the width l of the second allowable range is reduced.
  • the error detection unit 140 delays based on the jitter signal jitter_range [2: 0] input from the control register 150. Suppose that it is detected that the power supply voltage of the unit 10 fluctuates to the minus side and the fluctuation degree of the power supply voltage of the delay unit 10 tends to decrease.
  • the error detection unit 140 decreases the upper limit value N of the first allowable range, the width m of the first allowable value, and the width l of the second allowable range.
  • the error detection unit 140 decreases the upper limit N of the first allowable range from 138 to 130, decreases the width of the first allowable range from 20 to 15, and decreases the width l of the second allowable range from 5 to 4.
  • the first allowable range is between 115 and 130
  • the second allowable range is between 111 and 115 and between 130 and 134.
  • the error detection unit 140 varies the allowable range in accordance with the change in the jitter of the power supply voltage of the delay unit 10.
  • the second tolerance range may be set only on either the lower side or the upper side of the first tolerance range.
  • the allowable range of the error detection unit 140 is set according to the fluctuation of the external factor. Fluctuate.
  • the allowable range of the error detection unit 140 is changed in accordance with a change in clock frequency, a change in temperature of the signal delay circuit 100, and a change in power supply voltage (a change in wander or jitter).
  • the signal delay circuit 100 and the signal delay are set according to the type and variation tendency of the external factor by optimally setting the allowable range according to the external factor while ensuring the responsiveness of the signal delay circuit 100. A smooth and stable operation of the semiconductor device including the circuit 100 can be ensured.
  • FIG. 18 is a diagram illustrating a signal delay circuit 200 included in the semiconductor device of the second embodiment.
  • the signal delay circuit 200 according to the second embodiment is obtained by changing the filter unit 30 of the signal delay circuit 100 according to the first embodiment to an averaging circuit unit 230.
  • the averaging circuit unit 230 holds a target value of the phase of the clock output from the delay unit 10 and performs an averaging process so that the phase of the clock output from the delay unit 10 falls within a certain range. Do. This certain range corresponds to the stable operation range of the filter unit 30 of the signal delay circuit 100 of the first embodiment.
  • the fixed range set by the averaging circuit unit 230 is a range having a predetermined width with the target value of the phase of the clock output from the delay unit 10 being approximately the center.
  • the averaging circuit unit 230 outputs the average value of the phase of the clock represented by the phase signal (phase) input from the phase detection unit 20 every clock cycle by the averaging process.
  • the averaging circuit unit 230 feeds back a selection signal (select) for adjusting the delay amount in the delay unit 10 to the delay unit 10 according to the difference between the phase of the input clock and the target value.
  • the averaging circuit unit 230 outputs a code representing a certain range to the error detection unit 40.
  • the upper limit of the certain range that the averaging circuit unit 230 uses for the averaging process is represented by code_N [7: 0], and the width of the certain range is represented by code_m [7: 0].
  • the error detection unit 140 uses the upper limit code_N [7: 0] of a certain range and the width code_m [7: 0] of the certain range input from the averaging circuit unit 230, and the signal delay circuit 100 according to the first embodiment. Similar to the error detection unit 140, the allowable range is changed according to the external factor of the input clock.
  • the signal delay circuit 200 when the clock phase fluctuates due to an external factor, the signal delay circuit 200 according to the second embodiment fluctuates the allowable range of the error detection unit 140 according to the fluctuation of the external factor.
  • the allowable range of the error detection unit 140 is changed in accordance with a change in clock frequency, a change in temperature of the signal delay circuit 100, and a change in power supply voltage (a change in wander or jitter).
  • the signal delay circuit 200 and the signal delay are set according to the type and variation tendency of the external factor by optimally setting the allowable range according to the external factor while ensuring the responsiveness of the signal delay circuit 200. A smooth and stable operation of the semiconductor device including the circuit 200 can be ensured.

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Abstract

　簡易な回路で応答性が良く、安定的な動作を確保することのできる半導体回路装置、及び情報処理装置を提供することを課題とする。　半導体装置は、入力信号に遅延を与える遅延部と、前記遅延部から出力される出力信号の位相を検出する位相検出部と、前記位相検出部から出力される位相情報に基づき、前記出力信号の位相の安定動作範囲を設定する設定部と、前記安定動作範囲に対応する許容範囲を設定して前記出力信号の位相が前記許容範囲内にあるか否かを判定するとともに、前記遅延部の入力信号の外的要因に応じて前記許容範囲を変更するエラー検出部とを含む。

Description

半導体装置、及び情報処理装置
　半導体装置、及び情報処理装置に関する。
　従来より、クロック信号の経路として選択された一の可変遅延回路の出力の位相と他の可変遅延回路の出力の位相とが１周期だけ異なるとき、一の可変遅延回路を他の可変遅延回路に切り替え、一の可変遅延回路の遅延時間可変範囲以上の位相補償を行う半導体回路装置があった。
　また、多数決回路によって位相比較器の位相比較結果の多数決を取ることにより、入力データに含まれるジッタに過度に追従することを防止する半導体回路装置があった。
特開２００１－０７５６７１号公報 特開２００５－０３３３９２号公報
　ところで、従来の半導体回路装置は、複数の可変遅延回路、又は、多数決回路及び多数決回数設定レジスタを含むため、回路が大規模になるという問題と、フィードバックループの応答が遅れるという問題があった。
　そこで、簡易な回路で応答性が良く、安定的な動作を確保することのできる半導体回路装置、及び情報処理装置を提供することを目的とする。
　本発明の実施の形態の半導体装置は、入力信号に遅延を与える遅延部と、前記遅延部から出力される出力信号の位相を検出する位相検出部と、前記位相検出部から出力される位相情報に基づき、前記出力信号の位相の安定動作範囲を設定する設定部と、前記安定動作範囲に対応する許容範囲を設定して前記出力信号の位相が前記許容範囲内にあるか否かを判定するとともに、前記遅延部の入力信号の外的要因に応じて前記許容範囲を変更するエラー検出部とを含む。
　簡易な回路で応答性が良く、安定的な動作を確保することのできる半導体回路装置、及び情報処理装置を提供することができる。
比較例の信号遅延回路１を示すブロック図である。 比較例の信号遅延回路１に含まれる遅延部１０を示す図である。 （Ａ）は比較例の信号遅延回路１のフィルタ部３０に入力される位相信号（phase）が表すクロックの位相と安定動作範囲との関係を模式的に示す図、（Ｂ）はフィルタ部３０によってフィルタ処理が行われた後のクロックの位相と安定動作範囲との関係を模式的に示す図、（Ｃ）はエラー検出部４０における許容範囲とクロックの位相との関係を模式的に示す図である。 実施の形態１の半導体装置を含むサーバ５０を示す図である。 実施の形態１の半導体装置を含むサーバ５０を示すブロック図である。 実施の形態１の半導体装置に含まれる信号遅延回路１００を示す図である。 実施の形態１の半導体装置に含まれる信号遅延回路１００の位相検出部２０を示す図である。 実施の形態１の半導体装置に含まれる信号遅延回路１００の周波数検出部１６０を示す図である。 実施の形態１の半導体装置に含まれる信号遅延回路１００の低周波成分検出部１８０を示す図である。 実施の形態１の半導体装置に含まれる信号遅延回路１００の高周波成分検出部１９０を示す図である。 実施の形態１の半導体装置に含まれる信号遅延回路１００の制御レジスタ１５０を示す図である。 （Ａ）は電源電圧のワンダの例示的な波形を示す図であり、（Ｂ）は電源電圧のジッタの例示的な波形を示す図である。 実施の形態１の信号遅延回路１００の制御レジスタ１５０の入力信号の値と出力信号の値との対応関係を示す図である。 実施の形態１の半導体装置に含まれる信号遅延回路１００のエラー検出部１４０がクロックの周波数の変動に応じて変更する許容範囲を示す図である。 実施の形態１の半導体装置に含まれる信号遅延回路１００のエラー検出部１４０が遅延部１０の温度の変動に応じて変更する許容範囲を示す図である。 実施の形態１の半導体装置に含まれる信号遅延回路１００のエラー検出部１４０が電源電圧の電圧範囲の変動に応じて変更する許容範囲を示す図である。 実施の形態１の半導体装置に含まれる信号遅延回路１００のエラー検出部１４０が電源電圧のジッタの変動に応じて変更する許容範囲を示す図である。 実施の形態２の半導体装置に含まれる信号遅延回路２００を示す図である。
　以下、本発明の半導体装置、及び情報処理装置を適用した実施の形態について説明する。
　実施の形態１及び２の半導体装置、及び情報処理装置について説明する前に、まず、図１乃至図３を用いて、比較例の半導体装置に含まれる信号遅延回路について説明する。
　図１は、比較例の信号遅延回路１を示すブロック図である。
　比較例の信号遅延回路１は、例えば、ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）によって実現される。
　信号遅延回路１は、遅延部１０、位相検出部２０、フィルタ部３０、及びエラー検出部４０を含む。
　遅延部１０は、入力されたクロック（clock_in）に遅延を与えたクロック（clock_out）を出力する。遅延部１０でクロックに与える遅延時間は、フィルタ部３０から入力される選択信号（select）により可変的に設定される。遅延部１０から出力されるクロックは、信号遅延回路１の出力（clock_out）として出力されるとともに、位相検出部２０に入力される。
　位相検出部２０は、遅延部１０から出力されるクロックの位相を検出し、クロックの位相を表す位相信号（phase）をフィルタ部３０とエラー検出部４０に出力する。位相検出部２０は、例えば、クロックの毎周期の立ち上がりの位相を検出する。
　フィルタ部３０は、遅延部１０から出力されるクロックの位相の目標値を保持しており、遅延部１０から出力されるクロックの位相の安定動作範囲を設定する。フィルタ部３０が設定する安定動作範囲は、遅延部１０から出力されるクロックの位相の目標値を略中央とする所定幅を有する範囲である。
　フィルタ部３０は、フィルタ処理により、位相検出部２０からクロックの周期毎に入力される位相信号（phase）が表すクロックの位相のうち、安定動作範囲から位相が外れるクロックを除去する。また、フィルタ部３０は、安定動作範囲内にあるクロックの位相と目標値との差に応じて遅延部１０における遅延量を調節するための選択信号（select）を遅延部１０に帰還する。また、フィルタ部３０は、安定動作範囲を表すコード（code）をエラー検出部４０に出力する。
　エラー検出部４０は、フィルタ部３０から出力される安定動作範囲を表すコード信号（code）に基づいて安定動作範囲に対応する許容範囲を設定するとともに、遅延部１０から出力されるクロックの位相が許容範囲内にあるか否かを判定する。
　エラー検出部４０は、フィルタ部３０が設定する安定動作範囲と同一の範囲を有する許容範囲を設定する。このため、エラー検出部４０は、位相検出部２０で検出されるクロックの位相が、フィルタ部３０によって設定される安定動作範囲を逸脱していないかを判定することができる。
　エラー検出部４０は、例えば、許容範囲の上限及び下限を表すコード（code）と、クロックの位相を表すコード（phase）とを含む状態信号（status）を出力する。また、エラー検出部４０は、位相検出部２０で検出されるクロックの位相が許容範囲から逸脱したと判定すると、エラーが生じた旨を表すエラー信号（error）を出力する。状態信号（status）とエラー信号（error）は、信号遅延回路１を含むシステムの監視系統に伝送される。
　以上のように、比較例の信号遅延回路１は、入力信号（クロック）に遅延を与えることにより、目標値に応じた位相を有する出力信号（クロック）を出力する。
　図２は、比較例の信号遅延回路１に含まれる遅延部１０を示す図である。
　遅延部１０は、インバータ１１Ａ、１２Ａ、１３Ａ、セレクタ１１Ｂ、１２Ｂ、１３Ｂ、及びインバータ１１Ｃ、１２Ｃ、１３Ｃを含む。
　インバータ１１Ａ～１３Ａは、信号の折り返し点となるセレクタ１１Ｂ～１３Ｂに信号を伝搬するためのフォワード側のインバータであり、インバータ１１Ｃ～１３Ｃは、信号がセレクタ１１Ｂ～１３Ｂで折り返した後に信号を伝搬するリターン側のインバータである。
　インバータ１１Ａ～１３Ａは、それぞれ、入力信号を反転して出力する否定回路である。
　インバータ１１Ａ～１３Ａは、それぞれ、出力端子と入力端子が接続されることにより、直列に接続される遅延素子の一例である。インバータ１１Ａの入力端子は、遅延部１０の入力端子ＩＮに接続されており、インバータ１３Ａの出力端子は、セレクタ１３Ｂの一方の入力端子に接続されるとともに、開放されている（ｏｐｅｎ）。
　セレクタ１１Ｂ～１３Ｂは、それぞれ、インバータ１１Ａ～１３Ａに対応して設けられている。セレクタ１１Ｂ～１３Ｂは、２つの入力端子と選択信号入力端子Ｓとを有し、選択信号入力端子Ｓに入力される選択信号に応じて、いずれかの入力を選択して出力する選択部の一例である。
　ここで、セレクタ１１Ｂ、１２Ｂの選択信号入力端子Ｓには、フィルタ部３０から"１"又は"０"の選択信号が入力される。また、セレクタ１３Ｂの選択信号入力端子Ｓには、信号レベルが"１"にクリップされた選択信号が入力される。セレクタ１３Ｂの選択信号入力端子Ｓには、例えば、電源電圧を抵抗器等で電圧変換することにより、選択信号の信号レベル"１"を表す所定電圧を生成して入力すればよい。
　このため、セレクタ１１Ｂ、１２Ｂは、フィルタ部３０から入力される選択信号（"１"又は"０"）に応じていずれかの入力を選択して出力し、セレクタ１３Ｂは常にインバータ１３Ａの出力を選択して出力する。
　インバータ１１Ｃ～１３Ｃは、それぞれ、入力信号を反転して出力する否定回路であり、セレクタ１１Ｂ～１３Ｂに対応して設けられている。インバータ１１Ｃ～１３Ｃは、セレクタ１１Ｂ～１３Ｂと交互に直列に接続されており、それぞれ、セレクタ１１Ｂ～１３Ｂの各々の出力を反転して出力する。インバータ１１Ｃ～１３Ｃは、遅延素子の一例である。
　セレクタ１３Ｂの一方の入力端子には、インバータ１３Ａの出力端子が接続されている。セレクタ１３Ｂの他方の入力端子は接地されており、固定データとして"０"が入力される。
　セレクタ１２Ｂの一方の入力端子には、インバータ１２Ａの出力端子が接続され、他方の入力端子には、インバータ１３Ｃの出力端子が接続されている。
　セレクタ１１Ｂの一方の入力端子には、インバータ１１Ａの出力端子が接続され、他方の入力端子には、インバータ１２Ｃの出力端子が接続されている。
　インバータ１１Ｃの入力端子には、セレクタ１１Ｂの出力端子が接続され、インバータ１１Ｃの出力端子は、遅延部１０の出力端子ＯＵＴに接続されている。
　遅延部１０は、入力端子ＩＮに入力される信号をセレクタ１１Ｂ～１２Ｂのうちのどこで折り返すかにより、入力端子ＩＮに入力される信号の遅延量を調節して出力端子ＯＵＴから出力する。
　なお、上述したように、遅延部１０の入力端子ＩＮから見て一番奥にあるセレクタ１３Ｂの選択信号入力端子Ｓには、信号レベルが"１"にクリップされた選択信号が入力されるため、セレクタ１３Ｂは常にインバータ１３Ａの出力を選択する。
　比較例の半導体装置に含まれる信号遅延回路１において、セレクタ１１Ｂ、１２Ｂに入力される選択信号が、それぞれ、"０"、"０"である場合、セレクタ１１Ｂ、１２Ｂは、それぞれ、インバータ１２Ｃ、１３Ｃの出力を選択するため、遅延部１０における信号の折り返し点はセレクタ１３Ｂになる。
　セレクタ１１Ｂ、１２Ｂに入力される選択信号が、それぞれ、"０"、"１"である場合、セレクタ１１Ｂはインバータ１２Ｃの出力を選択し、セレクタ１２Ｂはインバータ１２Ａの出力を選択するため、信号の折り返し点はセレクタ１２Ｂになる。
　なお、このとき、セレクタ１３Ｂはインバータ１３Ａの出力を選択してインバータ１３Ｃに入力するが、インバータ１３Ｃの出力はセレクタ１２Ｂによって選択されないため、セレクタ１３Ｂは信号の折り返し点にはならない。
　セレクタ１１Ｂ、１２Ｂに入力される選択信号が、それぞれ、"１"、"０"である場合、セレクタ１１Ｂがインバータ１１Ａの出力を選択するため、信号の折り返し点はセレクタ１１Ｂになる。
　なお、このとき、セレクタ１３Ｂはインバータ１３Ａの出力を選択してインバータ１３Ｃに入力し、インバータ１３Ｃの出力はセレクタ１２Ｂによって選択されるが、インバータ１２Ｃの出力はセレクタ１１Ｂによって選択されないため、セレクタ１３Ｂは信号の折り返し点にはならない。
　なお、ここでは、一例として、３段のインバータ１１Ａ、１２Ａ、１３Ａ、セレクタ１１Ｂ、１２Ｂ、１３Ｂ、及びインバータ１１Ｃ、１２Ｃ、１３Ｃを含む遅延部１０について説明したが、フォワード側及びリターン側のインバータとセレクタの段数は、クロックに与える遅延量に応じて決めればよい。
　例えば、クロックに１８０°の位相を与えた出力信号を出力する場合には、例えば、８ビットの選択信号を用いて、２５７段のフォワード側及びリターン側のインバータとセレクタを用いて遅延量を段階的に設定してもよい。
　この場合は、フィルタ部３０が出力する８ビットの選択信号を２５６ビットの選択信号に変換して、２５７段のセレクタのうち、遅延部１０の入力端子ＩＮ及び出力端子ＯＵＴから見て最も奥にあるセレクタ以外の２５６個のセレクタに、入力すればよい。なお、この場合、遅延部１０の入力端子ＩＮ及び出力端子ＯＵＴから見て最も奥にあるセレクタには、常に信号を折り返すように、信号値を固定した選択信号を入力すればよい。
　また、図２には、一例として、フォワード側のインバータを伝送される信号をセレクタで折り返してリターン側のインバータを経て出力する形式の遅延部１０を示すが、遅延部１０の回路構成は折り返す形式のものに限らない。遅延部１０は、入力信号に遅延を与えて出力できる回路であれば他の回路構成のものであってもよく、その形式は問わない。
　次に、図３（Ａ）～（Ｃ）を用いて、位相検出部２０で検出されるクロックの位相、フィルタ部３０が設定する安定動作範囲、及びエラー検出部４０が設定する許容範囲について説明する。なお、図３（Ａ）～（Ｃ）では、クロックの位相を点で示す。
　図３（Ａ）は、比較例の信号遅延回路１のフィルタ部３０に入力される位相信号（phase）が表すクロックの位相と安定動作範囲との関係を模式的に示す図である。図３（Ａ）に示す位相を表す点は、フィルタ部３０によるフィルタ処理が行われる前のクロックの位相であり、位相検出部２０によって検出されるクロックの位相を表す。
　図３（Ｂ）は、フィルタ部３０によってフィルタ処理が行われた後のクロックの位相と安定動作範囲との関係を模式的に示す図である。
　図３（Ｃ）は、エラー検出部４０における許容範囲とクロックの位相との関係を模式的に示す図である。
　ここで、安定動作範囲及び許容範囲の上限をＮ、安定動作範囲及び許容範囲の幅をｍとする。フィルタ部３０が保持するクロックの位相の目標値は、Ｎ－（ｍ／２）で表されるものとする。
　第１許容範囲の上限Ｎと幅ｍは、フィルタ部３０が、フィルタ部３０に入力される位相信号（phase）が表すクロックの位相の分布に基づいて信号遅延回路１００が適切に動作するように決定する。なお、フィルタ部３０は、目標値を用いて第１許容範囲の上限Ｎと幅ｍを決定してもよい。
　図３（Ａ）に示すように、位相検出部２０で検出されるクロックの位相は、目標値を中心とする安定動作範囲（Ｎ－ｍ～Ｎ）内に殆どが存在する。
　安定動作範囲（Ｎ－ｍ～Ｎ）から位相が逸脱するクロックは、例えば、遅延部１０の異常、又はクロックの異常等が原因で生じる場合があるが、その他にも、例えば、クロックの周波数、遅延部１０の温度、又は遅延部１０の電源電圧の変動等によって生じる場合がある。
　このように、クロックの位相が安定動作範囲（Ｎ－ｍ～Ｎ）から逸脱するのは、信号遅延回路１又は信号遅延回路１を含む半導体装置の外部で生じる要因（外的要因）によって生じる場合がある。
　安定動作範囲（Ｎ－ｍ～Ｎ）から逸脱したクロックの位相は、フィルタ部３０のフィルタ処理によって取り除かれるため、フィルタ処理が終わった後のクロックの位相は、図３（Ｂ）に破線の楕円Ａ内に示すように、安定動作範囲（Ｎ－ｍ～Ｎ）内に収まる。
　また、エラー検出部４０は、フィルタ部３０と同一の許容範囲（Ｎ－ｍ～Ｎ）を有するため、図３（Ｃ）に示すようなクロックの位相を表す位相信号（phase）が位相検出部２０から入力されると、クロックの位相が許容範囲（Ｎ－ｍ～Ｎ）内に入る場合は正常と判定するが、許容範囲（Ｎ－ｍ～Ｎ）から逸脱すると異常が発生したと判定する。
　すなわち、エラー検出部４０は、図３（Ｃ）に破線で示す楕円Ａ内のクロックの位相は許容範囲（Ｎ－ｍ～Ｎ）内に入るため正常と判定し、楕円Ｂ、Ｃ内に入るクロックの位相については異常と判定する。
　異常が発生したとエラー検出部４０が判定した場合は、エラー信号が信号遅延回路１を含むシステムの監視系統に伝送され、例えば、信号遅延回路１を含むシステムの動作が停止される。
　ところで、クロックの周波数、信号遅延回路１の温度、電源電圧の変動等の外的要因によって信号遅延回路１に入力するクロックの位相が変動する場合の中には、エラー検出部４０がエラー判定を行なわなくても、信号遅延回路１を含むシステムの動作に影響を生じない場合がある。
　例えば、外的要因の発生頻度が極端に低い（例えば１％未満）場合、又は、信号遅延回路１の外部でデータの監視が行われている場合は、エラー判定を行なわなくても、信号遅延回路１を含むシステムの動作に影響を生じない場合がある。
　ここで、信号遅延回路１の外部でデータの監視が行われている場合としては、例えば、クロック（clock_in）に同期したデータ転送を行っているバス等で、ＥＣＣ（Error Checking and Correction）符号を伴ったデータ転送を行っている場合、又は、イネーブル信号等を伴ったデータ転送を行っている場合がある。
　また、外的要因によってクロックの位相が変動してエラー検出部４０の許容範囲から逸脱するのは、例えば、確率的に数パーセント以下（例えば、１万回の検出において、数回から数十回程度）であり、全体のクロックの位相から見るとごく僅かである。
　従って、外的要因によるクロックの位相の変動が比較的少ない場合については、エラー検出部４０でエラー判定を行わずに、信号遅延回路１を含むシステムの動作を継続する方がシステム全体を円滑かつ安定的に動作させることができる。
　以上のように、比較例の信号遅延回路１を含む半導体装置では、外的要因でクロックの位相が許容範囲から逸脱した場合には、一律的にエラー判定を行うため、信号遅延回路１を含むサーバ等の情報処理装置を停止することになり、システム全体を円滑かつ安定的に動作させることが困難になる場合が生じる可能性があった。
　このため、以下で説明する実施の形態１及び２では、上述の問題点を解決した半導体装置、及び情報処理装置を提供することを目的とする。以下、実施の形態１及び２の半導体装置、及び情報処理装置について説明する。
　＜実施の形態１＞
　以下、実施の形態１の半導体装置、及び情報処理装置について説明するにあたり、比較例の半導体装置と同一又は同等の構成要素には同一符号を付し、その説明を省略する。
　図４は、実施の形態１の半導体装置を含むサーバ５０を示す図である。
　図４に示すサーバ５０は、実施の形態１の半導体装置を含む情報処理装置の一例である。サーバ５０は、例えば、ＣＰＵ（Central Processing Unit：中央演算装置）及び主記憶装置等を含む。
　図５は、実施の形態１の半導体装置を含むサーバ５０を示すブロック図である。
　サーバ５０は、ＣＰＵ５１及び主記憶装置５２Ａ、５２Ｂを含む。ＣＰＵ５１と主記憶装置５２Ａ、５２Ｂは、それぞれ、バス５３Ａ、５３Ｂによって接続されている。
　ＣＰＵ５１は、メモリコントローラ５４を含み、メモリコントローラ５４内のメモリＩ／Ｆ（Interface：インターフェイス）５４Ａを介して主記憶装置５２Ａ、５２Ｂとの間でデータの取得又は転送を行うとともに、取得したデータの処理を行う。
　主記憶装置５２Ａ、５２Ｂは、例えば、複数のモジュール化されたＲＡＭ（Random Access Memory：ランダムアクセスメモリ）を含む。なお、図５には２つの主記憶装置５２Ａ、５２Ｂを示すが、主記憶装置は３つ以上あってもよい。
　メモリコントローラ５４は、ＣＰＵ５１と主記憶装置５２Ａ、５２Ｂとの間でデータの転送を行う。メモリコントローラ５４は、主記憶装置５２Ａ、５２Ｂとの境界におけるデータ通信を実現するために、メモリＩ／Ｆ５４Ａを有する。
　実施の形態１の半導体装置は、例えば、メモリＩ／Ｆ５４Ａ内に信号遅延回路を有するメモリコントローラ５４である。図５には、ＣＰＵ５１がメモリコントローラ５４を含む形態を示すが、メモリコントローラ５４はＣＰＵ５１の外部にあってもよい。また、実施の形態１の半導体装置は、メモリコントローラ５４を含むチップセットであってもよい。
　ここで、実施の形態１の半導体装置に含まれる信号遅延回路は、入力信号に遅延を与えた出力信号を出力する信号遅延回路の一例である。実施の形態１の半導体装置に含まれる信号遅延回路の出力信号は、例えば、実施の形態１の半導体装置としてのメモリコントローラ５４が主記憶装置５２Ａ、５２Ｂとの間でデータ転送を行う際のシステムクロックとして用いられる。
　次に、図６を用いて実施の形態１の半導体装置に含まれる信号遅延回路１００について説明する。
　図６は、実施の形態１の半導体装置に含まれる信号遅延回路１００を示す図である。
　信号遅延回路１００は、エラー検出部１４０の構成が比較例の信号遅延回路１と異なる。また、信号遅延回路１００では、位相検出部２０は８ビットの位相信号phase[7:0]を出力し、フィルタ部３０は８ビットのselect[7:0]と、８ビットの安定動作範囲を表すコードcode_N[7:0]及びcode_m[7:0]とを出力する。
　その他の構成は比較例の信号遅延回路１と同様であり、信号遅延回路１００は遅延部１０に入力するクロック（clock_in）に遅延を与えたクロック（clock_out）を出力する。
　以下、比較例の信号遅延回路１と同一又は同等の構成要素には同一符号を付し、その説明を省略する。
　まず、図７を用いて、位相検出部２０について説明する。
　図７は、実施の形態１の半導体装置に含まれる信号遅延回路１００の位相検出部２０を示す図である。
　位相検出部２０には、遅延部１０から出力されるクロック（clock_out）が入力される。また、位相検出部２０には、多相クロックφ０～φ２５５が入力されている。多相クロックφ０～φ２５５は、クロック（clock_in）の１周期を２５６分割して得る単位位相をクロック（clock_in）に順次付加することによって得られるクロックである。
　クロックφ０は、クロック（clock_in）と同位相であり、クロックφ１はクロック（clock_in）より単位位相１つ分だけ位相が進んでおり、φ２５４はクロック（clock_in）より単位位相２５４個分だけ位相が進んでおり、２５５はクロック（clock_in）より単位位相２５５個分だけ位相が進んでいる。
　位相検出部２０は、遅延部１０から出力されるクロック（clock_out）と多相クロックφ０～φ２５５を比較し、多相クロックφ０～φ２５５のうち、遅延部１０から出力されるクロック（clock_out）と位相が一致するクロック（φ０～φ２５５のうちのいずれか１つ）の位相を遅延部１０から出力されるクロック（clock_out）の位相として検出する。
　位相検出部２０は、検出した位相を表す８ビットの位相信号phase[7:0]を出力する。
　次に、エラー検出部１４０について説明する。
　エラー検出部１４０は、信号遅延回路１００又は信号遅延回路１００を含む半導体装置の外部で生じる要因（外的要因）に応じて、許容範囲を変更する点が比較例の信号遅延回路１のエラー検出部４０と異なる。エラー検出部１４０による許容範囲の変更の詳細については、図１４乃至図１７を用いて後述する。
　ここで、クロックの位相が安定動作範囲（Ｎ－ｍ～Ｎ）から逸脱する要因としては、信号遅延回路１００又は信号遅延回路１００を含む半導体装置の外部で生じる要因（外的要因）が挙げられる。外的要因としては、例えば、クロックの周波数、信号遅延回路１００の温度、電源電圧の変動分がある。これらのうち、電源電圧の変動分には、低周波成分であるワンダと、高周波成分であるジッタがある。
　エラー検出部１４０には、制御レジスタ１５０を介して、周波数検出部１６０、温度検出部１７０、低周波成分検出部１８０、及び高周波成分検出部１９０が接続されている。
　周波数検出部１６０、温度検出部１７０、低周波成分検出部１８０、及び高周波成分検出部１９０は、それぞれ、信号遅延回路１００に入力するクロックの外的要因として、クロックの周波数、信号遅延回路１００の温度、電源電圧の変動分を表すワンダ、及び電源電圧に含まれるジッタを検出する。
　周波数検出部１６０は、クロックの周波数を検出し、デジタル変換してクロックの周波数を表す４ビットの周波数信号d_frequency[3:0]を出力する。周波数検出部１６０は、例えば、図８に示す周波数検出部を用いることができる。
　図８は、実施の形態１の半導体装置に含まれる信号遅延回路１００の周波数検出部１６０を示す図である。
　周波数検出部１６０には、遅延部１０に入力するクロック（clock_in）が分岐して入力される。ここで、周波数検出部１６０は、例えば、周波数が８５（ＭＨｚ）から１１３（ＭＨｚ）までの周波数を検出するものとする。周波数検出部１６０には、８５（ＭＨｚ）から１１３（ＭＨｚ）までの周波数の多相クロックφ８５～φ１１３が入力されている。
　多相クロックφ８５～φ１１３は、１（ＭＨｚ）毎に８５（ＭＨｚ）から１１３（ＭＨｚ）までの周波数が割り当てられた２９個のクロックである。
　周波数検出部１６０は、クロック（clock_in）と多相クロックφ８５～φ１１３を比較し、多相クロックφ８５～φ１１３のうち、クロック（clock_in）と周期が一致するクロック（φ８５～φ１１３のうちのいずれか１つ）の周波数をクロック（clock_in）の周波数として検出する。
　温度検出部１７０は、遅延部１０に取り付けられており、遅延部１０の温度を検出し、デジタル変換して遅延部の温度を表す４ビットの温度信号d_temperature[3:0]を出力する。説明の便宜上、図６では温度検出部１７０と遅延部１０は離して示すが、実際には温度検出部１７０は遅延部１０の温度を検出できるように、遅延部１０の近傍に設けられている。
　低周波成分検出部１８０は、遅延部１０の電源電圧の変動分を表すワンダを検出し、デジタル変換して遅延部１０の電源電圧に含まれるワンダの電圧値を表す４ビットの電源電圧信号d_power_range[3:0]を出力する。低周波成分検出部１８０としては、例えば、図９に示す低周波成分検出部を用いることができる。
　図９は、実施の形態１の半導体装置に含まれる信号遅延回路１００の低周波成分検出部１８０を示す図である。
　低周波成分検出部１８０は、ローパスフィルタ部１８１と検出部１８２を有する。ローパスフィルタ部１８１は、電源電圧が入力される線路に対して直列に挿入される抵抗器Ｒと、電源電圧が入力される線路とグランドとの間に挿入されるキャパシタＣとを有する。
　検出部１８２は、ローパスフィルタ部１８１の出力側に接続されており、電源電圧の成分のうちローパスフィルタ部１８１を通過した低周波成分を検出し、電源電圧の変動分を表す電源電圧信号d_power_range[3:0]を出力する。
　高周波成分検出部１９０は、遅延部１０の電源電圧に含まれるジッタを検出し、デジタル変換して遅延部の電源電圧に含まれるジッタの電圧値を示す４ビットのジッタ信号d_jitter_range[3:0]を出力する。高周波成分検出部１９０としては、例えば、図１０に示す高周波成分検出部を用いることができる。
　図１０は、実施の形態１の半導体装置に含まれる信号遅延回路１００の高周波成分検出部１９０を示す図である。
　高周波成分検出部１９０は、ハイパスフィルタ部１９１と検出部１９２を有する。ハイパスフィルタ部１９１は、電源電圧が入力される線路に対して直列に挿入されるキャパシタＣと、電源電圧が入力される線路とグランドとの間に挿入される抵抗器Ｒとを有する。
　検出部１９２は、ハイパスフィルタ部１９１の出力側に接続されており、電源電圧の成分のうちハイパスフィルタ部１９１を通過した高周波成分を検出し、電源電圧の変動分を表す４ビットのジッタ信号d_jitter_range[3:0]を出力する。
　次に、図６及び図１１を用いて、制御レジスタ１５０について説明する。
　図６に示すように、制御レジスタ１５０には、周波数検出部１６０、温度検出部１７０、低周波成分検出部１８０、及び高周波成分検出部１９０から周波数信号d_frequency[3:0]、温度信号d_temperature[3:0]、電源電圧信号d_power_range[3:0]、及びジッタ信号d_jitter_range[3:0]が入力される。
　制御レジスタ１５０としては、図１１に示す制御レジスタを用いることができる。
　図１１は、実施の形態１の半導体装置に含まれる信号遅延回路１００の制御レジスタ１５０を示す図である。
　制御レジスタ１５０は、格納レジスタ１５１と、符号変換器１５２～１５５を有する。
　格納レジスタ１５１は４ビットの信号を保持し、符号変換器１５２～１５５に渡す。符号変換器１５２～１５５は、４ビットを信号を３ビットの信号に変換する組合せ回路を有しており、４ビットを信号を３ビットの信号に変換して出力する。
　制御レジスタ１５０は、４ビットの周波数信号、温度信号、電源電圧信号、及びジッタ信号を３ビットの周波数信号、温度信号、電源電圧信号、及びジッタ信号に変換して出力する。
　制御レジスタ１５０から出力される３ビットの周波数信号、温度信号、電源電圧信号、ジッタ信号を、それぞれ、frequency[2:0]、temperature[2:0]、power_range[2:0]、jitter_range[2:0]と表す。
　周波数信号frequency[2:0]、温度信号temperature[2:0]、及び電源電圧信号power_range[2:0]、ジッタ信号jitter_range[2:0]は、信号遅延回路１００のエラー検出部１４０に入力される。
　ここで、図１２を用いて、電源電圧のワンダとジッタについて説明する。
　図１２（Ａ）は電源電圧のワンダの例示的な波形を示す図であり、図１２（Ｂ）は電源電圧のジッタの例示的な波形を示す図である。図１２（Ａ）、（Ｂ）において、破線で示すのは、基準となる電源電圧である。
　実施の形態１の半導体装置に含まれる信号遅延回路１００では、一例として、電源電圧に含まれる周波数が１０（ｋＨｚ）未満の比較的周波数の低い周期的な変動分をワンダ（図１２（Ａ）参照）として取り扱う。実際に検出されるワンダの周期は、例えば、（※）１００（Ｈｚ）程度のものである。
　また、実施の形態１の半導体装置に含まれる信号遅延回路１００では、一例として、電源電圧に含まれる周波数が１０（ｋＨｚ）以上の比較的周波数の高い周期的な変動分をジッタ（図１２（Ｂ）参照）として取り扱う。
　ワンダとジッタは、電源電圧の変動分の例であり、ワンダは低周波成分検出部１８０によって検出され、ジッタは高周波成分検出部１９０によって検出される。
　次に、図１３を用いて、実施の形態１の信号遅延回路１００の制御レジスタ１５０の４ビットの入力信号と、３ビットの出力信号との関係について説明する。
　図１３は、実施の形態１の信号遅延回路１００の制御レジスタ１５０の入力信号の値と出力信号の値との対応関係を示す図である。
　制御レジスタ１５０は、図１３に示す対応関係の通りに、４ビットの周波数信号、温度信号、電源電圧信号、及びジッタ信号を３ビットの周波数信号、温度信号、電源電圧信号、及びジッタ信号に変換する。以下、周波数信号、温度信号、電源電圧信号、及びジッタ信号の変換について順番に説明する。
　図１３（Ａ）に示すように、制御レジスタ１５０は、４ビットの周波数信号d_frequency[3:0]を３ビットの周波数信号frequency[2:0]に変換する。
　図１３（Ａ）には、周波数が８５（ＭＨｚ）未満から１１３（ＭＨｚ）以上の範囲の変換テーブルを示す。
　４ビットの周波数信号d_frequency[3:0]は、図１３（Ａ）に示すように、８５（ＭＨｚ）未満が"０"、８５（ＭＨｚ）以上８７（ＭＨｚ）未満が"１"、・・・、１１１（ＭＨｚ）以上１１３（ＭＨｚ）未満が"１４"、１１３（ＭＨｚ）以上が"１５"と割り振られている。
　これに対して、３ビットの周波数信号frequency[2:0]は、８７（ＭＨｚ）未満が"０"、８７（ＭＨｚ）以上９１（ＭＨｚ）未満が"１"、・・・、１０７（ＭＨｚ）以上１１１（ＭＨｚ）未満が"６"、１１１（ＭＨｚ）以上が"７"と割り振られている。
　制御レジスタ１５０は、図１３（Ａ）に示す変換テーブルを用いて、４ビットの周波数信号d_frequency[3:0]を３ビットの周波数信号frequency[2:0]に変換する。
　例えば、周波数が９８（ＭＨｚ）で４ビットの周波数信号d_frequency[3:0]が"７"を表す場合は、周波数信号d_frequency[3:0]は、"３"を表す３ビットの周波数信号frequency[2:0]に変換される。
　次に温度の変換について説明する。
　図１３（Ｂ）に示すように、制御レジスタ１５０は、４ビットの温度信号d_temperature[3:0]を３ビットの温度信号temperature[2:0]に変換する。
　図１３（Ｂ）には、温度が－２０（℃）未満から１２０（℃）以上の範囲の変換テーブルを示す。
　４ビットの温度信号d_temperature[3:0]は、図１３（Ｂ）に示すように、－２０（℃）未満が"０"、－２０（℃）以上－１０（℃）未満が"１"、・・・、１１０（℃）以上１２０（℃）未満が"１４"、１２０（℃）以上が"１５"と割り振られている。
　これに対して、３ビットの温度信号temperature[2:0]は、－２０（℃）未満が"０"、－２０（℃）以上０（℃）未満が"１"、・・・、８０（℃）以上１００（℃）未満が"６"、１００（℃）以上が"７"と割り振られている。
　制御レジスタ１５０は、図１３（Ｂ）に示す変換テーブルを用いて、４ビットの温度信号d_temperature[3:0]を３ビットの温度信号temperature[2:0]に変換する。
　例えば、温度が４５（℃）で４ビットの温度信号d_temperature[3:0]が"７"を表す場合は、温度信号d_temperature[3:0]は、"４"を表す３ビットの温度信号temperature[2:0]に変換される。
　次に、電源電圧の変動分（ワンダ）の変換について説明する。
　図１３（Ｃ）に示すように、制御レジスタ１５０は、４ビットの電源電圧信号d_power_range[3:0]を３ビットの電源電圧信号power_range[2:0]に変換する。
　ここでは、電源電圧の変動分を電源電圧に対する百分率で表し、図１３（Ｃ）には、電源電圧の変動分が０（％）から絶対値で１４（％）以上の範囲の変換テーブルを示す。
　ここで、電源電圧は＋側に変動することも、－側に変動することもあるため、図１３（Ｃ）では電源電圧の変動分を表す数値に±の符号を付して示す。
　また、以下では、＋側の変動と－側の変動とを同時に説明するために、電源電圧の変動分の値を絶対値で取り扱って、４ビットの電源電圧信号と３ビットの電源電圧信号との対応関係について説明する。
　４ビットの電源電圧信号d_power_range[3:0]は、図１３（Ｃ）に示すように、０（％）のときに"０"、０（％）より大きく絶対値で１（％）未満が"１"、・・・、絶対値で１３（％）以上１４（％）未満が"１４"、絶対値で１４（％）以上が"１５"と割り振られている。
　これに対して、３ビットの電源電圧信号power_range[2:0]は、０（％）が"０"、０（％）より大きく絶対値で２（％）未満が"１"、・・・、絶対値で１０（％）以上１２（％）未満が"６"、絶対値で１２（％）以上が"７"と割り振られている。
　制御レジスタ１５０は、図１３（Ｃ）に示す変換テーブルを用いて、４ビットの電源電圧信号d_power_range[3:0]を３ビットの電源電圧信号power_range[2:0]に変換する。
　例えば、電源電圧の変動分が－６．５（％）で４ビットの電源電圧信号d_power_range[3:0]が"７"を表す場合は、電源電圧信号d_power_range[3:0]は、"４"を表す３ビットの電源電圧信号power_range[2:0]に変換される。
　次に、電源電圧に含まれるジッタの変換について説明する。
　図１３（Ｄ）に示すように、制御レジスタ１５０は、４ビットのジッタ信号d_jitter_range[3:0]を３ビットのジッタ信号jitter_range[2:0]に変換する。
　ここでは、ジッタの電圧値をｍＶ単位で表し、図１３（Ｄ）には、ジッタが０（ｍＶ）から絶対値で７０（ｍＶ）以上の範囲の変換テーブルを示す。
　ここで、ジッタは＋側に変動することも、－側に変動することもあるため、図１３（Ｄ）ではジッタに±の符号を付して示す。
　また、以下では、＋側の変動と－側の変動とを同時に説明するために、ジッタを絶対値で取り扱って、４ビットのジッタ信号と３ビットのジッタ信号との対応関係について説明する。
　４ビットのジッタ信号d_jitter_range[3:0]は、図１３（Ｄ）に示すように、０（ｍＶ）のときに"０"、０（ｍＶ）より大きく絶対値で５（ｍＶ）未満が"１"、・・・、絶対値で６５（ｍＶ）以上７０（ｍＶ）未満が"１４"、絶対値で７０（ｍＶ）以上が"１５"と割り振られている。
　これに対して、３ビットのジッタ信号jitter_range[2:0]は、０（ｍＶ）が"０"、０（ｍＶ）より大きく絶対値で１０（ｍＶ）未満が"１"、・・・、絶対値で５０（ｍＶ）以上６０（ｍＶ）未満が"６"、絶対値で６０（ｍＶ）以上が"７"と割り振られている。
　制御レジスタ１５０は、図１３（Ｄ）に示す変換テーブルを用いて、４ビットのジッタ信号d_jitter_range[3:0]を３ビットのジッタ信号jitter_range[2:0]に変換する。
　例えば、ジッタが－３３（ｍＶ）で４ビットのジッタ信号d_jitter_range[3:0]が"７"を表す場合は、ジッタ信号d_jitter_range[3:0]は、"４"を表す３ビットのジッタ信号jitter_range[2:0]に変換される。
　なお、実施の形態１では、周波数検出部１６０、温度検出部１７０、低周波成分検出部１８０、及び高周波成分検出部１９０から出力される４ビットの信号を制御レジスタ１５０で３ビットに変換している。
　このようにビット数を低下させる信号変換を行うことにより、周波数、温度、電源電圧の変動を緩和して信号遅延回路１００に入力できるため、外的要因の変動に過度に追従することを抑制でき、信号遅延回路１００を含む半導体装置の動作の安定化を図ることができる。
　なお、ビット数を低下させる信号変換は行わなくてもよいため、制御レジスタ１５０を用いずに、周波数検出部１６０、温度検出部１７０、低周波成分検出部１８０、及び高周波成分検出部１９０の出力を信号遅延回路１００に直接的に入力してもよい。
　次に、図１４乃至図１７を用いて、エラー検出部１４０による許容範囲の変更について説明する。
　図１４は、実施の形態１の半導体装置に含まれる信号遅延回路１００のエラー検出部１４０がクロックの周波数の変動に応じて変更する許容範囲を示す図である。
　エラー検出部１４０は、フィルタ部３０から入力される８ビットの安定動作範囲を表すコードcode_N[7:0]及びcode_m[7:0]に基づき、第１許容範囲（Ｎ－ｍ～Ｎ）を設定する。第１許容範囲は、比較例の信号遅延回路１のエラー検出部４０の許容範囲に対応する。
　また、エラー検出部１４０は、制御レジスタ１５０から入力される周波数信号frequency[2:0]、温度信号temperature[2:0]、電源電圧信号power_range[2:0]、ジッタ信号jitter_range[2:0]に基づき、第１許容範囲の外側に隣接する第２許容範囲を設定する。第２許容範囲の幅をｌとする。
　実施の形態１の信号遅延回路１００では、code_N[7:0]は第１許容範囲の上限Ｎを表し、code_m[7:0]は第１許容範囲の幅ｍを表す。この場合に、目標値は、code_N[7:0]－｛（code_m[7:0]）／２｝で表される。また、第２許容範囲の幅はlである。
　なお、比較例の信号遅延回路１と同様に、第１許容範囲の上限Ｎと幅ｍは、フィルタ部３０が、フィルタ部３０に入力される位相信号（phase）が表すクロックの位相の分布に基づいて信号遅延回路１００が適切に動作するように決定する。なお、フィルタ部３０は、目標値を用いて第１許容範囲の上限Ｎと幅ｍを決定してもよい。
　例えば、Ｎが１３８、ｍが２０、ｌが５であるとする。この状態では、図１４（Ａ）に示すように、第１許容範囲（Ｎ－ｍ～Ｎ）は１１８から１３８の間となる。なお、目標値は１２８である。
　このときに、エラー検出部１４０は、第２許容範囲として、Ｎ－ｍ－ｌからＮ－ｍまでの範囲と、ＮからＮ＋ｌまでの範囲とを設定する。これらの範囲の幅はともにｌである。
　ここで、例えば、ｌが５であるとすると、Ｎ－ｍ－ｌは１１３、Ｎ＋ｌは１４３であるため、図１４（Ａ）に示すように、第２許容範囲は１１３から１１８までの間と、１３８から１４３までの間に設定されることになる。
　このように、第１許容範囲の下側及び上側に隣接する第２許容範囲を設定することにより、エラー検出部１４０の許容範囲は、第１許容範囲の下限及び上限から、下側の第２許容範囲の下限から上側の第２許容範囲の上限まで拡大されることになる。
　ここで、クロックの位相は、クロックの周波数、遅延部１０の温度、遅延部１０の電源電圧の変動範囲（ワンダ又はジッタ）等の外的要因によって変動する傾向がある。
　このため、実施の形態１の信号遅延回路１００は、エラー検出部１４０の許容範囲を単に拡大するだけではなく、外的要因に応じて第２許容範囲の幅を変動させることにより、エラー検出部１４０の第１許容範囲と第２許容範囲を合わせた許容範囲を変動させる。
　まず、図１４（Ｂ）を用いて、クロックの周波数が上昇した場合について説明する。
　エラー検出部１４０は、クロックの周波数が上昇すると、第１許容範囲の上限Ｎを変更せずに、第１許容範囲の幅ｍを小さくするとともに、第２許容範囲の幅ｌを小さくする。
　クロックの周波数が上昇すると、クロック信号の精度を高い状態に維持するために、位相誤差に対する感度を高くする必要がある。このため、第１許容範囲の幅ｍを小さくするとともに、第２許容範囲ｌを小さくする。
　例えば、図１４（Ａ）に示す第１許容範囲及び第２許容範囲を設定している場合に、制御レジスタ１５０から入力される周波数信号frequency[2:0]に基づいてエラー検出部１４０がクロックの周波数の上昇を検出したとする。
　このとき、エラー検出部１４０は、第１許容範囲の幅ｍを小さくするとともに、第２許容範囲の幅ｌを小さくする。
　例えば、エラー検出部１４０が第１許容範囲の幅を２０から１５に小さくするとともに、第２許容範囲の幅ｌを５から４に小さくした場合は、図１４（Ｂ）に示すように、第１許容範囲は１２３から１３８までの間になり、第２許容範囲は１１９から１２３までの間と、１３８から１４２までの間になる。
　次に、図１４（Ｃ）を用いて、クロックの周波数が低下した場合について説明する。
　エラー検出部１４０は、クロックの周波数が低下すると、許容範囲の上限Ｎを変更せずに、第１許容範囲の幅ｍを大きくするとともに、第２許容範囲の幅ｌを大きくする。
　クロックの周波数が低下すると、クロック信号の精度を緩和することができるので、位相誤差に対する感度を低下させることができる。このため、第１許容範囲の幅ｍを大きくするとともに、第２許容範囲ｌを大きくする。
　例えば、図１４（Ａ）に示す第１許容範囲及び第２許容範囲を設定している場合に、制御レジスタ１５０から入力される周波数信号frequency[2:0]に基づいてエラー検出部１４０がクロックの周波数の低下を検出したとする。
　このとき、エラー検出部１４０は、第１許容範囲の幅ｍを大きくするとともに、第２許容範囲の幅ｌを大きくする。
　例えば、エラー検出部１４０が第１許容範囲の幅を２０から２５に大きくするとともに、第２許容範囲の幅ｌを５から６に大きくした場合は、図１４（Ｃ）に示すように、第１許容範囲は１１３から１３８までの間になり、第２許容範囲は１０７から１１３までの間と、１３８から１４４までの間になる。
　以上のように、エラー検出部１４０は、クロックの周波数の変化に応じて、許容範囲を変動させる。
　なお、ここでは、第１許容範囲の上限Ｎは、クロックの周波数の変動によって影響を受けない形態について説明したが、第１許容範囲の上限Ｎは、クロックの周波数の変動前と目標値を同一値に維持するために、第１許容範囲の幅ｍの変動に合わせて変えてもよい。
　すなわち、Ｎ－ｍ／２で表される目標値がクロックの周波数が上昇する前と同一値になるように、第１許容範囲の上限Ｎと第１許容範囲の幅ｍをともに小さくしてもよい。
　また、Ｎ－ｍ／２で表される目標値がクロックの周波数が低下する前と同一値になるように、第１許容範囲の上限値と第１許容範囲の幅をともに大きくしてもよい。
　また、第２許容範囲は、第１許容範囲の下側又は上側のいずれか一方だけに設定してもよい。
　次に、図１５を用いて遅延部１０の温度の変動に応じて許容範囲を変更する場合について説明する。
　図１５は、実施の形態１の半導体装置に含まれる信号遅延回路１００のエラー検出部１４０が遅延部１０の温度の変動に応じて変更する許容範囲を示す図である。
　クロックの周波数が変動した場合と同様に、例えば、Ｎが１３８、ｍが２０、ｌが５であるとする。この状態では、図１５（Ａ）に示すように、第１許容範囲（Ｎ－ｍ～Ｎ）は１１８から１３８の間となる。なお、目標値は１２８である。
　遅延部１０に含まれるインバータとセレクタは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor; 相補型金属酸化膜半導体）を含むので、温度が上昇すると動作速度が低下し、遅延量が増加する。一方、温度が低下すると、ＣＭＯＳの動作速度が高くなるので、遅延部１０の遅延量は減少する。
　温度が上昇すると、遅延部１０に含まれる一段の遅延量が増加するため、所定の遅延量を得るために必要な段数が少なくて済むようになる。このため、エラー検出部１４０は、温度が上昇すると、第１許容範囲の上限Ｎを小さくする。
　また、同様に、エラー検出部１４０は、温度が上昇すると、第１許容範囲の幅ｍを小さくし、第２許容範囲の幅ｌも小さくする。
　例えば、図１５（Ａ）に示す第１許容範囲及び第２許容範囲を設定している場合に、制御レジスタ１５０から入力される温度信号temperature[2:0]に基づいてエラー検出部１４０が遅延部１０の温度の上昇を検出したとする。
　このとき、エラー検出部１４０は、第１許容範囲の上限Ｎ、第１許容範囲の幅ｍ、及び第２許容範囲の幅ｌを小さくする。
　例えば、エラー検出部１４０が第１許容範囲の上限Ｎを１３８から１３０に小さくし、第１許容範囲の幅を２０から１５に小さくし、第２許容範囲の幅ｌを５から４に小さくした場合は、図１５（Ｂ）に示すように、第１許容範囲は１１５から１３０までの間になり、第２許容範囲は１１１から１１５までの間と、１３０から１３４までの間になる。
　一方、温度が低下すると、遅延部１０に含まれる一段の遅延量が減少するため、所定の遅延量を得るために必要な段数が増加する。このため、エラー検出部１４０は、許容範囲の上限Ｎを大きくする。
　また、同様に、エラー検出部１４０は、温度が低下すると、第１許容範囲の幅ｍを大きくし、第２許容範囲の幅ｌも大きくする。
　例えば、図１５（Ａ）に示す第１許容範囲及び第２許容範囲を設定している場合に、制御レジスタ１５０から入力される温度信号temperature[2:0]に基づいてエラー検出部１４０が遅延部１０の温度の低下を検出したとする。
　このとき、エラー検出部１４０は、第１許容範囲の上限Ｎ、第１許容範囲の幅ｍ、及び第２許容範囲の幅ｌを大きくする。
　例えば、エラー検出部１４０が第１許容範囲の上限Ｎを１３８から１４５に大きくし、第１許容範囲の幅を２０から２５に大きくし、第２許容範囲の幅ｌを５から６に大きくした場合は、図１５（Ｃ）に示すように、第１許容範囲は１２０から１４５までの間になり、第２許容範囲は１１４から１２０までの間と、１４５から１５１までの間になる。
　以上のように、エラー検出部１４０は、遅延部１０の温度の変化に応じて、許容範囲を変動させる。
　なお、第２許容範囲は、第１許容範囲の下側又は上側のいずれか一方だけに設定してもよい。
　次に、図１６を用いて遅延部１０の電源電圧の電圧範囲の変動に応じて許容範囲を変更する場合について説明する。
　図１６は、実施の形態１の半導体装置に含まれる信号遅延回路１００のエラー検出部１４０が電源電圧の電圧範囲の変動に応じて変更する許容範囲を示す図である。
　クロックの周波数が変動した場合と同様に、例えば、Ｎが１３８、ｍが２０、ｌが５であるとする。この状態では、図１６（Ａ）に示すように、第１許容範囲（Ｎ－ｍ～Ｎ）は１１８から１３８の間となる。なお、目標値は１２８である。
　遅延部１０の電源電圧が＋側に変動すると、遅延部１０に含まれるＣＭＯＳの動作速度が速くなるため、信号遅延回路１０の各段における単位遅延時間が短くなる。
　一方、遅延部１０の電源電圧が－側に変動すると、遅延部１０に含まれるＣＭＯＳの動作速度が遅くなるため、信号遅延回路１０の各段における単位遅延時間が長くなる。
　電源電圧は、例えば、ワンダによって、＋側に振れる場合と、－側に振れる場合がある。
　このため、エラー検出部１４０は、電源電圧が＋側に変動すると、第１許容範囲の上限値Ｎと第１許容範囲の幅ｍを大きくする。
　一方、エラー検出部１４０は、電源電圧が－側に変動すると、第１許容範囲の上限値Ｎと第１許容範囲の幅ｍを小さくする。
　また、遅延部１０の電源電圧の変動度合が絶対値で増大傾向にあるとき、遅延部１０の単位遅延時間の変化量は絶対値で増加傾向にある。
　具体的には、遅延部１０の電源電圧が＋方向に変動する度合が増大傾向にあるときは、遅延部１０の単位遅延時間が短縮する変化量は増加傾向にある。これとは逆に、遅延部１０の電源電圧が－方向に変動する度合が増大傾向にあるときは、遅延部１０の単位遅延時間が増大する変化量は増加傾向にある。
　また、遅延部１０の電源電圧の変動度合が絶対値で減少傾向にあるとき、遅延部１０の単位遅延時間の変化量は絶対値で減少傾向にある。
　具体的には、遅延部１０の電源電圧が＋方向に変動する度合が減少傾向にあるときは、遅延部１０の単位遅延時間が短縮する変化量は減少傾向にある。これとは逆に、遅延部１０の電源電圧が－方向に変動する度合が減少傾向にあるときは、遅延部１０の単位遅延時間が増大する変化量は減少傾向にある。
　このため、エラー検出部１４０は、遅延部１０の電源電圧の変動度合が絶対値で増大傾向にあるときは、第２許容範囲の幅ｌを大きくする。
　一方、エラー検出部１４０は、遅延部１０の電源電圧の変動度合が絶対値で減少傾向にあるときは、第２許容範囲の幅ｌを小さくする。
　エラー検出部１４０は、遅延部１０の電源電圧が＋側に変動し、かつ、遅延部１０の電源電圧の変動度合が増大傾向にあるときは、第１許容範囲の上限値Ｎと第１許容値の幅ｍを大きくするとともに、第２許容範囲の幅ｌを大きくする。
　例えば、図１６（Ａ）に示す第１許容範囲及び第２許容範囲を設定している場合に、制御レジスタ１５０から入力される電源電圧信号power_range[2:0]に基づいてエラー検出部１４０が遅延部１０の電源電圧が＋側に変動し、かつ、遅延部１０の電源電圧の変動度合が増大傾向にあることを検出したとする。
　このとき、エラー検出部１４０は、第１許容範囲の上限値Ｎ、第１許容値の幅ｍ、及び第２許容範囲の幅ｌを大きくする。
　例えば、エラー検出部１４０が第１許容範囲の上限Ｎを１３８から１４５に大きくし、第１許容範囲の幅を２０から２５に大きくし、第２許容範囲の幅ｌを５から６に大きくしたとする。この場合は、図１６（Ｂ）に示すように、第１許容範囲は１２０から１４５までの間になり、第２許容範囲は１１４から１２０までの間と、１４５から１５１までの間になる。
　エラー検出部１４０は、遅延部１０の電源電圧が－側に変動し、かつ、遅延部１０の電源電圧の変動度合が増大傾向にあるときは、第１許容範囲の上限値Ｎと第１許容値の幅ｍを小さくするとともに、第２許容範囲の幅ｌを大きくする。
　例えば、図１６（Ａ）に示す第１許容範囲及び第２許容範囲を設定している場合に、制御レジスタ１５０から入力される電源電圧信号power_range[2:0]に基づいてエラー検出部１４０が遅延部１０の電源電圧が－側に変動し、かつ、遅延部１０の電源電圧の変動度合が増大傾向にあることを検出したとする。
　このとき、エラー検出部１４０は、第１許容範囲の上限値Ｎと第１許容値の幅ｍを小さくするとともに、第２許容範囲の幅ｌを大きくする。
　例えば、エラー検出部１４０が第１許容範囲の上限Ｎを１３８から１３０に小さくし、第１許容範囲の幅を２０から１５に小さくし、第２許容範囲の幅ｌを５から６に大きくしたとする。この場合は、図１６（Ｃ）に示すように、第１許容範囲は１１５から１３０までの間になり、第２許容範囲は１０９から１１５までの間と、１３０から１３６までの間になる。
　エラー検出部１４０は、遅延部１０の電源電圧が＋側に変動し、かつ、遅延部１０の電源電圧の変動度合が減少傾向にあるときは、第１許容範囲の上限値Ｎと第１許容値の幅ｍを大きくするとともに、第２許容範囲の幅ｌを小さくする。
　例えば、図１６（Ａ）に示す第１許容範囲及び第２許容範囲を設定している場合に、制御レジスタ１５０から入力される電源電圧信号power_range[2:0]に基づいてエラー検出部１４０が遅延部１０の電源電圧が＋側に変動し、かつ、遅延部１０の電源電圧の変動度合が減少傾向にあることを検出したとする。
　このとき、エラー検出部１４０は、第１許容範囲の上限値Ｎと第１許容値の幅ｍを大きくするとともに、第２許容範囲の幅ｌを小さくする。
　例えば、エラー検出部１４０が第１許容範囲の上限Ｎを１３８から１４５に大きくし、第１許容範囲の幅を２０から２５に大きくし、第２許容範囲の幅ｌを５から４に小さくしたとする。この場合は、図１６（Ｄ）に示すように、第１許容範囲は１２０から１４５までの間になり、第２許容範囲は１１６から１２０までの間と、１４５から１４９までの間になる。
　エラー検出部１４０は、遅延部１０の電源電圧が－側に変動し、かつ、遅延部１０の電源電圧の変動度合が減少傾向にあるときは、第１許容範囲の上限値Ｎと第１許容値の幅ｍを小さくするとともに、第２許容範囲の幅ｌを小さくする。
　例えば、図１６（Ａ）に示す第１許容範囲及び第２許容範囲を設定している場合に、制御レジスタ１５０から入力される電源電圧信号power_range[2:0]に基づいてエラー検出部１４０が遅延部１０の電源電圧が－側に変動し、かつ、遅延部１０の電源電圧の変動度合が減少傾向にあることを検出したとする。
　このとき、エラー検出部１４０は、第１許容範囲の上限値Ｎ、第１許容値の幅ｍ、及び第２許容範囲の幅ｌを小さくする。
　例えば、エラー検出部１４０が第１許容範囲の上限Ｎを１３８から１３０に小さくし、第１許容範囲の幅を２０から１５に小さくし、第２許容範囲の幅ｌを５から４に小さくしたとする。この場合は、図１６（Ｅ）に示すように、第１許容範囲は１１５から１３０までの間になり、第２許容範囲は１１１から１１５までの間と、１３０から１３４までの間になる。
　以上のように、エラー検出部１４０は、遅延部１０の電源電圧の電圧範囲の変化に応じて、許容範囲を変動させる。
　なお、第２許容範囲は、第１許容範囲の下側又は上側のいずれか一方だけに設定してもよい。
　次に、図１７を用いて遅延部１０の電源電圧のジッタの変動に応じて許容範囲を変更する場合について説明する。
　遅延部１０の電源電圧のジッタの変動が生じた場合の許容範囲の変更は、基本的に、遅延部１０の電源電圧の電圧範囲の変動が生じた場合の許容範囲の変更と同様である。
　図１７は、実施の形態１の半導体装置に含まれる信号遅延回路１００のエラー検出部１４０が電源電圧のジッタの変動に応じて変更する許容範囲を示す図である。
　クロックの周波数が変動した場合と同様に、例えば、Ｎが１３８、ｍが２０、ｌが５であるとする。この状態では、図１７（Ａ）に示すように、第１許容範囲（Ｎ－ｍ～Ｎ）は１１８から１３８の間となる。なお、目標値は１２８である。
　遅延部１０の電源電圧が＋側に変動すると、遅延部１０に含まれるＣＭＯＳの動作速度が速くなるため、信号遅延回路１０の各段における単位遅延時間が短くなる。
　一方、遅延部１０の電源電圧が－側に変動すると、遅延部１０に含まれるＣＭＯＳの動作速度が遅くなるため、信号遅延回路１０の各段における単位遅延時間が長くなる。
　電源電圧は、例えば、ジッタによって、＋側に振れる場合と、－側に振れる場合がある。
　このため、エラー検出部１４０は、電源電圧が＋側に変動すると、第１許容範囲の上限値Ｎと第１許容範囲の幅ｍを大きくする。
　一方、エラー検出部１４０は、電源電圧が－側に変動すると、第１許容範囲の上限値Ｎと第１許容範囲の幅ｍを小さくする。
　また、遅延部１０の電源電圧の変動度合が絶対値で増大傾向にあるとき、遅延部１０の単位遅延時間の変化量は絶対値で増加傾向にある。
　具体的には、遅延部１０の電源電圧が＋方向に変動する度合が増大傾向にあるときは、遅延部１０の単位遅延時間が短縮する変化量は増加傾向にある。これとは逆に、遅延部１０の電源電圧が－方向に変動する度合が増大傾向にあるときは、遅延部１０の単位遅延時間が増大する変化量は増加傾向にある。
　また、遅延部１０の電源電圧の変動度合が絶対値で減少傾向にあるとき、遅延部１０の単位遅延時間の変化量は絶対値で減少傾向にある。
　具体的には、遅延部１０の電源電圧が＋方向に変動する度合が減少傾向にあるときは、遅延部１０の単位遅延時間が短縮する変化量は減少傾向にある。これとは逆に、遅延部１０の電源電圧が－方向に変動する度合が減少傾向にあるときは、遅延部１０の単位遅延時間が増大する変化量は減少傾向にある。
　このため、エラー検出部１４０は、遅延部１０の電源電圧の変動度合が絶対値で増大傾向にあるときは、第２許容範囲の幅ｌを大きくする。
　一方、エラー検出部１４０は、遅延部１０の電源電圧の変動度合が絶対値で減少傾向にあるときは、第２許容範囲の幅ｌを小さくする。
　エラー検出部１４０は、遅延部１０の電源電圧が＋側に変動し、かつ、遅延部１０の電源電圧の変動度合が増大傾向にあるときは、第１許容範囲の上限値Ｎと第１許容値の幅ｍを大きくするとともに、第２許容範囲の幅ｌを大きくする。
　例えば、図１７（Ａ）に示す第１許容範囲及び第２許容範囲を設定している場合に、制御レジスタ１５０から入力されるジッタ信号jitter_range[2:0]に基づいてエラー検出部１４０が遅延部１０の電源電圧が＋側に変動し、かつ、遅延部１０の電源電圧の変動度合が増大傾向にあることを検出したとする。
　このとき、エラー検出部１４０は、第１許容範囲の上限値Ｎ、第１許容値の幅ｍ、及び第２許容範囲の幅ｌを大きくする。
　例えば、エラー検出部１４０が第１許容範囲の上限Ｎを１３８から１４５に大きくし、第１許容範囲の幅を２０から２５に大きくし、第２許容範囲の幅ｌを５から６に大きくしたとする。この場合は、図１７（Ｂ）に示すように、第１許容範囲は１２０から１４５までの間になり、第２許容範囲は１１４から１２０までの間と、１４５から１５１までの間になる。
　エラー検出部１４０は、遅延部１０の電源電圧が－側に変動し、かつ、遅延部１０の電源電圧の変動度合が増大傾向にあるときは、第１許容範囲の上限値Ｎと第１許容値の幅ｍを小さくするとともに、第２許容範囲の幅ｌを大きくする。
　例えば、図１７（Ａ）に示す第１許容範囲及び第２許容範囲を設定している場合に、制御レジスタ１５０から入力されるジッタ信号jitter_range[2:0]に基づいてエラー検出部１４０が遅延部１０の電源電圧が－側に変動し、かつ、遅延部１０の電源電圧の変動度合が増大傾向にあることを検出したとする。
　このとき、エラー検出部１４０は、第１許容範囲の上限値Ｎと第１許容値の幅ｍを小さくするとともに、第２許容範囲の幅ｌを大きくする。
　例えば、エラー検出部１４０が第１許容範囲の上限Ｎを１３８から１３０に小さくし、第１許容範囲の幅を２０から１５に小さくし、第２許容範囲の幅ｌを５から６に大きくしたとする。この場合は、図１７（Ｃ）に示すように、第１許容範囲は１１５から１３０までの間になり、第２許容範囲は１０９から１１５までの間と、１３０から１３６までの間になる。
　エラー検出部１４０は、遅延部１０の電源電圧が＋側に変動し、かつ、遅延部１０の電源電圧の変動度合が減少傾向にあるときは、第１許容範囲の上限値Ｎと第１許容値の幅ｍを大きくするとともに、第２許容範囲の幅ｌを小さくする。
　例えば、図１７（Ａ）に示す第１許容範囲及び第２許容範囲を設定している場合に、制御レジスタ１５０から入力されるジッタ信号jitter_range[2:0]に基づいてエラー検出部１４０が遅延部１０の電源電圧が＋側に変動し、かつ、遅延部１０の電源電圧の変動度合が減少傾向にあることを検出したとする。
　このとき、エラー検出部１４０は、第１許容範囲の上限値Ｎと第１許容値の幅ｍを大きくするとともに、第２許容範囲の幅ｌを小さくする。
　例えば、エラー検出部１４０が第１許容範囲の上限Ｎを１３８から１４５に大きくし、第１許容範囲の幅を２０から２５に大きくし、第２許容範囲の幅ｌを５から４に小さくしたとする。この場合は、図１７（Ｄ）に示すように、第１許容範囲は１２０から１４５までの間になり、第２許容範囲は１１６から１２０までの間と、１４５から１４９までの間になる。
　エラー検出部１４０は、遅延部１０の電源電圧が－側に変動し、かつ、遅延部１０の電源電圧の変動度合が減少傾向にあるときは、第１許容範囲の上限値Ｎと第１許容値の幅ｍを小さくするとともに、第２許容範囲の幅ｌを小さくする。
　例えば、図１７（Ａ）に示す第１許容範囲及び第２許容範囲を設定している場合に、制御レジスタ１５０から入力されるジッタ信号jitter_range[2:0]に基づいてエラー検出部１４０が遅延部１０の電源電圧が－側に変動し、かつ、遅延部１０の電源電圧の変動度合が減少傾向にあることを検出したとする。
　このとき、エラー検出部１４０は、第１許容範囲の上限値Ｎ、第１許容値の幅ｍ、及び第２許容範囲の幅ｌを小さくする。
　例えば、エラー検出部１４０が第１許容範囲の上限Ｎを１３８から１３０に小さくし、第１許容範囲の幅を２０から１５に小さくし、第２許容範囲の幅ｌを５から４に小さくしたとする。この場合は、図１７（Ｅ）に示すように、第１許容範囲は１１５から１３０までの間になり、第２許容範囲は１１１から１１５までの間と、１３０から１３４までの間になる。
　以上のように、エラー検出部１４０は、遅延部１０の電源電圧のジッタの変化に応じて、許容範囲を変動させる。
　なお、第２許容範囲は、第１許容範囲の下側又は上側のいずれか一方だけに設定してもよい。
　以上、実施の形態１の半導体装置に含まれる信号遅延回路１００によれば、外的要因によってクロックの位相が変動した場合は、外的要因の変動に応じて、エラー検出部１４０の許容範囲を変動させる。
　このため、誤検出を抑制することができ、実施の形態１の信号遅延回路１００を含む半導体装置全体の円滑かつ安定的な動作を確保することができる。
　特に、クロック周波数の変動、信号遅延回路１００の温度の変動、電源電圧の変動分（ワンダ又はジッタの変動分）に応じて、エラー検出部１４０の許容範囲を変動させる。
　このため、信号遅延回路１００の応答性を確保しつつ、外的要因に応じて許容範囲を最適に設定することにより、外的要因の種類及び変動傾向に応じて、信号遅延回路１００及び信号遅延回路１００を含む半導体装置の円滑かつ安定的な動作を確保することができる。
　＜実施の形態２＞
　図１８は、実施の形態２の半導体装置に含まれる信号遅延回路２００を示す図である。
　実施の形態２の信号遅延回路２００は、実施の形態１の信号遅延回路１００のフィルタ部３０を平均化回路部２３０に変更したものである。
　その他の構成は、実施の形態１の信号遅延回路１００と同様であるため、同一又は同等の構成要素には同一符号を付し、その説明を省略する。
　平均化回路部２３０は、遅延部１０から出力されるクロックの位相の目標値を保持しており、遅延部１０から出力されるクロックの位相がある一定の範囲に収まるように、平均化処理を行う。この一定の範囲は、実施の形態１の信号遅延回路１００のフィルタ部３０が有する安定動作範囲に対応する。
　平均化回路部２３０が設定する一定の範囲は、遅延部１０から出力されるクロックの位相の目標値を略中央とする所定幅を有する範囲である。
　平均化回路部２３０は、平均化処理により、位相検出部２０からクロックの周期毎に入力される位相信号（phase）が表すクロックの位相の平均値を出力する。
　平均化回路部２３０は、入力されるクロックの位相と目標値との差に応じて遅延部１０における遅延量を調節するための選択信号（select）を遅延部１０に帰還する。また、平均化回路部２３０は、一定の範囲を表すコードをエラー検出部４０に出力する。平均化回路部２３０が平均化処理に用いる一定の範囲の上限はcode_N[7:0]で表され、一定範囲の幅はcode_m[7:0]で表される。
　エラー検出部１４０は、平均化回路部２３０から入力される一定の範囲の上限code_N[7:0]と一定範囲の幅code_m[7:0]を用いて、実施の形態１の信号遅延回路１００のエラー検出部１４０と同様に、入力するクロックの外的要因に応じて、許容範囲を変更する。
　このため、実施の形態２の信号遅延回路２００は、外的要因によってクロックの位相が変動した場合は、外的要因の変動に応じて、エラー検出部１４０の許容範囲を変動させる。
　このため、誤検出を抑制することができ、実施の形態２の信号遅延回路２００を含む半導体装置全体の円滑かつ安定的な動作を確保することができる。
　特に、クロック周波数の変動、信号遅延回路１００の温度の変動、電源電圧の変動分（ワンダ又はジッタの変動分）に応じて、エラー検出部１４０の許容範囲を変動させる。
　このため、信号遅延回路２００の応答性を確保しつつ、外的要因に応じて許容範囲を最適に設定することにより、外的要因の種類及び変動傾向に応じて、信号遅延回路２００及び信号遅延回路２００を含む半導体装置の円滑かつ安定的な動作を確保することができる。
　以上、本発明の例示的な実施の形態の半導体装置、及び情報処理装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
　１、１００、２００　信号遅延回路
　１０　遅延部
　１１Ａ、１２Ａ、１３Ａ、１１Ｃ、１２Ｃ、１３Ｃ　インバータ
　１１Ｂ、１２Ｂ、１３Ｂ　セレクタ
　２０　位相検出部
　３０　フィルタ部
　４０　エラー検出部
　５０　サーバ
　５１　ＣＰＵ
　５２Ａ、５２Ｂ　主記憶装置
　５３Ａ、５３Ｂ　バス
　５４Ａ　メモリＩ／Ｆ
　１４０　エラー検出部
　１５０　制御レジスタ
　１５１　格納レジスタ
　１５２、１５３、１５４、１５５　符号変換器
　１６０　周波数検出部
　１７０　温度検出部
　１８０　低周波成分検出部
　１８１　ローパスフィルタ部
　１８２　検出部
　１９０　高周波成分検出部
　１９１　ハイパスフィルタ部
　１９２　検出部
　２３０　平均化回路部

Claims (10)

  1. 　入力信号に遅延を与える遅延部と、
    　前記遅延部から出力される出力信号の位相を検出する位相検出部と、
    　前記位相検出部から出力される位相情報に基づき、前記出力信号の位相の安定動作範囲を設定する設定部と、
    　前記安定動作範囲に対応する許容範囲を設定して前記出力信号の位相が前記許容範囲内にあるか否かを判定するとともに、前記遅延部の入力信号の外的要因に応じて前記許容範囲を変更するエラー検出部と
    　を含む半導体装置。
  2. 　前記外的要因として前記入力信号の周波数を検出する周波数検出部をさらに含み、
    　前記エラー検出部は、前記許容範囲として第１許容範囲と、前記第１許容範囲の高位相側又は低位相側に連続する第２許容範囲とを設定しており、前記周波数検出部によって検出される前記入力信号の周波数が上昇すると、前記第１許容範囲の幅と前記第２許容範囲の幅を小さくする、請求項１記載の半導体装置。
  3. 　前記外的要因として前記入力信号の周波数を検出する周波数検出部をさらに含み、
    　前記エラー検出部は、前記許容範囲として第１許容範囲と、前記第１許容範囲の高位相側又は低位相側に連続する第２許容範囲とを設定しており、前記周波数検出部によって検出される前記入力信号の周波数が低下すると、前記第１許容範囲の幅と前記第２許容範囲の幅を大きくする、請求項１記載の半導体装置。
  4. 　前記外的要因として前記半導体装置の温度を検出する温度検出部をさらに含み、
    　前記エラー検出部は、前記許容範囲として第１許容範囲と、前記第１許容範囲の高位相側又は低位相側に連続する第２許容範囲とを設定しており、前記温度検出部によって検出される前記半導体装置の温度が上昇すると、前記第１許容範囲の上限を低下させるとともに、前記第１許容範囲の幅と前記第２許容範囲の幅を小さくする、請求項１記載の半導体装置。
  5. 　前記外的要因として前記半導体装置の温度を検出する温度検出部をさらに含み、
    　前記エラー検出部は、前記許容範囲として第１許容範囲と、前記第１許容範囲の高位相側又は低位相側に連続する第２許容範囲とを設定しており、前記温度検出部によって検出される前記半導体装置の温度が低下すると、前記第１許容範囲の上限を上昇させるとともに、前記第１許容範囲の幅と前記第２許容範囲の幅を大きくする、請求項１記載の半導体装置。
  6. 　前記外的要因として前記半導体装置の電源電圧の変動分を検出する電圧検出部をさらに含み、
    　前記エラー検出部は、前記許容範囲として第１許容範囲と、前記第１許容範囲の高位相側又は低位相側に連続する第２許容範囲とを設定しており、前記電圧検出部によって検出される前記半導体装置の電源電圧の変動分が正側で拡大傾向にあると、前記第１許容範囲の上限を上昇させるとともに、前記第１許容範囲の幅と前記第２許容範囲の幅を大きくする、請求項１記載の半導体装置。
  7. 　前記外的要因として前記半導体装置の電源電圧の変動分を検出する電圧検出部をさらに含み、
    　前記エラー検出部は、前記許容範囲として第１許容範囲と、前記第１許容範囲の高位相側又は低位相側に連続する第２許容範囲とを設定しており、前記電圧検出部によって検出される前記半導体装置の電源電圧の変動分が負側で拡大傾向にあると、前記第１許容範囲の上限を低下させ、前記第１許容範囲の幅を小さくし、前記第２許容範囲の幅を大きくする、請求項１記載の半導体装置。
  8. 　前記外的要因として前記半導体装置の電源電圧の変動分を検出する電圧検出部をさらに含み、
    　前記エラー検出部は、前記許容範囲として第１許容範囲と、前記第１許容範囲の高位相側又は低位相側に連続する第２許容範囲とを設定しており、前記電圧検出部によって検出される前記半導体装置の電源電圧の変動分が正側で縮小傾向にあると、前記第１許容範囲の上限を上昇させ、前記第１許容範囲の幅を大きくし、前記第２許容範囲の幅を小さくする、請求項１記載の半導体装置。
  9. 　前記外的要因として前記半導体装置の電源電圧の変動分を検出する電圧検出部をさらに含み、
    　前記エラー検出部は、前記許容範囲として第１許容範囲と、前記第１許容範囲の高位相側又は低位相側に連続する第２許容範囲とを設定しており、前記電圧検出部によって検出される前記半導体装置の電源電圧の変動分が負側で縮小傾向にあると、前記第１許容範囲の上限を低下させ、前記第１許容範囲の幅と前記第２許容範囲の幅を小さくする、請求項１記載の半導体装置。
  10. 　演算処理装置と、
    　主記憶装置と、
    　請求項１に記載の半導体装置を有し、前記演算処理装置と前記主記憶装置との間でデータの転送を行うメモリコントローラと
    　を含む情報処理装置。
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