JP2005033392A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】入力データに含まれるジッタへの過剰追従を防止することにより、ビット同期回路におけるエラー率を大幅に低減する。
【解決手段】ビット同期回路における位相比較回路には、多数決回路３ｂが設けられている。多数決回路３ｂは、位相比較の位相比較結果であるＵＰ０／ＤＮ０信号をＵＰ０カウンタ２４、ＤＮ０カウンタ２６によってある期間それぞれカウントし、そのカウント数を大小判定回路２８によって判定する。大小判定回路２８は、ＵＰ０信号が多ければＵＰ信号を、ＤＮ０信号が多ければＤＮ信号を、ＵＰ０信号とＤＮ０信号とが同じであればＦＩＸ信号を出力する。これにより、入力データなどに含まれるジッタに過度に追従することを防止することができるので、ビット同期におけるエラー率を大幅に低減することができる。
【選択図】 図７
【解決手段】ビット同期回路における位相比較回路には、多数決回路３ｂが設けられている。多数決回路３ｂは、位相比較の位相比較結果であるＵＰ０／ＤＮ０信号をＵＰ０カウンタ２４、ＤＮ０カウンタ２６によってある期間それぞれカウントし、そのカウント数を大小判定回路２８によって判定する。大小判定回路２８は、ＵＰ０信号が多ければＵＰ信号を、ＤＮ０信号が多ければＤＮ信号を、ＵＰ０信号とＤＮ０信号とが同じであればＦＩＸ信号を出力する。これにより、入力データなどに含まれるジッタに過度に追従することを防止することができるので、ビット同期におけるエラー率を大幅に低減することができる。
【選択図】 図７
Description
【０００１】
【発明の属する技術分野】
本発明は、データやクロックなどの位相制御技術に関し、特に、ビット同期回路におけるエラー率の低減に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などのカスタムＩＣには、たとえば、ユーザの様々な使用条件に対応するビット同期回路などが設けられている。
【０００３】
このビット同期回路は、非同期で入力されたデータを多相出力ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）から出力された、データエッジから半周期遅いクロックを用いて該データを取り込み、受信側のクロックに同期化する回路である。
【０００４】
また、ビット同期回路におけるデータ取り込みエラーを防止する技術としては、位相比較出力の時系列の多数決によって異なる位相クロックで識別されたデータの中から入力データの互いに隣接するレベル遷移タイミングの中央部にレベル遷移タイミングを有するクロックを決定するものがある（たとえば、特許文献１参照）。
【０００５】
さらに、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路におけるジッタの低減技術としては、位相比較結果の多数決を取り、位相比較回路による遅延クロックと基準クロックとの複数回の位相比較結果に基づいて、可変遅延回路の遅延時間を調整し、遅延クロック信号と基準クロック信号との位相を一致させるものがある（たとえば、特許文献２参照）。
【０００６】
【特許文献１】
特開２００１−１８６１１１号公報
【０００７】
【特許文献２】
米国特許出願公開第２００１／２８２６６号明細書
【０００８】
【発明が解決しようとする課題】
ところが、上記のようなビット同期回路によるデータ取り込み技術では、次のような問題点があることが本発明者により見い出された。
【０００９】
図２４は、本発明者が検討したビット同期回路５０のブロック図である。
【００１０】
ビット同期回路５０は、たとえば、フリップフロップ５１、位相比較器５２、ポインタ５３、セレクタ５４、および多相出力ＰＬＬ５５から構成されている。
【００１１】
フリップフロップ５１は、入力データを取り込む。位相比較器５２は、入力されたデータと該入力データを取り込むクロックより半周期早いクロック相との間で位相比較を行い、その比較結果に基づいてＵＰ（アップ）またはＤＮ（ダウン）信号を出力する。
【００１２】
ポインタ５３は、ＵＰまたはＤＯＷＮ信号を受けてセレクタ５４を制御する。セレクタ５４は、ポインタ５３の制御に基づいて、多相出力ＰＬＬ５５から出力されるクロック相を切り替えてフリップフロップ５１に供給する。
【００１３】
このようなクロック相を選択するビット同期回路５０では、位相比較を行った後、その結果に基づいてポインタ５３、およびセレクタ５４を動作させて、フリップフロップ５１に供給するクロックの相が切り替わるまでのレイテンシが大きくなってしまう。
【００１４】
そのため、位相比較器が位相比較する毎にＵＰまたはＤＯＷＮ信号をポインタに出力すると、図２５に示すように、入力データに大きなジッタがあった際、データ取り込みクロックも、ある遅延時間後に該ジッタに追従して切り替わることになる。
【００１５】
よって、データエッジが元の位置に戻っても上記遅延時間の間はクロック相とは異なる遅れたクロック相によってデータを取り込むことになってしまい、最悪の場合には、データを正しく取り込めずにデータ取り込みのエラー率が大きくなってしまうという問題がある。
【００１６】
また、特許文献１に記載されるビット同期回路では、位相比較回路３の結果の出力を時系列に３ビットの多数決を行うことで、ジッタあるいはＳＮＲの劣化などによる同期誤りを防止している。しかしながら、ＢＳＥＮを入力した時にデータとクロックの位相合せを行っているため、ジッタなどの入力サイクルタイム内に含まれる比較的早く変動するノイズに対して同期誤りを防止することが可能であるが、ワンダと呼ばれるような入力データのサイクルタイム以上にゆっくり発生する変動が入力データに含まれるような状況は考慮されておらず、最悪の場合取り込みエラーが発生する恐れがあることに本発明者は気が付いた。
【００１７】
また、特許文献２の図４に記載される多数決回路を用いた遅延制御回路３４は、位相比較回路２０から進み信号ＦＷ、遅れ信号ＢＷ、一致信号ＬＯＮの３値が入力され、その多数決をとることにより位相合せをしている。しかしながら、位相比較回路２０から３値入力されているため、夫々に対応したカウンタを有する必要があり、回路規模、消費電力が大きくなってしまうことに本発明者は気が付いた。
【００１８】
さらに、多数決回路を用いて位相合せを行った場合、多数決回路における多数決回数が小さいと同期動作を開始してから実際に同期するまでの時間は短くなるがジッタ耐性が低くなってしまい、逆に多数決回数を大きくするとジッタ耐性は高くなるが同期動作を開始してから実際に同期するまでの時間が長くなってしまうというトレードオフの関係にあることに本発明者は気が付いた。
【００１９】
本発明の目的は、入力データに含まれるジッタへの過剰追従を防止することにより、ビット同期回路におけるエラー率を大幅に低減することのできる半導体集積回路装置を提供することにある。
【００２０】
また、本発明の他の目的は、参照クロックやデータに含まれるジッタへの過剰追従を防止することにより、ＰＬＬ回路、およびＤＬＬ回路における出力クロックやデータの位相変動量を大幅に低減することのできる半導体集積回路装置を提供することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００２３】
すなわち、本発明の半導体集積回路装置は、入力データとクロックとの位相比較を行い、その位相差に応じて第１、または第２の制御電圧を出力する位相比較器と、該位相比較器から出力された第１、および第２の制御電圧を一定期間それぞれカウントし、第１の制御電圧が第２の制御電圧よりも多ければアップ信号を、第２の制御電圧が第１の制御電圧よりも多ければダウン信号を、第１の制御電圧と第２の制御電圧とのカウント数が同じであればフィックス信号を出力する多数決回路とを有した位相比較回路を備え、多数決回路は、期間設定信号に基づいて、位相比較器から出力された第１、および第２の制御電圧をカウントする期間を任意に可変するものである。
【００２４】
また、本願のその他の発明の概要を簡単に示す。
【００２５】
本発明の半導体集積回路装置は、入力データとクロックとの位相比較を行い、その位相差に応じて第１、または第２の制御電圧を出力する位相比較器と、該位相比較器から出力された第１、および第２の制御電圧を一定期間それぞれカウントし、第１の制御電圧が第２の制御電圧よりも多ければアップ信号を、第２の制御電圧が第１の制御電圧よりも多ければダウン信号を、第１の制御電圧と第２の制御電圧とのカウント数が同じであればフィックス信号を出力する多数決回路と、多数決回数設定データを格納する多数決回数設定レジスタとを有した位相比較回路を備え、多数決回路は、多数決回数設定レジスタに保持された多数決回数設定データに基づいて、位相比較器から出力された第１、および第２の制御電圧のカウント数が設定されるものである。
【００２６】
また、本発明の半導体集積回路装置は、入力データとクロックとの位相比較を行い、その位相差に応じて第１、または第２の制御電圧を出力する位相比較器と、該位相比較器から出力された第１、および第２の制御電圧を一定期間それぞれカウントし、第１の制御電圧が第２の制御電圧よりも多ければアップ信号を、第２の制御電圧が第１の制御電圧よりも多ければダウン信号を、第１の制御電圧と第２の制御電圧とのカウント数が同じであればフィックス信号を出力する多数決回路とを有した位相比較回路を備えたものである。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２８】
（実施の形態１）
図１は、本発明の実施の形態１によるビット同期回路のブロック図、図２は、図１のビット同期回路に設けられた位相比較回路のブロック図、図３は、多相クロックを利用した位相比較器の回路構成の一例を示す図、図４は、図３の位相比較器における信号タイミングチャート、図５は、多相クロックを使用しないで構成した多相クロックを利用した位相比較器の回路構成の他の例を示す図、図６は、図５の位相比較器における各部の信号タイミングチャート、図７は、図２の位相比較回路に設けられた多数決回路の回路図、図８は、図７の多数決回路に設けられたＵＰ０カウンタの回路図、図９は、図７の多数決回路に設けられたカウンタ等ディレイ回路の回路図、図１０は、図７の多数決回路に設けられた大小判定回路の回路図、図１１は、図２の位相比較回路における各部の信号タイミングを示すタイミングチャート、図１２は、図７の多数決回路における多数決判定周期の設定方法の説明図、図１３は、図７の多数決回路における他の構成例を示す回路図、図１４は、図７の多数決回路をアップダウンカウンタを用いて構成した際の一例を示すブロック図、図１５は、本発明の実施の形態１による高速光伝送システムの概略構成を示すブロック図、図１６は、図１５の高速光伝送システムに設けられた処理用ＬＳＩの説明図、図１７は、図１６の処理用ＬＳＩにおける受信データ処理の説明図、図１８は、図１５の処理用ＬＳＩに複数個のビット同期回路を搭載した際の構成例を示す回路図である。
【００２９】
本実施の形態１において、ビット同期回路１は、図１に示すように、フリップフロップ２、位相比較回路３、ポインタ４、セレクタ５、および多相出力ＰＬＬ６から構成されている。
【００３０】
フリップフロップ２は、セレクタ５から出力されたクロックφｎ＋πに基づいて入力データを取り込む。位相比較回路３は、入力データとセレクタ５から出力されたクロックφｎ＋πとの位相比較を行い、その比較結果に基づいてＵＰ信号（アップ信号）、ＦＩＸ（固定）信号（フィックス信号）、またはＤＮ信号（ダウン信号）のいずれかの制御信号、ならびに分周クロックをそれぞれ出力する。
【００３１】
ポインタ４は、ＵＰ、ＦＩＸ、またはＤＮ信号を受けてセレクタ５を制御する。セレクタ５は、ポインタの制御に基づいて、多相出力ＰＬＬ６から出力されるクロック相を切り替えてフリップフロップ２に供給する。多相出力ＰＬＬ６は、複数のクロックを生成して出力する。
【００３２】
図２は、位相比較回路３の構成を示すブロック図である。
【００３３】
位相比較回路３は、位相比較器３ａ、および多数決回路３ｂから構成されている。位相比較器３ａの入力部には、入力データ、およびセレクタ５から出力されるクロックφｎとの位相比較を行い、その比較結果に基づいてＵＰ０信号（第１の制御電圧）またはＤＮ０信号（第２の制御電圧）を出力する。クロックφｎは、クロックφｎ＋πよりも半周期早いクロック信号である。
【００３４】
多数決回路３ｂには、位相比較器３ａから出力されたＵＰ０またはＤＮ０信号が入力されるように接続されている。この多数決回路３ｂは、位相比較器３ａよりも長い入力クロックφｎ周期の整数倍の間でＵＰ０／ＤＮ０信号の数をカウントし、カウントした結果、ＵＰ０信号が多ければＵＰ信号を、ＤＮ０信号が多ければＤＮ信号を、また、ＵＰ０信号とＤＮ０信号との数が同じであればＦＩＸ信号を出力する。
【００３５】
図３は、多相クロックを利用した位相比較器３ａの回路構成の一例を示す図である。
【００３６】
位相比較器３ａは、フリップフロップ１２’〜１６’、および排他的論理和回路１７’，１８’から構成されている。フリップフロップ１２’，１３’，１４’の入力端子には、それぞれ入力データが入力されるように接続されている。
【００３７】
フリップフロップ１３’，１５’，１６’のクロック端子には、クロックφｎが入力されるように接続されている。また、フリップフロップ１２’のクロック端子には、クロックφｎより半周期位相がずれたクロックφｎ−πが、フリップフロップ１４’のクロック端子には、クロックφｎより半周期位相がずれたφｎ＋πが入力される。
【００３８】
フリップフロップ１２’の出力端子には、排他的論理和回路１７’の一方の入力部が接続され、フリップフロップ１３’の出力端子には、排他的論理和回路１７’の他方の入力部、および排他的論理和回路１８’の一方の入力部がそれぞれ接続され、フリップフロップ１４’の出力端子には、排他的論理和回路１８’の他方の入力部が接続されている。
【００３９】
排他的論理和回路１７’の出力部には、フリップフロップ１５’の入力端子が接続されており、排他的論理和回路１８’の出力部には、フリップフロップ１６’の入力端子が接続されている。
【００４０】
そして、フリップフロップ１５’の出力端子から出力される信号がＤＮ０信号、フリップフロップ１６’の出力端子の出力端子から出力される信号がＵＰ０信号としてそれぞれ出力される。
【００４１】
位相比較器３ａは、図４に示すように、入力データとをクロックφｎ、半周期位相がずれたクロックφｎ−π，φｎ＋πでフリップフロップ１２’〜１４’に取り込み、これらフリップフロップ１２’〜１４’の出力の排他的論理和を取る。
【００４２】
クロック相が遅れている場合には、排他的論理和回路１７’の出力がＨｉ信号となってＵＰ０信号を出力する。クロック相が進んでいる場合には、排他的論理和回路１８’の出力がＨｉ信号となってＤＮ０信号を出力する。
【００４３】
図５は、多相クロックを使用しないで構成した位相比較器３ａの回路構成の他の例を示す図である。
【００４４】
位相比較器３ａは、遅延回路８〜１１、フリップフロップ１２〜１６、および排他的論理和回路１７，１８から構成されている。遅延回路８〜１１は、たとえば、インバータなどからなる。
【００４５】
フリップフロップ１２の入力端子、および遅延回路８の入力部には、入力データがそれぞれ入力されるように接続されている。遅延回路８の出力部には、遅延回路９の入力部が接続されており、該遅延回路９の出力部には、フリップフロップ１３の入力端子、および遅延回路１０の入力部がそれぞれ接続されている。遅延回路８，９は、入力データを半周期分遅延させる。
【００４６】
遅延回路１０の出力部には、遅延回路１１の入力部が接続されており、該遅延回路１１の出力部には、フリップフロップ１４の入力端子が接続されている。遅延回路１０，１１は、遅延回路９から出力された入力データを半周期分遅延させる。
【００４７】
フリップフロップ１２〜１４，１５，１６のクロック端子には、クロックφｎが入力されるように接続されている。フリップフロップ１２の出力端子には、排他的論理和回路１７の一方の入力部が接続され、フリップフロップ１３の出力端子には、排他的論理和回路１７の他方の入力部、および排他的論理和回路１８の一方の入力部がそれぞれ接続されている。
【００４８】
排他的論理和回路１７の出力部には、フリップフロップ１５の入力端子が接続されており、排他的論理和回路１８の出力部には、フリップフロップ１６の入力端子が接続されている。
【００４９】
そして、フリップフロップ１５の出力端子から出力される信号がＵＰ０信号、フリップフロップ１６の出力端子の出力端子から出力される信号がＤＮ０信号としてそれぞれ出力される。
【００５０】
位相比較器３ａは、図６に示すように、入力データと、該入力データの半周期、および１周期それぞれ遅らせたデータとをクロックφｎでフリップフロップ１２〜１４に取り込み、これらフリップフロップ１２〜１４の出力の排他的論理和を取る。
【００５１】
クロック相が遅れている場合には、排他的論理和回路１７の出力がＨｉ信号となってＵＰ０信号を出力する。クロック相が進んでいる場合には、排他的論理和回路１８の出力がＨｉ信号となってＤＮ０信号を出力する。
【００５２】
また、図３、図５に示した位相比較器３ａの回路構成は一例を示したものであり、この回路構成に限定されるものではない。
【００５３】
図７は、多数決回路３ｂの回路構成を示した図である。
【００５４】
多数決回路３ｂは、バッファ１９、論理積回路２０〜２２、カウンタ等ディレイ回路２３、ＵＰ０カウンタ（第１のカウンタ）２４、ＵＰ０カウンタデータ保持レジスタ（第１のデータ保持レジスタ）２５、ＤＮ０カウンタ（第２のカウンタ）２６、ＤＮ０カウントデータ保持レジスタ（第２のデータ保持レジスタ）２７、大小判定回路２８、および多数決回数制御回路２９から構成されている。
【００５５】
この多数決回路３ｂは、ＵＰ０／ＤＮ０信号とクロックφｎとを入力し、ＵＰ０信号がＨｉ信号ならばパルスＵＰ０Ｉを生成し、ＤＮ０信号がＨｉ信号ならばパルスＤＮ０Ｉを生成する。
【００５６】
バッファ１９の入力部には、クロックφｎが入力されるように接続されている。バッファ１９の出力部には、論理積回路２０〜２２の他方の入力部がそれぞれ接続されており、該バッファ１９からは、クロックＣＬＫＩが出力される。
【００５７】
論理積回路２０の一方の入力部には、位相比較器３ａから出力されるＵＰ０信号が入力されるように接続されており、論理積回路２１の一方の入力部には、位相比較器３ａから出力されるＤＮ０信号が入力されるように接続されている。論理積回路２２の一方の入力部には、電源電圧が接続されている。
【００５８】
論理積回路２０，２１の出力部には、ＵＰ０カウンタ２４、およびＤＮ０カウンタ２６がそれぞれ接続されている。これら論理積回路２０，２１はクロックφｎに同期してパルスＵＰ０Ｉ，ＤＮ０Ｉをそれぞれ生成する。
【００５９】
ＵＰ０カウンタ２４には、ＵＰ０カウンタデータ保持レジスタ２５が接続されており、ＤＮ０カウンタ２６には、ＤＮ０カウンタデータ保持レジスタ２７が接続されている。
【００６０】
これらＵＰ０カウンタデータ保持レジスタ２５、ＤＮ０カウンタデータ保持レジスタ２７には、カウンタ等ディレイ回路２３が接続されている。ＵＰ０カウンタ２４、ＤＮ０カウンタ２６、およびカウンタ等ディレイ回路２３には、多数決回数制御回路２９が接続されている。
【００６１】
論理積回路２２の出力部には、多数決回数制御回路２９が接続されており、該多数決回数制御回路２９には、外部から多数決回路設定信号が入力されるように接続されている。
【００６２】
この多数決回路設定信号による多数決回数は、たとえば、３２ビット〜２５６ビット程度であり、多数決回数とは、ＵＰ０カウンタ２４、およびＤＮ０カウンタ２６にそれぞれカウントされるカウント数である。
【００６３】
ＵＰ０カウンタ２４、およびＤＮ０カウンタ２６は、パルスＵＰ０ＩとパルスＤＮ０Ｉとをそれぞれカウントする。これらＵＰ０カウンタ２４、およびＤＮ０カウンタ２６は、カウント回数が多くても高速で動作し、かつ消費電力を小さくするために、ここでは非同期式カウンタを用いるものとするが、カウンタ数が小さい場合には同期カウンタを用いるようにしてもよい。
【００６４】
多数決回数制御回路２９は、多数決回路設定信号に応じて、カウンタ等ディレイ回路２３に供給するクロックの生成、ＵＰ０カウンタ２４、ＤＮ０カウンタ２６のリセット制御、ポインタ４（図１）で用いるカウント回数に応じた分周クロックの生成などを行う。
【００６５】
ここで、ＵＰ０カウンタ２４、ＤＮ０カウンタ２６に非同期カウンタを用いた場合、同じ位相のクロックでＵＰ０／ＤＮ０信号のカウントデータのＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：最下位ビット）〜ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：最上位ビット）までのすべてのデータを取り込むことができないため、ＵＰ０カウンタ２４、ＤＮ０カウンタ２６とディレイが等しいカウンタ等ディレイ回路２３でクロック相のディレイ調整を行う。また、同期カウンタの場合、カウンタ等ディレイ回路２３は不要となる。
【００６６】
大小判定回路２８は、ＵＰ０カウントデータ保持レジスタ２５、およびＤＮ０カウントデータ保持レジスタ２７により保持されたデータの大小を判定する。
【００６７】
そして、大小判定回路２８は、ＵＰ０カウントデータ保持レジスタ２５のカウント数が大きい場合にはＵＰ信号を、ＤＮ０カウントデータ保持レジスタ２７のカウント数が大きい場合にはＤＮ信号を、ＵＰ０カウントデータ保持レジスタ２５のカウント数とＤＮ０カウントデータ保持レジスタ２７のカウント数とが同じ場合にはＦＩＸ信号を出力する。
【００６８】
図８は、ＵＰ０カウンタ２４の回路構成の一例を示した図である。この図８では、ＵＰ０カウンタ２４について示すが、ＤＮ０カウンタ２６においても同様の回路構成となる。
【００６９】
ＵＰ０カウンタ２４は、フリップフロップ２４ａ、否定論理積回路２４ｂ、インバータ２４ｃ，２４ｄからなる複数のカウンタ回路とインバータ２４ｅ，２４ｆから構成されている。
【００７０】
フリップフロップ２４ａのクロック端子には、パルスＵＰ０Ｉが入力されるように接続されており、該フリップフロップ２４ａの入力端子には、否定論理積回路２４ｂの出力部が接続されている。
【００７１】
フリップフロップ２４ａの出力端子には、否定論理積回路２４ｂの他方の入力部、およびインバータ２４ｃの入力部がそれぞれ接続されている。インバータ２４ｃの出力部には、インバータ２４ｄの入力部が接続されており、該インバータ２４ｃの出力部から出力される信号がＵＰ０カウントデータ保持レジスタ２５に出力される。
【００７２】
フリップフロップ２４ａのセット端子、ならびに否定論理積回路２４ｂの一方の入力部には、多数決回数制御回路２９（図７）から出力されるリセット信号が入力されるように接続されている。
【００７３】
上記した構成は、初段のカウンタ回路の構成であるが、その他のカウンタ回路も同様の構成となっており、これらカウンタ回路が直列接続されている。また、インバータ２４ｅの入力部には、多数決回数制御回路２９（図７）から出力されるリセット信号が入力されるように接続されており、インバータ２４ｅの出力部にはインバータ２４ｆの入力部が接続されている。このインバータ２４ｆの出力部には、初段以外のカウンタ回路に設けられたフリップフロップ２４ａのセット端子が接続されている。
【００７４】
図示するように、ＵＰ０カウンタ２４の構成を非同期カウンタとすることにより、消費電力を増大させることなく、カウント数を２ｎ回まで容易に拡張することができる。ただし、非同期式カウンタが必須というわけではなく、動作周波数に問題がなければ同期カウンタであってもよい。
【００７５】
図９は、カウンタ等ディレイ回路２３の回路構成の一例を示した図である。
【００７６】
カウンタ等ディレイ回路２３は、フリップフロップ２３１ 、インバータ２３２ からなる複数のディレイ部とインバータ２３３ から構成されており、これら複数のディレイ部が直列接続された構成となっている。また、フリップフロップ２３１ のセット端子には、多数決回数制御回路２９（図７）から出力されるリセット信号がインバータ２３３ を介して入力されるように接続されている。
【００７７】
ＵＰ０カウンタ２４、ＤＮ０カウンタ２６に非同期カウンタを用いた場合、ＬＳＢとＭＳＢとの間では、図８に示すフリップフロップ＋インバータのディレイに段数を掛けた分のディレイ差が生じるため、位相が同じくロックでＬＳＢからＭＳＢまで一度に、該ＵＰ０カウンタ２４、および該ＤＮ０カウンタ２６のデータを取り込むことができない。
【００７８】
そのために、カウンタ等ディレイ回路２３は、ＵＰ０カウンタ２４、およびＤＮ０カウンタ２６のディレイ時間と同じ程度のディレイが付加されたクロック信号を生成し、ＵＰ０カウントデータ保持レジスタ２５、ＤＮ０カウントデータ保持レジスタ２７にそれぞれ供給する。
【００７９】
図１０は、大小判定回路２８の回路構成の一例を示す図である。
【００８０】
大小判定回路２８は、否定的排他的論理和回路２８１ 、インバータ２８２ 、否定的論理積回路２８３ 、論理積回路２８４ 、否定的論理和回路２８５ 、および論理和回路２８６ から構成されている。
【００８１】
大小判定回路２８は、ＭＳＢから順番にＵＰ０／ＤＮ０信号を比較し、どちらか一方がＨｉ信号であるかを判定する。たとえば、ＭＳＢにおいて、ＵＰ０信号がＨｉ信号、ＤＮ０信号がＬｏ信号の場合には、ＵＰ０信号が多いと判断し、Ｈｉ信号のＵＰ信号が出力される。また、ＭＳＢからＬＳＢまでの比較結果がすべて同じ場合には、ＵＰ０／ＤＮ０信号のカウント数が同じと判断し、ＦＩＸ信号を出力する。
【００８２】
次に、本実施の形態のビット同期回路１に設けられた位相比較回路３の動作について、図１１のタイミングチャートを用いて説明する。
【００８３】
図１１においては、上方から下方にかけて、入力データ、クロックφｎ、多数決回路３ｂに入力されるＵＰ０／ＤＮ０信号、ＵＰ０カウンタ２４から出力されるカウントデータＵＰ１／２〜ＵＰ１／１６、カウンタ等ディレイ回路２３から出力されるディレイ信号ＤＥＬＡＹ１／２〜ＤＥＬＡＹ１／１６、および多数決回路３ｂから出力されるＵＰ信号、ＦＩＸ信号、ＤＮ信号の信号タイミングをそれぞれ示している。
【００８４】
また、図１１では、図を簡略化するために入力データに対してデータ取り込みのクロックφｎが遅れており、カウント回数（多数決回数）が８回（８ビット）で多数決を取るものとする。
【００８５】
まず、位相比較器３ａからは、クロックφｎが遅れているためにＨｉ信号のＵＰ０信号が出力される。
【００８６】
多数決回路３ｂにおいては、パルスＵＰ０Ｉが生成され、ＵＰ０カウンタ２４によってパルス数がカウントされる。多数決回数制御回路２９は、論理積回路２２を介して入力されたパルスを８回カウントした後、カウントデータを取り込むクロックを生成し、カウンタ等ディレイ回路２３に出力する。
【００８７】
カウンタ等ディレイ回路２３は、タイミング少しずつ遅らせたディレイ信号ＤＥＬＡＹ１／２〜ＤＥＬＡＹ１／１６を生成する。ＵＰ０カウンタ２４、ＤＮ０カウンタ２６は、ディレイ信号ＤＥＬＡＹ１／２〜ＤＥＬＡＹ１／１６を用いてＵＰ０／ＤＮ０信号のカウントデータＵＰ１／２〜ＵＰ１／１６を取り込む。
【００８８】
その後、大小判定回路２８は、取り込んだカウントデータの大小比較を行う。
図１１では、ＵＰ０信号が８回、ＤＮ０信号が０回なので、Ｈｉ信号のＵＰ信号が大小判定回路２８から出力される。
【００８９】
入力データに対してクロックφｎが進んでいる場合には、ＤＮ０信号が生成され、ＵＰ０信号の場合と同様に動作する。入力データとクロックφｎとの位相がほぼ合っている場合には、ＵＰ０／ＤＮ０信号がほぼ半々生成され、ＵＰ０／ＤＮ０信号のカウント数が同じであれば、ＦＩＸ信号が出力されることになる。
【００９０】
図１２は、多数決回路３ｂにおける多数決判定周期の設定方法の説明図である。
【００９１】
図１２において、多相出力ＰＬＬ６（図１）から出力される多相クロックをセレクタ５（図１）により切り替える間隔をＴとすると、多数決間隔ＴａはＵＰ０カウンタ２４、ＤＮ０カウンタ２６の切り替え時間が必要となることから、Ｔａ＜Ｔとなる。
【００９２】
そのため、クロック相切り替え間隔Ｔのうち、どの比較結果の多数決を取るかは多数決回数制御回路２９によって調整可能である。ただし、原理的にＴａ＝Ｔにはできないので、Ｔａ＝Ｔとする場合、多数決回路３ｂは、図１３に示すように、２つのＵＰ０カウンタ２４，２４１ 、および２つのＤＮ０カウンタ２６，２６１ を設けた構成とする。
【００９３】
この場合、ＵＰ０信号をＵＰ０カウンタ２４、ＵＰ０カウンタ（第１のカウンタ）２４１ で、ＤＮ０信号をＤＮ０カウンタ２６、ＤＮ０カウンタ（第２のカウンタ）２６１ によって交互にそれぞれカウントすれば、Ｔａ＝Ｔとすることができる。
【００９４】
図１４は、アップダウンカウンタを用いて多数決回路３ｂ１ を構成した際の一例を示す図である。
【００９５】
この場合、多数決回路３ｂ１ は、アップダウンカウンタ３０、ならびに分周回路（分周制御回路）３１から構成されている。アップダウンカウンタ３０には、ＵＰ０／ＤＮ０信号、およびクロックφｎがそれぞれ入力されるように接続されている。
【００９６】
また、アップダウンカウンタ３０には、分周回路３１が接続されており、該分周回路３１には、多数決回路設定信号が入力されるように接続されている。
【００９７】
アップダウンカウンタ３０は、ＵＰ０信号が入力されるとＵＰ側にシフトし、ＤＮ０信号が入力された際にはＤＮ側にシフトする。多数決回数は、分周回路３１により制御され、多数決回路設定信号により設定回数に応じた周期で、その時点におけるアップダウンカウンタ３０のポインタ位置を判定し、ＵＰ側であればＵＰ信号、ＤＮ側であればＤＮ信号、中央にあればＦＩＸ信号を出力する。分周回路３１で分周されたクロックはポインタ４（図１）に出力される。
【００９８】
図１５は、電子システムの１つである高速光伝送システムＳＴＭの概略構成を示す図であり、図１６は、処理用ＬＳＩ（半導体集積回路装置）３２の概略説明図である。
【００９９】
高速光伝送システムＳＴＭは、信号処理用ＬＳＩ３２、および光モジュール３２ａから構成されている。処理用ＬＳＩ３２の受信側にビット同期回路１が内蔵されている。
【０１００】
処理用ＬＳＩ３２は、ビット同期回路１、シリアル／パラレル変換回路３２１ 、ＰＬＬ３２２ 、パラレル／シリアル変換回路３２３ 、Ｉ／Ｏ回路３２４ 、ならびに論理部３２５ などから構成されている。
【０１０１】
ビット同期回路１は、シリアルデータが入力される外部端子毎に複数個設けられており、シリアル／パラレル変換回路３２１ も該ビット同期回路にそれぞれ対応して複数個設けられている。
【０１０２】
図１７は、処理用ＬＳＩ３２における受信データ処理の概念図である。
【０１０３】
外部端子から入力された高速シリアルデータは、Ｉ／Ｏ回路３２４ を介してビット同期回路１に入力され、該ビット同期回路１において受信データと半導体集積回路装置３２の内部クロックとの同期化が行われる。
【０１０４】
同期化されたクロックとデータとは、シリアル／パラレル変換回路３２１ によって１：ｎにパラレル変換された後、論理部３２５ に出力される。
【０１０５】
図１８は、複数個のビット同期回路１を処理用ＬＳＩ３２に搭載した際の回路構成例を示す回路図である。
【０１０６】
このように、ビット同期回路１が複数個設けられる場合には、各ビット同期回路１に多相出力ＰＬＬ６を設けるのではなく、各セレクタ５に共通接続される１つの多相出力ＰＬＬ６ａを設けた構成とする。
【０１０７】
それにより、本実施の形態１によれば、多数決回路３ｂによって位相比較結果の多数決を取ることにより、入力データに含まれるジッタに過度に追従することを防止することができるので、ビット同期回路１におけるエラー率を低減することができる。
【０１０８】
また、本実施の形態１では、位相比較器３ａがデジタル方式の場合について記載したが、たとえば、図１９に示すように、位相比較器３ａ１ をアナログ方式の回路により構成するようにしてもよい。
【０１０９】
この場合、位相比較器３ａ１ は、４つのフリップフロップ３４〜３７から構成されている。フリップフロップ３４の入力端子には、入力データが入力されるように接続されており、フリップフロップ３５〜３７の入力端子には、電源電圧がそれぞれ接続されている。
【０１１０】
フリップフロップ３４のクロック端子には、クロックφｎが入力されるように接続されており、フリップフロップ３５のクロック端子には、半周期遅れたデータが入力されるように接続されている。
【０１１１】
フリップフロップ３４の出力端子には、フリップフロップ３６のクロック端子、およびフリップフロップ３７のリセット端子がそれぞれ接続されており、フリップフロップ３５の出力端子には、フリップフロップ３６のリセット端子、ならびにフリップフロップ３７のクロック端子がそれぞれ接続されている。
【０１１２】
そして、フリップフロップ３６の出力端子からはＤＮ０信号が出力され、フリップフロップ３７６の出力端子からはＵＰ０信号が出力される。
【０１１３】
この位相比較器３ａ１ では、ＵＰ０／ＤＮ０信号を検知する感度を変えることにより、入力データとクロックφｎとの位相差が小さいときにはＵＰ０／ＤＮ０信号を出力しないように調整することが可能となる。
【０１１４】
（実施の形態２）
図２０は、本発明の実施の形態２によるビット同期回路に設けられた位相比較回路のブロック図、図２１は、図２０の位相比較回路に設けられた多数決回数設定レジスタの一例を示す回路図、図２２は、図２０の位相比較回路における他の構成例を示すブロック図、図２３は、図２２の位相比較回路における他の構成例を示すブロック図である。
【０１１５】
本実施の形態２において、ビット同期回路は、前記実施の形態の図１と同様に、フリップフロップ２、位相比較回路３１ 、ポインタ４、セレクタ５、および多相出力ＰＬＬ６から構成されている。
【０１１６】
位相比較回路３１ は、図２０に示すように、前記実施の形態の図５と同様である位相比較器３ａ、および多数決回路３ｂからなる回路に、多数決回数設定レジスタ３ｃを新たに追加した構成となっている。
【０１１７】
また、ビット同期回路におけるフリップフロップ２、ポインタ４、セレクタ５、および多相出力ＰＬＬ６については、前記実施の形態１と同様であるので説明は省略する。
【０１１８】
位相比較回路３１ において、多数決回数設定レジスタ３ｃには、リセット信号、ならびにレジスタ制御信号がそれぞれ入力されるように接続されている。多数決回数設定レジスタ３ｃは、レジスタ制御信号によって多数決回数を設定する。
【０１１９】
多数決回数設定レジスタ３ｃは、図２１に示すように、複数のフリップフロップ３８１ 〜３８ｎ が多段接続された構成からなる。そして、レジスタ制御信号によって多数決回数が多数決回数設定レジスタ３ｃに設定される。多数決回数制御回路２９は、多数決回数設定レジスタ３ｃに設定された多数決回数に基づいて、カウンタ等ディレイ回路２３に供給するクロックの生成、ＵＰ０カウンタ２４、ＤＮ０カウンタ２６のリセット制御、ポインタ４（図１）で用いるカウント回数に応じた分周クロックの生成などを行う。
【０１２０】
図２２は、位相比較回路３２による他の構成例を示すブロック図である。
【０１２１】
位相比較回路３２は、位相比較器３ａ、多数決回路３ｂ、多数決回数設定レジスタ３ｃ、カウンタ３ｄ、および論理和回路３ｅから構成されている。論理和回路３ｅの入力部には、パワーオンリセット信号、ならびに制御信号がそれぞれ入力されるように接続されている。
【０１２２】
論理和回路３ｅの出力部には、多数決回数設定レジスタ３ｃ、およびカウンタ３ｄの一方の入力部がそれぞれ接続されており、該カウンタ３ｄには、多数決回数設定レジスタ３ｃが接続されている。
【０１２３】
カウンタ３ｄの他方の入力部には、入力データが入力されるように接続されている。また、その他の位相比較器３ａ、多数決回路３ｂ、および多数決回数設定レジスタ３ｃの接続構成は、図２０と同様である。
【０１２４】
パワーオンリセット、またはリセット信号が論理和回路３ｅに入力されると、多数決回数設定レジスタ３ｃ、ならびにカウンタ３ｄがリセットされる。そして、リセットが解除された際、多数決回数設定レジスタ３ｃの多数決回数が最小に設定（初期設定）される。
【０１２５】
その後、カウンタ３ｄは入力データのカウントを行い、任意のカウント数、または任意の時間が経過したら、多数決回数設定レジスタ３ｃの多数決回数を初期設定よりも大きく設定する。
【０１２６】
これにより、ビット同期回路の動作開始時にはデータとクロックφｎとの位相を短時間で同期させ、データとクロックφｎとが同期した後は多数決回数を大きくしてデータをより安定して取り込むことが可能となる。
【０１２７】
図２３は、バーストビット転送方式における位相比較回路３３の構成例を示すブロック図である。
【０１２８】
バーストビット転送方式では、データ列を受信しはじめた際に、データとクロックφｎとの位相を早く合わせる必要があるが、この場合、データの先頭にデータの先頭であることを示すヘッダコードが付加されていることを利用するものである。
【０１２９】
位相比較回路３３は、位相比較器３ａ、多数決回路３ｂ、多数決回数設定レジスタ３ｃ、カウンタ３ｄ、論理和回路３ｅ、およびコード識別回路３ｆから構成されている。
【０１３０】
コード識別回路３ｆは、データに含まれるヘッダコードを認識し、認識信号を出力する。コード識別回路３ｆの入力部には入力データが入力されるように接続されており、該コード識別回路３ｆの出力部には、論理和回路３ｅの一方の入力部が接続されている。論理和回路３ｅの他方の入力部にはパワーオンリセットが入力されるように接続されている。また、その他の位相比較器３ａ、多数決回路３ｂ、多数決回数設定レジスタ３ｃ、および論理和回路３ｅの接続構成は、図２２と同様である。
【０１３１】
コード識別回路３ｆがヘッダコードを認識すると、認識信号を論理和回路３ｅに出力する。これによって、多数決回数設定レジスタ３ｃ、およびカウンタ３ｄがそれぞれリセットされ、該多数決回数設定レジスタ３ｃの多数決回数が最小に設定（初期設定）される。
【０１３２】
その後、カウンタ３ｄは、入力データのカウントを行い、任意のカウント数、または任意の時間が経過したら、多数決回数設定レジスタ３ｃの多数決回数を初期設定よりも大きく設定する。
【０１３３】
また、コード識別回路３ｆは、たとえば、ビット同期回路で同期した後にシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路に内蔵される場合もあるので、該シリアル／パラレル変換回路から出力される識別信号を利用するようにしてもよい。
【０１３４】
それにより、本実施の形態２においては、ビット同期回路の動作開始時におけるデータ同期時間を短縮するとともに、データとクロックφｎとの同期後におけるデータをより安定させることができる。
【０１３５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３６】
たとえば、前記実施の形態１，２では、ビット同期回路について記載したが、デジタルＰＬＬ回路、およびデジタルＤＬＬ回路に設けられる位相比較器に多数決機能を有するようにしてもよい。
【０１３７】
一般的に、デジタルＰＬＬ回路においては、位相比較した結果が位相比較周期で制御回路に出力され、該デジタルＰＬＬ回路の発振周波数を切り替える構成となっている。
【０１３８】
この場合、参照クロックのジッタが大きいと、デジタルＰＬＬ回路は、参照クロックのジッタに対して周波数、位相を合わせようするので出力クロックの変動が大きくなってしまう。
【０１３９】
図２４は、多数決機能を有したデジタルＰＬＬ回路３９のブロック図である。
【０１４０】
デジタルＰＬＬ回路３９は、位相比較回路４０、発振器制御回路４１、発振器４２、および分周回路４３から構成されている。
【０１４１】
位相比較回路４０の入力部には、分周回路４３から出力される帰還クロック、および外部入力される参照クロックがそれぞれ入力されており、該位相比較回路４０の出力部には発振器制御回路４１が接続されている。
【０１４２】
位相比較回路４０は、位相比較器４０ａ、および多数決回路４０ｂから構成されており、ＵＰ／ＤＮ／ＦＩＸ信号、および分周クロックを出力する。また、これら位相比較器４０ａ、多数決回路４０ｂの構成は前記実施の形態１，２に示した位相比較器３ａ、多数決回路３ｂと同じ構成であるので説明は省略する。
【０１４３】
発振器制御回路４１は、位相比較回路４０から出力されるＵＰ／ＤＮ／ＦＩＸ信号のいずれかに基づいて制御電圧を生成する。発振器制御回路４１には、発振器４２が接続されており、該発振器４２の出力部には分周回路４３が接続されている。
【０１４４】
発振器４２は、発振器制御回路４１から出力された制御電圧に基づいて発振周波数を変化させた出力クロックを出力する。分周回路４３は、発振器４２が生成した出力クロックを分周し、帰還クロック信号として出力する。
【０１４５】
それにより、多数決処理後の位相比較結果で発振器４２を制御することにより、参照クロックの本当のエッジ（ジッタの中心値）がずれた場合にのみ、発振器４２の周波数を切り替えることができるので、デジタルＰＬＬ回路３９の位相変動量を大幅に抑えることができる。
【０１４６】
また、一般的なＤＬＬ回路では、位相比較した結果を位相比較周期でディレイ制御回路に出力することにより、ディレイ回路の位相を切り替えている。この場合には、参照クロック、またはデータのジッタが大きいと、該ＤＬＬ回路から出力されるクロック、またはデータの位相変動が大きくなってしまう。
【０１４７】
図２５は、多数決機能を有したデジタルＤＬＬ回路４４のブロック図である。
【０１４８】
デジタルＤＬＬ回路４４は、位相比較回路４５、ディレイ制御回路４６、およびディレイ回路４７から構成されている。
【０１４９】
ディレイ回路４７には、被調整クロック（またはデータ）が入力されている。
位相比較回路４５の入力部には、ディレイ回路４７から出力される調整後クロック（またはデータ）、および外部入力される参照クロック（またはデータ）がそれぞれ入力されている。
【０１５０】
位相比較回路４５の出力部にはディレイ制御回路４６が接続されている。位相比較回路４５は、位相比較器４５ａ、および多数決回路４５ｂから構成されており、ＵＰ／ＤＮ／ＦＩＸ信号、および分周クロックを出力する。また、これら位相比較器４５ａ、多数決回路４５ｂの構成は前記実施の形態１，２に示した位相比較器３ａ、多数決回路３ｂと同じ構成であるので説明は省略する。
【０１５１】
ディレイ制御回路４６は、位相比較回路４５から出力されるＵＰ／ＤＮ／ＦＩＸ信号のいずれかに基づいて制御信号を生成する。ディレイ制御回路４６にはディレイ回路４７の制御端子が接続されており、ディレイ回路４７は、ディレイ制御回路４６から出力された制御信号に基づいてディレイ時間を調整する。
【０１５２】
それにより、多数決処理後の位相比較結果でディレイ回路４７を制御することにより、参照クロック（またはデータ）のエッジ（ジッタの中心値）がずれた場合のみ、ディレイ時間を切り替えることができるので、デジタルＤＬＬ回路４７から出力されるクロック（またはデータ）位相変動量を大幅に小さくすることができる。
【０１５３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１５４】
（１）入力データなどに含まれるジッタに過度に追従することを防止することができるので、ビット同期におけるエラー率を大幅に低減することができる。
【０１５５】
（２）また、入力クロックなどに含まれるジッタに過度に追従することを防止することができるので、ＰＬＬ回路やＤＬＬ回路などにおける位相変動量を大幅に低減することができる。
【０１５６】
（３）上記（１）、（２）により、半導体集積回路装置の信頼性、ならびに性能を向上することができ、該半導体集積回路装置を用いて電子システムを構成することにより、電子システムの高速動作、ならびに安定動作を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるビット同期回路のブロック図である。
【図２】図１のビット同期回路に設けられた位相比較回路のブロック図である。
【図３】多相クロックを利用した位相比較器の回路構成の一例を示す図である。
【図４】図３の位相比較器における信号タイミングチャートである。
【図５】多相クロックを使用しないで構成した多相クロックを利用した位相比較器の回路構成の他の例を示す図である。
【図６】図５の位相比較器における各部の信号タイミングチャートである。
【図７】図２の位相比較回路に設けられた多数決回路の回路図である。
【図８】図７の多数決回路に設けられたＵＰ０カウンタの回路図である。
【図９】図７の多数決回路に設けられたカウンタ等ディレイ回路の回路図である。
【図１０】図７の多数決回路に設けられた大小判定回路の回路図である。
【図１１】図２の位相比較回路における各部の信号タイミングを示すタイミングチャートである。
【図１２】図７の多数決回路における多数決判定周期の設定方法の説明図である。
【図１３】図７の多数決回路における他の構成例を示す回路図である。
【図１４】図７の多数決回路をアップダウンカウンタを用いて構成した際の一例を示すブロック図である。
【図１５】本発明の実施の形態１による高速光伝送システムの概略構成を示すブロック図である。
【図１６】図１５の高速光伝送システムに設けられた処理用ＬＳＩの説明図である。
【図１７】図１６の処理用ＬＳＩにおける受信データ処理の説明図である。
【図１８】図１５の処理用ＬＳＩに複数個のビット同期回路を搭載した際の構成例を示す回路図である。
【図１９】本発明の他の実施の形態によるビット同期回路に設けられた位相比較器の回路図である。
【図２０】本発明の実施の形態２によるビット同期回路に設けられた位相比較回路のブロック図である。
【図２１】図２０の位相比較回路に設けられた多数決回数設定レジスタの一例を示す回路図である。
【図２２】図２０の位相比較回路における他の構成例を示すブロック図である。
【図２３】図２２の位相比較回路における他の構成例を示すブロック図である。
【図２４】本発明の他の実施の形態によるデジタルＰＬＬ回路のブロック図である。
【図２５】本発明の他の実施の形態によるデジタルＤＬＬ回路のブロック図である。
【図２６】本発明者が検討したビット同期回路のブロック図である。
【図２７】図２６のビット同期回路におけるデータ取り込みエラーの説明図である。
【符号の説明】
１ ビット同期回路
２ フリップフロップ
３ 位相比較回路
３１ 位相比較回路
３ａ 位相比較器
３ａ１ 位相比較器
３ｂ 多数決回路
３ｂ１ 多数決回路
３ｃ 多数決回数設定レジスタ
３ｄ カウンタ
３ｅ 論理和回路
３ｆ コード識別回路
４ ポインタ
５ セレクタ
６，６ａ 多相出力ＰＬＬ
８〜１１ 遅延回路
１２〜１６ フリップフロップ
１２’〜１６’ フリップフロップ
１７，１８ 排他的論理和回路
１７’，１８’ 排他的論理和回路
１９ バッファ
２０〜２２ 論理積回路
２３ カウンタ等ディレイ回路
２３１ フリップフロップ
２３２ インバータ
２４ ＵＰ０カウンタ（第１のカウンタ）
２４１ ＵＰ０カウンタ（第１のカウンタ）
２４ａ フリップフロップ
２４ｂ 否定論理積回路
２４ｃ〜２４ｆ インバータ
２５ ＵＰ０カウンタデータ保持レジスタ（第１のデータ保持レジスタ）
２６ ＤＮ０カウンタ（第２のカウンタ）
２６１ ＤＮ０カウンタ（第２のカウンタ）
２７ ＤＮ０カウントデータ保持レジスタ（第２のデータ保持レジスタ）
２８ 大小判定回路
２８１ 否定的排他的論理和回路
２８２ インバータ
２８３ 否定的論理積回路
２８４ 論理積回路
２８５ 否定的論理和回路
２８６ 論理和回路
２９ 多数決回数制御回路
３０ アップダウンカウンタ
３１ 分周回路（分周制御回路）
３２ 処理用ＬＳＩ（半導体集積回路装置）
３２ａ 光モジュール
３２１ シリアル／パラレル変換回路
３２２ ＰＬＬ
３２３ パラレル／シリアル変換回路
３２４ Ｉ／Ｏ回路
３２５ 論理部
３３ 位相比較回路
３４〜３７ フリップフロップ
３８１ 〜３８ｎ フリップフロップ
３９ デジタルＰＬＬ回路
４０ 位相比較回路
４１ 発振器制御回路
４２ 発振器
４３ 分周回路
４４ デジタルＤＬＬ回路
４５ 位相比較回路
４６ ディレイ制御回路
４７ ディレイ回路
ＳＴＭ 高速光伝送システム
５０ ビット同期回路
５１ フリップフロップ
５２ 位相比較器
５３ ポインタ
５４ セレクタ
５５ 多相出力ＰＬＬ
【発明の属する技術分野】
本発明は、データやクロックなどの位相制御技術に関し、特に、ビット同期回路におけるエラー率の低減に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などのカスタムＩＣには、たとえば、ユーザの様々な使用条件に対応するビット同期回路などが設けられている。
【０００３】
このビット同期回路は、非同期で入力されたデータを多相出力ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）から出力された、データエッジから半周期遅いクロックを用いて該データを取り込み、受信側のクロックに同期化する回路である。
【０００４】
また、ビット同期回路におけるデータ取り込みエラーを防止する技術としては、位相比較出力の時系列の多数決によって異なる位相クロックで識別されたデータの中から入力データの互いに隣接するレベル遷移タイミングの中央部にレベル遷移タイミングを有するクロックを決定するものがある（たとえば、特許文献１参照）。
【０００５】
さらに、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路におけるジッタの低減技術としては、位相比較結果の多数決を取り、位相比較回路による遅延クロックと基準クロックとの複数回の位相比較結果に基づいて、可変遅延回路の遅延時間を調整し、遅延クロック信号と基準クロック信号との位相を一致させるものがある（たとえば、特許文献２参照）。
【０００６】
【特許文献１】
特開２００１−１８６１１１号公報
【０００７】
【特許文献２】
米国特許出願公開第２００１／２８２６６号明細書
【０００８】
【発明が解決しようとする課題】
ところが、上記のようなビット同期回路によるデータ取り込み技術では、次のような問題点があることが本発明者により見い出された。
【０００９】
図２４は、本発明者が検討したビット同期回路５０のブロック図である。
【００１０】
ビット同期回路５０は、たとえば、フリップフロップ５１、位相比較器５２、ポインタ５３、セレクタ５４、および多相出力ＰＬＬ５５から構成されている。
【００１１】
フリップフロップ５１は、入力データを取り込む。位相比較器５２は、入力されたデータと該入力データを取り込むクロックより半周期早いクロック相との間で位相比較を行い、その比較結果に基づいてＵＰ（アップ）またはＤＮ（ダウン）信号を出力する。
【００１２】
ポインタ５３は、ＵＰまたはＤＯＷＮ信号を受けてセレクタ５４を制御する。セレクタ５４は、ポインタ５３の制御に基づいて、多相出力ＰＬＬ５５から出力されるクロック相を切り替えてフリップフロップ５１に供給する。
【００１３】
このようなクロック相を選択するビット同期回路５０では、位相比較を行った後、その結果に基づいてポインタ５３、およびセレクタ５４を動作させて、フリップフロップ５１に供給するクロックの相が切り替わるまでのレイテンシが大きくなってしまう。
【００１４】
そのため、位相比較器が位相比較する毎にＵＰまたはＤＯＷＮ信号をポインタに出力すると、図２５に示すように、入力データに大きなジッタがあった際、データ取り込みクロックも、ある遅延時間後に該ジッタに追従して切り替わることになる。
【００１５】
よって、データエッジが元の位置に戻っても上記遅延時間の間はクロック相とは異なる遅れたクロック相によってデータを取り込むことになってしまい、最悪の場合には、データを正しく取り込めずにデータ取り込みのエラー率が大きくなってしまうという問題がある。
【００１６】
また、特許文献１に記載されるビット同期回路では、位相比較回路３の結果の出力を時系列に３ビットの多数決を行うことで、ジッタあるいはＳＮＲの劣化などによる同期誤りを防止している。しかしながら、ＢＳＥＮを入力した時にデータとクロックの位相合せを行っているため、ジッタなどの入力サイクルタイム内に含まれる比較的早く変動するノイズに対して同期誤りを防止することが可能であるが、ワンダと呼ばれるような入力データのサイクルタイム以上にゆっくり発生する変動が入力データに含まれるような状況は考慮されておらず、最悪の場合取り込みエラーが発生する恐れがあることに本発明者は気が付いた。
【００１７】
また、特許文献２の図４に記載される多数決回路を用いた遅延制御回路３４は、位相比較回路２０から進み信号ＦＷ、遅れ信号ＢＷ、一致信号ＬＯＮの３値が入力され、その多数決をとることにより位相合せをしている。しかしながら、位相比較回路２０から３値入力されているため、夫々に対応したカウンタを有する必要があり、回路規模、消費電力が大きくなってしまうことに本発明者は気が付いた。
【００１８】
さらに、多数決回路を用いて位相合せを行った場合、多数決回路における多数決回数が小さいと同期動作を開始してから実際に同期するまでの時間は短くなるがジッタ耐性が低くなってしまい、逆に多数決回数を大きくするとジッタ耐性は高くなるが同期動作を開始してから実際に同期するまでの時間が長くなってしまうというトレードオフの関係にあることに本発明者は気が付いた。
【００１９】
本発明の目的は、入力データに含まれるジッタへの過剰追従を防止することにより、ビット同期回路におけるエラー率を大幅に低減することのできる半導体集積回路装置を提供することにある。
【００２０】
また、本発明の他の目的は、参照クロックやデータに含まれるジッタへの過剰追従を防止することにより、ＰＬＬ回路、およびＤＬＬ回路における出力クロックやデータの位相変動量を大幅に低減することのできる半導体集積回路装置を提供することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００２３】
すなわち、本発明の半導体集積回路装置は、入力データとクロックとの位相比較を行い、その位相差に応じて第１、または第２の制御電圧を出力する位相比較器と、該位相比較器から出力された第１、および第２の制御電圧を一定期間それぞれカウントし、第１の制御電圧が第２の制御電圧よりも多ければアップ信号を、第２の制御電圧が第１の制御電圧よりも多ければダウン信号を、第１の制御電圧と第２の制御電圧とのカウント数が同じであればフィックス信号を出力する多数決回路とを有した位相比較回路を備え、多数決回路は、期間設定信号に基づいて、位相比較器から出力された第１、および第２の制御電圧をカウントする期間を任意に可変するものである。
【００２４】
また、本願のその他の発明の概要を簡単に示す。
【００２５】
本発明の半導体集積回路装置は、入力データとクロックとの位相比較を行い、その位相差に応じて第１、または第２の制御電圧を出力する位相比較器と、該位相比較器から出力された第１、および第２の制御電圧を一定期間それぞれカウントし、第１の制御電圧が第２の制御電圧よりも多ければアップ信号を、第２の制御電圧が第１の制御電圧よりも多ければダウン信号を、第１の制御電圧と第２の制御電圧とのカウント数が同じであればフィックス信号を出力する多数決回路と、多数決回数設定データを格納する多数決回数設定レジスタとを有した位相比較回路を備え、多数決回路は、多数決回数設定レジスタに保持された多数決回数設定データに基づいて、位相比較器から出力された第１、および第２の制御電圧のカウント数が設定されるものである。
【００２６】
また、本発明の半導体集積回路装置は、入力データとクロックとの位相比較を行い、その位相差に応じて第１、または第２の制御電圧を出力する位相比較器と、該位相比較器から出力された第１、および第２の制御電圧を一定期間それぞれカウントし、第１の制御電圧が第２の制御電圧よりも多ければアップ信号を、第２の制御電圧が第１の制御電圧よりも多ければダウン信号を、第１の制御電圧と第２の制御電圧とのカウント数が同じであればフィックス信号を出力する多数決回路とを有した位相比較回路を備えたものである。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２８】
（実施の形態１）
図１は、本発明の実施の形態１によるビット同期回路のブロック図、図２は、図１のビット同期回路に設けられた位相比較回路のブロック図、図３は、多相クロックを利用した位相比較器の回路構成の一例を示す図、図４は、図３の位相比較器における信号タイミングチャート、図５は、多相クロックを使用しないで構成した多相クロックを利用した位相比較器の回路構成の他の例を示す図、図６は、図５の位相比較器における各部の信号タイミングチャート、図７は、図２の位相比較回路に設けられた多数決回路の回路図、図８は、図７の多数決回路に設けられたＵＰ０カウンタの回路図、図９は、図７の多数決回路に設けられたカウンタ等ディレイ回路の回路図、図１０は、図７の多数決回路に設けられた大小判定回路の回路図、図１１は、図２の位相比較回路における各部の信号タイミングを示すタイミングチャート、図１２は、図７の多数決回路における多数決判定周期の設定方法の説明図、図１３は、図７の多数決回路における他の構成例を示す回路図、図１４は、図７の多数決回路をアップダウンカウンタを用いて構成した際の一例を示すブロック図、図１５は、本発明の実施の形態１による高速光伝送システムの概略構成を示すブロック図、図１６は、図１５の高速光伝送システムに設けられた処理用ＬＳＩの説明図、図１７は、図１６の処理用ＬＳＩにおける受信データ処理の説明図、図１８は、図１５の処理用ＬＳＩに複数個のビット同期回路を搭載した際の構成例を示す回路図である。
【００２９】
本実施の形態１において、ビット同期回路１は、図１に示すように、フリップフロップ２、位相比較回路３、ポインタ４、セレクタ５、および多相出力ＰＬＬ６から構成されている。
【００３０】
フリップフロップ２は、セレクタ５から出力されたクロックφｎ＋πに基づいて入力データを取り込む。位相比較回路３は、入力データとセレクタ５から出力されたクロックφｎ＋πとの位相比較を行い、その比較結果に基づいてＵＰ信号（アップ信号）、ＦＩＸ（固定）信号（フィックス信号）、またはＤＮ信号（ダウン信号）のいずれかの制御信号、ならびに分周クロックをそれぞれ出力する。
【００３１】
ポインタ４は、ＵＰ、ＦＩＸ、またはＤＮ信号を受けてセレクタ５を制御する。セレクタ５は、ポインタの制御に基づいて、多相出力ＰＬＬ６から出力されるクロック相を切り替えてフリップフロップ２に供給する。多相出力ＰＬＬ６は、複数のクロックを生成して出力する。
【００３２】
図２は、位相比較回路３の構成を示すブロック図である。
【００３３】
位相比較回路３は、位相比較器３ａ、および多数決回路３ｂから構成されている。位相比較器３ａの入力部には、入力データ、およびセレクタ５から出力されるクロックφｎとの位相比較を行い、その比較結果に基づいてＵＰ０信号（第１の制御電圧）またはＤＮ０信号（第２の制御電圧）を出力する。クロックφｎは、クロックφｎ＋πよりも半周期早いクロック信号である。
【００３４】
多数決回路３ｂには、位相比較器３ａから出力されたＵＰ０またはＤＮ０信号が入力されるように接続されている。この多数決回路３ｂは、位相比較器３ａよりも長い入力クロックφｎ周期の整数倍の間でＵＰ０／ＤＮ０信号の数をカウントし、カウントした結果、ＵＰ０信号が多ければＵＰ信号を、ＤＮ０信号が多ければＤＮ信号を、また、ＵＰ０信号とＤＮ０信号との数が同じであればＦＩＸ信号を出力する。
【００３５】
図３は、多相クロックを利用した位相比較器３ａの回路構成の一例を示す図である。
【００３６】
位相比較器３ａは、フリップフロップ１２’〜１６’、および排他的論理和回路１７’，１８’から構成されている。フリップフロップ１２’，１３’，１４’の入力端子には、それぞれ入力データが入力されるように接続されている。
【００３７】
フリップフロップ１３’，１５’，１６’のクロック端子には、クロックφｎが入力されるように接続されている。また、フリップフロップ１２’のクロック端子には、クロックφｎより半周期位相がずれたクロックφｎ−πが、フリップフロップ１４’のクロック端子には、クロックφｎより半周期位相がずれたφｎ＋πが入力される。
【００３８】
フリップフロップ１２’の出力端子には、排他的論理和回路１７’の一方の入力部が接続され、フリップフロップ１３’の出力端子には、排他的論理和回路１７’の他方の入力部、および排他的論理和回路１８’の一方の入力部がそれぞれ接続され、フリップフロップ１４’の出力端子には、排他的論理和回路１８’の他方の入力部が接続されている。
【００３９】
排他的論理和回路１７’の出力部には、フリップフロップ１５’の入力端子が接続されており、排他的論理和回路１８’の出力部には、フリップフロップ１６’の入力端子が接続されている。
【００４０】
そして、フリップフロップ１５’の出力端子から出力される信号がＤＮ０信号、フリップフロップ１６’の出力端子の出力端子から出力される信号がＵＰ０信号としてそれぞれ出力される。
【００４１】
位相比較器３ａは、図４に示すように、入力データとをクロックφｎ、半周期位相がずれたクロックφｎ−π，φｎ＋πでフリップフロップ１２’〜１４’に取り込み、これらフリップフロップ１２’〜１４’の出力の排他的論理和を取る。
【００４２】
クロック相が遅れている場合には、排他的論理和回路１７’の出力がＨｉ信号となってＵＰ０信号を出力する。クロック相が進んでいる場合には、排他的論理和回路１８’の出力がＨｉ信号となってＤＮ０信号を出力する。
【００４３】
図５は、多相クロックを使用しないで構成した位相比較器３ａの回路構成の他の例を示す図である。
【００４４】
位相比較器３ａは、遅延回路８〜１１、フリップフロップ１２〜１６、および排他的論理和回路１７，１８から構成されている。遅延回路８〜１１は、たとえば、インバータなどからなる。
【００４５】
フリップフロップ１２の入力端子、および遅延回路８の入力部には、入力データがそれぞれ入力されるように接続されている。遅延回路８の出力部には、遅延回路９の入力部が接続されており、該遅延回路９の出力部には、フリップフロップ１３の入力端子、および遅延回路１０の入力部がそれぞれ接続されている。遅延回路８，９は、入力データを半周期分遅延させる。
【００４６】
遅延回路１０の出力部には、遅延回路１１の入力部が接続されており、該遅延回路１１の出力部には、フリップフロップ１４の入力端子が接続されている。遅延回路１０，１１は、遅延回路９から出力された入力データを半周期分遅延させる。
【００４７】
フリップフロップ１２〜１４，１５，１６のクロック端子には、クロックφｎが入力されるように接続されている。フリップフロップ１２の出力端子には、排他的論理和回路１７の一方の入力部が接続され、フリップフロップ１３の出力端子には、排他的論理和回路１７の他方の入力部、および排他的論理和回路１８の一方の入力部がそれぞれ接続されている。
【００４８】
排他的論理和回路１７の出力部には、フリップフロップ１５の入力端子が接続されており、排他的論理和回路１８の出力部には、フリップフロップ１６の入力端子が接続されている。
【００４９】
そして、フリップフロップ１５の出力端子から出力される信号がＵＰ０信号、フリップフロップ１６の出力端子の出力端子から出力される信号がＤＮ０信号としてそれぞれ出力される。
【００５０】
位相比較器３ａは、図６に示すように、入力データと、該入力データの半周期、および１周期それぞれ遅らせたデータとをクロックφｎでフリップフロップ１２〜１４に取り込み、これらフリップフロップ１２〜１４の出力の排他的論理和を取る。
【００５１】
クロック相が遅れている場合には、排他的論理和回路１７の出力がＨｉ信号となってＵＰ０信号を出力する。クロック相が進んでいる場合には、排他的論理和回路１８の出力がＨｉ信号となってＤＮ０信号を出力する。
【００５２】
また、図３、図５に示した位相比較器３ａの回路構成は一例を示したものであり、この回路構成に限定されるものではない。
【００５３】
図７は、多数決回路３ｂの回路構成を示した図である。
【００５４】
多数決回路３ｂは、バッファ１９、論理積回路２０〜２２、カウンタ等ディレイ回路２３、ＵＰ０カウンタ（第１のカウンタ）２４、ＵＰ０カウンタデータ保持レジスタ（第１のデータ保持レジスタ）２５、ＤＮ０カウンタ（第２のカウンタ）２６、ＤＮ０カウントデータ保持レジスタ（第２のデータ保持レジスタ）２７、大小判定回路２８、および多数決回数制御回路２９から構成されている。
【００５５】
この多数決回路３ｂは、ＵＰ０／ＤＮ０信号とクロックφｎとを入力し、ＵＰ０信号がＨｉ信号ならばパルスＵＰ０Ｉを生成し、ＤＮ０信号がＨｉ信号ならばパルスＤＮ０Ｉを生成する。
【００５６】
バッファ１９の入力部には、クロックφｎが入力されるように接続されている。バッファ１９の出力部には、論理積回路２０〜２２の他方の入力部がそれぞれ接続されており、該バッファ１９からは、クロックＣＬＫＩが出力される。
【００５７】
論理積回路２０の一方の入力部には、位相比較器３ａから出力されるＵＰ０信号が入力されるように接続されており、論理積回路２１の一方の入力部には、位相比較器３ａから出力されるＤＮ０信号が入力されるように接続されている。論理積回路２２の一方の入力部には、電源電圧が接続されている。
【００５８】
論理積回路２０，２１の出力部には、ＵＰ０カウンタ２４、およびＤＮ０カウンタ２６がそれぞれ接続されている。これら論理積回路２０，２１はクロックφｎに同期してパルスＵＰ０Ｉ，ＤＮ０Ｉをそれぞれ生成する。
【００５９】
ＵＰ０カウンタ２４には、ＵＰ０カウンタデータ保持レジスタ２５が接続されており、ＤＮ０カウンタ２６には、ＤＮ０カウンタデータ保持レジスタ２７が接続されている。
【００６０】
これらＵＰ０カウンタデータ保持レジスタ２５、ＤＮ０カウンタデータ保持レジスタ２７には、カウンタ等ディレイ回路２３が接続されている。ＵＰ０カウンタ２４、ＤＮ０カウンタ２６、およびカウンタ等ディレイ回路２３には、多数決回数制御回路２９が接続されている。
【００６１】
論理積回路２２の出力部には、多数決回数制御回路２９が接続されており、該多数決回数制御回路２９には、外部から多数決回路設定信号が入力されるように接続されている。
【００６２】
この多数決回路設定信号による多数決回数は、たとえば、３２ビット〜２５６ビット程度であり、多数決回数とは、ＵＰ０カウンタ２４、およびＤＮ０カウンタ２６にそれぞれカウントされるカウント数である。
【００６３】
ＵＰ０カウンタ２４、およびＤＮ０カウンタ２６は、パルスＵＰ０ＩとパルスＤＮ０Ｉとをそれぞれカウントする。これらＵＰ０カウンタ２４、およびＤＮ０カウンタ２６は、カウント回数が多くても高速で動作し、かつ消費電力を小さくするために、ここでは非同期式カウンタを用いるものとするが、カウンタ数が小さい場合には同期カウンタを用いるようにしてもよい。
【００６４】
多数決回数制御回路２９は、多数決回路設定信号に応じて、カウンタ等ディレイ回路２３に供給するクロックの生成、ＵＰ０カウンタ２４、ＤＮ０カウンタ２６のリセット制御、ポインタ４（図１）で用いるカウント回数に応じた分周クロックの生成などを行う。
【００６５】
ここで、ＵＰ０カウンタ２４、ＤＮ０カウンタ２６に非同期カウンタを用いた場合、同じ位相のクロックでＵＰ０／ＤＮ０信号のカウントデータのＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：最下位ビット）〜ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：最上位ビット）までのすべてのデータを取り込むことができないため、ＵＰ０カウンタ２４、ＤＮ０カウンタ２６とディレイが等しいカウンタ等ディレイ回路２３でクロック相のディレイ調整を行う。また、同期カウンタの場合、カウンタ等ディレイ回路２３は不要となる。
【００６６】
大小判定回路２８は、ＵＰ０カウントデータ保持レジスタ２５、およびＤＮ０カウントデータ保持レジスタ２７により保持されたデータの大小を判定する。
【００６７】
そして、大小判定回路２８は、ＵＰ０カウントデータ保持レジスタ２５のカウント数が大きい場合にはＵＰ信号を、ＤＮ０カウントデータ保持レジスタ２７のカウント数が大きい場合にはＤＮ信号を、ＵＰ０カウントデータ保持レジスタ２５のカウント数とＤＮ０カウントデータ保持レジスタ２７のカウント数とが同じ場合にはＦＩＸ信号を出力する。
【００６８】
図８は、ＵＰ０カウンタ２４の回路構成の一例を示した図である。この図８では、ＵＰ０カウンタ２４について示すが、ＤＮ０カウンタ２６においても同様の回路構成となる。
【００６９】
ＵＰ０カウンタ２４は、フリップフロップ２４ａ、否定論理積回路２４ｂ、インバータ２４ｃ，２４ｄからなる複数のカウンタ回路とインバータ２４ｅ，２４ｆから構成されている。
【００７０】
フリップフロップ２４ａのクロック端子には、パルスＵＰ０Ｉが入力されるように接続されており、該フリップフロップ２４ａの入力端子には、否定論理積回路２４ｂの出力部が接続されている。
【００７１】
フリップフロップ２４ａの出力端子には、否定論理積回路２４ｂの他方の入力部、およびインバータ２４ｃの入力部がそれぞれ接続されている。インバータ２４ｃの出力部には、インバータ２４ｄの入力部が接続されており、該インバータ２４ｃの出力部から出力される信号がＵＰ０カウントデータ保持レジスタ２５に出力される。
【００７２】
フリップフロップ２４ａのセット端子、ならびに否定論理積回路２４ｂの一方の入力部には、多数決回数制御回路２９（図７）から出力されるリセット信号が入力されるように接続されている。
【００７３】
上記した構成は、初段のカウンタ回路の構成であるが、その他のカウンタ回路も同様の構成となっており、これらカウンタ回路が直列接続されている。また、インバータ２４ｅの入力部には、多数決回数制御回路２９（図７）から出力されるリセット信号が入力されるように接続されており、インバータ２４ｅの出力部にはインバータ２４ｆの入力部が接続されている。このインバータ２４ｆの出力部には、初段以外のカウンタ回路に設けられたフリップフロップ２４ａのセット端子が接続されている。
【００７４】
図示するように、ＵＰ０カウンタ２４の構成を非同期カウンタとすることにより、消費電力を増大させることなく、カウント数を２ｎ回まで容易に拡張することができる。ただし、非同期式カウンタが必須というわけではなく、動作周波数に問題がなければ同期カウンタであってもよい。
【００７５】
図９は、カウンタ等ディレイ回路２３の回路構成の一例を示した図である。
【００７６】
カウンタ等ディレイ回路２３は、フリップフロップ２３１ 、インバータ２３２ からなる複数のディレイ部とインバータ２３３ から構成されており、これら複数のディレイ部が直列接続された構成となっている。また、フリップフロップ２３１ のセット端子には、多数決回数制御回路２９（図７）から出力されるリセット信号がインバータ２３３ を介して入力されるように接続されている。
【００７７】
ＵＰ０カウンタ２４、ＤＮ０カウンタ２６に非同期カウンタを用いた場合、ＬＳＢとＭＳＢとの間では、図８に示すフリップフロップ＋インバータのディレイに段数を掛けた分のディレイ差が生じるため、位相が同じくロックでＬＳＢからＭＳＢまで一度に、該ＵＰ０カウンタ２４、および該ＤＮ０カウンタ２６のデータを取り込むことができない。
【００７８】
そのために、カウンタ等ディレイ回路２３は、ＵＰ０カウンタ２４、およびＤＮ０カウンタ２６のディレイ時間と同じ程度のディレイが付加されたクロック信号を生成し、ＵＰ０カウントデータ保持レジスタ２５、ＤＮ０カウントデータ保持レジスタ２７にそれぞれ供給する。
【００７９】
図１０は、大小判定回路２８の回路構成の一例を示す図である。
【００８０】
大小判定回路２８は、否定的排他的論理和回路２８１ 、インバータ２８２ 、否定的論理積回路２８３ 、論理積回路２８４ 、否定的論理和回路２８５ 、および論理和回路２８６ から構成されている。
【００８１】
大小判定回路２８は、ＭＳＢから順番にＵＰ０／ＤＮ０信号を比較し、どちらか一方がＨｉ信号であるかを判定する。たとえば、ＭＳＢにおいて、ＵＰ０信号がＨｉ信号、ＤＮ０信号がＬｏ信号の場合には、ＵＰ０信号が多いと判断し、Ｈｉ信号のＵＰ信号が出力される。また、ＭＳＢからＬＳＢまでの比較結果がすべて同じ場合には、ＵＰ０／ＤＮ０信号のカウント数が同じと判断し、ＦＩＸ信号を出力する。
【００８２】
次に、本実施の形態のビット同期回路１に設けられた位相比較回路３の動作について、図１１のタイミングチャートを用いて説明する。
【００８３】
図１１においては、上方から下方にかけて、入力データ、クロックφｎ、多数決回路３ｂに入力されるＵＰ０／ＤＮ０信号、ＵＰ０カウンタ２４から出力されるカウントデータＵＰ１／２〜ＵＰ１／１６、カウンタ等ディレイ回路２３から出力されるディレイ信号ＤＥＬＡＹ１／２〜ＤＥＬＡＹ１／１６、および多数決回路３ｂから出力されるＵＰ信号、ＦＩＸ信号、ＤＮ信号の信号タイミングをそれぞれ示している。
【００８４】
また、図１１では、図を簡略化するために入力データに対してデータ取り込みのクロックφｎが遅れており、カウント回数（多数決回数）が８回（８ビット）で多数決を取るものとする。
【００８５】
まず、位相比較器３ａからは、クロックφｎが遅れているためにＨｉ信号のＵＰ０信号が出力される。
【００８６】
多数決回路３ｂにおいては、パルスＵＰ０Ｉが生成され、ＵＰ０カウンタ２４によってパルス数がカウントされる。多数決回数制御回路２９は、論理積回路２２を介して入力されたパルスを８回カウントした後、カウントデータを取り込むクロックを生成し、カウンタ等ディレイ回路２３に出力する。
【００８７】
カウンタ等ディレイ回路２３は、タイミング少しずつ遅らせたディレイ信号ＤＥＬＡＹ１／２〜ＤＥＬＡＹ１／１６を生成する。ＵＰ０カウンタ２４、ＤＮ０カウンタ２６は、ディレイ信号ＤＥＬＡＹ１／２〜ＤＥＬＡＹ１／１６を用いてＵＰ０／ＤＮ０信号のカウントデータＵＰ１／２〜ＵＰ１／１６を取り込む。
【００８８】
その後、大小判定回路２８は、取り込んだカウントデータの大小比較を行う。
図１１では、ＵＰ０信号が８回、ＤＮ０信号が０回なので、Ｈｉ信号のＵＰ信号が大小判定回路２８から出力される。
【００８９】
入力データに対してクロックφｎが進んでいる場合には、ＤＮ０信号が生成され、ＵＰ０信号の場合と同様に動作する。入力データとクロックφｎとの位相がほぼ合っている場合には、ＵＰ０／ＤＮ０信号がほぼ半々生成され、ＵＰ０／ＤＮ０信号のカウント数が同じであれば、ＦＩＸ信号が出力されることになる。
【００９０】
図１２は、多数決回路３ｂにおける多数決判定周期の設定方法の説明図である。
【００９１】
図１２において、多相出力ＰＬＬ６（図１）から出力される多相クロックをセレクタ５（図１）により切り替える間隔をＴとすると、多数決間隔ＴａはＵＰ０カウンタ２４、ＤＮ０カウンタ２６の切り替え時間が必要となることから、Ｔａ＜Ｔとなる。
【００９２】
そのため、クロック相切り替え間隔Ｔのうち、どの比較結果の多数決を取るかは多数決回数制御回路２９によって調整可能である。ただし、原理的にＴａ＝Ｔにはできないので、Ｔａ＝Ｔとする場合、多数決回路３ｂは、図１３に示すように、２つのＵＰ０カウンタ２４，２４１ 、および２つのＤＮ０カウンタ２６，２６１ を設けた構成とする。
【００９３】
この場合、ＵＰ０信号をＵＰ０カウンタ２４、ＵＰ０カウンタ（第１のカウンタ）２４１ で、ＤＮ０信号をＤＮ０カウンタ２６、ＤＮ０カウンタ（第２のカウンタ）２６１ によって交互にそれぞれカウントすれば、Ｔａ＝Ｔとすることができる。
【００９４】
図１４は、アップダウンカウンタを用いて多数決回路３ｂ１ を構成した際の一例を示す図である。
【００９５】
この場合、多数決回路３ｂ１ は、アップダウンカウンタ３０、ならびに分周回路（分周制御回路）３１から構成されている。アップダウンカウンタ３０には、ＵＰ０／ＤＮ０信号、およびクロックφｎがそれぞれ入力されるように接続されている。
【００９６】
また、アップダウンカウンタ３０には、分周回路３１が接続されており、該分周回路３１には、多数決回路設定信号が入力されるように接続されている。
【００９７】
アップダウンカウンタ３０は、ＵＰ０信号が入力されるとＵＰ側にシフトし、ＤＮ０信号が入力された際にはＤＮ側にシフトする。多数決回数は、分周回路３１により制御され、多数決回路設定信号により設定回数に応じた周期で、その時点におけるアップダウンカウンタ３０のポインタ位置を判定し、ＵＰ側であればＵＰ信号、ＤＮ側であればＤＮ信号、中央にあればＦＩＸ信号を出力する。分周回路３１で分周されたクロックはポインタ４（図１）に出力される。
【００９８】
図１５は、電子システムの１つである高速光伝送システムＳＴＭの概略構成を示す図であり、図１６は、処理用ＬＳＩ（半導体集積回路装置）３２の概略説明図である。
【００９９】
高速光伝送システムＳＴＭは、信号処理用ＬＳＩ３２、および光モジュール３２ａから構成されている。処理用ＬＳＩ３２の受信側にビット同期回路１が内蔵されている。
【０１００】
処理用ＬＳＩ３２は、ビット同期回路１、シリアル／パラレル変換回路３２１ 、ＰＬＬ３２２ 、パラレル／シリアル変換回路３２３ 、Ｉ／Ｏ回路３２４ 、ならびに論理部３２５ などから構成されている。
【０１０１】
ビット同期回路１は、シリアルデータが入力される外部端子毎に複数個設けられており、シリアル／パラレル変換回路３２１ も該ビット同期回路にそれぞれ対応して複数個設けられている。
【０１０２】
図１７は、処理用ＬＳＩ３２における受信データ処理の概念図である。
【０１０３】
外部端子から入力された高速シリアルデータは、Ｉ／Ｏ回路３２４ を介してビット同期回路１に入力され、該ビット同期回路１において受信データと半導体集積回路装置３２の内部クロックとの同期化が行われる。
【０１０４】
同期化されたクロックとデータとは、シリアル／パラレル変換回路３２１ によって１：ｎにパラレル変換された後、論理部３２５ に出力される。
【０１０５】
図１８は、複数個のビット同期回路１を処理用ＬＳＩ３２に搭載した際の回路構成例を示す回路図である。
【０１０６】
このように、ビット同期回路１が複数個設けられる場合には、各ビット同期回路１に多相出力ＰＬＬ６を設けるのではなく、各セレクタ５に共通接続される１つの多相出力ＰＬＬ６ａを設けた構成とする。
【０１０７】
それにより、本実施の形態１によれば、多数決回路３ｂによって位相比較結果の多数決を取ることにより、入力データに含まれるジッタに過度に追従することを防止することができるので、ビット同期回路１におけるエラー率を低減することができる。
【０１０８】
また、本実施の形態１では、位相比較器３ａがデジタル方式の場合について記載したが、たとえば、図１９に示すように、位相比較器３ａ１ をアナログ方式の回路により構成するようにしてもよい。
【０１０９】
この場合、位相比較器３ａ１ は、４つのフリップフロップ３４〜３７から構成されている。フリップフロップ３４の入力端子には、入力データが入力されるように接続されており、フリップフロップ３５〜３７の入力端子には、電源電圧がそれぞれ接続されている。
【０１１０】
フリップフロップ３４のクロック端子には、クロックφｎが入力されるように接続されており、フリップフロップ３５のクロック端子には、半周期遅れたデータが入力されるように接続されている。
【０１１１】
フリップフロップ３４の出力端子には、フリップフロップ３６のクロック端子、およびフリップフロップ３７のリセット端子がそれぞれ接続されており、フリップフロップ３５の出力端子には、フリップフロップ３６のリセット端子、ならびにフリップフロップ３７のクロック端子がそれぞれ接続されている。
【０１１２】
そして、フリップフロップ３６の出力端子からはＤＮ０信号が出力され、フリップフロップ３７６の出力端子からはＵＰ０信号が出力される。
【０１１３】
この位相比較器３ａ１ では、ＵＰ０／ＤＮ０信号を検知する感度を変えることにより、入力データとクロックφｎとの位相差が小さいときにはＵＰ０／ＤＮ０信号を出力しないように調整することが可能となる。
【０１１４】
（実施の形態２）
図２０は、本発明の実施の形態２によるビット同期回路に設けられた位相比較回路のブロック図、図２１は、図２０の位相比較回路に設けられた多数決回数設定レジスタの一例を示す回路図、図２２は、図２０の位相比較回路における他の構成例を示すブロック図、図２３は、図２２の位相比較回路における他の構成例を示すブロック図である。
【０１１５】
本実施の形態２において、ビット同期回路は、前記実施の形態の図１と同様に、フリップフロップ２、位相比較回路３１ 、ポインタ４、セレクタ５、および多相出力ＰＬＬ６から構成されている。
【０１１６】
位相比較回路３１ は、図２０に示すように、前記実施の形態の図５と同様である位相比較器３ａ、および多数決回路３ｂからなる回路に、多数決回数設定レジスタ３ｃを新たに追加した構成となっている。
【０１１７】
また、ビット同期回路におけるフリップフロップ２、ポインタ４、セレクタ５、および多相出力ＰＬＬ６については、前記実施の形態１と同様であるので説明は省略する。
【０１１８】
位相比較回路３１ において、多数決回数設定レジスタ３ｃには、リセット信号、ならびにレジスタ制御信号がそれぞれ入力されるように接続されている。多数決回数設定レジスタ３ｃは、レジスタ制御信号によって多数決回数を設定する。
【０１１９】
多数決回数設定レジスタ３ｃは、図２１に示すように、複数のフリップフロップ３８１ 〜３８ｎ が多段接続された構成からなる。そして、レジスタ制御信号によって多数決回数が多数決回数設定レジスタ３ｃに設定される。多数決回数制御回路２９は、多数決回数設定レジスタ３ｃに設定された多数決回数に基づいて、カウンタ等ディレイ回路２３に供給するクロックの生成、ＵＰ０カウンタ２４、ＤＮ０カウンタ２６のリセット制御、ポインタ４（図１）で用いるカウント回数に応じた分周クロックの生成などを行う。
【０１２０】
図２２は、位相比較回路３２による他の構成例を示すブロック図である。
【０１２１】
位相比較回路３２は、位相比較器３ａ、多数決回路３ｂ、多数決回数設定レジスタ３ｃ、カウンタ３ｄ、および論理和回路３ｅから構成されている。論理和回路３ｅの入力部には、パワーオンリセット信号、ならびに制御信号がそれぞれ入力されるように接続されている。
【０１２２】
論理和回路３ｅの出力部には、多数決回数設定レジスタ３ｃ、およびカウンタ３ｄの一方の入力部がそれぞれ接続されており、該カウンタ３ｄには、多数決回数設定レジスタ３ｃが接続されている。
【０１２３】
カウンタ３ｄの他方の入力部には、入力データが入力されるように接続されている。また、その他の位相比較器３ａ、多数決回路３ｂ、および多数決回数設定レジスタ３ｃの接続構成は、図２０と同様である。
【０１２４】
パワーオンリセット、またはリセット信号が論理和回路３ｅに入力されると、多数決回数設定レジスタ３ｃ、ならびにカウンタ３ｄがリセットされる。そして、リセットが解除された際、多数決回数設定レジスタ３ｃの多数決回数が最小に設定（初期設定）される。
【０１２５】
その後、カウンタ３ｄは入力データのカウントを行い、任意のカウント数、または任意の時間が経過したら、多数決回数設定レジスタ３ｃの多数決回数を初期設定よりも大きく設定する。
【０１２６】
これにより、ビット同期回路の動作開始時にはデータとクロックφｎとの位相を短時間で同期させ、データとクロックφｎとが同期した後は多数決回数を大きくしてデータをより安定して取り込むことが可能となる。
【０１２７】
図２３は、バーストビット転送方式における位相比較回路３３の構成例を示すブロック図である。
【０１２８】
バーストビット転送方式では、データ列を受信しはじめた際に、データとクロックφｎとの位相を早く合わせる必要があるが、この場合、データの先頭にデータの先頭であることを示すヘッダコードが付加されていることを利用するものである。
【０１２９】
位相比較回路３３は、位相比較器３ａ、多数決回路３ｂ、多数決回数設定レジスタ３ｃ、カウンタ３ｄ、論理和回路３ｅ、およびコード識別回路３ｆから構成されている。
【０１３０】
コード識別回路３ｆは、データに含まれるヘッダコードを認識し、認識信号を出力する。コード識別回路３ｆの入力部には入力データが入力されるように接続されており、該コード識別回路３ｆの出力部には、論理和回路３ｅの一方の入力部が接続されている。論理和回路３ｅの他方の入力部にはパワーオンリセットが入力されるように接続されている。また、その他の位相比較器３ａ、多数決回路３ｂ、多数決回数設定レジスタ３ｃ、および論理和回路３ｅの接続構成は、図２２と同様である。
【０１３１】
コード識別回路３ｆがヘッダコードを認識すると、認識信号を論理和回路３ｅに出力する。これによって、多数決回数設定レジスタ３ｃ、およびカウンタ３ｄがそれぞれリセットされ、該多数決回数設定レジスタ３ｃの多数決回数が最小に設定（初期設定）される。
【０１３２】
その後、カウンタ３ｄは、入力データのカウントを行い、任意のカウント数、または任意の時間が経過したら、多数決回数設定レジスタ３ｃの多数決回数を初期設定よりも大きく設定する。
【０１３３】
また、コード識別回路３ｆは、たとえば、ビット同期回路で同期した後にシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路に内蔵される場合もあるので、該シリアル／パラレル変換回路から出力される識別信号を利用するようにしてもよい。
【０１３４】
それにより、本実施の形態２においては、ビット同期回路の動作開始時におけるデータ同期時間を短縮するとともに、データとクロックφｎとの同期後におけるデータをより安定させることができる。
【０１３５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３６】
たとえば、前記実施の形態１，２では、ビット同期回路について記載したが、デジタルＰＬＬ回路、およびデジタルＤＬＬ回路に設けられる位相比較器に多数決機能を有するようにしてもよい。
【０１３７】
一般的に、デジタルＰＬＬ回路においては、位相比較した結果が位相比較周期で制御回路に出力され、該デジタルＰＬＬ回路の発振周波数を切り替える構成となっている。
【０１３８】
この場合、参照クロックのジッタが大きいと、デジタルＰＬＬ回路は、参照クロックのジッタに対して周波数、位相を合わせようするので出力クロックの変動が大きくなってしまう。
【０１３９】
図２４は、多数決機能を有したデジタルＰＬＬ回路３９のブロック図である。
【０１４０】
デジタルＰＬＬ回路３９は、位相比較回路４０、発振器制御回路４１、発振器４２、および分周回路４３から構成されている。
【０１４１】
位相比較回路４０の入力部には、分周回路４３から出力される帰還クロック、および外部入力される参照クロックがそれぞれ入力されており、該位相比較回路４０の出力部には発振器制御回路４１が接続されている。
【０１４２】
位相比較回路４０は、位相比較器４０ａ、および多数決回路４０ｂから構成されており、ＵＰ／ＤＮ／ＦＩＸ信号、および分周クロックを出力する。また、これら位相比較器４０ａ、多数決回路４０ｂの構成は前記実施の形態１，２に示した位相比較器３ａ、多数決回路３ｂと同じ構成であるので説明は省略する。
【０１４３】
発振器制御回路４１は、位相比較回路４０から出力されるＵＰ／ＤＮ／ＦＩＸ信号のいずれかに基づいて制御電圧を生成する。発振器制御回路４１には、発振器４２が接続されており、該発振器４２の出力部には分周回路４３が接続されている。
【０１４４】
発振器４２は、発振器制御回路４１から出力された制御電圧に基づいて発振周波数を変化させた出力クロックを出力する。分周回路４３は、発振器４２が生成した出力クロックを分周し、帰還クロック信号として出力する。
【０１４５】
それにより、多数決処理後の位相比較結果で発振器４２を制御することにより、参照クロックの本当のエッジ（ジッタの中心値）がずれた場合にのみ、発振器４２の周波数を切り替えることができるので、デジタルＰＬＬ回路３９の位相変動量を大幅に抑えることができる。
【０１４６】
また、一般的なＤＬＬ回路では、位相比較した結果を位相比較周期でディレイ制御回路に出力することにより、ディレイ回路の位相を切り替えている。この場合には、参照クロック、またはデータのジッタが大きいと、該ＤＬＬ回路から出力されるクロック、またはデータの位相変動が大きくなってしまう。
【０１４７】
図２５は、多数決機能を有したデジタルＤＬＬ回路４４のブロック図である。
【０１４８】
デジタルＤＬＬ回路４４は、位相比較回路４５、ディレイ制御回路４６、およびディレイ回路４７から構成されている。
【０１４９】
ディレイ回路４７には、被調整クロック（またはデータ）が入力されている。
位相比較回路４５の入力部には、ディレイ回路４７から出力される調整後クロック（またはデータ）、および外部入力される参照クロック（またはデータ）がそれぞれ入力されている。
【０１５０】
位相比較回路４５の出力部にはディレイ制御回路４６が接続されている。位相比較回路４５は、位相比較器４５ａ、および多数決回路４５ｂから構成されており、ＵＰ／ＤＮ／ＦＩＸ信号、および分周クロックを出力する。また、これら位相比較器４５ａ、多数決回路４５ｂの構成は前記実施の形態１，２に示した位相比較器３ａ、多数決回路３ｂと同じ構成であるので説明は省略する。
【０１５１】
ディレイ制御回路４６は、位相比較回路４５から出力されるＵＰ／ＤＮ／ＦＩＸ信号のいずれかに基づいて制御信号を生成する。ディレイ制御回路４６にはディレイ回路４７の制御端子が接続されており、ディレイ回路４７は、ディレイ制御回路４６から出力された制御信号に基づいてディレイ時間を調整する。
【０１５２】
それにより、多数決処理後の位相比較結果でディレイ回路４７を制御することにより、参照クロック（またはデータ）のエッジ（ジッタの中心値）がずれた場合のみ、ディレイ時間を切り替えることができるので、デジタルＤＬＬ回路４７から出力されるクロック（またはデータ）位相変動量を大幅に小さくすることができる。
【０１５３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１５４】
（１）入力データなどに含まれるジッタに過度に追従することを防止することができるので、ビット同期におけるエラー率を大幅に低減することができる。
【０１５５】
（２）また、入力クロックなどに含まれるジッタに過度に追従することを防止することができるので、ＰＬＬ回路やＤＬＬ回路などにおける位相変動量を大幅に低減することができる。
【０１５６】
（３）上記（１）、（２）により、半導体集積回路装置の信頼性、ならびに性能を向上することができ、該半導体集積回路装置を用いて電子システムを構成することにより、電子システムの高速動作、ならびに安定動作を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるビット同期回路のブロック図である。
【図２】図１のビット同期回路に設けられた位相比較回路のブロック図である。
【図３】多相クロックを利用した位相比較器の回路構成の一例を示す図である。
【図４】図３の位相比較器における信号タイミングチャートである。
【図５】多相クロックを使用しないで構成した多相クロックを利用した位相比較器の回路構成の他の例を示す図である。
【図６】図５の位相比較器における各部の信号タイミングチャートである。
【図７】図２の位相比較回路に設けられた多数決回路の回路図である。
【図８】図７の多数決回路に設けられたＵＰ０カウンタの回路図である。
【図９】図７の多数決回路に設けられたカウンタ等ディレイ回路の回路図である。
【図１０】図７の多数決回路に設けられた大小判定回路の回路図である。
【図１１】図２の位相比較回路における各部の信号タイミングを示すタイミングチャートである。
【図１２】図７の多数決回路における多数決判定周期の設定方法の説明図である。
【図１３】図７の多数決回路における他の構成例を示す回路図である。
【図１４】図７の多数決回路をアップダウンカウンタを用いて構成した際の一例を示すブロック図である。
【図１５】本発明の実施の形態１による高速光伝送システムの概略構成を示すブロック図である。
【図１６】図１５の高速光伝送システムに設けられた処理用ＬＳＩの説明図である。
【図１７】図１６の処理用ＬＳＩにおける受信データ処理の説明図である。
【図１８】図１５の処理用ＬＳＩに複数個のビット同期回路を搭載した際の構成例を示す回路図である。
【図１９】本発明の他の実施の形態によるビット同期回路に設けられた位相比較器の回路図である。
【図２０】本発明の実施の形態２によるビット同期回路に設けられた位相比較回路のブロック図である。
【図２１】図２０の位相比較回路に設けられた多数決回数設定レジスタの一例を示す回路図である。
【図２２】図２０の位相比較回路における他の構成例を示すブロック図である。
【図２３】図２２の位相比較回路における他の構成例を示すブロック図である。
【図２４】本発明の他の実施の形態によるデジタルＰＬＬ回路のブロック図である。
【図２５】本発明の他の実施の形態によるデジタルＤＬＬ回路のブロック図である。
【図２６】本発明者が検討したビット同期回路のブロック図である。
【図２７】図２６のビット同期回路におけるデータ取り込みエラーの説明図である。
【符号の説明】
１ ビット同期回路
２ フリップフロップ
３ 位相比較回路
３１ 位相比較回路
３ａ 位相比較器
３ａ１ 位相比較器
３ｂ 多数決回路
３ｂ１ 多数決回路
３ｃ 多数決回数設定レジスタ
３ｄ カウンタ
３ｅ 論理和回路
３ｆ コード識別回路
４ ポインタ
５ セレクタ
６，６ａ 多相出力ＰＬＬ
８〜１１ 遅延回路
１２〜１６ フリップフロップ
１２’〜１６’ フリップフロップ
１７，１８ 排他的論理和回路
１７’，１８’ 排他的論理和回路
１９ バッファ
２０〜２２ 論理積回路
２３ カウンタ等ディレイ回路
２３１ フリップフロップ
２３２ インバータ
２４ ＵＰ０カウンタ（第１のカウンタ）
２４１ ＵＰ０カウンタ（第１のカウンタ）
２４ａ フリップフロップ
２４ｂ 否定論理積回路
２４ｃ〜２４ｆ インバータ
２５ ＵＰ０カウンタデータ保持レジスタ（第１のデータ保持レジスタ）
２６ ＤＮ０カウンタ（第２のカウンタ）
２６１ ＤＮ０カウンタ（第２のカウンタ）
２７ ＤＮ０カウントデータ保持レジスタ（第２のデータ保持レジスタ）
２８ 大小判定回路
２８１ 否定的排他的論理和回路
２８２ インバータ
２８３ 否定的論理積回路
２８４ 論理積回路
２８５ 否定的論理和回路
２８６ 論理和回路
２９ 多数決回数制御回路
３０ アップダウンカウンタ
３１ 分周回路（分周制御回路）
３２ 処理用ＬＳＩ（半導体集積回路装置）
３２ａ 光モジュール
３２１ シリアル／パラレル変換回路
３２２ ＰＬＬ
３２３ パラレル／シリアル変換回路
３２４ Ｉ／Ｏ回路
３２５ 論理部
３３ 位相比較回路
３４〜３７ フリップフロップ
３８１ 〜３８ｎ フリップフロップ
３９ デジタルＰＬＬ回路
４０ 位相比較回路
４１ 発振器制御回路
４２ 発振器
４３ 分周回路
４４ デジタルＤＬＬ回路
４５ 位相比較回路
４６ ディレイ制御回路
４７ ディレイ回路
ＳＴＭ 高速光伝送システム
５０ ビット同期回路
５１ フリップフロップ
５２ 位相比較器
５３ ポインタ
５４ セレクタ
５５ 多相出力ＰＬＬ
Claims (12)
- 第１信号と第２信号との位相比較を行い、その位相差に応じて第１、または第２の制御電圧を出力する位相比較器と、
前記位相比較器から出力された第１、および第２の制御電圧を一定期間それぞれカウントし、第１の制御電圧が第２の制御電圧よりも多ければアップ信号を、第２の制御電圧が第１の制御電圧よりも多ければダウン信号を、第１の制御電圧と第２の制御電圧とのカウント数が同じであればフィックス信号を出力する多数決回路とを有した位相比較回路を備え、
前記多数決回路は、期間設定信号に基づいて、前記位相比較器から出力された第１、および第２の制御電圧をカウントする期間を可変とすることが可能であることを特徴とする半導体集積回路装置。 - 第１信号と第２信号との位相比較を行い、その位相差に応じて第１、または第２の制御電圧を出力する位相比較器と、
前記位相比較器から出力された第１、および第２の制御電圧を一定期間それぞれカウントし、第１の制御電圧が第２の制御電圧よりも多ければアップ信号を、第２の制御電圧が第１の制御電圧よりも多ければダウン信号を、第１の制御電圧と第２の制御電圧とのカウント数が同じであればフィックス信号を出力する多数決回路と、
多数決回数設定信号に基づいて多数決回数設定データを格納する多数決回数設定レジスタとを有した位相比較回路を備え、
前記多数決回路は、前記多数決回数設定レジスタに保持された多数決回数設定データに基づいて、前記位相比較器から出力された第１、および第２の制御電圧のカウント数が設定されることを特徴とする半導体集積回路装置。 - 入力データとクロックとの位相比較を行い、その位相差に応じて第１、または第２の制御電圧を出力する位相比較器と、
前記位相比較器から出力された第１、および第２の制御電圧を一定期間それぞれカウントし、第１の制御電圧が第２の制御電圧よりも多ければアップ信号を、第２の制御電圧が第１の制御電圧よりも多ければダウン信号を、第１の制御電圧と第２の制御電圧とのカウント数が同じであればフィックス信号を出力する多数決回路とを有した位相比較回路を備えたことを特徴とする半導体集積回路装置。 - 請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記多数決回路は、
第１の制御電圧をカウントする第１のカウンタと、
第２の制御電圧をカウントする第２のカウンタと、
前記第１のカウンタから取り込んだカウントデータを保持する第１のデータ保持レジスタと、
前記第２のカウンタから取り込んだカウントデータを保持する第２のデータ保持レジスタと、
前記第１のデータ保持レジスタに保持されたカウントデータと前記第２のデータ保持レジスタに保持されたカウントデータとを比較し、いずれのデータが大きいかを判定し、前記第１の保持レジスタのカウントデータが多ければアップ信号を、前記第２の保持レジスタのカウントデータが多ければダウン信号を、前記第１の保持レジスタと前記第２の保持レジスタとのカウントデータが同じであればフィックス信号を出力する大小判定回路とを備えたことを特徴とする半導体集積回路装置。 - 請求項４記載の半導体集積回路装置において、
前記第１、および第２のカウンタは、非同期式カウンタよりなり、
前記第１、および第２のカウンタと遅延時間が等しいクロックを生成するカウンタ等ディレイ回路を備え、
前記第１、および第２のカウンタのカウントデータを取り込む際に、前記カウンタ等ディレイ回路が生成したクロックを用いることを特徴とする半導体集積回路装置。 - 請求項１〜５のいずれか１項に記載の半導体集積回路装置において、前記位相比較回路を用いて構成されたビット同期回路を備えたことを特徴とする半導体集積回路装置。
- 請求項６記載の半導体集積回路装置において、
リセット信号が入力された際には前記多数決回数設定レジスタをリセットして初期値の多数決回数を設定し、リセット解除後に入力データをカウントし、任意のカウント数になると前記多数決回数設定レジスタに前記初期値の多数決回数よりも多い回数の多数決回数を設定するカウンタを備えたことを特徴とする半導体集積回路装置。 - 請求項７記載の半導体集積回路装置において、
入力データに付加されたヘッダコードを認識し、認識信号を出力するコード識別回路を備え、
前記カウンタは、前記コード識別回路から出力される認識信号、またはリセット信号が入力された際に前記多数決回数設定レジスタをリセットして初期値の多数決回数を設定し、リセット解除後に入力データをカウントし、任意のカウント数になると前記多数決回数設定レジスタに前記初期値の多数決回数よりも多い回数の多数決回数を設定することを特徴とする半導体集積回路装置。 - 請求項１〜８のいずれか１項に記載の半導体集積回路装置において、
前記第１、および第２のカウンタを２以上それぞれ設け、第１、ならびに第２の制御電圧を交互にカウントすることを特徴とする半導体集積回路装置。 - 請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記多数決回路は、
第１の制御電圧が入力された際にはアップ側にシフトし、第２の制御信号が入力された際にはダウン側にシフトするアップダウンカウンタと、
多数決回路設定信号によって設定された多数決回数での前記アップダウンカウンタのポインタ位置を判定し、アップ側であればアップ信号、ダウン側であればダウン信号、中央にあればフィックス信号を出力する分周制御回路とを備えたことを特徴とする半導体集積回路装置。 - 請求項１〜３のいずれか１項に記載の半導体集積回路装置において、前記位相比較回路を用いて構成されたＰＬＬ回路を備え、前記位相比較回路には、出力クロックを分周した帰還クロックと参照クロックとが入力されることを特徴とする半導体集積回路装置。
- 請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記位相比較回路を用いて構成されたＤＬＬ回路を備え
前記位相比較回路には、調整用クロックを遅延させて出力クロックを生成するディレイ回路から出力された出力クロックと参照クロックとが入力されることを特徴とする半導体集積回路装置。
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