KR20170045057A - 클록 제어 장치 - Google Patents

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Abstract

본 발명은 클록 제어 장치에 관한 것으로, 라이징 또는 폴링 에지 트리거를 변경할 수 있도록 하는 기술이다. 이러한 본 발명은 지연 클록에 대응하여 데이터를 래치하는 플립플롭 및 클록을 지연하여 지연 클록을 출력하고, 클록이 데이터보다 먼저 입력되는 경우 클록의 폴링엣지에 데이터가 트리거되도록 제어하는 클록 제어부를 포함한다.

Description

클록 제어 장치{Clock control device}
본 발명은 클록 제어 장치에 관한 것으로, 라이징 또는 폴링 에지 트리거를 변경할 수 있도록 하는 기술이다.
일반적으로 마이크로 프로세서(micro processor) 등의 디지털(digital) 고밀도 집적회로(Large Scale Integrated circuit; 이하, LSI라 함)는 고집적화되어가고 있다. 그리고, 그 내부를 구성하는 대부분의 회로는 플립플롭(flip-flop)과, 플립플롭 간에 데이터를 논리 조합하는 논리 게이트를 포함한 동기형의 순차회로로 이루어진다.
위의 순차회로에는 에지 트리거(edge trigger)형의 플립플롭이 사용되고 있다. 에지 트리거형 플립플롭은 보통 클록의 라이징 에지(rising edge)에 동작하여 출력을 갱신하는 구조이다.
한편, 디램(DRAM; Dynamic Random Access Memory)과 같은 반도체 메모리 장치는 데이터를 저장하기 위한 다수의 메모리 셀을 포함하는 메모리 어레이로 구성된다.
특히, 디램 중에서도 동기식 디램(Synchronous DRAM)은 외부에서 인가되는 외부 클럭 신호에 동기되어 데이터의 리드(read)/라이트(write) 동작을 수행한다. 이에 따라, 동기식 디램은 클록의 에지(Edge)에 데이터를 동기시켜 리드, 라이트 동작을 수행함으로써 고속의 데이터 전송이 이루어진다.
여기서, 클록의 전압이 올라가는 부분에서 동작하는 것을 라이징 엣지(Rising edge)에서 동작한다고 하고, 클록의 전압이 내려가는 부분에서 동작하는 것을 폴링 엣지(Falling edge)에서 동작한다고 한다.
하지만, 종래의 클록 제어 장치에서 클록의 지연 조절은 쉽게 이루어지지 않는다. 그리고, 클록의 스큐를 최소화시키기 위해 지연 조절을 수행하는 경우 지연 조절을 위한 버퍼를 이용하여 데이터와 입력되는 클록을 동기화시키기 위해서 많은 시행 착오를 통해 지연 조절이 가능하다. 이로 인해, 많은 시간이 소요됨으로써 제품 생산성을 저하시키는 요인으로 작용할 수 있다.
본 발명은 클록 제어 장치에 관한 것으로 라이징 또는 폴링 에지 트리거를 변경하도록 하여 데이터의 트리거 타이밍을 명확히 제어할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 클록 제어 장치는, 지연 클록에 대응하여 데이터를 래치하는 플립플롭; 및 클록을 지연하여 지연 클록을 출력하고, 클록이 데이터보다 먼저 입력되는 경우 클록의 폴링엣지에 데이터가 트리거되도록 제어하는 클록 제어부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 클록 제어 장치는, 지연 클록에 대응하여 데이터를 래치하는 플립플롭; 및 클록을 지연하여 지연 클록을 출력하고, 테스트신호에 대응하여 클록의 라이징 엣지에 데이터가 트리거되도록 하거나 클록의 폴링 엣지에 데이터가 트리거되도록 제어하는 클록 제어부를 포함하는 것을 특징으로 한다.
본 발명은 클록 제어 장치에 관한 것으로 데이터의 트리거 타이밍을 명확히 제어하여 클록 및 데이터의 스큐(Skew)를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1 내지 도 3은 클록 및 데이터의 스큐 현상을 설명하기 위한 도면.
도 4는 본 발명의 실시예에 따른 클록 제어 장치의 구성도.
도 5는 도 4의 클록 제어부에 관한 일 실시예.
도 6은 도 4의 클록 제어부에 관한 다른 실시예.
도 7은 본 발명의 다른 실시예에 따른 클록 제어 장치의 구성도.
도 8은 도 7의 클록 제어부에 관한 일 실시예.
도 9는 도 7의 클록 제어부에 관한 다른 실시예.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1 내지 도 3은 클록 및 데이터의 스큐 현상을 설명하기 위한 도면이다.
데이터 DATA를 클록 CLK의 에지(Edge)에서 트리거(Trigger) 하는 경우가 있다. 그런데, 레이아웃 상에서 라인의 길이가 길어지거나, 회로에서 클록 CLK과 데이터 DATA의 스큐(Skew)가 발생 될 수 있다. 그러면, 데이터 DATA가 클록 CLK의 에지에 명확히 트리거 되지 않는 경우가 발생하게 된다.
이러한 트리거 타이밍을 명확히 맞추기 위해 기존의 클록 제어 장치는 회로에서 인버터를 추가하거나 제거하거나 레이아웃을 변경하였다. 그러나, 이러한 방법은 레이아웃을 변경하는 과정이 포함되어 있어서 효율적이지 못하다. 그리고, 칩에서 문제가 발생하는 회로 부분마다 데이터 DATA와 클록 CLK의 타이밍이 서로 다르므로 일괄적으로 클록 CLK의 타이밍을 바꿀 수가 없다.
도 1, 2는 클록 CLK의 라이징 에지에 데이터를 트리거 하기 위한 로직 회로에서 클록 CLK과 데이터 DATA의 스큐(Skew)가 발생하게 되는 경우를 설명하기 위한 도면이다.
정상적인 경우 도 1에서와 같이 데이터 DATA가 먼저 입력된 이후에 클록 CLK이 입력되어 클록 CLK의 라이징 에지에서 데이터를 트리거하게 된다. 하지만, 도 2에서와 같이 클록 CLK이 빨라져서 클록 CLK이 데이터 DATA 보다 먼저 입력되는 경우가 발생 될 수 있다.
이러한 경우 클록 CLK의 라이징 에지에서 원하지 않는 데이터를 트리거 하게 된다. 이에 따라, 로직 회로의 신호 라인의 경로를 바꾸거나 딜레이(Delay)를 추가하여 스큐를 해결할 수밖에 없다.
하지만, 로직 회로의 레이아웃까지 마친 상황에서 위와 같이 스큐(Skew)가 발생한다면 레이아웃을 수정해야 하는 번거로움이 있고 로직의 구현시간이 길어지게 된다.
이에 따라, 본 발명의 실시예에서는 도 3과 같은 방식으로 클록 CLK의 스큐를 해결할 수 있도록 한다.
즉, 본 발명의 실시예는 도 3에서와 같이 클록 CLK이 빨라져서 클록 CLK이 데이터 DATA 보다 먼저 입력되는 경우, 클록 CLK의 폴링 엣지에 동기하여 데이터 DATA를 트리거하게 된다. 이에 따라, 본 발명의 실시예는 레이아웃이 완료된 이후에도 클록의 트리거 방식을 전환하도록 하여 원하는 데이터를 트리거 할 수 있도록 한다.
도 4는 본 발명의 실시예에 따른 클록 제어 장치의 구성도이다.
본 발명의 실시예는 플립플롭(100)과 클록 제어부(200)를 포함한다.
여기서, 플립플롭(100)은 지연 클록 CLKD, CLKBD에 동기하여 데이터 DATA를 플립플롭시킨다. 이러한 플립플롭(100)은 인버터 IV1, IV4와 래치 L1, L2를 포함한다.
인버터 IV1는 지연 클록 CLKD, CLKBD에 동기하여 데이터 DATA를 반전 구동한다. 여기서, 지연 클록 CLKD은 지연 클록 CLKBD과 위상이 반대인 신호이다. 즉, 인버터 IV1는 지연 클록 CLKD이 로우 레벨이고 지연 클록 CLKD, CLKBD이 하이 레벨인 경우 데이터 DATA를 래치 L1에 출력한다.
그리고, 래치 L1는 인버터 IV1의 출력을 래치한다. 이러한 래치 L1는 입출력이 서로 연결된 인버터 IV2, IV3를 포함한다.
그리고, 인버터 IV4는 지연 클록 CLKBD, CLKD에 동기하여 데이터 DATA를 반전 구동한다. 여기서, 인버터 IV4는 인버터 IV1과 상보적으로 동작한다. 즉, 인버터 IV4는 지연 클록 CLKD이 하이 레벨이고 지연 클록 CLKD, CLKBD이 로우 레벨인 경우 데이터 DATA를 래치 L2에 출력한다.
그리고, 래치 L2는 인버터 IV4의 출력을 래치한다. 이러한 래치 L2는 입출력이 서로 연결된 인버터 IV5, IV6를 포함한다.
또한, 클록 제어부(200)는 클록 CLK, CLKB을 일정시간 지연하고 옵션을 통해 지연 클록 CLKD, CLKBD의 위상을 변경하여 플립플롭(100)에 출력한다. 여기서, 지연 클록 CLKD, CLKBD은 클록 CLK, CLKB을 일정시간 지연한 클록이다.
즉, 본 발명의 실시예에서는 회로 로직의 레이아웃이 완료된 이후에도 클록 제어부(200)가 옵션을 통해 지연 클록 CLKD, CLKBD의 위상을 전환하여 클록 CLK, CLKB의 트리거 타이밍을 제어한다.
예를 들어, 지연 클록 CLKD가 로우 레벨인 경우 인버터 IV1를 통해 인가된 데이터 DATA를 래치 L1에서 래치한다. 반대로, 지연 클록 CLKD가 하이 레벨인 경우 인버터 IV4를 통해 인가된 데이터 DATA를 래치 L2에서 래치한다.
본 발명의 실시예는 플립플롭(100)에 입력되는 클록 CLK이 데이터 DATA 보다 빠른 경우 클록 CLK의 폴링 엣지에서 데이터 DATA가 트리거 되도록 한다. 즉, 데이터 DATA가 클록 CLK의 라이징 엣지에 동기되지 않는 경우 데이터 DATA를 클록 CLKD, CLKBD의 폴링 엣지에 동기하도록 트리거함으로써 원하는 데이터를 리드할 수 있도록 한다.
이러한 본 발명의 실시예는 클록 CLK을 트리거하는 방식을 옵션이 단락을 통해 클록 CLK의 라이징 엣지에서 폴링 에지로 변경이 가능하도록 한다.
도 5는 도 4의 클록 제어부(200)에 관한 일 실시예이다.
클록 제어부(200)는 옵션부(210)와 옵션부(220)를 포함한다.
여기서, 옵션부(210)는 클록 CLK의 위상을 반전하여 지연 클록 CLKD을 출력하거나 클록 CLK의 위상을 바이패스하여 그대로 지연 클록 CLKD으로 출력한다.
이러한 옵션부(210)는 인버터 IV7와 옵션 OPT1, OPT2을 포함한다. 인버터 IV7은 클록 CLK을 반전 구동하여 옵션 OPT1에 출력한다. 그리고, 옵션 OPT1이 연결되는 경우 인버터 IV7의 출력을 지연 클록 CLKD으로 출력한다. 또한, 옵션 OPT2이 단락되는 경우 클록 CLK의 입력 경로 라인을 차단하게 된다.
예를 들어, 클록 CLK의 폴링 엣지에 데이터 DADA를 트리거 하고자 하는 경우를 가정한다. 그러면, 옵션 OPT1을 연결시키고 옵션 OPT2의 연결 라인을 차단하게 된다. 이러한 경우 클록 CLKD의 위상이 인버터 IV7에 의해 반전되어 플립플롭(100)에서 폴링 엣지에 동기하여 데이터 DATA를 트리거하게 된다.
그리고, 옵션부(220)는 클록 CLKB의 위상을 반전하여 지연 클록 CLKBD을 출력하거나 클록 CLKB의 위상을 바이패스하여 그대로 지연 클록 CLKD으로 출력한다.
이러한 옵션부(220)는 인버터 IV8와 옵션 OPT3, OPT4을 포함한다. 인버터 IV8은 클록 CLKB을 반전 구동하여 옵션 OPT3에 출력한다. 그리고, 옵션 OPT3이 연결되는 경우 인버터 IV8의 출력을 지연 클록 CLKBD으로 출력한다. 또한, 옵션 OPT4이 단락되는 경우 클록 CLKB의 입력 경로 라인을 차단하게 된다.
예를 들어, 클록 CLKB의 폴링 엣지에 데이터 DADA를 트리거 하고자 하는 경우를 가정한다. 그러면, 옵션 OPT3을 연결시키고 옵션 OPT4의 연결 라인을 차단하게 된다. 이러한 경우 클록 CLKBD의 위상이 인버터 IV8에 의해 반전되어 플립플롭(100)에서 폴링 엣지에 동기하여 데이터 DATA를 트리거하게 된다.
이와 같이, 옵션 OPT1, OPT3과 옵션 OPT2, OPT4는 서로 상보적으로 동작한다. 옵션 OPT1, OPT3이 연결되는 경우 클록 CLK, CLKB의 위상을 반전한 지연 클록 CLKD, CLKBD에 의해 플립플롭(100)이 동작한다. 이에 따라, 플립플롭(100)은 클록 CLK의 폴링 엣지에 동기하여 데이터 DATA를 트리거한다.
반면에, 옵션 OPT2, OPT4이 연결된 상태에서는 클록 CLK, CLKB을 그대로 바이패스 한 지연 클록 CLKD, CLKBD에 의해 플립플롭(100)이 동작한다. 이에 따라, 플립플롭(100)은 클록 CLK의 라이징 엣지에 동기하여 데이터 DATA를 트리거한다.
본 발명의 실시예는 옵션부(210, 220)의 연결 상태를 통해 클록 CLK의 트리거 방식을 라이징 트리거 방식에서 폴링 트리거 방식으로 전환하여 원하는 데이터를 트리거할 수 있도록 한다.
도 6은 도 4의 클록 제어부(200)에 관한 다른 실시예이다. 도 6에 도시된 클록 제어부(200)는 도면부호 200_1로 표시하기로 한다.
클록 제어부(200_1)는 옵션부(240)와 인버터 IV10를 포함한다. 여기서, 옵션부(240)는 인버터 IV9와 옵션 OPT5, OPT6을 포함한다. 인버터 IV9는 클록 CLK을 반전 구동하여 옵션 OPT5에 출력한다.
그리고, 옵션 OPT5이 연결된 상태에서는 인버터 IV9의 출력을 지연 클록 CLKD으로 출력한다. 또한, 옵션 OPT6이 연결된 상태에서는 클록 CLK을 그대로 지연 클록 CLKD으로 출력한다.
예를 들어, 클록 CLK, CLKB을 폴링 엣지에서 데이터 DATA를 트리거하는 경우를 가정한다. 그러면, 옵션 OPT5이 연결되고 옵션 OPT6의 연결 상태가 차단된다. 그리고, 인버터 IV10는 지연 클록 CLKD을 반전 구동하여 지연 클록 CLKBD을 출력한다.
이와 같이, 옵션 OPT5이 연결 상태가 되면, 클록 CLK의 위상을 반전한 지연 클록 CLKD이 출력된다. 그리고, 지연클록 CLKD의 위상을 반전한 지연클록 CLKBD에 의해 플립플롭(100)이 동작한다. 이에 따라, 플립플롭(100)은 클록 CLK의 폴링 엣지에 동기하여 데이터 DATA를 트리거한다.
반면에, 옵션 OPT6이 연결 상태가 되면, 클록 CLK의 위상을 그대로 바이패스 한 지연 클록 CLKD이 출력된다. 그리고, 지연클록 CLKD의 위상을 반전한 지연클록 CLKBD에 의해 플립플롭(100)이 동작한다. 이에 따라, 플립플롭(100)은 클록 CLK의 라이징 엣지에 동기하여 데이터 DATA를 트리거한다.
본 발명의 실시예는 옵션부(240)의 연결 상태를 통해 클록 CLK의 트리거 방식을 라이징 트리거 방식에서 폴링 트리거 방식으로 전환하여 원하는 데이터를 트리거할 수 있도록 한다.
도 7은 본 발명의 다른 실시예에 따른 클록 제어 장치의 구성도이다.
본 발명의 다른 실시예는 플립플롭(100)과 클록 제어부(300)를 포함한다. 도 7에서 플립플롭(100)의 구성 및 동작을 도 4와 동일하므로 도 7의 실시예에서는 클록 제어부(300)의 구성 및 동작만을 설명하기로 한다.
클록 제어부(300)는 클록 CLK, CLKB을 일정시간 지연하고 테스트신호 TM에 대응하여 지연 클록 CLKD, CLKBD의 위상을 그대로 출력하거나 변경하여 플립플롭(100)에 출력한다. 여기서, 지연 클록 CLKD, CLKBD은 클록 CLK, CLKB을 일정시간 지연한 클록이다.
즉, 본 발명의 다른 실시예에서는 회로 로직의 레이아웃이 완료된 이후에도 클록 제어부(300)가 테스트신호 TM를 통해 지연 클록 CLKD, CLKBD의 위상을 그대로 출력하거나 전환하여 클록 CLK, CLKB의 트리거 타이밍을 제어한다.
예를 들어, 지연 클록 CLKD가 로우 레벨인 경우 인버터 IV1를 통해 인가된 데이터 DATA를 래치 L1에서 래치한다. 반대로, 지연 클록 CLKD가 하이 레벨인 경우 인버터 IV4를 통해 인가된 데이터 DATA를 래치 L2에서 래치한다.
본 발명의 실시예는 플립플롭(100)에 입력되는 클록 CLK이 데이터 DATA 보다 빠른 경우 클록 CLK의 폴링 엣지에서 데이터 DATA가 트리거 되도록 한다. 즉, 데이터 DATA가 클록 CLK의 라이징 엣지에 동기되지 않는 경우 데이터 DATA를 클록 CLKD, CLKBD의 폴링 엣지에 동기하도록 트리거함으로써 원하는 데이터를 리드할 수 있도록 한다.
또한, 데이터 DATA가 클록 CLK의 라이징 엣지에 동기되는 경우 데이터 DATA를 그대로 클록 CLKD, CLKBD의 라이징 엣지에 동기하도록 트리거할 수 있다.
이러한 본 발명의 실시예는 클록 CLK을 트리거하는 방식을 테스트신호 TM를 통해 클록 CLK의 라이징 엣지로 변경하거나 폴링 에지로 변경할 수 있다.
도 8은 도 7의 클록 제어부(300)에 관한 일 실시예이다.
클록 제어부(300)는 트리거 제어부(310, 320)와 제어신호 생성부(330)를 포함한다.
트리거 제어부(310)는 제어신호 CON, CONB에 대응하여 클록 CLK의 위상을 제어하여 지연 클록 CLKD을 출력한다. 여기서, 제어신호 CONB는 제어신호 CON의 반전신호이다.
이러한 트리거 제어부(310)는 인버터 IV11와 전송게이트 T1, T2를 포함한다. 전송게이트 T1와 전송게이트 T2는 서로 상보적으로 동작한다.
인버터 IV11은 클록 CLK을 반전 구동하여 전송게이트 T1에 출력한다. 그리고, 전송게이트 T1는 제어신호 CON, CONB에 의해 스위칭 동작하여 인버터 IV11의 출력을 지연 클록 CLKD으로 출력한다. 전송게이트 T1는 NMOS 게이트를 통해 제어신호 CON가 인가되고, PMOS 게이트를 통해 제어신호 CONB가 인가된다.
이에 따라, 제어신호 CON가 하이 레벨인 경우 전송게이트 T1가 턴 온 되고, 제어신호 CON가 로우 레벨인 경우 전송게이트 T1가 턴 오프 된다.
또한, 전송게이트 T2는 제어신호 CON, CONB에 의해 스위칭 동작하여 클록 CLK을 그대로 지연 클록 CLKD으로 출력한다. 전송게이트 T2는 NMOS 게이트를 통해 제어신호 CONB가 인가되고, PMOS 게이트를 통해 제어신호 CON가 인가된다.
이에 따라, 제어신호 CON가 로우 레벨인 경우 전송게이트 T2가 턴 온 되고, 제어신호 CON가 하이 레벨인 경우 전송게이트 T1가 턴 오프 된다.
예를 들어, 제어신호 CON가 하이 레벨이 되고 제어신호 CONB가 로우 레벨이 되면 전송게이트 T1이 턴 온 되고 전송게이트 T2는 턴 오프 된다. 반대로, 제어신호 CON가 로우 레벨이 되고 제어신호 CONB가 하이 레벨이 되면 전송게이트 T2가 턴 온 되고 전송게이트 T1는 턴 오프 된다.
그리고, 트리거 제어부(320)는 제어신호 CON, CONB에 대응하여 클록 CLKB의 위상을 제어하여 지연 클록 CLKBD을 출력한다.
이러한 트리거 제어부(320)는 인버터 IV12와 전송게이트 T3, T4을 포함한다. 전송게이트 T3와 전송게이트 T4는 서로 상보적으로 동작한다.
인버터 IV12은 클록 CLKB을 반전 구동하여 전송게이트 T3에 출력한다. 그리고, 전송게이트 T3은 제어신호 CON, CONB에 의해 스위칭 동작하여 인버터 IV12의 출력을 지연 클록 CLKBD으로 출력한다. 전송게이트 T3는 NMOS 게이트를 통해 제어신호 CON가 인가되고, PMOS 게이트를 통해 제어신호 CONB가 인가된다.
이에 따라, 제어신호 CON가 하이 레벨인 경우 전송게이트 T3가 턴 온 되고, 제어신호 CON가 로우 레벨인 경우 전송게이트 T3가 턴 오프 된다.
또한, 전송게이트 T4는 제어신호 CON, CONB에 의해 스위칭 동작하여 클록 CLKB을 그대로 지연 클록 CLKBD으로 출력한다. 전송게이트 T4는 NMOS 게이트를 통해 제어신호 CONB가 인가되고, PMOS 게이트를 통해 제어신호 CON가 인가된다.
이에 따라, 제어신호 CON가 로우 레벨인 경우 전송게이트 T4가 턴 온 되고, 제어신호 CON가 하이 레벨인 경우 전송게이트 T4가 턴 오프 된다.
예를 들어, 제어신호 CON가 하이 레벨이 되고 제어신호 CONB가 로우 레벨이 되면 전송게이트 T3이 턴 온 되고 전송게이트 T4는 턴 오프 된다. 반대로, 제어신호 CON가 로우 레벨이 되고 제어신호 CONB가 하이 레벨이 되면 전송게이트 T4는 턴 온 되고 전송게이트 T4는 턴 오프 된다.
또한, 제어신호 생성부(330)는 클록 CLK, CLKB과 테스트신호 TM에 대응하여 전송게이트 T1~T4의 동작을 제어하기 위한 제어신호 CON, CONB를 출력한다.
이와 같이, 제어신호 CON가 하이 레벨이고 제어신호 CONB가 로우 레벨인 경우 전송게이트 T1, T3이 턴 온 된다. 그러면, 클록 CLK, CLKB의 위상을 반전한 지연 클록 CLKD, CLKBD에 의해 플립플롭(100)이 동작한다. 이에 따라, 플립플롭(100)은 클록 CLK의 폴링 엣지에 동기하여 데이터 DATA를 트리거한다.
반면에, 제어신호 CON가 로우 레벨이고 제어신호 CONB가 하이 레벨인 경우 전송게이트 T2, T4가 턴 온 된다. 그러면, 클록 CLK, CLKB의 위상을 그대로 바이패스 한 지연 클록 CLKD, CLKBD에 의해 플립플롭(100)이 동작한다. 이에 따라, 플립플롭(100)은 클록 CLK의 라이징 엣지에 동기하여 데이터 DATA를 트리거한다.
본 발명의 실시예는 트리거 제어부(310, 320)의 스위칭 상태를 통해 클록 CLK의 트리거 방식을 라이징 트리거 또는 폴링 트리거 방식으로 전환하여 원하는 데이터를 트리거할 수 있도록 한다.
도 9는 도 7의 클록 제어부(200)에 관한 다른 실시예이다. 도 9에 도시된 클록 제어부(300)는 도면부호 300_1로 표시하기로 한다. 그리고, 도 9에서 제어신호 CON, CONB를 생성하는 제어신호 생성부(330)는 도 8에 도시된 바와 같다.
클록 제어부(300_1)는 트리거 제어부(340)와 인버터 IV14를 포함한다. 여기서, 트리거 제어부(340)는 인버터 IV13와 전송게이트 T5, T6을 포함한다. 전송게이트 T5와 전송게이트 T6은 서로 상보적으로 동작한다.
인버터 IV13는 클록 CLK을 반전 구동하여 전송게이트 T5에 출력한다.
그리고, 전송게이트 T5은 제어신호 CON, CONB에 의해 스위칭 동작하여 인버터 IV13의 출력을 지연 클록 CLKD으로 출력한다. 여기서, 전송게이트 T5는 NMOS 게이트를 통해 제어신호 CON가 인가되고 PMOS 게이트를 통해 제어신호 CONB가 인가된다.
또한, 전송게이트 T6은 제어신호 CON, CONB에 의해 스위칭 동작하여 클록 CLK을 그대로 지연 클록 CLKD으로 출력한다. 여기서, 전송게이트 T6는 NMOS 게이트를 통해 제어신호 CONB가 인가되고 PMOS 게이트를 통해 제어신호 CON가 인가된다.
예를 들어, 제어신호 CON가 하이 레벨이고 제어신호 CONB가 로우 레벨인 경우 전송게이트 T5가 턴 온 되고 전송게이트 T6는 턴 오프 된다. 반대로, 제어신호 CON가 로우 레벨이고 제어신호 CONB가 하이 레벨인 경우 전송게이트 T6이 턴 온 되고 전송게이트 T5는 턴 오프 된다.
그리고, 인버터 IV14는 지연 클록 CLKD을 반전 구동하여 지연 클록 CLKBD을 출력한다.
이와 같이, 제어신호 CON가 하이 레벨이 되고 제어신호 CONB가 로우 레벨이 되면 전송게이트 T5가 턴 온 된다. 그러면, 클록 CLK의 위상을 반전한 지연 클록 CLKD이 출력된다. 그리고, 지연클록 CLKBD의 위상을 반전한 지연클록 CLKBD에 의해 플립플롭(100)이 동작한다. 이에 따라, 플립플롭(100)은 클록 CLK의 폴링 엣지에 동기하여 데이터 DATA를 트리거한다.
반면에, 제어신호 CON가 로우 레벨이 되고 제어신호 CONB가 하이 레벨이 되면 전송게이트 T6가 턴 온 된다. 그러면, 클록 CLK의 위상을 그대로 바이패스 한 지연 클록 CLKD이 출력된다. 그리고, 지연클록 CLKD의 위상을 반전한 지연클록 CLKBD에 의해 플립플롭(100)이 동작한다. 이에 따라, 플립플롭(100)은 클록 CLK의 라이징 엣지에 동기하여 데이터 DATA를 트리거한다.
본 발명의 실시예는 트리거 제어부(340)의 스위칭 상태를 통해 클록 CLK의 트리거 방식을 라이징 트리거 또는 폴링 트리거 방식으로 전환하여 원하는 데이터를 트리거할 수 있도록 한다.
이상에서와 같이 본 발명의 실시예는 데이터 DATA와 클록 CLK 간의 스큐(Skew)가 발생하더라도, 플립플롭(100)이 클록 CLK의 폴링 엣지에 데이터 DATA를 트리거하도록 제어하게 된다. 이러한 경우 회로의 설계시 타이밍 마진을 확보할 수 있게 되고 칩의 레이아웃이 완료된 이후에도 클록 CLK의 스큐를 줄일 수 있도록 한다.
본 발명의 실시예가 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 실시예에 따른 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 지연 클록에 대응하여 데이터를 래치하는 플립플롭; 및
    클록을 지연하여 상기 지연 클록을 출력하고, 상기 클록이 상기 데이터보다 먼저 입력되는 경우 상기 클록의 폴링엣지에 상기 데이터가 트리거되도록 제어하는 클록 제어부를 포함하는 것을 특징으로 하는 클록 제어 장치.
  2. 제 1항에 있어서, 상기 플립플롭은
    상기 지연 클록이 로우 레벨인 경우 상기 데이터를 반전하는 제 1인버터;
    상기 제 1인버터의 출력을 래치하는 제 1래치;
    상기 지연 클록이 하이 레벨인 경우 상기 제 1래치의 출력을 반전하는 제 2인버터; 및
    상기 제 2인버터의 출력을 래치하는 제 2래치를 포함하는 것을 특징으로 하는 클록 제어 장치.
  3. 제 1항에 있어서, 상기 클록 제어부는
    제 1클록의 위상을 반전하여 제 1지연클록을 출력하는 제 1옵션부를 포함하는 것을 특징으로 하는 클록 제어 장치.
  4. 제 3항에 있어서, 상기 클록 제어부는
    제 2클록의 위상을 반전하여 제 2지연클록을 출력하는 제 2옵션부를 더 포함하는 것을 특징으로 하는 클록 제어 장치.
  5. 제 4항에 있어서, 상기 제 2클록은 상기 제 1클록의 반전 신호인 것을 특징으로 하는 클록 제어 장치.
  6. 제 4항에 있어서, 상기 제 2지연클록은 상기 제 1지연클록의 반전 신호인 것을 특징으로 하는 클록 제어 장치.
  7. 제 4항에 있어서, 상기 제 2옵션부는
    상기 제 2클록을 반전하는 제 3인버터;
    상기 제 3인버터와 상기 제 2지연클록을 연결하는 제 1옵션; 및
    상기 제 2클록과 상기 제 2지연클록을 연결하는 제 2옵션을 포함하는 것을 특징으로 하는 클록 제어 장치.
  8. 제 3항에 있어서, 상기 제 1옵션부는
    상기 제 1클록을 반전하는 제 4인버터;
    상기 제 4인버터와 상기 제 1지연클록을 연결하는 제 3옵션; 및
    상기 제 1클록과 상기 제 1지연클록을 연결하는 제 4옵션을 포함하는 것을 특징으로 하는 클록 제어 장치.
  9. 제 1항에 있어서, 상기 클록 제어부는
    상기 클록의 위상을 반전하여 제 3지연클록을 출력하는 제 3옵션부; 및
    상기 제 3지연클록의 위상을 반전하여 제 4지연클록을 출력하는 제 5인버터를 포함하는 것을 특징으로 하는 클록 제어 장치.
  10. 제 9항에 있어서, 상기 제 3옵션부는
    상기 클록을 반전하는 제 6인버터;
    상기 제 6인버터와 상기 제 3지연클록을 연결하는 제 5옵션; 및
    상기 클록과 상기 제 3지연클록을 연결하는 제 6옵션을 포함하는 것을 특징으로 하는 클록 제어 장치.
  11. 지연 클록에 대응하여 데이터를 래치하는 플립플롭; 및
    클록을 지연하여 상기 지연 클록을 출력하고, 테스트신호에 대응하여 상기 클록의 라이징 엣지에 상기 데이터가 트리거되도록 하거나 상기 클록의 폴링 엣지에 상기 데이터가 트리거되도록 제어하는 클록 제어부를 포함하는 것을 특징으로 하는 클록 제어 장치.
  12. 제 11항에 있어서, 상기 플립플롭은
    상기 지연 클록이 로우 레벨인 경우 상기 데이터를 반전하는 제 1인버터;
    상기 제 1인버터의 출력을 래치하는 제 1래치;
    상기 지연 클록이 하이 레벨인 경우 상기 제 1래치의 출력을 반전하는 제 2인버터; 및
    상기 제 2인버터의 출력을 래치하는 제 2래치를 포함하는 것을 특징으로 하는 클록 제어 장치.
  13. 제 11항에 있어서, 상기 클록 제어부는
    제어신호에 대응하여 제 1클록의 위상을 제어하여 제 1지연클록을 출력하는 제 1트리거 제어부;
    상기 제어신호에 대응하여 제 2클록의 위상을 제어하여 제 2지연클록을 출력하는 제 2트리거 제어부; 및
    상기 테스트신호에 대응하여 상기 제어신호를 생성하는 제어신호 생성부를 포함하는 것을 특징으로 하는 클록 제어 장치.
  14. 제 13항에 있어서, 상기 제 2클록은 상기 제 1클록의 반전 신호인 것을 특징으로 하는 클록 제어 장치.
  15. 제 13항에 있어서, 상기 제 2지연클록은 상기 제 1지연클록의 반전 신호인 것을 특징으로 하는 클록 제어 장치.
  16. 제 13항에 있어서, 상기 제 1트리거 제어부는
    상기 제 1클록을 반전하는 제 3인버터;
    상기 제어신호에 대응하여 상기 제 3인버터의 출력을 상기 제 1지연클록으로 출력하는 제 1전송게이트; 및
    상기 제어신호의 반전신호에 대응하여 상기 제 1클록을 상기 제 1지연클록으로 출력하는 제 2전송게이트를 포함하는 것을 특징으로 하는 클록 제어 장치.
  17. 제 13항에 있어서, 상기 제 2트리거 제어부는
    상기 제 2클록을 반전하는 제 4인버터;
    상기 제어신호에 대응하여 상기 제 4인버터의 출력을 상기 제 2지연클록으로 출력하는 제 3전송게이트; 및
    상기 제어신호의 반전신호에 대응하여 상기 제 2클록을 상기 제 2지연클록으로 출력하는 제 4전송게이트를 포함하는 것을 특징으로 하는 클록 제어 장치.
  18. 제 17항에 있어서, 상기 테스트신호의 활성화시 상기 제 3전송게이트가 턴 온 되고 상기 제 4전송게이트가 턴 오프 되는 것을 특징으로 하는 클록 제어 장치.
  19. 제 11항에 있어서, 상기 클록 제어부는
    상기 클록의 위상을 제어하여 제 3지연클록을 출력하는 제 3트리거 제어부; 및
    상기 제 3트리거 제어부의 위상을 반전하여 제 4지연클록을 출력하는 제 5인버터를 포함하는 것을 특징으로 하는 클록 제어 장치.
  20. 제 19항에 있어서, 상기 제 3트리거 제어부는
    상기 클록을 반전하는 제 6인버터;
    상기 제어신호에 대응하여 상기 제 6인버터의 출력을 상기 제 3지연클록으로 출력하는 제 5전송게이트; 및
    상기 제어신호의 반전신호에 대응하여 상기 클록을 상기 제 3지연클록으로 출력하는 제 6전송게이트를 포함하는 것을 특징으로 하는 클록 제어 장치.
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