KR100632615B1 - 동기식 메모리 장치의 테스트를 위한 데이터 스트로브신호 생성 회로 - Google Patents

동기식 메모리 장치의 테스트를 위한 데이터 스트로브신호 생성 회로 Download PDF

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Abstract

테스트 동작시, 외부 클럭 신호 및 기준 전압에 응답하여, 내부 클럭 신호를 출력하고, 일반 동작시, 외부 클럭 신호 및 외부 클럭바 신호에 응답하여, 내부 클럭 신호를 출력하는 클럭 버퍼; 테스트 동작시, 내부 클럭 신호를 보정하여, 보정된 클럭 신호를 출력하고, 일반 동작시, 내부 클럭 신호를 보정 없이 그대로 출력하는 클럭 버퍼 제어부; 테스트 동작시, 기준 전압에 응답하여, 내부 DQS 신호를 출력하고, 상기 일반 동작시, DQS 신호에 응답하여, 내부 DQS 신호를 출력하는 DQS 버퍼; 테스트 동작시, 내부 DQS 신호를 보정하여, 보정된 DQS 신호를 출력하고, 일반 동작시, 내부 DQS 신호를 보정 없이 그대로 출력하는 DQS 버퍼 제어부; 및 보정된 클럭 신호 및 보정된 DQS 신호에 응답하여, 데이터 스트로브 라이징 펄스 신호를 생성하기 위한 DQS 펄스 제어부를 포함하는 동기식 메모리 장치의 테스트를 위한 데이터 스트로브 신호 생성 회로가 개시된다.
DQS, 테스트

Description

동기식 메모리 장치의 테스트를 위한 데이터 스트로브 신호 생성 회로{Circuit for generating a data strove signal for testing a synchronous memory device}
도 1 은 동기식 메모리 장치의 라이트 동작을 설명하기 위한 파형도이다.
도 2 는 종래의 클럭 버퍼의 회로도이다.
도 3 은 본 발명에 따른 동기식 메모리 장치의 테스트를 위한 데이터 스트로브 신호 생성 회로를 설명하기 위한 블록도이다.
도 4 는 도 3의 클럭 버퍼에 대한 상세 회로도이다.
도 5 는 도 3의 DQS 버퍼의 상세 회로도이다.
도 6 은 도 3의 클럭 버퍼 제어부의 상세 회로도이다.
도 7 은 도 3의 DQS 버퍼 제어부의 상세 회로도이다.
도 8 은 도 3의 DQS 버퍼 펄스 제어부의 상세 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명
10: 클럭 버퍼 20: 클럭 버퍼 제어부
30: DQS 버퍼 40: DQS 버퍼 제어부
50: DQS 펄스 제어부
본 발명은 동기식 메모리 장치의 테스트에 관한 것으로, 특히 테스트 장비의 클럭 핀 및/또는 DQS 핀을 사용하지 않고도 테스트가 가능하게 할 수 있는 동기식 메모리 장치의 테스트를 위한 데이터 스트로브 신호 생성 회로에 관한 것이다.
동기식 메모리 장치의 라이트(write)동작은 도 1에 도시된 바와 같이 데이터 스트로브 신호(DQS)에 동기되어 이루어진다. 즉, DQS의 입력이 없으면 라이트 동작은 일어나지 않게 된다. 메모리 테스트 장비에서 DQS 핀 및/또는 클럭 핀을 사용하지 않으면 라이트 동작을 테스트할 수 없다.
도 2 는 종래의 클럭 버퍼의 상세 회로도이다.
도 1에 도시된 바와 같은 외부 신호인 클럭(CLK)과 클럭바(CLKB)신호는 클럭 핀(CLK) 및 클럭바 핀(CLKB)으로 입력된다. 이들은 서로 반대 위상을 가지며, 이들 신호에 따라 트랜지스터(Q1 및 Q2)가 교호로 턴 온 되어 내부 클럭 신호(CLK_OUT)를 생성한다. 예를 들어 클럭바 핀(CLKB)이 고장일 경우 또는 테스트 시간을 줄이기 위한 병렬 처리를 위해 이를 사용하지 않을 경우 기준 전압을 생성하여 사용하게 된다. 이러한 경우 내부 클럭 신호(CLK_OUT)가 제대로 생성되지 않아 출력 특성이 달라지게 되는 단점이 있다.
또한 데이터 스트로브 신호(DQS)를 버퍼링하는 DQS 버퍼의 경우에 있어서도 DQS 버퍼의 DQS 핀에 고장이 발생하여 이를 사용하지 못할 경우 또는 테스트 시간을 줄이기 위한 병렬 처리를 위해 이를 사용하지 않을 경우에도 출력 특성이 변하 게 되는 문제점이 있다.
따라서 본 발명은 테스트 장비의 클럭바 핀 및/또는 DQS핀을 사용할 수 없을 경우에도 정상적으로 동기식 메모리 장치를 테스트 할 수 있는 동기식 메모리 장치의 테스트를 위한 데이터 스트로브 신호 생성 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 동기식 메모리 장치의 테스트를 위한 데이터 스트로브 신호 생성 회로는, 테스트 동작시, 외부 클럭 신호 및 기준 전압에 응답하여, 내부 클럭 신호를 출력하고, 일반 동작시, 외부 클럭 신호 및 외부 클럭바 신호에 응답하여, 내부 클럭 신호를 출력하는 클럭 버퍼; 테스트 동작시, 내부 클럭 신호를 보정하여, 보정된 클럭 신호를 출력하고, 일반 동작시, 내부 클럭 신호를 보정 없이 그대로 출력하는 클럭 버퍼 제어부; 테스트 동작시, 기준 전압에 응답하여, 내부 DQS 신호를 출력하고, 상기 일반 동작시, DQS 신호에 응답하여, 내부 DQS 신호를 출력하는 DQS 버퍼; 테스트 동작시, 내부 DQS 신호를 보정하여, 보정된 DQS 신호를 출력하고, 일반 동작시, 내부 DQS 신호를 보정 없이 그대로 출력하는 DQS 버퍼 제어부; 및 보정된 클럭 신호 및 보정된 DQS 신호에 응답하여, 데이터 스트로브 라이징 펄스 신호를 생성하기 위한 DQS 펄스 제어부를 포함한다.
삭제
삭제
삭제
삭제
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하기로 한다.
도 3 은 본 발명에 따른 동기식 메모리 장치의 테스트를 위한 데이터 스트로브 신호 생성 회로를 설명하기 위한 블록도이다.
클럭 버퍼(10)에는 클럭 인에이블 신호(EN_CLK), 외부 클럭(CLK) 및 기준 전압(VREF)이 입력된다. 기준 전압(VREF)은 클럭바 신호(CLKB)를 대신하여 제공된 전 압이다. 즉, 테스트 장비에서는 클럭바 핀을 사용하지 않게 된다. 클럭 버퍼(10)에서는 클럭 인에이블 신호(EN_CLK), 외부 클럭(CLK) 및 기준 전압(VREF)에 따라 내부 클럭 신호(CLK_OUT)를 생성한다. 클럭 버퍼(10)에서 생성된 내부 클럭 신호(CLK_DOUT)는 불안정한 상태이기 때문에 이를 클럭 버퍼 제어부(20)에서 보정하게 된다. 클럭 버퍼 제어부(20)에서 보정된 클럭 신호(CLK_OUTD)는 DQS 펄스 제어부(50)에 제공된다.
DQS 버퍼(30)에는 DQS 인에이블 신호(EN_DQS) 및 기준 전압(VREF)이 입력된다. 기준 전압(VREF)은 DQS 신호(DQS)를 대신하여 제공된 전압이다. 즉, 테스트 장비에서는 DQS 핀을 사용하지 않게 된다. DQS 버퍼(30)에서는 DQS 인에이블 신호(EN_DQS) 및 기준 전압(VREF)에 따라 내부 DQS 신호(DQS_OUT)를 생성한다. DQS 버퍼(30)에서 생성된 내부 DQS 신호(DQS_DOUT)는 불안정한 상태이기 때문에 이를 DQS 버퍼 제어부(40)에서 보정하게 된다. DQS 버퍼 제어부(40)에서 보정된 DQS 신호(DQS_OUTD)는 DQS 펄스 제어부(50)에 제공된다.
DQS 펄스 제어부(50)에서는 보정된 클럭 신호(CLK_OUTD) 및 DQS 신호(DQS_OUTD)에 따라 데이터 스트로브 라이징 펄스(DSRP)를 생성하게 된다.
도 4 는 도 3의 클럭 버퍼에 대한 상세 회로도이다.
클럭 버퍼(10)는 클럭 인에이블 신호(EN_CLK)에 의해 인에이블 된다. 외부 신호인 클럭(CLK)과 클럭바(CLKB)신호는 클럭 핀(CLK) 및 클럭바 핀(CLKB)으로 입력된다. 이들은 서로 반대 위상을 가지며, 이들 신호에 따라 트랜지스터(Q3 및 Q4)가 교호로 턴온되어 내부 클럭 신호(CLK_OUT)를 생성한다. 예를 들어 클럭바 핀(CLKB)이 고장일 경우 또는 테스트 시간을 줄이기 위한 병렬 처리를 위해 이를 사용하지 않을 경우 기준 전압(VREF)을 생성하여 사용하게 된다. 이러한 경우 내부 클럭 신호(CLK_OUT)가 제대로 생성되지 않아 출력 특성이 달라지게 된다. 이를 좀 더 상세히 설명하면, 클럭 버퍼(10)가 클럭바(CLKB) 신호 대신에 기준 전압(VREF)을 사용할 경우, 최대 전압과 최소 전압으로 토글(toggle)하는 클럭(CLK)의 최대 전압 레벨이 기준 전압(VREF)보다 더 커질 경우, 내부 클럭 신호(CLK_OUT)가 로직 하이로 된다. 하지만, 이 경우, 클럭 버퍼(10)의 동작 속도(즉, 내부 클럭 신호(CLK_OUT)를 출력하는 속도)가 클럭바(CLKB) 신호를 사용할 때보다 기준 전압(VREF)을 사용할 때, 더 빨라질 수 있다. 그 결과, 클럭 버퍼(10)가 내부 클럭 신호(CLK_OUT)를 출력하는 시점이 더 빨라질 수 있다. 이를 보정하기 위해 클럭 버퍼 제어부(20)가 필요하게 된다.
도 5 는 도 3의 DQS 버퍼의 상세 회로도이다.
DQS 버퍼는 DQS 인에이블 신호(EN_DQS)에 의해 인에이블 된다. DQS 핀은 사용되지 않으므로 트랜지스터(Q5)는 턴온프되어 있다. 기준 전압(VREF)에 따라 트랜지스터(Q6)가 턴온되어 내부 DQS 신호(DQS_OUT)를 생성한다. 이러한 경우 내부 DQS 신호(DQS_OUT)가 제대로 생성되지 않아 출력 특성이 달라지게 된다. 이를 좀 더 상세히 설명하면, DQS 버퍼(30)가 DQS 신호(DQS) 대신에 기준 전압(VREF)을 사용할 경우, DQS 버퍼(30)의 동작 속도(즉, 내부 DQS 신호(DQS_OUT)를 출력하는 속도)가 DQS 신호(DQS)를 사용할 때보다 기준 전압(VREF)을 사용할 때, 더 빨라질 수 있다. 그 결과, DQS 버퍼(30)가 내부 DQS 신호(DQS_OUT)를 출력하는 시점이 더 빨라질 수 있다. 이를 보정하기 위해 DQS 제어부(40)가 필요하게 된다.
도 6 은 도 3의 클럭 버퍼 제어부의 상세 회로도이다.
제 1 제어 신호(W_PARA)가 로우 상태이고 그의 반전 신호(W_PARAB)가 하이 상태일 때 전달 게이트(T1)가 턴온되므로 이 때는 내부 클럭 신호(CLK_OUT)가 그대로 출력된다. 제 1 제어 신호(W_PARA)가 하이 상태이고 그의 반전 신호(W_PARAB)가 로우 상태일 때 전달 게이트(T2)가 턴온되므로 이 때는 내부 클럭 신호(CLK_OUT)가 지연부(60)에서 지연된 다음 출력된다. 제 1 제어 신호(W_PARA)는 병렬 테스트 신호(TPARA)와 웨이퍼 테스트를 알리는 신호(DLL_OFF)가 하이일 때 인에이블된다. 신호(DLL_OFF)가 하이 상태이면 DLL(Delay Locked Loop)이 오프 상태가 된다. 결과적으로, 테스트 동작시, 클럭 버퍼 제어부(20)가 내부 클럭 신호(CLK_OUT)를 지연부(60)에 의해 설정된 시간 동안 지연시킴으로써, 빨라진 클럭 버퍼(10)의 출력 시간을 정상 범위 내로 조절한다. 클럭 버퍼 제어부(20)의 지연 시간은, 클럭 버퍼(10)가 기준 전압(VREF)을 사용할 경우 빨라지는 동작 속도에 대응하게 미리 설정될 수 있다. 즉, 클럭 버퍼 제어부(20)의 지연 시간은, 클럭 버퍼(10)가 기준 전압(VREF)을 사용할 경우 클럭 버퍼(10)의 동작 속도의 변화를 미리 측정하여, 그 측정값을 기초로 적절하게 조절될 수 있다. 한편, 테스트 동작이 아닌 일반적인 동작시, 클럭 버퍼 제어부(20)는 내부 클럭 신호(CLK_OUT)를 지연 없이 그대로 출력함으로써, 내부 클럭 신호(CLK_OUT)를 정상적인 속도로 출력하는 클럭 버퍼(10)의 동작에 아무런 영향을 미치지 않는다.
도 7 은 도 3의 DQS 버퍼 제어부의 상세 회로도이다.
제 1 제어 신호(W_PARA)가 로우 상태이고 그의 반전 신호(W_PARAB)가 하이 상태일 때 전달 게이트(T3)가 턴온되므로 이 때는 내부 DQS 신호(DQS_OUT)가 그대로 출력된다. 제 1 제어 신호(W_PARA)가 하이 상태이고 그의 반전 신호(W_PARAB)가 로우 상태일 때 전달 게이트(T4)가 턴온되므로 이 때는 내부 DQS 신호(DQS_OUT)가 지연부(70)에서 지연된 다음 출력된다. 제 1 제어 신호(W_PARA)는 병렬 테스트 신호(TPARA)와 웨이퍼 테스트를 알리는 신호(DLL_OFF)가 하이일 때 인에이블된다. 신호(DLL_OFF)가 하이 상태이면 DLL(Delay Locked Loop)이 오프 상태가 된다. 결과적으로, 테스트 동작시, DQS 버퍼 제어부(40)가 내부 DQS 신호(DQS_OUT)를 지연부(70)에 의해 설정된 시간 동안 지연시킴으로써, 빨라진 DQS 버퍼(30)의 출력 시간을 정상 범위 내로 조절한다. DQS 버퍼 제어부(40)의 지연 시간은, DQS 버퍼(30)가 기준 전압(VREF)을 사용할 경우 빨라지는 동작 속도에 대응하게 미리 설정될 수 있다. 즉, DQS 버퍼 제어부(40)의 지연 시간은, DQS 버퍼(30)가 기준 전압(VREF)을 사용할 경우 DQS 버퍼(30)의 동작 속도의 변화를 미리 측정하여, 그 측정값을 기초로 적절하게 조절될 수 있다. 한편, 테스트 동작이 아닌 일반적인 동작시, DQS 버퍼 제어부(40)는 내부 DQS 신호(DQS_OUT)를 지연 없이 그대로 출력함으로써, 내부 DQS 신호(DQS_OUT)를 정상적인 속도로 출력하는 DQS 버퍼(30)의 동작에 아무런 영향을 미치지 않는다.
도 8 은 도 3의 DQS 펄스 제어부의 상세 회로도이다.
DQS 펄스 제어부(50)는 선택부(80)와 출력부(90)를 포함한다. 선택부(80)는 병렬 테스트 신호(TPARA)와 웨이퍼 테스트를 알리는 신호(DLL_OFF)를 조합한 조합 신호(W_PARA)에 응답하여, 상기 내부 클럭 신호(CLK_OUTD)와 상기 내부 DQS 신호(DQS_OUTD) 중 어느 하나를 선택하여 출력한다. 선택부(80)는 인버터들(I1, I2)과 NAND 게이트들(G1∼G4)을 포함한다. 출력부(90)는 DQS 인에이블 신호(EN_DQS), 데이터 스트로브 라이징 펄스(DSRP)의 발생을 인에이블시키는 신호(EN_DSP), 및 상기 선택부(80)의 출력 신호에 응답하여, 데이터 스트로브 라이징 펄스 신호(DSRP)를 출력한다. 출력부(90)는 인버터들(I3∼I6), NAND 게이트들(G5, G6), PMOS 트랜지스터들(Q8, Q9), 및 NMOS 트랜지스터들(Q10, Q11)을 포함한다. 선택부(80)와 출력부(90)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다.
병렬 테스트 신호(TPARA)와 웨이퍼 테스트를 알리는 신호(DLL_OFF)가 하이 상태이면 NAND 게이트(G1)의 출력(W_PARAB)은 로우 상태가 되고 인버터(I1)의 출력(W_PARA)은 하이 상태가 된다. 인버터(I1)의 출력(W_PARA)이 하이 상태이면 클럭 버퍼 제어부(20)의 출력(CLK_OUTD)이 NAND게이트(G2)에서 반전된다. 인버터(I1)의 출력(W_PARA)은 인버터(I2)에서 반전된다. 인버터(I2)의 출력이 로우 상태이면 NAND 게이트(G3)의 출력은 하이 상태가 되어 DQS 버퍼 제어부(40)의 출력을 차단하게 된다. NAND 게이트(G3)의 출력이 하이 상태이면 NAND 게이트(G2)의 출력은 NAND 게이트(G4)에서 반전된다. 역으로 NAND 게이트(G2)의 출력이 하이 상태이면 NAND 게이트(G3)의 출력이 NAND게이트(G4)에 의해 반전된다. 이 때는 클럭 버퍼 제어부(20)의 출력(CLK_OUTD)이 차단된다. NAND 게이트(G4)의 출력은 NMOS 및 PMOS 트랜지스터(Q10 및 Q9)의 게이트에 인가되는 동시에 인버터(I3)에 의해 반전된다. DQS 인에이블 신호(EN_DQS)가 하이 상태이면 인버터(I3)의 출력은 NAND 게이트(G5)에서 반전된다. NAND 게이트(G5)의 출력은 인버터(I4)에서 반전된다. 데이터 스트로브 신호인 데이터 스트로브 라이징 펄스(DSRP)의 발생을 인에이블 시키는 신호(EN_DSP)가 하이 상태일 때 인버터(I4)의 출력은 NAND 게이트(G6)에서 반전된다. NAND 게이트(G6)의 출력은 인버터(I5)에 의해 반전되고 인버터(I5)의 출력에 따라 PMOS 트랜지스터(Q8) 또는 NMOS 트랜지스터(Q11)가 턴온된다.
인버터(I5)의 출력에 따라 트랜지스터(Q8 및 Q11)가 턴온되고 NAND 게이트(G4)의 출력에 따라 트랜지스터(Q9 및 Q10)가 턴온되어 데이터스트로브 라이징 펄스(DSRP)가 생성된다.
상술한 본 발명의 동작을 정리하면 다음과 같다.
양산 과정에서는 웨이퍼 테스트시 테스트 타임을 줄이기 위해 병렬 테스트를 진행하게 된다. 이 경우 최소한의 패드가 필요하게 되는데 부득이하게 DQS 및 클럭 바핀 등을 사용할 수 없는 경우가 발생하게 된다. 이 경우 기존의 DQS에 동기하여 라이트하는 회로는 클럭에 동기시켜 라이트하고 클럭 버퍼에서는 클럭바 신호 대신 기준 전압을 사용하여 내부 클럭 신호를 만들게 되고 DQS 버퍼에서는 DQS 핀을 비 접속(No connection)상태로 둔다.
상술한 바와 같이 본 발명에 의하면 테스트 장비의 클럭바 핀 및/또는 DQS핀을 사용할 수 없을 경우에도 정상적으로 동기식 메모리 장치를 테스트 할 수 있다.

Claims (8)

  1. 테스트 동작시, 외부 클럭 신호 및 기준 전압에 응답하여, 내부 클럭 신호를 출력하고, 일반 동작시, 외부 클럭 신호 및 외부 클럭바 신호에 응답하여, 상기 내부 클럭 신호를 출력하는 클럭 버퍼;
    상기 테스트 동작시, 상기 내부 클럭 신호를 보정하여, 보정된 클럭 신호를 출력하고, 상기 일반 동작시, 상기 내부 클럭 신호를 보정 없이 그대로 출력하는 클럭 버퍼 제어부;
    상기 테스트 동작시, 상기 기준 전압에 응답하여, 내부 DQS 신호를 출력하고, 상기 일반 동작시, DQS 신호에 응답하여, 상기 내부 DQS 신호를 출력하는 DQS 버퍼;
    상기 테스트 동작시, 상기 내부 DQS 신호를 보정하여, 보정된 DQS 신호를 출력하고, 상기 일반 동작시, 상기 내부 DQS 신호를 보정 없이 그대로 출력하는 DQS 버퍼 제어부; 및
    상기 보정된 클럭 신호 및 상기 보정된 DQS 신호에 응답하여, 데이터 스트로브 라이징 펄스 신호를 생성하기 위한 DQS 펄스 제어부를 포함하는 동기식 메모리 장치의 테스트를 위한 데이터 스트로브 신호 생성 회로
  2. 제 1 항에 있어서, 상기 클럭 버퍼 제어부는,
    제 1 제어 신호 및 이를 반전한 신호에 따라 상기 내부 클럭 신호를 그대로 출력시키기 위한 제 1 스위칭 소자;
    상기 내부 클럭 신호를 설정된 시간 동안 지연시켜, 그 지연된 신호를 출력하는 지연부; 및
    상기 제 1 제어 신호 및 이를 반전한 신호에 따라 상기 지연된 신호를 상기 보정된 클럭 신호로서 출력하는 제 2 스위칭 소자를 포함하는 동기식 메모리 장치의 테스트를 위한 데이터 스트로브 신호 생성 회로.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 스위칭 소자 각각은 전달 게이트로 구성된 동기식 메모리 장치의 테스트를 위한 데이터 스트로브 신호 생성 회로.
  4. 제 1 항에 있어서, 상기 DQS 버퍼 제어부는,
    제 1 제어 신호 및 이를 반전한 신호에 따라 상기 내부 DQS 신호를 그대로 출력시키기 위한 제 1 스위칭 소자;
    상기 내부 DQS 신호를 설정된 시간 동안 지연시켜, 그 지연된 신호를 출력하는 지연부; 및
    상기 제 1 제어 신호 및 이를 반전한 신호에 따라 상기 지연된 신호를 상기 보정된 DQS 신호로서 출력하는 제 2 스위칭 소자를 포함하는 동기식 메모리 장치의 테스트를 위한 데이터 스트로브 신호 생성 회로.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 스위칭 소자 각각은 전달 게이트로 구성된 동기식 메모리 장치의 테스트를 위한 데이터 스트로브 신호 생성 회로.
  6. 제 1 항에 있어서, 상기 DQS 펄스 제어부는,
    병렬 테스트 신호와 웨이퍼 테스트를 알리는 신호를 조합한 조합 신호에 응답하여, 상기 내부 클럭 신호와 상기 내부 DQS 신호 중 어느 하나를 선택하여 출력하는 선택부; 및
    제 1 제어 신호, 제 2 제어 신호, 및 상기 선택부의 출력 신호에 응답하여, 상기 데이터 스트로브 라이징 펄스 신호를 출력하는 출력부를 포함하는 동기식 메모리 장치의 테스트를 위한 데이터 스트로브 신호 생성 회로.
  7. 제 6 항에 있어서, 상기 선택부는,
    상기 조합 신호에 따라 상기 내부 클럭 신호를 반전시켜 출력하는 제 1 NAND 게이트;
    상기 조합 신호를 반전시키기 위한 인버터; 및
    상기 인버터의 출력에 따라 상기 내부 DQS 신호를 반전시켜 출력하는 제 2 NAND 게이트를 포함하는 동기식 메모리 장치의 테스트를 위한 데이터 스트로브 신호 생성 회로.
  8. 제 6 항에 있어서, 상기 출력부는,
    상기 제 1 제어 신호에 따라 상기 선택부의 출력을 반전시켜 출력하기 위한 제 1 NAND게이트;
    상기 제 1 NAND 게이트의 출력을 반전시킨 신호를 상기 제 2 신호에 따라 반전시켜 출력하기 위한 제 2 NAND 게이트;
    상기 제 2 NAND 게이트의 출력을 반전시킨 신호에 따라 출력 단자를 하이 레벨로 만들기 위한 제 1 풀업 트랜지스터;
    상기 선택부의 출력에 따라 상기 출력 단자를 하이 레벨로 만들기 위한 제 2 풀업 트랜지스터; 및
    상기 선택부의 출력 신호 및 상기 제 2 NAND 게이트의 출력을 반전시킨 신호에 따라 각기 턴온되어 상기 출력 노드의 전위를 접지 전위로 만들기 위해 상기 출력 노드 및 접지 간에 직렬 접속된 제 1 및 제 2 트랜지스터를 포함하는 동기식 메모리 장치의 테스트를 위한 데이터 스트로브 신호 생성 회로.
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