KR100915828B1 - 반도체 메모리 장치의 데이터 출력 회로 및 방법 - Google Patents

반도체 메모리 장치의 데이터 출력 회로 및 방법 Download PDF

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Abstract

개시된 본 발명은 반도체 메모리 장치의 데이터 출력 회로로서, 리셋 신호에 응답하여 래치 신호를 초기화 시키는 초기화부, 클럭 및 제 1 펄스 신호의 라이징 타이밍에 인에이블 되고, 상기 클럭의 폴링 타이밍에 디스에이블 되는 상기 래치 신호를 출력하는 펄스 생성 제어부, 및 상기 래치 신호에 응답하여 제 2 펄스 신호를 출력하는 펄스 생성부를 포함한다.
테스트 모드, 펄스

Description

반도체 메모리 장치의 데이터 출력 회로 및 방법{Data Output Ciruit and Method of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치로서, 보다 구체적으로는 서데스(SERDES) 회로를 이용한 데이터 출력 신호의 생성 타이밍을 조절하기 위한 데이터 출력 회로 및 방법에 관한 것이다.
반도체 메모리 장치에서 데이터 출력 패드로 데이터를 전달하기 위한 신호 라인인 글로벌 라인(Gio)의 개수를 절반으로 줄이기 위해서 글로벌 서데스(Global SERDES) 회로를 사용한다. 상기 서데스 회로는 하나의 글로벌 라인(Gio)에 두 번의 데이터 엑세스(Data Access)를 하기 위해 두 개의 신호를 필요로 한다. 일반적으로 첫번째 엑세스 펄스 신호는 외부 명령에 의해 발생되고, 상기 첫 번째 엑세스 펄스 신호를 지연시켜 두 번째 엑세스 펄스 신호를 발생하여 하나의 글로벌 라인에 데이터를 두 번 싣는다. 이러한 서데스 회로를 사용하면 글로벌 라인을 기존에 비해 절반으로 줄일 수 있다.
이하, 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 회로를 첨부된 도면을 참조하여 설명하면, 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 회로의 블록도이다.
도 1을 참조하면, 종래의 데이터 출력 회로는 리셋 신호(RST)에 응답하여 래치 노드(latnode)를 초기화시키는 초기화부(100), 래치 신호(lat)를 지연시켜 출력하는 지연부(200), 제 1 펄스 신호(Pulse1) 및 상기 지연된 래치 신호(lat)에 응답하여 상기 래치 신호(lat)를 출력하는 펄스 생성 제어부(300), 및 상기 래치 신호(lat)에 응답하여 제 2 펄스 신호(Pulse2)를 출력하는 펄스 발생부(400)를 구비한다.
상기 지연부(200)는 저항(R)과 캐패시터(C)로 구성된 지연기이다.
여기서, 리셋 신호(RST)는 로우 레벨에서 하이 레벨로 천이되어 인에이블 되고, 다시 로우 레벨로 천이하여 디스에이블 되는 신호이다.
종래의 데이터 출력 회로는 리셋 신호(RST)가 하이 레벨로 인에이블 되어 상기 래치 노드(latnode)를 로우 레벨로 초기화 시킨다. 외부 명령이 인가되면, 제 1 펄스 신호(Pulse1)가 생성되고, 상기 제 1 펄스 신호(Pulse1)의 인에이블 타이밍에 래치 신호(lat)가 하이 레벨로 인에이블 된다. 상기 래치 신호(lat)는 상기 지연부(200)의 지연 시간만큼 지연 된 후, 로우 레벨로 디스에이블 된다. 상기 래치 신호(lat)가 디스에이블 되는 타이밍에 제 2 펄스 신호(Pulse2)가 하이 레벨로 인에이블 된다. 즉, 외부 명령이 인가되면, 제 1 펄스 신호(Pulse1)가 생성되고, 상기 소정의 지연 시간만큼 지연된 후, 제 2 펄스 신호(Pulse2)가 생성된다.
종래의 반도체 메모리 장치의 데이터 출력 회로는 제 1 펄스 신호(Pulse1)를 생성하고, 상기 제 1 펄스 신호(Pulse1)를 지연 시켜 제 2 펄스 신호(Pulse2)를 생성한다. 종래의 데이터 출력 회로는 저항과 캐패시터의 지연 수단을 사용하기 때문에 테스트를 수행할 경우 제 1 펄스 신호(Pulse1)와 제 2 펄스 신호(Pulse2)의 생성 타이밍을 조절하는데 내부적인 저항 값과 캐패시터 값을 조절하는데 한계가 있다.
본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로 및 방법은 제 1 펄스 신호가 지연되어 생성되는 제 2 펄스 신호의 생성 타이밍을 외부에서 조절할 수 있게 하는데 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로는 리셋 신호에 응답하여 래치 신호를 초기화 시키는 초기화부, 클럭 및 제 1 펄스 신호의 라이징 타이밍에 인에이블 되고, 상기 클럭의 폴링 타이밍에 디스에이블 되는 상기 래치 신호를 출력하는 펄스 생성 제어부, 및 상기 래치 신호에 응답하여 제 2 펄스 신호를 출력하는 펄스 생성부를 포함한다.
본 발명에 따른 또 다른 반도체 메모리 장치의 데이터 출력 회로는 리셋 신호에 응답하여 래치 노드를 초기화 시키는 초기화부, 래치 신호를 지연 시켜 출력하는 지연부, 테스트 신호에 응답하여 클럭 또는 상기 지연된 래치 신호를 선택적으로 출력하는 스위칭부, 상기 스위칭부의 출력 신호 및 제 1 펄스 신호에 응답하여 상기 래치 노드로 상기 래치 신호를 출력하는 펄스 생성 제어부, 및 상기 래치 노드에 출력된 상기 래치 신호에 응답하여 제 2 펄스 신호를 출력하는 펄스 생성부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 펄스 발생 방법은 클럭을 입력받는 제 1 단계, 상기 클럭이 인에이블 되면 제 1 펄스 신호를 입력받는 제 2 단계, 상기 제 1 펄스 신호가 인에이블 되면, 래치 신호를 인에이블 시키는 제 3 단계, 상 기 클럭이 디스에이블 되면, 상기 래치 신호를 디스에이블 시키는 제 4 단계, 상기 래치 신호를 입력받아 제 2 펄스 신호를 생성하는 제 5 단계를 구비한다.
본 발명에 따른 또 다른 반도체 메모리 장치의 펄스 발생 방법은 클럭 및 지연된 래치 신호를 입력받는 제 1 단계, 테스트 신호에 응답하여 상기 클럭 및 상기 지연된 래치 신호 중 하나를 선택적으로 출력하는 제 2 단계, 상기 제 2 단계의 출력 신호가 인에이블 되면, 제 1 펄스 신호를 입력받는 제 3 단계, 상기 제 1 펄스 신호가 인에이블 되면 상기 래치 신호를 인에이블 시키는 제 4 단계, 상기 출력 신호가 디스에이블 되면, 상기 래치 신호를 디스에이블 시키는 제 5 단계, 상기 래치 신호를 입력받아 제 2 펄스 신호를 생성하는 제 6 단계를 구비한다.
본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로 및 방법은 제 1 펄스 신호가 생성된 후, 제 2 펄스 신호를 외부 클럭의 폴링 타이밍에 생성되게 함으로써, 외부에서 상기 제 2 펄스 신호의 생성 타이밍을 조절할 수 있고, 이를 이용한 각종 테스트를 수행할 수 있는 효과가 있다.
도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 회로도이다.
종래의 데이터 출력 회로는 서데스 회로를 사용하여 데이터를 출력할 경우, 제 1 펄스 신호가 인에이블 되고, 상기 제 1 펄스 신호를 지연시켜 제 2 펄스 신호가 인에이블 되어 데이터를 출력하였다. 그러나, 종래의 데이터 출력 회로는 저항 과 캐패시터를 이용하여 지연 시간을 조절하였기 때문에 데이터의 출력 타이밍을 조절하는 한계가 있다. 본 발명에서는 제 1 펄스 신호가 인에이블 된 후, 외부 클럭의 폴링 타이밍(즉, 외부 클럭의 반주기 타이밍)에 제 2 펄스 신호를 생성할 수 있도록 하였다. 즉, 본 발명의 데이터 출력 회로는 외부 클럭의 주기에 따라 제 2 펄스 신호의 생성 타이밍을 조절하도록 회로를 구현하였다.
도 1에 도시한 종래의 데이터 출력 회로는 래치 신호(lat)를 지연 시킨 신호를 펄스 생성 제어부(300)로 피드백 시켜 입력으로 사용하여 지연 시간이 제 2 펄스 신호(Pulse2)의 생성 타이밍에 지대한 영향을 주었다.
그러나, 본 발명에서는 래치 신호(lat)를 지연 시키는 지연부(200)를 제거하고, 상기 펄스 생성 제어부(300)에 외부 클럭(CLK)을 인가함으로써, 상기 래치 신호(lat)가 외부 클럭(CLK)에 의해 제어되도록 하였다.
도 2를 참조하면, 본 발명의 데이터 출력 회로는 리셋 신호(RST)에 응답하여 래치 신호(lat)를 초기화 시키는 초기화부(100), 외부 클럭(CLK) 및 제 1 펄스 신호(Pulse1)에 응답하여 상기 래치 신호(lat)를 출력하는 펄스 생성 제어부(500), 및 상기 래치 신호(lat)에 응답하여 제 2 펄스 신호(Pulse)를 출력하는 펄스 생성부(400)를 구비한다.
본 발명의 데이터 출력 회로는 외부 클럭(CLK)이 인가되면, 제 1 펄스 신호(Pulse1)를 생성하여 글로벌 라인(Gio)에 출력하고자 하는 데이터를 제공한다. 이 후, 외부 클럭(CLK)의 0.5 * tCK(Clock to Clock Time) 지점에서 제 2 펄스 신호(Pulse2)를 생성하여 상기 글로벌 라인(Gio)에 출력하고자 하는 데이터를 제공한 다.
상기 초기화부(100)는 래치 신호(lat)의 초기 값을 설정하기 위한 것이다. 상기 초기화부(100)는 제 1 NMOS 트랜지스터(NM1)를 구비한다. 상기 제 1 NMOS 트랜지스터(NM1)는 리셋 신호(RST)를 입력 받는 게이트, 래치 노드(latnode)와 연결된 드레인, 및 접지 전압(VSS)단과 연결된 소오스를 포함한다.
여기서, 상기 리셋 신호(RST)는 로우 레벨에서 하이 레벨로 천이하고, 다시 로우 레벨로 천이하는 펄스 형태의 신호이다.
상기 초기화부(100)는 리셋 신호(RST)가 하이 레벨로 인에이블 되면, 상기 제 1 NMOS 트랜지스터(NM1)가 턴온되고, 상기 래치 노드(latnode)는 로우 레벨이 된다.
상기 펄스 생성 제어부(500)는 도 1에 도시한 펄스 생성 제어부(300)와 동일한 구성을 가지지만, 입력되는 신호가 다른 래치 형태의 회로이다.
상기 펄스 생성 제어부(500)는 제 1 펄스 신호(Pulse1)를 반전 시켜 출력하는 제 1 반전부(510), 외부 클럭(CLK)를 버퍼링하여 출력하는 버퍼부(520), 상기 반전된 제 1 펄스 신호(Pulae1) 및 버퍼링된 외부 클럭(CLK)에 응답하여 래치 신호(lat)를 출력하는 래치부(530)를 포함한다.
여기서, 상기 제 1 펄스 신호(Pulse1)는 로우 레벨에서 하이 레벨로 천이하여 인에이블 된 후 다시 로우 레벨로 천이하는 펄스 형태의 신호이다.
상기 제 1 반전부(510)는 제 1 인버터(IV1)로 구성되며, 제 1 펄스 신호(Pulse1)를 반전 시킨다.
상기 버퍼부(520)는 짝수 개의 인버터로 구성이 가능하며, 본 발명에서는 제 2 인버터(IV2) 및 제 3 인버터(IV3)가 직렬 연결되어 외부 클럭(CLK)를 버퍼링한다.
상기 래치부(530)는 상호 간의 출력 신호를 입력 받는 래치 형태의 제 1 및 제 2 낸드 게이트(ND1,ND2)를 구비한다. 제 1 낸드 게이트(ND1)는 상기 반전된 제 1 펄스 신호(Pulse1) 및 제어 신호(CTRL)를 논리 조합하여 래치 신호(lat)를 출력한다. 상기 제 2 낸드 게이트(ND2)는 상기 래치 신호(lat) 및 외부 클럭(CLK)의 레벨을 논리 조합하여 상기 제어 신호(CTRL)를 출력한다.
상기 펄스 생성 제어부(500)는 외부 클럭(CLK)이 하이 레벨로 라이징 후 제 1 펄스 신호(Pulse1)를 입력받는다. 상기 외부 클럭(CLK)이 하이 레벨로 라이징되면, 상기 제어 신호(CTRL)는 하이 레벨의 상태를 유지하고, 상기 래치 신호(lat)는 초기 상태인 로우 레벨의 상태를 유지한다. 여기서, 상기 제어 신호(CTRL)와 상기 래치 신호(lat)는 서로 차동인 레벨을 갖는다. 이어서, 상기 제 1 펄스 신호(Pulse1)가 하이 레벨로 천이하면, 상기 래치 신호(lat)는 하이 레벨로 천이한다. 상기 제 1 펄스 신호(Pulse1)가 로우 레벨로 천이하면, 상기 래치 신호(lat)는 아무런 영향을 받지 않고, 이전 상태인 하이 레벨의 상태를 유지한다. 이어서, 상기 외부 클럭(CLK)이 로우 레벨로 천이하면, 상기 래치 신호(lat)는 로우 레벨로 천이한다.
즉, 외부 클럭(CLK)이 하이 레벨로 천이한 후, 1 펄스 신호(Pulse1)가 하이 레벨로 천이하면, 래치 신호(lat)는 하이 레벨로 천이한다. 이 후, 상기 외부 클 럭(CLK)이 로우 레벨로 천이하면, 상기 래치 신호(lat)는 로우 레벨로 천이한다.
상기 펄스 생성부(400)는 래치 신호(lat)에 응답하여 제 2 펄스 신호(Pulse2)를 생성한다.
상기 펄스 생성부(400)는 래치 신호(lat)를 반전시켜 출력하는 제 2 반전부(410), 상기 반전된 래치 신호(lat)를 지연 시키고, 반전시켜 출력하는 지연 반전부(420), 및 상기 지연된 래치 신호(lat) 및 반전된 래치 신호(lat)에 응답하여 제 2 펄스 신호(Pulse2)를 출력하는 신호 조합부(430)를 포함한다.
상기 제 2 반전부(410)는 래치 신호(lat)를 반전 시켜 출력하는 제 4 인버터(IV4)로 구비된다.
상기 지연 반전부(420)는 상기 반전된 래치 신호(lat)를 반전 시켜 출력하는 제 5 인버터(IV5)로 구성된다. 상기 제 5 인버터(IV5)는 반전 역할 뿐만 아니라 지연기의 역할을 동시에 수행한다.
상기 신호 조합부(430)는 반전된 래치 신호(lat)를 소정 시간 지연 시켜 다시 반전 시킨 신호(즉, 지연된 래치 신호(lat)라 칭한다.) 및 반전된 래치 신호(lat)를 입력받는 제 3 낸드 게이트(ND3), 및 제 3 낸드 게이트(ND3)의 출력 신호를 반전 시켜 제 2 펄스 신호(Pulse2)를 출력하는 제 6 인버터(IV6)를 포함한다.
상기 래치 신호(lat)가 하이 레벨인 경우, 상기 제 3 낸드 게이트(ND3)는 로우 레벨의 래치 신호(lat)를 입력받아 로우 레벨의 제 2 펄스 신호(Pulse2)를 생성하고, 소정 시간 지난 후, 상기 지연 반전부(420)에서 출력된 하이 레벨의 래치 신호(lat)를 입력받는 제 3 낸드 게이트(ND3)는 로우 레벨의 제 2 펄스 신호(Pulse2) 를 출력한다. 상기 래치 신호(lat)가 하이 레벨인 경우, 상기 제 2 펄스 신호(Pulse2)는 로우 레벨이 된다. 이어서, 상기 래치 신호(lat)가 로우 레벨로 천이하면, 상기 제 3 낸드 게이트(ND3)는 기존 입력된 하이 레벨의 지연된 래치 신호(lat)와 하이 레벨의 래치 신호(lat)을 입력받아 하이 레벨의 제 2 펄스 신호(Pulse)를 생성한다. 소정 시간 후, 상기 지연 반전부(420)의 출력 신호가 로우 레벨로 천이하면, 상기 제 2 펄스 신호(Pulse2)는 로우 레벨이 된다. 상기 래치 신호(lat)가 로우 레벨이면, 상기 제 2 펄스 신호(Pulse2)는 로우 레벨에서 하이 레벨로 천이하였다가 소정 시간 후, 다시 로우 레벨로 천이하는 펄스 형태를 갖는다.
보다 구체적으로 반도체 메모리 장치의 데이터 출력 회로를 설명하면 다음과 같다.
반도체 메모리 장치의 펄스 생성 회로는 외부 클럭(CLK)이 하이 레벨로 천이한 상태에서, 제 1 펄스 신호(Pulse1)를 입력받으면 래치 동작에 의해 래치 신호(lat)를 하이 레벨로 인에이블 시킨다. 이때, 상기 제 2 펄스 신호(Pulse2)는 로우 레벨의 상태를 유지하므로 펄스가 생성되지 않는다. 이 후, 상기 외부 클럭(CLK)이 로우 레벨로 천이하면, 상기 래치 신호(lat)는 로우 레벨로 디스에이블 된다. 이때, 상기 제 2 펄스 신호(Pulse2)는 하이 레벨로 천이 하였다가 소정 시간 지연된 후, 로우 레벨로 천이하게 되므로, 소정 펄스 폭을 갖는 펄스 형태로 출력한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 타이밍도이다.
도 3을 참조하면, 본 발명의 데이터 출력 회로는 외부 클럭(CLK)이 하이 레벨로 천이한 상태에서, 소정 지연을 갖고 제 1 펄스 신호(Pulse1)가 입력되면, 상기 제 1 펄스 신호(Pulse1)의 라이징 타이밍에 상기 래치 신호(lat)가 하이 레벨로 천이한다. 상기 외부 클럭(CLK)이 폴링 할 때, 상기 래치 신호(lat)는 로우 레벨로 천이하고, 상기 제 2 펄스 신호(Pulse2)는 하이 레벨로 천이하고, 소정 시간 후 로우 레벨로 천이하는 펄스가 된다. 즉, 외부 클럭(CLK)의 폴링 타이밍(즉, 상기 외부 클럭(CLK)의 0.5 * tCK 지점)에 제 2 펄스 신호(Pulse2)는 생성된다.
도 4는 본 발명에 따른 다른 실시 예의 데이터 출력 회로의 회로도이다.
본 발명의 다른 실시 예의 데이터 출력 회로는 도 1에 도시한 종래의 데이터 출력 회로와 도 3에 도시한 데이터 출력 회로를 병합하여 테스트 모드를 이용하여 선택적으로 사용할 수 있도록 스위칭부(600)을 추가로 구비하였다.
도 4를 참조하면, 상기 초기화부(100), 상기 지연부(200), 및 펄스 생성부(400)는 도 1 또는 도 2에 도시한 바와 같으므로 설명은 배제하기로 한다. 상기 펄스 생성 제어부(500)는 도 2에 도시한 펄스 생성 제어부(500)과 동일한 구성을 가진 동일한 회로이므로 설명은 배제하기로 한다.
상기 스위칭부(600)는 일반적으로 공지된 멀티 플렉서의 구조이며, 테스트 신호(TM)에 응답하여 상기 지연부(200)의 출력 신호를 상기 펄스 생성 제어부(500)로 제공할 것인지 상기 외부 클럭(CLK)를 상기 펄스 생성 제어부(500)로 제공할 것인지 여부를 제어한다. 상기 스위칭부(600)의 클럭(CLK)이 입력되는 신호라인에 상기 버퍼부(520)을 구비할 수도 있다.
반도체 메모리 장치의 데이터 출력 회로가 정상 동작 시 상기 테스트 신호(TM)는 로우 레벨이 되어 상기 지연된 래치 신호(lat)를 상기 펄스 생성 제어부(500)로 제공하여 제 1 펄스 신호(Pulse1)가 지연된 시간 후 제 2 펄스 신호(Pulse2)가 생성되도록 한다. 이때, 특정 테스트를 수행할 경우, 테스트 신호를 하이 레벨로 인에이블 시켜 제 2 펄스 신호(Pulse2)가 외부 클럭(CLK)의 0.5 * tCK 만큼의 차이를 가지고 생성되도록 한다.
반도체 메모리 장치의 데이터 출력 회로는 제 1 펄스 신호(Pulse1)의 생성 후 생성되는 제 2 펄스 신호(Pulse2)를 그 범위가 제한적인 저항 및 캐패시터를 사용한 지연기 외에도 외부 클럭(CLK)을 조절하여 상기 제 2 펄스 신호(Pulse2)의 생성 타이밍을 제어함으로써 각종 테스트에 사용할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시할 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 회로의 블록도,
도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 회로도,
도 3은 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 타이밍도, 및
도 4는 본 발명의 다른 실시 예의 반도체 메모리 장치의 데이터 출력 회로이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 초기화부 200 : 지연부
400 : 펄스 생성부 300, 500 : 펄스 생성 제어부
600 : 스위칭부

Claims (18)

  1. 리셋 신호에 응답하여 래치 신호를 초기화 시키는 초기화부,
    클럭 및 제 1 펄스 신호의 라이징 타이밍에 인에이블 되고, 상기 클럭의 폴링 타이밍에 디스에이블 되는 상기 래치 신호를 출력하는 펄스 생성 제어부, 및
    상기 래치 신호에 응답하여 제 2 펄스 신호를 출력하는 펄스 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  2. 제 1 항에 있어서,
    상기 초기화부는,
    상기 리셋 신호가 인에이블 되면, 상기 래치 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  3. 제 1 항에 있어서,
    상기 펄스 생성 제어부는,
    상기 제 1 펄스 신호를 반전시키는 반전부,
    상기 클럭을 버퍼링하여 출력하는 버퍼부, 및
    상기 제 1 펄스 신호 및 상기 클럭에 응답하여 래치 신호를 출력하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  4. 제 3 항에 있어서,
    상기 래치부는,
    상기 클럭 신호가 인에이블 되고, 상기 제 1 펄스 신호가 인에이블 되면 상기 래치 신호를 인에이블 시키고,
    상기 클럭 신호가 디스에이블 되면, 상기 래치 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  5. 제 1 항에 있어서,
    상기 펄스 생성부는,
    상기 래치 신호가 인에이블 되면, 상기 제 2 펄스 신호를 디스에이블 시키고,
    상기 래치 신호가 디스에이블 되면, 펄스 형태의 상기 제 2 펄스 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  6. 제 5 항에 있어서,
    상기 펄스 생성부는
    상기 래치 신호를 반전시켜 출력하는 반전부,
    상기 반전된 래치 신호를 지연시켜 반전된 신호를 출력하는 지연 반전부, 및
    상기 반전부 및 상기 지연 반전부의 출력 신호에 응답하여 상기 제 2 펄스 신호를 생성하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  7. 리셋 신호에 응답하여 래치 노드를 초기화 시키는 초기화부,
    래치 신호를 지연 시켜 출력하는 지연부,
    테스트 신호에 응답하여 클럭 또는 상기 지연된 래치 신호를 선택적으로 출력하는 스위칭부,
    상기 스위칭부의 출력 신호 및 제 1 펄스 신호에 응답하여 상기 래치 노드로 상기 래치 신호를 출력하는 펄스 생성 제어부, 및
    상기 래치 노드에 출력된 상기 래치 신호에 응답하여 제 2 펄스 신호를 출력하는 펄스 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  8. 제 7 항에 있어서,
    상기 지연부는,
    저항 및 캐패시터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로,
  9. 제 7 항에 있어서,
    상기 스위칭부는,
    상기 테스트 신호가 디스에이블 되면, 상기 지연된 래치신호를 상기 펄스 생성 제어부로 제공하고,
    상기 테스트 신호가 인에이블 되면, 상기 클럭을 상기 펄스 생성 제어부로 제공하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  10. 제 7 항에 있어서,
    상기 초기화부는,
    상기 리셋 신호가 인에이블 되면, 상기 래치 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  11. 제 7 항에 있어서,
    상기 펄스 생성 제어부는,
    상기 제 1 펄스 신호를 반전시키는 반전부,
    상기 클럭을 버퍼링하여 출력하는 버퍼부, 및
    상기 제 1 펄스 신호 및 상기 클럭에 응답하여 래치 신호를 출력하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  12. 제 7 항에 있어서,
    상기 펄스 생성 제어부는,
    상기 클럭 신호가 인에이블 되고, 상기 제 1 펄스 신호가 인에이블 되면 상기 래치 신호를 인에이블 시키고,
    상기 클럭 신호가 디스에이블 되면, 상기 래치 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  13. 제 7 항에 있어서,
    상기 펄스 생성부는,
    상기 래치 신호가 인에이블 되면, 상기 제 2 펄스 신호를 디스에이블 시키고,
    상기 래치 신호가 디스에이블 되면, 펄스 형태의 상기 제 2 펄스 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  14. 제 13 항에 있어서,
    상기 펄스 생성부는
    상기 래치 신호를 반전시켜 출력하는 반전부,
    상기 반전된 래치 신호를 지연시켜 반전된 신호를 출력하는 지연 반전부, 및
    상기 반전부 및 상기 지연 반전부의 출력 신호에 응답하여 상기 제 2 펄스 신호를 생성하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  15. 클럭을 입력받는 제 1 단계,
    상기 클럭이 인에이블 되면 제 1 펄스 신호를 입력받는 제 2 단계,
    상기 제 1 펄스 신호가 인에이블 되면, 래치 신호를 인에이블 시키는 제 3 단계,
    상기 클럭이 디스에이블 되면, 상기 래치 신호를 디스에이블 시키는 제 4 단계,
    상기 래치 신호를 입력받아 제 2 펄스 신호를 생성하는 제 5 단계를 구비하는 반도체 메모리 장치의 데이터 출력 방법.
  16. 클럭 및 지연된 래치 신호를 입력받는 제 1 단계,
    테스트 신호에 응답하여 상기 클럭 및 상기 지연된 래치 신호 중 하나를 선택적으로 출력하는 제 2 단계,
    상기 제 2 단계의 출력 신호가 인에이블 되면, 제 1 펄스 신호를 입력받는 제 3 단계,
    상기 제 1 펄스 신호가 인에이블 되면 상기 래치 신호를 인에이블 시키는 제 4 단계,
    상기 출력 신호가 디스에이블 되면, 상기 래치 신호를 디스에이블 시키는 제 5 단계,
    상기 래치 신호를 입력받아 제 2 펄스 신호를 생성하는 제 6 단계를 구비하는 반도체 메모리 장치의 데이터 출력 방법.
  17. 제 16 항에 있어서,
    상기 제 2 단계는,
    상기 테스트 신호가 비활성화 되면, 상기 지연된 래치 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 방법.
  18. 제 16 항에 있어서,
    상기 제 2 단계는,
    상기 테스트 신호가 활성화 되면, 상기 클럭을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 방법.
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KR20030091015A (ko) * 2002-05-24 2003-12-01 삼성전자주식회사 내부 클럭신호 발생회로 및 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960039631A (ko) * 1995-04-15 1996-11-25 문정환 논리회로의 글리치 제거장치
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