KR100646202B1 - 구동 주파수를 조절할 수 있는 반도체메모리소자 - Google Patents

구동 주파수를 조절할 수 있는 반도체메모리소자 Download PDF

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Abstract

본 발명은 외부에서 인가되는 클럭의 주파수와 관계없이 고주파 환경에서 소자를 테스트할 수 있는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 외부클럭을 인가받아 내부클럭을 생성하되, 테스트신호의 활성화 시 상기 내부클럭의 주기를 1/N배로 조절하여 출력하는 내부클럭 생성수단; 외부에서 인가되는 어드레스를 상기 내부클럭에 동기시켜 내부-어드레스로 출력하기 위한 내부 어드레스 생성수단; 상기 내부-어드레스를 디코딩하여 CL-제어신호를 생성하되, 상기 테스트신호의 활성화 시 상기 CL-제어신호를 N배로 증가시켜 출력하는 CL 제어신호 생성수단; 읽기커맨드에 응답하여 데이터를 출력하기 위한 메모리셀어레이; 상기 데이터를 외부소자에서 원하는 구동력으로 공급하기 위한 출력 드라이버; 상기 출력 드라이버의 출력 데이터를 버퍼-입력제어신호에 동기시켜 버퍼링하고, 버퍼-출력제어신호에 동기시켜 외부로 출력하기 위한 출력 데이터 확장수단; 및 상기 CL-제어신호, 버스트랭스, 상기 내부클럭을 인가받아 상기 출력 데이터 확장수단을 제어하기 위한 상기 버퍼-입력제어신호 및 상기 버퍼-출력제어신호를 생성하되, 상기 테스트신호의 활성화 시 상기 버퍼-출력제어신호를 지속적으로 활성화시키는 출력 제어신호 생성수단을 구비하는 반도체메모리소자를 제공한다.
주파수 조절, 데이터 확장, 카스레이턴시, 테스트, 신뢰성

Description

구동 주파수를 조절할 수 있는 반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE FOR CONTROLLING OPERATION FREQUENCY}
도 1은 종래기술에 따른 반도체메모리소자의 블록 구성도.
도 2는 도 1의 내부 클럭 생성부의 내부 회로도.
도 3은 도 2의 지연부의 내부 회로도.
도 4는 도 1의 동작 파형도.
도 5는 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도.
도 6은 도 5의 내부 클럭 생성부의 내부 회로도.
도 7은 도 6에 도시된 주기 조절부의 동작 파형도.
도 8은 도 6에 도시된 바와 같은 내부 클럭 생성부를 구비하는 경우에 따른 반도체메모리소자의 동작 파형도.
도 9는 도 5의 내부 어드레스 생성부의 내부 회로도.
도 10a는 도 5의 CL 디코딩부의 내부 회로도.
도 10b는 도 5의 선택부의 내부 회로도.
도 11은 도 5의 출력 데이터 확장부의 내부 회로도.
도 12a는 도 11의 제1 래치의 내부 회로도.
도 12b는 도 11의 제1 출력 제어부의 내부 회로도.
도 12c는 도 12a 및 도 12b에 도시된 트라이-스테이드 인버터의 내부 회로도.
도 13은 도 5에 도시된 반도체메모리소자의 테스트모드에서 동작 파형도.
도 14는 도 5에 도시된 반도체메모리소자의 노말동작에서 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명
140 : 주기 조절부
300 : CL 제어신호 생성부
700 : 출력 데이터 확장부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 외부에서 인가되는 클럭의 주파수와 관게없이, 고주파 환경에서 구동되는 테스트모드를 갖는 반도체메모리소자에 관한 것이다.
도 1은 종래기술에 따른 반도체메모리소자의 블록 구성도이다.
도 1을 참조하면, 종래기술에 따른 반도체메모리소자는 외부클럭(CLK, /CLK)을 인가받아 내부클럭(iCLK)을 생성하기 위한 내부클럭 생성부(10)와, 외부에서 인 가되는 어드레스(ADD)를 내부클럭(iCLK)에 동기시켜 내부-어드레스(iADD<4:6>)로 출력하기 위한 내부 어드레스 생성부(20)와, 해당 내부-어드레스를 인가받아 CL-제어신호(CL2 ∼ CL6)를 생성하기 위한 CL 제어신호 생성부(30)와, 읽기커맨드에 응답하여 데이터를 출력하기 위한 메모리셀어레이(40)와, 데이터를 외부소자에서 원하는 구동력으로 공급하기 위한 출력 드라이버(50)와, 출력 드라이버(50)의 출력 데이터(PDQ)를 버퍼-제어신호(PIND0 ∼ PIND3)에 동기시켜 버퍼링하여 외부로 출력하기 위한 출력 버퍼(70)와, CL-제어신호(CL2 ∼ CL6), 버스트랭스(BL), 내부클럭(iCLK)을 인가받아 출력 데이터(PDO)의 버퍼링 시점을 제어하는 버퍼-제어신호(PIND0 ∼ PIND3)를 생성하기 위한 버퍼 제어부(60)를 구비한다.
다음에서는 내부 클럭 생성부의 내부 회로도를 살펴보고, 동작 파형도를 통해 동작을 살펴보도록 한다.
도 2는 도 1의 내부 클럭 생성부(10)의 내부 회로도이다.
도 2를 참조하면, 내부 클럭 생성부(10)는 외부클럭(CLK)과 반전된 외부클럭(/CLK)을 통해 펄스클럭(PCLK)을 생성하기 위한 버퍼부(12)와, 펄스클럭(PCLK)을 지연시켜 내부클럭(iCLK)으로 출력하기 위한 지연부(14)를 구비한다.
도 3은 도 2의 지연부(14)의 내부 회로도로서, 지연부(14)는 펄스클럭(PCLK)을 지연시키기 위한 위한 단위지연소자(14a)와, 펄스클럭(PCLK)과 단위지연소자(14a)의 출력클럭을 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 버퍼링하여 내부클럭(iCLK)으로 출력하기 위한 인버터 I1 및 I2를 구비한다.
도 4는 도 1의 읽기동작에 따른 파형도로서, 카스레이턴시 및 버스트랭스 (BL)는 각각 4이다.
도 1내지 도 4를 참조하여, 반도체메모리소자의 읽기동작을 살펴보도록 한다.
반도체메모리소자는 초기 구동 시, 외부클럭(CLK) 및 반전된 외부클럭(/CLK)을 인가받는 내부 클럭 생성부(10)를 통해 내부클럭(iCLK)을 생성하는데, 이때 생성되는 내부클럭(iCLK)은 외부클럭(CLK)과 동일한 주기를 갖는다.
또한, 반도체메모리소자는 MRS 설정을 위해 인가되는 어드레스를 디코딩하여 소자의 구동과 관련된 카스레이턴시 및 버스트랭스(BL) 등을 설정하게 된다. 특히, 카스레이턴시가 생성되는 과정을 살펴보면, 먼저, 내부 어드레스 생성부(20)는 외부에서 인가되는 어드레스(ADD)를 내부전압의 레벨을 가지며 내부클럭(iCLK)에 동기된 내부 어드레스(iADD<4:6>)로 출력한다. 이어, CL 제어신호 생성부(30)는 내부 어드레스 중 일부인 iADD<4:6>를 디코딩하여 CL-제어신호(CL2 ~ CL6)를 생성한다.
한편, 전술한 바와 같은 과정에 의해 버스크랭스(BL) 및 카스레이턴시가 4로 설정된 반도체메모리소자에 액티브 커맨드(ACT) 및 로우 어드레스가 인가되면, 메모리셀어레이(10) 내 해당 워드라인이 활성화된다. 따라서, 해당 워드라인에 접속된 메모리셀이 감지증폭기블록에 의해 증폭된다.
이어, 읽기커맨드(RD) 및 컬럼 어드레스가 인가되면, 활성화된 워드라인에 접속된 메모리셀 데이터 중 컬럼 어드레스에 해당하는 데이터가 선택되어 출력된다.
그리고 출력 드라이버(50)는 선택되어 출력된 데이터를 외부소자가 원하는 레벨로 구동하고, 출력 버퍼(70)는 출력 드라이버(50)의 출력 데이터(PDO)를 해당 버퍼-제어신호(PIND0~3)에 동기시켜 버퍼링한 뒤 외부로 출력한다.
이때, 출력 버퍼(70)에 버퍼링되어 출력되는 데이터(DQ) 중 첫번째 데이터는 카스레이턴시 4를 만족하며, 버스트랭스(BL)에 따른 4개의 데이터는 각각 내부클럭(iCLK)의 라이징 에지 및 폴링 에지에 동기되어 출력된다.
이는 버퍼 제어부(60)가 읽기커맨드(RD)와 카스레이턴시를 통해 첫번째 버퍼-제어신호(PIND0)의 활성화 시점을 결정하며, 내부클럭(iCLK)의 라이징 에지 및 폴링 에지에 동기시켜 버퍼-제어신호(PIND0~3)를 출력하기 때문이다. 버퍼-제어신호(PIND0~3)는 버스트랭스(BL)에 대응하는 시간 동안 지속적으로 출력된다.
참고적으로, 카스레이턴시는 MRS입력을 통해 설정되는 것으로, 읽기커맨드(RD)의 입력으로 부터 해당 데이터가 출력될 때까지 소요되는 시간을 의미한다. 즉, 도 4에 도시된 바와 같이 카스레이턴시가 4인 경우에는 읽기커맨드(RD)의 인가로 부터 4클럭 이후인 a시점에서 해당 데이터(DQ)의 출력을 관찰할 수 있다.
또한, 버스트랭스(BL)는 MRS 입력으로 통해 결정되는 것으로, 한번의 커맨드 입력으로 출력되는 데이터의 수를 의미한다.
그러므로, 전술한 바와 같은 종래기술의 반도체메모리소자는 외부에서 인가되는 클럭과 동일한 주기를 갖는 내부클럭에 동기되어 구동된다.
한편, 테스트 장비를 통해 반도체메모리소자의 정상적인 구동 여부를 판별하는 테스트모드에서, 반도체메모리소자에 인가되는 외부클럭은 테스트 장비에 의해 인가된다. 그런데, 테스트 장비는 자체의 제약 및 특성 상 구동을 위해 저주파 클 럭을 사용하기 때문에, 반도체메모리소자는 동일한 저주파 클럭을 인가받으며 이에 동기되어 구동된다. 따라서, 반도체메모리소자는 테스트 장비에서 인가되는 클럭 보다 높은 주파수의 클럭에서 구동될 수 있음에도 불구하고, 테스트 장비의 제약에 의해 저주파에 동기되어 구동되므로 불필요하게 테스트시간이 늘어난다.
또한, 현재와 같이 고속화 추세에 의해 고주파에서도 동작 되도록 설계된 반도체메모리소자 내 메모리셀의 페일 여부를 판별하기 위해서는, 실제 구동 시와 동일한 고주파 환경에서 테스트되어야 정확한 테스트가 될 것이다. 그런데, 전술한 바와 같이 테스트 장비의 제약에 의해 저주파 환경에서 테스트가 진행되기 때문에, 실제 고주파 환경에서의 소자의 페일 여부는 판별할 수 없다. 즉, 테스트 장비의 제약에 의해 이뤄지는 저주파 환경에서의 테스트는, 고주파에서 구동되는 반도체메모리소자의 셀의 페일 여부를 판별하기에는 적절하지 못한 테스트이다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 외부에서 인가되는 클럭의 주파수와 관계없이 고주파 환경에서 소자를 테스트할 수 있는 반도체메모리소자를 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 반도체메모리소자는 외부클럭을 인가받아 내부클럭을 생성하되, 테스트신호의 활성화 시 상기 내부클럭의 주기를 1/N배로 조절하여 출력하는 내부클럭 생성수단; 외부에서 인가되는 어드레스를 상기 내부클럭에 동기시켜 내부-어드레스로 출력하기 위한 내부 어드레스 생성수단; 상기 내부-어드레스를 디코딩하여 CL-제어신호를 생성하되, 상기 테스트신호의 활성화 시 상기 CL-제어신호를 N배로 증가시켜 출력하는 CL 제어신호 생성수단; 읽기커맨드에 응답하여 데이터를 출력하기 위한 메모리셀어레이; 상기 데이터를 외부소자에서 원하는 구동력으로 공급하기 위한 출력 드라이버; 상기 출력 드라이버의 출력 데이터를 버퍼-입력제어신호에 동기시켜 버퍼링하고, 버퍼-출력제어신호에 동기시켜 외부로 출력하기 위한 출력 데이터 확장수단; 및 상기 CL-제어신호, 버스트랭스, 상기 내부클럭을 인가받아 상기 출력 데이터 확장수단을 제어하기 위한 상기 버퍼-입력제어신호 및 상기 버퍼-출력제어신호를 생성하되, 상기 테스트신호의 활성화 시 상기 버퍼-출력제어신호를 지속적으로 활성화시키는 출력 제어신호 생성수단을 구비한다.
바람직하게 상기 출력 제어신호 생성수단은, 상기 출력 제어신호 생성수단은, 상기 버퍼-입력제어신호의 활성화 시점을 상기 테스트신호와 관계없이 상기 CL-제어신호 및 상기 내부클럭을 통해 결정하며, 상기 버스트랭스에 대응하는 시간 동안 상기 버퍼-입력제어신호가 지속적으로 출력하고, 상기 버퍼-출력제어신호는 상기 테스트신호의 활성화 시 상기 CL-제어신호가 갖는 카스레이턴시가 고려된 해당 내부클럭의 라이징 에지에 동기시켜 출력하되 상기 버스트랭스를 2배로 확장한 시간동안 지속적으로 출력하며, 상기 테스트신호의 비활성화 시 항상 활성화되시키는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 5는 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도이다.
도 5를 참조하면, 본 발명의 일 실시 예에 따른 반도체메모리소자는 외부클럭(CLK, /CLK)을 인가받아 내부클럭(iCLK)을 생성하되, 테스트신호(TCKDBL)의 활성화 시 내부클럭의 주기를 1/2배로 조절하여 출력하는 내부클럭 생성부(100)와, 외부에서 인가되는 어드레스(ADD)를 내부클럭(iCLK)에 동기시켜 내부-어드레스(iADD<4:6>)로 출력하기 위한 내부 어드레스 생성부(200)와, 해당 내부-어드레스를 디코딩하여 CL-제어신호(CL)를 생성하되, 테스트신호(TCKDBL)의 활성화 시 CL-제어신호(CL)를 2배로 증가시켜 출력하는 CL 제어신호 생성부(300)와, 읽기커맨드에 응답하여 데이터를 출력하기 위한 메모리셀어레이(500)와, 데이터를 외부소자에서 원하는 구동력으로 공급하기 위한 출력 드라이버(600)와, 출력 드라이버(600)의 출력 데이터(PDO)를 버퍼-입력제어신호(PIN)에 동기시켜 버퍼링하고, 버퍼-출력제어신호(POUT)에 동기시켜 외부로 출력하기 위한 출력 데이터 확장부(700)와, CL-제어신호(CL2), 버스트랭스(BL), 내부클럭(iCLK)을 인가받아 출력 데이터 확장부(700)를 제어하기 위한 버퍼-입력제어신호(PIN) 및 버퍼-출력제어신호(POUT)를 생성하되, 테스트신호(TCKDBL)의 활성화 시 버퍼-출력제어신호(POUT)를 지속적으로 활성화시키는 출력 제어신호 생성부(400)를 구비한다.
그리고 CL 제어신호 생성부(300)는 내부 어드레스(iADD<4:6>)를 디코딩하여 내부 CL-제어신호(iCL2 ~ iCL6)를 생성하기 위한 CL 디코딩부(320)와, 테스트신호(TCKDBL)에 응답하여 내부 CL-제어신호(iCL)를 CL-제어신호(CL)로 출력하거나 내부 CL-제어신호(iCL)가 갖는 카스레이턴시에 비해 2배되는 카스레이턴시를 CL-제어신호(CL)가 갖도록 하여 출력하기 위한 선택부(340)를 구비한다.
이와같이 본 발명에 따른 반도체메모리소자는 테스트신호(TCKDBL)의 활성화 시 외부클럭(CLK)에 대해 1/2배의 주기를 갖는 내부클럭(iCLK)을 생성하는 내부클럭 생성부(100)를 구비하므로서, 테스트신호(TCKDBL)의 활성화 시에는 외부에서 인가되는 클럭에 비해 2배 빠르게 구동되도록 한다.
다음에서는 내부 클럭 생성부(100)가 외부클럭(CLK)에 대한 내부클럭(iCLK)의 주기를 1배, 또는 1/2배로 조절하기 위한 회로 구현 및 그에 따른 동작 파형을 살펴보도록 한다.
도 6은 도 5의 내부 클럭 생성부(100)의 내부 회로도이다.
도 6을 참조하면, 내부 클럭 생성부(100)는 외부클럭(CLK)과 반전된 외부클럭(/CLK)를 입력받아 외부클럭(CLK)과 동일한 주기를 갖는 제1 클럭을 출력하기 위한 버퍼(120)와, 테스트신호(TCKDBL)에 응답하여 외부클럭(CLK)에 대해 1/2배의 주기를 갖는 제2 클럭(CLK2_CLK)을 생성하기 위한 주기 조절부(140)와, 테스트신호(TCKDBL)에 응답하여 제1 및 제2 클럭(CLK2_CLK) 중 선택적으로 출력하기 위한 클럭 선택부(160)를 구비한다.
참고적으로, 테스트신호(TCKDBL)에 응답하여 인가되는 클럭(CLK)에 대해 1/2 배의 주기를 갖는 클럭(CLK2_CLK)을 생성하는 주기 조절부(140)는 본 발명자에 의해 특허 출원되었다(출원번호 20040011079). 따라서, 이에 대한 구체적 설명은 생략하도록 한다.
도 7은 도 6에 도시된 내부클럭 생성부(100)의 동작 파형도이다.
도면에 도시된 바와 같이, 주기 조절부(140)에 의해 외부클럭(CLK)에 대해 1/2배의 주기를 갖는 제2 클럭(CLK2_CLK)이 생성되며, 이는 클럭 선택부(160)에 의해 내부클럭(iCLK)으로 출력된다.
즉, 내부클럭 생성부(100)는 테스트신호(TCKDBL)의 비활성화 시에는 외부클럭(CLK)과 동일한 주기를 갖는 제1 클럭을 내부클럭(iCLK)으로 출력하며, 테스트신호(TCKDBL)의 활성화 시에는 외부클럭(CLK)에 대해 1/2배의 주기를 갖는 제2 클럭(CLK2_CLK)을 내부클럭(iCLK)으로 출력한다.
이와같이, 테스트신호(TCKDBL)의 활성화 시 외부클럭(CLK)에 비해 1/2배 주기를 갖는 내부클럭(iCLK)을 자체적으로 생성하는 반도체메모리소자의 동작을 도 8을 참조하여 살펴보도록 한다.
도 8에 도시된 바와 같이, 테스트신호(TCKDBL)가 활성화되는 경우, 내부클럭 생성부(100)에 의해 생성되는 내부클럭(iCLK)은 외부클럭(CLK)에 대해 1/2배의 주기를 갖는다.
반도체메모리소자는 내부클럭(iCLK)에 의해 동기되어 구동되므로, 액티브 커맨드(ACT) 및 읽기커맨드(RD)에 의해 메모리셀어레이(500)에서 출력되는 데이터(DQ)를 내부클럭(iCLK)을 기준으로 카스레이턴시가 4되는 시점에 외부로 출력한다. 또한, 버스트랭스(BL)에 대응하는 4개의 출력 데이터를 내부클럭(iCLK)의 라이징 에지 및 폴링 에지에 동기시켜 출력한다.
한편, 반도체메모리소자에 액티브커맨드(ACT), 읽기커맨드(RD) 및 외부클럭(CLK)을 인가하고, 이에 따라 출력되는 데이터(DQ)를 통해 셀의 페일 여부를 판별하는 테스트 장비는 외부클럭(CLK)에 의해 구동된다. 따라서, 테스트 장비는 도면에 도시된 바와 같이 외부클럭(CLK)을 기준으로 카스레이턴시가 4가되는 'b' 시점에 데이터가 감지되는지 여부를 통해 셀의 페일 여부를 판별하게 된다.
따라서, 전술한 바와 같이 내부클럭(iCLK)을 기준으로 카스레이턴시 4를 만족하는 출력 데이터(DQ)는 외부클럭(CLK)을 기준으로는 카스레이턴시 2에 출력되기 때문에, 테스트 장비는 이를 페일로 판별하게 된다.
또한, 테스트 장비는 외부클럭(CLK)의 라이징 에지 및 폴링 에지를 기준으로 데이터를 감지하기 때문에, 1/2배의 주기를 갖는 내부클럭(iCLK)의 라이징 에지 및 폴링에지에 동기되어 출력되는 데이터 중 2개만을 감지할 것이다.
그러므로, 반도체메모리소자 내에서는 1/2배의 주기를 갖는 내부클럭(iCLK)에 동기되어 구동되더라도 테스트 장비에서 정상적으로 판별되기 위해서는 출력 데이터(DQ)를 외부클럭(CLK)에 동기시켜 출력하여야 한다. 즉, 출력 데이터(DQ)가 외부클럭(CLK)을 기준으로 카스레이턴시를 만족해야 하며, 외부클럭(CLK)의 라이징 에지 및 폴링 에지에 동기되어 출력되야 한다.
전술한 바와 같이 1/2배의 주기를 갖는 내부클럭(iCLK)을 생성하여 반도체메모리소자를 구동하여도 출력 데이터(DQ)는 외부클럭(CLK)을 기준으로 출력되어야 하는데, 이에 관해서는 다음 도면 및 파형도를 통해 살펴보도록 한다.
도 9는 도 5의 내부 어드레스 생성부(200)의 내부 회로도로서, 이는 어드레스 각 비트 단위로 구비된다. 따라서, 어드레스 ADD<4>에 대한 내부 회로도를 실시 예로서 살펴보도록 한다.
도 9를 참조하면, 내부 어드레스 생성부(220)는 기준전압(VREF)에 대한 어드레스 ADD<4>의 레벨 차이를 비교하여 내부전압 레벨로 어드레스 ADD<4>를 인가받기 위한 버퍼(222)와, 내부클럭(iCLK)에 대한 셋업/홀드타임을 만족하도록 버퍼(222)의 출력신호를 지연시키기 위한 단위지연소자(224)와, 단위지연소자(224)의 출력신호를 내부클럭(iCLK)에 동기시켜 내부 어드레스 iADD<4>로 출력하기 위한 래치부(226)를 구비한다.
도 10a는 도 5의 CL 디코딩부(320)의 내부 회로도로서, 카스레이턴시를 결정하는 내부 CL-제어신호(iCL2 ~ iCL6)는 MRS 설정 시 인가되는 내부 어드레스 iADD<4:6>를 디코딩하여 결정된다.
참고적으로, CL 디코딩부(320)는 일반적인 디코더로 구현되므로, 이에 대한 구체적 설명은 생략하도록 한다.
도 10b는 도 5의 선택부(340)의 내부 회로도이다.
도 10b에 도시된 바와 같이, 선택부(340)는 테스트신호(TCKDBL)의 비활성화 시 내부 CL-제어신호(iCL2 ~ iCL6)를 그대로 CL-제어신호(CL)로 출력하며, 테스트신호(TCKDBL)의 활성화 시 내부 CL-제어신호(iCL2 ~ iCL6)가 갖는 카스레이턴시에 대해 2배의 카스레이턴시를 갖는 CL-제어신호(CL)를 출력한다. 특히, 테스트신호 (TCKDBL)에 응답하여 카스레이턴시를 2배로 하는 경우, 내부 CL-제어신호(iCL)를 2배하여 생성된 CL-제어신호(CL)는 최대 10클럭을 넘지 않는다.
도 10a 및 도 10b에 도시된 바와 같은 회로적 구현을 갖는 CL 제어신호 생성부(300)는 테스트신호(TCKDBL)가 비활성화되는 노말동작에서는 MRS 설정을 위해 인가되는 어드레스(ADD<4:6>)를 디코딩하여 이를 CL-제어신호(CL)로 출력하며, 테스트신호(TCKDBL)의 활성화 시에는 어드레스(ADD<4:6>)로 인가된 카스레이턴시에 비해 2배되는 카스레이턴시를 갖도록 CL-제어신호(CL)를 생성하여 출력한다.
도 11은 도 5의 출력 데이터 확장부(700)의 내부 회로도이다.
도 11을 참조하면, 출력 데이터 확장부(700)는 해당 버퍼-입력제어신호(PIN)에 응답하여 출력 드라이버(600)의 데이터를 래치하기 위한 제1 내지 제4 래치(710, 720, 730, 740)와, 해당 버퍼-출력제어신호(POUT)에 응답하여 해당 래치(710, 720, 730, 740)의 출력 데이터를 외부로 출력시키기 위한 제1 내지 제4 출력 제어부(750, 760, 770, 780)를 구비한다.
제1 내지 제4 래치(710, 720, 730, 740)는 동일한 회로적 구현을 가지므로, 제1 래치(710)를 예로서 살펴보도록 한다. 또한, 제1 내지 제4 출력제어부(750, 760, 770, 780)는 동일한 회로적 구현을 가지므로, 제1 출력제어부(750)를 예로서 살펴보도록 한다.
도 12a는 도 11의 제1 래치(710)의 내부 회로도로서, 제1 래치(710)는 제1 버퍼-입력제어신호(PIN0)를 반전시키기 위한 인버터(I3)와, 반전된 제1 버퍼-입력제어신호에 응답하여 데이터를 반전시켜 전달하기 위한 제1 트라이-스테이트 인버 터(TRI_ST1)와, 제1 버퍼-입력제어신호(PIN0)에 응답하여 제1 트라이-스테이트 인버터(TRI_ST1)의 출력 데이터를 래치하여 전달하기 위해 크로스 커플드된 인버터(I4) 및 제2 트라이-스테이트 인버터(TRI_ST2)를 구비한다.
따라서, 제1 래치(710)는 제1 버퍼-입력제어신호(PIN0)의 활성화 시 출력 드라이버(600)의 출력 데이터(PDO)를 입력 받고, 제1 버퍼-입력제어신호(PIN0)의 비활성화 시 인가된 데이터를 래치한다.
도 12b는 도 11의 제1 출력 제어부(750)의 내부 회로도로서, 제1 출력 제어부(750)는 제1 버퍼-출력제어신호(POUT0)를 반전시키기 위한 인버터(I5)와, 제1 래치(710)의 출력 데이터를 반전시키기 위한 인버터(I6)와, 반전된 제1 버퍼-출력제어신호(POUT0)에 응답하여 인버터(I6)의 출력을 반전시켜 외부로 출력시키기 위한 트라이-스테이트 인버터(TRI_ST3)를 구비한다.
도 12c는 도 12a 및 도 12b에 도시된 트라이-스테이드 인버터의 내부 회로도로서, 우측에 도시된 트라이-스테이트 인버터는 좌측과 같이 구현된다.
도 12c를 참조하면, 트라이-스테이트 인버터는 입력신호(IN)를 게이트 입력으로 가지며 전원전압 VDD에 자신의 소스단이 접속된 PMOS트랜지스터(PM1)와, 제1 제어신호(CINP)를 게이트 입력으로 가지며 PMOS트랜지스터(PM1)의 드레인단에 자신의 소스단이 접속되어 자신의 드레인단에 걸린 전압을 출력신호(OUT)로 출력하기 위한 PMOS트랜지스터(PM2)와, 제2 제어신호(CINN)를 게이트 입력으로 가지며 PMOS트랜지스터(PM2)의 드레인단에 자신의 드레인단이 접속된 NMOS트랜지스터(NM1)와, 입력신호(IN)를 게이트 입력으로 가지며 NMOS트랜지스터(NM1)의 소스단에 자신의 드레인단이 접속되고 전원전압 VSS의 공급단에 자신의 소스단이 접속된 NMOS트랜지스터(NM2)를 구비한다.
도 12a 내지 도 12c에 도시된 바와 같은 회로적 구현을 갖는 출력 데이터 확장부(700)는 출력 드라이버(600)의 출력 데이터를 버퍼-입력제어신호(PIN)에 응답하여 래치하고, 이를 버퍼-출력 제어신호(POUT)에 응답하여 출력한다.
여기서, 출력 제어신호 생성부(400)에 의해 생성되는 버퍼-입력제어신호(PIN)는 테스트신호(TCKDBL)에 관계없이 항상 CL-제어신호(CL) 및 내부클럭(iCLK)을 통해 활성화 시점이 결정되며, 버스트랭스(BL)에 대응하는 시간동안 지속적으로 생성된다. 반면, 버퍼-출력제어신호(POUT)는 테스트신호(TCKDBL)의 활성화 시에는 CL-제어신호(CL)에 따른 카스레이턴시가 고려되어 내부클럭(iCLK)의 라이징 에지에 동기되어 출력되되, 2배로 확장된 버스트랭스에 대응하는 시간동안 출력된다. 그리고 테스트신호(TCKDBL)의 비활성화 시에는 CL-제어신호(CL) 및 내부클럭(iCLK)과 관계없이 항상 활성화된다..
따라서, 출력 데이터 확장부(700)는 테스트신호(TCKDBL)가 비활성화되는 노말모드에서는 내부클럭(iCLK)의 라이징 에지 및 폴링 에지에 동기되어 활성화되는 버퍼-입력제어신호(PIN)에 응답하여 데이터를 래치하며, 항상 활성화된 버퍼-출력제어신호(POUT)에 응답하여 바로 외부로 데이터를 출력한다.
그리고 테스트신호(TCKDBL)가 활성화되는 테스트모드에서는 내부클럭(iCLK)의 라이징 에지 및 폴링 에지에 동기되어 활성화되는 버퍼-입력제어신호(PIN)에 응답하여 데이터를 래치하고, 내부클럭(iCLK)의 라이징 에지에 동기되어 활성화되는 버퍼-출력제어신호(POUT)에 응답하여 데이터를 외부로 출력한다.
다시 언급하면, 출력 데이터 확장부(700)는 노말모드에서는 내부클럭(iCLK)의 라이징 에지 및 폴링 에지에 동기시켜 데이터를 출력하고, 테스트모드에서는 내부클럭(iCLK)의 라이징 에지에만 동기시켜 데이터를 출력한다.
다음에서는 반도체메모리소자의 동작을 파형도를 참조하여 구체적으로 살펴보도록 한다.
도 13은 도 5에 도시된 반도체메모리소자가 테스트모드에서 갖는 동작 파형도로서, 테스트신호(TCKDBL)가 활성화된 경우이다.
먼저, 내부클럭 생성부(100)는 테스트신호(TCKDBL)에 응답하여 외부에서 인가되는 클럭(CLK)에 대해 1/2배의 주기를 갖는 내부클럭(iCLK)을 생성한다.
그리고 CL 제어신호 생성부(300)는 테스트신호(TCKDBL)에 응답하여 어드레스(ADD<4:6>)에 의해 설정된 내부 CL-제어신호(iCL2 ~ iCL6)가 갖는 카스레이턴시에 2배되는 카스레이턴시를 갖는 CL-제어신호(CL)를 출력한다. 즉, 카스레이턴시가 4로 설정된 경우에 테스트신호(TCKDBL)가 활성화되면, 카스레이턴시 8에 해당하는 CL-제어신호(CL)가 활성화된다.
이어, 액티브 커맨드(ACT) 및 로우 어드레스가 인가되면 메모리셀어레이(500) 내 해당 워드라인이 활성화어, 워드라인에 접속된 복수의 메모리셀이 비트라인 감지증폭기블록(도면에 도시되지 않음)에서 증폭된다.
이어, 읽기 커맨드(RD) 및 컬럼 어드레스가 인가되면, 비트라인 감지증폭기 블록(도면에 도시 되지 않음)에 증폭된 메모리셀의 데이터 중 컬럼 어드레스에 해 당되는 데이터가 출력된다. 출력 드라이버(600)는 데이터를 외부소자가 원하는 전류량으로 드라이빙한다.
이때, 버스트랭스(BL)에 따라 결정된 수의 데이터가 내부클럭(iCLK)의 라이징 에지 및 폴링 에지에 동기되어 출력되며, 첫번째 데이터의 출력 시점은 설정된 카스레이턴시 8에 대응하는 시점이다.
이어, 출력 데이터 확장부(700)는 내부클럭(iCLK)의 라이징 에지 및 폴링 에지에 동기되어 활성화되는 버퍼-입력제어신호(PIN)에 응답하여 출력 드라이버(700)의 데이터를 래치한다. 이후, 내부클럭(iCLK)의 라이징 에지에 동기되어 활성화되는 버퍼-출력제어신호(POUT)에 응답하여 래치된 데이터를 외부로 출력한다.
즉, 내부클럭(iCLK)의 라이징 에지에만 동기되어 출력된 데이터는 내부클럭(iCLK)에 비해 2배의 주기를 갖는 외부클럭(CLK)에 대해서 라이징 에지 및 폴링 에지에 동기된 것으로 나타난다.
또한, 테스트신호(TCKDBL)의 활성화 시 내부클럭(iCLK)을 1/2배의 주기로 빠르게 만든 만큼 카스레이턴시를 2배 증가시켜 주므로, 외부클럭(CLK)에 대해서는 동일한 카스레이턴시를 갖게 된다.
그러므로, 전술한 본 발명에 따른 반도체메모리소자는 테스트신호(TCKDBL)가 활성화되는 테스트모드에서는 내부클럭(iCLK)의 주기를 1/2배로 하여 외부클럭(CLK)이 인가되는 경우에 비해 2배 빠르게 구동되도록 한다.
그리고 구동된 이후에는 외부 테스트장비를 기준으로 데이터가 출력되도록 카스레이턴시를 2배로 증가 시켜주는데, 이는 내부클럭(iCLK)이 2배 빨라졌기 때문 이다. 이를 위해서, 내부클럭(iCLK)의 라이징 에지 및 폴링 에지에동기되어 출력되는 데이터를 래치하고, 내부클럭(iCLK)의 라이징 에지에만 동기시켜 래치된 데이터를 출력한다. 이와같이 출력된 데이터는 외부클럭(CLK)에 대한 카스레이턴시를 만족하며 외부클럭(CLK)의 라이징 에지 및 폴링 에지에 동기된다.
도 14는 도 5에 도시된 반도체메모리소자의 노말동작에서 동작 파형도로서, 테스트신호(TCKDBL)가 비활성화되는 노말동작에서 반도체메모리소자는 외부에서 인가되는 클럭(CLK)과 동일한 주기를 갖는 내부클럭(iCLK)을 생성하여 구동된다. 따라서, 카스레이턴시의 조정 또한 필요하지 않고, 인가된 어드레스(ADD<4:6>)를 디코딩하여 생성된 내부 CL-제어신호(iCL2 ~ iCL6)를 그대로 CL-제어신호(CL)로 사용한다.
한편, 전술한 본 발명에 따른 반도체메모리소자는 테스트모드 시 테스트를 수행하는 테스트장비의 자체적 제약으로 인해 저주파의 클럭이 인가되어도, 외부클럭에 대해 정수배 빠른 내부클럭을 생성하므로서, 원하는 고주파에서 동작할 수 있다.
그러므로, 본 발명에 따른 반도체메모리소자는 테스트 장비의 구동 클럭과 관계없이 실제적으로 구동되는 고주파 환경에서 테스트를 진행할 수 있어, 종래 보다 정확한 테스트가 이뤄진다.
또한, 테스트 장비가 인가하는 클럭과 관계없이 반도체메모리소자는 자체적으로 생성한 고주파의 클럭으로 구동되므로, 해당 커맨드에 의한 데이터가 출력되기 이전에도 복수의 커맨드를 인가할 수 있어 테스트시간을 줄일 수 있다.
예를 들어, 테스트장비가 커맨드를 인가하면, 반도체메모리소자는 카스레이턴시에 대응하는 데이터를 출력하기까지 계속적으로 구동되는 것이 아니라 카스레이턴시에 대응하는 시점까지 데이터를 래치한다. 따라서, 커맨드에 의한 반도체메모리소자 내 실질적인 구동 시간만을 보장한 뒤에는, 먼저 입력된 커맨드에 의한 데이터가 출력되기 이전이라도 새로운 커맨드를 인가할 수 있는 것이다.
한편, 전술한 본 발명에서는 테스트모드에서 인가되는 외부클럭에 대해 1/2배의 주기를 갖는 내부클럭을 생성하고, 카스레이턴시를 2배 증가시키는데, 이는 외부클럭이 느린 경우 자체적으로 보다 짧은 주기의 내부클럭을 생성하고 출력 시 외부클럭에 따른 카스레이턴시를 만족시키기 위한 하나의 실시 예이다.
따라서, 본 발명은 외부클럭에 대해 1/N배의 주기를 갖는 내부클럭을 생성하고, 카스레이턴시를 N배로 증가시키는 경우에도 동일한 효과를 얻을 수 있다. 또한, 1/N배의 주기를 갖는 내부클럭을 생성하는 경우 출력되는 복수의 데이터 간의 간격은 내부클럭의 한 주기에 대해 2/N배가 유지되어야 한다.
또한, 전술한 로우 어드레스 및 컬럼 어드레스는 각각 액티브커맨드와 읽기 커맨드 등과 같이 인가되는 어드레스를 의미한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 외부소자에서 인가되는 외부클럭의 주기와 관계없이, 원하는 N배의 내부클럭을 생성하여 고주파에서 구동되도록 하여 보다 실제적인 테스트가 가능하도록 한다. 또한, 내부클럭의 주파수를 빠르게 하므로서, 커맨드에 의해 발생되는 구동에 소요되는 초소한의 시간을 보장한 뒤 새로운 커맨드를 인가할 수 있어 테스트시간을 줄일 수 있다.

Claims (11)

  1. 외부클럭을 인가받아 내부클럭을 생성하되, 테스트신호의 활성화 시 상기 내부클럭의 주기를 1/N배로 조절하여 출력하는 내부클럭 생성수단;
    외부에서 인가되는 어드레스를 상기 내부클럭에 동기시켜 내부-어드레스로 출력하기 위한 내부 어드레스 생성수단;
    상기 내부-어드레스를 디코딩하여 카스레이턴시(CL)-제어신호를 생성하되, 상기 테스트신호의 활성화 시 상기 CL-제어신호를 N배로 증가시켜 출력하는 CL 제어신호 생성수단;
    읽기커맨드에 응답하여 데이터를 출력하기 위한 메모리셀어레이;
    상기 데이터를 외부소자에서 원하는 구동력으로 공급하기 위한 출력 드라이버;
    상기 출력 드라이버의 출력 데이터를 버퍼-입력제어신호에 동기시켜 버퍼링하고, 버퍼-출력제어신호에 동기시켜 외부로 출력하기 위한 출력 데이터 확장수단; 및
    상기 CL-제어신호, 버스트랭스, 상기 내부클럭을 인가받아 상기 출력 데이터 확장수단을 제어하기 위한 상기 버퍼-입력제어신호 및 상기 버퍼-출력제어신호를 생성하되, 상기 테스트신호의 활성화 시 상기 버퍼-출력제어신호를 지속적으로 활성화시키는 출력 제어신호 생성수단
    을 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 출력 제어신호 생성수단은,
    상기 버퍼-입력제어신호의 활성화 시점을 상기 테스트신호와 관계없이 상기 CL-제어신호 및 상기 내부클럭을 통해 결정하며, 상기 버스트랭스에 대응하는 시간 동안 상기 버퍼-입력제어신호가 지속적으로 출력하고,
    상기 버퍼-출력제어신호는 상기 테스트신호의 활성화 시 상기 CL-제어신호가 갖는 카스레이턴시가 고려된 해당 내부클럭의 라이징 에지에 동기시켜 출력하되 상기 버스트랭스를 2배로 확장한 시간동안 지속적으로 출력하며, 상기 테스트신호의 비활성화 시 항상 활성화되시키는 것을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 내부클럭 생성수단은,
    상기 외부클럭과 반전된 상기 외부클럭을 입력받아 상기 외부클럭과 동일한 주기를 갖는 제1 클럭을 생성하기 위한 버퍼와,
    상기 테스트신호에 응답하여 상기 외부클럭에 대해 1/N배의 주기를 갖는 제2 클럭을 생성하기 위한 주기 조절부와,
    상기 테스트신호에 응답하여 상기 제1 및 제2 클럭 중 선택적으로 상기 내부클럭으로 출력하기 위한 클럭 선택부
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  4. 제3항에 있어서,
    CL 제어신호 생성수단은,
    상기 테스트신호가 비활성화되는 노말동작에서는 MRS 설정을 위해 인가되는 상기 어드레스를 디코딩하여 상기 CL-제어신호로 출력하며,
    상기 테스트신호의 활성화 시에는 상기 어드레스로 설정된 카스레이턴시에 비해 N배되는 카스레이턴시를 갖는 상기 CL-제어신호를 생성하여 출력하는 것
    을 특징으로 하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 CL 제어신호 생성수단은,
    상기 내부 어드레스를 디코딩하여 상기 내부 CL-제어신호를 생성하기 위한 CL 디코딩부와,
    싱기 테스트신호에 응답하여 상기 내부 CL-제어신호를 상기 CL-제어신호로 출력하거나, 상기 내부 CL-제어신호가 갖는 카스레이턴시에 비해 N배되는 카스레이턴시를 상기 CL-제어신호가 갖도록 하여 출력하기 위한 선택부
    를 구비하는 반도체메모리소자.
  6. 제5항에 있어서,
    출력 데이터 확장수단은,
    상기 테스트신호가 비활성화되는 노말모드에서는 상기 내부클럭의 라이징 에지 및 폴링 에지에 동기시켜 데이터를 출력하고,
    상기 테스트신호가 활성화되는 테스트모드에서는 상기 내부클럭이 갖는 주기에 대해 2/N의 간격을 갖도록 상기 내부클럭에 동기시켜 데이터를 출력하는 것을 특징으로 하는 반도체메모리소자.
  7. 제6항에 있어서,
    상기 출력 제어신호 생성수단은,
    상기 테스트신호의 논리레벨에 관계없이 상기 CL-제어신호 및 상기 내부클럭을 통해 상기 버퍼-입력제어신호의 활성화 시점을 결정하고,
    상기 테스트신호의 활성화 시 상기 CL-제어신호에 따른 카스레이턴시가 고려된 상기 내부클럭의 라이징 에지에 동기시켜 상기 버퍼-출력제어신호를 출력하며, 상기 테스트신호의 비활성화 시에는 상기 CL-제어신호 및 상기 내부클럭과 관계없이 항상 활성화시키는 것을 특징으로 하는 반도체메모리소자.
  8. 제7항에 있어서,
    상기 출력 데이터 확장수단은,
    상기 해당 버퍼-입력제어신호에 응답하여 상기 출력 드라이버의 데이터를 래치하기 위한 제1 내지 제4 래치와,
    상기 해당 버퍼-출력제어신호에 응답하여 상기 제1 내지 제4 래치의 해당 출력 데이터를 외부로 출력시키기 위한 제1 내지 제4 출력 제어부
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  9. 제8항에 있어서,
    상기 제1 래치는,
    제1 버퍼-입력제어신호의 활성화 시 상기 출력 드라이버의 데이터를 입력 받고, 상기 제1 버퍼-입력제어신호의 비활성화 시 인가된 데이터를 래치하는 것을 특징으로 하는 반도체메모리소자.
  10. 제9항에 있어서,
    상기 제1 래치는,
    제1 버퍼-입력제어신호를 반전시키기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호에 응답하여 데이터를 반전시켜 전달하기 위한 제1 트라이-스테이트 인버터와,
    상기 제1 버퍼-입력제어신호에 응답하여 상기 제1 트라이-스테이트 인버터의 출력 데이터를 래치하여 전달하기 위해 크로스 커플드된 제2 인버터 및 제2 트라이-스테이트 인버터
    를 구비하는 반도체메모리소자.
  11. 제10항에 있어서,
    상기 제1 출력 제어부는,
    상기 제1 버퍼-출력제어신호를 반전시키기 위한 제2 인버터와,
    상기 제1 래치의 출력 데이터를 반전시키기 위한 제3 인버터와,
    상기 제2 인버터의 출력신호에 응답하여 상기 제3 인버터의 출력을 반전시켜 외부로 출력시키기 위한 제3 트라이-스테이트 인버터를 구비하는 것을 특징으로 하는 반도체메모리소자.
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