KR100866147B1 - 컬럼 선택 제어 회로 및 컬럼 선택 신호 생성 방법 - Google Patents
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Abstract
본 발명은 반도체 회로에 관한 것으로, 더욱 상세하게는 컬럼 선택 신호를 제공하는 컬럼 선택 제어 회로 및 컬럼 선택 신호 생성 방법에 관하여 개시한다. 개시된 본 발명은 제 1 컬럼 선택 펄스에 동기되는 클럭 신호에 의해 생성되는 클럭 주기 펄스를 일정한 클럭 주기로 시프트시켜 제 2 컬럼 선택 펄스를 생성하는 컬럼 선택 펄스 생성부; 및 상기 제 1 및 제 2 컬럼 선택 펄스에 각각 동기되는 컬럼 선택 신호를 출력하는 컬럼 선택 신호 출력부;를 포함하고, 제 1 컬럼 선택 펄스에 동기되는 클럭 신호에 의해 생성된 펄스를 일정한 클럭 주기로 쉬프트시켜 제 2 컬럼 선택 펄스를 생성함으로써, 직병렬 방식에서 데이터 출력 마진을 개선하여 데이터 출력 불량을 방지하는 효과가 있다.
Description
본 발명은 반도체 회로에 관한 것으로, 더욱 상세하게는 컬럼 선택 신호를 제공하는 컬럼 선택 제어 회로 및 컬럼 선택 신호 생성 방법에 관한 것이다.
일반적으로, 반도체 메모리는 액티브(Active) 명령에 의해 워드라인을 인에이블시키고, 리드 또는 라이트 명령에 의해 컬럼 선택 신호를 인에이블시켜 메모리 셀의 데이터를 리드하거나 메모리 셀로 데이터를 라이트 한다. 즉, 컬럼 선택 신호는 비트 라인 감지 증폭기와 로컬 라인 간의 데이터를 전송시키는 신호이다.
한편, 반도체 메모리는 고속 동작을 수행하기 위해 동시에 입출력되는 데이터의 비트 수를 증가시키고 있다. 그러나, 동시에 입출력되는 데이터의 비트 수에 비례하여 글로벌 라인을 증가시키면, 반도체 메모리의 면적과 생산 비용이 증가하는 문제가 발생한다.
이를 보완하기 위한 방안으로, 직병렬 방식(Serial to Diserial : SEDES)을 사용한다. 직병렬 방식(SEDES)은 동시에 입출력되는 데이터의 비트 수를 나누어 순 차적으로 글로벌 라인으로 전송하는 방식이다. 예를 들어, 동시에 8 비트 데이터 DATA<0:7>를 출력하는 경우, 4 비트씩 나뉘어 4개의 글로벌 라인에 순차적으로 전송함으로써 글로벌 라인의 수를 감소시킬 수 있다.
종래의 컬럼 선택 제어 회로는, 직병렬 방식(SEDES)으로 데이터 DATA<0:7>를 출력하기 위해 종래의 컬럼 선택 신호를 제 1 컬럼 선택 신호 F_YI라고 하면, 제 1 컬럼 선택 신호 F_YI를 일정한 시간(tD) 지연시켜 제 2 컬럼 선택 신호 S_YI를 출력하였다.
도 1을 참조하면, 종래의 컬럼 선택 제어 회로는 클럭 신호 CLK에 동기되어 제 1 컬럼 선택 신호 F_YI를 인에이블시키고, 일정한 시간(tD) 이후에 제 2 컬럼 선택 신호 S_YI를 인에이블시킨다.
예컨대, 글로벌 라인 GIO_04는 제 1 컬럼 선택 신호 F_YI에 의해 데이터 DATA<0>이 실리고, 제 2 컬럼 선택 신호 S_YI에 의해 데이터 DATA<4>가 실린다.
통상적으로, 반도체 메모리는 제품마다 규정된 컬럼 억세스 스트로브 신호 간의 지연 시간 tCCD(CAS to CAS Delay Time)을 충족시켜야 한다. 예를 들어, DDR3 DRAM의 tCCD가 4tCK이면, 데이터 DATA<0:7>는 4tCK 이내에 출력이 완료되어야 한다.
그러므로, 직병렬 방식(SEDES)으로 데이터 DATA<0:7>를 출력하는 경우, 제 1 컬럼 선택 신호 F_YI가 인에이블되고 2tCK 이내에 제 2 컬럼 선택 신호 S_YI가 인에이블됨이 바람직하다.
그러나, 종래의 컬럼 선택 제어 회로는 클럭 주기에 무관하게 제 1 컬럼 선 택 신호 F_YI를 일정한 시간(tD) 지연시켜 제 2 컬럼 선택 신호 S_YI를 출력하므로, 클럭 신호의 주기가 짧아지는 고주파에서 규정된 tCCD를 충족시키지 못하는 문제점이 있다.
도 2를 참조하면, 클럭 주기가 짧아져 제 1 컬럼 선택 신호 F_YI를 지연시키는 일정한 시간(tD)이 2tCK 보다 커지면, 제 2 컬럼 선택 신호 S_YI에 의해 데이터 DATA<4:7>를 출력시키기 위한 마진을 확보하기 어려우므로 데이터 출력 불량이 발생할 수 있다.
본 발명은 클럭 주기에 상응하여 컬럼 선택 신호의 출력 시점을 제어하는 컬럼 선택 제어 회로를 제공함으로써 직병렬 방식에서 데이터 출력 마진을 충분히 확보하여 데이터 출력 불량을 방지하고자 한다.
제 1 컬럼 선택 펄스에 동기되는 클럭 신호에 의해 생성되는 클럭 주기 펄스를 일정한 클럭 주기로 시프트시켜 제 2 컬럼 선택 펄스를 생성하는 컬럼 선택 펄스 생성부; 및 상기 제 1 및 제 2 컬럼 선택 펄스에 각각 동기되는 컬럼 선택 신호를 출력하는 컬럼 선택 신호 출력부;를 포함한다.
상기 컬럼 선택 펄스 생성부는, 상기 제 1 컬럼 선택 펄스에 동기되며 상기 클럭 신호의 클럭 주기에 대응되는 펄스 폭을 갖는 상기 클럭 주기 펄스를 생성하는 클럭 주기 펄스 생성부; 상기 클럭 주기 펄스를 상기 클럭 신호에 동기시켜 상 기 일정한 클럭 주기로 시프트시킨 쉬프트 펄스를 출력하는 쉬프트부; 및 상기 쉬프트 펄스에 동기되며 소정의 펄스 폭을 갖는 상기 제 2 컬럼 선택 펄스를 출력하는 펄스 생성부;를 포함한다.
상기 컬럼 선택 펄스 생성부는, 외부 클럭 신호를 인가받아 클럭 주기를 검출하고 상기 클럭 신호를 출력하는 클럭 주기 검출부를 더 포함한다.
상기 쉬프트부는, 상기 일정한 클럭 주기에 대응하여 연속으로 상기 클럭 주기 펄스를 쉬프트시켜 상기 쉬프트 펄스를 출력하는 다수의 쉬프터를 포함한다.
싱기 펄스 생성부는, 상기 쉬프트 펄스에 동기되는 펄스를 출력하는 펄스 출력부; 및 상기 펄스 출력부의 출력을 래치하고, 상기 래치된 펄스의 폭을 조절하여 상기 제 2 컬럼 선택 펄스를 출력하는 지연 래치부;를 포함한다.
상기 펄스 출력부는, 상기 쉬프트 펄스를 반전 지연시키는 제 1 지연부; 및
상기 쉬프트 펄스와 상기 제 1 지연부의 출력을 입력받아 상기 펄스를 출력하는 제 1 낸드게이트;를 포함한다.
상기 지연 래치부는, 상기 펄스 출력부의 출력에 동기하여 인에이블되고, 제어 신호에 의해 디스에이블되는 상기 제 2 컬럼 선택 펄스를 출력하는 래치부; 상기 래치부의 출력을 반전 지연시켜 상기 제어 신호를 출력하는 제 2 지연부; 및 리셋 신호에 의해 상기 래치부를 초기화시키는 초기화부;를 포함한다.
상기 초기화부는 상기 래치부와 접지 전압을 공급하는 전원단 사이에 연결되고, 상기 리셋 신호에 의해 제어되는 NMOS 트랜지스터를 포함한다.
상기 컬럼 선택 신호 출력부는, 상기 제 1 컬럼 선택 펄스와 상기 제 2 컬럼 선택 펄스를 입력받는 노아게이트; 및 상기 노아게이트의 출력을 반전시켜 상기 컬럼 선택 신호를 출력하는 제 1 인버터;를 포함한다.
본 발명의 컬럼 제어 신호 생성 방법은, 제 1 컬럼 선택 펄스에 동기되는 클럭 신호에 의해 클럭 주기 펄스를 생성하고, 상기 클록 주기 펄스를 일정한 클럭 주기로 시프트시켜 제 2 컬럼 선택 펄스를 생성하는 단계; 및 상기 제 1 및 제 2 컬럼 선택 펄스에 각각 동기되는 컬럼 선택 신호를 출력하는 단계;를 포함한다.
상기 제 2 컬럼 선택 펄스 생성 단계는, 상기 제 1 컬럼 선택 펄스에 동기되며 상기 클럭 신호의 클럭 주기에 대응되는 펄스 폭을 갖는 상기 클럭 주기 펄스를 생성하는 단계; 상기 클럭 주기 펄스를 상기 클럭 신호에 동기시켜 상기 일정한 클럭 주기로 시프트시킨 쉬프트 펄스를 생성하는 단계; 및 상기 쉬프트 펄스에 동기되며 소정의 펄스 폭을 갖는 상기 제 2 컬럼 선택 펄스를 출력하는 단계;를 포함한다.
상기 제 2 컬럼 선택 펄스는, 상기 쉬프트 펄스에 동기되는 펄스에 의해 인에이블되고, 상기 제 2 컬럼 선택 펄스를 지연시킨 신호에 의해 디스에이블됨이 바람직하다.
본 발명은 제 1 컬럼 선택 펄스에 동기되는 클럭 신호에 의해 생성된 펄스를 정해진 클럭 주기로 쉬프트시켜 제 2 컬럼 선택 펄스를 제공함으로써 직병렬 방식에서 데이터 출력 마진을 개선한다.
또한, 본 발명은 상기 직병렬 방식에서 데이터 출력 마진을 개선함으로써 데 이터 출력 불량을 방지한다.
본 발명은 직병렬 방식(SEDES) 사용되는 제 2 컬럼 선택 신호 S_YI를 클럭 주기에 상응하여 생성하는 컬럼 선택 제어 회로에 관하여 개시한다.
도 3을 참조하면, 본 발명의 실시예에 따른 컬럼 선택 제어 회로는, 제 1 컬럼 선택 펄스 F_YI에 동기되는 클럭 신호 CLK에 의해 생성되는 클럭 주기 펄스 PL을 정해진 클럭 주기 n*tCK로 시프트시켜 제 2 컬럼 선택 펄스 S_YI를 생성하는 컬럼 선택 펄스 생성부(10)와, 제 1 컬럼 선택 펄스 F_YI 및 제 2 컬럼 선택 펄스 S_YI에 각각 동기되는 컬럼 선택 신호 0_YI를 출력하는 컬럼 선택 신호 출력부(30)를 포함한다.
여기서, n은 자연수이며, DDR3 DRAM에서 tCCD가 4tCK인 경우 n은 2로 설정함이 바람직하다. 이하, n을 2로 설정하고 설명한다.
계속하여, 도 3을 참조하면, 컬럼 선택 펄스 생성부(10)는 클럭 주기 검출부(12), 클럭 주기 펄스 생성부(14), 쉬프트부(16) 및 펄스 생성부(18)를 포함한다.
클럭 주기 검출부(12)는 외부 클럭 신호 EXT_CLK를 인가받아 tCK가 일정한 클럭 신호 CLK를 출력한다.
클럭 주기 펄스 생성부(14)는 제 1 컬럼 선택 펄스 F_YI에 동기되는 클럭 신호 CLK에 의해 1tCK에 대응되는 원샷 펄스 폭을 갖는 클럭 주기 펄스 PL을 생성한다.
쉬프트부(16)는 클럭 주기 펄스 PL를 클럭 신호 CLK에 순차적으로 동기시켜 일정한 클럭 주기 즉, 2tCK로 시프트시킨 쉬프트 펄스 CPL를 출력한다. 여기서, 쉬프트부(16)는 클럭 주기 펄스 PL를 2tCK에 대응하여 연속으로 쉬프트시키는 2개의 쉬프터(미도시)를 포함함이 바람직하다.
펄스 생성부(18)는 쉬프트 펄스 CPL에 동기되며 소정의 펄스 폭을 갖는 제 2 컬럼 선택 펄스 S_YI를 출력한다.
도 4를 참조하면, 펄스 생성부(18)는 펄스 출력부(20) 및 지연 래치부(22)를 포함한다.
펄스 출력부(20)는 쉬프트 펄스 CPL를 반전 지연시키는 지연부(21) 및 쉬프트 펄스 CPL과 지연부(21)의 출력 A를 입력받아 쉬프트 펄스 CPL에 동기되는 펄스 B를 출력하는 낸드게이트(ND1)를 포함한다.
지연 래치부(22)는 래치부(23), 지연부(25) 및 초기화부(27)를 포함하고, 펄스 출력부(20)에서 출력되는 펄스 B를 래치하고, 래치된 펄스의 폭을 조절하여 제 2 컬럼 선택 펄스 S_YI를 출력한다.
래치부(23)는 낸드게이트(ND2, ND3)를 포함한다.
낸드게이트(ND2)는 펄스 B와 낸드게이트(ND3)의 출력을 입력받고 펄스 B에 동기되어 인에이블되는 제 2 컬럼 선택 펄스 S_YI를 출력한다.
낸드게이트(ND3)는 낸드게이트(ND2)의 출력과 낸드게이트(ND2)의 출력을 반전 지연시킨 제어 신호 C를 입력받는다.
지연부(25)는 낸드게이트(ND2)의 출력을 반전 지연시켜 제어 신호 C를 출력 한다.
초기화부(27)는 낸드게이트(ND2)의 출력단과 접지 전압을 공급하는 전원단 VSS에 연결되며, 게이트로 리셋 신호 RST를 인가받아 래치부(22)를 초기화시키는 NMOS 트랜지스터(N1)를 포함한다.
펄스 생성부(18)는 쉬프트 펄스 CPL에 동기되며 지연부(25)에 의한 지연 폭 펄스 폭으로 하는 제 2 컬럼 선택 펄스 S_YI를 출력한다. 여기서, 지연부(25)에 의한 지연 폭은 데이터를 인식할 수 있도록 조절됨이 바람직하다.
즉, 쉬프트 펄스 CPL은 제 1 컬럼 선택 펄스 F_YI와 정해진 일정한 클럭 주기 만큼의 위상차를 갖으므로, 이에 동기되어 출력되는 제 2 컬럼 선택 펄스 S_YI는 클럭 신호 CLK가 가변되더라도 제 1 컬럼 선택 펄스 F_YI와 일정한 클럭 주기의 위상차를 갖게 된다.
도 5를 참조하면, 컬럼 선택 신호 출력부(30)는 노아게이트(NOR1)와 인버터(IV1)를 포함한다.
노아게이트(NOR1)는 제 1 컬럼 선택 펄스 F_YI와 제 2 컬럼 선택 펄스 S_YI를 입력받고, 인버터(IV1)는 노아게이트(NOR1)의 출력을 반전 구동 컬럼 선택신호 O_YI를 출력한다.
도 6을 참조하면, 본 발명의 실시예에 따른 컬럼 선택 제어 회로는, 제 1 컬럼 선택 펄스 F_YI를 클럭 신호 CLK에 동기시켜 인에이블시키고, 일정한 클럭 주기(여기서는 2tCK로 함) 이후에 클럭 신호 CLK에 동기되는 제 2 컬럼 선택 펄스 S_YI를 인에이블시키며, 상기 제 1 및 제 2 컬럼 선택 펄스 F_YI, S_YI에 의해 컬 럼 선택 신호 O_YI를 출력한다.
구체적으로, 컬럼 어드레스 및 리드 또는 라이트 명령에 의해 생성되는 제 1 컬럼 선택 펄스 F_YI는 클럭 신호 CLK에 동기되어 출력된다.
클럭 주기 펄스 PL은 제 1 컬럼 선택 펄스 F_YI와 동기된 클럭 신호 CLK에 의해 1 tCK의 펄스 폭을 갖는 원샷 펄스로 생성된다.
쉬프트 펄스 CPL는 클럭 주기 펄스 PL을 클럭 신호 CLK에 동기시켜 일정한 클럭 주기 2tCK 만큼 쉬프트시켜 출력된다.
펄스 A는 쉬프트 펄스 CPL를 반전 지연시켜 출력되고, 펄스 B는 쉬프트 펄스 CPL에 동기되며, 쉬프트 펄스 CPL의 지연 폭에 대응되는 펄스 폭을 갖는다.
제 2 컬럼 선택 펄스 S_YI는 펄스 B에 동기되어 인에이블되고, 제 2 컬럼 선택 펄스 S_YI를 반전 지연시킨 제어 신호 C에 의해 동기되어 디스에이블된다.
컬럼 선택 신호 O_YI는 제 1 및 제 2 컬럼 선택 펄스 F_YI, S_YI에 각각 대응하여 인에이블된다. 즉, 컬럼 선택 신호 O_YI는 제 1 및 제 2 컬럼 선택 펄스 F_YI, S_YI 중 어느 하나라도 인에이블되면 그에 대응하여 인에이블된다.
리셋 신호 RST는 제 1 컬럼 선택 펄스 F_YI가 인에이블되기 전에 소정시간 동안 하이 펄스로 인가된다.
이와 같이, 본 발명의 컬럼 선택 제어 회로는, 클럭 주기에 상응하여 제 2 컬럼 선택 펄스 S_YI를 생성하므로, 제품별 tCCD를 충족시키며, 데이터 출력 마진이 확보되어 데이터 출력 불량을 개선할 수 있다.
도 1은 종래 기술에 따른 컬럼 선택 제어 회로에서 생성된 컬럼 선택 신호에 의해 데이터를 출력시키는 타이밍도.
도 2는 고주파에서 종래 기술에 따른 컬럼 선택 제어 회로에서 생성된 컬럼 선택 신호에 의해 데이터를 출력시키는 타이밍도.
도 3은 본 발명의 실시예에 따른 컬럼 선택 제어 회로의 블록 구성도.
도 4는 도 3의 제 2 컬럼 선택 펄스 생성부의 상세 회로도.
도 5는 도 3의 컬럼 선택 신호 출력부의 상세 회로도.
도 6은 본 발명의 실시예에 따른 컬럼 선택 제어 회로에서 생성된 컬럼 선택 신호의 파형도.
Claims (12)
- 제 1 컬럼 선택 펄스에 동기되는 클럭 신호에 의해 생성되는 클럭 주기 펄스를 일정한 클럭 주기로 시프트시켜 제 2 컬럼 선택 펄스를 생성하는 컬럼 선택 펄스 생성부; 및상기 제 1 및 제 2 컬럼 선택 펄스에 각각 동기되는 컬럼 선택 신호를 출력하는 컬럼 선택 신호 출력부;를 포함함을 특징으로 하는 컬럼 선택 제어 회로.
- 제 1 항에 있어서,상기 컬럼 선택 펄스 생성부는,상기 제 1 컬럼 선택 펄스에 동기되며 상기 클럭 신호의 클럭 주기에 대응되는 펄스 폭을 갖는 상기 클럭 주기 펄스를 생성하는 클럭 주기 펄스 생성부;상기 클럭 주기 펄스를 상기 클럭 신호에 동기시켜 상기 일정한 클럭 주기로 시프트시킨 쉬프트 펄스를 출력하는 쉬프트부; 및상기 쉬프트 펄스에 동기되며 소정의 펄스 폭을 갖는 상기 제 2 컬럼 선택 펄스를 출력하는 펄스 생성부;를 포함하는 컬럼 선택 제어 회로.
- 제 2 항에 있어서,상기 컬럼 선택 펄스 생성부는,외부 클럭 신호를 인가받아 클럭 주기를 검출하고 상기 클럭 신호를 출력하는 클럭 주기 검출부를 더 포함하는 컬럼 선택 제어 회로.
- 제 2 항에 있어서,상기 쉬프트부는,상기 일정한 클럭 주기에 대응하여 연속으로 상기 클럭 주기 펄스를 쉬프트시켜 상기 쉬프트 펄스를 출력하는 다수의 쉬프터를 포함하는 컬럼 선택 제어 회로.
- 제 2 항에 있어서,상기 펄스 생성부는,상기 쉬프트 펄스에 동기되는 펄스를 출력하는 펄스 출력부; 및상기 펄스 출력부의 출력을 래치하고, 상기 래치된 펄스의 폭을 조절하여 상기 제 2 컬럼 선택 펄스를 출력하는 지연 래치부;를 포함하는 컬럼 선택 제어 회로.
- 제 5 항에 있어서,상기 펄스 출력부는,상기 쉬프트 펄스를 반전 지연시키는 지연부; 및상기 쉬프트 펄스와 상기 지연부의 출력을 입력받아 상기 펄스를 출력하는 낸드게이트;를 포함하는 컬럼 선택 제어 회로.
- 제 5 항에 있어서,상기 지연 래치부는,상기 펄스 출력부의 출력에 동기하여 인에이블되고, 제어 신호에 의해 디스에이블되는 상기 제 2 컬럼 선택 펄스를 출력하는 래치부;상기 래치부의 출력을 반전 지연시켜 상기 제어 신호를 출력하는 제 2 지연부; 및리셋 신호에 의해 상기 래치부를 초기화시키는 초기화부;를 포함하는 컬럼 선택 제어 회로.
- 제 7 항에 있어서,상기 초기화부는 상기 래치부와 접지 전압을 공급하는 전원단 사이에 연결되고, 상기 리셋 신호에 의해 제어되는 NMOS 트랜지스터를 포함하는 컬럼 선택 제어 회로.
- 제 1 항에 있어서,상기 컬럼 선택 신호 출력부는,상기 제 1 컬럼 선택 펄스와 상기 제 2 컬럼 선택 펄스를 입력받는 노아게이트; 및상기 노아게이트의 출력을 반전시켜 상기 컬럼 선택 신호를 출력하는 인버터;를 포함하는 컬럼 선택 제어 회로.
- 제 1 컬럼 선택 펄스에 동기되는 클럭 신호에 의해 클럭 주기 펄스를 생성하고, 상기 클록 주기 펄스를 일정한 클럭 주기로 시프트시켜 제 2 컬럼 선택 펄스를 생성하는 단계; 및상기 제 1 및 제 2 컬럼 선택 펄스에 각각 동기되는 컬럼 선택 신호를 출력하는 단계;를 포함함을 특징으로 하는 컬럼 선택 신호 생성 방법.
- 제 10 항에 있어서,상기 제 2 컬럼 선택 펄스 생성 단계는,상기 제 1 컬럼 선택 펄스에 동기되며 상기 클럭 신호의 클럭 주기에 대응되는 펄스 폭을 갖는 상기 클럭 주기 펄스를 생성하는 단계;상기 클럭 주기 펄스를 상기 클럭 신호에 동기시켜 상기 일정한 클럭 주기로 시프트시킨 쉬프트 펄스를 생성하는 단계; 및상기 쉬프트 펄스에 동기되며 소정의 펄스 폭을 갖는 상기 제 2 컬럼 선택 펄스를 출력하는 단계;를 포함하는 컬럼 선택 신호 생성 방법.
- 제 11 항에 있어서,상기 제 2 컬럼 선택 펄스는,상기 쉬프트 펄스에 동기되는 펄스에 의해 인에이블되고, 상기 제 2 컬럼 선택 펄스를 지연시킨 신호에 의해 디스에이블됨을 특징으로 하는 컬럼 선택 신호 생성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070102814A KR100866147B1 (ko) | 2007-10-11 | 2007-10-11 | 컬럼 선택 제어 회로 및 컬럼 선택 신호 생성 방법 |
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| KR100866147B1 true KR100866147B1 (ko) | 2008-10-31 |
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ID=40177862
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Citations (3)
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|---|---|---|---|---|
| KR19990038915A (ko) * | 1997-11-07 | 1999-06-05 | 윤종용 | 반도체 메모리 장치의 칼럼 선택 신호 제어기 및 칼럼 선택제어 방법 |
| KR20050031679A (ko) * | 2003-09-30 | 2005-04-06 | 삼성전자주식회사 | 칼럼 선택 신호 제어 방법 및 칼럼 선택 신호 제어 회로 |
| KR20050052743A (ko) * | 2003-12-01 | 2005-06-07 | 삼성전자주식회사 | 반도체 메모리 장치 및 그의 기입 제어 방법 |
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2007
- 2007-10-11 KR KR1020070102814A patent/KR100866147B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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