KR100753100B1

KR100753100B1 - 반도체 메모리 장치의 지연고정루프

Info

Publication number: KR100753100B1
Application number: KR1020050125353A
Authority: KR
Inventors: 김경훈
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-09-29
Filing date: 2005-12-19
Publication date: 2007-08-31
Also published as: TW200713331A; KR20070036560A; CN1941172B; CN1941172A; TWI309837B

Abstract

본 발명은 파워다운(power down mode)이나 셀프리프레쉬(self refresh)모드뿐만 아니라, 노말 모드(normal mode) 동작에서도 실제로 클럭이 쓰이는 필요한 구간 이외의 구간에 대하여 의미없이 DLL클럭이 토글링되는 것을 방지하여 반도체 메모리 소자의 동작 전류를 줄여주기 위한 지연고정루프를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, DLL클럭을 드라이빙하는 DLL드라이버와, 컬럼 액세스 모드에 관련된 정보를 갖는 신호에 응답하여 상기 DLL드라이버의 구동을 제어하기 위한 제어신호를 생성하는 DLL드라이버 제어부를 구비하는 반도체 메모리 장치의 지연고정루프반도체 메모리 장치의 지연고정루프가 제공된다.

DLL, DLL 드라이버, DLL 드라이버 제어부, 카운터부

Description

반도체 메모리 장치의 지연고정루프{DELAY LOCKED LOOP IN SEMICONDUCTOR MEMORY DEVICE}

도 1는 종래기술에 따른 DLL장치의 블럭 구성도.

도 2는 종래의 DLL 클럭 드라이버 제어부의 회로도.

도 3은 본 발명에 따른 지연고정루프(DLL)장치의 블럭구성도.

도 4는 본 발명의 DLL 클럭 드라이버 제어부의 세부 구성 블럭도.

도 5는 비교부(330)의 일 실시 회로도.

도 6은 SR래치(340)의 일 실시 회로도.

도 7은 DLL클럭생성부(500)의 세부 블럭 구성도.

도 8은 본 발명에 따른 DLL드라이버 제어방법을 설명하기 위한 타이밍도.

<도면의 주요부분에 대한 부호 설명>

200: DLL 드라이버

100: DLL 드라이버 제어부

500: DLL 클럭 생성부

본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 지연고정루프(DLL, Delay Locked Loop)에 관한 것이다.

DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)과 같이 고속으로 동작하는 동기식 반도체 메모리 장치에서는 데이터를 외부클럭과 동기 시켜 전송한다. 고속동작을 수행함에 있어서 클럭의 동기는 필수적이다. 고정 지연 루프(DLL)는 디램 외부에서 입력되는 클럭을 바탕으로 디램 내부에서 외부로 나가는 데이터의 타이밍을 제어 하여 데이터를 클럭과 동기시켜 주는 역할을 하는데 이를 위하여 반도체 내에 이를 장착하게 된다. 결과적으로 이 고정 지연 루프(DLL)는 외부클럭을 입력으로 받아 현재의 클럭보다 동일한 시점에 데이터를 출력시키는 역할을 한다.

도 1는 종래기술에 따른 DLL장치의 블럭 구성도이다.

도 2에는 종래의 DLL 클럭 드라이버 제어부(100)의 회로도가 도시되어 있다.

도 1을 참조하면 종래의 DLL장치는 클럭버퍼, 지연라인, 위상비교기, 지연제어부, 및 지연복제모델등으로 구성되어 위상갱신(UPDATE)을 수행함으로서 외부클럭에 위상 동기된 DLL클럭(irclk, ifclk)을 생성하는 DLL(300)과 내부클럭신호(irclk, ifclk)를 드라이빙하는 DLL드라이버(200)와, DLL드라이버의 구동을 온/오프 제어하는 DLL드라이버 제어부(100)를 구비한다. 특히 DLL드라이버 제어부(100)는 파워다운모드에 진입여부를 알려주는 신호(PDM)와 셀프 리프레쉬에 관한 정보를 담고 있는 신호(SREF)를 입력으로 하여 DLL 드라이버의 동작여부를 결정하는 신호(DEN)를 출력하는 노어 게이트(NR)로 구성되어 있다.(도 2참조)

이렇게 구성된 종래의 지연고정루프(DLL)장치는 저 전력소모를 위해 메모리의 파워다운모드(power down mode)시에 DLL 드라이버(200)를 오프시킨다.

따라서 기존의 DLL 드라이버 제어부(100)의 제어를 받았던 DLL클럭 드라이버(200)는 외부클럭이 일단 들어오면 실제 클럭의 사용여부나 그 사용범위를 따지지 않고 상기 기술한 파워다운 모드(power down mode)나 셀프 리프레쉬(self refresh)의 경우를 제외하고는 무조건 출력을 내보내는 형식으로 그 동작이 이루어 졌었다. 즉, 파워다운 모드나 셀프 리프레쉬 모드가 아닌 노말 모드 구간에서 DLL드라이버는 항상 인에이블되어 DLL클럭이 필요없는 구간에서도 DLL클럭은 토글링된다.

그런데, 상기와 같이 구성된 종래의 지연고정루프(DLL)에 있어 그 출력은 많은 버퍼와 출력 데이터 통로의 트랜지스터 게이트에 접속되어 있어 큰 커패시터 값을 갖게 된다. 이와 같이 큰 저항을 가지는 지연고정루프(DLL)에 있어 기존의 지연고정루프(DLL)는 출력 클럭의 토글링이 많아질수록 DRAM에서 소모되는 전류의 양이 많아지게 된고 이로 인한 전류 소모는 수십 mA까지도 소모된다.

따라서 종래의 지연고정루프(DLL)는 반드시 클럭이 사용되지 않는 범위까지 클럭을 출력시킴으로서 에너지를 불필요하게 소모시키는 문제점이 있었다.

상기의 문제점을 해결하기 위하여 본 발명은 파워다운(power down mode)이나 셀프리프레쉬(self refresh)모드뿐만 아니라, 노말(normal) 모드 동작에서도 실제로 클럭이 쓰이는 필요한 구간 이외의 구간에 대하여 의미없이 DLL클럭이 토글링되는 것을 방지하여 반도체 메모리 장치의 동작 전류를 줄여주기 위한 지연고정루프를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, DLL클럭을 드라이빙하는 DLL드라이버와, 컬럼 액세스 모드에 관련된 정보를 갖는 신호에 응답하여 상기 DLL드라이버의 구동을 제어하기 위한 제어신호를 생성하는 DLL드라이버 제어부를 구비하는 반도체 메모리 장치의 지연고정루프반도체 메모리 장치의 지연고정루프가 제공된다.

여기서, 상기 DLL 드라이버 제어부는 DLL클럭을 카운팅하여 복수 비트의 카운팅 값을 생성하는 카운터부; 상기 카운팅값을 복수 비트의 셋팅값과 비교하여 일치하는 경우 활성화된 이퀄신호를 생성하는 비교부; 및 상기 이퀄신호와 상기 컬럼 액세스 모드에 관련된 정보를 갖는 신호를 입력으로 하여 상기 제어신호를 생성하는 SR래치를 구비한다.

상술한 바와 같이 본 발명은 DLL드라이버를 오프상태에 두다가 컬럼 액세스 모드(리드 또는 라이트)에 관련된 신호에 의해서 노말 모드의 일부 구간에서만 DLL클럭이 토글링되도록 하는 것이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.

도 3은 본 발명에 따른 지연고정루프(DLL)장치의 블럭도이다.

도 3에 도시된 바와 같이 클럭버퍼, 지연라인, 위상비교기, 지연제어부, 및 지연복제모델등으로 구성되어 위상갱신(UPDATE)을 수행함으로서 외부클럭에 위상 동기된 DLL클럭(irclk, ifclk)을 생성하는 DLL클럭생성부(500), DLL클럭신호(irclk, ifclk)를 드라이빙하는 DLL드라이버(400), 및 컬럼 액세스 모드에 관련된 정보를 갖는 신호에 응답하여 상기 DLL드라이버의 구동을 제어하기 위한 제어신호를 생성하는 DLL드라이버 제어부(300)를 구비한다.

도 4에는 본 발명의 DLL드라이버 제어부(300)의 세부 구성 블럭도이다.

도 4에 도시된 바와 같이, DLL 드라이버 제어부(300)는 DLL클럭(irclk)을 카운팅하여 복수 비트의 카운팅 값을 생성하는 카운터부(310), 상기 카운팅값을 복수 비트의 셋팅값(320)과 비교하여 일치하는 경우 활성화된 이퀄신호(eqaul)를 생성하는 비교부(330), 이퀄신호(eqaul)와 컬럼 액세스 모드에 관련된 정보를 갖는 신호(RD info)를 입력으로 하여, 제어신호(DEN)를 생성하는 SR래치(340)를 포함한다. 이때 복수 비트의 세팅값(320)은 예컨데 MRS의 셋팅값인 레이턴시관련 정보를 사용할 수 있다. 즉 BL(Burst length) 또는 CL(Cas latency)를 들 수 있다.

도 3 및 도 4에 도시된 본 발명의 DLL장치의 동작을 설명하면, 카운터부(310)는 외부에서 DLL클럭(irclk)이 입력되면 DLL클럭(irclk)을 카운팅하여 복수 비트의 카운팅 값을 생성하고 상기 카운팅값을 비교부(330)로 출력한다. 상기 비교부(330)는 상기 카운팅값의 복수의 비트값과 상기 셋팅값(320)의 복수의 비트값을 각각 비교하여 모두 일치할때 상기 이퀄신호(equal)를 활성화시키게 되는데 SR래치(340)에서 상기 활성화된 이퀄신호(equal)와 컬럼 액세스 모드에 관련된 정보를 갖는 신호(RD info)를 입력으로 받아 상기 제어신호(DEN)를 활성화시키게 된다. 카운터부(310)는 상기 활성화된 제어신호(DEN)를 리셋신호(RST)로서 입력받아 DLL클럭(irclk)을 처음부터 다시 카운팅 하도록 리셋된다.

도 5에는 비교부(330)의 일 실시 회로도이다.

상기 비교부(330)는 상기 카운팅 값과 상기 세팅값(320)의 각 대응되는 비트값을 각각의 입력으로 하는 복수개의 익스크루시브 노어게이트(EXNR), 상기 복수개의 익스크루시브 노어게이트(EXNR)의 각 출력을 입력으로 받는 낸드게이트(ND3),상기 낸드게이트의 출력값(ND3)을 입력으로 받아 이퀄신호(eqaul)를 생성하는 인버터(IVT2)로 구성되어 있다.

도 6은 SR래치(340)의 일 실시 회로도이다. 상기 컬럼 액세스 모드에 관련된 정보를 갖는 신호(RD info)를 입력으로 하는 인버터(IVT1),상기 인버터 출력을 일 입력으로 하는 제1낸드게이트(ND1), 상기 이퀄신호와 상기 제1낸드게이트(ND1)의 출력을 입력받고 자신의 출력을 상기 제1낸드게이트(ND1)의 타입력으로 제공하는 제2낸드게이트(ND2)로 구성되어 있다. 상기 SR래치(340)는 상기 컬럼 액세스 모드에 관련된 정보를 갖는 신호(RD info)가 활성화되면 상기 제어신호(DEN)를 활성화시키고, 상기 이퀄신호(equal)가 활성화되면 상기 제어신호(DEN)를 비활성화 시키는 역할을 한다.

상기 설명한 바와 같이 DLL클럭 드라이버 제어부(300)가 동작함으로서 기존의 DLL 클럭 드라이버 제어부(100)가 파워다운 모드나 리프레쉬 모드와 같이 전혀 클럭을 사용하지 않는 범위에서만 클럭 드라이버(200)를 오프시켜 제어하는 것과는 다르게, 노말 모드중에도 실제로 클럭이 필요한 경우인지, 필요하다면 몇개의 클럭이 필요한지에 대한 연산을 수행함으로서 클럭이 필요한 경우에 한하여 클럭 드라이버(400)를 인에이블시켜 클럭을 선택적으로 출력하고, 이렇게 동작함으로서 불필요한 전류소모를 감소할 수 있는 소정의 목적을 달성할 수 있는것이다.

도 7에는 DLL클럭생성부(500)의 세부 블럭 구성도로서, 통상적인 레지스터 제어형 DLL을 도시한 것이다. 도 7을 참조하면, DLL클럭생성부(500)는 크게 클럭버퍼부(Clock buffer, 10), 분주기(Divider, 20), 위상비교부(Phase Comparator, 30), 지연제어부(Delay Controller, 40), 위상지연부(Delay Line, 50), 더미위상지연부(Dummy Delay Line, 60), 지연복제모델부(Delay Replica Model, 70)로 구성된다.

클럭버퍼부(10)는 외부클럭(clk,clkb)을 입력받아 버퍼링하여 내부클럭신호(iDvd_clk)를 생성한다.

분주기(20)는 내부클럭(iDvd_clk)을 분주하여 DLL소스클럭(Dvd_clk)을 생성하고 내부클럭(iDvd_clk)에 의해 기준 클럭을(ref_clk)생성한다. 보통의 경우 지연고정루프회로의 전력소모를 줄이기 위해 외부에서 들어오는 클럭을 분주기를 통해 주파수를 낮추어서 소스클럭(Dvd_clk)을 생성하는 것이다.

위상비교부(30)는 지연고정루프회로의 입력클럭과 출력클럭의 위상을 비교하 여 두 클럭의 위상 차를 검출하는 장치이다. 기준클럭(ref_clk)과 지연고정루프회로의 내부 회로를 거처 피드백(feedback)된 피드백신호(Feedback Clock)의 위상을 비교하고, 이 비교의 결과를 바탕으로 지연제어부(40)를 제어하게 된다.

지연제어부(40)는 위상지연부(50)의 입력 경로(path)를 정해 줄 수 있는 논리(Logic)와 경로의 방향을 바꾸어주는 양방향 쉬프트 레지스터(Bidirectional Shift Register)로 구성되어있다. 쉬프트 레지스터는 4개의 입력 신호(Signal)을 받아 쉬프팅(Shifting) 동작을 하게 되며, 초기 입력 조건(Initial Input Condition)은 양끝을 잡아주어 초기의 최대/최소 지연(Initially Max/ Min Delay)를 가지게 할 수 있다. 쉬프트 레지스터에 입력되는 신호는 오른쪽 쉬프트(Shifting Right) 2개 왼쪽 쉬프트(Shifting Left) 2개로 구성되어 있으며, 쉬프팅 동작을 위해서는 2개의 신호가 서로 겹치지(Overlap) 않게 하이레벨(High)인 구간을 가지면 된다.

위상지연부(50)은 외부에서 들어온 클럭의 위상을 지연시키는 회로다. 이때 위상 지연 정도는 위상비교부(30)를 통해 결정되며, 지연제어부(40)에 의해 제어를 받아 위상 지연을 결정하는 지연경로(Delay Path)를 결정하게 된다. 지연라인은 NAND와 NAND로 연결되어있는 다수의 유닛 지연 셀(Unit Delay Cell)에 의해 구성되어 있다. 각각의 유닛 지연 셀의 입력은 쉬프트 레지스터와 1대1로 연결되어 있으며, 쉬프트 레지스터 출력단의 값이 하이레벨이 되는 곳이 클럭버퍼부를 지난 클럭이 들어오는 경로로 결정된다. 지연라인은 상승에지클럭(Rising Clock)용과 하강에지클럭(Falling Clock)용이 존재한다. 이는 상승에지와 하강에지를 동일하게 처리 하여 어느 한쪽 방향의 왜곡을 따라가는 것(Duty Ratio Distortion)을 최대한 억제하기 위함이다.

더미위상지연부(60)는 위상비교기에 들어가는 피드백(Feedback)신호를 위한 지연라인이다. 구성은 위상지연부(50)과 동일하다.

지연복제모델부(70)는 칩 외부의 클럭이 들어와 위상지연부(50) 전까지, 그리고 위상지연부(50)의 출력클럭이 칩 외부까지 나갈 때까지의 지연 요소들을 모델링(Modeling)해 놓은 것이다. 정확한 지연 요소들은 DLL이 가지는 성능 중의 왜곡 값을 결정하게 되며, 지연복제모델부(70)는 기본회로를 줄이거나(Shrink), 간략화(Simplify)하거나, 그대로 이용하는 방법이 있다. 실제로 지연복제모델부(70)는 클럭버퍼와 지연고정루프 클럭 드라이버, R/F분할기(Divider), 출력버퍼(Output Buffer)를 그대로 모델링 해 놓는다.

도 8은 본 발명에 따른 DLL드라이버 제어방법을 설명하기 위한 타이밍도이다. 도 8에 도시된 바와 같이 외부에서 들어온 리드나 라이트 모드 등 컬럼 액세스 모드에 관련된 정보를 갖는 신호(RD info)가 들어오면 제어신호(DENr,DENf)가 활성화되고, 카운팅값(B)과 세팅값(A)이 일치하면 이때 활성화된 이퀄신호(equal)에 의하여 제어신호(DENr,DENf)의 비활성화된다. 제어신호(DENr,DENf)가 활성화된 구간에서만 DLL 클럭 드라이버(400)는 구동하여 DLL클럭(RCLK_DLL, FCLK_DLL)을 토글링 시킨다. 라이징DLL 클럭(RCLK_DLL)은 라이징 제어신호(DENr)의 하이 펄스 구간의 범위안에서, 폴링DLL 클럭(FCLK_DLL)은 폴링 제어신호(DENf)의 하이 펄스 구간의 범위 안에서 토글링된다. 이 타이밍도는 DRAM의 동작 상황에 의하여 일부 변경이 있을 수 있으며 본 발명에 도시한 타이밍도는 이 중 한 예에 해당한다.

한편 다른 실시예에 따르면 본 발명에서 DLL 클럭 드라이버가 하나가 아닌 여러 용도로 분리 되어있을 경우 이를 조합하여 DLL 클럭 드라이버 컨트롤이 가능하다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것은 아니다.

상기와 같은 본 발명의 구성에 따라 클럭 스피드가 올라감에 따라 지속적으로 소모되는 전류를 제어하여, 의미없이 흐르는 전류를 줄여줌으로서 전류소모가 획기적으로 감소되는 효과가 있다.

Claims

DLL클럭을 드라이빙하는 DLL드라이버와,

컬럼 액세스 모드에 관련된 정보를 갖는 신호에 응답하여 상기 DLL드라이버의 구동을 제어하기 위한 제어신호를 생성하는 DLL드라이버 제어부

를 구비하는 반도체 메모리 장치의 지연고정루프.
제1항에 있어서,

상기 DLL 드라이버 제어부는,

상기 DLL클럭을 카운팅하여 복수 비트의 카운팅 값을 생성하는 카운터부;

상기 카운팅값을 복수 비트의 셋팅값과 비교하여 일치하는 경우 활성화된 이퀄신호를 생성하는 비교부; 및

상기 이퀄신호와 상기 컬럼 액세스 모드에 관련된 정보를 갖는 신호를 입력으로 하여, 상기 제어신호를 생성하는 SR래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 지연고정루프.
제2항에 있어서,

상기 카운터부는,

상기 제어신호를 리셋신호로서 입력받아 리셋되는 것을 특징으로 하는 반도체 메모리 장치의 지연고정루프.
제2항에 있어서,

상기 비교부는,

상기 카운팅 값과 상기 세팅값의 각 대응되는 비트값을 각각의 입력으로 하는 복수개의 익스크루시브 노어게이트;

상기 복수개의 익스크루시브 노어게이트의 각 출력을 입력으로 받는 낸드게이트; 및

상기 낸드게이트의 출력값을 입력으로 받아 이퀄신호를 생성하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 지연고정루프.
제2항에 있어서,

상기 비교부는,

상기 카운팅값의 복수의 비트값과 상기 셋팅값의 복수의 비트값을 각각 비교하여 모두 일치할 때 상기 이퀄신호를 활성화시키는 것을 특징으로 하는 반도체 메모리 장치의 지연고정루프.
제2항에 있어서,

상기 SR래치는,

상기 컬럼 액세스 모드에 관련된 정보를 갖는 신호가 활성화되면 상기 제어신호를 활성화시키고, 상기 이퀄신호가 활성화되면 상기 제어신호를 비활성화 시키는 것을 특징으로 하는 반도체 메모리 장치의 지연고정루프.
제2항에 있어서,

상기 SR래치는,

상기 컬럼 액세스 모드에 관련된 정보를 갖는 신호를 입력으로 하는 인버터;

상기 인버터 출력을 일 입력으로 하는 제1낸드게이트;및

상기 이퀄신호와 상기 제1낸드게이트의 출력을 입력받고 자신의 출력을 상기 제1낸드게이트의 타입력으로 제공하는 제2낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 지연고정루프.
제1항에 있어서,

상기 컬럼 액세스 모드에 관련된 정보를 갖는 신호는 읽기모드신호인 것을 특징으로 하는 반도체 메모리 장치의 지연고정루프.
제1항에 있어서,

상기 컬럼 액세스 모드에 관련된 정보를 갖는 신호는 쓰기모드신호인 것을 특징으로 하는 반도체 메모리 장치의 지연고정루프.
외부클럭을 입력받아 DLL클럭을 생성하기 위한 DLL클럭 생성부;

DLL클럭을 드라이빙하는 DLL드라이버; 및

컬럼 액세스 모드에 관련된 정보를 갖는 신호에 응답하여 상기 DLL드라이버의 구동을 제어하기 위한 제어신호를 생성하는 DLL드라이버 제어부

를 구비하는 반도체 메모리 장치의 지연고정루프.
제10항에 있어서,

상기 DLL클럭생성부는,

상기 외부클럭을 입력받아 버퍼링하여 내부클럭를 생성하는 클럭버퍼;

상기 소스클럭을 입력받아 위상을 지연시켜 출력하는 위상지연부;

상기 위상지연부와 실질적으로 동일한 구성을 가지는 더미위상지연부;

상기 더미위상지연부의 출력신호를 메모리내 클럭신호의 지연요소들로 모델링하여 피드백신호로서 출력하는 지연복제모델부;

상기 기준클럭과 상기 피드백신호를 입력받아 두 신호의 위상의 차이를 검출하는 위상비교부; 및

상기 위상비교부로부터 출력신호를 입력받아 상기 위상지연부와 상기 더미위상지연부의 위상 지연을 제어하는 지연제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 지연고정루프.
제10항에 있어서,

상기 DLL드라이버 제어부는,

상기 DLL클럭을 카운팅하여 복수 비트의 카운팅 값을 생성하는 카운터부;

상기 카운팅값을 복수 비트의 셋팅값과 비교하여 일치하는 경우 활성화된 이퀄신호를 생성하는 비교부; 및

상기 이퀄신호와 상기 컬럼 액세스 모드에 관련된 정보를 갖는 신호를 입력으로 하여, 상기 제어신호를 생성하는 SR래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 지연고정루프.
제12항에 있어서,

상기 카운터부는,

상기 제어신호를 리셋신호로서 입력받아 리셋되는 것을 특징으로 하는 반도체 메모리 장치의 지연고정루프.
제12항에 있어서,

상기 비교부는,

상기 카운팅 값과 상기 세팅값의 각 대응되는 비트값을 각각의 입력으로 하는 복수개의 익스크루시브 노어게이트;

상기 복수개의 익스크루시브 노어게이트의 각 출력을 입력으로 받는 낸드게이트; 및

상기 낸드게이트의 출력값을 입력으로 받아 이퀄신호를 생성하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 지연고정루프.
제12항에 있어서,

상기 비교부는,

상기 카운팅값의 복수의 비트값과 상기 셋팅값의 복수의 비트값을 각각 비교하여 모두 일치할 때 상기 이퀄신호를 활성화시키는 것을 특징으로 하는 반도체 메모리 장치의 지연고정루프.
제12항에 있어서,

상기 SR래치는,

상기 컬럼 액세스 모드에 관련된 정보를 갖는 신호가 활성화되면 상기 제어신호를 활성화시키고, 상기 이퀄신호가 활성화되면 상기 제어신호를 비활성화시키는 것을 특징으로 하는 반도체 메모리 장치의 지연고정루프.
제12항에 있어서,

상기 SR래치는,

상기 컬럼 액세스 모드에 관련된 정보를 갖는 신호를 입력으로 하는 인버터;

상기 인버터 출력을 일 입력으로 하는 제1낸드게이트; 및

상기 이퀄신호와 상기 제1낸드게이트의 출력을 입력받고 자신의 출력을 상기 제1낸드게이트의 타입력으로 제공하는 제2낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 지연고정루프.
제10항에 있어서,

상기 컬럼 액세스 모드에 관련된 정보를 갖는 신호는 읽기모드신호인 것을 특징으로 하는 반도체 메모리 장치의 지연고정루프.
제10항에 있어서,

상기 컬럼 액세스 모드에 관련된 정보를 갖는 신호는 쓰기모드신호인 것을 특징으로 하는 반도체 메모리 장치의 지연고정루프.