KR20010064123A - 전력 소모를 감소시킨 지연고정루프 - Google Patents
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Abstract
본 발명은 반도체메모리 장치의 지연고정루프에 관한 것으로 동기식 디램(SDRAM)의 각 모드에 따른 신호를 발생하는 명령발생부를 사용함으로써 각 모드에 따라 다르게 지연고정루프를 동작시킬 수 있어서 액티브나 파워다운 모드에서 지연고정루프의 소모하는 전류를 감소시킬 수 있다. 이를 위하여 본 발명은 반도체메모리 장치에 있어서, 파워업신호와 클록 버퍼로부터 생성된 내부클록신호와 오토 리프레쉬 모드에서 활성화되는 신호와 셀프 리프레쉬 모드에서 활성화되는 신호와 파워다운 모드에서 활성화되는 신호에 응답하여 각각의 모드에서 지연체인을 선택적으로 구동시키기 위한 측정활성화신호와 복사지연활성화신호를 생성하는 명령발생부; 상기 측정활성화신호와 상기 내부클록신호에 응답하여 외부 클록으로부터 내부클록이 생성되기까지의 딜레이만큼 시간지연된 딜레이신호를 생성하기 위한 딜레이모델부; 상기 측정활성화신호와 복사지연활성화신호와 상기 내부클록신호와 딜레이신호와 하기 쉬프트신호를 입력받아서 지연고정루프체인부를 제어하기 위한 신호를 발생하는 제어부; 상기 제어부로부터의 내부클록신호의 한 주기만큼의 펄스폭을 갖는 제2내부클록신호를 입력받아서 쉬프트신호와 쉬프트리셋신호를 생성하기 위한 쉬프트제어부; 및 상기 제어부로부터의 제어신호와 상기 쉬프트제어부로부터의 쉬프트신호와 쉬프트리셋신호를 입력받아서 시간 지연량을 조절하기 위한 지연고정루프체인부를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체메모리 장치에 관한 것으로, 특히 저전력 지연고정루프에 관한 것이다.
SDR(Single Data Rate) SDRAM, DDR(Double Data Rate) SDRAM, RAMBUS DRAM등의 고주파에서 동작이 가능한 메모리장치가 개발되고 있는데, 동작 주파수가 점차 고주파로 가면서 칩에서 소모되는 전력에 관한 문제가 최근에 대두되기 시작한다.
일반적으로 지연고정루프란 반도체메모리 장치에서 클록을 사용하는 동기식메모리의 내부클록을 에러없이 외부클록과 일치되게 하기 위해서 사용하는 회로이다. 즉 외부에서 들어오는 클록이 내부에서 사용될때 타이밍 딜레이가 발생하는데, 이 타이밍 딜레이를 제어하여 내부에서 사용하는 클록이 외부에서 들어오는 클록과 동일하게 동기되도록 하기 위해서 사용한다.
도1은 종래 기술의 지연고정루프의 블록도이다.
상기 도1을 참조하면, 종래기술의 지연고정루프는 칩에 파워가 인가되는 것을 감지하여 칩을 초기화하기 위한 파워업신호(pwrup)를 출력하는파워업감지부(100)와, 상기 파워업신호(pwrup)와 외부의 클록신호(EX_CLK)와 하기의 내부클록신호(clk)를 입력받아 클록버퍼를 인에이블하기 위한 클록활성화신호(clk_en)와 지연고정루프를 활성화시키기 위한 활성화신호(EN)를 출력하는 클록활성화부(110)와, 상기 클록활성화신호(clk_en)와 외부의 클록을 입력받아서 버퍼링하기 위한 클록버퍼(120)와, 상기 활성화신호(EN)와 클록버퍼로부터의 내부클록신호(clk)를 입력받아 외부 클록으로부터 내부클록이 생성되기까지의 딜레이만큼 시간지연된 딜레이신호(clk_dly)를 생성하기 위한 딜레이모델부(130)와, 상기 활성화신호(EN)와 내부클록신호(clk)와 상기 딜레이신호(clk_dly)와 하기의 쉬프트제어부(150)로부터의 쉬프트신호(shift)를 입력받아 지연고정루프체인부(160)를 제어하기 위한 제어부(140)와, 상기 제어부(140)로부터의 제2내부클록신호(clk2)를 입력받아 지연고정루프체인부(160) 내에 있는 쉬프트레지스터를 제어하기 위한 쉬프트제어부(150)와, 상기 제어부(140)로부터의 제2내부클록신호(clk2)와 상기 제어부(140)로부터의 제2딜레이신호(clk_dly2)와 상기 제어부로부터의 제3내부클록신호(clk_to_dll)를 입력받아서 시간 지연량을 조절하기 위한 지연고정루프체인부(160)와, 지연고정루프체인부(160)로부터의 프리지연고정루프신호(pre_dll)와 바이패스신호(bypassb)를 입력받아 지연고정루프클록신호(dll_clk)를 생성하기 위한 지연고정루프버퍼(170)를 구비한다.
도2는 오토 리프레쉬(Auto Refresh) 모드에서 종래기술의 지연고정루프에 대한 신호 흐름을 나타내는 타이밍도이다.
상기 도2를 참조하면, 먼저 오토 리프레쉬 임을 알려주는 오토리프레쉬신호(arsh)가 논리 하이로 활성화되면 오트 리프레쉬 모드로 진입한다. 상기 오토리프레쉬신호(arsh)가 활성화되면 활성화신호(EN)가 활성화되고 상기 딜레이모델부(130)로부터 출력된 딜레이신호(clk_dly)가 활성화되며 상기 딜레이신호(clk_dly)로부터 딜레이신호(clk_dly)의 한 주기 만큼의 펄스폭을 갖는 제2딜레이신호(clk_dly2)가 활성화된다. 또한, 내부클록신호(clk)의 한 주기만큼의 펄스폭을 갖는 제2내부클록신호(clk2)가 활성화되고 상기의 제2내부클록신호(clk2)의 폴링 에지에서 상기 쉬프트신호(shift)가 펄스를 발생한다.
상기의 활성화신호(EN)는 내부클록신호에 동기되지 않고 오토리프레쉬신호(arsh)가 인에이블되면 활성화되는 신호이므로 오토리프레쉬신호(arsh)가 인에이블되는 시점에 따라서 도2의 (a), (b)에서 도시된 것과 같이 제2내부클록신호(clk2)와 제2딜레이신호(clk_dly2)의 펄스가 뜨는 시점을 다르게 한다.
도3은 종래 기술의 지연고정루프의 신호 흐름을 나타내는 타이밍도이다.
상기 도3을 참조하여 지연고정루프체인부(160)의 동작에 대하여 살펴보면, 상기 제2내부클록신호(clk2)의 폴링 에지에서 상기 쉬프트신호(shift)가 펄스를 발생하고 상기 쉬프트신호(shift)의 폴링에지에서 쉬프트리셋신호(shift_rst)가 발생한다. 상기 제2내부클록신호(clk2)와 상기 제2딜레이신호(clk_dly2)의 논리 하이 펄스가 중첩되는 구간으로부터 상기 지연고정루프체인부(160)내에 있는 지연체인 측정단(900)이 구동하여서 클록의 전파를 시작하고 상기 쉬프트신호(shift)가 지연고정루프체인(160) 내에 있는 쉬프트 레지스터를 구동시켜서 딜레이라인으로부터 입력되는 클록신호를 쉬프트시킨다. 상기 쉬프트리셋신호(shift_rst)는 상기 쉬프트신호(shift)의 폴링 에지에서 활성화되므로 지연고정루프체인부(160) 내에 있는 쉬프트 레지스터가 리셋되지 않아서 불명확한 지연고정루프클록이 생기게 된다.
상기와 같은 구성과 동작을 갖는 지연고정루프는 액티브(Active) 모드에서 뿐만 아니라 파워다운(power-down) 모드나 리프레쉬(refresh) 모드에서 전류를 동일하게 소모하도록 되어 있다. 즉 액티브 동작시나 스탠바이(Stand-by) 동작에서 소비되는 전류가 동일하다면 최근에 스탠바이 모드나 오토 리프레쉬(Auto-refresh) 모드에서나 셀프 리프레쉬(Shelf refresh) 모드에서 저전력을 요구하고 있는 요즘 상황으로 볼 때 문제가 되는 것은 자명하다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로써, 액티브(Active)와 스탠바이(Stand-by) 상태에서의 전력 소모를 감소하기 위한 지연고정루프를 제공하는데 그 목적이 있다.
도1은 종래기술의 지연고정루프의 블록도,
도2는 오토 리프레쉬(Auto Refresh) 모드에서 종래기술의 지연고정루프에 대한 신호 흐름을 나타내는 타이밍도,
도3은 종래 기술의 지연고정루프의 신호 흐름을 나타내는 타이밍도,
도4는 본 발명의 지연고정루프의 블록도,
도5는 오토 리프레쉬(Auto Refresh) 모드에서 본 발명의 지연고정루프에 대한 신호 흐름을 나타내는 타이밍도,
도6은 본 발명의 지연고정루프의 신호 흐름을 나타내는 타이밍도,
도7은 본 발명의 명령발생부의 회로도,
도8은 본 발명의 제어부의 회로도,
도9는 본 발명의 지연고정루프체인부의 회로도,
도10a는 본 발명의 쉬프트제어부의 회로도,
도10b는 본 발명의 쉬프트제어부의 또 다른 실시예를 나타내는 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
410 : 명령발생부 420 : 딜레이모델부
430 : 제어부 440 : 쉬프트제어부
상기 목적을 달성하기 위하여 본 발명의 지연고정루프는 반도체메모리 장치에 있어서, 파워업신호와 클록 버퍼로부터 생성된 내부클록신호와 오토 리프레쉬 모드에서 활성화되는 신호와 셀프 리프레쉬 모드에서 활성화되는 신호와 파워다운모드에서 활성화되는 신호에 응답하여 각각의 모드에서 지연체인을 선택적으로 구동시키기 위한 측정활성화신호와 복사지연활성화신호를 생성하는 명령발생부; 상기 측정활성화신호와 상기 내부클록신호에 응답하여 외부 클록으로부터 내부클록이 생성되기까지의 딜레이만큼 시간지연된 딜레이신호를 생성하기 위한 딜레이모델부; 상기 측정활성화신호와 복사지연활성화신호와 상기 내부클록신호와 딜레이신호와 하기 쉬프트신호를 입력받아서 지연고정루프체인부를 제어하기 위한 신호를 발생하는 제어부; 상기 제어부로부터의 내부클록신호의 한 주기만큼의 펄스폭을 갖는 제2내부클록신호를 입력받아서 쉬프트신호와 쉬프트리셋신호를 생성하기 위한 쉬프트제어부; 및 상기 제어부로부터의 제어신호와 상기 쉬프트제어부로부터의 쉬프트신호와 쉬프트리셋신호를 입력받아서 시간 지연량을 조절하기 위한 지연고정루프체인부를 포함하는 것을 특징으로 한다.
이와 같이 본 발명은 커맨드디코더를 사용함으로써 디램(DRAM)의 각 모드에 따라 지연고정루프를 적합하게 동작시키기 때문에 지연고정루프의 사용에 장애가 되는 과도한 전류 소모 문제를 해결할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도4는 본 발명의 지연고정루프의 블록도이다.
상기 도4를 참조하면, 본 발명의 지연고정루프는 칩에 파워가 인가되는 것을 감지하여 칩을 초기화하기 위한 파워업신호(pwrup)를 출력하는 파워업감지부(100)와, 상기 파워업신호(pwrup)와 외부의 클록신호(EX_CLK)와 하기의 내부클록신호(clk)를 입력받아 클록버퍼를 인에이블하기 위한 클록활성화신호(clk_en)를 출력하는 클록활성화부(400)와, 상기 클록활성화신호(clk_en)와 외부의 클록을 입력받아서 버퍼링하기 위한 클록버퍼(120)와, 상기 파워업신호(pwrup)와 내부클록신호(clk)와 오토리프레쉬신호(arsh)와 셀프리프레쉬신호(sref)와 반클록활성화신호(ckenb)와 상기 쉬프트신호(shift)를 입력받아 각각의 모드에 따라서 제어부(140)를 제어하기 위한 명령발생부(410)와, 상기 명령발생부로부터의 측정활성화신호(EN_mea)와 클록버퍼로부터의 내부클록신호(clk)를 입력받아 외부 클록으로부터 내부클록이 생성되기까지의 딜레이만큼 시간지연된 딜레이신호(clk_dly)를 생성하기 위한 딜레이모델부(420)와, 상기 측정활성화신호(EN_mea)와 상기 명령발생부(410)로부터의 복사지연활성화신호(EN_rep)와 내부클록신호(clk)와 상기 딜레이신호(clk_dly)와 상기 쉬프트제어부(150)로부터의 쉬프트신호(shift)를 입력받아 지연고정루프체인부(160)를 제어하기 위한 제어부(430)와, 상기 제어부(430)로부터의 제2내부클록신호(clk2)를 입력받아 지연고정루프체인부(160) 내에 있는 쉬프트레지스터를 제어하기 위한 쉬프트제어부(440)와, 상기 제어부(430)로부터의 제2내부클록신호(clk2)와 상기 제어부(430)로부터의 제2딜레이신호(clk_dly2)와 상기 제어부(430)로부터의 제3내부클록신호(clk_to_dll)를 입력받아서 시간 지연량을 조절하기 위한 지연고정루프체인부(160)와, 지연고정루프체인부(160)로부터의프리지연고정루프신호(pre_dll)와 바이패스신호(bypassb)를 입력받아 지연고정루프클록신호(dll_clk)를 생성하기 위한 지연고정루프버퍼(170)를 구비한다.
종래의 지연고정루프에서 각 모드에 따라서 동작시키기 위한 명령발생부(410)가 새로 추가되었으며 각각의 모드에 따라서 딜레이의 측정 과정과 복사지연 과정을 독립적으로 활성화시키기 위해서 측정활성화신호(EN_mea)와 복사지연활성화신호(EN_rep)를 따로 생성시킨다.
도5는 오토 리프레쉬(Auto Refresh) 모드에서 본 발명의 지연고정루프에 대한 신호 흐름을 나타내는 타이밍도이다.
상기 도5를 참조하면, 먼저 오토 리프레쉬 임을 알려주는 오토리프레쉬신호(arsh)가 논리 하이로 활성화되면 오트 리프레쉬 모드로 진입한다. 상기 오토리프레쉬신호(arsh)가 활성화되면 측정활성화신호(EN_mea)가 활성화되고 상기 딜레이모델부(420)로부터 출력된 딜레이신호(clk_dly)가 활성화되며 상기 딜레이신호(clk_dly)로부터 딜레이신호의 한 주기 만큼의 펄스폭을 갖는 제2딜레이신호(clk_dly2)가 활성화된다. 또한, 내부클록신호(clk)의 한 주기만큼의 펄스폭을 갖는 제2내부클록신호(clk2)가 활성화되고 상기의 제2내부클록신호(clk2)의 폴링 에지에서 상기 쉬프트신호(shift)가 펄스를 발생한다.
도6은 본 발명의 지연고정루프의 신호 흐름을 나타내는 타이밍도이다.
상기 도6을 참조하면, 상기 제2내부클록신호(clk2)의 폴링 에지에서 상기 쉬프트신호(shift)가 펄스를 발생하고 쉬프트리셋신호(shift_rst)가 발생한다. 상기 제2내부클록신호(clk2)와 상기 제2딜레이신호(clk_dly2)의 논리 하이 펄스가 중첩되는 구간으로부터 상기 지연고정루프체인부(160)내에 있는 딜레이 라인이 구동하여서 클록의 전파를 시작하고 상기 쉬프트신호(shift)가 지연고정루프체인(160) 내에 있는 쉬프트 레지스터를 구동시켜서 딜레이라인으로부터 입력되는 클록신호를 쉬프트시킨다.
도7은 본 발명의 상기 명령발생부(410)의 회로도이다.
상기 도7을 참조하면, 본 발명의 명령발생부는 상기 내부클록신호(clk)를 입력받아 클록펄스신호(clkp)를 생성하기 위한 제1펄스발생단(700)과, 상기 쉬프트신호(shift)를 반전시켜서 반쉬프트신호(shiftb)를 생성하는 인버터(710)와, 셀프 리프레쉬 모드에서 활성화되는 셀프리프레쉬신호(sref)와 반클록활성화신호(ckenb)와 라스(RAS) 스탠바이 상태에서 활성화되는 라스아이들신호(rasidle)를 입력받아 제어신호(pdb)를 생성하는 제어단(720)과, 상기 파워업신호(pwrup)와 상기 오토리프레쉬신호(arsh)와 상기 제어신호(pdb)와 상기 반쉬프트신호(shiftb)와 상기 클록펄스신호(clkp)에 응답하여 파워다운 모드(power-down mode) 진입시나 오토리프레쉬 모드나 셀프리프레쉬 모드에서 상기 측정활성화신호(EN_mea)를 비활성화시키고 파워다운 모드를 벗어나고 클록의 6 사이클이내에서 상기 측정활성화신호(EN_mea)를 활성화시키기 위한 제1입력단(730)과, 상기 파워업신호(pwrup)와 상기 제어신호(pdb)와 상기 반쉬프트신호(shiftb)와 상기 클록펄스신호(clkp)를 입력받고 하기 카운터단(760)의 출력신호인 카운터활성화신호(cnt_endb)를 피드백받아 파워다운 모드에서 벗어나고 클록의 6 사이클 이후에 상기 측정활성화신호(EN_mea)를 비활성화시키기 위한 제2입력단(740)과, 상기 파워업신호(pwrup)와 상기제어신호(pdb)와 상기 오토리프레쉬신호(arsh)와 상기 클록펄스신호(clkp)를 입력받아 파워다운 모드나 오토 리프레쉬 모드나 액티브 모드에서 지연고정루프체인부(160) 내에 있는 복사지연단을 활성화시키기 위한 제3입력단과, 상기 제2입력단(740)의 출력과 내부클록신호(clk)를 입력받아 클록의 6 사이클을 카운팅하기 위한 카운터단(760)과, 상기 제1입력단(730)의 출력신호와 상기 제2입력단(740)의 출력신호를 입력받아 측정활성화신호(EN_mea)를 출력하기 위한 출력단(770)을 구비한다.
도8은 본 발명의 제어부(430)의 회로도이다.
상기 도8을 참조하면, 제어부(430)는 상기 딜레이모델부(420)로부터의 딜레이신호(clk_dly)와 상기 측정활성화신호(EN_mea)에 응답하여 상기 딜레이신호(clk_dly)의 한 주기에 해당하는 펄스폭을 갖는 제2딜레이신호(clk_dly2)를 생성하기 위한 제1디플립플롭단(800)과, 상기 내부클록신호(clk)와 상기 측정활성화신호(EN_mea)에 응답하여 상기 내부클록신호(clk)의 한 주기에 해당하는 펄스폭을 갖는 제2내부클록신호(clk2)를 생성하기 위한 제2디플립플롭단(810)과, 상기 복사지연활성화신호(EN_rep)와 상기 내부클록신호(clk)와 상기 쉬프트신호(shift)에 응답하여 복사지연활성화신호(EN_rep)가 활성화된 후부터 제3내부클록신호(clk_to_dll)을 생성하기 위한 제3내부클록생성단(820)을 구비한다.
도9는 본 발명의 지연고정루프체인부(160)의 회로도이다.
상기 도9를 참조하면, 본 발명에 따른 지연고정루프체인부는 크게 3 부분으로 구성된 계층적 구조를 가진다. 즉, 상기 제2딜레이신호(clk_dly2)와 상기 제2내부클록신호(clk2)를 입력받아 딜레이시키는 지연체인 측정단(900)과, 상기 쉬프트신호(shift)와 쉬프트리셋신호(shift_rst)와 상기 제3내부클록신호(clk_to_dll)에 응답하여 쉬프팅하는 쉬프터로 구성된 쉬프트 및 록킹단(910)과, 상기 지연체인 측정단(900)과 같은 딜레이로 이루어진 지연체인복사단(920)으로 구성되어 있다. 이들 각 구성요소가 연결되어 하나의 스테이지를 형성하고, 각 스테이지가 직렬연결된 구조를 가지고 있다.
상기 제연체인 측정단(900)과 쉬프트 및 록킹단(910)은 상기 제2내부클록신호(clk2)와 상기 제2딜레이신호(clk_dly2)의 펄스폭을 지연시켜서 전파하는 기능을 수행하는 부분으로서, 지연체인 측정단의 각 지연 스테이지의 출력을 저장하고 아래의 3 입력 노아(NOR)로 전달하는 쉬프터로 구성되어 있다. 도9에 도시된 바와 같이 쉬프터는 쉬프트리셋신호(shift_rst)가 논리 로우인 동안 입력을 받아들여 저장하고, 상기 쉬프트신호(shift)가 뜨면 다음 스테이지로 저장한 값을 옮긴다. 한편, 쉬프트리셋신호(shift_rst)가 뜨면, 쉬프터에 저장된 값들은 초기치인 논리 로우인 상태로 돌아간다. 도9의 맨 아래부분은 맨 위의 지연체인 측정단(900)과 똑 같은 지연을 갖도록 만들어진 지연체인 복사단(920)으로 외부클록이 이 지연체인 복사단(920)을 통해서 얻어지는 것이 지연고정루프클록신호가 된다.
상기 도6을 참조하여 지연고정루프체인부(160)의 동작을 살펴보면, 지연체인 측정단(900)의 각 스테이지의 출력값을 나타내는 A1, B1, C1, D1의 펄스는 각 지연체인을 거칠수록 하이 레벨로의 천이가 늦어져서 결국 펄스폭이 줄어들게 되고 노드 D1이상에서는 하이 레벨이 나타나지 않고 있다. 한편, 쉬프터의 출력은 3-입력-노아게이트로 입력되어 제2내부클록신호(clk_to_dll)이 나갈 수 있느냐 없느냐를 결정하게 된다. 이렇게 결정된 제2내부클록신호(clk_to_dll)는 아래의 지연체인 복사단(920)에서 상기 제2내부제어신호(clk2)에서 제2딜레이신호(clk_dly2)의 하이 레벨이 중첩되기 시작한 시점에서 중첩이 끝난 시점까지의 시간 지연 값과 같은 수의 지연체인을 통과하므로 원하는 지연고정루프 클록인 프리지연고정루프신호(pre_dll)를 생성하게 된다.
도10a는 본 발명의 쉬프트제어부(440)의 회로도이다.
상기 도10a를 참조하면, 본 발명의 쉬프트제어부(440)는 상기 제2내부클록신호(clk2)의 라이징 에지에서 상기 쉬프트리셋신호(shift_rst)를 띄우는 펄스생성단(1000)과 상기 제2내부클록신호(clk2)의 폴링 에지에서 상기 쉬프트신호(shift)를 띄우는 펄스생성단(1010)을 구비한다.
도10b는 본 발명의 쉬프트제어부(440)의 또 다른 실시예를 나타내는 회로도이다.
상기 도10b를 참조하면, 쉬프트제어부(440)는 상기 복사지연활성화신호(EN_rep)가 상승하는 에지에서 상기 쉬프트리셋신호(shift_rst)를 한번 띄우기 위한 펄스생성단(1020)과, 상기 제2내부클록신호(clk2)의 폴링 에지에서 상기 쉬프트신호(shift)를 띄우는 펄스생성단(1030)과, 상기 쉬프트신호(shift)의 폴링 에지에서 상기 쉬프트리셋신호(shift_rst)를 띄우는 펄스생성단(1040)을 구비한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 동기식 디램(SDRAM)의 각 모드에 따른 신호를 발생하는 명령발생부를 사용함으로써 각 모드에 따라 다르게 지연고정루프를 동작시킬 수 있어서 액티브나 파워다운 모드에서 지연고정루프의 소모하는 전류를 감소시킬 수 있다.
Claims (6)
- 반도체메모리 장치에 있어서,파워업신호와 클록 버퍼로부터 생성된 내부클록신호와 오토 리프레쉬 모드에서 활성화되는 신호와 셀프 리프레쉬 모드에서 활성화되는 신호와 파워다운 모드에서 활성화되는 신호에 응답하여 각각의 모드에서 지연체인을 선택적으로 구동시키기 위한 측정활성화신호와 복사지연활성화신호를 생성하는 명령발생부;상기 측정활성화신호와 상기 내부클록신호에 응답하여 외부 클록으로부터 내부클록이 생성되기까지의 딜레이만큼 시간지연된 딜레이신호를 생성하기 위한 딜레이모델부;상기 측정활성화신호와 복사지연활성화신호와 상기 내부클록신호와 딜레이신호와 하기 쉬프트신호를 입력받아서 지연고정루프체인부를 제어하기 위한 신호를 발생하는 제어부;상기 제어부로부터의 내부클록신호의 한 주기만큼의 펄스폭을 갖는 제2내부클록신호를 입력받아서 쉬프트신호와 쉬프트리셋신호를 생성하기 위한 쉬프트제어부; 및상기 제어부로부터의 제어신호와 상기 쉬프트제어부로부터의 쉬프트신호와 쉬프트리셋신호를 입력받아서 시간 지연량을 조절하기 위한 지연고정루프체인부를 포함하여 이루어진 지연고정루프.
- 상기 제 1 항에 있어서,상기 명령발생부는,상기 내부클록신호를 입력받아 클록펄스신호(clkp)를 생성하기 위한 제1펄스발생단;상기 쉬프트신호를 반전시켜서 반쉬프트신호를 생성하는 인버터;셀프 리프레쉬 모드에서 활성화되는 셀프리프레쉬신호와 라스(RAS) 스탠바이 상태에서 활성화되는 라스아이들신호를 입력받아 제어신호(pdb)를 생성하는 제어부;상기 파워업신호와 상기 오토리프레쉬신호와 상기 제어신호(pdb)와 상기 반쉬프트신호와 상기 클록펄스신호(clkp)에 응답하여 파워다운 모드 진입시나 오토리프레쉬 모드나 셀프리프레쉬 모드에서 상기 측정활성화신호를 비활성화시키고 파워다운 모드를 벗어나고 클록의 6 사이클이내에서 상기 측정활성화신호를 활성화시키기 위한 제1입력단;상기 파워업신호와 상기 제어신호(pdb)와 상기 반쉬프트신호와 상기 클록펄스신호(clkp)를 입력받고 하기 카운터단의 출력신호인 카운터활성화신호(cnt_endb)를 피드백받아 파워다운 모드에서 벗어나고 클록의 6 사이클 이후에 상기 측정활성화신호를 비활성화시키기 위한 제2입력단;상기 파워업신호와 상기 제어신호(pdb)와 상기 오토리프레쉬신호와 상기 클록펄스신호(clkp)를 입력받아 파워다운 모드나 오토 리프레쉬 모드나 액티브 모드에서 지연고정루프체인부 내에 있는 복사지연단을 활성화시키기 위한 제3입력단;상기 제2입력단의 출력과 상기 내부클록신호를 입력받아 클록의 6 사이클을 카운팅하기 위한 카운터단; 및상기 제1입력단의 출력신호와 상기 제2입력단의 출력신호를 입력받아 측정활성화신호를 출력하기 위한 출력부를 포함하여 이루어진 지연고정루프.
- 상기 제 1 항에 있어서,상기 제어부는,상기 딜레이모델부로부터의 출력된 딜레이신호와 상기 측정활성화신호에 응답하여 상기 딜레이신호의 한 주기에 해당하는 펄스폭을 갖는 제2딜레이신호를 생성하기 위한 제1디플립플롭단;상기 내부클록신호와 상기 측정활성화신호에 응답하여 상기 내부클록신호의 한 주기에 해당하는 펄스폭을 갖는 제2내부클록신호를 생성하기 위한 제2디플립플롭단; 및상기 복사지연활성화신호와 상기 내부클록신호와 상기 쉬프트신호에 응답하여 복사지연활성화신호가 활성화된 후부터 제3내부클록신호를 생성하기 위한 제3내부클록생성부를 포함하여 이루어진 지연고정루프.
- 상기 제 1 항에 있어서,상기 쉬프트제어부는,상기 제2내부클록신호의 라이징 에지에서 상기 쉬프트리셋신호를 띄우는 펄스생성단; 및상기 제2내부클록신호의 폴링 에지에서 상기 쉬프트신호를 띄우는 펄스생성단을 포함하여 이루어진 지연고정루프.
- 상기 제 1 항에 있어서,상기 쉬프트제어부는,상기 복사지연활성화신호가 상승하는 에지에서 상기 쉬프트리셋신호를 한번 띄우기 위한 펄스생성단;상기 제2내부클록신호의 폴링 에지에서 상기 쉬프트신호를 띄우는 펄스생성단; 및상기 쉬프트신호의 폴링 에지에서 상기 쉬프트리셋신호를 띄우는 펄스생성단을 포함하여 이루어진 지연고정루프.
- 상기 제 1 항에 있어서,상기 지연고정루프체인부는,상기 제2딜레이신호와 상기 제2내부클록신호를 입력받아 딜레이시키는 지연체인 측정단;상기 쉬프트신호와 쉬프트리셋신호와 상기 제3내부클록신호에 응답하여 쉬프팅하는 쉬프터로 구성된 쉬프트 및 록킹단; 및상기 지연체인 측정단과 같은 딜레이로 이루어진 지연체인복사단을 포함하여 이루어진 지연고정루프.
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Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100374641B1 (ko) * | 2000-11-24 | 2003-03-04 | 삼성전자주식회사 | 스탠바이 모드에서 지연동기 루프회로의 전력소모를감소시키기 위한 제어회로를 구비하는 반도체 메모리장치및 이의 파우워 다운 제어방법 |
| KR100401511B1 (ko) * | 2001-06-23 | 2003-10-17 | 주식회사 하이닉스반도체 | 스탠바이 모드 제어회로 및 이를 이용하는 반도체 메모리장치 |
| KR100486922B1 (ko) * | 2001-05-31 | 2005-05-03 | 닛뽄덴끼 가부시끼가이샤 | 반도체 기억 장치 |
| KR100510490B1 (ko) * | 2002-08-29 | 2005-08-26 | 삼성전자주식회사 | 부분적으로 제어되는 지연 동기 루프를 구비하는 반도체메모리 장치 |
| KR100685604B1 (ko) * | 2005-06-22 | 2007-02-22 | 주식회사 하이닉스반도체 | 지터 성분이 감소된 내부 클럭 신호를 발생하는 ｄｌｌ |
| KR100706578B1 (ko) * | 2005-07-20 | 2007-04-13 | 삼성전자주식회사 | 지연동기루프 회로, 이를 구비한 반도체 메모리 장치, 및 반도체 메모리 장치의 클럭 동기화 방법 |
| KR100753100B1 (ko) * | 2005-09-29 | 2007-08-31 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 지연고정루프 |
| KR100761401B1 (ko) * | 2006-09-28 | 2007-09-27 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동 방법 |
| KR100776906B1 (ko) * | 2006-02-16 | 2007-11-19 | 주식회사 하이닉스반도체 | 파워다운 모드 동안 주기적으로 락킹 동작을 실행하는기능을 가지는 ｄｌｌ 및 그 락킹 동작 방법 |
| KR100795005B1 (ko) * | 2006-06-09 | 2008-01-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100807116B1 (ko) * | 2006-10-31 | 2008-02-26 | 주식회사 하이닉스반도체 | 지연 고정 루프 |
| KR100810072B1 (ko) * | 2006-09-29 | 2008-03-05 | 주식회사 하이닉스반도체 | 지연고정루프를 구비하는 반도체 메모리 장치 및 그의 구동방법 |
| KR100856062B1 (ko) * | 2007-03-29 | 2008-09-02 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동방법 |
| KR100861297B1 (ko) * | 2006-12-28 | 2008-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그에 포함되는 지연 고정 루프 |
| US7489172B2 (en) | 2005-09-29 | 2009-02-10 | Hynix Semiconductor Inc. | DLL driver control circuit |
| KR100948077B1 (ko) * | 2008-09-12 | 2010-03-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동 방법 |
| US8081021B2 (en) | 2006-09-29 | 2011-12-20 | Hynix Semiconductor Inc. | Delay locked loop |
| KR20200122995A (ko) * | 2019-04-17 | 2020-10-28 | 윈본드 일렉트로닉스 코포레이션 | 반도체 장치 |
-
1999
- 1999-12-24 KR KR1019990062256A patent/KR100333708B1/ko not_active IP Right Cessation
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100374641B1 (ko) * | 2000-11-24 | 2003-03-04 | 삼성전자주식회사 | 스탠바이 모드에서 지연동기 루프회로의 전력소모를감소시키기 위한 제어회로를 구비하는 반도체 메모리장치및 이의 파우워 다운 제어방법 |
| KR100486922B1 (ko) * | 2001-05-31 | 2005-05-03 | 닛뽄덴끼 가부시끼가이샤 | 반도체 기억 장치 |
| KR100401511B1 (ko) * | 2001-06-23 | 2003-10-17 | 주식회사 하이닉스반도체 | 스탠바이 모드 제어회로 및 이를 이용하는 반도체 메모리장치 |
| KR100510490B1 (ko) * | 2002-08-29 | 2005-08-26 | 삼성전자주식회사 | 부분적으로 제어되는 지연 동기 루프를 구비하는 반도체메모리 장치 |
| US6954094B2 (en) | 2002-08-29 | 2005-10-11 | Samsung Electronics Co., Ltd. | Semiconductor memory device having partially controlled delay locked loop |
| KR100685604B1 (ko) * | 2005-06-22 | 2007-02-22 | 주식회사 하이닉스반도체 | 지터 성분이 감소된 내부 클럭 신호를 발생하는 ｄｌｌ |
| KR100706578B1 (ko) * | 2005-07-20 | 2007-04-13 | 삼성전자주식회사 | 지연동기루프 회로, 이를 구비한 반도체 메모리 장치, 및 반도체 메모리 장치의 클럭 동기화 방법 |
| KR100753100B1 (ko) * | 2005-09-29 | 2007-08-31 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 지연고정루프 |
| US7489172B2 (en) | 2005-09-29 | 2009-02-10 | Hynix Semiconductor Inc. | DLL driver control circuit |
| US7388415B2 (en) | 2006-02-16 | 2008-06-17 | Hynix Semiconductor Inc. | Delay locked loop with a function for implementing locking operation periodically during power down mode and locking operation method of the same |
| KR100776906B1 (ko) * | 2006-02-16 | 2007-11-19 | 주식회사 하이닉스반도체 | 파워다운 모드 동안 주기적으로 락킹 동작을 실행하는기능을 가지는 ｄｌｌ 및 그 락킹 동작 방법 |
| KR100795005B1 (ko) * | 2006-06-09 | 2008-01-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100761401B1 (ko) * | 2006-09-28 | 2007-09-27 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동 방법 |
| US7660171B2 (en) | 2006-09-28 | 2010-02-09 | Hynix Semiconductor Inc. | Semiconductor memory device and method for driving the same |
| KR100810072B1 (ko) * | 2006-09-29 | 2008-03-05 | 주식회사 하이닉스반도체 | 지연고정루프를 구비하는 반도체 메모리 장치 및 그의 구동방법 |
| US7777542B2 (en) | 2006-09-29 | 2010-08-17 | Hynix Semiconductor Inc. | Delay locked loop |
| US8081021B2 (en) | 2006-09-29 | 2011-12-20 | Hynix Semiconductor Inc. | Delay locked loop |
| KR100807116B1 (ko) * | 2006-10-31 | 2008-02-26 | 주식회사 하이닉스반도체 | 지연 고정 루프 |
| US7902889B2 (en) | 2006-10-31 | 2011-03-08 | Hynix Semiconductor Inc. | Delay locked loop |
| KR100861297B1 (ko) * | 2006-12-28 | 2008-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그에 포함되는 지연 고정 루프 |
| KR100856062B1 (ko) * | 2007-03-29 | 2008-09-02 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동방법 |
| KR100948077B1 (ko) * | 2008-09-12 | 2010-03-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동 방법 |
| KR20200122995A (ko) * | 2019-04-17 | 2020-10-28 | 윈본드 일렉트로닉스 코포레이션 | 반도체 장치 |
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| Publication number | Publication date |
|---|---|
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