KR100801740B1 - 지연고정루프 제어회로 - Google Patents

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Abstract

본 발명은 리셋명령에 의해 인에이블되는 제1 리셋신호와, 파워다운모드에 진입하는 경우 인에이블되는 제2 리셋신호를 입력받아 논리연산을 수행하는 논리부 및, 상기 논리부의 출력신호와 제1 클럭입력신호가 락킹되면 인에이블 되는 제1 락킹확인신호 및 제2 클럭입력신호가 락킹되면 인에이블되는 제2 락킹확인신호를 입력받아 제어신호를 생성하는 제어신호 생성부를 포함하되, 상기 제어신호는 상기 제1 및 제2 클럭입력신호를 각각 락킹시키는 제1 및 제2 클럭 락킹부 및 상기 락킹된 제1 및 제2 클럭입력신호를 입력받아 듀티싸이클이 조정된 내부클럭신호를 생성하는 듀티싸이클 조정부의 인에이블을 결정하는 것을 특징으로 하는 지연고정루프 제어회로를 제공한다.
지연고정루프(DLL), 듀티사이클 보정회로(DCC)

Description

지연고정루프 제어회로{CIRCUIT FOR CONTOLLING DLL}
도 1은 일반적인 지연고정루프(DLL)의 구성을 도시한 것이다.
도 2는 종래기술에 따른 지연고정루프 제어회로의 내부 신호 타이밍도를 도시한 것이다.
도 3은 본 발명의 일실시예에 따른 지연고정루프 제어회로의 구성을 도시한 것이다.
도 4는 본 발명의 일실시예에 따른 지연고정루프 제어회로의 내부 신호 타이밍도를 도시한 것이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 클럭버퍼 2 : 지연고정루프
20: 제1 클럭 락킹부 22: 제2 클럭 락킹부
200: 제1 지연라인 220:제2 지연라인
202, 222: 제1 및 제2 내부지연부 204, 224: 제1 및 제2 위상감지부
3: 듀티싸이클 보정부 30: 프리디코더
35: 제어신호 생성부 4: 드라이버부
T1, T2: 전달게이트
본 발명은 지연고정루프 및 이를 이용한 지연고정루프 제어방법에 관한 것으로, 더욱 구체적으로는 파워다운모드에서도 락킹 상태를 안정적으로 유지할 수 있도록 한 지연고정루프 제어 회로에 관한 것이다.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장하였다.
그런데, 동기식 메모리 장치의 경우 데이터를 외부클럭에 동기시켜 출력하면 tAC(output data Access time from Clk)만큼의 지연(delay)이 발생하여 유효데이터창(valid data window)이 줄어들고, 그 결과 고주파수(high frequencey)로 동작 시 오류가 유발되는 문제가 있었다. 따라서, 데이터가 클럭의 라이징에지와 폴링에지에 정확하게 동기되어 출력될 수 있도록 외부클럭을 소정구간(tCK-tAC)만큼 지연시킨 DLL클럭을 생성하는 지연고정루프(DLL)를 사용하게 되었다. 이와 같이 지연고정 루프(DLL)는 외부클럭에 대해 디램(DRAM) 내부의 지연요소를 보상한 내부클럭을 생성하게 되는데 이 과정을 락킹(locking)이라고 한다.
도 1은 일반적인 지연고정루프(DLL)의 구성을 도시한 것이다.
도 1에 도시된 지연고정루프(DLL)는 듀티사이클 보정(DCC, Duty Cycle Correction)이 가능한 구조로서, 클럭버퍼(1), 클럭 락킹부(2), 듀티사이클 보정부(3) 및, 드라이버부(4)를 포함하여 구성된다.
이와 같이 구성된 지연고정루프(DLL)의 제1 및 제2 클럭 락킹부(20, 22)는 MRS(Mode Register Setup) 신호에 의해 리셋신호(Reset)가 인에이블되면 기준클럭(Ref clk)과 피드백클럭(feedback clk) 사이의 위상을 비교하고, 제1 및 제2 지연라인(200, 220)의 지연구간을 조정함으로써, 락킹 완료된 제1 및 제2 클럭입력신호(clk_r, clk_f)를 생성한다. 이러한 락킹 과정이 완료되면 도2에서 도시한 바와 같이 제1 및 제2 락킹 확인신호(LOCK_STR, LOCK_STF)가 하이레벨로 인에이블 됨에 따라 제어신호(IDCCENB)가 로우레벨로 인에이블되고, 그 결과 듀티사이클 보정부(3)는 인에이블되고, 전류 소모량을 줄이기 위해 제2 클럭 락킹부(22)는 오프(Off)된다. 여기서, 제1 락킹 확인신호(LOCK_STR)는 제1 클럭입력신호(clk_r)가 락킹 완료되는 경우 인에이블되는 신호이고, 제2 락킹 확인신호(LOCK_STF)는 제2 클럭입력신호(clk_f)가 락킹 완료되는 경우 인에이블되는 신호이다.
한편, 셀프리프레쉬 모드(Self Ref)에 진입하면 클럭락킹부(2)가 다시 인에이블되어 제1 및 제2 클럭입력신호(clk_r, clk_f)에 대한 락킹 과정이 재진행되는 지연고정루프 리셋(DLL Reset) 동작이 수행되는데, 이때, 듀티사이클 보정부(3)는 디스 인에이블된다. 즉, 도2에서 도시한 바와 같이 셀프리프레쉬 모드(Self Ref)에 진입하면 클럭인에이블 신호(CKE)가 로우레벨로 천이되고, 제어신호(IDCCENB)가 하이레벨로 디스에이블된다. 그 결과 인에이블 상태의 듀티사이클 보정부(3)가 디스에이블되고, 앞서 전류소모량을 줄이기 위해 오프(OFF) 상태에 있던 제2 지연고정루프(22)는 제2 클럭입력신호(clk_f)의 락킹을 위해 온(ON) 상태로 전환된다.
그런데, 도2에서 도시한 바와 같이, 제어신호(IDCCENB)가 로우레벨로 떨어진 후 진행되는 파워다운모드(Power down)의 경우 파워다운모드(Power down) 종료시 파워(Power)가 순가적으로 증가(예를들어, 10mA 에서 100mA로 증가)하므로, X에서 볼 수 있는 바와 같이 파워(Power)가 요동치는 현상이 나타난다. 이와 같은 파워(Power)의 요동에 의해 락킹되어 있던 제1 및 제2 클럭입력신호(clk_r, clk_f)가 흔들리게 되고, 그 결과 락킹 페일(locking fail)이 발생되어 tAC(output data Access time from Clk)가 시프트(shift)되는 문제가 야기되었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 파워다운모드(Power down)에서 지연고정루프 리셋(DLL Reset) 동작이 수행되도록 하여 파워다운모드(Power down) 종료시 락킹 페일(locking fail)에 의해 발생되는 tAC(output data Access time from Clk)의 시프트(shift) 현상을 방지할 수 있도록 한 지연고정루프 제어회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 리셋명령에 의해 인에이블되는 제1 리셋신호와, 파워다운모드에 진입하는 경우 인에이블되는 제2 리셋신호를 입력받아 논리연산을 수행하는 논리부 및, 상기 논리부의 출력신호와 제1 클럭입력신호가 락킹되면 인에이블 되는 제1 락킹확인신호 및 제2 클럭입력신호가 락킹되면 인에이블되는 제2 락킹확인신호를 입력받아 제어신호를 생성하는 제어신호 생성부를 포함하되, 상기 제어신호는 상기 제1 및 제2 클럭입력신호를 각각 락킹시키는 제1 및 제2 클럭 락킹부 및 상기 락킹된 제1 및 제2 클럭입력신호를 입력받아 듀티싸이클이 조정된 내부클럭신호를 생성하는 듀티싸이클 조정부의 인에이블을 결정하는 것을 특징으로 하는 지연고정루프 제어회로를 제공한다.
본 발명에서, 상기 논리부는 상기 제1 리셋신호와 상기 제2 리셋신호를 입력받아 논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제어신호는 상기 논리부의 출력신호에 응답하여 상기 제2 클럭락킹부를 인에이블 시키는 것이 바람직하다.
본 발명에서, 상기 제어신호는 상기 논리부의 출력신호에 응답하여 상기 듀티싸이클 조정부를 디스에이블 시키는 것이 바람직하다.
본 발명에서, 상기 제어신호는 상기 제1 및 제2 락킹확인신호에 응답하여 상기 제2 클럭락킹부를 디스에이블 시키는 것이 바람직하다.
본 발명에서, 상기 제어신호는 상기 제1 및 제2 락킹확인신호에 응답하여 상 기 듀티싸이클 조정부를 인에이블 시키는 것이 바람직하다.
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이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명의 일실시예에 따른 지연고정루프(DLL) 제어회로의 구성을 도시한 것이다.
도시한 바와 같이, 본 발명의 지연고정루프 제어회로는 리셋명령에 의해 인에이블되는 제1 리셋신호(Reset)와, 파워다운모드에 진입하는 경우 인에이블되는 제2 리셋신호(BUF_ENBD)를 입력받아 논리합 연산을 수행하는 노어게이트(NR1) 및 인버터(IV1)으로 구성된 논리부(350) 및; 논리부(350)의 출력신호와, 제1 클럭입력신호(clk_r)가 락킹되면 인에이블 되는 제1 락킹확인신호(Lock_STR) 및, 제2 클럭입력신호(clk_r)가 락킹되면 인에이블되는 제2 락킹확인신호(Lock_STF)를 입력받아 제어신호(IDCCENB)를 생성하는 제어신호 생성부(35)를 포함한다. 제어신호 생성부(35)는 제1 리셋신호(Reset) 및 제2 리셋신호(BUF_ENBD) 중 하나라도 인에이블되면 로우레벨로 인에이블되는 제어신호(IDCCENB)를 생성하여 출력하도록 구성된다. 여기서, 제어신호(IDCCENB)는 상기 논리부(350)의 출력신호가 인에이블되면 제2 클럭락킹부(도1의 22)를 인에이블 시키고 듀티싸이클 조정부(도1의 3)를 디스에이블 시키며, 제1 및 제2 락킹확인신호(Lock_STR, Lock_STF)가 인에이블되면 상기 제2 클럭락킹부(도1의 22)를 디스에이블 시키고, 듀티싸이클 조정부(도1의 3)를 인에이블 시킨다.
이와 같이 구성된 본 발명의 지연고정루프(DLL) 제어회로에 의한 지연고정루프(DLL) 제어 동작을 구체적으로 설명하면 다음과 같다.
우선, 리셋명령에 따라 인에이블되는 리셋신호(RESET)에 의해 진행되는 지연고정루프 리셋(DLL Reset) 동작에 대해 살펴본다. 도 1을 참고하면, 클럭버퍼(Clk buffer, 1)는 외부클럭(CLK, CLKB)을 입력받아, 내부클럭(Clk in)을 생성한다. 생성된 내부클럭(Clk in)은 제1 및 제2 지연라인(200, 220) 및 제1 및 제2 내부지연부(202, 222)를 통해 소정구간 지연된다. 제1 및 제2 위상감지부(204, 224)는 제1 및 제2 내부지연부(202, 222)를 거친 피드백클럭(feedback clk)과 기준클럭(Ref clk)의 위상을 비교하여 제1 및 제2 지연라인(200, 220)의 지연구간을 조정한다. 이와 같은 과정을 통해 클럭락킹부(2)는 락킹된 제1 및 제2 클럭입력신호(clk_r, clk_f)를 생성한다.
제1 및 제2 클럭입력신호(clk_r, clk_f)가 락킹되면 도4에 도시한 바와 같이 제1 락킹확인신호(Lock_STR) 및 제2 락킹확인신호(Lock_STF)가 하이레벨로 인에이블된다. 이때, 인에이블된 제1 및 제2 락킹확인신호(Lock_STR, Lock_STF)를 입력받은 도3에 도시한 제어신호 생성부(35)는 로우레벨로 인에이블된 제어신호(IDCCENB)를 생성한다. 제어신호(IDCCENB)가 인에이블되면 전류 소모량을 줄이기 위해 제2 클럭 락킹부(22)가 오프(Off)되고, 듀티사이클 보정부(3)가 인에이블된다.
이후, 제어신호(IDCCENB)가 로우레벨로 떨어진 후 파워다운모드(Power down)가 진행되면 제2 리셋신호(BUF_ENBD)가 하이레벨로 인에이블된다. 하이레벨의 제2 리셋신호(BUF_ENBD)는 도3에 도시한 논리부(350)의 노어게이트(NR1) 일단에 입력되므로, 논리부(350)는 하이레벨을 출력하고, 그 결과 제어신호 생성부(35)는 하이레벨로 디스에이블된 제어신호(IDCCENB)를 생성한다. 이와 같이 본 발명의 제어신호 생성부(35)는 제1 리셋신호(Reset)가 인에이블된 경우 뿐만아니라 파워다운모드(Power down)에 진입하는 경우, 즉 제2 리셋신호(BUF_ENBD)가 인에이블되는 경우에도 디스에이블된 제어신호(IDCCENB)를 생성하여 출력한다. 이와 같이 제어신호(IDCCENB)가 디스에이블되면 지연고정루프 리셋(DLL Reset) 동작이 다시 진행되는데, 우선, 듀티사이클 보정부(3)가 디스에이블되고, 앞서 오프(Off) 상태가 된 제2 클럭 락킹부(22)가 온(ON) 상태가 되어, 제1 및 제2 클럭입력신호(clk_r, clk_f)에 대한 락킹 과정이 다시 진행된다. 따라서, 파워다운모드(Power down)가 종료시 파워(Power)의 요동에 의해 락킹 페일(locking fail)이 발생되어도 제2 리셋신호(BUF_ENBD)가 인에이블에 의해 제1 및 제2 클럭입력신호(clk_r, clk_f)에 대한 락킹이 다시 진행되므로 tAC(output data Access time from Clk)의 시프트(shift) 현상은 발생되지 않게 된다. 이때, 제2 리셋신호(BUF_ENBD)의 인에이블에 따른 지연고정루프 리셋(DLL Reset) 동작은 파워다운모드(Power down)가 종료된 후 파워(Power)가 요동치는 구간까지 유지되도록 설정하는 것이 바람직하다.
이상 살펴본 바와 같이, 지연고정루프 제어회로는 제어신호(IDCCENB)를 생성하여 클럭락킹부(2) 및 듀티싸이클 보정부(3)의 인에이블을 조정하는 회로로, 종래에는 제1 리셋신호(Reset)가 인에이블된 경우에 한해 제어신호(IDCCENB)를 디스에이블 시켜 제1 및 제2 클럭입력신호(clk_r, clk_f)에 대한 락킹을 다시 진행하였으나, 본 발명에서는 제1 리셋신호(Reset) 뿐만아니라 제2 리셋신호(BUF_ENBD)가 인에이블되는 경우에도 제어신호(IDCCENB)를 디스에이블 시켜 제1 및 제2 클럭입력신호(clk_r, clk_f)에 대한 락킹을 다시 진행하고 있다. 따라서, 파워다운모드(Power down)가 종료시 파워(Power)의 요동에 의해 락킹 페일(locking fail)이 발생되어도 락킹 페일이 되지 않으므로 tAC(output data Access time from Clk)가 시프트(shift) 현상을 방지할 수 있게 된다.
이상 설명한 바와 같이, 본 발명에 따른 지연고정루프 제어회로 및 이를 이용한 지연고정루프 제어방법에 의하면 파워다운모드(Power down)에서 지연고정루프 리셋(DLL Reset) 동작이 수행되도록 하여 파워다운모드(Power down) 종료시 락킹 페일(locking fail)에 의해 발생되는 tAC(output data Access time from Clk)의 시프트(shift) 현상을 방지할 수 있는 효과가 있다.

Claims (9)

  1. 리셋명령에 의해 인에이블되는 제1 리셋신호와, 파워다운모드에 진입하는 경우 인에이블되는 제2 리셋신호를 입력받아 논리연산을 수행하는 논리부 및;
    상기 논리부의 출력신호와, 제1 클럭입력신호가 락킹되면 인에이블 되는 제1 락킹확인신호 및, 제2 클럭입력신호가 락킹되면 인에이블되는 제2 락킹확인신호를 입력받아 제어신호를 생성하는 제어신호 생성부를 포함하되,
    상기 제어신호는 듀티싸이클이 조정된 내부클럭신호를 생성하는 듀티싸이클 조정부의 인에이블을 결정하는 것을 특징으로 하는 지연고정루프 제어회로.
  2. 제1항에 있어서, 상기 논리부는 상기 제1 리셋신호와 상기 제2 리셋신호를 입력받아 논리합 연산을 수행하는 것을 특징으로 하는 지연고정루프 제어회로.
  3. 제1항에 있어서, 상기 제어신호는
    상기 논리부의 출력신호에 응답하여 제2 클럭락킹부를 인에이블 시키는 것을 특징으로 하는 지연고정루프 제어회로.
  4. 제1항에 있어서, 상기 제어신호는
    상기 논리부의 출력신호에 응답하여 상기 듀티싸이클 조정부를 디스에이블 시키는 것을 특징으로 하는 지연고정루프 제어회로.
  5. 제1항에 있어서, 상기 제어신호는
    상기 제1 및 제2 락킹확인신호에 응답하여 상기 제2 클럭락킹부를 디스에이블 시키는 것을 특징으로 하는 지연고정루프 제어회로.
  6. 제1항에 있어서, 상기 제어신호는
    상기 제1 및 제2 락킹확인신호에 응답하여 상기 듀티싸이클 조정부를 인에이블 시키는 것을 특징으로 하는 지연고정루프 제어회로.
  7. 삭제
  8. 삭제
  9. 삭제
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