KR101094932B1 - 지연고정루프회로 - Google Patents

지연고정루프회로 Download PDF

Info

Publication number
KR101094932B1
KR101094932B1 KR1020090059721A KR20090059721A KR101094932B1 KR 101094932 B1 KR101094932 B1 KR 101094932B1 KR 1020090059721 A KR1020090059721 A KR 1020090059721A KR 20090059721 A KR20090059721 A KR 20090059721A KR 101094932 B1 KR101094932 B1 KR 101094932B1
Authority
KR
South Korea
Prior art keywords
delay
clock
signal
response
outputting
Prior art date
Application number
KR1020090059721A
Other languages
English (en)
Other versions
KR20110002230A (ko
Inventor
홍남표
차진엽
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090059721A priority Critical patent/KR101094932B1/ko
Priority to US12/627,179 priority patent/US8049544B2/en
Publication of KR20110002230A publication Critical patent/KR20110002230A/ko
Application granted granted Critical
Publication of KR101094932B1 publication Critical patent/KR101094932B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled

Abstract

반도체 장치의 지연고정루프회로에 관한 것으로써, 소스 클록 - 제1 에지에 대응하는 제1 소스 클록과 제2 에지에 대응하는 제2 소스 클록으로 나뉨 - 과 피드백 클록의 위상을 비교하기 위한 위상비교부와, 상기 위상비교부의 출력신호에 응답하여 제1 지연라인 - 한계 지연량에 도달할 때 지연전달신호를 활성화시킴 - 을 통해 상기 제1 소스 클록을 지연시켜 제1 지연고정클록으로서 출력하고, 제2 지연라인을 통해 상기 제2 소스 클록과 상기 제1 지연고정클록 중 주파수 정보신호에 대응하는 클록을 지연시켜 제2 지연고정클록으로서 출력하는 클록지연부와, 상기 주파수 정보신호 및 상기 지연전달신호에 응답하여 상기 제1 지연고정클록과 상기 제2 지연고정클록의 위상을 혼합한 클록, 상기 제1 지연고정클록, 상기 제2 지연고정클록 중 어느 하나의 클록을 지연고정클록으로써 출력하는 지연고정클록 생성부; 및 상기 지연고정클록에 상기 소스 클록의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델부를 구비하는 반도체 장치의 지연고정루프회로를 제공한다.
지연고정루프회로, 동작 주파수, 클록선택

Description

지연고정루프회로{DELAY LOCKED LOOP CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 장치의 지연고정루프회로에 관한 것이다.
DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러(CTRL)와 같은 외부 장치로부터 입력되는 외부클럭에 동기된 내부클럭를 이용하여 외부 장치들과 데이터의 전송을 수행한다.
이는 메모리와 메모리 컨트롤러간에 안정적으로 데이터를 전송하기 위해서는 메모리 컨트롤러에서 인가되는 메모리로 외부클럭과 메모리에서 출력되는 데이터간의 시간적 동기가 매우 중요하기 때문이다.
이때, 메모리에서 출력되는 데이터는 내부클럭에 동기되어 출력되는데, 내부클럭은 처음에 메모리로 인가될 때에는 외부클럭과 동기된 상태로 인가되지만, 메모리 내의 각 구성요소들을 거치면서 지연되어 메모리 외부로 출력될 때에는 외부클럭과 동기되지 않은 상태로 출력된다.
따라서, 메모리에서 출력되는 데이터의 안정적인 전송을 위해서는 데이터를 전송하는 메모리 내의 각 구성요소들을 거치면서 지연된 내부클럭이 메모리 컨트롤러에서 인가되는 외부클럭의 에지(Edge), 혹은 중심(center)에 정확하게 위치시키기 위해 데이터가 버스에 실리는 시간을 내부클럭에 역보상하여 내부클럭과 외부클럭이 동기되도록 해야한다.
이러한 역활을 수행하는 클럭 동기회로로는 위상고정루프(PLL: Phase Locked Loop)회로와 지연고정루프회로(DLL)회로가 있다.
이 중 외부클럭의 주파수와 내부클럭의 주파수가 서로 다른 경우에는 주파수 채배기능을 사용하여야 함으로 주로 위상고정루프(PLL)를 사용한다. 하지만, 외부클럭의 주파수와 내부클럭의 주파수가 동일한 경우에는 위상고정루프(PLL)에 비해 잡음에 큰 영향을 받지 않고 상대적으로 작은 면적에서 구현 가능한 지연고정루프회로(DLL)를 주로 사용한다.
즉, 반도체 메모리 소자의 경우는 사용되는 주파수가 동일하므로 클럭 동기회로로서 주로 지연고정루프회로(DLL)를 사용한다.
그 중에서도 반도체 메모리 소자에서는 고정 지연 값을 저장할 수 있는 레지스터를 구비하여 전원차단시, 레지스터에 고정 지연 값을 저장하였다가 다시 전원이 인가되면 레지스터에 저장되어 있던 고정 지연 값을 로딩하여 내부클럭을 고정하는데 사용함으로써 반도체 메모리 소자의 최초 동작시 내부클럭과 외부클럭의 위상차이가 상대적으로 작은 시점에서 클럭 동기 동작을 수행할 수 있고, 최초 동작 이후에도 내부클럭과 외부클럭의 위상차이에 따라 레지스터의 지연 값이 변동하는 폭을 조절함으로써 내부클럭과 외부클럭이 동기되는데 소요되는 시간을 줄일 수 있는 레지스터 제어형 지연고정루프(Register Controlled DLL)회로가 가장 널리 사용되고 있다.
도 1은 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로는, 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상을 비교하고, 비교결과에 대응하여 지연제어신호(DELAY_LOCK_CTL_R, DELAY_LOCK_CTL_F)를 생성하기 위한 위상비교부(100)와, 지연고정을 이루기 위해 지연제어신호(DELAY_LOCK_CTL_R, DELAY_LOCK_CTL_F)에 응답하여 소스 클록(REFCLK)의 제1 에지 - 일반적으로 하강 에지(falling edge)를 의미하여 상승 에지(rising edge)가 되어도 상관없음 - 에 대응하는 제1 소스 클록(REFCLK_F)을 지연시켜 제1 지연고정클록(DLLCLK_F)으로서 출력하고, 소스 클록(REFCLK)의 제2 에지 - 일반적으로 상승 에지(rising edge)를 의미하며 하강 에지(falling)가 되어도 상관없음 - 에 대응하는 제2 소스 클록(REFCLK_R)을 지연시켜 제2 지연고정클록(DLLCLK_R)으로서 출력하기 위한 클록지연부(120), 제1 지연고정클록(DLLCLK_F)과 제2 지연고정클록(DLLCLK_R)의 위상을 혼합하여 지연고정클록(DLLCLK)으로써 출력하기 위한 지연고정클록 생성부(140), 및 지연고정클록(DLLCLK)에 소스 클록(REFLCK)의 실제 출력 경로의 지연시간을 반영하여 피드백 클록(FBCLK)으로서 출력하기 위한 지연복제모델부(160)를 구비한다.
여기서, 클록지연부(120)는, 위상비교부(100)에서 출력되는 지연제어신호(DELAY_LOCK_CTL_R, DELAY_LOCK_CTL_F) 중 제1 지연제어신호(DELAY_LOCK_CTL_F)에 대응하는 지연량만큼 제1 소스 클록(REFCLK_F)을 지연시켜 제1 지연고정클록(DLLCLK_F)으로서 출력하기 위한 제1 클록지연부(122), 및 위상비교부(100)에서 출력되는 지연제어신호(DELAY_LOCK_CTL_R, DELAY_LOCK_CTL_F) 중 제2 지연제어신호(DELAY_LOCK_CTL_R)에 대응하는 지연량만큼 제2 소스 클록(REFCLK_R)을 지연시켜 제2 지연고정클록(DLLCLK_R)으로서 출력하기 위한 제2 클록지연부(124)를 구비한다.
그리고, 위상비교부(100)는, 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상을 비교하여 클록비교신호(PHASE_COMP)를 생성하기 위한 클록 위상 비교부(102), 및 클록비교신호(PHASE_COMP)에 응답하여 제1 클록지연부(122)의 지연동작을 제어하기 위한 제1 지연제어신호(DELAY_LOCK_CTL_F)를 생성하고, 클록비교신호(PHASE_COMP)에 응답하여 제2 클록지연부(124)의 지연동작을 제어하기 위한 제2 지연제어신호(DELAY_LOCK_CTL_R)를 생성하기 위한 지연제어신호 생성부(104)를 구비한다.
전술한 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로의 구성을 바탕으로 기본적인 락킹 동작을 설명하면, 락킹 전 상태에서 서로 다른 위상을 갖는 소스 클록(REFCLK)의 기준 에지 - 일반적으로 상승 에지(rising edge)를 가리키며, 하강 에지(falling edge)가 되어도 상관없음 - 와 피드백 클록(FBCLK)의 기준 에지가 동기화되도록 하기 위해 소스 클록(REFCLK)의 제1 에지에 대응하는 제1 소 스 클록(REFCLK_F)과 제2 에지에 대응하는 제2 소스 클록(REFCLK_R)을 각각 지연시켜 제1 지연고정클록(DLLCLK_F) 및 제2 지연고정클록(DLLCLK_R)으로서 출력하는 동작을 수행하며, 이때, 제1 지연고정클록(DLLCLK_F)과 제2 지연고정클록(DLLCLK_R)의 위상을 혼합하여 지연고정클록(DLLCLK)을 생성한 다음 지연고정클록(DLLCLK)에 소스 클록(REFCLK) 경로의 실제 지연조건을 반영하여 피드백 클록(FBCLK)으로서 출력하므로 제1 소스 클록(REFCLK_F) 및 제2 소스 클록(REFCLK_R)의 위상을 지연시키는 량이 증가함에 따라 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상차이가 점점 줄어들게 된다.
한편, 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로의 구성 중 클록지연부(120)의 구성을 좀 더 자세히 살펴보면, 원래 하나의 신호인 소스 클록(REFCLK)을 제1 소스 클록(REFCLK_F)과 제2 소스 클록(REFCLK_R)으로 나눠서 각각 지연시켜 제1 지연고정클록(DLLCLK_F) 및 제2 지연고정클록(DLLCLK_R)으로 출력하기 위한 제1 클록지연부(122)와 제2 클록지연부(124)로 나뉘어져 있는 것을 알 수 있다.
그리고, 제1 클록지연부(122) 및 제2 클록지연부(124)에서 각각 출력되는 제1 지연고정클록(DLLCLK_F) 및 제2 지연고정클록(DLLCLK_R)은 지연고정클록 생성부(140)를 통해 그 위상이 혼합되어 지연고정클록(DLLCLK)으로서 출력되는 것을 알 수 있다.
종래기술에 따른 클록지연부(120)가 전술한 바와 같은 구성을 갖는 이유는 지연고정루프회로에서 최종적으로 출력되는 지연고정클록(DLLCLK)의 듀티 비(duty ratio)가 틀어지는 것을 방지하기 위함이다.
즉, 외부에서 인가되는 클록(CLK, CLK#)의 경우 듀티 비(duty ratio)가 틀어져서 입력될 확률이 높은데, 이러한 외부 클록(CLK, CLK#)을 사용하여 단순한 지연고정동작만을 수행하게 되면, 그 결과 출력되는 지연고정클록(DLLCLK)도 그 듀티 비(duty ratio)가 틀어져 있게 되는 문제가 있다.
때문에, 도 1에 도시된 것과 같이 지연고정루프회로의 구성을 가져감으로써 지연고정루프회로에서 최종적으로 출력되는 지연고정클록(DLLCLK)의 듀티 비가 틀어지는 것을 방지하게 된다.
하지만, 외부에서 인가되는 클록(CLK, CLK#)의 주파수가 매우 높은 고주파수(high frequency)일 때는 전술한 바와 같이 내부에서 듀티 비를 보정해주는 동작이 꼭 필요하지만, 외부에서 인가되는 클록(CLK, CLK#)의 주파수가 비교적 낮은 저주파수(low frequency)일 때는 전술한 바와 같은 듀티 비를 보정해주는 동작이 필수적이지 않다.
즉, 외부 클록(CLK, CLK#)이 고주파수일 때는 클록의 한 주기(1tck) 길이가 매우 짧기 때문에 듀티 비가 약간 틀어지는 것이 큰 지터(jitter)로 작용할 수 있지만, 외부 클록(CLK, CLK#)이 저주파수일 때는 클록의 한 주기(1tck) 길이가 매우 길기 때문에 듀티 비가 약간 틀어지더라도 별 문제 없이 아주 작은 지터(jitter)로 작용할 수 있다.
또한, 외부 클록(CLK, CLK#)이 고주파수일 때는 클록의 한 주기(1tck) 길이가 매우 짧기 때문에 지연고정 동작 중에 소스 클록(REFCLK)과 피드백 클록(FBCLK) 의 위상차이에 대응하여 보정되어야 하는 클록지연부의 지연량이 매우 짧은 편 - 보통 외부 클록(CLK, CLK#)의 두 주기(2tck)를 넘어설 수 없음 - 이지만, 외부 클록(CLK, CLK#)이 저주파수일 때는 클록의 한 주기(1tck) 길이가 매우 길기 때문에 지연고정 동작 중에 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상차이에 대응하여 보정되어야 하는 클록지연부의 지연량이 매우 긴 편이 된다.
그런데, 도 1에 도시된 것과 같은 종래기술에 따른 지연고정루프회로는 외부에서 인가되는 클록(CLK, CLK#)의 주파수가 높든 낮든 상관없이 무조건 듀티 비를 보정하는 동작을 함께 수행하므로 비효율적이고, 그로 인해, 주파수가 낮은 외부 클록(CLK, CLK#)이 인가되는 것에 대비하여 클록지연부(120)에서 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력하기 위한 전체 지연량의 크기가 매우 커야 하므로 넓은 면적을 차지한다는 문제점이 있다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 외부에서 인가되는 클록의 주파수에 따라 소스 클록을 지연시키는 방식을 변경함으로써, 외부 클록의 주파수 변동과 상관없이 효율적이고 안정적으로 동작할 수 있는 반도체 장치의 지연고정루프회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 소스 클록 - 제1 에지에 대응하는 제1 소스 클록과 제2 에지에 대응하는 제2 소스 클록으로 나뉨 - 과 피드백 클록의 위상을 비교하기 위한 위상비교부; 상기 위상비교부의 출력신호에 응답하여 제1 지연라인 - 한계 지연량에 도달할 때 지연전달신호를 활성화시킴 - 을 통해 상기 제1 소스 클록을 지연시켜 제1 지연고정클록으로서 출력하고, 제2 지연라인을 통해 상기 제2 소스 클록과 상기 제1 지연고정클록 중 주파수 정보신호에 대응하는 클록을 지연시켜 제2 지연고정클록으로서 출력하는 클록지연부; 상기 주파수 정보신호 및 상기 지연전달신호에 응답하여 상기 제1 지연고정클록과 상기 제2 지연고정클록의 위상을 혼합한 클록, 상기 제1 지연고정클록, 상기 제2 지연고정클록 중 어느 하나의 클록을 지연고정클록으로써 출력하는 지연고정클록 생성부; 및 상기 지연고정클록에 상기 소스 클록의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델부를 구비하는 반도 체 장치의 지연고정루프회로를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 소스 클록 - 제1 에지에 대응하는 제1 소스 클록과 제2 에지에 대응하는 제2 소스 클록으로 나뉨 - 과 피드백 클록의 위상을 비교하기 위한 클록위상비교부; 예정된 주기마다 인가되는 상기 클록위상비교부의 출력신호를 설정된 패턴에 대응하는 방식으로 분류하여 제1 및 제2 지연제어신호로서 출력하기 위한 지연제어신호 생성부; 고주파 동작모드에서는 상기 제1 지연제어신호에 응답하여 상기 제1 소스 클록을 지연시킨 클록을, 저주파 동작모드에서는 상기 클록위상비교부의 출력신호에 응답하여 상기 제1 소스 클록을 지연시킨 클록을 제1 지연고정클록으로써 출력하고, 한계 지연량에 도달하는 것에 응답하여 지연전달신호를 활성화시키는 제1 클록지연부; 상기 고주파 동작모드에서는 상기 제2 지연제어신호에 응답하여 상기 제2 소스 클록을 지연시킨 클록을, 상기 저주파 동작모드에서는 상기 지연전달신호가 활성화된 이후 상기 클록위상비교부의 출력신호에 응답하여 상기 제1 지연고정클록을 지연시킨 클록을 제2 지연고정클록으로써 출력하는 제2 클록지연부; 상기 고주파 동작모드에서는 상기 제1 지연고정클록과 상기 제2 지연고정클록의 위상을 혼합한 클록을, 상기 저주파 동작모드에서는 상기 제1 및 제2 지연고정클록 중 상기 지연전달신호에 대응하는 클록을 지연고정클록으로써 출력하는 지연고정클록 생성부; 및 상기 지연고정클록에 상기 소스 클록의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델부를 구비하는 반도체 장치의 지연고정루프회로를 제공한다.
전술한 본 발명은 외부에서 인가되는 클록의 주파수에 따라 소스 클록을 지연시키는 방식을 변경함으로써, 외부 클록이 고주파수를 갖는 상태일 때는 지연고정동작으로 인해 소모되는 전류량을 감소되는 효과가 있고, 외부 클록이 저주파수를 갖는 상태일 때는 지연고정동작을 위해 필요한 지연고정루프회로의 면적이 감소되는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 2를 참조하면, 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로는, 소스 클록(REFCLK) - 제1 에지에 대응하는 제1 소스 클록(REFCLK_F)과 제2 에지에 대응하는 제2 소스 클록(REFCLK_R)으로 나뉨 - 과 피드백 클록(FBCLK)의 위상을 비교하기 위한 위상비교부(200)와, 제1 지연라인(2222)을 통해 제1 소스 클록(REFCLK_F)을 위상비교부(200)의 출력신호(DELAY_LOCK_CTL_F)에 대응하는 만큼 지연시켜 제1 지연고정클록(DLLCLK_F)으로서 출력하고 한계 지연량에 도달할 때 지연전달신호(DLY_TRANS_CTL)를 출력하도록 제어하며, 제2 지연라인(2242)을 통해 제2 소스 클록(REFCLK_R)과 제1 지연고정클록(DLLCLK_F) 중 주파수 정보신호(PHASE_INFO)에 대응하는 클록을 지연전달신호(DLY_TRANS_CTL) 및 위상비교부(200)의 출력신호(DELAY_LOCK_CTL_R)에 대응하는 만큼 지연시켜 제2 지연고정클록(DLLCLK_R)으로서 출력하도록 제어하는 클록지연부(220)와, 주파수 정보신호(PHASE_INFO) 및 지연전달신호(DLY_TRANS_CTL)에 응답하여 제1 지연고정클록(DLLCLK_F)과 제2 지연고정클록(DLLCLK_R)의 위상을 혼합한 클록, 제1 지연고정클록(DLLCLK_F), 제2 지연고정클록(DLLCLK_R) 중 어느 하나의 클록을 지연고정클록(DLLCLK)으로써 출력하는 지연고정클록 생성부(240), 및 지연고정클록(DLLCLK)에 소스 클록(REFCLK)의 실제 지연조건을 반영하여 피드백 클록(FBCLK)으로서 출력하기 위한 지연복제모델부(260)를 구비한다.
또한, 외부에서 인가되는 클록(CLK, CLK#)을 버퍼링하여 소스 클록(REFCLK), 소스 클록(REFCLK)의 제1 에지 - 일반적으로 하강 에지(falling edge)를 의미하며, 상승 에지(rising edge)가 되더라도 상관없음 - 에 대응하는 제1 소스 클록(REFCLK_F), 소스 클록(REFCLK)의 제2 에지 - 일반적으로 상승 에지(rising edge)를 의미하며, 하강 에지(falling edge)가 되더라도 상관없음 - 에 대응하는 제2 소스 클록(REFCLK_R)을 생성하기 위한 클록 버퍼링부(280)를 더 구비한다.
그리고, 도면에 직접적으로 도시되지 않았지만, 반도체 장치의 동작주파수를 검출하고, 검출결과에 대응하여 그 논리레벨이 변동하는 주파수 정보신호(PHASE_INFO)를 생성하기 위한 주파수 정보신호 생성부를 더 구비할 수 있다.
예컨대, 도면에 직접적으로 도시되지 않은 주파수 정보신호 생성부는 반도체 장치의 동작주파수가 예정된 주파수보다 높을 경우 주파수 정보신호(PHASE_INFO)의 논리레벨을 로직'하이'(High)로 활성화시켜 생성하고, 반도체 장치의 동작주파수가 예정된 주파수보다 낮을 경우 주파수 정보신호(PHASE_INFO)의 논리레벨을 로직'로우'(Low)로 비활성화시켜 생성하는 동작을 수행하게 된다.
그리고, 도면에 직접적으로 도시되지 않았지만, 동작주파수에 대응하여 그 논리레벨이 변동하는 주파수 정보신호(PHASE_INFO)를 외부로부터 입력받기 위한 주파수 정보신호 입력부를 더 구비할 수 있다.
예컨대, 도면에 직접적으로 도시되지 않은 주파수 정보신호 입력부는, 반도체 장치의 동작주파수가 예정된 주파수보다 높을 경우 로직'하이'(High)로 활성화된 주파수 정보신호(PHASE_INFO)를 입력받고, 반도체 장치의 동작주파수가 예정된 주파수보다 낮을 경우 로직'로우'(Low)로 비활성화된 주파수 정보신호(PHASE_INFO)를 입력받는다. 즉, 반도체 장치의 동작주파수에 따라 적당한 논리레벨을 갖는 주파수 정보신호(PHASE_INFO)가 반도체 장치 외부에서 생성된다.
그리고, 도면에 직접적으로 도시되지 않았지만, 반도체 장치 내부에 지연고정루프회로와는 별도로 구비되는 메모리 레지스터 셋(Memory Register Set : MRS)에 설정된 컬럼 레이턴시(CL)값에 대응하여 주파수 정보신호(PHASE_INFO)의 논리레벨이 변동할 수 있다.
즉, 메모리 레지스터 셋(Memory Register Set : MRS)에 설정되는 컬럼 레이턴시(CL)라는 값은 반도체 메모리 장치로 컬럼 어드레스(column address)가 인가된 후 몇 시스템 클록 주기(tck) 후에 데이터가 반도체 메모리 장치에서 출력되는지가 설정되는 값이다. 따라서, 컬럼 레이턴시(CL) 값이 크다는 것은 반도체 메모리 장치의 주파수가 높다는 것을 의미하고, 컬럼 레이턴시(CL) 값이 작다는 것은 반도체 메모리 장치의 주파수가 낮다는 것을 의미한다.
예컨대, 컬럼 레이턴시(CL) 값이 5보다 작다면 반도체 메모리 장치의 주파수가 낮다고 판단하고 주파수 정보신호(PHASE_INFO)의 논리레벨을 로직'로우'(Low)가 되도록 설정하게 되고, 컬럼 레이턴시(CL) 값이 5보다 크다면 반도체 메모리 장치의 주파수가 높다고 판단하고 주파수 정보신호(PHASE_INFO)의 논리레벨을 로직'하이'(High)가 되도록 설정하게 된다.
그리고, 위상비교부(200)의 구성을 좀 더 상세히 살펴보면, 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상을 비교하고, 비교결과에 대응하여 그 논리레벨이 결정되는 위상비교신호(PHASE_COMP)를 생성하기 위한 클록위상비교부(202), 및 예정된 주기마다 인가되는 위상비교신호(PHASE_COMP)를 설정된 패턴에 대응하는 방식으로 분류하여 제1 지연제어신호(DELAY_LOCK_CTL_F) 및 제2 지연고정신호(DELAY_LOCK_CTL_R)로서 출력하기 위한 지연제어신호 생성부(204)를 구비한다.
또한, 위상비교부(200)의 구성요소 중 클록위상비교부(202)는, 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상을 비교하여, 소스 클록(REFCLK)이 피드백 클록(FBCLK)보다 앞선 위상을 가질 경우, 즉, 소스 클록(REFCLK)의 기준에지가 피 드백 클록(FBCLK)의 기준에지보다 앞쪽에 위치할 경우 로직'로우'(Low)로 비활성화상태가 되는 위상비교신호(PHASE_COMP)를 출력하고, 피드백 클록(FBCLK)이 소스 클록(REFCLK)보다 앞선 위상을 가질 경우, 즉, 피드백 클록(FBCLK)의 기준에지가 소스 클록(REFCLK)의 기준에지보다 앞쪽에 위치할 경우 로직'하이'(High)로 활성화상태가 되는 위상비교신호(PHASE_COMP)를 출력한다.
또한, 위상비교부(200)의 구성요소 중 지연제어신호 생성부(204)는, 클록위상비교부(202)에서 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상을 비교하기 시작하는 시점으로부터 홀수 번째 예정된 주기에서 인가되는 위상비교신호(PHASE_COMP)를 제1 지연제어신호(DELAY_LOCK_CTL_F)로서 출력하고, 클록위상비교부(202)에서 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상을 비교하기 시작하는 시점으로부터 짝수 번째 예정된 주기에서 인가되는 위상비교신호(PHASE_COMP)를 제2 지연제어신호(DELAY_LOCK_CTL_R)로서 출력한다.
그리고, 클록지연부(220)는, 주파수 정보신호(PHASE_INFO)에 따라 진입이 결정되는 고주파 동작모드에서는 제1 소스 클록(REFCLK_F)을 제1 지연제어신호(DELAY_LOCK_CTL_F)에 대응하는 지연량만큼 지연시킨 클록을, 저주파 동작모드에서는 제1 소스 클록(REFCLK_F)을 클록위상비교부(500)의 출력신호(DELAY_LOCK_CTRL)에 대응하는 지연량만큼 지연시킨 클록을 제1 지연고정클록(DLLCLK_F)으로써 출력하고, 한계 지연량에 도달하는 것에 응답하여 지연전달신호(DLY_TRANS_CTL)를 로직'하이'(High)로 활성화시키는 제1 클록지연부(222)와, 고주파 동작모드에서는 제2 소스 클록(REFCLK_R)을 제2 지연제어신 호(DELAY_LOCK_CTL_R)에 대응하는 지연량만큼 지연시킨 클록을, 저주파 동작모드에서는 지연전달신호(DLY_TRANS_CTL)가 로직'하이'(High)로 활성화된 이후 제1 지연고정클록(DLLCLK_F)을 클록위상비교부(500)의 출력신호(DELAY_LOCK_CTRL)에 대응하는 지연량만큼 지연시킨 클록을 제2 지연고정클록(DLLCLK_R)으로써 출력하는 제2 클록지연부(224)를 구비한다.
여기서, 제1 클록지연부(222)는, 주파수 정보신호(PHASE_INFO)에 응답하여 위상비교신호(PHASE_COMP)와 제1 지연제어신호(DELAY_LOCK_CTL_F)를 선택적으로 출력하기 위한 제1 신호선택부(2224), 및 제1 신호선택부(2224)의 출력신호(SEL_SIG_F)에 대응하는 지연량만큼 제1 소스 클록(REFCLK_F)을 지연시켜 제1 지연고정클록(DLLCLK_F)으로써 출력하되, 한계 지연량에 도달하는 것에 응답하여 지연전달신호(DLY_TRANS_CTL)를 로직'하이'(High)로 활성화시키는 제1 지연라인(2222)을 구비한다.
또한, 제1 클록지연부(222)의 구성요소 중 제1 신호선택부(2224)는, 로직'로우'(Low)로 비활성화상태가 되는 주파수 정보신호(PHASE_INFO)에 응답하여 고주파 동작모드에 진입할 때, 위상비교신호(PHASE_COMP)를 선택하여 출력하고, 로직'하이'(High)로 활성화상태가 되는 주파수 정보신호(PHASE_INFO)에 응답하여 저주파 동작모드에 진입할 때, 제1 지연제어신호(DELAY_LOCK_CTL_F)를 선택하여 출력한다.
또한, 제1 클록지연부(222)의 구성요소 중 제1 지연라인(2222)은, 제1 신호선택부(2224)의 출력신호(SEL_SIG_F)가 로직'하이'(High)로 활성화되는 것에 응답하여 증가하는 지연량으로 제1 소스 클록(REFCLK_F)을 지연시켜 제1 지연고정클 록(DLLCLK_F)으로써 출력하고, 제1 신호선택부(2224)의 출력신호(SEL_SIG_F)가 로직'로우'(Low)로 비활성화되는 것에 응답하여 감소하는 지연량으로 제1 소스 클록(REFCLK_F)을 지연시켜 제1 지연고정클록(DLLCLK_F)으로써 출력한다.
그리고, 제2 클록지연부(224)는, 주파수 정보신호(PHASE_INFO)에 응답하여 위상비교신호(PHASE_COMP)와 제2 지연제어신호(DELAY_LOCK_CTL_R)를 선택적으로 출력하기 위한 제2 신호선택부(2244)와, 주파수 정보신호(PHASE_INFO) 및 지연전달신호(DLY_TRANS_CTL)에 응답하여 제2 소스 클록(REFCLK_R), 제1 지연고정클록(DLLCLK_F), 설정된 논리레벨로 고정된 신호 - 전원전압(VDD) 레벨을 가짐으로써 로직'하이'(High)로 고정되거나 접지전압(VSS) 레벨을 가짐으로써 로직'로우'(Low)로 고정되는 신호를 의미함 - 중 어느 하나의 신호를 출력하기 위한 클록선택부(2246), 및 제2 신호선택부(2244)의 출력신호(SEL_SIG_R)에 대응하는 지연량만큼 클록선택부(2246)의 출력클록(SEL_CLK)을 지연시켜 제2 지연고정클록(DLLCLK_R)으로써 출력하는 제2 지연라인(2242)을 구비한다.
여기서, 제2 클록지연부(224)의 구성요소 중 제2 신호선택부(2244)는, 로직'로우'(Low)로 비활성화상태가 되는 주파수 정보신호(PHASE_INFO)에 응답하여 고주파 동작모드에 진입할 때, 위상비교신호(PHASE_COMP)를 선택하여 출력하고, 로직'하이'(High)로 활성화상태가 되는 주파수 정보신호(PHASE_INFO)에 응답하여 저주파 동작모드에 진입할 때, 제2 지연제어신호(DELAY_LOCK_CTL_R)를 선택하여 출력한다.
또한, 제2 클록지연부(224)의 구성요소 중 클록선택부(2246)는, 로직'로우'(Low)로 비활성화상태가 되는 주파수 정보신호(PHASE_INFO)에 응답하여 고주파 동작모드에 진입할 때, 지연전달신호(DLY_TRANS_CTL)의 논리레벨과 상관없이 제2 소스 클록(REFCLK_R)을 선택하여 출력한다.
또한, 제2 클록지연부(224)의 구성요소 중 클록선택부(2246)는, 로직'하이'(High)로 활성화상태가 되는 주파수 정보신호(PHASE_INFO)에 응답하여 저주파 동작모드에 진입할 때, 지연전달신호(DLY_TRANS_CTL)가 로직'하이'(High)로 활성화되는 것에 응답하여 제1 지연고정클록(DLLCLK_F)을 선택하여 출력하고, 지연전달신호(DLY_TRANS_CTL)가 로직'로우'(Low)로 비활성화되는 것에 응답하여 설정된 논리레벨로 고정된 신호를 선택하여 출력한다.
그리고, 제2 클록지연부(224)의 구성요소 중 제2 지연라인(2242)은, 제2 신호선택부(2244)의 출력신호(SEL_SIG_R)가 로직'하이'(High)로 활성화되는 것에 응답하여 증가하는 지연량으로 클록선택부(2246)의 출력클록(SEL_CLK)을 지연시켜 제2 지연고정클록(DLLCLK_R)으로써 출력하고, 제2 신호선택부(2244)의 출력신호(SEL_SIG_R)가 로직'로우'(Low)로 비활성화되는 것에 응답하여 감소하는 지연량으로 클록선택부(2246)의 출력클록(SEL_CLK)을 지연시켜 제2 지연고정클록(DLLCLK_R)으로써 출력한다.
전술한 클록지연부(220)의 전체적인 동작을 살펴보면, 주파수 정보신호(PHASE_INFO)에 대응하여 반도체 장치가 고주파 동작모드로 동작하는 경우에는, 제1 지연제어신호(DELAY_LOCK_CTL_F)가 로직'하이'(High)로 활성화되는 것에 응답하여 제1 지연라인(2222)의 통과 지연량을 증가시킴으로써, 제1 소스 클록(REFCLK_F)의 지연량을 증가시켜 제1 지연고정클록(DLLCLK_F)으로써 출력하고, 제1 지연제어신호(DELAY_LOCK_CTL_F)가 로직'로우'(Low)로 비활성화되는 것에 응답하여 제1 지연라인(2222)의 통과 지연량을 감소시킴으로써, 제1 소스 클록(REFCLK_F)의 지연량을 감소시켜 제1 지연고정클록(DLLCLK_F)으로써 출력한다.
또한, 클록지연부(220)는, 주파수 정보신호(PHASE_INFO)에 대응하여 저주파 동작모드로 동작하는 경우에는, 위상비교신호(PHASE_COMP)가 로직'하이'(High)로 활성화되는 것에 응답하여 제1 지연라인(2222)의 통과 지연량을 증가시킴으로써, 제1 소스 클록(REFCLK_F)의 지연량을 증가시켜 제1 지연고정클록(DLLCLK_F)으로써 출력하고, 위상비교신호(PHASE_COMP)가 로직'로우'(Low)로 비활성화되는 것에 응답하여 제1 지연라인(2222)의 통과 지연량을 감소시킴으로써, 제1 소스 클록(REFCLK_F)의 지연량을 감소시켜 제1 지연고정클록(DLLCLK_F)으로써 출력한다.
즉, 클록지연부(220)에서 제1 지연라인(2222)의 통과 지연량을 조절하는 방법은, 주파수 정보신호(PHASE_INFO)에 대응하여 저주파 동작모드가 되든 고주파 동작모드가 되든 상관없이 제1 소스 클록(REFCLK_F)이 제1 지연라인을 통과하는데 걸리는 시간을 증가시키거나 감소시키는 방식으로 동작한다.
다만, 주파수 정보신호(PHASE_INFO)에 대응하여 저주파 동작모드가 되는 경우에는 클록 위상비교부(202)에서 직접 출력되는 위상비교신호(PHASE_COMP)에 응답하여 제1 지연라인의 통과 지연량을 조절하는 방식으로 동작하지만, 주파수 정보신호(PHASE_INFO)에 대응하여 고주파 동작모드가 될 경우에는 클록 위상 비교부(202)에서 생성된 위상비교신호(PHASE_COMP)가 지연제어신호 생성부(204)를 거쳐서 생성되는 제1 지연제어신호(DELAY_LOCK_CTL_F)에 응답하여 제1 지연라인의 통과 지연량 을 조절하는 방식으로 동작하게 된다.
그리고, 클록지연부(220)는, 주파수 정보신호(PHASE_INFO)에 대응하여 고주파 모드로 동작하는 경우에는, 제2 지연제어신호(DELAY_LOCK_CTL_R)가 로직'하이'(High)로 활성화되는 것에 응답하여 제2 지연라인(2224)의 통과 지연량을 증가시킴으로써, 제2 소스 클록(REFCLK_R)의 지연량을 증가시켜 제2 지연고정클록(DLLCLK_R)으로써 출력하고, 제2 지연제어신호(DELAY_LOCK_CTL_R)가 로직'로우'(Low)로 비활성화되는 것에 응답하여 제2 지연라인(2224)의 통과 지연량을 감소시킴으로써, 제2 소스 클록(REFCLK_R)의 지연량을 감소시켜 제2 지연고정클록(DLLCLK_R)으로써 출력한다.
또한, 클록지연부(220)는, 주파수 정보신호(PHASE_INFO)에 대응하여 저주파 동작모드로 동작하는 경우에는, 제1 지연라인(2222)의 통과 지연량이 한계 지연량에 도달하여 지연전달신호(DLY_TRANS_CTL)가 로직'하이'(High)로 활성화된 후, 위상비교신호(PHASE_COMP)가 로직'하이'(High)로 활성화되는 것에 응답하여 제2 지연라인(224)의 통과 지연량을 증가시킴으로써, 제1 지연고정클록(DLLCLK_F)의 지연량을 증가시켜 제2 지연고정클록(DLLCLK_R)으로써 출력하고, 위상비교신호(PHASE_COMP)가 로직'로우'(Low)로 비활성화되는 것에 응답하여 제2 지연라인(2224)의 통과 지연량을 감소시킴으로써, 제1 지연고정클록(DLLCLK_F)의 지연량을 감소시켜 제2 지연고정클록(DLLCLK_R)으로써 출력한다.
이때, 위상비교신호(PHASE_COMP)와 제1 지연제어신호(DELAY_LOCK_CTL_F)와의 차이는 상기에서 설명한 바와 같이 위상비교신호(PHASE_COMP) 중 일부가 제1 지연 제어신호(DELAY_LOCK_CTL_F)가 되고, 위상비교신호(PHASE_COMP) 중 제1 지연제어신호(DELAY_LOCK_CTL_F)가 아닌 나머지 신호들이 제2 지연제어신호(DELAY_LOCK_CTL_R)가 된다는 것을 알 수 있다.
따라서, 주파수 정보신호(PHASE_INFO)에 대응하여 저주파 동작모드가 되는 경우에는 위상비교신호(PHASE_COMP)에 응답하여 제1 지연라인(2222)의 지연량을 먼저 이용한 후 제2 지연라인(2224)의 지연량을 이용하는 식으로 소스 클록(REFCLK)을 지연시키는 동작이 수행된다.
구체적으로, 위상비교신호(PHASE_COMP)에 응답하여 제1 지연라인(2222)의 지연량을 이용하여 제1 소스 클록(REFCLK_F)을 지연시키고, 제1 지연라인(2222)의 지연량이 한계 지연량에 도달한 이후에도 지연고정동작이 종료되지 않았다면 제1 지연라인(2222)에서 출력되는 제1 지연고정클록(DLLCLK_F)을 제2 지연라인(2224)의 지연량을 이용하여 더 지연시켜 제2 지연고정클록(DLLCLK_R)으로서 출력하는 것을 알 수 있다. 즉, 제1 지연라인(2222)으로 인가되는 제1 소스 클록(REFCLK_F)은 결국 최대 제1 지연라인(2222)의 지연량과 제2 지연라인(2224)의 지연량을 합한 지연량만큼 지연되어 제2 지연고정클록(DLLCLK_R)으로서 출력될 수 있으며, 이 경우에는 지연고정동작으로 인해 출력되는 최종클록은 제2 지연고정클록(DLLCLK_R) 뿐이라는 것을 알 수 있다.
하지만, 주파수 정보신호(PHASE_INFO)에 대응하여 고주파 동작모드가 되는 경우에는 제1 지연제어신호(DELAY_LOCK_CTL_F)에 대응하여 제1 지연라인(2222)의 지연량을 이용하여 제1 소스 클록(REFCLK_F)을 지연시키고, 제2 지연제어신 호(DELAY_LOCK_CTL_R)에 대응하여 제2 지연라인(2224)의 지연량을 이용하여 제2 소스 클록(REFCLK_R)을 지연시키는 동작이 수행된다.
구체적으로, 제1 지연라인(2222)은 제1 지연제어신호(DELAY_LOCK_CTL_F)에 응답하여 제1 소스 클록(REFCLK_F)을 지연시키고, 제 2지연라인(2224)은 제2 지연제어신호(DELAY_LOCK_CTL_R)에 응답하여 제2 소스 클록(REFCLK_R)을 지연시키므로, 제1 지연라인(2222)과 제2 지연라인(2224)이 동작하는 시간이 서로 겹치는 것을 알 수 있다. 즉, 제1 지연라인(2222)으로 인가되는 제1 소스 클록(REFCLK_F)은 최대 제1 지연라인(2222)의 지연량만큼 지연되어 제1 지연고정클록(DLLCLK_F)으로 출력되고, 제2 지연라인(2224)으로 인가되는 제2 소스 클록(REFCLK_R)은 최대 제2 지연라인(2224)의 지연량만큼 지연되어 제2 지연고정클록(DLLCLK_R)으로 출력될 수 있으며, 이 경우에는 지연고정동작으로 인해 출력되는 최종클록은 제1 지연고정클록(DLLCLK_F)과 제2 지연고정클록(DLLCLK_R)이 되는 것을 알 수 있다.
그리고, 지연고정클록 생성부(240)는, 주파수 정보신호(PHASE_INFO)에 대응하여 고주파 동작모드로 동작하는 경우에는, 지연전달신호(DLY_TRANS_CTL)의 논리레벨과 상관없이 제1 지연고정클록(DLLCLK_F)과 제2 지연고정클록(DLLCLK_R)의 위상을 혼합한 클록을 지연고정클록(DLLCLK)으로써 출력한다.
또한, 지연고정클록 생성부(240)는, 주파수 정보신호(PHASE_INFO)에 대응하여 저주파 동작모드로 동작하는 경우에는, 제1 지연라인(2222)의 통과 지연량이 한계 지연량에 도달하지 않게 되어 지연전달신호(DLY_TRANS_CTL)가 로직'로우'(Low)로 비활성화되는 것에 응답하여 제1 지연고정클록(DLLCLK_F)을 지연고정클 록(DLLCLK)으로써 출력하고, 상기 제1 지연라인(2222)의 통과 지연량이 한계 지연량에 도달하여 지연전달신호(DLY_TRANS_CTL)가 로직'하이'(High)로 활성화되는 것에 응답하여 제2 지연고정클록(DLLCLK_R)을 지연고정클록(DLLCLK)으로써 출력한다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 외부에서 인가되는 클록(CLK, CLK#)의 주파수가 고주파수를 갖는 경우에는 전체 지연량을 반으로 나누어서 소스 클록(REFCLK)의 제1 에지에 대응하는 제1 소스 클록(REFCLK_F)과 제2 에지에 대응하는 제2 소스 클록(REFCLK_R)을 각각 지연시키는 방식을 사용함으로써 듀티비 보정동작을 수행될 수 있도록 하여 지연고정동작의 정확도를 향상시킨다.
반대로, 외부에서 인가되는 클록(CLK, CLK#)의 주파수가 저주파수를 갖는 경우에는 전체 지연량을 모두 소스 클록(REFCLK)의 제1 에지에 대응하는 제1 소스 클록(REFCLK_F)을 지연시키는데 사용함으로써 지연고정동작의 지연마진을 보다 확보할 수 있다.
따라서, 외부에서 인가되는 클록(CLK, CLK#)의 주파수에 따라 외부 클록(CLK, CLK#)이 고주파수를 갖는 상태일 때는 지연고정동작으로 인해 소모되는 전류량을 감소되도록 할 수 있고, 외부 클록(CLK, CLK#)이 저주파수를 갖는 상태일 때는 지연고정동작을 위해 필요한 지연고정루프회로의 면적이 감소되도록 할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예의 도면에서는 소스 클록(REFCLK)의 제1 에지가 하강에지인 것으로 가정하고 제2 에지가 상승 에지인 것으로 가정하여 설명하였는데, 본 발명의 범주에는 그 반대의 경우도 포함된다.
도 1은 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 2는 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
*도면의 주요부분에 대한 부호의 설명
100, 200 : 위상비교부 120, 220 : 클록지연부
140, 240 : 지연고정클록 생성부 160, 260 : 지연복제모델부
180, 280 : 클록 버퍼링부 102, 202 : 클록위상비교부
104, 204 : 지연제어신호 생성부 122, 222 : 제1 클록지연부
124, 224 : 제2 클록지연부 2222 : 제1 지연라인
2224 : 제1 신호선택부 2242 : 제2 지연라인
2244 : 제2 신호선택부 2246 : 클록선택부

Claims (28)

  1. 소스 클록 - 제1 에지에 대응하는 제1 소스 클록과 제2 에지에 대응하는 제2 소스 클록으로 나뉨 - 과 피드백 클록의 위상을 비교하기 위한 위상비교부;
    상기 위상비교부의 출력신호에 응답하여 제1 지연라인 - 한계 지연량에 도달할 때 지연전달신호를 활성화시킴 - 을 통해 상기 제1 소스 클록을 지연시켜 제1 지연고정클록으로서 출력하고, 제2 지연라인을 통해 상기 제2 소스 클록과 상기 제1 지연고정클록 중 주파수 정보신호에 대응하는 클록을 지연시켜 제2 지연고정클록으로서 출력하는 클록지연부;
    상기 주파수 정보신호 및 상기 지연전달신호에 응답하여 듀티 보정 클록 - 상기 제1 지연고정클록의 에지와 상기 제2 지연고정클록의 에지 사이에서 그 에지가 선택되어 듀티비가 보정됨 -, 상기 제1 지연고정클록, 상기 제2 지연고정클록 중 어느 하나의 클록을 지연고정클록으로써 출력하는 지연고정클록 생성부; 및
    상기 소스 클록의 입력지연경로 및 상기 지연고정클록의 출력지연경로를 모델링한 지연량만큼 상기 지연고정클록을 지연시켜 상기 피드백 클록으로서 출력하기 위한 지연복제모델부
    를 구비하는 반도체 장치의 지연고정루프회로.
  2. 제1항에 있어서,
    상기 위상비교부는,
    상기 소스 클록과 상기 피드백 클록의 위상을 비교하고, 비교결과에 대응하여 그 논리레벨이 결정되는 위상비교신호를 생성하기 위한 클록위상비교부; 및
    예정된 주기마다 인가되는 상기 위상비교신호를 설정된 패턴에 대응하는 방식으로 분류하여 제1 및 제2 지연제어신호로서 출력하기 위한 지연제어신호 생성부를 구비하는 반도체 장치의 지연고정루프회로.
  3. 제2항에 있어서,
    상기 클록위상비교부는,
    상기 소스 클록과 상기 피드백 클록의 위상을 비교하여, 상기 소스 클록이 상기 피드백 클록보다 앞선 위상을 가질 경우 비활성화상태의 상기 위상비교신호를 출력하고,
    상기 피드백 클록이 상기 소스 클록보다 앞선 위상을 가질 경우 활성화상태의 상기 위상비교신호를 출력하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  4. 제3항에 있어서,
    상기 지연제어신호 생성부는,
    위상비교 시작 시점으로부터 홀수 번째 예정된 주기에서 인가되는 상기 위상 비교신호를 상기 제1 지연제어신호로서 출력하고,
    위상비교 시작 시점으로부터 짝수 번째 예정된 주기에서 인가되는 상기 위상비교신호를 상기 제2 지연제어신호로서 출력하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  5. 제4항에 있어서,
    상기 클록지연부는,
    상기 주파수 정보신호에 대응하여 고주파 동작모드로 동작하는 경우에는,
    상기 제1 지연제어신호가 활성화되는 것에 응답하여 상기 제1 지연라인의 통과 지연량을 증가시킴으로써, 상기 제1 소스 클록의 지연량을 증가시켜 상기 제1 지연고정클록으로써 출력하고,
    상기 제1 지연제어신호가 비활성화되는 것에 응답하여 상기 제1 지연라인의 통과 지연량을 감소시킴으로써, 상기 제1 소스 클록의 지연량을 감소시켜 상기 제1 지연고정클록으로써 출력하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  6. 제5항에 있어서,
    상기 클록지연부는,
    상기 주파수 정보신호에 대응하여 저주파 동작모드로 동작하는 경우에는,
    상기 위상비교신호가 활성화되는 것에 응답하여 상기 제1 지연라인의 통과 지연량을 증가시킴으로써, 상기 제1 소스 클록의 지연량을 증가시켜 상기 제1 지연고정클록으로써 출력하고,
    상기 위상비교신호가 비활성화되는 것에 응답하여 상기 제1 지연라인의 통과 지연량을 감소시킴으로써, 상기 제1 소스 클록의 지연량을 감소시켜 상기 제1 지연고정클록으로써 출력하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  7. 제6항에 있어서,
    상기 클록지연부는,
    상기 주파수 정보신호에 대응하여 고주파 모드로 동작하는 경우에는,
    상기 제2 지연제어신호가 활성화되는 것에 응답하여 상기 제2 지연라인의 통과 지연량을 증가시킴으로써, 상기 제2 소스 클록의 지연량을 증가시켜 상기 제2 지연고정클록으로써 출력하고,
    상기 제2 지연제어신호가 비활성화되는 것에 응답하여 상기 제2 지연라인의 통과 지연량을 감소시킴으로써, 상기 제2 소스 클록의 지연량을 감소시켜 상기 제2 지연고정클록으로써 출력하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  8. 제7항에 있어서,
    상기 클록지연부는,
    상기 주파수 정보신호에 대응하여 저주파 동작모드로 동작하는 경우에는, 상기 제1 지연라인의 통과 지연량이 한계 지연량에 도달하여 상기 지연전달신호가 활성화된 후,
    상기 위상비교신호가 활성화되는 것에 응답하여 상기 제2 지연라인의 통과 지연량을 증가시킴으로써, 상기 제1 지연고정클록의 지연량을 증가시켜 상기 제2 지연고정클록으로써 출력하고,
    상기 위상비교신호가 비활성화되는 것에 응답하여 상기 제2 지연라인의 통과 지연량을 감소시킴으로써, 상기 제1 지연고정클록의 지연량을 감소시켜 상기 제2 지연고정클록으로써 출력하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  9. 제8항에 있어서,
    상기 지연고정클록 생성부는,
    상기 주파수 정보신호에 대응하여 고주파 동작모드로 동작하는 경우에는, 상기 지연전달신호의 논리레벨과 상관없이 상기 듀티 보정 클록을 상기 지연고정클록으로써 출력하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  10. 제9항에 있어서,
    상기 지연고정클록 생성부는,
    상기 주파수 정보신호에 대응하여 저주파 동작모드로 동작하는 경우에는,
    상기 제1 지연라인의 통과 지연량이 한계 지연량에 도달하지 않게 되어 상기 지연전달신호가 비활성화되는 것에 응답하여 상기 제1 지연고정클록을 상기 지연고정클록으로써 출력하고,
    상기 제1 지연라인의 통과 지연량이 한계 지연량에 도달하여 상기 지연전달신호가 활성화되는 것에 응답하여 상기 제2 지연고정클록을 상기 지연고정클록으로써 출력하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  11. 제1항에 있어서,
    동작주파수를 검출하고, 검출결과에 대응하여 그 논리레벨이 변동하는 상기 주파수 정보신호를 생성하기 위한 주파수 정보신호 생성부를 더 구비하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  12. 제1항에 있어서,
    동작주파수에 대응하여 그 논리레벨이 변동하는 상기 주파수 정보신호를 외부로부터 입력받기 위한 주파수 정보신호 입력부를 더 구비하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  13. 제1항에 있어서,
    상기 주파수 정보신호는 내부의 레지스터(MRS)에 설정된 컬럼 레이턴시(CL) 값에 대응하여 그 논리레벨이 변동하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  14. 소스 클록 - 제1 에지에 대응하는 제1 소스 클록과 제2 에지에 대응하는 제2 소스 클록으로 나뉨 - 과 피드백 클록의 위상을 비교하기 위한 클록위상비교부;
    예정된 주기마다 인가되는 상기 클록위상비교부의 출력신호를 설정된 패턴에 대응하는 방식으로 분류하여 제1 및 제2 지연제어신호로서 출력하기 위한 지연제어신호 생성부;
    고주파 동작모드에서는 상기 제1 지연제어신호에 응답하여 상기 제1 소스 클록을 지연시킨 클록을, 저주파 동작모드에서는 상기 클록위상비교부의 출력신호에 응답하여 상기 제1 소스 클록을 지연시킨 클록을 제1 지연고정클록으로써 출력하고, 한계 지연량에 도달하는 것에 응답하여 지연전달신호를 활성화시키는 제1 클록지연부;
    상기 고주파 동작모드에서는 상기 제2 지연제어신호에 응답하여 상기 제2 소스 클록을 지연시킨 클록을, 상기 저주파 동작모드에서는 상기 지연전달신호가 활성화된 이후 상기 클록위상비교부의 출력신호에 응답하여 상기 제1 지연고정클록을 지연시킨 클록을 제2 지연고정클록으로써 출력하는 제2 클록지연부;
    상기 고주파 동작모드에서는 듀티 보정 클록 - 상기 제1 지연고정클록의 에지와 상기 제2 지연고정클록의 에지 사이에서 그 에지가 선택되어 듀티비가 보정됨 - 을, 상기 저주파 동작모드에서는 상기 제1 및 제2 지연고정클록 중 상기 지연전달신호에 대응하는 클록을 지연고정클록으로써 출력하는 지연고정클록 생성부; 및
    상기 소스 클록의 입력지연경로 및 상기 지연고정클록의 출력지연경로를 모델링한 지연량만큼 상기 지연고정클록을 지연시켜 상기 피드백 클록으로서 출력하기 위한 지연복제모델부
    를 구비하는 반도체 장치의 지연고정루프회로.
  15. 제14항에 있어서,
    상기 클록위상비교부는,
    상기 소스 클록과 상기 피드백 클록의 위상을 비교하여, 상기 소스 클록이 상기 피드백 클록보다 앞선 위상을 가질 경우 비활성화상태의 위상비교신호를 출력하고,
    상기 피드백 클록이 상기 소스 클록보다 앞선 위상을 가질 경우 활성화상태의 상기 위상비교신호를 출력하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  16. 제15항에 있어서,
    상기 지연제어신호 생성부는,
    위상비교 시작 시점으로부터 홀수 번째 예정된 주기에서 인가되는 상기 위상비교신호를 상기 제1 지연제어신호로서 출력하고,
    위상비교 시작 시점으로부터 짝수 번째 예정된 주기에서 인가되는 상기 위상비교신호를 상기 제2 지연제어신호로서 출력하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  17. 제16항에 있어서,
    상기 제1 클록지연부는,
    상기 저주파 동작모드 및 상기 고주파 동작모드에 진입하는 것을 선택하기 위한 주파수 정보신호에 응답하여 상기 위상비교신호와 상기 제1 지연제어신호를 선택적으로 출력하기 위한 제1 신호선택부; 및
    상기 제1 신호선택부의 출력신호에 대응하는 지연량만큼 상기 제1 소스 클록을 지연시켜 상기 제1 지연고정클록으로써 출력하되, 한계 지연량에 도달하는 것에 응답하여 상기 지연전달신호를 활성화시키는 제1 지연라인을 구비하는 반도체 장치의 지연고정루프회로.
  18. 제17항에 있어서,
    상기 제1 신호선택부는,
    비활성화상태의 상기 주파수 정보신호에 응답하여 상기 고주파 동작모드에 진입할 때, 상기 위상비교신호를 선택하여 출력하고,
    활성화상태의 상기 주파수 정보신호에 응답하여 상기 저주파 동작모드에 진입할 때, 상기 제1 지연제어신호를 선택하여 출력하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  19. 제17항에 있어서,
    상기 제1 지연라인은,
    상기 제1 신호선택부의 출력신호가 활성화되는 것에 응답하여 증가하는 지연량으로 상기 제1 소스 클록을 지연시켜 상기 제1 지연고정클록으로써 출력하고,
    상기 제1 신호선택부의 출력신호가 비활성화되는 것에 응답하여 감소하는 지연량으로 상기 제1 소스 클록을 지연시켜 상기 제1 지연고정클록으로써 출력하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  20. 제17항에 있어서,
    상기 제2 클록지연부는,
    상기 주파수 정보신호에 응답하여 상기 위상비교신호와 상기 제2 지연제어신호를 선택적으로 출력하기 위한 제2 신호선택부;
    상기 주파수 정보신호 및 상기 지연전달신호에 응답하여 상기 제2 소스 클록, 상기 제1 지연고정클록, 설정된 논리레벨로 고정된 신호 중 어느 하나의 신호를 출력하기 위한 클록선택부; 및
    상기 제2 신호선택부의 출력신호에 대응하는 지연량만큼 상기 클록선택부의 출력클록을 지연시켜 상기 제2 지연고정클록으로써 출력하는 제2 지연라인을 구비하는 반도체 장치의 지연고정루프회로.
  21. 제20항에 있어서,
    상기 제2 신호선택부는,
    비활성화상태의 상기 주파수 정보신호에 응답하여 상기 고주파 동작모드에 진입할 때, 상기 위상비교신호를 선택하여 출력하고,
    활성화상태의 상기 주파수 정보신호에 응답하여 상기 저주파 동작모드에 진입할 때, 상기 제2 지연제어신호를 선택하여 출력하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  22. 제20항에 있어서,
    상기 클록선택부는,
    비활성화상태의 상기 주파수 정보신호에 응답하여 상기 고주파 동작모드에 진입할 때, 상기 지연전달신호의 논리레벨과 상관없이 상기 제2 소스 클록을 선택하여 출력하는 것을 특징으로 하는 반도체 장치 지연고정루프회로.
  23. 제22항에 있어서,
    상기 클록선택부는,
    활성화상태의 상기 주파수 정보신호에 응답하여 상기 저주파 동작모드에 진입할 때,
    상기 지연전달신호가 활성화되는 것에 응답하여 상기 제1 지연고정클록을 선택하여 출력하고,
    상기 지연전달신호가 비활성화되는 것에 응답하여 설정된 논리레벨로 고정된 신호를 선택하여 출력하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  24. 제20항에 있어서,
    상기 제2 지연라인은,
    상기 제2 신호선택부의 출력신호가 활성화되는 것에 응답하여 증가하는 지연량으로 상기 클록선택부의 출력클록을 지연시켜 상기 제2 지연고정클록으로써 출력하고,
    상기 제2 신호선택부의 출력신호가 비활성화되는 것에 응답하여 감소하는 지연량으로 상기 클록선택부의 출력클록을 지연시켜 상기 제2 지연고정클록으로써 출력하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  25. 제14항에 있어서,
    상기 지연고정클록 생성부는,
    상기 고주파 동작모드에서 상기 듀티 보정 클록을 상기 지연고정클록으로써 출력하고,
    상기 저주파 동작모드에서 상기 제1 클록지연부의 한계 지연량에 도달하지 않게 되어 상기 지연전달신호가 비활성화되는 것에 응답하여 상기 제1 지연고정클록을 상기 지연고정클록으로써 출력하며,
    상기 저주파 동작모드에서 상기 제1 클록지연부의 한계 지연량에 도달하여 상기 지연전달신호가 활성화되는 것에 응답하여 상기 제2 지연고정클록을 상기 지연고정클록으로써 출력하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  26. 제17항에 있어서,
    동작주파수를 검출하고, 검출결과에 대응하여 그 논리레벨이 변동하는 상기 주파수 정보신호를 생성하기 위한 주파수 정보신호 생성부를 더 구비하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  27. 제17항에 있어서,
    동작주파수에 대응하여 그 논리레벨이 변동하는 상기 주파수 정보신호를 외부로부터 입력받기 위한 주파수 정보신호 입력부를 더 구비하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
  28. 제17항에 있어서,
    상기 주파수 정보신호는 내부의 레지스터(MRS)에 설정된 컬럼 레이턴시(CL) 값에 대응하여 그 논리레벨이 변동하는 것을 특징으로 하는 반도체 장치의 지연고정루프회로.
KR1020090059721A 2009-07-01 2009-07-01 지연고정루프회로 KR101094932B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090059721A KR101094932B1 (ko) 2009-07-01 2009-07-01 지연고정루프회로
US12/627,179 US8049544B2 (en) 2009-07-01 2009-11-30 Delay locked loop circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090059721A KR101094932B1 (ko) 2009-07-01 2009-07-01 지연고정루프회로

Publications (2)

Publication Number Publication Date
KR20110002230A KR20110002230A (ko) 2011-01-07
KR101094932B1 true KR101094932B1 (ko) 2011-12-15

Family

ID=43412296

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090059721A KR101094932B1 (ko) 2009-07-01 2009-07-01 지연고정루프회로

Country Status (2)

Country Link
US (1) US8049544B2 (ko)
KR (1) KR101094932B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101094932B1 (ko) * 2009-07-01 2011-12-15 주식회사 하이닉스반도체 지연고정루프회로
US8378724B2 (en) * 2010-12-22 2013-02-19 Silicon Laboratories Inc. Controlling a frequency locked loop
KR101175246B1 (ko) 2011-01-28 2012-08-21 에스케이하이닉스 주식회사 지연고정루프
US8643414B1 (en) * 2012-02-13 2014-02-04 Rambus Inc. Fast locking phase-locked loop
KR101985457B1 (ko) * 2012-08-28 2019-06-04 에스케이하이닉스 주식회사 반도체 장치
KR102047793B1 (ko) * 2012-12-04 2019-11-22 에스케이하이닉스 주식회사 지연고정루프
US10964363B2 (en) * 2018-08-14 2021-03-30 Mediatek Inc. Delay tracking method and memory system

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7994833B2 (en) * 2005-09-28 2011-08-09 Hynix Semiconductor Inc. Delay locked loop for high speed semiconductor memory device
JP4915017B2 (ja) * 2005-09-29 2012-04-11 株式会社ハイニックスセミコンダクター 遅延固定ループ回路
KR100954117B1 (ko) * 2006-02-22 2010-04-23 주식회사 하이닉스반도체 지연 고정 루프 장치
KR100806140B1 (ko) * 2006-09-01 2008-02-22 주식회사 하이닉스반도체 반도체 메모리 장치
KR100810072B1 (ko) * 2006-09-29 2008-03-05 주식회사 하이닉스반도체 지연고정루프를 구비하는 반도체 메모리 장치 및 그의 구동방법
KR100863001B1 (ko) * 2007-02-09 2008-10-13 주식회사 하이닉스반도체 듀티 싸이클 보정 기능을 갖는 지연 고정 루프 회로 및 그제어방법
US7733141B2 (en) * 2007-11-02 2010-06-08 Hynix Semiconductor Inc. Semiconductor device and operating method thereof
KR100881715B1 (ko) * 2007-11-02 2009-02-06 주식회사 하이닉스반도체 지연고정루프 및 그의 동작방법
KR100956771B1 (ko) * 2007-12-11 2010-05-12 주식회사 하이닉스반도체 디엘엘 클럭 생성 회로
KR101094932B1 (ko) * 2009-07-01 2011-12-15 주식회사 하이닉스반도체 지연고정루프회로
JP2011050004A (ja) * 2009-08-28 2011-03-10 Elpida Memory Inc 半導体装置及び位相検知回路

Also Published As

Publication number Publication date
KR20110002230A (ko) 2011-01-07
US8049544B2 (en) 2011-11-01
US20110001526A1 (en) 2011-01-06

Similar Documents

Publication Publication Date Title
US7990194B2 (en) Apparatus and method for correcting duty cycle of clock signal
KR100776906B1 (ko) 파워다운 모드 동안 주기적으로 락킹 동작을 실행하는기능을 가지는 ｄｌｌ 및 그 락킹 동작 방법
KR100732760B1 (ko) 지연고정루프회로
KR101083639B1 (ko) 반도체 장치 및 그 동작 방법
US7825711B2 (en) Clock jitter compensated clock circuits and methods for generating jitter compensated clock signals
KR101094932B1 (ko) 지연고정루프회로
US7777542B2 (en) Delay locked loop
KR101950320B1 (ko) 위상 검출 회로 및 이를 이용한 동기 회로
KR101123073B1 (ko) 지연고정루프회로 및 이를 이용한 반도체 메모리 장치
US9602112B2 (en) Clock delay detecting circuit and semiconductor apparatus using the same
US7940096B2 (en) Register controlled delay locked loop circuit
US7667510B2 (en) Delay locked loop circuit and method thereof
US8081021B2 (en) Delay locked loop
US7872508B2 (en) Delay locked loop circuit
US8638137B2 (en) Delay locked loop
US8379784B2 (en) Semiconductor memory device
KR20080002590A (ko) 지연고정 루프회로
KR100915808B1 (ko) 지연고정루프 회로의 지연 회로 및 지연 방법
KR101006089B1 (ko) 지연고정루프회로
KR101002925B1 (ko) 지연고정루프회로
KR100801740B1 (ko) 지연고정루프 제어회로
KR100875651B1 (ko) 지연고정루프회로 및 그의 동작방법
KR20100076766A (ko) 지연고정루프회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee