KR100875651B1 - 지연고정루프회로 및 그의 동작방법 - Google Patents

지연고정루프회로 및 그의 동작방법 Download PDF

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Abstract

본 발명은 반도체 소자에서 상대적으로 작은 면적을 차지하는 지연고정루프회로(DLL)에 관한 것이며, 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 제1위상비교수단; 상기 제1위상비교수단의 출력신호에 응답하여 결정된 시간만큼 제1에지에 대응된 내부클럭을 지연시켜 제1위상지연클럭으로서 출력하기 위한 제1위상지연수단; 상기 제1위상지연클럭에 상기 제1에지에 대응된 내부클럭 경로의 실제 지연조건을 반영하여 상기 피드백 클럭으로서 출력하기 위한 지연복제모델수단; 상기 소오스 클럭과 상기 피드백 클럭이 예정된 위상차이 내에서 락킹된 경우에 활성화되는 락킹정보신호에 응답하여 상기 제1위상지연클럭과 제2위상지연클럭의 위상을 비교하기 위한 제2위상비교수단; 및 상기 제2위상비교수단의 출력신호에 응답하여 결정된 시간만큼 제2에지에 대응된 내부클럭을 지연시켜 상기 제2위상지연클럭으로서 출력하기 위한 제2위상지연수단을 구비하는 지연고정루프회로(DLL)를 제공한다.
지연고정루프회로, 듀얼루프, 지연복제모델

Description

지연고정루프회로 및 그의 동작방법{DELAY LOCKED LOOP CIRCUIT AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 소자의 지연고정루프회로(DELAY LOCKED LOOP CIRCUIT : 이하 DLL)에 관한 것이며, 더 자세히는 반도체 소자에서 상대적으로 작은 면적을 차지하는 지연고정루프회로(DLL)에 관한 것이다.
DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러(CTRL)와 같은 외부 장치로부터 입력되는 외부클럭에 동기된 내부클럭를 이용하여 외부 장치들과 데이터의 전송을 수행한다.
이는 메모리와 메모리 컨트롤러간에 안정적으로 데이터를 전송하기 위해서는 메모리 컨트롤러에서 인가되는 메모리로 외부클럭과 메모리에서 출력되는 데이터간의 시간적 동기가 매우 중요하기 때문이다.
이때, 메모리에서 출력되는 데이터는 내부클럭에 동기되어 출력되는데, 내부클럭은 처음에 메모리로 인가될 때에는 외부클럭과 동기된 상태로 인가되지만, 메 모리 내의 각 구성요소들을 거치면서 지연되어 메모리 외부로 출력될 때에는 외부클럭과 동기되지 않은 상태로 출력된다.
따라서, 메모리에서 출력되는 데이터의 안정적인 전송을 위해서는 데이터를 전송하는 메모리 내의 각 구성요소들을 거치면서 지연된 내부클럭이 메모리 컨트롤러에서 인가되는 외부클럭의 에지(Edge), 혹은 중심(center)에 정확하게 위치시키기 위해 데이터가 버스에 실리는 시간을 내부클럭에 역보상하여 내부클럭과 외부클럭이 동기되도록 해야한다.
이러한 역활을 수행하는 클럭 동기회로로는 위상고정루프(PLL: Phase Locked Loop)회로와 지연고정루프회로(DLL)회로가 있다.
이 중 외부클럭의 주파수와 내부클럭의 주파수가 서로 다른 경우에는 주파수 채배기능을 사용하여야 함으로 주로 위상고정루프(PLL)를 사용한다. 하지만, 외부클럭의 주파수와 내부클럭의 주파수가 동일한 경우에는 위상고정루프(PLL)에 비해 잡음에 큰 영향을 받지 않고 상대적으로 작은 면적에서 구현 가능한 지연고정루프회로(DLL)를 주로 사용한다.
즉, 반도체 메모리 소자의 경우는 사용되는 주파수가 동일하므로 클럭 동기회로로서 주로 지연고정루프회로(DLL)를 사용한다.
도 1은 종래기술에 따른 지연고정루프회로(DLL)의 구성을 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 지연고정루프회로(DLL)의 구성은, 소오스 클럭(refclk)과 제1에지에 대응된 피드백 클럭(fbclkr)의 위상을 비교하기 위한 제 1위상비교부(100R)와, 제1위상비교부(100R)의 출력신호(fine, coarse, FM_pdout)에 응답하여 결정된 시간만큼 제1에지에 대응된 내부클럭(clkin1)을 지연시켜 제1위상지연클럭(mixout_r = rising_clk = ifbclkr)으로서 출력하기 위한 제1위상지연부(110R)와, 제1위상지연클럭(mixout_r = rising_clk = ifbclkr)에 제1에지에 대응된 내부클럭(clkin1) 경로의 실제 지연조건을 반영하여 제1에지에 대응된 피드백 클럭(fbclkr)으로서 출력하기 위한 제1지연복제모델부(120R)와, 소오스 클럭(refclk)과 제2에지에 대응된 피드백 클럭(fbclkf)의 위상을 비교하기 위한 제2위상비교부(100F)와, 제2위상비교부(100F)의 출력신호(finef, coarsef, FM_pdout_F)에 응답하여 결정된 시간만큼 제2에지에 대응된 내부클럭(clkin2)을 지연시켜 제2위상지연클럭(mixout_f = falling_clk = ifbclkf)으로서 출력하기 위한 제2위상지연부(110F), 및 제2위상지연클럭(mixout_f = falling_clk = ifbclkf)에 제2에지에 대응된 내부클럭(clkin2) 경로의 실제 지연조건을 반영하여 제2에지에 대응된 피드백 클럭(fbclkf)으로서 출력하기 위한 제2지연복제모델부(120F)를 구비한다.
또한, 외부클럭(CLK)을 버퍼링하여 그 위상이 동기된 소오스 클럭(refclk), 제어클럭(contclk), 제1에지에 대응된 내부클럭(clkin1), 제2에지에 대응된 내부클럭(clkin2)을 생성하기 위한 클럭 버퍼부(160B)와, 클럭인에이블신호의 반전신호(ckeb_com)와 모드 레지스터 셋(Mode Register Set : MRS)의 파워다운모드 정보를 가지고 있는 신호(sapd) 및 프리차지(precharge) 정보를 가지고 있는 신호(rasidle)에 응답하여 클럭 버퍼부(160B)의 동작을 제어하기 위한 파워다운모드 제어부(160A)와, 반도체 메모리 소자 외부에서 입력되는 지연고정루프회로(DLL) 리셋 신호(dll_resetb)와 지연고정루프(DLL) 비활성화신호(dis_dll)에 응답하여 지연고정루프회로(DLL)의 동작을 제어하는 리셋 신호(reset)를 생성하기 위한 지연고정루프(DLL) 제어부(180)와, 제1위상지연부(110R)의 출력클럭(mixout_r)과 제2위상지연부(110F)의 출력클럭(mixout_f) 중 어느 하나(mixout_r or mixout_f)의 위상을 반전(주로 mixout_f)하여 출력함으로써 외부클럭(CLK)의 제1에지에 대응하여 라이징 에지가 발생하는 제1에지에 대응된 클럭(rising_clk)과 외부클럭(CLK)의 제2에지에 대응하여 라이징 에지가 발생하는 제2에지에 대응된 클럭(falling_clk)을 출력하는 전치듀티보정부(140A)와, 락킹 상태에서 전치듀티보정부(140A)의 출력되는 제1에지에 대응된 클럭(rising_clk)과 제2에지에 대응된 클럭(falling_clk)의 듀티 비(duty ratio)를 보정하기 위한 듀티보정부(140B), 및 듀티보정부(140B)에서 출력되는 클럭(ifbclkr, ifbclkf)을 드라이빙한 지연고정루프 출력클럭(irclkdll, ifclkdll)을 반도체 메모리 소자의 출력드라이버로 출력하기 위한 지연고정루프회로(DLL) 드라이버(150)을 더 구비한다.
이때, 제1 및 제2위상지연부(110R, 110F)와 제1 및 제2지연모델복제부(120R, 120F) 사이에 전치듀티보정부(140A)와 듀티보정부(140B)가 존재하여, 전치듀티보정부(140A)는 제1 및 제2위상지연부(110R, 110F)의 출력클럭(mixout_r, mixout_f)을 이름이 다른 제1에지에 대응된 클럭(rising_clk)과 제2에지에 대응된 클럭(falling_clk)으로서 출력하고 또다시 듀티보정부(140R, 140F)는 제1에지에 대응된 클럭(rising_clk)과 제2에지에 대응된 클럭(falling_clk)을 입력받아 또 다른 이름의 클럭(ifbclkr, ifbclkf)으로서 출력하는데도 불구하고, 전술한 종래기술에 따른 지연고정루프회로(DLL)의 구성에서는 제1 및 제2위상지연부(110R, 110F)의 출력클럭(mixout_r, mixout_f)을 제1 및 제2지연모델복제부(120R, 120F)가 입력받아 제1에지에 대응된 피드백 클럭(fbclkr)과 제2에지에 대응된 피드백 클럭(fbclkf)을 출력하는 것으로 설명하였는데, 즉, 전치듀티보정부(140A)와 듀티보정부(140B)가 없는 것처럼 설명하였는데, 그 이유는 다음과 같다.
먼저, 전치듀티보정부(140A)는 전술한 종래기술에 따른 지연고정루프회로(DLL)에서도 설명하였지만, 항상 제1위상지연부(110R)의 출력클럭(mixout_r) 및 제2위상지연부(110F)의 출력클럭(mixout_f) 중 어느 하나의 클럭(주로 mixout_r)의 위상을 반전하여 출력하지만, 이는 락킹 상태 이후에 듀티보정부(140B)의 듀티 보정 작업을 위한 동작이기 때문에 락킹 상태 전의 동작에서는 의미가 없는 동작이다. 또한, 위상이 반전된 클럭과 반전되지 않은 클럭은 단순히 라이징 에지가 폴링 에지로 폴링 에지가 라이징 에지로 바뀐 것일 뿐 그 주파수나 의미하는 레벨은 변한 것이 없으므로 실제적으로는 같다고 볼 수 있다.
또한, 듀티보정부(140B)는 락킹 상태 후 동작하는 블록으로서 락킹 상태 전의 동작에서는 입력된 전치듀티보정부(140A)의 출력클럭(rising_clk, falling_clk)을 그대로 바이패스(BY-PASS)시킨다. 즉, 제1에지에 대응된 클럭(rising_clk)을 제1에지에 대응된 전치피드백클럭(ifbclkr)으로서 출력하고, 제2에지에 대응된 클럭(falling_clk)을 제2에지에 대응된 전치피드백클럭(ifbclkf)으로서 출력하지만, 실제로 락킹 동작 전의 동작에서 제1에지에 대응된 클럭(rising_clk)과 전치피드백 클럭(ifbclkr)은 같은 클럭이고, 제2에지에 대응된 클럭(falling_clk)과 제2에지에 대응된 전치피드백클럭(ifbclkf)은 같은 클럭이다.
따라서, 락킹 상태 이전에 전치듀티보정부(140A)와 듀티보정부(140B)가 동작하는 것은 종래기술에 따른 지연고정루프회로(DLL)의 동작에 영향을 미치는 동작이 아니므로 락킹 상태 이전에 제1위상지연부(110R)에서 출력된 클럭(mixout_r, mixout_f)과 전치듀티보정부(140A)에서 출력된 제1에지에 대응된 클럭(rising_clk), 제2에지에 대응된 클럭(falling_clk) 및 듀티보정부(140B)에서 출력된 제1에지에 대응된 전치피드백클럭(ifbclkr), 제2에지에 대응된 전치피드백클럭(ifbclkf)은 서로 같은 클럭이라고 할 수 있다.
물론, 락킹 상태 이후에는 듀티보정부(140B)가 동작함과 동시에 지연고정루프회로(DLL)의 동작이 달라지며, 달라지는 동작은 이미 공지되어 있으므로 여기서는 락킹 상태 이후의 동작에 대해서는 자세히 설명하지 않도록 하겠다.
전술한 종래기술에 따른 지연고정루프회로(DLL)의 구성을 바탕으로 그 동작을 설명하면 다음과 같다.
먼저, 전술한 지연고정루프회로(DLL)는, 듀얼루프(Dual-Loop : 지연고정루프회로(DLL) 드라이버(150)을 통해 출력되는 클럭의 듀티 비(duty ratio)가 50 대 50 이 되도록 하기 위해서 외부클럭(CLK)의 제1에지에 대응하여 라이징 에지가 결정되는 제1에지에 대응된 클럭(rising_clk)과 외부클럭(CLK)의 제2에지에 대응하여 라이징 에지가 결정되는 제2에지에 대응된 클럭(falling_clk)을 사용하는 방식. 다른 방식으로 외부클럭(CLK)의 제1에지에 대응하여 라이징 에지가 결정되는 제1에지에 대응된 클럭만을 사용하는 싱글루프(Single-Loop) 방식이 있음)를 사용하는 지연고정루프회로(DLL)로서 그 동작은 일반적인 듀얼루프를 사용하는 지연고정루프회로(DLL)와 같다.
구체적으로, 제1모드제어부(130R)와 제2모드제어부(130F), 제1위상비교부(100R)와 제2위상비교부(100F), 제1위상지연부(110R)와 제2위상지연부(110F), 제1지연복제모델부(120R)와 제2지연복제모델부(120F)는 대칭되어 서로 같은 회로구성을 갖는다. 즉, 제1모드제어부(130R)와 제1위상비교부(100R)와 제1위상지연부(110R) 및 제1지연복제모델부(120R)는 외부클럭(CLK)의 제1에지에 대응된 내부클럭(clkin1)의 위상을 조절하기 위한 구성요소이고, 제2모드제어부(130F)와 제2위상비교부(100F)와 제2위상지연부(110F) 및 제2지연복제모델부(120F)는 외부클럭(CLK)의 제2에지에 대응된 내부클럭(clkin2)의 위상을 조절하기 위한 구성요소이다.
그 이외의 나머지 구성요소, 즉, 전치듀티보정부(140A)와 듀티보정부(140B)와 지연고정루프회로(DLL) 드라이버(150)와 파워다운모드 제어부(160A)와 클럭 버퍼부(160B)와 펄스 생성부(170) 및 지연고정루프회로(DLL) 제어부(180)는 독립적인 구성요소이다.
여기서, 제1에지에 대응된 내부클럭(clkin1)의 위상을 조절하기 위한 구성요소(100R, 110R, 120R, 130R)의 동작을 설명하면, 먼저, 락킹 상태 전의 동작에서 제1에지에 대응된 내부클럭(clkin1 = rising_clk = ifbclkr)에 제1에지에 대응된 내부클럭(clkin1)의 실제지연조건을 반영하여 지연시킨 제1에지에 대응된 피드백클럭(fbclkr)이 소오스 클럭(refclk)과 라이징 에지가 동기되도록 제1에지에 대응된 내부클럭(clkin1 = rising_clk = ifbclkr)의 위상을 조절한다. 이때, 제1에지에 대응된 피드백클럭(fbclkr)과 소오스 클럭(refclk)의 위상차이가 예정된 범위 내에 들어오면 락킹 상태가 된다. 그리고, 락킹 상태 후의 동작도 락킹 상태 전의 동작과 동일한데, 그 목적이 다르다. 즉, 락킹 상태 전의 동작에서는 제1에지에 대응된 피드백클럭(fbclkr)과 소오스 클럭(refclk)의 위상차이가 예정된 범위 내에 들어오도록 하기 위해 동작하지만, 락킹 상태 후의 동작에서는 제1에지에 대응된 피드백클럭(fbclkr)과 소오스 클럭(refclk)의 위상차이가 예정된 범위 밖으로 벗어나는 것을 방지하기 위해 동작한다. 이는, 지연고정루프회로(DLL) 외부에서 인가되는 또는 반도체 소자 외부에서 인가되는 전원전압(VDD)의 레벨이 변동하거나 또는 외부클럭(CLK)이 노이즈의 영향을 받아서 그 위상이 흐트러지는 문제가 발생하는 것을 보상하기 위함이다.
그리고, 제2에지에 대응된 내부클럭(clkin2)의 위상을 조절하기 위한 구성요소(100F, 110F, 120F, 130F)의 동작을 설명하면, 먼저, 락킹 상태 전의 동작에서 제2에지에 대응된 내부클럭(clkin2 = falling_clk = ifbclkf)에 제2에지에 대응된 내부클럭(clkin2)의 실제지연조건을 반영하여 지연시킨 제2에지에 대응된 피드백클럭(fbclkf)이 소오스 클럭(refclk)과 라이징 에지가 동기되도록 제2에지에 대응된 내부클럭(clkin2 = falling_clk = ifbclkf)의 위상을 조절한다. 이때, 제2에지에 대응된 피드백클럭(fbclkf)과 소오스 클럭(refclk)의 위상차이가 예정된 범위 내에 들어오면 락킹 상태가 된다. 그리고, 락킹 상태 후에는 일부(110F)만 동작하고 나머지(100F, 120F, 130F)는 동작하지 않는데. 이는, 제2에지에 대응된 내부클 럭(clkin2)을 사용하는 이유가 지연고정루프회로(DLL) 드라이버(150)를 통해 출력되는 클럭(irclkdll, ifclkdll)의 듀티비를 정확하게 50 대 50으로 맞추기 위함이기 때문이다. 즉, 제2에지에 대응된 내부클럭(clkin2)의 위상을 조절하기 위한 구성요소(100F, 110F, 120F, 130F)의 동작에 의해 출력되는 제2에지에 대응하는 클럭(falling_clk)은, 제1에지에 대응하는 클럭(rising_clk)의 비교대상으로서 듀티보정부(140B)에서 듀티를 보정하기 위해 사용된다. 따라서, 제2에지에 대응된 피드백클럭(fbclkf)과 소오스 클럭(refclk)의 위상차이가 예정된 범위 내에 들어오게 되어 락킹 상태가 되는 순간 듀티보정부(140B)가 동작하여 지연고정루프회로(DLL) 드라이버(150)를 통해 출력되는 클럭(irclkdll, ifclkdll)의 듀티비가 보정되기 때문에 듀티비가 보정된 이후에는 제2에지에 대응하는 클럭(falling_clk)의 위상이 변하는 것은 지연고정루프(DLL) 드라이버(150)의 출력클럭(irclkdll, ifclkdll)에 영향을 미치지 않는다.
참고로, 일반적인 듀얼루프 방식의 레지스터 제어형 지연고정루프회로(DLL)에서 락킹 상태라 함은 소오스 클럭(refclk)과 제1에지에 대응된 클럭(rising_clk)의 라이징 에지 및 제2에지에 대응된 클럭(falling_clk)의 라이징 에지가 모두 동기된 상태 - 예정된 범위 이내 - 를 의미하는 것이다.
전술한 바와 같이 제2에지에 대응된 내부클럭(clkin2)은 제1에지에 대응된 클럭(rising_clk)이 50 대 50의 듀티비를 갖도록 하기 위해 필요한 클럭이다.
그런데, 제1에지에 대응된 클럭(rising_clk)이 50 대 50의 듀티비를 정확하게 갖도록 하기 위해서는 그 비교대상인 제2에지에 대응된 클럭(falling_clk)이 제 1에지에 대응된 클럭(rising_clk)과 같은 과정을 거쳐서 만들어져야 하므로 제1에지에 대응된 내부클럭(clkin1)의 위상을 조절하기 위한 구성요소(100R, 110R, 120R, 130R)이외에 그와 동일한 구조를 갖는 제2에지에 대응된 클럭(falling_clk)의 위상을 조절하기 위한 구성요소(100F, 110F, 120F, 130F)가 더 필요했다.
즉, 동일한 구조를 갖는 구성요소가 두 번 반복됨으로 인해 지연고정루프회로(DLL)가 반도체 소자에서 차지하는 면적이 증가하는 문제점이 발생한다.
또한, 같은 동작을 하는 구성요소가 두 번 반복됨으로 인해 지연고정루프회로(DLL)가 사용하는 전류의 양도 증가하는 문제점이 발생한다.
이러한 문제점은 점점더 소형화되고 저전력에서 동작하는 것이 추세인 반도체 소자에서 점점 더 큰 문제가 되어 반도체 소자의 개발일정을 늦추고 비용을 낭비하게 하는 문제가 발생한다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 동일한 구조를 갖는 구성요소를 공유하여 사용함으로써 반도체 소자에서 상대적으로 작은 면적을 차지하는 지연고정루프회로(DLL) 및 그의 동작방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 제1위상비교수단; 상기 제1위상비교수단의 출력신호에 응답하여 결정된 시간만큼 제1에지에 대응된 내부클럭을 지연시켜 제1위상지연클럭으로서 출력하기 위한 제1위상지연수단; 상기 제1위상지연클럭에 상기 제1에지에 대응된 내부클럭 경로의 실제 지연조건을 반영하여 상기 피드백 클럭으로서 출력하기 위한 지연복제모델수단; 상기 소오스 클럭과 상기 피드백 클럭이 예정된 위상차이 내에서 락킹된 경우에 활성화되는 락킹정보신호에 응답하여 상기 제1위상지연클럭과 제2위상지연클럭의 위상을 비교하기 위한 제2위상비교수단; 및 상기 제2위상비교수단의 출력신호에 응답하여 결정된 시간만큼 제2에지에 대응된 내부클럭을 지연시켜 상기 제2위상지연클럭으로서 출력하기 위한 제2위상지연수단을 구비하는 지연고정루프회로(DLL)가 제공된다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 제1위상비교수단; 상기 제1위상비교수단의 출력신호에 응답하여 결정된 시간만큼 제1에지에 대응된 내부클럭을 지연시켜 제1위상지연클럭으로서 출력하기 위한 제1위상지연수단; 상기 제1위상지연클럭에 상기 제1에지에 대응된 내부클럭 경로의 실제 지연조건을 반영하여 상기 피드백 클럭으로서 출력하기 위한 지연복제모델수단; 상기 소오스 클럭과 상기 피드백 클럭이 예정된 위상차이 내에서 락킹된 경우에 활성화되는 제1락킹정보신호에 응답하여 상기 제1위상지연클럭과 제2위상지연클럭의 위상을 비교하기 위한 제2위상비교수단; 상기 제2위상비교수단의 출력신호에 응답하여 결정된 시간만큼 제2에지에 대응된 내부클럭을 지연시켜 상기 제2위상지연클럭으로서 출력하기 위한 제2위상지연수단; 및 상기 제1위상지연클럭과 제2위상지연클럭이 예정된 위상차이 내에서 락킹된 경우에 활성화되는 제2락킹정보신호 및 상기 제1락킹정보신호에 응답하여 상기 제1위상지연클럭과 상기 제2위상지연클럭의 듀티 비를 보정하기 위한 듀티 비 보정수단을 구비하는 지연고정루프회로(DLL)가 제공된다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 단계; 상기 클럭의 위상을 비교하기 위한 단계의 출력신호에 응답하여 결정된 시간만큼 제1에지에 대응된 내부클럭을 지연시켜 제1위상지연클럭으로서 출력하기 위한 단계; 상기 제1위상지연클럭에 상기 제1에지에 대응된 내부클럭 경로의 실제 지연조건을 반영하여 피드백 클럭으로서 출력하기 위한 단계; 상기 소오스 클럭과 상기 피드백 클럭이 예정된 위상차이 내에서 락킹된 경우에 활성화되는 락킹정보신호에 응답하여 상기 제1위상 지연클럭과 제2위상지연클럭의 위상을 비교하기 위한 단계; 및 상기 위상지연클럭의 위상을 비교하기 위한 단계의 결과에 응답하여 결정된 시간만큼 제2에지에 대응된 내부클럭을 지연시켜 상기 제2위상지연클럭으로서 출력하기 위한 단계를 포함하는 지연고정루프회로(DLL)의 동작방법이 제공된다.
또한, 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 단계; 상기 클럭의 위상을 비교하기 위한 단계의 출력신호에 응답하여 결정된 시간만큼 제1에지에 대응된 내부클럭을 지연시켜 제1위상지연클럭으로서 출력하기 위한 단계; 상기 제1위상지연클럭에 상기 제1에지에 대응된 내부클럭 경로의 실제 지연조건을 반영하여 피드백 클럭으로서 출력하기 위한 단계; 상기 소오스 클럭과 상기 피드백 클럭이 예정된 위상차이 내에서 락킹된 경우에 활성화되는 제1락킹정보신호에 응답하여 상기 제1위상지연클럭과 제2위상지연클럭의 위상을 비교하기 위한 단계; 상기 위상지연클럭의 위상을 비교하기 위한 단계의 결과에 응답하여 결정된 시간만큼 제2에지에 대응된 내부클럭을 지연시켜 상기 제2위상지연클럭으로서 출력하기 위한 단계; 및 상기 제1위상지연클럭과 제2위상지연클럭이 예정된 위상차이 내에서 락킹된 경우에 활성화되는 제2락킹정보신호 및 상기 제1락킹정보신호에 응답하여 상기 제1위상지연클럭과 상기 제2위상지연클럭의 듀티 비를 보정하기 위한 단계를 포함하는 지연고정루프회로(DLL)의 동작방법이 제공된다.
전술한 본 발명은 듀얼 루프 방식을 사용함으로써 반도체 소자에서 상대적으 로 많은 면적을 차지하는 지연고정루프회로(DLL)의 경우, 지연고정루프회로(DLL) 내부에 동일한 구조를 갖는 지연복제 모델링을 위한 구성요소를 공유하여 사용함으로써 지연고정루프회로(DLL)가 반도체 소자에서 차지하는 면적이 상대적으로 줄어드는 효과가 있다.
이로 인해, 지연고정루프회로(DLL)가 동작하는데 필요한 전류의 양이 줄어드는 효과가 있다.
또한, 점점더 소형화되고 저전력에서 동작하는 것이 추세인 반도체 소자에서 상대적으로 작은 면적과 전력을 사용하는 지연고정루프회로(DLL)를 제공함으로써 반도체 소자의 개발일정을 앞당기고 그로 인해 낭비되는 비용을 방지할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 지연고정루프회로(DLL)의 구성을 도시한 블록 다이어그램이다.
도 2를 참조하면, 본 발명의 실시예에 따른 지연고정루프회로(DLL)의 구성은, 소오스 클럭(refclk)과 제1에지에 대응된 피드백 클럭(fbclkr)의 위상을 비교하기 위한 제1위상비교부(200R)와, 제1위상비교부(200R)의 출력신호(fine, coarse, FM_pdout)에 응답하여 결정된 시간만큼 제1에지에 대응된 내부클럭(clkin1)을 지연시켜 제1위상지연클럭(mixout_r = rising_clk = ifbclkr)으로서 출력하기 위한 제1위상지연부(210R)와, 제1위상지연클럭(mixout_r = rising_clk = ifbclkr)에 제1에지에 대응된 내부클럭(clkin1) 경로의 실제 지연조건을 반영하여 제1에지에 대응된 피드백 클럭(fbclkr)으로서 출력하기 위한 제1지연복제모델부(220R)와, 소오스 클럭(refclk)과 제1에지에 대응된 피드백 클럭(fbclkr)의 위상이 예정된 위상차이 내에서 락킹된 경우에 활성화되는 제1락킹정보신호(lock_state)의 반전신호(lock_stateb)에 응답하여 제1위상지연클럭(mixout_r = rising_clk = ifbclkr)와 제2위상지연클럭(mixout_f = falling_clk = ifclkf)의 위상을 비교하기 위한 제2위상비교부(200F)와, 제2위상비교부(200F)의 출력신호(finef, coarsef, FM_pdout_F)에 응답하여 결정된 시간만큼 제2에지에 대응된 내부클럭(clkin2)을 지연시켜 제2위상지연클럭(mixout_f = falling_clk = ifbclkf)으로서 출력하기 위한 제2위상지연부(210F)를 구비한다.
또한, 외부클럭(CLK)을 버퍼링하여 그 위상이 동기된 소오스 클럭(refclk), 제어클럭(contclk), 제1에지에 대응된 내부클럭(clkin1), 제2에지에 대응된 내부클럭(clkin2)을 생성하기 위한 클럭 버퍼부(260B)와, 클럭인에이블신호의 반전신호(ckeb_com)와 모드 레지스터 셋(Mode Register Set : MRS)의 파워다운모드 정보 를 가지고 있는 신호(sapd) 및 프리차지(precharge) 정보를 가지고 있는 신호(rasidle)에 응답하여 클럭 버퍼부(260B)의 동작을 제어하기 위한 파워다운모드 제어부(260A)와, 반도체 메모리 소자 외부에서 입력되는 지연고정루프회로(DLL) 리셋 신호(dll_resetb)와 지연고정루프(DLL) 비활성화신호(dis_dll)에 응답하여 지연고정루프회로(DLL)의 동작을 제어하는 리셋 신호(reset)를 생성하기 위한 지연고정루프(DLL) 제어부(280)와, 제1위상지연부(210R)의 출력클럭(mixout_r)과 제2위상지연부(210F)의 출력클럭(mixout_f) 중 어느 하나(mixout_r or mixout_f)의 위상을 반전(주로 mixout_f)하여 출력함으로써 외부클럭(CLK)의 제1에지에 대응하여 라이징 에지가 발생하는 제1에지에 대응된 클럭(rising_clk)과 외부클럭(CLK)의 제2에지에 대응하여 라이징 에지가 발생하는 제2에지에 대응된 클럭(falling_clk)을 출력하는 전치듀티보정부(240A)와, 락킹 상태에서 전치듀티보정부(240A)의 출력되는 제1에지에 대응된 클럭(rising_clk)과 제2에지에 대응된 클럭(falling_clk)의 듀티 비(duty ratio)를 보정하기 위한 듀티보정부(240B), 및 듀티보정부(240B)에서 출력되는 클럭(ifbclkr, ifbclkf)을 드라이빙한 지연고정루프 출력클럭(irclkdll, ifclkdll)을 반도체 메모리 소자의 출력드라이버로 출력하기 위한 지연고정루프회로(DLL) 드라이버(250)을 더 구비한다.
이때, 제1 및 제2위상지연부(210R, 210F)와 제1지연모델복제부(220R) 및 제2위상비교부(200F) 사이에 전치듀티보정부(240A)와 듀티보정부(240B)가 존재하여, 전치듀티보정부(240A)는 제1 및 제2위상지연부(210R, 210F)의 출력클럭(mixout_r, mixout_f)을 이름이 다른 제1에지에 대응된 클럭(rising_clk)과 제2에지에 대응된 클럭(falling_clk)으로서 출력하고 또다시 듀티보정부(240R, 240F)는 제1에지에 대응된 클럭(rising_clk)과 제2에지에 대응된 클럭(falling_clk)을 입력받아 또 다른 이름의 제1에지에 대응된 전치피드백클럭(ifbclkr)과 제2에지에 대응된 전치피드백클럭(ifbclkf)으로서 출력하는데도 불구하고, 전술한 본 발명의 실시예에 따른 지연고정루프회로(DLL)의 구성에서는 제1위상지연클럭(mixout_r = rising_clk = ifbclkr)와 제2위상지연클럭(mixout_f = falling_clk = ifclkf)의 위상을 비교할 수 있도록 한다고 설명하였다.
이는, 전술한 종래기술에서 설명한 바와 같이 전치듀티보정부(240A)가 항상 제1위상지연부(210R)의 출력클럭(mixout_r) 및 제2위상지연부(210F)의 출력클럭(mixout_f) 중 어느 하나의 클럭(주로 mixout_r)의 위상을 반전하여 출력하지만, 이는 락킹 상태 이후에 듀티보정부(240B)의 듀티 보정 작업을 위한 동작이기 때문에 락킹 상태 전의 동작에서는 의미가 없는 동작이기 때문이다. 또한, 위상이 반전된 클럭과 반전되지 않은 클럭은 단순히 라이징 에지가 폴링 에지로 폴링 에지가 라이징 에지로 바뀐 것일 뿐 그 주파수나 의미하는 레벨은 변한 것이 없으므로 실제적으로는 같다고 볼 수 있다.
또한, 듀티보정부(240B)는 락킹 상태 후 동작하는 블록으로서 락킹 상태 전의 동작에서는 입력된 전치듀티보정부(240A)의 출력클럭(rising_clk, falling_clk)을 그대로 바이패스(BY-PASS)시킨다. 즉, 제1에지에 대응된 클럭(rising_clk)을 제1에지에 대응된 전치피드백클럭(ifbclkr)으로서 출력하고, 제2에지에 대응된 클럭(falling_clk)을 제2에지에 대응된 전치피드백클럭(ifbclkf)으로서 출력하지만, 실제로 락킹 동작 전의 동작에서 제1에지에 대응된 클럭(rising_clk)과 전치피드백클럭(ifbclkr)은 같은 클럭이고, 제2에지에 대응된 클럭(falling_clk)과 제2에지에 대응된 전치피드백클럭(ifbclkf)은 같은 클럭이다.
따라서, 락킹 상태 이전에 전치듀티보정부(240A)와 듀티보정부(240B)가 동작하는 것은 종래기술에 따른 지연고정루프회로(DLL)의 동작에 영향을 미치는 동작이 아니므로 락킹 상태 이전에 제1위상지연부(210R)에서 출력된 클럭(mixout_r, mixout_f)과 전치듀티보정부(240A)에서 출력된 제1에지에 대응된 클럭(rising_clk), 제2에지에 대응된 클럭(falling_clk) 및 듀티보정부(240B)에서 출력된 제1에지에 대응된 전치피드백클럭(ifbclkr), 제2에지에 대응된 전치피드백클럭(ifbclkf)은 서로 같은 클럭이라고 할 수 있다.
물론, 락킹 상태 이후에는 듀티보정부(240B)가 동작함과 동시에 지연고정루프회로(DLL)의 동작이 달라지며, 달라지는 동작은 이미 공지되어 있으므로 여기서는 락킹 상태 이후의 동작에 대해서는 자세히 설명하지 않도록 하겠다.
그리고, 전술한 본 발명의 실시예에 따른 지연고정루프회로(DLL)의 구성요소 중 제1위상지연부(210R)는, 제1위상비교부(200R)의 출력신호(fine, coarse, FM_pdout)에 응답하여 결정된 시간만큼 제1에지에 대응된 내부클럭(clkin1)을 지연시켜 제1위상지연클럭(mixout_r = rising_clk = ifbclkr)으로서 출력한다고 설명하였는데, 실제로는 도 2에 도시된 바와 같이 제1위상비교부(200R)와 제1위상지연부(210R) 사이에서 제1위상비교부(200R)의 출력신호(fine, coarse, FM_pdout)에 응답하여 제1위상지연부(210R)의 동작모드를 제어하는 제1모드제어신호(lock_state, FM_END)를 생성함으로써 제1에지에 대응된 내부클럭(clkin1)이 지연되는 시간을 결정하는 제1모드제어부(230R)가 더 구비된다.
즉, 제1위상지연부(210R)는, 제1에지에 대응된 내부클럭(clkin1)을 각각 서로 다른 시간만큼 지연시켜 출력하기 위한 다수의 동작모드 - 레지스터 제어형 지연고정루프회로(DLL)에 적용되는 사항으로써 동작모드가 달라짐에 따라 제1에지에 대응된 내부클럭(clkin1)의 지연하기 위한 시간을 변동할 수 있음. - 를 포함하고, 다수의 동작모드 중 어느 하나의 동작모드를 제1모드제어신호(lock_state, FM_END)에 응답하여 선택하며, 선택된 동작모드에 대응하는 시간만큼 제1에지에 대응된 내부클럭(clkin1)을 지연시켜 제1위상지연클럭(mixout_r = rising_clk = ifbclkr)으로서 출력한다. 이와 같은 동작이 가능한 이유는, 제1위상비교부(200R)가 소오스 클럭(refclk)와 제1에지에 대응된 피드백 클럭(fbclkr)의 위상차이에 대응하여 그 논리레벨이 결정되는 다수의 출력신호(fine, coarse, FM_pdout)를 생성하기 때문인데 그 동작을 예를 들어 설명하면 다음과 같다.
먼저, 소오스 클럭(refclk)과 제1에지에 대응된 피드백 클럭(fbclkr)의 위상차이가 상대적으로 매우 큰 상태이면, 제1위상비교부(200R)의 출력신호가 모두 로직'로우'(Low)로서 출력이 되고, 그에 응답하여 제1모드제어부(230R)에서 제1모드제어신호(lock_state, FM_END)가 모두 로직'로우'(Low)가 되어 출력되며, 그에 응답하여 제1위상지연부(210R)는 지연시간 단위를 상대적으로 크게 하는 동작모드가 선택되어 제1에지에 대응된 내부클럭(clkin1)을 상대적으로 큰 시간단위로 지연시킨다. 이렇게 지연된 제1에지에 대응된 내부클럭(clkin1)은 항상 일정하게 지연시 키는 제1지연복제부(220)를 거쳐서 제1에지에 대응된 피드백 클럭(fbclkr)이 되므로 소오스 클럭(refclk)과 제1에지에 대응된 피드백 클럭(fbclkr)의 위상이 상대적으로 빠르게 가까워지게 된다.
마찬가지로, 전술한 본 발명의 실시예에 따른 지연고정루프회로(DLL)의 구성요소 중 제2위상지연부(210F)는, 제2위상비교부(200F)의 출력신호(finef, coarsef, FM_pdout_F)에 응답하여 결정된 시간만큼 제2에지에 대응된 내부클럭(clkin2)을 지연시켜 제2위상지연클럭(mixout_f = falling_clk = ifbclkf)으로서 출력한다고 설명하였는데, 실제로는 도 2에 도시된 바와 같이 제2위상비교부(200F)와 제2위상지연부(210F) 사이에서 제2위상비교부(200F)의 출력신호(finef, coarsef, FM_pdoutf)에 응답하여 제2위상지연부(210F)의 동작모드를 제어하는 제2모드제어신호(lock_statef, FM_END_F)를 생성함으로써 제2에지에 대응된 내부클럭(clkin2)이 지연되는 시간을 결정하는 제2모드제어부(230F)가 더 구비된다.
즉, 제2위상지연부(210F)는, 제2에지에 대응된 내부클럭(clkin2)을 각각 서로 다른 시간만큼 지연시켜 출력하기 위한 다수의 동작모드 - 레지스터 제어형 지연고정루프회로(DLL)에 적용되는 사항으로써 동작모드가 달라짐에 따라 제2에지에 대응된 내부클럭(clkin2)의 지연하기 위한 시간을 변동할 수 있음. - 를 포함하고, 다수의 동작모드 중 어느 하나의 동작모드를 제2모드제어신호(lock_statef, FM_END_F)에 응답하여 선택하며, 선택된 동작모드에 대응하는 시간만큼 제2에지에 대응된 내부클럭(clkin2)을 지연시켜 제2위상지연클럭(mixout_f = falling_clk = ifbclkf)으로서 출력한다. 이와 같은 동작이 가능한 이유는, 제2위상비교부(200F) 가 제1위상지연클럭(mixout_r = rising_clk = ifclkr)과 제2위상지연클럭(mixout_f = falling_clk = ifclkf)과의 위상차이에 대응하여 그 논리레벨이 결정되는 다수의 출력신호(finef, coarsef, FM_pdoutf)를 생성하기 때문인데 그 동작을 예를 들어 설명하면 다음과 같다.
먼저, 제1위상지연클럭(mixout_r = rising_clk = ifclkr)과 제2위상지연클럭(mixout_f = falling_clk = ifclkf)의 위상차이가 상대적으로 작은 상태이면, 제2위상비교부(200F)의 출력신호(finef, coarsef, FM_pdoutf) 중 일부 신호 - 락킹 상태가 아닌 것을 가정하였으므로 coarsef, FM_pdoutf - 는 로직'하이'(High) 나머지 신호 - finef - 는 로직'로우'(Low)로서 출력이 되고, 그에 응답하여 제2모드제어부(230R)에서 제2모드제어신호(lock_statef, FM_END_F) 중 일부 신호 - 락킹 상태가 아닌 것을 가정하였으므로 FM_END_F - 는 로직'하이'(High) 나머지 신호 - lock_state - 는 로직'로우'(Low)가 되어 출력되며, 그에 응답하여 제2위상지연부(210F)는 지연시간 단위를 상대적으로 작게 하는 동작모드가 선택되어 제2에지에 대응된 내부클럭(clkin2)을 상대적으로 작은 시간단위로 지연시킨다. 이렇게 제2에지에 대응된 내부클럭(clkin2)을 지연시켜 출력하면 결국 제2위상지연클럭(mixout_f = falling_clk = ifclkf)이므로 제1위상지연클럭(mixout_r = rising_clk = ifclkr)과 제2위상지연클럭(mixout_f = falling_clk = ifclkf)의 위상이 상대적으로 느리게 가까워지게 된다.
전술한 본 발명의 실시예에 따른 지연고정루프회로(DLL)의 구성과 도 1을 통해 도시되었던 종래기술의 실시예에 따른 지연고정루프회로(DLL)의 구성의 차이점 을 살펴보면 다음과 같다.
먼저, 본 발명에 실시예에 따른 지연고정루프회로(DLL)는 종래기술에 따른 지연고정루프회로(DLL)의 구성과 마찬가지로 듀얼루프(Dual-Loop)를 사용하는 지연고정루프회로(DLL)로서 서로 같은 회로구성을 갖되 대칭되어야 하는 제1에지에 대응된 내부클럭(clkin1)의 위상을 조절하기 위한 구성요소(200R, 210R, 220, 230R)와 제2에지에 대응된 내부크럭(clkin2)의 위상을 조절하기 위한 구성요소(200F, 210F, 230F)가 서로 다른 것을 알 수 있다.
구체적으로, 본 발명의 실시예에 따른 제1에지에 대응된 내부클럭(clkin1)의 위상을 조절하기 위한 구성요소에는 제1모드제어부(230R), 제1위상비교부(200R), 제1지연복제모델부(220), 제1위상지연부(210R)가 포함되어 있어 종래기술에 따른 제1에지에 대응된 내부클럭(clkin1)의 위상을 조절하기 위한 구성요소와 같은 구성을 갖는다. 반면에, 본 발명의 실시예에 따른 제2에지에 대응된 내부클럭(clkin2)의 위상을 조절하기 위한 구성요소에는 제2모드제어부(230F), 제2위상비교부(200F), 제위상지연부(210F)가 포함되어 있어 종래기술에 따른 제2에지에 대응된 내부클럭(clkin2)의 위상을 조절하기 위한 구성요소에 비해 제2지연복제모델부(120F)가 제외되어 있다.
즉, 본 발명의 실시예에 따른 제2에지에 대응된 내부클럭(clkin2)의 위상을 조절하기 위한 구성에서는, 제2에지에 대응된 내부클럭(clkin2)에 제2에지에 대응된 내부클럭(clkin2)의 실제 지연조건을 반영하기 위한 구성요소인 지연복제모델부가 빠져있다.
하지만, 본 발명의 실시예에 따른 제1에지에 대응된 내부클럭(clkin1)의 위상을 조절하기 위한 구성요소와 제2에지에 대응된 내부클럭(clkin2)의 위상을 조절하기 위한 구성요소들이 다음과 같이 동작함으로써 지연복제모델부 없이 정상적인 지연고정루프회로(DLL) 동작을 수행한다.
먼저, 제1에지에 대응된 내부클럭(clkin1)의 위상을 조절하기 위한 구성요소는, 종래기술에서 전술한 바와 같이 소오스클럭(refclk)과 제1에지에 대응된 피드백클럭(fbclkr)의 위상이 예정된 범위 내에 들어오도록 하기 위해 피드백클럭(fbclkr)의 위상을 조절한다. 이때, 소오스클럭(refclk)과 제1에지에 대응된 피드백클럭(fbclkr)의 위상은 아직 예정된 범위내에 들어오지 않았으므로 제1모드제어부(230R)에서 출력되는 제1락킹정보신호(lock_state)가 로직'로우'(Low)로 비활성화되어 있다.
이렇게, 제1락킹정보신호(lock_state)가 로직'로우'(Low)로 비활성화되어 있으면, 그 반전신호인 제1락킹정보신호의 반전신호(lock_stateb) 역시 로직'하이'(High)로 비활성화되어있기 때문에 제2에지에 대응된 내부클럭(clkin2)의 위상을 조절하기 위한 구성요소들은 동작을 하지 않는다. 즉, 제1에지에 대응된 내부클럭(clkin1)의 위상을 조절하기 위한 구성요소에 의해 제1위상지연클럭(mixout_r = rising_clk = ifclkr)의 위상이 변동하는 중이므로 제2위상지연클럭(mixout_f = falling_clk = ifclkf)의 위상을 변화시키지 않는다.
그 후, 제1에지에 대응된 내부클럭(clkin1)의 위상을 조절하기 위한 구성요소가 적절하게 동작하여 소오스클럭(refclk)과 제1에지에 대응된 피드백클 럭(fbclkr)의 위상이 예정된 범위 내에 들어오게 되면, 제1모드제어부(230R)에서 출력되는 제1락킹정보신호(lock_state)가 로직'하이'(High)로 활성화된다.
이렇게, 제1락킹정보신호(lock_state)가 로직'하이'(High)로 활성화되면, 그 반전신호인 제1락킹정보신호의 반전신호(lock_stateb) 역시 로직'로우'(Low)로 활성화되어있기 때문에 제2에지에 대응된 내부클럭(clkin2)의 위상을 조절하기 위한 구성요소들이 동작을 시작한다. 즉, 제1에지에 대응된 내부클럭(clkin1)의 위상을 조절하기 위한 구성요소에 의해 제1위상지연클럭(mixout_r = rising_clk = ifclkr)의 위상이 락킹되어 변동하지 않는 상태이므로 제2에지에 대응된 내부클럭(clkin2)의 위상을 조절하기 위한 구성요소들이 제2위상지연클럭(mixout_f = falling_clk = ifclkf)의 위상을 변화시켜 제1위상지연클럭(mixout_r = rising_clk = ifclkr)과 제2위상지연클럭(mixout_f = falling_clk = ifclkf)의 위상이 예정된 범위 내에 들어오도록 동작한다.
그 후, 제2에지에 대응된 내부클럭(clkin2)의 위상을 조절하기 위한 구성요소에 의해 제1위상지연클럭(mixout_r = rising_clk = ifclkr)과 제2위상지연클럭(mixout_f = falling_clk = ifclkf)의 위상이 예정된 범위 내에 들어오면 제2모드제어부(230F)에서 출력되는 제2락킹정보신호(lock_statef)가 로직'하이'로 활성화되면서 이미 로직'하이'(High)로 활성화되어있던 제1락킹정보신호(lock_state)와 함께 듀티보정부(240B)를 동작시킨다. 즉, 지연고정루프회로(DLL)가 락킹 상태 동작을 수행하도록 제어한다.
즉, 종래기술에 따른 제2에지에 대응된 내부클럭(clkin2)의 경로의 실제 지연조건을 반영하기 위한 제2지연복제모델부(120F)와 종래기술에 따른 제1에지에 대응된 내부클럭(clkin1)의 경로의 실제 지연조건을 반영하기 위한 제1지연복제모델부(120R)의 지연량은 서로 같은 값을 가지므로 본 발명의 실시예에서 전술한 바와 같이 제2에지에 대응된 내부클럭(clkin2)의 위상을 조절하기 위한 구성요소가 동작하게 되면, 제2에지에 대응된 내부클럭(clkin2)의 위상을 조절하기 위한 구성요소에서 제2에지에 대응된 내부클럭(clkin2)에 제2에지에 대응된 내부클럭(clkin2)의 경로의 실제 지연조건을 반영하기 위한 지연복제모델부가 없어도 지연고정루프회로(DLL)가 정확하게 락킹 상태에 진입할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 듀얼루프 방식을 사용함으로써 반도체 소자에서 상대적으로 많은 면적을 차지하는 지연고정루프회로(DLL)의 경우에도, 지연고정루프회로(DLL) 내부에서 동일한 구조를 갖는 지연복제모델링을 위한 구성요소를 공유하여 사용함으로써 지연고정루프회로(DLL)가 반도체 소자에서 차지하는 면적을 줄여줄 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 도시한 블록도는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구형되어야 할 것이다.
도 1은 종래기술에 따른 지연고정루프회로(DLL)의 구성을 도시한 블록 다이어그램.
도 2는 본 발명의 실시예에 따른 지연고정루프회로(DLL)의 구성을 도시한 블록 다이어그램.
*도면의 주요부분에 대한 부호의 설명
100R, 200R : 제1위상비교부(RISING)
100F, 200F : 제2위상비교부(FALLING)
120R, 220 : 제1지연복제모델부 (RISING)
120F : 제2지연복제모델부(FALLING)
130R, 230R : 제1모드제어부(RISING)
130F, 230F : 제2모드제어부(FALLING) 140A : 전치 듀티 보정부
140B : 듀티 보정부
150 : 지연고정루프회로(DLL) 드라이버
160A : 파워다운모드 제어부 160B : 클럭 버퍼부
170 : 펄스 생성부
180 : 지연고정루프회로(DLL) 제어부

Claims (22)

  1. 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 제1위상비교수단;
    상기 제1위상비교수단의 출력신호에 응답하여 결정된 시간만큼 제1에지에 대응된 내부클럭을 지연시켜 제1위상지연클럭으로서 출력하기 위한 제1위상지연수단;
    상기 제1위상지연클럭에 상기 제1에지에 대응된 내부클럭 경로의 실제 지연조건을 반영하여 상기 피드백 클럭으로서 출력하기 위한 지연복제모델수단;
    상기 소오스 클럭과 상기 피드백 클럭이 예정된 위상차이 내에서 락킹된 경우에 활성화되는 락킹정보신호에 응답하여 상기 제1위상지연클럭과 제2위상지연클럭의 위상을 비교하기 위한 제2위상비교수단; 및
    상기 제2위상비교수단의 출력신호에 응답하여 결정된 시간만큼 제2에지에 대응된 내부클럭을 지연시켜 상기 제2위상지연클럭으로서 출력하기 위한 제2위상지연수단
    을 구비하는 지연고정루프회로(DLL).
  2. 제1항에 있어서,
    상기 제1위상비교수단의 출력신호에 응답하여 상기 제1위상지연수단의 동작모드를 제어하는 제1모드제어신호를 생성함으로써 상기 제1에지에 대응된 내부클럭이 지연되는 시간을 결정하는 제1모드제어부; 및
    상기 제2위상비교수단의 출력신호에 응답하여 상기 제2위상지연수단의 동작모드를 제어하는 제2모드제어신호를 생성함으로써 상기 제2에지에 대응된 내부클럭이 지연되는 시간을 결정하는 제2모드제어부를 더 구비하는 지연고정루프회로(DLL).
  3. 제2항에 있어서,
    상기 제1위상지연수단은,
    입력받은 상기 제1에지에 대응된 내부클럭을 각각 서로 다른 시간만큼 지연시켜 출력하기 위한 다수의 동작모드를 구비하고, 상기 다수의 동작모드 중 어느 하나의 동작모드를 상기 제1모드제어신호에 응답하여 선택하며, 선택된 동작모드에 대응하는 시간만큼 상기 제1에지에 대응된 내부클럭을 지연시켜 상기 제1위상지연클럭으로서 출력하는 것을 특징으로 하는 지연고정루프회로(DLL).
  4. 제2항에 있어서,
    상기 제2위상지연수단은,
    입력받은 상기 제2에지에 대응된 내부클럭을 각각 서로 다른 시간만큼 지연시켜 출력하기 위한 다수의 동작모드를 구비하고, 상기 다수의 동작모드 중 어느 하나의 동작모드를 상기 제2모드제어신호에 응답하여 선택하며, 선택된 동작모드에 대응하는 시간만큼 상기 제2에지에 대응된 내부클럭을 지연시켜 상기 제2위상지연클럭으로서 출력하는 것을 특징으로 하는 지연고정루프회로(DLL).
  5. 제1항에 있어서,
    상기 제1위상비교수단은,
    상기 소오스 클럭과 상기 피드백 클럭의 위상차이에 대응하여 논리레벨이 결정되는 다수의 신호를 생성하는 것을 특징으로 하는 지연고정루프회로(DLL)
  6. 제1항에 있어서,
    상기 제2위상비교수단은,
    상기 락킹정보신호가 활성화된 후에 상기 제1위상지연클럭과 상기 제2위상지연클럭의 위상을 비교하기 시작하며, 상기 제1위상지연클럭과 상기 제2위상지연클럭의 위상차이에 대응하여 논리레벨이 결정되는 다수의 신호 생성하는 것을 특징으로 하는 지연고정루프회로(DLL).
  7. 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 제1위상비교수단;
    상기 제1위상비교수단의 출력신호에 응답하여 결정된 시간만큼 제1에지에 대응된 내부클럭을 지연시켜 제1위상지연클럭으로서 출력하기 위한 제1위상지연수단;
    상기 제1위상지연클럭에 상기 제1에지에 대응된 내부클럭 경로의 실제 지연조건을 반영하여 상기 피드백 클럭으로서 출력하기 위한 지연복제모델수단;
    상기 소오스 클럭과 상기 피드백 클럭이 예정된 위상차이 내에서 락킹된 경우에 활성화되는 제1락킹정보신호에 응답하여 상기 제1위상지연클럭과 제2위상지연클럭의 위상을 비교하기 위한 제2위상비교수단;
    상기 제2위상비교수단의 출력신호에 응답하여 결정된 시간만큼 제2에지에 대응된 내부클럭을 지연시켜 상기 제2위상지연클럭으로서 출력하기 위한 제2위상지연수단; 및
    상기 제1위상지연클럭과 제2위상지연클럭이 예정된 위상차이 내에서 락킹된 경우에 활성화되는 제2락킹정보신호 및 상기 제1락킹정보신호에 응답하여 상기 제1위상지연클럭과 상기 제2위상지연클럭의 듀티 비를 보정하기 위한 듀티 비 보정수단
    을 구비하는 지연고정루프회로(DLL).
  8. 제7항에 있어서,
    상기 제1위상비교수단의 출력신호에 응답하여 상기 제1위상지연수단의 동작모드를 제어하는 제1모드제어신호를 생성함으로써 상기 제1에지에 대응된 내부클럭이 지연되는 시간을 결정하는 제1모드제어부; 및
    상기 제2위상비교수단의 출력신호에 응답하여 상기 제2위상지연수단의 동작모드를 제어하는 제2모드제어신호를 생성함으로써 상기 제2에지에 대응된 내부클럭이 지연되는 시간을 결정하는 제2모드제어부를 더 구비하는 지연고정루프회로(DLL).
  9. 제8항에 있어서,
    상기 제1위상지연수단은,
    입력받은 상기 제1에지에 대응된 내부클럭을 각각 서로 다른 시간만큼 지연시켜 출력하기 위한 다수의 동작모드를 구비하고, 상기 다수의 동작모드 중 어느 하나의 동작모드를 상기 제1모드제어신호에 응답하여 선택하며, 선택된 동작모드에 대응하는 시간만큼 상기 제1에지에 대응된 내부클럭을 지연시켜 상기 제1위상지연클럭으로서 출력하는 것을 특징으로 하는 지연고정루프회로(DLL).
  10. 제8항에 있어서,
    상기 제2위상지연수단은,
    입력받은 상기 제2에지에 대응된 내부클럭을 각각 서로 다른 시간만큼 지연시켜 출력하기 위한 다수의 동작모드를 구비하고, 상기 다수의 동작모드 중 어느 하나의 동작모드를 상기 제2모드제어신호에 응답하여 선택하며, 선택된 동작모드에 대응하는 시간만큼 상기 제2에지에 대응된 내부클럭을 지연시켜 상기 제2위상지연 클럭으로서 출력하는 것을 특징으로 하는 지연고정루프회로(DLL).
  11. 제7항에 있어서,
    상기 제1위상비교수단은,
    상기 소오스 클럭과 상기 피드백 클럭의 위상차이에 대응하여 논리레벨이 결정되는 다수의 신호를 생성하는 것을 특징으로 하는 지연고정루프회로(DLL)
  12. 제7항에 있어서,
    상기 제2위상비교수단은,
    상기 제1락킹정보신호가 활성화된 후에 상기 제1위상지연클럭과 상기 제2위상지연클럭의 위상을 비교하기 시작하며, 상기 제1위상지연클럭과 상기 제2위상지연클럭의 위상차이에 대응하여 논리레벨이 결정되는 다수의 신호 생성하는 것을 특징으로 하는 지연고정루프회로(DLL).
  13. 제7항에 있어서,
    상기 듀티 비 보정수단은,
    상기 제1락킹정보신호와 상기 제2락킹정보신호가 모두 활성화되었을 때 동작 을 시작하며, 상기 제1 및 제2 위상지연클럭의 듀티 비를 50 대 50으로 보정하여 출력하는 것을 특징으로 하는 지연고정루프회로(DLL).
  14. 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 단계;
    상기 클럭의 위상을 비교하기 위한 단계의 출력신호에 응답하여 결정된 시간만큼 제1에지에 대응된 내부클럭을 지연시켜 제1위상지연클럭으로서 출력하기 위한 단계;
    상기 제1위상지연클럭에 상기 제1에지에 대응된 내부클럭 경로의 실제 지연조건을 반영하여 피드백 클럭으로서 출력하기 위한 단계;
    상기 소오스 클럭과 상기 피드백 클럭이 예정된 위상차이 내에서 락킹된 경우에 활성화되는 락킹정보신호에 응답하여 상기 제1위상지연클럭과 제2위상지연클럭의 위상을 비교하기 위한 단계; 및
    상기 위상지연클럭의 위상을 비교하기 위한 단계의 결과에 응답하여 결정된 시간만큼 제2에지에 대응된 내부클럭을 지연시켜 상기 제2위상지연클럭으로서 출력하기 위한 단계
    를 포함하는 지연고정루프회로(DLL)의 동작방법.
  15. 제14항에 있어서,
    상기 클럭의 위상을 비교하기 위한 단계의 출력신호에 응답하여 상기 제1위상지연클럭으로서 출력하기 위한 단계에서 상기 제1에지에 대응된 내부클럭이 지연되는 시간을 결정하기 위한 제1모드제어신호를 생성하는 단계; 및
    상기 위상지연클럭의 위상을 비교하기 위한 단계의 결과에 응답하여 상기 제2위상지연클럭으로부터 출력하기 위한 단계에서 상기 제2에지에 대응된 내부클럭이 지연되는 시간을 결정하기 위한 제2모드제어신호를 생성하는 단계를 더 포함하는 지연고정루프회로(DLL)의 동작방법.
  16. 제15항에 있어서,
    상기 제1위상지연클럭으로서 출력하기 위한 단계는,
    상기 제1에지에 대응된 내부클럭을 각각 서로 다른 시간만큼 지연시켜 출력하기 위한 다수의 동작모드 중 어느 하나의 동작모드를 상기 제1모드제어신호에 응답하여 선택하는 단계
    상기 선택하는 단계의 결과에 따른 동작모드에 대응하여 결정된 시간만큼 상기 제1에지에 대응된 내부클럭을 지연시켜 상기 제1위상지연클럭으로서 출력하는 단계를 포함하는 것을 특징으로 하는 지연고정루프회로(DLL)의 동작방법.
  17. 제15항에 있어서,
    상기 제2위상지연클럭으로서 출력하기 위한 단계는,
    상기 제2에지에 대응된 내부클럭을 각각 서로 다른 시간만큼 지연시켜 출력하기 위한 다수의 동작모드 중 어느 하나의 동작모드를 상기 제2모드제어신호에 응답하여 선택하는 단계
    상기 선택하는 단계의 결과에 따른 동작모드에 대응하여 결정된 시간만큼 상기 제2에지에 대응된 내부클럭을 지연시켜 상기 제2위상지연클럭으로서 출력하는 단계를 포함하는 것을 특징으로 하는 지연고정루프회로(DLL)의 동작방법.
  18. 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 단계;
    상기 클럭의 위상을 비교하기 위한 단계의 출력신호에 응답하여 결정된 시간만큼 제1에지에 대응된 내부클럭을 지연시켜 제1위상지연클럭으로서 출력하기 위한 단계;
    상기 제1위상지연클럭에 상기 제1에지에 대응된 내부클럭 경로의 실제 지연조건을 반영하여 피드백 클럭으로서 출력하기 위한 단계;
    상기 소오스 클럭과 상기 피드백 클럭이 예정된 위상차이 내에서 락킹된 경우에 활성화되는 제1락킹정보신호에 응답하여 상기 제1위상지연클럭과 제2위상지연클럭의 위상을 비교하기 위한 단계;
    상기 위상지연클럭의 위상을 비교하기 위한 단계의 결과에 응답하여 결정된 시간만큼 제2에지에 대응된 내부클럭을 지연시켜 상기 제2위상지연클럭으로서 출력 하기 위한 단계; 및
    상기 제1위상지연클럭과 제2위상지연클럭이 예정된 위상차이 내에서 락킹된 경우에 활성화되는 제2락킹정보신호 및 상기 제1락킹정보신호에 응답하여 상기 제1위상지연클럭과 상기 제2위상지연클럭의 듀티 비를 보정하기 위한 단계
    를 포함하는 지연고정루프회로(DLL)의 동작방법.
  19. 제18항에 있어서,
    상기 클럭의 위상을 비교하기 위한 단계의 출력신호에 응답하여 상기 제1위상지연클럭으로서 출력하기 위한 단계에서 상기 제1에지에 대응된 내부클럭이 지연되는 시간을 결정하기 위한 제1모드제어신호를 생성하는 단계; 및
    상기 위상지연클럭의 위상을 비교하기 위한 단계의 결과에 응답하여 상기 제2위상지연클럭으로부터 출력하기 위한 단계에서 상기 제2에지에 대응된 내부클럭이 지연되는 시간을 결정하기 위한 제2모드제어신호를 생성하는 단계를 더 포함하는 지연고정루프회로(DLL)의 동작방법.
  20. 제19항에 있어서,
    상기 제1위상지연클럭으로서 출력하기 위한 단계는,
    상기 제1에지에 대응된 내부클럭을 각각 서로 다른 시간만큼 지연시켜 출력 하기 위한 다수의 동작모드 중 어느 하나의 동작모드를 상기 제1모드제어신호에 응답하여 선택하는 단계
    상기 선택하는 단계의 결과에 따른 동작모드에 대응하여 결정된 시간만큼 상기 제1에지에 대응된 내부클럭을 지연시켜 상기 제1위상지연클럭으로서 출력하는 단계를 포함하는 것을 특징으로 하는 지연고정루프회로(DLL)의 동작방법.
  21. 제19항에 있어서,
    상기 제2위상지연클럭으로서 출력하기 위한 단계는,
    상기 제2에지에 대응된 내부클럭을 각각 서로 다른 시간만큼 지연시켜 출력하기 위한 다수의 동작모드 중 어느 하나의 동작모드를 상기 제2모드제어신호에 응답하여 선택하는 단계
    상기 선택하는 단계의 결과에 따른 동작모드에 대응하여 결정된 시간만큼 상기 제2에지에 대응된 내부클럭을 지연시켜 상기 제2위상지연클럭으로서 출력하는 단계를 포함하는 것을 특징으로 하는 지연고정루프회로(DLL)의 동작방법.
  22. 제18항에 있어서,
    상기 듀티 비를 보정하기 위한 단계는,
    상기 제1락킹정보신호 또는 상기 제2락킹정보신호가 활성화되지 않았을 때 입력받은 상기 제1 및 제2 위상지연클럭을 그대로 출력하는 단계; 및
    상기 제1락킹정보신호와 상기 제2락킹전보신호가 모두 활성화되었을 때 입력받은 상기 제1 및 제2 위상지연클럭의 듀티 비를 보정하여 출력하는 단계를 포함하는 것을 특징으로 하는 지연고정루프회로(DLL)의 동작방법.
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