JPH11127063A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH11127063A JPH11127063A JP9287224A JP28722497A JPH11127063A JP H11127063 A JPH11127063 A JP H11127063A JP 9287224 A JP9287224 A JP 9287224A JP 28722497 A JP28722497 A JP 28722497A JP H11127063 A JPH11127063 A JP H11127063A
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- 230000001934 delay Effects 0.000 claims abstract description 6
- 230000000630 rising effect Effects 0.000 claims description 16
- 230000010363 phase shift Effects 0.000 claims description 12
- 230000003111 delayed effect Effects 0.000 abstract description 12
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract 3
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract 3
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract 1
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 31
- 238000010586 diagram Methods 0.000 description 16
- 238000005070 sampling Methods 0.000 description 16
- 230000004044 response Effects 0.000 description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 1
- 102100024331 Collectin-11 Human genes 0.000 description 1
- 101710194644 Collectin-11 Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】ＤＬＬ回路の可変遅延回路の数を少なくして回
路規模を小さくする。 【解決手段】供給されるクロックＣＬＫ０と所定の位相
関係のタイミングで動作する内部回路３を有する集積回
路装置において、前記クロックＣＬＫ０を所定時間遅延
させて内部回路３にタイミング信号Ｎ４を生成する可変
遅延回路２と、クロックＣＬＫ０の周波数を分周して第
１の基準クロックＣＬＫ１を生成する分周回路４と、第
１の基準クロックＣＬＫ１をタイミング信号Ｎ４のタイ
ミングに同期させて第２の基準クロックＣＬＫ２を生成
するタイミング同期回路５と、第２の基準クロックを所
定時間遅延させた可変クロックＮ７と第１の基準クロッ
クＣＬＫ１の位相を比較し、両クロックの位相を一致さ
せる様に可変遅延回路２に遅延制御信号Ｎ９を与える位
相比較・制御回路８，９とを有する。可変遅延回路２を
ＤＬＬ回路と兼用することで、回路規模の低下を可能に
する。
路規模を小さくする。 【解決手段】供給されるクロックＣＬＫ０と所定の位相
関係のタイミングで動作する内部回路３を有する集積回
路装置において、前記クロックＣＬＫ０を所定時間遅延
させて内部回路３にタイミング信号Ｎ４を生成する可変
遅延回路２と、クロックＣＬＫ０の周波数を分周して第
１の基準クロックＣＬＫ１を生成する分周回路４と、第
１の基準クロックＣＬＫ１をタイミング信号Ｎ４のタイ
ミングに同期させて第２の基準クロックＣＬＫ２を生成
するタイミング同期回路５と、第２の基準クロックを所
定時間遅延させた可変クロックＮ７と第１の基準クロッ
クＣＬＫ１の位相を比較し、両クロックの位相を一致さ
せる様に可変遅延回路２に遅延制御信号Ｎ９を与える位
相比較・制御回路８，９とを有する。可変遅延回路２を
ＤＬＬ回路と兼用することで、回路規模の低下を可能に
する。
Description
【０００１】
【発明の属する技術分野】本発明は、外部クロックに対
して所定の位相タイミングで動作する内部回路に、タイ
ミング信号を生成するＤＬＬ回路の改良に関し、可変遅
延回路を省略して回路規模を小さくすることができるＤ
ＬＬ回路を有する集積回路装置に関する。
して所定の位相タイミングで動作する内部回路に、タイ
ミング信号を生成するＤＬＬ回路の改良に関し、可変遅
延回路を省略して回路規模を小さくすることができるＤ
ＬＬ回路を有する集積回路装置に関する。
【０００２】
【従来の技術】近年におけるメモリデバイスは、１００
ＭＨｚを超える動作速度が要求されており、内部にディ
レード・ロック・ループ（ＤＬＬ）回路等を設けて、外
部クロックとデータ出力信号との位相を合わせ、内部配
線等による遅延特性の影響を排除し、アクセス時間の遅
れやバラツキを抑えている。メモリデバイスを制御する
システム側は、メモリデバイスにクロックを供給し、ク
ロックに同期してデータやアドレスを与え、クロックに
同期して出力データを受け取る。
ＭＨｚを超える動作速度が要求されており、内部にディ
レード・ロック・ループ（ＤＬＬ）回路等を設けて、外
部クロックとデータ出力信号との位相を合わせ、内部配
線等による遅延特性の影響を排除し、アクセス時間の遅
れやバラツキを抑えている。メモリデバイスを制御する
システム側は、メモリデバイスにクロックを供給し、ク
ロックに同期してデータやアドレスを与え、クロックに
同期して出力データを受け取る。
【０００３】かかるＤＬＬ回路を、本出願人は、平成８
（１９９６）年１２月１９日付けの特願平８−３３９９
８８号にて提案した。図１は、そのＤＬＬ回路を利用し
たタイミング信号の生成回路例を示す図である。
（１９９６）年１２月１９日付けの特願平８−３３９９
８８号にて提案した。図１は、そのＤＬＬ回路を利用し
たタイミング信号の生成回路例を示す図である。
【０００４】図１には、外部クロックＣＬＫを入力し内
部クロックＮ１を生成する入力バッファ１と、その内部
クロックＮ１を所定時間遅延させタイミング信号Ｎ４を
生成する可変遅延回路２と、基準クロックＮ１を１／Ｎ
分周して第１の基準クロックＮ２を生成する分周器４
と、第１の基準クロックＮ２を遅延する可変遅延回路１
０と、ダミーデータ出力バッファ６とダミー入力バッフ
ァ７を経由した可変クロックＮ７と、分周器４により分
周された第１の基準クロックＮ２との位相を比較する位
相比較器８と、位相比較器８の検出信号Ｎ８に応答して
上記可変遅延回路２、１０の遅延時間を制御する遅延制
御信号Ｎ９を生成する遅延制御回路９とが示される。内
部回路であるデータ出力バッファ３は、メモリからの読
み出しデータＤＡＴＡをタイミング信号Ｎ４に応答して
データ出力ＤＱを出力する。
部クロックＮ１を生成する入力バッファ１と、その内部
クロックＮ１を所定時間遅延させタイミング信号Ｎ４を
生成する可変遅延回路２と、基準クロックＮ１を１／Ｎ
分周して第１の基準クロックＮ２を生成する分周器４
と、第１の基準クロックＮ２を遅延する可変遅延回路１
０と、ダミーデータ出力バッファ６とダミー入力バッフ
ァ７を経由した可変クロックＮ７と、分周器４により分
周された第１の基準クロックＮ２との位相を比較する位
相比較器８と、位相比較器８の検出信号Ｎ８に応答して
上記可変遅延回路２、１０の遅延時間を制御する遅延制
御信号Ｎ９を生成する遅延制御回路９とが示される。内
部回路であるデータ出力バッファ３は、メモリからの読
み出しデータＤＡＴＡをタイミング信号Ｎ４に応答して
データ出力ＤＱを出力する。
【０００５】可変遅延回路１０と、ダミー回路６，７
と、位相比較器８及び遅延制御回路９によりＤＬＬ回路
が構成される。そして、位相比較器８と遅延制御回路９
により、第１の基準クロックＮ２と可変クロックＮ７と
の位相が一致する様に、可変遅延回路１０の遅延量が制
御される。その結果、外部クロックＣＬＫとダミーデー
タ出力バッファ６の出力Ｎ６との位相が一致する。そし
て、可変遅延回路２の遅延量も同じ遅延制御信号Ｎ９に
より制御されることから、タイミング信号Ｎ４に応答し
て出力されるデータ出力ＤＱも、外部クロックＣＬＫの
位相に同期する。
と、位相比較器８及び遅延制御回路９によりＤＬＬ回路
が構成される。そして、位相比較器８と遅延制御回路９
により、第１の基準クロックＮ２と可変クロックＮ７と
の位相が一致する様に、可変遅延回路１０の遅延量が制
御される。その結果、外部クロックＣＬＫとダミーデー
タ出力バッファ６の出力Ｎ６との位相が一致する。そし
て、可変遅延回路２の遅延量も同じ遅延制御信号Ｎ９に
より制御されることから、タイミング信号Ｎ４に応答し
て出力されるデータ出力ＤＱも、外部クロックＣＬＫの
位相に同期する。
【０００６】図１に示された分周器４は、クロックＣＬ
Ｋの周波数が高くなるに伴い、位相比較器８での位相比
較動作が困難になると共に消費電力が大きくなることに
対応して設けられたもので、クロックＣＬＫの周波数を
落として低い周波数の基準クロックＮ２を生成する。
Ｋの周波数が高くなるに伴い、位相比較器８での位相比
較動作が困難になると共に消費電力が大きくなることに
対応して設けられたもので、クロックＣＬＫの周波数を
落として低い周波数の基準クロックＮ２を生成する。
【０００７】
【発明が解決しようとする課題】しかしながら、メモリ
デバイス等において、データ出力ＤＱは複数設けられ、
それに伴い、図１に示した回路を複数組設ける必要があ
る。入力バッファ１と１／Ｎ分周器４を共通化すること
は可能であるが、大規模が回路構成の可変遅延回路をそ
れぞれの組で２つづつ設ける必要があり、図１に示した
回路はメモリデバイスの高集積度という要求に反する。
デバイス等において、データ出力ＤＱは複数設けられ、
それに伴い、図１に示した回路を複数組設ける必要があ
る。入力バッファ１と１／Ｎ分周器４を共通化すること
は可能であるが、大規模が回路構成の可変遅延回路をそ
れぞれの組で２つづつ設ける必要があり、図１に示した
回路はメモリデバイスの高集積度という要求に反する。
【０００８】そこで、本発明の目的は、ＤＬＬ回路を利
用したタイミング信号の生成回路をより簡略化した集積
回路装置を提供することにある。
用したタイミング信号の生成回路をより簡略化した集積
回路装置を提供することにある。
【０００９】更に、本発明の別の目的は、ＤＬＬ回路を
利用したタイミング信号の生成回路において可変遅延回
路を省略して簡略化した集積回路装置を提供することに
ある。
利用したタイミング信号の生成回路において可変遅延回
路を省略して簡略化した集積回路装置を提供することに
ある。
【００１０】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、ＤＬＬ回路内の可変遅延回路を省略し、
変わりにもう一つの可変遅延回路から生成されるタイミ
ング信号のタイミングに分周器が生成する第１の基準ク
ロックの位相を合わせた第２の基準クロックを生成する
タイミング同期回路を設ける。そして、分周された第１
の基準クロックと、第２の基準クロックを遅延させた可
変クロックとを位相比較器で比較し、両クロックの位相
が一致する様に可変遅延回路の遅延量を制御する。その
結果、可変遅延回路を１つに省略することができ、しか
も分周されたクロックを利用したＤＬＬ回路を構成する
ことができる。
に、本発明は、ＤＬＬ回路内の可変遅延回路を省略し、
変わりにもう一つの可変遅延回路から生成されるタイミ
ング信号のタイミングに分周器が生成する第１の基準ク
ロックの位相を合わせた第２の基準クロックを生成する
タイミング同期回路を設ける。そして、分周された第１
の基準クロックと、第２の基準クロックを遅延させた可
変クロックとを位相比較器で比較し、両クロックの位相
が一致する様に可変遅延回路の遅延量を制御する。その
結果、可変遅延回路を１つに省略することができ、しか
も分周されたクロックを利用したＤＬＬ回路を構成する
ことができる。
【００１１】上記の目的を達成する為に、本発明は、供
給されるクロックと所定の位相関係のタイミングで動作
する内部回路を有する集積回路装置において、前記クロ
ックを所定時間遅延させて前記内部回路にタイミング信
号を生成する可変遅延回路と、前記クロックの周波数を
分周して第１の基準クロックを生成する分周回路と、前
記第１の基準クロックを前記タイミング信号のタイミン
グに同期させて第２の基準クロックを生成するタイミン
グ同期回路と、前記第２の基準クロックを所定時間遅延
させた可変クロックと前記第１の基準クロックの位相を
比較し、当該両クロックの位相を一致させる様に前記可
変遅延回路に遅延制御信号を与える位相比較・制御回路
とを有することを特徴とする。
給されるクロックと所定の位相関係のタイミングで動作
する内部回路を有する集積回路装置において、前記クロ
ックを所定時間遅延させて前記内部回路にタイミング信
号を生成する可変遅延回路と、前記クロックの周波数を
分周して第１の基準クロックを生成する分周回路と、前
記第１の基準クロックを前記タイミング信号のタイミン
グに同期させて第２の基準クロックを生成するタイミン
グ同期回路と、前記第２の基準クロックを所定時間遅延
させた可変クロックと前記第１の基準クロックの位相を
比較し、当該両クロックの位相を一致させる様に前記可
変遅延回路に遅延制御信号を与える位相比較・制御回路
とを有することを特徴とする。
【００１２】上記の構成によれば、可変遅延回路を上記
先願の回路構成から省略することができ、高集積化の要
求に応じることができる。
先願の回路構成から省略することができ、高集積化の要
求に応じることができる。
【００１３】更に、上記の発明において、前記第１の基
準クロックは前記クロックの１周期分のパルス幅を有
し、前記第２の基準クロックは前記第１の基準クロック
の反転レベルを有し、前記位相比較・制御回路は、前記
第１の基準クロックの立ち上がり又は立ち下がりエッジ
と前記可変クロックの立ち上がり又は立ち下がりエッジ
との位相を一致させる様に前記可変遅延回路の遅延量を
制御することを特徴とする。
準クロックは前記クロックの１周期分のパルス幅を有
し、前記第２の基準クロックは前記第１の基準クロック
の反転レベルを有し、前記位相比較・制御回路は、前記
第１の基準クロックの立ち上がり又は立ち下がりエッジ
と前記可変クロックの立ち上がり又は立ち下がりエッジ
との位相を一致させる様に前記可変遅延回路の遅延量を
制御することを特徴とする。
【００１４】上記の発明によれば、供給される外部クロ
ックの１周期後のタイミングに内部回路の動作のタイミ
ングを同期させることができる。
ックの１周期後のタイミングに内部回路の動作のタイミ
ングを同期させることができる。
【００１５】更に、上記の発明において、前記分周回路
が共通に設けられ、前記可変遅延回路と、タイミング同
期回路と、位相比較・制御回路とが複数組設けられてい
ることを特徴とする。従って、複数のデータ出力端子が
設けられる場合に対応して、ＤＬＬ回路を複数組設けて
も、高集積化の弊害とならない。
が共通に設けられ、前記可変遅延回路と、タイミング同
期回路と、位相比較・制御回路とが複数組設けられてい
ることを特徴とする。従って、複数のデータ出力端子が
設けられる場合に対応して、ＤＬＬ回路を複数組設けて
も、高集積化の弊害とならない。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
【００１７】図２は、本発明の第１の実施の形態例を示
す図である。図２には、図１に対応する部分に同じ引用
番号が与えられる。図２には、図１における可変遅延回
路１０が省略され、代わりにタイミング同期回路５が設
けられる。
す図である。図２には、図１に対応する部分に同じ引用
番号が与えられる。図２には、図１における可変遅延回
路１０が省略され、代わりにタイミング同期回路５が設
けられる。
【００１８】外部クロックＣＬＫは、入力バッファ１に
供給され、入力バッファ１は外部クロックを検出して内
部クロックＮ１を生成する。内部クロックＮ１は可変遅
延回路２により所定時間遅延されて、タイミング信号Ｎ
４が生成される。データ出力バッファ３は、このタイミ
ング信号Ｎ４に応答して、メモリ等からのデータＤＡＴ
Ａをデータ出力ＤＱとして出力する。
供給され、入力バッファ１は外部クロックを検出して内
部クロックＮ１を生成する。内部クロックＮ１は可変遅
延回路２により所定時間遅延されて、タイミング信号Ｎ
４が生成される。データ出力バッファ３は、このタイミ
ング信号Ｎ４に応答して、メモリ等からのデータＤＡＴ
Ａをデータ出力ＤＱとして出力する。
【００１９】内部クロックＮ１は、１／Ｎ分周器４によ
りその周波数が１／Ｎに分周されて第１の基準クロック
Ｎ２が生成される。この第１の基準クロックＮ２は、位
相比較器８に供給される。また、タイミング同期回路５
は、第１の基準クロックＮ２をタイミング信号Ｎ４のタ
イミングに同期させて第２の基準クロックＮ５を生成す
る。本実施の形態例は、可変遅延回路２をＤＬＬ回路内
のＤＬＬ回路と兼用し、その遅延したタイミングに分周
された第１の基準クロックをあわせて、第２の基準クロ
ックＮ５をダミー回路６，７に供給する。その結果、ダ
ミー入力バッファ７の出力の可変クロックＮ７は、分周
されたクロックであって、可変遅延回路２の遅延量とダ
ミー回路６，７の遅延量を持ったクロックとなる。
りその周波数が１／Ｎに分周されて第１の基準クロック
Ｎ２が生成される。この第１の基準クロックＮ２は、位
相比較器８に供給される。また、タイミング同期回路５
は、第１の基準クロックＮ２をタイミング信号Ｎ４のタ
イミングに同期させて第２の基準クロックＮ５を生成す
る。本実施の形態例は、可変遅延回路２をＤＬＬ回路内
のＤＬＬ回路と兼用し、その遅延したタイミングに分周
された第１の基準クロックをあわせて、第２の基準クロ
ックＮ５をダミー回路６，７に供給する。その結果、ダ
ミー入力バッファ７の出力の可変クロックＮ７は、分周
されたクロックであって、可変遅延回路２の遅延量とダ
ミー回路６，７の遅延量を持ったクロックとなる。
【００２０】図３は、図２の第１の実施の形態例の動作
を示すタイミングチャート図である。上記した通り、外
部クロックＣＬＫは、入力バッファ１により一定の遅延
を有する内部クロックＮ１（ＣＬＫ０）を生成する。ま
た、図３の例では、分周器４は、内部クロックＮ１（Ｃ
ＬＫ０）を１／２に分周して第１の基準クロックＮ２を
生成する。第１の基準クロックＮ２と内部クロックＮ１
とは位相はほぼ一致している。
を示すタイミングチャート図である。上記した通り、外
部クロックＣＬＫは、入力バッファ１により一定の遅延
を有する内部クロックＮ１（ＣＬＫ０）を生成する。ま
た、図３の例では、分周器４は、内部クロックＮ１（Ｃ
ＬＫ０）を１／２に分周して第１の基準クロックＮ２を
生成する。第１の基準クロックＮ２と内部クロックＮ１
とは位相はほぼ一致している。
【００２１】そこで、可変遅延回路２は、内部クロック
Ｎ１を所定の遅延量遅延させてタイミング信号Ｎ４を生
成する。図中、内部クロックＮ１の立ち上がりエッジＢ
０は、タイミング信号Ｎ４の立ち上がりエッジＢ１に遅
延する。そして、タイミング同期回路５は、分周された
第１の基準クロックＮ２（ＣＬＫ１）をタイミング信号
Ｎ４のタイミングに一致させた第２の基準クロックＮ５
（ＣＬＫ２）を生成する。このタイミング同期回路５
は、例えば、後述する通り、第１の基準クロックＮ２
（ＣＬＫ１）をＤ入力端子に入力し、タイミング信号Ｎ
４をクロック端子に入力し、第２の基準クロックＮ５を
出力端子に生成するＤ型フリップフロップにより構成さ
れる。その結果、図３に示される通り、第２の基準クロ
ックＮ５は、分周された第１の基準クロックＮ２を可変
遅延回路２の遅延量だけ遅延させたクロックとなる。
Ｎ１を所定の遅延量遅延させてタイミング信号Ｎ４を生
成する。図中、内部クロックＮ１の立ち上がりエッジＢ
０は、タイミング信号Ｎ４の立ち上がりエッジＢ１に遅
延する。そして、タイミング同期回路５は、分周された
第１の基準クロックＮ２（ＣＬＫ１）をタイミング信号
Ｎ４のタイミングに一致させた第２の基準クロックＮ５
（ＣＬＫ２）を生成する。このタイミング同期回路５
は、例えば、後述する通り、第１の基準クロックＮ２
（ＣＬＫ１）をＤ入力端子に入力し、タイミング信号Ｎ
４をクロック端子に入力し、第２の基準クロックＮ５を
出力端子に生成するＤ型フリップフロップにより構成さ
れる。その結果、図３に示される通り、第２の基準クロ
ックＮ５は、分周された第１の基準クロックＮ２を可変
遅延回路２の遅延量だけ遅延させたクロックとなる。
【００２２】かかる第２の基準クロックがダミーデータ
出力バッファ６とダミー入力バッファ７とを経由して、
可変クロックＮ７として位相比較器８に供給される。図
３の例では、可変クロックＮ７は、第２の基準クロック
がダミー回路６，７の遅延量だけ遅延し、反転されたク
ロックである。従って、可変クロックＮ７における内部
クロックＮ１の立ち上がりエッジＢ０に対応するエッジ
Ｂ２は、立ち下がりエッジとなっている。
出力バッファ６とダミー入力バッファ７とを経由して、
可変クロックＮ７として位相比較器８に供給される。図
３の例では、可変クロックＮ７は、第２の基準クロック
がダミー回路６，７の遅延量だけ遅延し、反転されたク
ロックである。従って、可変クロックＮ７における内部
クロックＮ１の立ち上がりエッジＢ０に対応するエッジ
Ｂ２は、立ち下がりエッジとなっている。
【００２３】上記の可変クロックが反転クロックである
ことは本質的なことではない。但し、反転クロックを使
用することにより、内部クロックＮ１の立ち上がりエッ
ジＢ０から１周期後の立ち上がりエッジＡ１に同期する
第１の基準クロックの立ち下がりエッジＡ２と、立ち上
がりエッジＡ１に対応する可変クロックＮ７の立ち下が
りエッジＢ２との位相を一致させる様に、制御すること
ができる。反転クロックでない場合は、位相比較器８に
おいて、第１の基準クロックＮ２の立ち下がりエッジＡ
２の位相と、可変クロックのＢ２の位相との比較を行え
ば良いだけである。第１の基準クロックＮ２と可変クロ
ックＮ７の立ち上がりエッジどうしを位相比較しても良
い。
ことは本質的なことではない。但し、反転クロックを使
用することにより、内部クロックＮ１の立ち上がりエッ
ジＢ０から１周期後の立ち上がりエッジＡ１に同期する
第１の基準クロックの立ち下がりエッジＡ２と、立ち上
がりエッジＡ１に対応する可変クロックＮ７の立ち下が
りエッジＢ２との位相を一致させる様に、制御すること
ができる。反転クロックでない場合は、位相比較器８に
おいて、第１の基準クロックＮ２の立ち下がりエッジＡ
２の位相と、可変クロックのＢ２の位相との比較を行え
ば良いだけである。第１の基準クロックＮ２と可変クロ
ックＮ７の立ち上がりエッジどうしを位相比較しても良
い。
【００２４】また、図３の例では、分周器４が１／２分
周であるので、立ち下がりエッジＡ２を内部クロックの
１周期遅れの位相に合わせることができる。
周であるので、立ち下がりエッジＡ２を内部クロックの
１周期遅れの位相に合わせることができる。
【００２５】以上の通り、第１の実施の形態例では、可
変遅延回路を１個に省略することができ、代わりに設け
たタイミング同期回路の回路規模は遙かに少ないので、
特に複数組のＤＬＬ回路を設ける場合に、高い集積度と
いう要求に応えることができる。即ち、図２中の回路２
０の部分は共通に設けられ、回路３０の部分はデータ出
力ＤＱ毎に設けられるが、回路３０の部分は簡略化され
ている。
変遅延回路を１個に省略することができ、代わりに設け
たタイミング同期回路の回路規模は遙かに少ないので、
特に複数組のＤＬＬ回路を設ける場合に、高い集積度と
いう要求に応えることができる。即ち、図２中の回路２
０の部分は共通に設けられ、回路３０の部分はデータ出
力ＤＱ毎に設けられるが、回路３０の部分は簡略化され
ている。
【００２６】次に、図２の回路を構成する、可変遅延回
路２、遅延制御回路９及び位相比較器８の具体的回路例
を示す。
路２、遅延制御回路９及び位相比較器８の具体的回路例
を示す。
【００２７】図４は、可変遅延回路の一例を示す回路図
である。遅延制御信号ｐ１〜ｐ（ｎ）（図２中はＮ９）
によりその遅延時間が選択される。この可変遅延回路
は、入力端子ＩＮに印加されるクロックを所定時間遅延
させて出力端子ＯＵＴに出力する。この例では、ｎ段の
遅延回路となり、１段目はＮＡＮＤ711 、712 及びイン
バータ713 で構成され、２段目は、ＮＡＮＤ721 、722
及びインバータ723 で構成され、以下同様にして、ｎ段
目はＮＡＮＤ761 、762 及び763 で構成される。
である。遅延制御信号ｐ１〜ｐ（ｎ）（図２中はＮ９）
によりその遅延時間が選択される。この可変遅延回路
は、入力端子ＩＮに印加されるクロックを所定時間遅延
させて出力端子ＯＵＴに出力する。この例では、ｎ段の
遅延回路となり、１段目はＮＡＮＤ711 、712 及びイン
バータ713 で構成され、２段目は、ＮＡＮＤ721 、722
及びインバータ723 で構成され、以下同様にして、ｎ段
目はＮＡＮＤ761 、762 及び763 で構成される。
【００２８】遅延制御信号ｐ１〜ｐ（ｎ）（Ｎ９）は、
いずれか１つがＨレベルになり、他は全てＬレベルにな
る。そして、Ｈレベルになった遅延制御信号ｐにより対
応するＮＡＮＤ711 、721 ，...761が１つだけ開かれ、
入力ＩＮに印加されるクロックを通過させる。他のＬレ
ベルの遅延制御信号ｐにより、対応する他のＮＡＮＤ71
1 、721 ，...761が全て閉じられる。図示される通り、
遅延制御信号ｐ１がＨレベルの時はＮＡＮＤ711 が開か
れ、入力端子ＩＮから、インバータ701 、ＮＡＮＤ711
、712 及びインバータ713 を経由して出力端子ＯＵＴ
までの遅延経路が形成される。従って、ゲート４段の遅
延を有する。
いずれか１つがＨレベルになり、他は全てＬレベルにな
る。そして、Ｈレベルになった遅延制御信号ｐにより対
応するＮＡＮＤ711 、721 ，...761が１つだけ開かれ、
入力ＩＮに印加されるクロックを通過させる。他のＬレ
ベルの遅延制御信号ｐにより、対応する他のＮＡＮＤ71
1 、721 ，...761が全て閉じられる。図示される通り、
遅延制御信号ｐ１がＨレベルの時はＮＡＮＤ711 が開か
れ、入力端子ＩＮから、インバータ701 、ＮＡＮＤ711
、712 及びインバータ713 を経由して出力端子ＯＵＴ
までの遅延経路が形成される。従って、ゲート４段の遅
延を有する。
【００２９】遅延制御信号ｐ２がＨレベルの時はＮＡＮ
Ｄ721 が開かれる。ゲート762 の入力は共にＨレベルで
あるので、インバータ763 の出力はＨレベル、同様にイ
ンバータ753 、743...の出力もＨレベルである。従っ
て、ＮＡＮＤ722 も開かれた状態である。その結果、入
力端子ＩＮから、インバータ701 、ゲート721 〜723 ，
712 、713 を経由して出力端子ＯＵＴまでの遅延経路が
形成される。従って、ゲート６段の遅延を有する。
Ｄ721 が開かれる。ゲート762 の入力は共にＨレベルで
あるので、インバータ763 の出力はＨレベル、同様にイ
ンバータ753 、743...の出力もＨレベルである。従っ
て、ＮＡＮＤ722 も開かれた状態である。その結果、入
力端子ＩＮから、インバータ701 、ゲート721 〜723 ，
712 、713 を経由して出力端子ＯＵＴまでの遅延経路が
形成される。従って、ゲート６段の遅延を有する。
【００３０】以下、図４中に示された通り、Ｈレベルの
遅延制御信号ｐが左に移動する度に、遅延経路のゲート
数が２ゲートづつ増加する。これが可変遅延回路のジッ
タの原因である。遅延制御信号ｐ（ｎ）がＨレベルの時
は、２＋２ｎ段のゲート数の遅延経路となる。
遅延制御信号ｐが左に移動する度に、遅延経路のゲート
数が２ゲートづつ増加する。これが可変遅延回路のジッ
タの原因である。遅延制御信号ｐ（ｎ）がＨレベルの時
は、２＋２ｎ段のゲート数の遅延経路となる。
【００３１】図５は、遅延制御回路９の図である。図５
には、遅延制御回路の一部分が示され、説明の都合上、
可変遅延回路の遅延制御信号ｐ１〜ｐ６（Ｎ９）が示さ
れているとする。この遅延制御回路には、位相比較器か
らの位相比較結果である検出信号Ａ〜Ｄ（図２中ではＮ
８）が与えられ、信号Ａ，ＢによりＨレベルの遅延制御
信号ｐが右側にシフトされ、検出信号Ｃ、ＤによりＨレ
ベルの遅延制御信号ｐが左側にシフトされる。
には、遅延制御回路の一部分が示され、説明の都合上、
可変遅延回路の遅延制御信号ｐ１〜ｐ６（Ｎ９）が示さ
れているとする。この遅延制御回路には、位相比較器か
らの位相比較結果である検出信号Ａ〜Ｄ（図２中ではＮ
８）が与えられ、信号Ａ，ＢによりＨレベルの遅延制御
信号ｐが右側にシフトされ、検出信号Ｃ、ＤによりＨレ
ベルの遅延制御信号ｐが左側にシフトされる。
【００３２】遅延制御回路の各段は、例えば１段目で
は、ＮＡＮＤゲート612 とインバータ613 からなるラッ
チ回路をそれぞれ有する。また、検出信号Ａ〜Ｄにより
ラッチ回路612 、613 の状態を強制的に反転させるトラ
ンジスタ614 、615 を有する。トランジスタ616 、617
は、反転の対象外の場合にトランジスタ614、615 によっ
てはラッチ回路が反転されないようにする為に設けられ
る。２段目〜６段目の回路も同様の構成である。これら
のトランジスタは全てＮチャネル型である。
は、ＮＡＮＤゲート612 とインバータ613 からなるラッ
チ回路をそれぞれ有する。また、検出信号Ａ〜Ｄにより
ラッチ回路612 、613 の状態を強制的に反転させるトラ
ンジスタ614 、615 を有する。トランジスタ616 、617
は、反転の対象外の場合にトランジスタ614、615 によっ
てはラッチ回路が反転されないようにする為に設けられ
る。２段目〜６段目の回路も同様の構成である。これら
のトランジスタは全てＮチャネル型である。
【００３３】今仮に、４段目の出力ｐ４がＨレベルの状
態であるとする。他の出力は全てＬレベルの状態にあ
る。各段のラッチ回路の状態は、図５にＨ、Ｌで示され
る通りである。即ち、１段目から３段目までは、ラッチ
回路は、ＮＡＮＤ出力がＨレベルでインバータ出力がＬ
レベルであるのに対して、４段目から６段目では、ラッ
チ回路は、ＮＡＮＤ出力がＬレベルでインバータ出力が
Ｈレベルである。従って、グランドに接続されているト
ランジスタは、617 、627 ，637 ，647 ，646 ，656 ，
666 がそれぞれ導通状態にある。即ち、ラッチ状態の境
界の両側にある４段目の回路のトランジスタ647 と３段
目のトランジスタ636 が導通状態にあり、検出信号Ｂま
たはＣによりそのラッチ状態が反転可能な状態になって
いる。
態であるとする。他の出力は全てＬレベルの状態にあ
る。各段のラッチ回路の状態は、図５にＨ、Ｌで示され
る通りである。即ち、１段目から３段目までは、ラッチ
回路は、ＮＡＮＤ出力がＨレベルでインバータ出力がＬ
レベルであるのに対して、４段目から６段目では、ラッ
チ回路は、ＮＡＮＤ出力がＬレベルでインバータ出力が
Ｈレベルである。従って、グランドに接続されているト
ランジスタは、617 、627 ，637 ，647 ，646 ，656 ，
666 がそれぞれ導通状態にある。即ち、ラッチ状態の境
界の両側にある４段目の回路のトランジスタ647 と３段
目のトランジスタ636 が導通状態にあり、検出信号Ｂま
たはＣによりそのラッチ状態が反転可能な状態になって
いる。
【００３４】そこで、仮に、検出信号ＣにＨレベルが与
えられると、トランジスタ645 が導通し、インバータ64
3 の出力が強制的にＨレベルからＬレベルに駆動され
る。その為、ＮＡＮＤゲート642 の出力もＬレベルから
Ｈレベルに切り換えられ、その状態がラッチされる。Ｎ
ＡＮＤゲート642 の出力がＨレベルになることで，ＮＯ
Ｒゲート641 の出力ｐ４はＬレベルになり、代わってイ
ンバータ643 の出力のＬレベルへの変化によりＮＯＲゲ
ート651 の出力ｐ５がＨレベルに切り換えられる。その
結果、Ｈレベルの遅延制御信号はｐ４からｐ５にシフト
する。図６で説明した通り、Ｈレベルの遅延制御信号ｐ
が左側にシフトすることで、可変遅延回路の遅延経路が
長くなり遅延時間は長くなるように制御される。
えられると、トランジスタ645 が導通し、インバータ64
3 の出力が強制的にＨレベルからＬレベルに駆動され
る。その為、ＮＡＮＤゲート642 の出力もＬレベルから
Ｈレベルに切り換えられ、その状態がラッチされる。Ｎ
ＡＮＤゲート642 の出力がＨレベルになることで，ＮＯ
Ｒゲート641 の出力ｐ４はＬレベルになり、代わってイ
ンバータ643 の出力のＬレベルへの変化によりＮＯＲゲ
ート651 の出力ｐ５がＨレベルに切り換えられる。その
結果、Ｈレベルの遅延制御信号はｐ４からｐ５にシフト
する。図６で説明した通り、Ｈレベルの遅延制御信号ｐ
が左側にシフトすることで、可変遅延回路の遅延経路が
長くなり遅延時間は長くなるように制御される。
【００３５】一方、仮に、検出信号ＢにＨレベルが与え
られると、上記の同様の動作により、３段目のラッチ回
路のＮＡＮＤゲート632 の出力がＬレベルに強制的に切
り換えられ、インバータ６３３の出力はＨレベルに切り
換わる。その結果、出力ｐ３がＨレベルになる。これに
より、可変遅延回路の遅延経路が短くなり遅延時間は短
くなるように制御される。
られると、上記の同様の動作により、３段目のラッチ回
路のＮＡＮＤゲート632 の出力がＬレベルに強制的に切
り換えられ、インバータ６３３の出力はＨレベルに切り
換わる。その結果、出力ｐ３がＨレベルになる。これに
より、可変遅延回路の遅延経路が短くなり遅延時間は短
くなるように制御される。
【００３６】更に、出力ｐ５またはｐ３がＨレベルにな
ると、今度は、検出信号ＡまたはＤによりＨレベルの出
力がそれぞれ右側または左側にシフト制御される。即
ち、検出信号Ａ，ＢはＨレベルの出力を右側にシフト制
御し、検出信号Ｃ、ＤはＨレベルの出力を左側にシフト
制御する。更に、検出信号Ａ，Ｄは、奇数番目の出力ｐ
１，ｐ３，ｐ５がＨレベルの状態の時にシフト制御し、
検出信号Ｂ、Ｃは偶数番目の出力ｐ２，ｐ４，ｐ６がＨ
レベルの時にシフト制御する。
ると、今度は、検出信号ＡまたはＤによりＨレベルの出
力がそれぞれ右側または左側にシフト制御される。即
ち、検出信号Ａ，ＢはＨレベルの出力を右側にシフト制
御し、検出信号Ｃ、ＤはＨレベルの出力を左側にシフト
制御する。更に、検出信号Ａ，Ｄは、奇数番目の出力ｐ
１，ｐ３，ｐ５がＨレベルの状態の時にシフト制御し、
検出信号Ｂ、Ｃは偶数番目の出力ｐ２，ｐ４，ｐ６がＨ
レベルの時にシフト制御する。
【００３７】尚、この遅延制御回路９は、動作開始時に
リセット信号Ｒｅｓｅｔにより遅延制御信号ｐ１がＨレ
ベルとなり、可変遅延回路２の遅延量を最も少ない状態
にする。従って、ＤＬＬ回路におけるフィードバックル
ープの遅延量は最も少ない量から動作が開始され、１周
期後のタイミングＡ１，Ａ２にタイミングＢ２が一致す
るように制御される。
リセット信号Ｒｅｓｅｔにより遅延制御信号ｐ１がＨレ
ベルとなり、可変遅延回路２の遅延量を最も少ない状態
にする。従って、ＤＬＬ回路におけるフィードバックル
ープの遅延量は最も少ない量から動作が開始され、１周
期後のタイミングＡ１，Ａ２にタイミングＢ２が一致す
るように制御される。
【００３８】図６は、位相比較器８の回路図である。こ
の位相比較器には、可変クロックＶａｒｉＣＬＫと基準
クロックＲｅｆＣＬＫのクロックの位相の関係を検出す
る位相検出部５１を有する。この位相検出部５１は、Ｎ
ＡＮＤゲート501 、502 及び503 、504 からなるラッチ
回路を２つ有し、基準クロックＲｅｆＣＬＫに対して可
変クロックＶａｒｉＣＬＫの位相が、（１）一定時間以
上進んでいる場合、（２）一定時間内程度の位相差の関
係にある場合、及び（３）一定時間以上遅れている場合
を検出する。検出出力ｎ１〜ｎ４の組み合わせにより上
記３つの状態が検出される。
の位相比較器には、可変クロックＶａｒｉＣＬＫと基準
クロックＲｅｆＣＬＫのクロックの位相の関係を検出す
る位相検出部５１を有する。この位相検出部５１は、Ｎ
ＡＮＤゲート501 、502 及び503 、504 からなるラッチ
回路を２つ有し、基準クロックＲｅｆＣＬＫに対して可
変クロックＶａｒｉＣＬＫの位相が、（１）一定時間以
上進んでいる場合、（２）一定時間内程度の位相差の関
係にある場合、及び（３）一定時間以上遅れている場合
を検出する。検出出力ｎ１〜ｎ４の組み合わせにより上
記３つの状態が検出される。
【００３９】サンプリングパルス発生部５２は、ＮＡＮ
Ｄゲート505 、遅延回路506 、ＮＯＲゲート507 からな
り、２つのクロックＲｅｆＣＬＫとＲｅｆＣＬＫが共に
Ｈレベルになる時にサンプリング信号をノードｎ９に出
力する。サンプリングラッチ回路部５３は、サンプリン
グ信号ｎ９により、検出出力ｎ１〜ｎ４をサンプリング
ゲート508 〜511 によりサンプリングし、ＮＡＮＤ512
、513 及び514 、515からなるラッチ回路でラッチす
る。従って、サンプリング時の検出出力ｎ１〜ｎ４がノ
ードｎ５〜ｎ８にそれぞれラッチされる。
Ｄゲート505 、遅延回路506 、ＮＯＲゲート507 からな
り、２つのクロックＲｅｆＣＬＫとＲｅｆＣＬＫが共に
Ｈレベルになる時にサンプリング信号をノードｎ９に出
力する。サンプリングラッチ回路部５３は、サンプリン
グ信号ｎ９により、検出出力ｎ１〜ｎ４をサンプリング
ゲート508 〜511 によりサンプリングし、ＮＡＮＤ512
、513 及び514 、515からなるラッチ回路でラッチす
る。従って、サンプリング時の検出出力ｎ１〜ｎ４がノ
ードｎ５〜ｎ８にそれぞれラッチされる。
【００４０】２分の１分周回路５４はＪＫフリップフロ
ップ構成であり、両クロックＶａｒｉＣＬＫ、ＲｅｆＣ
ＬＫが共にＨレベルになる時をＮＡＮＤゲート520 で検
出し、その検出パルスｎ１０を２分の１分周して、逆相
のパルス信号ｎ１１とｎ１２とを生成する。デコード部
５５は、サンプリングラッチされたノードｎ５〜ｎ８の
信号をデコードして、可変クロックＶａｒｉＣＬＫがレ
ファレンスクロックＲｅｆＣＬＫより進んでいる時はダ
イオード536 の出力をＨレベルにし、両クロックの位相
が一致している時はダイオード536 と540 の出力を共に
Ｌレベルにし、更に可変クロックＶａｒｉＣＬＫがレフ
ァレンスクロックＲｅｆＣＬＫより遅れている時はダイ
オード540 の出力をＨレベルにする。出力回路部５６
は、デコード部５５の出力に応じて、逆相パルス信号ｎ
１１とｎ１２に応答して、検出信号Ａ〜Ｄを出力する。
検出信号Ａ〜Ｄは、既に説明した通り遅延制御回路の状
態を制御する。
ップ構成であり、両クロックＶａｒｉＣＬＫ、ＲｅｆＣ
ＬＫが共にＨレベルになる時をＮＡＮＤゲート520 で検
出し、その検出パルスｎ１０を２分の１分周して、逆相
のパルス信号ｎ１１とｎ１２とを生成する。デコード部
５５は、サンプリングラッチされたノードｎ５〜ｎ８の
信号をデコードして、可変クロックＶａｒｉＣＬＫがレ
ファレンスクロックＲｅｆＣＬＫより進んでいる時はダ
イオード536 の出力をＨレベルにし、両クロックの位相
が一致している時はダイオード536 と540 の出力を共に
Ｌレベルにし、更に可変クロックＶａｒｉＣＬＫがレフ
ァレンスクロックＲｅｆＣＬＫより遅れている時はダイ
オード540 の出力をＨレベルにする。出力回路部５６
は、デコード部５５の出力に応じて、逆相パルス信号ｎ
１１とｎ１２に応答して、検出信号Ａ〜Ｄを出力する。
検出信号Ａ〜Ｄは、既に説明した通り遅延制御回路の状
態を制御する。
【００４１】図７は、図６の動作を示すタイミングチャ
ート図である。この図では、可変クロックＶａｒｉＣＬ
Ｋが基準クロックＲｅｆＣＬＫより進んでいる状態、両
クロックの位相が一致している状態、そして可変クロッ
クＶａｒｉＣＬＫが基準クロックＲｅｆＣＬＫより遅れ
る状態を順に示している。即ち、サンプリングパルスｎ
９がＳ１，Ｓ２の時は、可変クロックＶａｒｉＣＬＫが
進んでいるので、それが検出され、パルスｎ１２に応答
して検出信号ＣがＨレベルで出力され、またパルスｎ１
１に応答して検出信号ＤがＨレベルで出力される。サン
プリングパルスがＳ３の時は、位相が一致して検出信号
Ａ〜Ｄは全てＬレベルとなる。更に、サンプリングパル
スＳ４，Ｓ５，Ｓ６の時は、可変クロックＶａｒｉＣＬ
Ｋが遅れているので、それが検出され、パルスｎ１１に
応答して検出信号Ｂが或いはパルスｎ１２に応答して検
出信号ＡがそれぞれＨレベルになる。
ート図である。この図では、可変クロックＶａｒｉＣＬ
Ｋが基準クロックＲｅｆＣＬＫより進んでいる状態、両
クロックの位相が一致している状態、そして可変クロッ
クＶａｒｉＣＬＫが基準クロックＲｅｆＣＬＫより遅れ
る状態を順に示している。即ち、サンプリングパルスｎ
９がＳ１，Ｓ２の時は、可変クロックＶａｒｉＣＬＫが
進んでいるので、それが検出され、パルスｎ１２に応答
して検出信号ＣがＨレベルで出力され、またパルスｎ１
１に応答して検出信号ＤがＨレベルで出力される。サン
プリングパルスがＳ３の時は、位相が一致して検出信号
Ａ〜Ｄは全てＬレベルとなる。更に、サンプリングパル
スＳ４，Ｓ５，Ｓ６の時は、可変クロックＶａｒｉＣＬ
Ｋが遅れているので、それが検出され、パルスｎ１１に
応答して検出信号Ｂが或いはパルスｎ１２に応答して検
出信号ＡがそれぞれＨレベルになる。
【００４２】上記の動作を以下に順番に説明する。
【００４３】［サンプリングパルスＳ１］この期間で
は、可変クロックＶａｒｉＣＬＫが進んでいるので、両
クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＬレベル
の状態から、可変クロックＶａｒｉＣＬＫが先にＨレベ
ルになり、ノードｎ２がＬレベル、ノードｎ１がＨレベ
ルでラッチされる。ＮＡＮＤ及びインバータ500 は、可
変クロックＶａｒｉＣＬＫを一定時間遅らせる遅延エレ
メントであり、ＮＡＮＤ503 、504 でも同様にノードｎ
３＝Ｈレベル、ノードｎ４＝Ｈレベルがラッチされる。
そこで、サンプリング発生部５２にて、両クロックＶａ
ｒｉＣＬＫ、ＲｅｆＣＬＫが共にＨレベルになるタイミ
ングから、遅延回路506 の遅延時間分の幅を持つサンプ
リングパルスｎ９が生成され、位相比較部５１でのラッ
チ状態がサンプリングされ、ラッチ部５３でそのラッチ
状態がラッチされる。即ち、ノードｎ１〜ｎ４の状態が
ノードｎ５〜ｎ８に転送される。
は、可変クロックＶａｒｉＣＬＫが進んでいるので、両
クロックＶａｒｉＣＬＫ、ＲｅｆＣＬＫが共にＬレベル
の状態から、可変クロックＶａｒｉＣＬＫが先にＨレベ
ルになり、ノードｎ２がＬレベル、ノードｎ１がＨレベ
ルでラッチされる。ＮＡＮＤ及びインバータ500 は、可
変クロックＶａｒｉＣＬＫを一定時間遅らせる遅延エレ
メントであり、ＮＡＮＤ503 、504 でも同様にノードｎ
３＝Ｈレベル、ノードｎ４＝Ｈレベルがラッチされる。
そこで、サンプリング発生部５２にて、両クロックＶａ
ｒｉＣＬＫ、ＲｅｆＣＬＫが共にＨレベルになるタイミ
ングから、遅延回路506 の遅延時間分の幅を持つサンプ
リングパルスｎ９が生成され、位相比較部５１でのラッ
チ状態がサンプリングされ、ラッチ部５３でそのラッチ
状態がラッチされる。即ち、ノードｎ１〜ｎ４の状態が
ノードｎ５〜ｎ８に転送される。
【００４４】そして、両クロックＶａｒｉＣＬＫ、Ｒｅ
ｆＣＬＫが共にＨレベルになるタイミングでパルスｎ１
０が生成される。分周回路部５４は、ＮＡＮＤ524 、52
5 のラッチ回路とＮＡＮＤ528 、529 のラッチ回路とが
ゲート526 、527 及びゲート530 、531 で結合され、そ
れらのゲートは、パルスｎ１０の反転、非反転パルスで
開かれる。従って、パルスｎ１０が２分の１に分周され
る。
ｆＣＬＫが共にＨレベルになるタイミングでパルスｎ１
０が生成される。分周回路部５４は、ＮＡＮＤ524 、52
5 のラッチ回路とＮＡＮＤ528 、529 のラッチ回路とが
ゲート526 、527 及びゲート530 、531 で結合され、そ
れらのゲートは、パルスｎ１０の反転、非反転パルスで
開かれる。従って、パルスｎ１０が２分の１に分周され
る。
【００４５】デコーダ部５５では、ノードｎ５〜ｎ８の
Ｈ、Ｌ、Ｈ、Ｌレベルの状態により、インバータ536 の
出力がＨレベルに、インバータ540 の出力がＬレベルに
なる。従って、パルスｎ１２に応答して、インバータ53
6 のＨレベルがＮＡＮＤ543、インバータ544 を介し
て、検出信号ＣをＨレベルにする。検出信号ＣのＨレベ
ルにより、シフトレジスタのＨレベルの出力は左側にシ
フトし、可変遅延回路の遅延経路が長くなる。その結
果、可変クロックＶａｒｉＣＬＫは遅れる方向に制御さ
れる。
Ｈ、Ｌ、Ｈ、Ｌレベルの状態により、インバータ536 の
出力がＨレベルに、インバータ540 の出力がＬレベルに
なる。従って、パルスｎ１２に応答して、インバータ53
6 のＨレベルがＮＡＮＤ543、インバータ544 を介し
て、検出信号ＣをＨレベルにする。検出信号ＣのＨレベ
ルにより、シフトレジスタのＨレベルの出力は左側にシ
フトし、可変遅延回路の遅延経路が長くなる。その結
果、可変クロックＶａｒｉＣＬＫは遅れる方向に制御さ
れる。
【００４６】［サンプリングパルスＳ２］上記の同様
に、可変クロックＶａｒｉＣＬＫが進んでいることが、
位相比較部５１で検出され、パルスｎ１１に応答して検
出信号ＤがＨレベルになる。従って、同様に遅延制御回
路の遅延制御信号であるＨレベル出力は左側に移動し、
可変遅延回路の遅延経路はより長くなる。
に、可変クロックＶａｒｉＣＬＫが進んでいることが、
位相比較部５１で検出され、パルスｎ１１に応答して検
出信号ＤがＨレベルになる。従って、同様に遅延制御回
路の遅延制御信号であるＨレベル出力は左側に移動し、
可変遅延回路の遅延経路はより長くなる。
【００４７】［サンプリングパルスＳ３］サンプリング
パルスＳ３が出力されるタイミングでは、両クロックＶ
ａｒｉＣＬＫとＲｅｆＣＬＫとはほとんど位相が一致す
る。遅延エレメント505 での遅延時間以内の位相ずれを
有する場合は、可変クロックＶａｒｉＣＬＫがわずかに
進んでいる時は、 ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｌ、ｎ４＝Ｈ ｎ５＝Ｈ、ｎ６＝Ｌ、ｎ７＝Ｌ、ｎ８＝Ｈ となる。この状態が図７に示されている。また、遅延エ
レメント505 での遅延時間以内の位相ずれを有する場合
で、可変クロックＶａｒｉＣＬＫがわずかに遅れている
時は、 ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｈ、ｎ４＝Ｌ ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｈ、ｎ８＝Ｌ となる。
パルスＳ３が出力されるタイミングでは、両クロックＶ
ａｒｉＣＬＫとＲｅｆＣＬＫとはほとんど位相が一致す
る。遅延エレメント505 での遅延時間以内の位相ずれを
有する場合は、可変クロックＶａｒｉＣＬＫがわずかに
進んでいる時は、 ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｌ、ｎ４＝Ｈ ｎ５＝Ｈ、ｎ６＝Ｌ、ｎ７＝Ｌ、ｎ８＝Ｈ となる。この状態が図７に示されている。また、遅延エ
レメント505 での遅延時間以内の位相ずれを有する場合
で、可変クロックＶａｒｉＣＬＫがわずかに遅れている
時は、 ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｈ、ｎ４＝Ｌ ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｈ、ｎ８＝Ｌ となる。
【００４８】いずれの場合でも、デコーダ部５５により
デコードされ、両インバータ536 、540 の出力が共にＬ
レベルとなり、検出出力Ａ〜ＤはすべてＬレベルとな
る。その結果、遅延制御回路の状態は変化せず、可変遅
延回路の遅延時間の変化しない。
デコードされ、両インバータ536 、540 の出力が共にＬ
レベルとなり、検出出力Ａ〜ＤはすべてＬレベルとな
る。その結果、遅延制御回路の状態は変化せず、可変遅
延回路の遅延時間の変化しない。
【００４９】［サンプリングパルスＳ４，Ｓ５，Ｓ６］
この場合は、可変クロックＶａｒｉＣＬＫが遅れてい
る。従って、位相比較部５１のラッチ状態は、 ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ となり、その結果、サンプリングされたラッチ部５３で
も、 ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｌ、ｎ８＝Ｈ となる。この状態がデコーダ部５５でデコードされ、イ
ンバータ536 はＬレベル出力、インバータ540 はＨレベ
ル出力になる。従って、パルスｎ１１とｎ１２に応答し
て、検出信号ＢとＡとがそれぞれＨレベルとなる。その
結果、遅延制御回路の遅延制御信号ｐが右方向にシフト
し、可変遅延回路の遅延経路を短くして遅延時間を短く
する。そのため、可変クロックＶａｒｉＣＬＫが進む方
向に制御される。
この場合は、可変クロックＶａｒｉＣＬＫが遅れてい
る。従って、位相比較部５１のラッチ状態は、 ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ となり、その結果、サンプリングされたラッチ部５３で
も、 ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｌ、ｎ８＝Ｈ となる。この状態がデコーダ部５５でデコードされ、イ
ンバータ536 はＬレベル出力、インバータ540 はＨレベ
ル出力になる。従って、パルスｎ１１とｎ１２に応答し
て、検出信号ＢとＡとがそれぞれＨレベルとなる。その
結果、遅延制御回路の遅延制御信号ｐが右方向にシフト
し、可変遅延回路の遅延経路を短くして遅延時間を短く
する。そのため、可変クロックＶａｒｉＣＬＫが進む方
向に制御される。
【００５０】［第２の実施の形態例］図８は、第２の実
施の形態例の回路図である。また、図９は、図８の動作
タイミングチャート図である。第２の実施の形態例も、
第１の実施の形態例と同様に、ＤＬＬ回路内の可変遅延
回路を省略して、タイミング信号Ｎ４を生成する可変遅
延回路２の遅延量を利用してフィードバックループの分
周クロックを生成する。
施の形態例の回路図である。また、図９は、図８の動作
タイミングチャート図である。第２の実施の形態例も、
第１の実施の形態例と同様に、ＤＬＬ回路内の可変遅延
回路を省略して、タイミング信号Ｎ４を生成する可変遅
延回路２の遅延量を利用してフィードバックループの分
周クロックを生成する。
【００５１】第２の実施の形態例では、１／Ｎ分周器４
は、パルス幅が内部クロックＮ１の１周期分であり、１
／２分周よりも高い分周比で内部クロックＮ２を分周す
る。これにより、位相比較器８は余裕をもって位相比較
動作を行うことができる。従って、図９に示される通
り、内部クロックＮ１の立ち上がりエッジＢ０で立ち上
がり、その次の立ち上がりエッジＡ１で立ち下がる分周
された第１の基準クロックＮ２が生成される。従って、
この立ち下がりエッジＡ２の位相が、位相比較器８にお
いて利用される。
は、パルス幅が内部クロックＮ１の１周期分であり、１
／２分周よりも高い分周比で内部クロックＮ２を分周す
る。これにより、位相比較器８は余裕をもって位相比較
動作を行うことができる。従って、図９に示される通
り、内部クロックＮ１の立ち上がりエッジＢ０で立ち上
がり、その次の立ち上がりエッジＡ１で立ち下がる分周
された第１の基準クロックＮ２が生成される。従って、
この立ち下がりエッジＡ２の位相が、位相比較器８にお
いて利用される。
【００５２】そして、１／２位相シフト回路４０は、第
１の基準クロックＮ２（ＣＬＫ１）の位相を１８０度シ
フトして第２の基準クロックＮ３（ＣＬＫ２）を生成す
る。この第２の基準クロックＮ３は、図９に示される通
り、第１の基準クロックＮ２の立ち下がりエッジＡ２の
両側でＨレベルとなる。
１の基準クロックＮ２（ＣＬＫ１）の位相を１８０度シ
フトして第２の基準クロックＮ３（ＣＬＫ２）を生成す
る。この第２の基準クロックＮ３は、図９に示される通
り、第１の基準クロックＮ２の立ち下がりエッジＡ２の
両側でＨレベルとなる。
【００５３】この第２の基準クロックＮ３がタイミング
同期回路５に供給される。第２の実施の形態例では、こ
のタイミング同期回路５は、Ｄフリップフロップ回路で
構成される。即ち、第２の基準クロックがＤ入力端子に
供給され、タイミング信号Ｎ４がクロック端子に供給さ
れる。そして、第２の基準クロックをタイミング信号Ｎ
４のタイミングに合わせた第３の基準クロックＮ５（Ｃ
ＬＫ３）が生成される。Ｄ型フリップフロップの動作に
よれば、タイミング信号Ｎ４の立ち上がりエッジでのＤ
入力端子の供給される第２の基準クロックＮ３のレベル
の反転信号が、反転出力／Ｑに出力される。従って、第
３の基準クロックＮ５は、図９に示される通りである。
同期回路５に供給される。第２の実施の形態例では、こ
のタイミング同期回路５は、Ｄフリップフロップ回路で
構成される。即ち、第２の基準クロックがＤ入力端子に
供給され、タイミング信号Ｎ４がクロック端子に供給さ
れる。そして、第２の基準クロックをタイミング信号Ｎ
４のタイミングに合わせた第３の基準クロックＮ５（Ｃ
ＬＫ３）が生成される。Ｄ型フリップフロップの動作に
よれば、タイミング信号Ｎ４の立ち上がりエッジでのＤ
入力端子の供給される第２の基準クロックＮ３のレベル
の反転信号が、反転出力／Ｑに出力される。従って、第
３の基準クロックＮ５は、図９に示される通りである。
【００５４】そして、第３の基準クロックＮ５は、ダミ
ーデータ出力バッファ６とダミー入力バッファ７を経由
して所定の遅延を有する可変クロックＮ７が位相比較器
８に供給される。第１の実施の形態例と同様に、位相比
較器８と位相制御回路９により、第１の基準クロックＮ
２の立ち下がりエッジＡ２と可変クロックＮ７の立ち下
がりエッジＢ２との位相が一致する様に、可変遅延回路
２の遅延量を制御する遅延制御信号Ｎ９が生成される。
ーデータ出力バッファ６とダミー入力バッファ７を経由
して所定の遅延を有する可変クロックＮ７が位相比較器
８に供給される。第１の実施の形態例と同様に、位相比
較器８と位相制御回路９により、第１の基準クロックＮ
２の立ち下がりエッジＡ２と可変クロックＮ７の立ち下
がりエッジＢ２との位相が一致する様に、可変遅延回路
２の遅延量を制御する遅延制御信号Ｎ９が生成される。
【００５５】図９に破線で示される通り、仮にエッジＢ
０に対応するタイミング信号Ｎ４のエッジがＢ３にある
とすると、それに伴い第３の基準クロックＮ５も破線の
如く生成され、可変クロックＮ７の立ち下がりエッジＢ
４は、エッジＡ２に一致する様に、可変遅延回路２の遅
延量が少なくなる様に制御される。但し、通常は、可変
クロックＮ７の立ち下がりエッジＢ２は、図９中左側か
ら右側に移動する過程で、ＤＬＬ回路がロック状態にな
り、エッジＢ２はエッジＡ２に一致する。
０に対応するタイミング信号Ｎ４のエッジがＢ３にある
とすると、それに伴い第３の基準クロックＮ５も破線の
如く生成され、可変クロックＮ７の立ち下がりエッジＢ
４は、エッジＡ２に一致する様に、可変遅延回路２の遅
延量が少なくなる様に制御される。但し、通常は、可変
クロックＮ７の立ち下がりエッジＢ２は、図９中左側か
ら右側に移動する過程で、ＤＬＬ回路がロック状態にな
り、エッジＢ２はエッジＡ２に一致する。
【００５６】第２の実施の形態例において、１／２位相
シフト回路４０は、第１の基準クロックＮ２の立ち下が
りエッジＡ２の前後で所定のパルス幅を有する第２の基
準クロックＮ３を生成する。上記した通り、ＤＬＬ回路
動作が開始される時に、遅延制御回路９はリセットされ
て可変遅延回路２の遅延量を最小にセットする。従っ
て、その後の位相比較動作の結果、内部クロックの立ち
上がりエッジＢ０に対応するエッジＢ２と、エッジＢ０
から１クロック周期後の立ち上がりエッジＡ１に対応す
る第１の基準クロックのエッジＡ２との位相が一致する
時に、ＤＬＬ回路はロック状態になる。そこで、第２の
実施の形態例では、第２の基準クロックＮ３とタイミン
グ信号Ｎ４とから、第１の基準クロックＮ２のエッジＡ
２に合わせるべき立ち下がりエッジＢ１を有する第３の
基準クロックＮ５を生成する。
シフト回路４０は、第１の基準クロックＮ２の立ち下が
りエッジＡ２の前後で所定のパルス幅を有する第２の基
準クロックＮ３を生成する。上記した通り、ＤＬＬ回路
動作が開始される時に、遅延制御回路９はリセットされ
て可変遅延回路２の遅延量を最小にセットする。従っ
て、その後の位相比較動作の結果、内部クロックの立ち
上がりエッジＢ０に対応するエッジＢ２と、エッジＢ０
から１クロック周期後の立ち上がりエッジＡ１に対応す
る第１の基準クロックのエッジＡ２との位相が一致する
時に、ＤＬＬ回路はロック状態になる。そこで、第２の
実施の形態例では、第２の基準クロックＮ３とタイミン
グ信号Ｎ４とから、第１の基準クロックＮ２のエッジＡ
２に合わせるべき立ち下がりエッジＢ１を有する第３の
基準クロックＮ５を生成する。
【００５７】従って、１／２シフト回路４０は、シフト
量をそれほど厳密にする必要はない。また、第２の基準
クロックＮ３のパルス幅は、エッジＡ２の両側にある程
度確保されれば、ＤＬＬ回路動作に支障はない。
量をそれほど厳密にする必要はない。また、第２の基準
クロックＮ３のパルス幅は、エッジＡ２の両側にある程
度確保されれば、ＤＬＬ回路動作に支障はない。
【００５８】第２の実施の形態例では、タイミング同期
回路５は、Ｄ型のフリップフロップ回路で構成される。
Ｄ型フリップフロップ回路を利用することにより、タイ
ミング信号Ｎ４に位相が同期した反転クロックＮ５を容
易に生成することができる。しかも、Ｄ型フリップフロ
ップは、可変遅延回路２の回路よりも簡単な回路であ
る。従って、図中回路部分３０を複数のデータ出力分設
けても、回路規模の拡大はそれほどない。
回路５は、Ｄ型のフリップフロップ回路で構成される。
Ｄ型フリップフロップ回路を利用することにより、タイ
ミング信号Ｎ４に位相が同期した反転クロックＮ５を容
易に生成することができる。しかも、Ｄ型フリップフロ
ップは、可変遅延回路２の回路よりも簡単な回路であ
る。従って、図中回路部分３０を複数のデータ出力分設
けても、回路規模の拡大はそれほどない。
【００５９】図１０は、１／２位相シフト回路４０の回
路図である。位相比較器１４，遅延制御回路１５，可変
遅延回路１１、１２は、図６，図５，図４で説明した回
路と同じである。この１／２位相シフト回路４０の例
は、第１の基準クロックＮ２（ＣＬＫ１）を２つの可変
遅延回路１１，１２で遅延させてフィードバックされる
可変クロックＮ１２と、第１の基準クロックＮ２（ＣＬ
Ｋ１）との位相を一致させる様に制御するＤＬＬ回路で
構成される。即ち、図２の場合のＤＬＬ回路と同様に、
位相比較器１４が第１の基準クロックＮ２（ＣＬＫ１）
と、可変クロックＮ１２との位相を比較し、検査信号Ｎ
１４を遅延制御回路１５に与え、遅延制御信号Ｎ１５に
より、２つの可変遅延回路１１，１２の遅延量が、両ク
ロックの位相が一致するように制御される。
路図である。位相比較器１４，遅延制御回路１５，可変
遅延回路１１、１２は、図６，図５，図４で説明した回
路と同じである。この１／２位相シフト回路４０の例
は、第１の基準クロックＮ２（ＣＬＫ１）を２つの可変
遅延回路１１，１２で遅延させてフィードバックされる
可変クロックＮ１２と、第１の基準クロックＮ２（ＣＬ
Ｋ１）との位相を一致させる様に制御するＤＬＬ回路で
構成される。即ち、図２の場合のＤＬＬ回路と同様に、
位相比較器１４が第１の基準クロックＮ２（ＣＬＫ１）
と、可変クロックＮ１２との位相を比較し、検査信号Ｎ
１４を遅延制御回路１５に与え、遅延制御信号Ｎ１５に
より、２つの可変遅延回路１１，１２の遅延量が、両ク
ロックの位相が一致するように制御される。
【００６０】しかも、遅延制御回路１１，１２は同じ遅
延量であり、図５で説明した通り、リセット信号により
遅延量が最小にされてからＤＬＬ動作が開始される。従
って、可変遅延回路１１の出力である１／２シフトクロ
ックＮ３（ＣＬＫ２）は、必ず第１の基準クロックＮ２
（ＣＬＫ１）から１８０度位相シフトしたクロックとな
る。
延量であり、図５で説明した通り、リセット信号により
遅延量が最小にされてからＤＬＬ動作が開始される。従
って、可変遅延回路１１の出力である１／２シフトクロ
ックＮ３（ＣＬＫ２）は、必ず第１の基準クロックＮ２
（ＣＬＫ１）から１８０度位相シフトしたクロックとな
る。
【００６１】［第３の実施の形態例］図１１は、第３の
実施の形態例を示す図である。また、図１２は、図１１
の動作タイミングチャート図である。第３の実施の形態
例が、図８に示した第２の実施の形態例と異なるところ
は、１／２位相シフト回路４０がＤ型フリップフロップ
回路で構成されていることにある。そして、Ｄ型フリッ
プフロップ４０のＤ入力端子には第１の基準クロックＣ
ＬＫ１が供給され、クロック入力端子ＣＬＫには、内部
クロックＮ１の反転クロック／ＣＬＫ０が供給される。
そして、非反転出力端子Ｑから第２の基準クロックＮ３
が生成される。それ以外は、第２の実施の形態例と同じ
構成である。
実施の形態例を示す図である。また、図１２は、図１１
の動作タイミングチャート図である。第３の実施の形態
例が、図８に示した第２の実施の形態例と異なるところ
は、１／２位相シフト回路４０がＤ型フリップフロップ
回路で構成されていることにある。そして、Ｄ型フリッ
プフロップ４０のＤ入力端子には第１の基準クロックＣ
ＬＫ１が供給され、クロック入力端子ＣＬＫには、内部
クロックＮ１の反転クロック／ＣＬＫ０が供給される。
そして、非反転出力端子Ｑから第２の基準クロックＮ３
が生成される。それ以外は、第２の実施の形態例と同じ
構成である。
【００６２】図１２に示される通り、内部クロックＮ１
（ＣＬＫ０）の反転クロック／ＣＬＫ０は、内部クロッ
クＮ１（ＣＬＫ０）に対して１８０度位相が遅れたクロ
ックである。従って、Ｄ型フリップフロップ４０が、そ
の１８０度位相が遅れた反転クロック／ＣＬＫ０のタイ
ミングに第１の基準クロックＮ２（ＣＬＫ１）の位相を
合わせることにより、第１の基準クロックＮ２（ＣＬＫ
１）を１８０度位相シフトさせた第２の基準クロックＮ
３（ＣＬＫ２）を出力Ｑに生成することができる。
（ＣＬＫ０）の反転クロック／ＣＬＫ０は、内部クロッ
クＮ１（ＣＬＫ０）に対して１８０度位相が遅れたクロ
ックである。従って、Ｄ型フリップフロップ４０が、そ
の１８０度位相が遅れた反転クロック／ＣＬＫ０のタイ
ミングに第１の基準クロックＮ２（ＣＬＫ１）の位相を
合わせることにより、第１の基準クロックＮ２（ＣＬＫ
１）を１８０度位相シフトさせた第２の基準クロックＮ
３（ＣＬＫ２）を出力Ｑに生成することができる。
【００６３】それ以外の動作は、第２の実施の形態例と
同じである。第３の実施の形態例では、１／２位相シフ
ト回路をＤ型フリップフロップ４０で構成したので、第
２の実施の形態例の図１０に示されたＤＬＬ回路を利用
した場合よりも少ない回路構成で実現できる。
同じである。第３の実施の形態例では、１／２位相シフ
ト回路をＤ型フリップフロップ４０で構成したので、第
２の実施の形態例の図１０に示されたＤＬＬ回路を利用
した場合よりも少ない回路構成で実現できる。
【００６４】
【発明の効果】以上説明した通り、本発明によれば、Ｄ
ＬＬ回路を利用したタイミング信号を生成する回路にお
いて、可変遅延回路に変えてタイミング同期回路を設け
たので、回路規模の大きい可変遅延回路の数を減らすこ
とができ、全体の回路規模を小さくすることができる。
ＬＬ回路を利用したタイミング信号を生成する回路にお
いて、可変遅延回路に変えてタイミング同期回路を設け
たので、回路規模の大きい可変遅延回路の数を減らすこ
とができ、全体の回路規模を小さくすることができる。
【図１】ＤＬＬ回路を利用したタイミング信号の生成回
路例を示す図である。
路例を示す図である。
【図２】本発明の第１の実施の形態例を示す図である。
【図３】第１の実施の形態例の動作を示すタイミングチ
ャート図である。
ャート図である。
【図４】可変遅延回路の一例を示す回路図である。
【図５】遅延制御回路の図である。
【図６】位相比較器の回路図である。
【図７】図６の動作を示すタイミングチャート図であ
る。
る。
【図８】第２の実施の形態例の回路図である。
【図９】図９の動作タイミングチャート図である。
【図１０】１／２位相シフト回路４０の回路図である。
【図１１】第３の実施の形態例を示す図である。
【図１２】図１１の動作タイミングチャート図である。
１ 入力バッファ ２ 可変遅延回路 ３ データ出力バッファ、内部回路 ４ 分周器 ５ タイミング同期回路 ６，７ ダミー回路 ８ 位相比較器 ９ 遅延制御回路 Ｎ１、ＣＬＫ０ クロック Ｎ２、ＣＬＫ１ 第１の基準クロック Ｎ３、Ｎ５ 基準クロック Ｎ７ 可変クロック Ｎ８ 位相比較検出信号 Ｎ９ 遅延制御信号
Claims (7)
- 【請求項１】供給されるクロックと所定の位相関係のタ
イミングで動作する内部回路を有する集積回路装置にお
いて、 前記クロックを所定時間遅延させて前記内部回路にタイ
ミング信号を生成する可変遅延回路と、 前記クロックの周波数を分周して第１の基準クロックを
生成する分周回路と、前記第１の基準クロックを前記タ
イミング信号のタイミングに同期させて第２の基準クロ
ックを生成するタイミング同期回路と、 前記第２の基準クロックを所定時間遅延させた可変クロ
ックと前記第１の基準クロックの位相を比較し、当該両
クロックの位相を一致させる様に前記可変遅延回路に遅
延制御信号を与える位相比較・制御回路とを有すること
を特徴とする集積回路装置。 - 【請求項２】請求項１において、 前記第１の基準クロックは前記クロックの１周期分のパ
ルス幅を有し、前記第２の基準クロックは前記第１の基
準クロックの反転レベルを有し、前記位相比較・制御回
路は、前記第１の基準クロックの立ち上がり又は立ち下
がりエッジと前記可変クロックの立ち上がり又は立ち下
がりエッジとの位相を一致させる様に前記可変遅延回路
の遅延量を制御することを特徴とする集積回路装置。 - 【請求項３】請求項１または２において、 前記分周回路が共通に設けられ、前記可変遅延回路と、
タイミング同期回路と、位相比較・制御回路とが複数組
設けられていることを特徴とする集積回路装置。 - 【請求項４】供給されるクロックと所定の位相関係のタ
イミングで動作する内部回路を有する集積回路装置にお
いて、 前記クロックを所定時間遅延させて前記内部回路にタイ
ミング信号を生成する可変遅延回路と、 前記クロックの周波数を分周して前記供給クロックの１
周期分のパルス幅を有する第１の基準クロックを生成す
る分周回路と、 前記第１の基準クロックをほぼ２分の１周期の位相をシ
フトさせた第２の基準クロックを生成する位相シフト回
路と、 前記第２の基準クロックを前記タイミング信号のタイミ
ングに同期させて第３の基準クロックを生成するタイミ
ング同期回路と、 前記第３の基準クロックを所定時間遅延させた可変クロ
ックと前記第１の基準クロックの位相を比較し、当該両
クロックの位相を一致させる様に前記可変遅延回路に遅
延制御信号を与える位相比較・制御回路とを有すること
を特徴とする集積回路装置。 - 【請求項５】請求項４において前記タイミング同期回路
は、前記第２の基準クロックをＤ入力端子に、前記タイ
ミング信号をクロック端子にそれぞれ入力し、前記第３
の基準クロックを出力端子から生成する第１のＤ型フリ
ップフロップ回路であることを特徴とする集積回路装
置。 - 【請求項６】請求項４において、 前記位相シフト回路は、前記第１の基準クロックをＤ入
力端子に、前記供給されるクロックの反転クロックをク
ロック端子にそれぞれ入力し、前記第２の基準クロック
を出力端子から生成する第２のＤ型フリップフロップ回
路であることを特徴とする集積回路装置。 - 【請求項７】請求項４〜６のいずれかにおいて、 前記分周回路及び位相シフト回路が共通に設けられ、前
記可変遅延回路と、タイミング同期回路と、位相比較・
制御回路とが複数組設けられていることを特徴とする集
積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28722497A JP3717290B2 (ja) | 1997-10-20 | 1997-10-20 | 集積回路装置 |
| KR1019980009593A KR100276572B1 (ko) | 1997-10-20 | 1998-03-20 | 집적 회로 장치 |
| US09/383,015 US6194932B1 (en) | 1997-10-20 | 1999-08-25 | Integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28722497A JP3717290B2 (ja) | 1997-10-20 | 1997-10-20 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11127063A true JPH11127063A (ja) | 1999-05-11 |
| JP3717290B2 JP3717290B2 (ja) | 2005-11-16 |
Family
ID=17714660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28722497A Expired - Fee Related JP3717290B2 (ja) | 1997-10-20 | 1997-10-20 | 集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3717290B2 (ja) |
| KR (1) | KR100276572B1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6509776B2 (en) | 2000-04-11 | 2003-01-21 | Nec Corporation | DLL circuit, semiconductor device using the same and delay control method |
| KR100410632B1 (ko) * | 2001-06-30 | 2003-12-18 | 주식회사 하이닉스반도체 | 소비전류와 레이아웃 면적의 감소를 위한 지연고정루프 |
| KR100507877B1 (ko) * | 2002-03-28 | 2005-08-18 | 주식회사 하이닉스반도체 | 면적 축소용 알디엘엘 회로 |
| KR100521418B1 (ko) * | 1999-12-30 | 2005-10-17 | 주식회사 하이닉스반도체 | 지연고정루프에서 짧은 록킹 시간과 높은 잡음 제거를갖는 딜레이 제어기 |
| USRE40205E1 (en) | 1999-06-18 | 2008-04-01 | Elpida Memory, Inc. | Semiconductor device and timing control circuit |
| KR100875651B1 (ko) | 2007-08-14 | 2008-12-26 | 주식회사 하이닉스반도체 | 지연고정루프회로 및 그의 동작방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030064524A (ko) * | 2002-01-28 | 2003-08-02 | 엘지이노텍 주식회사 | 데이터 전송의 타이밍 동기 회로 |
-
1997
- 1997-10-20 JP JP28722497A patent/JP3717290B2/ja not_active Expired - Fee Related
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1998
- 1998-03-20 KR KR1019980009593A patent/KR100276572B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100276572B1 (ko) | 2000-12-15 |
| KR19990036456A (ko) | 1999-05-25 |
| JP3717290B2 (ja) | 2005-11-16 |
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| R371 | Transfer withdrawn |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S533 | Written request for registration of change of name |
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