KR100529390B1

KR100529390B1 - 개회로 디지털 듀티 보정 회로

Info

Publication number: KR100529390B1
Application number: KR10-2004-0011135A
Authority: KR
Inventors: 유창식; 정춘석
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-02-19
Filing date: 2004-02-19
Publication date: 2005-11-17
Also published as: US7212055B2; US20050184779A1; KR20050082637A

Abstract

본 발명은 반도체 회로 기술에 관한 것으로, 특히 듀티 보정 회로(duty cycle correction circuit, DCC)에 관한 것이며, 더 자세히는 개회로 디지털 듀티 보정 회로(open-loop digital DCC)에 관한 것이다. 본 발명은 DLL을 배제하여 초기 동작 시간을 줄일 수 있는 디지털 방식의 듀티 보정 회로를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 입력클럭을 지연시켜 서로 다른 위상을 가지는 다수의 지연클럭을 생성하기 위한 지연수단; 상기 입력클럭과 상기 다수의 지연클럭 각각의 위상을 비교하기 위한 위상비교수단; 상기 위상비교수단의 출력신호에 응답하여 상기 다수의 지연클럭 중 어느 하나의 지연클럭의 반전신호를 선택적으로 출력하기 위한 다중화수단; 및 상기 다중화수단으로부터 출력된 클럭신호와 상기 입력클럭의 위상을 합성하기 위한 위상합성수단을 구비하는 듀티 보정 회로가 제공된다.

Description

개회로 디지털 듀티 보정 회로{OPEN-LOOP DIGITAL DUTY CYCLE CORRECTION CIRCUIT}

본 발명은 반도체 회로 기술에 관한 것으로, 특히 듀티 보정 회로(duty cycle correction circuit, DCC)에 관한 것이며, 더 자세히는 개회로 디지털 듀티 보정 회로(open-loop digital DCC)에 관한 것이다.

통상적으로, 클럭 동기 시스템에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(clock skew)이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭에 동기시키기 위하여 지연고정루프(DLL), 위상고정루프(PLL) 등의 클럭 동기화 회로가 사용되고 있다.

한편, DDR SDRAM(Double Data Rate Synchronous DRAM)과 같이 고속 클럭의 상승 에지와 하강 에지에서 모두 입출력을 수행하는 시스템에서 충분한 입출력 데이터 유효 윈도우를 확보하기 위해서는 50%의 듀티비를 유지하는 것이 매우 중요하다. 이처럼 외부클럭의 듀티비에 관계 없이 항상 50%의 듀티비를 갖는 클럭을 생성하거나, 원치 않는 클럭의 듀티 변경을 보상하기 위하여 듀티 보정 회로를 적용하고 있다.

듀티 보정 회로의 종류를 구분함에 있어서, 크게 아날로그 DCC와 디지털 DCC로 구분할 수 있으며, 폐회로(closed-loop) DCC와, 개회로 DCC로 구분할 수 있다.

아날로그 DCC의 경우, 대부분 폐회로 DCC로 구현되고 있다.

도 1은 폐회로 아날로그 DCC의 블럭 다이어그램이다.

도 1을 참조하면, 폐회로 아날로그 DCC는, 내부클럭의 위상을 외부클럭(CLK)과 동기시키기 위한 DLL(10)과, DLL(10)의 출력신호를 증폭하기 위한 DCC 증폭기(12)와, DCC 증폭기(12)로부터 출력된 DLL 클럭(dll_clk)을 인가 받아 적분을 통해 듀티비에 대한 정보를 DCC 증폭기(12)로 피드백하기 위한 DCC 적분기(14)를 구비한다.

이와 같은 아날로그 DCC는 정밀도가 높고 PVT 변동에 대해 둔감하다는 장점이 있는 반면 듀티비가 50%인 클럭을 얻기까지 많은 시간이 소요되는 단점이 있다. 아날로그 DCC의 경우, 대부분 적분기를 구비하고 있는데, 그 정보를 캐패시터에 전압 형태로 저장한다[Se Jun Kim et al., "A Low jitter, Fast recoverable, Fully anlog DLL using Tracking ADC For High Speed and Low Stand-by power DDR I/O interface", in Symposium on VLSI Circuits Digest of Technical Papers, 2003. 참조]. 그러나, 파워-다운 모드 등에서 이 정보가 캐패시터의 누선 전류 등에 의해 손실될 수 있으며, 따라서 재기동시 정상동작을 위해서는 오랜 시간을 필요로 한다.

한편, DLL을 포함한 디지털 DCC는 이런 아날로그 DCC의 문제점을 디지털 코드를 통해 해결할 수 있다. 그러나, DLL을 포함한 디지털 DCC는 대부분 폐회로 구조를 가지기 때문에 파워-업 이후 정상동작에 이르기까지 많은 시간이 소요되는 문제점이 있었다[Tatsuya Matano et al., 'A 1-Gb/s/pin 512-Mb DDRII SDRAM using a slew-rate-controlled output buffer' in Symposium on VLSI Circuits Digest of Technical Papers, 2002. 참조].

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, DLL을 배제하여 초기 동작 시간을 줄일 수 있는 디지털 방식의 듀티 보정 회로를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 입력클럭을 지연시켜 서로 다른 위상을 가지는 다수의 지연클럭을 생성하기 위한 지연수단; 상기 입력클럭과 상기 다수의 지연클럭 각각의 위상을 비교하기 위한 위상비교수단; 상기 위상비교수단의 출력신호에 응답하여 상기 다수의 지연클럭 중 어느 하나의 지연클럭의 반전신호를 선택적으로 출력하기 위한 다중화수단; 및 상기 다중화수단으로부터 출력된 클럭신호와 상기 입력클럭의 위상을 합성하기 위한 위상합성수단을 구비하는 듀티 보정 회로가 제공된다.

바람직하게, 상기 지연수단은 다수의 단위 딜레이를 포함하는 지연체인을 구비한다.

바람직하게, 상기 위상비교수단은 상기 다수의 지연클럭 각각을 클럭 입력으로 하며, 상기 입력클럭을 데이터 입력으로 하는 다수의 D-플립플롭을 구비한다.

바람직하게, 상기 다중화수단은, 상기 위상비교수단의 출력신호에 응답하여 스위칭 제어신호를 생성하기 위한 제어부; 상기 스위칭 제어신호에 응답하여 상기 다수의 지연클럭 중 어느 하나를 선택적으로 출력하기 위한 스위칭부; 및 상기 스위칭부로부터 출력된 클럭신호의 위상을 반전시키기 위한 위상반전부를 구비한다.

바람직하게, 상기 제어부는 해당 스테이지에 대응하는 상기 위상비교수단의 출력신호와, 이전 스테이지에 대응하는 상기 위상비교수단의 출력신호와, 이전 스테이지로부터 출력된 제어신호에 응답하여 스위칭 신호 및 다음 스테이지에 대한 제어신호를 생성하기 위한 다수의 제어유닛을 구비한다.

바람직하게, 상기 스위칭부는 상기 다수의 제어유닛으로부터 출력된 각각의 상기 스위칭 신호에 응답하여 상기 다수의 지연클럭 각각을 출력하기 위한 다수의 스위치를 구비한다.

바람직하게, 상기 위상반전부는 상기 다수의 스위치의 공통출력노드에 인가된 클럭신호의 위상을 반전시키기 위한 인버터를 구비한다.

바람직하게, 상기 다수의 제어유닛 각각은, 해당 제어유닛에 대응하는 상기 위상비교수단의 출력신호를 입력으로 하는 제1 인버터; 이전 제어유닛에 대응하는 상기 위상비교수단의 출력신호를 입력으로 하는 제2 인버터; 상기 이전 제어유닛으로부터 출력된 제어신호를 입력으로 하는 제3 인버터; 상기 제1 인버터의 출력신호와 상기 이전 제어유닛에 대응하는 상기 위상비교수단의 출력신호와 상기 이전 제어유닛으로부터 출력된 제어신호를 입력으로 하여 상기 스위칭 신호를 출력하기 위한 노아 게이트; 상기 해당 제어유닛에 대응하는 상기 위상비교수단의 출력신호와 상기 제2 인버터의 출력신호를 입력으로 하는 제1 낸드 게이트; 및 상기 제3 인버터의 출력신호 및 상기 제1 낸드 게이트의 출력신호를 입력으로 하여 다음 제어유닛에 대한 제어신호를 출력하기 위한 제2 낸드 게이트를 구비한다.

바람직하게, 상기 지연체인은 상기 입력클럭의 주기의 60%에 대응하는 수만큼의 단위 딜레이를 가진다.

바람직하게, 상기 위상합성수단은 그 출력단이 서로 단락된 2개의 인버터를 포함하는 디지털 위상합성기를 구비한다.

또한, 본 발명의 다른 측면에 따르면, 입력클럭을 지연시켜 서로 다른 위상을 가지는 다수의 지연클럭을 생성하기 위한 지연체인 - 다수의 단위 딜레이를 포함함 - ; 상기 다수의 단위 딜레이로부터 출력된 각각의 지연클럭을 클럭 입력으로 하며, 상기 입력클럭을 데이터 입력으로 하는 다수의 D-플립플롭; 해당 스테이지에 대응하는 D-플립플롭의 출력신호와, 이전 스테이지에 대응하는 D-플립플롭의 출력신호와, 이전 스테이지로부터 출력된 제어신호에 응답하여 스위칭 신호 및 다음 스테이지에 대한 제어신호를 생성하기 위한 다수의 제어유닛; 상기 다수의 제어유닛으로부터 출력된 각각의 상기 스위칭 신호에 응답하여 상기 다수의 지연클럭 각각을 출력하기 위한 다수의 스위치; 상기 다수의 스위치의 공통출력노드에 인가된 클럭신호의 위상을 반전시키기 위한 인버터; 및 상기 인버터로부터 출력된 클럭신호와 상기 입력클럭의 위상을 합성하기 위한 위상합성기를 구비하는 듀티 보정 회로가 제공된다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 2는 본 발명의 일 실시예에 따른 개회로 디지털 듀티 보정 회로의 구성을 나타낸 도면이다.

도 2를 참조하면, 본 실시예에 따른 개회로 디지털 듀티 보정 회로는, 입력클럭(CLKIN)을 지연시켜 서로 다른 위상을 가지는 다수의 지연클럭(Φ1, Φ2, …, Φn, …)을 생성하기 위한 지연블럭(100)과, 입력클럭(CLKIN)과 다수의 지연클럭(Φ1, Φ2, …, Φn, …) 각각의 위상을 비교하기 위한 위상비교블럭(200)과, 위상비교블럭(200)의 출력신호(Q1, Q2, …, Qn, …)에 응답하여 다수의 지연클럭(Φ1, Φ2, …, Φn, …) 중 어느 하나의 지연클럭의 반전신호를 선택적으로 출력하기 위한 다중화블럭(300)과, 다중화블럭(300)으로부터 출력된 클럭신호와 입력클럭(CLKIN)의 위상을 합성하기 위한 위상합성블럭(400)을 구비한다.

여기서, 지연블럭(100)은 다수의 단위 딜레이(110)를 포함하는 지연체인으로 구현된다. 단위 딜레이(110)는 가장 간단한 구조인 2개의 인버터로 구성할 수 있으며, 단위 딜레이(110)의 지연량(τ)은 170ps 정도이다. 한편, 입력클럭(CLKIN)이 250MHz(tCK=4ns)에서 60%의 듀티비까지 동작이 가능하도록 설계한다면 15개의 단위 딜레이(110)를 사용하면 된다.

또한, 위상비교블럭(200)은 다수의 지연클럭(Φ1, Φ2, …, Φn, …) 각각을 클럭 입력으로 하며, 입력클럭(CLKIN)을 데이터(D) 입력으로 하는 다수의 D-플립플롭(210)을 구비한다.

또한, 다중화블럭(300)은 위상비교블럭(200)의 출력신호(Q1, Q2, …, Qn, …)에 응답하여 스위칭 제어신호(R1, R2, …, Rn, …)를 생성하기 위한 제어부(310)와, 스위칭 제어신호(R1, R2, …, Rn, …)에 응답하여 다수의 지연클럭(Φ1, Φ2, …, Φn, …) 중 어느 하나를 선택적으로 출력하기 위한 스위칭부(320)와, 스위칭부(320)로부터 출력된 출력신호의 위상을 반전시키기 위한 위상반전부 - 인버터(INV1)로 구현됨 - 를 구비한다.

또한, 위상합성블럭(400)은 그 출력단이 서로 단락된 2개의 인버터를 이용한 디지털 위상합성기(phase blender)로 구현할 수 있다.

한편, 제어부(310)는 해당 스테이지(n번째)에 대응하는 위상비교블럭(200)의 출력신호(Qn)와, 이전 스테이지(n-1번째)에 대응하는 위상비교블럭(200)의 출력신호(Qn-1)와, 이전 스테이지(n-1번째)로부터 출력된 제어신호(CTR_n-1)에 응답하여 스위칭 신호(Rn) 및 다음 스테이지(n+1번째)에 대한 제어신호(CTR_n)를 생성하기 위한 다수의 제어유닛(312)을 구비한다. 또한, 스위칭부(320)는 다수의 제어유닛으로부터 출력된 각각의 스위칭 신호(R1, R2, …, Rn, …)에 응답하여 다수의 지연클럭(Φ1, Φ2, …, Φn, …) 각각을 출력하기 위한 다수의 스위치(sw1, sw2, …, swn, …)를 구비한다.

도 3은 상기 도 2의 제어유닛(312)의 로직 구성을 예시한 도면이다.

도 3을 참조하면, 제어유닛(312)은, 해당 제어유닛(n번째)에 대응하는 위상비교블럭(200)의 출력신호(Q[n])를 입력으로 하는 인버터(INV2)와, 이전 제어유닛(n-1번째)에 대응하는 위상비교블럭(200)의 출력신호(Q[n-1])를 입력으로 하는 인버터(INV3)와, 이전 제어유닛(n-1번째)으로부터 출력된 제어신호(CTR[n-1])를 입력으로 하는 인버터(INV4)와, 인버터(INV2)의 출력신호와 이전 제어유닛(n-1번째)에 대응하는 위상비교블럭(200)의 출력신호와 상기 이전 제어유닛으로부터 출력된 제어신호(CTR[n-1])를 입력으로 하여 스위칭 신호(R[n])를 출력하기 위한 노아 게이트(NOR1)와, 해당 제어유닛(n번째)에 대응하는 위상비교블럭(200)의 출력신호(Q[n])와 인버터(INV3)의 출력신호를 입력으로 하는 낸드 게이트(NAND1)와, 인버터(INV4)의 출력신호 및 낸드 게이트(NAND1)의 출력신호를 입력으로 하여 다음 제어유닛에 대한 제어신호(CTR[n])를 출력하기 위한 낸드 게이트(NAND2)로 구현할 수 있다.

이하, 상기와 같이 구성된 개회로 디지털 듀티 보정 회로의 동작을 살펴본다.

도 4는 입력클럭과 지연클럭의 위상 관계를 나타낸 타이밍 다이어그램이며, 도 5는 상기 도 2의 개회로 디지털 DCC의 타이밍 다이어그램이다.

도 4를 참조하면, 위상비교블럭(200)을 구성하는 각 D-플립플롭(210)은 입력클럭(CLKIN)의 하강 에지와 지연클럭(Φ1, Φ2, …, Φn, …)의 상승 에지를 비교하여 입력클럭(CLKIN)이 지연클럭(Φ1, Φ2, …, Φn, …)에 비해 리드(lead) 상태인지 래그(lag) 상태인지를 판단하게 된다. 즉, 입력클럭(CLKIN)이 지연블럭(100)에 입력되어 각 단위 딜레이(110)를 거치면서 조금씩 지연되어 지연클럭(Φ1, Φ2, …, Φn, …)으로 출력되는데, n+1번째 지연클럭(Φ[n+1])에 이르러서는 지연클럭의 상승 에지가 입력클럭(CLKIN)의 하강 에지 보다 느린 위상을 갖게 된다. 이 경우, 입력클럭(CLKIN)의 하강 에지가 n번째 지연클럭(Φ[n])의 상승 에지와 n+1번째 지연클럭(Φ[n+1])의 상승 에지 사이에 존재하게 된다.

따라서, n+1번째 D-플립플롭의 출력신호(Q)가 n번째 D-플립플롭의 출력신호(Q)와 달라지게 되고, 다중화블럭(300)의 제어부(310)에서는 이 값을 이용하여 n+1번째 스위치(swn+1)를 제외한 나머지 스위치가 모두 오프되도록 스위칭 신호를 출력하게 된다. 그러므로, 스위칭부(320)의 출력신호는 n+1번째 단위 딜레이로부터 출력된 지연클럭(Φ[n+1])이 될 것이며, 이 지연클럭(Φ[n+1])이 인버터(INV1)에서 반전되어 출력된다.

한편, 위상합성블럭(400)에서는 인버터(INV1)로부터 출력된 클럭(/Φ[n+1])과 입력클럭(CLKIN)의 위상을 합성하여 두 클럭의 상승 에지와 폴링 에지 각각의 중간 위상을 갖는 출력클럭(CLKOUT)을 출력하게 된다.

도 5를 참조하면, 입력클럭(CLKIN)의 하강 에지와 인버터(INV1)로부터 출력된 클럭(/Φ[n+1])의 하강 에지는 (A+B)-T 만큼의 위상차를 가지며, 인버터(INV1)로부터 출력된 클럭(/Φ[n+1])의 상승 에지와 입력클럭(CLKIN)의 상승 에지는 A-B 만큼의 위상차를 가진다. 여기서, T는 입력클럭(CLKIN)의 주기, A는 입력클럭(CLKIN)의 로우 구간, B는 해당 지연클럭(Φ[n+1])의 총 지연시간 즉, (n+1)*τ에 해당한다.

한편, 위상합성 과정을 거친 출력클럭(CLKOUT)의 하이 구간은 하기의 수학식 1에 따라 T/2가 되고, 출력클럭(CLKOUT)의 로우 구간은 하기의 수학식 2에 따라 T/2가 된다.

((A+B)-T)/2 + (T-A) + (A-B)/2 = T/2

(A-B)/2 + (T-A) + ((A+B)-T)/2 = T/2

따라서, 출력클럭(CLKOUT)은 50%의 듀티비를 갖게 된다.

도 6은 상기 도 2의 개회로 디지털 DCC의 시뮬레이션 결과를 나타낸 도면이다. 시뮬레이션은 HSPICE를 사용하여 수행하였다.

도 6을 참조하면, 250MHz(tCK=4ns) ∼ 600MHz(tCK=1.7n) 대역의 40∼60%의 듀티비를 가지는 입력클럭(CLKIN)에 대해 1% 이내의 오차를 가지는 50% 듀티 출력을 얻을 수 있음을 확인할 수 있다. 한편, 본 실시예의 개회로 디지털 DCC는 DLL을 포함하지 않는 개회로 방식으로 구현되었기 때문에 어떠한 상황에서도 파워-업 후 5 클럭 주기 이내에 듀티 보정 동작을 완료할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서는 D-플립플롭을 사용하여 위상비교블럭을 구현하는 경우를 일례로 들어 설명하였으나, 본 발명은 다른 타입의 플립플롭이나 위상비교회로를 사용하는 경우에도 적용된다.

전술한 본 발명은 듀티 보정에 소요되는 시간을 단축하는 효과가 있어 고속 데이터 인터페이스 시스템에의 적용이 유망하다.

도 1은 폐회로 아날로그 DCC의 블럭 다이어그램.

도 2는 본 발명의 일 실시예에 따른 개회로 디지털 듀티 보정 회로의 구성을 나타낸 도면.

도 3은 상기 도 2의 제어유닛의 로직 구성을 예시한 도면.

도 4는 입력클럭과 지연클럭의 위상 관계를 나타낸 타이밍 다이어그램.

도 5는 상기 도 2의 개회로 디지털 DCC의 타이밍 다이어그램.

도 6은 상기 도 2의 개회로 디지털 DCC의 시뮬레이션 결과를 나타낸 도면.

* 도면의 주요 부분에 대한 부호의 설명

100 : 지연블럭 200 : 위상비교블럭

300 : 다중화블럭 400 : 위상합성블럭

110 : 단위 딜레이 210 : D-플립플롭

310 : 제어부 312 : 제어유닛

320 : 스위칭부

Claims

입력클럭을 지연시켜 서로 다른 위상을 가지는 다수의 지연클럭을 생성하기 위한 지연수단;

상기 입력클럭과 상기 다수의 지연클럭 각각의 위상을 비교하기 위한 위상비교수단;

상기 위상비교수단의 출력신호에 응답하여 상기 다수의 지연클럭 중 어느 하나의 지연클럭의 반전신호를 선택적으로 출력하기 위한 다중화수단; 및

상기 다중화수단으로부터 출력된 클럭신호와 상기 입력클럭의 위상을 합성하기 위한 위상합성수단

을 구비하는 듀티 보정 회로.
제1항에 있어서,

상기 지연수단은 다수의 단위 딜레이를 포함하는 지연체인을 구비하는 것을 특징으로 하는 듀티 보정 회로.
제1항에 있어서,

상기 위상비교수단은 상기 다수의 지연클럭 각각을 클럭 입력으로 하며, 상기 입력클럭을 데이터 입력으로 하는 다수의 D-플립플롭을 구비하는 것을 특징으로 하는 듀티 보정 회로.
제1항에 있어서,

상기 다중화수단은,

상기 위상비교수단의 출력신호에 응답하여 스위칭 제어신호를 생성하기 위한 제어부;

상기 스위칭 제어신호에 응답하여 상기 다수의 지연클럭 중 어느 하나를 선택적으로 출력하기 위한 스위칭부; 및

상기 스위칭부로부터 출력된 클럭신호의 위상을 반전시키기 위한 위상반전부를 구비하는 것을 특징으로 하는 듀티 보정 회로.
제4항에 있어서,

상기 제어부는 해당 스테이지에 대응하는 상기 위상비교수단의 출력신호와, 이전 스테이지에 대응하는 상기 위상비교수단의 출력신호와, 이전 스테이지로부터 출력된 제어신호에 응답하여 스위칭 신호 및 다음 스테이지에 대한 제어신호를 생성하기 위한 다수의 제어유닛을 구비하는 것을 특징으로 하는 듀티 보정 회로.
제5항에 있어서,

상기 스위칭부는 상기 다수의 제어유닛으로부터 출력된 각각의 상기 스위칭 신호에 응답하여 상기 다수의 지연클럭 각각을 출력하기 위한 다수의 스위치를 구비하는 것을 특징으로 하는 듀티 보정 회로.
제6항에 있어서,

상기 위상반전부는 상기 다수의 스위치의 공통출력노드에 인가된 클럭신호의 위상을 반전시키기 위한 인버터를 구비하는 것을 특징으로 하는 듀티 보정 회로.
제5항에 있어서,

상기 다수의 제어유닛 각각은,

해당 제어유닛에 대응하는 상기 위상비교수단의 출력신호를 입력으로 하는 제1 인버터;

이전 제어유닛에 대응하는 상기 위상비교수단의 출력신호를 입력으로 하는 제2 인버터;

상기 이전 제어유닛으로부터 출력된 제어신호를 입력으로 하는 제3 인버터;

상기 제1 인버터의 출력신호와 상기 이전 제어유닛에 대응하는 상기 위상비교수단의 출력신호와 상기 이전 제어유닛으로부터 출력된 제어신호를 입력으로 하여 상기 스위칭 신호를 출력하기 위한 노아 게이트;

상기 해당 제어유닛에 대응하는 상기 위상비교수단의 출력신호와 상기 제2 인버터의 출력신호를 입력으로 하는 제1 낸드 게이트; 및

상기 제3 인버터의 출력신호 및 상기 제1 낸드 게이트의 출력신호를 입력으로 하여 다음 제어유닛에 대한 제어신호를 출력하기 위한 제2 낸드 게이트를 구비하는 것을 특징으로 하는 듀티 보정 회로.
제2항에 있어서,

상기 지연체인은 상기 입력클럭의 주기의 60%에 대응하는 수만큼의 단위 딜레이를 가지는 것을 특징으로 하는 듀티 보정 회로.
제1항에 있어서,

상기 위상합성수단은 그 출력단이 서로 단락된 2개의 인버터를 포함하는 디지털 위상합성기를 구비하는 것을 특징으로 하는 듀티 보정 회로.
입력클럭을 지연시켜 서로 다른 위상을 가지는 다수의 지연클럭을 생성하기 위한 지연체인 - 다수의 단위 딜레이를 포함함 - ;

상기 다수의 단위 딜레이로부터 출력된 각각의 지연클럭을 클럭 입력으로 하며, 상기 입력클럭을 데이터 입력으로 하는 다수의 D-플립플롭;

해당 스테이지에 대응하는 D-플립플롭의 출력신호와, 이전 스테이지에 대응하는 D-플립플롭의 출력신호와, 이전 스테이지로부터 출력된 제어신호에 응답하여 스위칭 신호 및 다음 스테이지에 대한 제어신호를 생성하기 위한 다수의 제어유닛;

상기 다수의 제어유닛으로부터 출력된 각각의 상기 스위칭 신호에 응답하여 상기 다수의 지연클럭 각각을 출력하기 위한 다수의 스위치;

상기 다수의 스위치의 공통출력노드에 인가된 클럭신호의 위상을 반전시키기 위한 인버터; 및

상기 인버터로부터 출력된 클럭신호와 상기 입력클럭의 위상을 합성하기 위한 위상합성기

를 구비하는 듀티 보정 회로.
제11항에 있어서,

상기 다수의 제어유닛 각각은,

해당 제어유닛에 대응하는 상기 D-플립플롭의 출력신호를 입력으로 하는 제1 인버터;

이전 제어유닛에 대응하는 상기 D-플립플롭의 출력신호를 입력으로 하는 제2 인버터;

상기 이전 제어유닛으로부터 출력된 제어신호를 입력으로 하는 제3 인버터;

상기 제1 인버터의 출력신호와 상기 이전 제어유닛에 대응하는 상기 D-플립플롭의 출력신호와 상기 이전 제어유닛으로부터 출력된 제어신호를 입력으로 하여 상기 스위칭 신호를 출력하기 위한 노아 게이트;

상기 해당 제어유닛에 대응하는 상기 D-플립플롭의 출력신호와 상기 제2 인버터의 출력신호를 입력으로 하는 제1 낸드 게이트; 및

상기 제3 인버터의 출력신호 및 상기 제1 낸드 게이트의 출력신호를 입력으로 하여 다음 제어유닛에 대한 제어신호를 출력하기 위한 제2 낸드 게이트를 구비하는 것을 특징으로 하는 듀티 보정 회로.