KR100596428B1 - 계층적 딜레이 제어 구조를 가진 디지털 지연고정루프 - Google Patents

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Abstract

본 발명은 반도체 회로 기술에 관한 것으로, 특히 지연고정루프(delay locked loop, DLL)에 관한 것이며, 더 자세히는 계층적 딜레이 제어 구조를 가진 디지털 지연고정루프에 관한 것이다. 본 발명은 위상 보간 기법을 배제하면서, 넓은 대역에서 심리스 바운더리 스위칭이 가능한 계층적 딜레이 제어 구조를 가진 디지털 지연고정루프를 제공하는데 그 목적이 있다. 본 발명은 코오스 딜레이 소자의 딜레이와 파인 딜레이 소자의 딜레이를 서로 바꾸어가며 심리스 바운더리 스위칭 동작을 하는 계층적 딜레이 제어 구조를 가진 디지털 지연고정루프를 제안한다. 파인 딜레이 값이 최대치에 이르게 되면 최소 파인 딜레이를 갖는 코오스 딜레이와 파인 딜레이를 서로 바꾸게 된다. 따라서, 파인 딜레이 소자는 다시 딜레이를 증가시킬 수 있기 때문에 넓은 대역에서 심리스 바운더리 스위칭 동작이 가능하게 되며, 해상도와 전력 소모 사이에 트레이드-오프(trade-off) 관계를 완화시킬 수 있다.
디지털, 지연고정루프, 계층적 딜레이 제어 구조, 고정 코오스 딜레이 소자, 가변 파인 딜레이 소자

Description

계층적 딜레이 제어 구조를 가진 디지털 지연고정루프{DIGITAL DELAY LOCKED LOOP HAVING HIERARCHICAL DELAY CONTROL SCHEME}
도 1은 본 발명의 일 실시예에 따른 계층적 딜레이 제어 구조를 가진 디지털 DLL의 블럭 다이어그램.
도 2는 도 1의 코오스 딜레이 라인(11) 및 파인 딜레이 라인(13)의 상세 회로 구성을 예시한 도면.
도 3은 도 1의 제1 위상 검출기(20)의 회로 구성을 예시한 도면.
도 4는 도 1의 디지털-아날로그 변환기(15)의 회로 구성을 예시한 도면.
도 5는 위상 검출기에 입력되는 각 클럭의 위상 관계를 나타낸 도면.
도 6은 본 실시예에 따른 DLL의 바운더리 스위칭 동작을 모식적으로 나타낸 도면.
도 7은 본 실시예에 따른 DLL의 시뮬레이션 결과(HSPICE)를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
11 : 코오스 딜레이 라인
12 : 파인 딜레이 라인
본 발명은 반도체 회로 기술에 관한 것으로, 특히 지연고정루프(delay locked loop, DLL)에 관한 것이며, 더 자세히는 계층적 딜레이 제어 구조를 가진 디지털 지연고정루프에 관한 것이다.
통상적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연 - 이를 클럭 스큐(clock skew)라 함- 이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위해 DLL이 사용되고 있다.
한편, DLL은 기존에 사용되어 온 위상고정루프(PLL)에 비해 잡음(noise)의 영향을 덜 받는 장점이 있어 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 동기식 반도체 메모리에서 널리 사용되고 있다. 동기식 반도체 메모리 소자에서 DLL은 기본적으로 외부 클럭을 받아서 클럭 경로 및 데이터 경로의 지연 성분을 보상하여 미리 네거티브 지연을 반영함으로서 데이터의 출력이 외부 클럭과 동기되도록 해주는 기능을 수행한다.
한편, 최근에는 이러한 DLL에서 최소가변 지연시간(minimum variable delay time, tUD)를 줄여 지터(jitter)를 최소화하는 방향으로 연구가 지속되고 있으며, 그 일환으로 코오스 딜레이 라인(coarse delay line)과 파인 딜레이 소자(fine delay line)을 구비한 계층적 딜레이 제어 구조를 가진 DLL이 제안되었다.
계층적 딜레이 제어 구조를 가진 DLL에서는 코오스 지연 조절 구간에서 코오스 딜레이 라인의 단위 딜레이 소자의 수가 결정되며, 파인 딜레이 조절 구간에서 남아있는 딜레이 에러를 제거하게 된다.
한편, 이러한 계층적 딜레이 제어 구조를 가진 DLL에서는 코오스 모드와 파인 모드의 경계 부분에서 심리스 바운더리 스위칭(seamless boundary-switching)이 요구되며, 이러한 심리스 바운더리 스위칭을 위해 위상 보간(phase interpolation) 기법이 널리 적용되고 있다[IEEE IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 32, NO. 11, NOVEMBER 1997 참조].
그런데, 위상 보간 기법을 적용한 DLL의 경우, 넓은 대역폭을 가지면서 높은 해상도를 갖기 위해서는 멀티-위상 클럭(multi-phase clock) 간의 스페이스가 작아야 한다. 그러나, 멀티-위상 클럭간의 스페이스가 작을수록 많은 딜레이 소자가 필요하게 되고, 이는 전력 소모를 증가시키는 요인이 된다. 즉, 위상 보간 기법을 적용한 DLL에서는 해상도와 전력 소모 사이에 트레이드-오프(trade-off) 관계가 성립하게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 위상 보간 기법을 배제하면서, 넓은 대역에서 심리스 바운더리 스위칭이 가능한 계층적 딜레이 제어 구조를 가진 디지털 지연고정루프를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 외부 클럭을 버퍼링하여 소오스 클럭을 생성하기 위한 클럭 입력버퍼; 다수의 코오스 딜레이 소자 - 각 코오스 딜레이 소자는 고정 딜레이 소자와 가변 파인 딜레이 소자를 구비함 - 를 구비하여, 상기 소오스 클럭을 지연시키기 위한 코오스 딜레이 라인; 파인 딜레이 소자를 구비하여 상기 코오스 딜레이 라인의 출력클럭을 지연시키기 위한 파인 딜레이 라인; 상기 파인 딜레이 라인의 출력클럭을 입력으로 하여 실제 클럭 경로 및 데이터 경로의 지연 성분을 반영하기 위한 지연 모델; 상기 지연 모델로부터 출력된 피드백 클럭을 상기 코오스 딜레이 소자의 지연량 만큼 지연시키기 위한 지연부; 상기 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 제1 위상 검출부; 상기 소오스 클럭과 상기 지연부로부터 출력된 지연된 피드백 클럭의 위상을 비교하기 위한 제2 위상 검출부; 상기 소오스 클럭, 상기 제1 및 제2 위상 검출부로부터 출력된 위상검출신호에 응답하여 코오스 모드 인에이블신호, 쉬프트 제어신호, 파인 딜레이 코드를 생성하기 위한 제어부; 상기 쉬프트 제어신호에 응답하여 상기 코오스 딜레이 라인의 각 코오스 딜레이 소자 내의 상기 가변 파인 딜레이 소자의 딜레이 값을 최대치 또는 최소치로 조절하기 위한 파인 딜레이 조절신호를 생성하기 위한 제1 쉬프트레지스터; 상기 쉬프트 제어신호에 응답하여 상기 코오스 딜레이 라인의 특정 코오스 딜레이 소자를 선택하기 위한 코오스 딜레이 선택신호를 생성하기 위한 제2 쉬프트레지스터; 상기 파인 딜레이 코드를 입력 받아 상기 파인 딜레이 라인의 지연량을 조절하기 위한 제어전압을 생성하기 위한 디지털-아날로그 변환부를 구비하는 계층적 딜레이 제어 구조를 가진 디지털 지연고정루프가 제공된다.
바람직하게, 상기 고정 딜레이 소자는 각각, 상기 소오스 클럭 및 상기 코오스 딜레이 선택신호를 입력으로 하는 제1 낸드 게이트; 상기 코오스 딜레이 선택신호를 입력으로 하는 인버터; 전단의 코오스 딜레이 소자의 출력신호 및 상기 인버터의 출력신호를 입력으로 하는 제2 낸드 게이트; 및 제1 및 제2 낸드 게이트의 출력을 입력으로 하는 노아 게이트를 구비한다.
바람직하게, 상기 가변 파인 딜레이 소자는 각각, 상기 파인 딜레이 조절신호에 응답하여 해당 고정 딜레이 소자의 출력신호를 최대치 또는 최소치의 파인 딜레이 값만큼 지연시키기 위한 파인 딜레이 소자를 구비한다.
바람직하게, 상기 파인 딜레이 라인의 파인 딜레이 소자는, 인버터 체인을 이루는 다수의 CMOS 인버터; 각 CMOS 인버터 사이의 노드에 연결되는 다수의 캐패시터 접속된 NMOS 트랜지스터; 및 상기 제어전압을 게이트 입력으로 하여 캐패시터와 각 CMOS 인버터 사이의 노드를 스위칭 하기 위한 다수의 스위칭 NMOS 트랜지스터를 구비한다.
한편, 상기 소오스 클럭을 분주하여 상기 제어부로 인가하기 위한 클럭 분주부를 더 구비할 수 있다.
나아가, 상기 파인 딜레이 라인의 출력을 구동하여 내부 클럭을 생성하기 위한 클럭드라이버를 더 구비할 수 있다.
본 발명은 코오스 딜레이 소자의 딜레이와 파인 딜레이 소자의 딜레이를 서로 바꾸어가며 심리스 바운더리 스위칭 동작을 하는 계층적 딜레이 제어 구조를 가진 디지털 지연고정루프를 제안한다. 파인 딜레이 값이 최대치에 이르게 되면 최소 파인 딜레이를 갖는 코오스 딜레이와 파인 딜레이를 서로 바꾸게 된다. 따라서, 파인 딜레이 소자는 다시 딜레이를 증가시킬 수 있기 때문에 넓은 대역에서 심리스 바운더리 스위칭 동작이 가능하게 되며, 해상도와 전력 소모 사이에 트레이드-오프(trade-off) 관계를 완화시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 계층적 딜레이 제어 구조를 가진 디지털 DLL의 블럭 다이어그램이다.
도 1을 참조하면, 본 실시예에 따른 계층적 딜레이 제어 구조를 가진 디지털 DLL은, 외부 클럭(EXTCLK)을 버퍼링하여 소오스 클럭(SCLK)을 생성하기 위한 클럭 입력버퍼(10)와, 다수의 코오스 딜레이 소자(CDEs) - 각 코오스 딜레이 소자(CDE) 는 고정 딜레이 소자와 가변 파인 딜레이 소자를 구비함 - 를 구비하여 소오스 클럭(SCLK)을 지연시키기 위한 코오스 딜레이 라인(11)과, 파인 딜레이 소자(FDE)를 구비하여 코오스 딜레이 라인(11)의 출력클럭을 지연시키기 위한 파인 딜레이 라인(12)과, 파인 딜레이 라인(12)의 출력을 구동하여 내부 클럭(INTCLK)을 생성하기 위한 클럭드라이버(13)와, 파인 딜레이 라인(12)의 출력클럭을 입력으로 하여 실제 클럭 경로 및 데이터 경로의 지연 성분을 반영하기 위한 지연 모델(REPLICA)(18)과, 소오스 클럭(SCLK)을 분주하기 위한 1/4 클럭 분주기(16)와, 지연 모델(18)로부터 출력된 피드백 클럭(FB_CK)을 코오스 딜레이 소자(CDE)의 지연량 만큼 지연시키기 위한 지연부(19)와, 소오스 클럭(SCLK)과 피드백 클럭(FB_CK)의 위상을 비교하기 위한 제1 위상 검출기(PD1)(20)와, 소오스 클럭(SCLK)과 지연부(19)로부터 출력된 지연된 피드백 클럭(FB_CK_D)의 위상을 비교하기 위한 제2 위상 검출기(PD2)(21)와, 1/4 클럭 분주기(16)로부터 출력된 분주 클럭, 제1 위상 검출기(20)로부터 출력된 위상검출신호(FAST/SLOW) 및 제2 위상 검출기(21)로부터 출력된 위상검출신호(SLOW_D)에 응답하여 코오스 모드 인에이블신호(CRS_EN), 쉬프트 제어신호, 파인 딜레이 코드(FCODE)를 생성하기 위한 FSM(finite state machine)(17)과, 쉬프트 제어신호에 응답하여 코오스 딜레이 라인(11)의 각 코오스 딜레이 소자 내의 파인 딜레이 값을 최대치 또는 최소치로 조절하기 위한 파인 딜레이 조절신호(TMAX)를 생성하기 위한 제1 쉬프트레지스터(SR1)(14a)와, 쉬프트 제어신호에 응답하여 코오스 딜레이 라인(11)의 특정 코오스 딜레이 소자(CDE)를 선택하기 위한 코오스 딜레이 선택신호(SEL)를 생성하기 위한 제2 쉬프트레지스터(SR2)(41b)와, 파 인 딜레이 코드(FCODE)를 입력 받아 파인 딜레이 라인(12)의 지연량을 조절하기 위한 제어전압(Vctrl)을 생성하기 위한 디지털-아날로그 변환기(DAC)(15)를 구비한다.
도 2는 도 1의 코오스 딜레이 라인(11) 및 파인 딜레이 라인(13)의 상세 회로 구성을 예시한 도면이다.
도 2를 참조하면, 코오스 딜레이 라인(11)은 12개의 코오스 딜레이 소자(CDE)를 구비한다. 각각의 코오스 딜레이 소자(CDE)는 소오스 클럭(SCLK) 및 코오스 딜레이 선택신호(SEL<0:11>)를 입력으로 하는 제1 낸드 게이트와, 코오스 딜레이 선택신호(SEL<0:11>)를 입력으로 하는 인버터와, 전단의 코오스 딜레이 소자(CDE)의 출력신호(IN) 및 인버터의 출력신호를 입력으로 하는 제2 낸드 게이트와, 제1 및 제2 낸드 게이트의 출력을 입력으로 하는 노아 게이트로 구성된 'tD'의 지연값을 가지는 고정 딜레이를 구비하며, 파인 딜레이 조절신호(TMAX)에 응답하여 고정 딜레이의 출력신호를 최대치(tFmax) 또는 최소치(tFmin)의 파인 딜레이 값만큼 지연시키기 위한 파인 딜레이 소자(FDE)를 구비한다.
한편, 파인 딜레이 라인(13)은 하나의 파인 딜레이 소자(FDE)로 구현되는데, 파인 딜레이 소자(FDE)는 인버터 체인을 이루는 다수의 CMOS 인버터와, 각 CMOS 인버터 사이의 노드에 연결되는 다수의 캐패시터 접속된 NMOS 트랜지스터와, 제어전압(Vctrl)을 게이트 입력으로 하여 캐패시터와 각 CMOS 인버터 사이의 노드를 스위칭 하기 위한 다수의 스위칭 NMOS 트랜지스터를 구비한다.
도 3은 도 1의 제1 위상 검출기(20)의 회로 구성을 예시한 도면으로서, 도시 된 회로는 일반적인 감지 증폭기형 위상 검출기의 구성을 따르고 있다.
도 4는 도 1의 디지털-아날로그 변환기(15)의 회로 구성을 예시한 도면으로서, 도시된 회로는 일반적인 6-비트 DAC의 구성을 따르고 있다.
이하, 본 실시예에 따른 계층적 딜레이 제어 구조를 가진 디지털 DLL의 동작을 살펴본다.
초기에 FSM(17)에 의해 코오스 모드 인에이블신호(CRS_EN)가 논리레벨 하이로 세팅되면 DLL은 코오스 딜레이 조절 동작을 시작한다. 코오스 딜레이 조절 모드에서는 소오스 클럭(SCLK)의 라이징 에지가 코오스 지연고정 윈도우(coars locking window) 내에 들어갈 때까지 코오스 딜레이 라인(11)에서 소오스 클럭(SCLK)이 통과하는 코오스 딜레이 소자(CDE)의 수가 계속하여 증가하게 된다. 코오스 지연고정 윈도우는 제1 위상 검출기(20)에 입력되는 피드백 클럭(FB_CK)과 제2 위상 검출기(21)에 입력되는 지연된 피드백 클럭(FB_CK_D)에 의해 정해지며, 그 구간은 코오스 딜레이 소자(CDE)의 지연 시간에 해당된다.
도 5는 위상 검출기에 입력되는 각 클럭의 위상 관계를 나타낸 도면으로서, 도 5의 (a)는 코오스 딜레이 조절 모드가 진행 중인 상태를 나타내며, 도 5의 (b)는 코오스 지연고정이 이루어진 상태를 나타내고 있다.
즉, 위상 검출시마다 코오스 딜레이 라인(11)에서 소오스 클럭(SCLK)이 통과하는 코오스 딜레이 소자(CDE)의 수를 하나씩 증가시켜 나가다가, 소오스 클럭(SCLK)의 라이징 에지가 피드백 클럭(FB_CK)의 라이징 에지와 지연된 피드백 클럭(FB_CK_D)의 라이징 에지 내에 위치하면 FSM(17)에 의해 코오스 모드 인에이블신호 (CRS_EN)가 논리레벨 로우로 세팅되어 코오스 딜레이 조절 모드가 종료되고 파인 딜레이 조절 동작을 시작한다.
만일, 코오스 딜레이 라인(11) 내의 모든 코오스 딜레이 소자(CDE)가 사용될 때까지 소오스 클럭(SCLK)이 코오스 지연고정 윈도우에 들어가지 못한다면 FSM(17)은 코오스 딜레이 조절 모드를 종료시키고 파인 딜레이 조절 모드를 개시하도록 한다.
전술한 바와 같이 코오스 딜레이 소자(CDE)의 지연시간 tC는 그 내부의 파인 딜레이 소자(FDE)가 가지는 가변 딜레이 값에 따라 tMAX(tD + tFmax) 또는 tMIN(tD + tFmin)의 값을 가지게 된다. 예컨대, 파인 딜레이 조절신호(TMAX)가 논리레벨 하이이면 파인 딜레이 소자(FDE)의 딜레이 값은 tFmax가 되고, 파인 딜레이 조절신호(TMAX)가 논리레벨 로우이면 파인 딜레이 소자(FDE)의 딜레이 값은 tFmin이 된다.
코오스 딜레이 조절 동작이 진행될 때, 코오스 딜레이 소자(CDE)의 지연시간 tC는 DLL이 최소 딜레이 에러를 가지는 상태에서 코오스 지연고정을 이루도록 하기 위하여 tMIN으로 세팅된다.
한편, 파일 딜레이 조절 동작이 진행될 때, 파인 딜레이 라인(12)의 파인 딜레이 소자(FDE)의 딜레이 값은 제1 위상 검출기(20)의 출력신호에 의해 결정되는 제어전압(Vctrl)에 따라 튜닝된다. 제어전압(Vctrl)의 레벨에 따라 파인 딜레이 소자(FDE)의 유효 로딩 캐패시턴스가 변화되어 파인 딜레이 소자(FDE)의 딜레이 값이 달라진다.
파인 딜레이 소자(FDE)의 딜레이 값이 최대치(tFmax)가 되면, 더 이상 딜레 이 값을 증가시킬 수 없게 된다. 이 경우, 하나의 코오스 딜레이 소자(CDE)에 대해 파인 딜레이 소자(FDE)의 딜레이 값을 tFmin에서 tFmax로 전환시킨다. 그리고, tMAX의 딜레이 값을 가지는 코오스 딜레이 소자(CDE)의 수를 늘려가면 딜레이 값을 증가시킬 수 있게 된다.
한편, DLL은 통상 딜레이를 늘려가는 방식으로 제어하고 있지만, 경우에 따라서는 딜레이를 줄여야 할 필요가 있다. 파인 딜레이 소자(FDE)의 딜레이 값이 최소치(tFmin)가 되면, 더 이상 딜레이 값을 감소시킬 수 없게 된다. 이 경우, 하나의 코오스 딜레이 소자(CDE) 내의 파인 딜레이 소자(FDE)의 딜레이 값을 tFmax에서 tFmin로 전환시킨다. 그리고, tMIN의 딜레이 값을 가지는 코오스 딜레이 소자(CDE)의 수를 늘려가면 딜레이 값을 줄일 수 있게 된다.
도 6은 본 실시예에 따른 DLL의 바운더리 스위칭 동작을 모식적으로 나타낸 도면이다.
도 6의 (a)를 참조하면, 코오스 딜레이 라인(11)에서 2개의 코오스 딜레이 소자(CDE)가 활성화된 상태에서 코오스 지연고정이 일어난 경우를 나타내고 있다. 파인 딜레이 조절 동작에서 파인 딜레이 라인(12)의 파인 딜레이 소자(FDE)가 최대 지연값(tFmax)를 가지는 경우에도 딜레이를 더 증가시킬 필요가 있다면, 하나의 코오스 딜레이 소자(CDE)에 대해 파인 딜레이 소자(FDE)의 딜레이 값을 tFmin에서 tFmax로 전환시킴으로써 총 딜레이 값을 tC' + tMIN + tFmax에서 tC' + tMAX + tFmin으로 전환시킨다. 이는 심리스 바운더리 스위칭이 가능함을 의미한다. 코오스 딜레이 소자(CDE)의 딜레이 값은 파인 딜레이 조절신호(TMAX)에 의해 tMAX 또는 tMIN으로 제어된다.
이와 같은 방식으로 도 6의 (b)에 도시된 바와 같이 총 딜레이를 줄여갈 수도 있다.
한편, 딜레이 라인에서 원치 않는 글리치를 없애기 위해서 코오스 딜레이 소자(CDE) 및 파인 딜레이 소자(FDE)의 딜레이 동작에 싱크로너스 래칭 회로가 사용되었다.
일단 DLL이 파인 딜레이 조절 동작을 수행하게 되면 코오스 딜레이 조절 모드로 복귀하지 못한다. 즉, 실질적으로 코오스 딜레이 라인(11)의 딜레이 값이 달라질 수는 있지만, 소오스 클럭(SCLK)이 통과하는 코오스 딜레이 소자(CDE)의 수는 고정된다는 것이다.
초기 지연고정 후의 딜레이 값의 변화는 주로 온도 변화에 기인한다. 따라서 초기 지연고정 후에는 그다지 큰 딜레이 값의 변화가 요구되지 않으며, 코오스 딜레이 소자(CDE)의 수를 고정해도 된다.
도 7은 본 실시예에 따른 DLL의 시뮬레이션 결과(HSPICE)를 나타낸 도면으로, 이를 참조하면, 본 실시예에 따른 DLL이 심리스 바운더리 스위칭 동작이 가능함을 확인할 수 있으며, 초기 지연고정 이후의 지터는 ±20ps 이내로 제어됨을 확인할 수 있다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
예컨대, 전술한 실시예에서는 코오스 지연고정시 코오스 모드 인에이블신호(CRS_EN)가 지연부(19)를 디스에이블 시켜 코오스 딜레이 조절 동작을 종료시키는 경우를 일례로 들어 설명하였으나, 본 발명은 코오스 모드 인에이블신호(CRS_EN)가 제2 위상 검출기(21)를 디스에이블 시키는 경우에도 적용된다.
또한, 전술한 실시예에서는 1/4 클럭 분주기를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 클럭 분주율이 다르거나 클럭 붐주기를 사용하지 않는 경우에도 적용된다.
전술한 본 발명은 위상 보간 기법을 배제하면서 심리스 바운더리 스위칭이 가능하도록 하는 효과가 있으며, 코오스 딜레이와 파인 딜레이를 바꾸는 방식을 사용하기 때문에 딜레이 해상도와 딜레이 소자의 증가에 따른 트레이드-오프 관계를 완화시킬 수 있다.

Claims (6)

  1. 외부 클럭을 버퍼링하여 소오스 클럭을 생성하기 위한 클럭 입력버퍼;
    다수의 코오스 딜레이 소자 - 각 코오스 딜레이 소자는 고정 딜레이 소자와 가변 파인 딜레이 소자를 구비함 - 를 구비하여, 상기 소오스 클럭을 지연시키기 위한 코오스 딜레이 라인;
    파인 딜레이 소자를 구비하여 상기 코오스 딜레이 라인의 출력클럭을 지연시키기 위한 파인 딜레이 라인;
    상기 파인 딜레이 라인의 출력클럭을 입력으로 하여 실제 클럭 경로 및 데이터 경로의 지연 성분을 반영하기 위한 지연 모델;
    상기 지연 모델로부터 출력된 피드백 클럭을 상기 코오스 딜레이 소자의 지연량 만큼 지연시키기 위한 지연부;
    상기 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 제1 위상 검출부;
    상기 소오스 클럭과 상기 지연부로부터 출력된 지연된 피드백 클럭의 위상을 비교하기 위한 제2 위상 검출부;
    상기 소오스 클럭, 상기 제1 및 제2 위상 검출부로부터 출력된 위상검출신호에 응답하여 코오스 모드 인에이블신호, 쉬프트 제어신호, 파인 딜레이 코드를 생성하기 위한 제어부;
    상기 쉬프트 제어신호에 응답하여 상기 코오스 딜레이 라인의 각 코오스 딜레이 소자 내의 상기 가변 파인 딜레이 소자의 딜레이 값을 최대치 또는 최소치로 조절하기 위한 파인 딜레이 조절신호를 생성하기 위한 제1 쉬프트레지스터;
    상기 쉬프트 제어신호에 응답하여 상기 코오스 딜레이 라인의 특정 코오스 딜레이 소자를 선택하기 위한 코오스 딜레이 선택신호를 생성하기 위한 제2 쉬프트레지스터;
    상기 파인 딜레이 코드를 입력 받아 상기 파인 딜레이 라인의 지연량을 조절하기 위한 제어전압을 생성하기 위한 디지털-아날로그 변환부
    를 구비하는 계층적 딜레이 제어 구조를 가진 디지털 지연고정루프.
  2. 제1항에 있어서,
    상기 고정 딜레이 소자는 각각,
    상기 소오스 클럭 및 상기 코오스 딜레이 선택신호를 입력으로 하는 제1 낸드 게이트;
    상기 코오스 딜레이 선택신호를 입력으로 하는 인버터;
    전단의 코오스 딜레이 소자의 출력신호 및 상기 인버터의 출력신호를 입력으로 하는 제2 낸드 게이트; 및
    제1 및 제2 낸드 게이트의 출력을 입력으로 하는 노아 게이트를 구비하는 것을 특징으로 하는 계층적 딜레이 제어 구조를 가진 디지털 지연고정루프.
  3. 제2항에 있어서,
    상기 가변 파인 딜레이 소자는 각각, 상기 파인 딜레이 조절신호에 응답하여 해당 고정 딜레이 소자의 출력신호를 최대치 또는 최소치의 파인 딜레이 값만큼 지연시키기 위한 파인 딜레이 소자를 구비하는 것을 특징으로 하는 계층적 딜레이 제어 구조를 가진 디지털 지연고정루프.
  4. 제3항에 있어서,
    상기 파인 딜레이 라인의 파인 딜레이 소자는,
    인버터 체인을 이루는 다수의 CMOS 인버터;
    각 CMOS 인버터 사이의 노드에 연결되는 다수의 캐패시터 접속된 NMOS 트랜지스터; 및
    상기 제어전압을 게이트 입력으로 하여 캐패시터와 각 CMOS 인버터 사이의 노드를 스위칭 하기 위한 다수의 스위칭 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 계층적 딜레이 제어 구조를 가진 디지털 지연고정루프.
  5. 제3항에 있어서,
    상기 소오스 클럭을 분주하여 상기 제어부로 인가하기 위한 클럭 분주부를 더 구비하는 것을 특징으로 하는 계층적 딜레이 제어 구조를 가진 디지털 지연고정 루프.
  6. 제3항 또는 제5항에 있어서,
    상기 파인 딜레이 라인의 출력을 구동하여 내부 클럭을 생성하기 위한 클럭드라이버를 더 구비하는 것을 특징으로 하는 계층적 딜레이 제어 구조를 가진 디지털 지연고정루프.
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