KR101696469B1 - 액정표시장치 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로, 본 발명의 액정표시장치는 데이터와 외부 클럭신호 각각을 차신호쌍으로 출력하는 타이밍 콘트롤러; 및 상기 외부 클럭신호보다 높은 주파수의 내부 클럭신호들을 발생하고 상기 내부 클럭신호들에 맞추어 상기 데이터를 샘플링하며, 상기 외부 클럭신호의 노이즈 구간을 검출하는 하나 이상의 소스 드라이브 IC들을 구비한다. 상기 외부 클럭신호는 상기 데이터의 전송 주파수보다 낮은 주파수의 노멀 클럭과, 상기 노멀 클럭의 주기보다 긴 주기를 갖는 스페셜 코드를 포함한다. 상기 스페셜 코드는 상기 데이터에 앞서 상기 소스 드라이브 IC들로 전송된다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}
본 발명은 액정표시장치에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 빠르게 음극선관을 대체하고 있다.
액정표시장치는 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 집적회로(Integrated Circuit 이하, "IC"라 함), 액정표시패널의 게이트라인들에 게이트펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 다수의 게이트 드라이브 IC, 및 드라이브 IC들을 제어하기 위한 타이밍 콘트롤러 등을 구비한다.
타이밍 콘트롤러는 mini LVDS(Low Voltage Differential Signaling)와 같은 인터페이스를 통해 디지털 비디오 데이터와, 디지털 비디오 데이터의 샘플링을 위한 클럭신호, 소스 드라이브 IC들의 동작을 제어하기 위한 제어신호 등을 소스 드라이브 IC들에 공급한다. 소스 드라이브 IC들은 타이밍 콘트롤러로부터 직렬로 입력되는 디지털 비디오 데이터를 병렬 체계로 변환한 후에 감마보상전압을 이용하여 아날로그 데이터전압을 변환하여 데이터라인들에 공급한다.
타이밍 콘트롤러는 클럭과 디지털 비디오 데이터들을 소스 드라이브 IC들에 공통으로 인가하는 멀티 드롭(Multi Drop) 방식으로 소스 드라이브 IC들에 필요한 신호를 공급한다. 이러한 데이터 전송 방식은 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 R 데이터 전송 배선, G 데이터 전송배선, B 데이터 전송배선, 소스 드라이브 IC들의 출력 및 극성변환을 제어하기 위한 제어배선들, 및 클럭 전송배선들을 포함한 많은 배선들이 필요하다.
mini-LVDS 인터페이스 방식에서 RGB 데이터 전송의 예를 들면, mini-LVDS 인터페이스 방식은 RGB 디지털 비디오 데이터와 클럭 각각을 차신호(differential signal) 쌍으로 전송하므로 기수 데이터와 우수 데이터를 동시에 전송하는 경우에 타이밍 콘트롤러와 소스 드라이브 IC들 사이에는 RGB 데이터가 8bit 데이터일 때 12 개의 RGB 데이터배선들과 2 개의 클럭 전송 배선들을 합한 최소 14 개의 배선들이 필요하고, 이 배선들 이외에도 소스 출력 인에이블 신호와 극성 제어신호들을 전송하기 위한 제어배선들이 더 필요하다. RGB 데이터가 10bit 데이터이면 최소 18 개의 배선들이 필요하다. 따라서, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 배치된 인쇄회로보드(Printed Circuit Board, PCB)에는 많은 배선들이 형성되어야 하므로 그 폭을 줄이기가 어렵다.
본 발명은 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송 배선들을 최소화할 수 있는 액정표시장치를 제공한다.
본 발명의 액정표시장치는 데이터와 외부 클럭신호 각각을 차신호쌍으로 출력하는 타이밍 콘트롤러; 상기 외부 클럭신호보다 높은 주파수의 내부 클럭신호들을 발생하고 상기 내부 클럭신호들에 맞추어 상기 데이터를 샘플링하며, 상기 외부 클럭신호의 노이즈 구간을 검출하는 하나 이상의 소스 드라이브 IC들; 상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들을 직렬로 연결하여 상기 데이터를 상기 소스 드라이브 IC들에 직렬 전송하는 데이터 배선쌍; 및 상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들을 캐스캐이드 형태로 연결하여 상기 클럭신호를 상기 소스 드라이브 IC들에 전송하는 클럭신호 배선쌍을 구비한다.
상기 외부 클럭신호는 상기 데이터의 전송 주파수보다 낮은 주파수의 노멀 클럭과, 상기 노멀 클럭의 주기보다 긴 주기를 갖는 스페셜 코드를 포함한다. 상기 스페셜 코드는 상기 데이터에 앞서 상기 소스 드라이브 IC들로 전송된다.
상기 소스 드라이브 IC들 각각은 지연 락 루프(DLL)를 이용하여 상기 외부 클럭신호를 지연시켜 다수의 내부 클럭신호들을 발생하고, 상기 내부 클럭신호들을 이용하여 상기 데이터를 샘플링하고 상기 데이터를 병렬 데이터로 변환하는 데이터 샘플링 및 직병렬 변환부를 구비한다.
상기 데이터는 R 데이터, G 데이터 및 B 데이터를 포함한 비디오 데이터와, 상기 소스 드라이브 IC들의 동작을 제어하기 위한 콘트롤 정보를 포함한 콘트롤 데이터를 포함한다.
상기 데이터 샘플링 및 직병렬 변환부는 상기 콘트롤 정보를 복원하여 상기 소스 드라이브 IC의 출력 타이밍을 제어하기 위한 소스 출력 인에이블 신호와, 상기 소스 드라이브 IC로부터 출력되는 데이터전압의 극성을 제어하는 극성제어신호를 발생한다.
상기 데이터 샘플링 및 직병렬 변환부는 상기 외부 클럭신호를 지연시켜 상기 데이터와 동기되는 기준 내부 클럭을 발생하는 제1 DLL; 상기 기준 내부 클럭을 지연시켜 상기 기준 내부 클럭의 한 주기 내에서 N(N은 데이터의 비트 수 × 2) 등분된 내부 클럭신호들을 발생하는 제2 DLL; 상기 내부 클럭신호들 중에서 상기 데이터의 센터와 동기되는 클럭들을 이용하여 상기 데이터를 샘플링하고 상기 데이터들의 에지에 동기되는 클럭들을 이용하여 상기 데이터의 에지 정보를 검출하는 위상 검출기; 상기 위상 검출기로부터 입력되는 상기 데이터들을 병렬 데이터로 변환하는 데이터 정렬부; 상기 외부 클럭신호를 지연시켜 외부 클럭신호의 한 주기 내에서 균일하게 M(M은 데이터의 비트 수) 등분된 내부 클럭신호들을 발생하는 제3 DLL; 및 상기 외부 클럭신호를 제3 DLL로부터 입력된 상기 내부 클럭신호들을 이용하여 상기 외부 클럭신호를 샘플링하여 상기 데이터의 트랜지션 정보를 검출하고, 상기 데이터의 트랜지션 정보에 기초하여 상기 외부 클럭신호의 노이즈 구간을 검출하는 ESD 검출기를 구비한다. 상기 외부 클럭신호의 노이즈 구간이 검출될 때 상기 ESD 검출기는 상기 제3 DLL를 초기화시킨다.
상기 제3 DLL은 상기 외부 클럭신호의 라이징 에지와 상기 내부 클럭신호들 중 마지막 클럭의 라이징 에지가 동기될 때 하이논리의 락 신호(Phase_Lock)를 출력한다.
상기 ESD 검출기는 상기 제3 DLL로부터 입력된 상기 내부 클럭신호들을 이용하여 상기 외부 클럭신호를 샘플링하여 상기 외부 클럭신호가 정상 주기로 발생될 때 로우논리 신호 의 락 신호(H_Lock)를 출력하는 하모닉 락 검출기; 상기 제3 DLL로부터 입력된 상기 내부 클럭신호들을 이용하여 상기 외부 클럭신호를 샘플링하고 상기 외부 클럭신호의 1 주기 내에서 하나 이상의 트랜지션이 발생될 때 하이 논리의 락 신호(T_Lock)를 출력하는 트랜지션 검출기; 상기 하모닉 락 검출기로부터 입력된 락 신호를 반전시키는 인버터; 상기 제3 DLL, 상기 하모닉 락 검출기, 및 상기 트랜지션 검출기로부 입력되는 락 신호들(Phase_Lock, H_Lock, T_Lock)의 논리곱(AND) 연산 결과를 상기 제3 DLL의 초기화 제어신호로서 출력하는 AND 게이트를 구비한다.
상기 데이터 샘플링 및 직병렬 변환부는 상기 위상 검출기와 상기 제1 DLL 사이에 접속된 매조리티 보터와 FSM(Finite State Machine)을 이용하여 상기 제1 DLL의 지연값을 상기 데이터와 상기 외부 클럭신호 사이의 시간차에 따라 조정하는 온도 보상 루프를 더 구비한다.
본 발명은 타이밍 콘트롤러와 소스 드라이브 IC들을 점 대 점 형태로 연결하고 클럭신호를 소스 드라이브 IC들에 캐스 캐이드 형태로 전송하여 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송 배선들을 최소화할 수 있다. 나아가, 본 발명은 데이터 전송에 앞서 외부 클럭신호의 노멀 클럭(normal clock)보다 주기가 긴 스페셜 코드를 전송하고, ESD 검출회로를 이용하여 ESD로 인하여 외부 클럭신호에 노이즈가 혼입되면 지연 락 루프(DLL)을 초기화함으로써 소스 드라이브 IC의 동작을 안정화할 수 있다.
도 1은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도이다.
도 2는 타이밍 콘트롤러로부터 차신호쌍으로 발생되는 외부 클럭신호와 데이터를 보여 주는 타이밍도이다.
도 3은 도 1에 도시된 소스 드라이브 IC의 회로 구성을 보여 주는 타이밍도이다.
도 4는 도 3에 도시된 데이터 샘플링 및 직병렬 변환부를 상세히 보여 주는 회로도이다.
도 5는 도 4에 도시된 제1 DLL의 동작을 보여 주는 파형도이다.
도 6은 도 4에 도시된 제2 DLL로부터 출력되는 내부 클력신호들을 보여 주는 파형도이다.
도 7은 도 4에 도시된 위상 검출기의 동작을 보여 주는 파형도이다.
도 8은 도 4에 도시된 데이터 정렬부의 동작을 보여 주는 파형도이다.
도 9는 도 4에 도시된 제3 DLL과 ESD 검출기를 상세히 보여 주는 회로도이다.
도 10은 제3 DLL로부터 출력되는 내부 클럭신호들을 보여 주는 파형도이다.
도 11 및 도 12는 도 4에 도시된 ESD 검출기의 동작을 보여 주는 파형도이다.
도 13은 도 4에 도시된 스페셜 코드 검출기의 D 플립플롭을 보여 주는 회로도이다.
도 14는 도 13에 도시된 D 플립플롭의 동작을 보여 주는 파형도이다.
도 15는 본 발명의 실험 결과를 보여 주는 파형도이다.
도 16은 콘트롤 데이터의 패킷 구성 예를 보여 주는 파형도이다.
도 17 및 도 18은 콘트롤 데이터의 코드 맵핑 테이블의 일예를 보여 주는 도면들이다.
도 19는 도 4에 도시된 매조리티 보터의 칩 구성을 입/출력 신호를 보여 주는 도면이다.
도 20은 도 4에 도시된 유한 스테이트 머신의 입/출력 신호를 보여 주는 도면이다.
도 21은 유한 스테이티 머신의 카운트 동작 예를 보여 주는 도면이다.
도 22는 매조리티 보터와 유한 스테이트 머신의 동작 예를 보여 주는 파형도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(LCP), 타이밍 콘트롤러(TCON), 하나 이상의 소스 드라이브 IC들(SIC#1~SIC#8), 및 게이트 드라이브 IC들(GIC)을 구비한다.
액정표시패널(LCP)의 유리기판들 사이에는 액정층이 형성된다. 액정표시패널(LCP)은 m 개의 데이터라인들(DL)과 n 개의 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다.
액정표시패널(LCP)의 하부 유리기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 및 스토리지 커패시터(Cst) 등을 포함한 화소 어레이가 형성된다. 액정셀들(Clc)은 TFT를 통해 데이터전압이 공급되는 화소전극과, 공통전압(Vcom)이 공급되는 공통전극 사이의 전계에 의해 구동된다. TFT의 게이트전극은 게이트라인(GL)에 접속되고, 그 드레인전극은 데이터라인(DL)에 접속된다. TFT의 소스전극은 액정셀의 화소전극에 접속된다. TFT는 게이트라인(GL)을 통해 공급되는 게이트펄스에 따라 턴-온되어 데이터라인(DL)으로부터의 정극성/부극성 아날로그 비디오 데이터전압을 액정셀(Clc)의 화소전극에 공급한다. 액정표시패널(LCP)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극 등이 형성된다.
공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다.
액정표시패널(LCP)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정표시패널(LCP)의 상부 유리기판과 하부 유리기판 사이에는 액정셀(Clc)의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성될 수 있다.
본 발명의 액정표시장치는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
타이밍 콘트롤러(TCON)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 비디오 소스를 포함한 외부 SoC(System On Chip)로부터 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 외부 타이밍신호를 입력받는다. 타이밍 콘트롤러(TCON)는 점 대 점(point to point) 형태로 소스 드라이브 IC들(SIC#1~SIC#8) 각각에 직렬로 접속된다.
타이밍 콘트롤러(TCON)는 RGB 디지털 비디오 데이터, 콘트롤 데이터 등의 데이터들을 차신호쌍(differential signal pair)으로 발생한다. 콘트롤 데이터는 소스 드라이브 IC들(SIC#1~SIC#8)로부터 출력되는 데이터전압의 출력 타이밍, 데이터전압의 극성 등을 제어하기 위한 소스 콘트롤 데이터를 포함한다. 콘트롤 데이터는 게이트 드라이브 IC(GIC)의 동작 타이밍을 제어하기 위한 게이트 콘트롤 데이터를 포함할 수 있다. 이와 다른 방법으로, 타이밍 콘트롤러(TCON)는 외부 Soc부터 입력되는 타이밍 신호들을 이용하여 게이트 드라이브 IC들(GIC)의 동작 타이밍을 제어하기 위한 별도의 게이트 콘트롤 신호들을 발생하고, 그 게이트 콘트롤 신호들을 데이터 배선쌍과 분리된 별도의 게이트 콘트롤 배선(도시하지 않음)을 통해 게이트 드라이브 IC들(GIC)로 전송할 수 있다.
타이밍 콘트롤러(TCON)는 RGB 디지털 비디오 데이터, 콘트롤 데이터 등의 데이터를 실선으로 나타낸 데이터 배선쌍을 통해 동시에 소스 드라이브 IC들(SIC#1~SIC#8)에 직렬로 전송한다. 타이밍 콘트롤러(TCON)는 외부 클럭신호(EXTCLK)를 차신호쌍으로 발생하고, 그 외부 클럭신호(EXTCLK)를 점선으로 나타낸 클럭신호 배선쌍을 통해 하나 이상의 소스 드라이브 IC들(SIC#1~SIC#8)에 전송한다. 외부 클럭신호는 프레임기간 내에서 데이터가 존재하는 구간에 발생되는 노멀 클럭들과, 노멀 클럭보다 주기가 긴 스페셜 코드들(Special code)을 포함한다. 외부 클럭신호(EXTCLK)의 노멀 클럭들과 스페셜 코드들(Special code)은 RGB 디지털 비디오 데이터의 전송 주파수보다 낮은 전송 주파수로 전송된다. 스페셜 코드는 1 프레임기간이 시작되기 직전의 블랭크기간에 발생된다. 스페셜 코드는 노멀 클럭과 다른 주기를 가지며, 그 이후에 데이터가 소스 드라이브 IC들(SIC#1~SIC#8)로 전송된다는 것을 소스 드라이브 IC들(SIC#1~SIC#8)에 알리는 역할을 한다.
외부 클럭신호(EXTCLK)의 노멀 클럭 주파수는 도 2와 같이 1 클럭당 1 개의 서브픽셀(sub-pixel) 데이터가 전송될 때 데이터 전송 주파수의 1/N(N은 RGB 디지털 비디오 데이터의 비트 수) 정도로 낮고, 1 클럭당 1 개의 픽셀(pixel) 데이터가 전송될 때 1/(N*3, 3은 1 픽셀에 포함된 서브픽셀의 개수) 예를 들어, 1 클럭당 10 bit의 서브픽셀 데이터가 전송되면, 외부 클럭신호(EXTCLK)의 노멀 클럭 주파수는 데이터 전송 주파수의 1/10로 낮다. 또한, 1 클럭당 30 bit의 R, G 및 B 서브픽셀 데이터들이 전송되면, 외부 클럭신호(EXTCLK)의 노멀 클럭 주파수는 데이터 전송 주파수의 1/30로 더 낮아지게 된다.
소스 드라이브 IC들(SIC#1~SIC#8)은 2 쌍의 데이터 배선쌍을 통해 타이밍 콘트롤러(TCON)와 점 대 점 형태로 연결된다. 소스 드라이브 IC들(SIC#1~SIC#8) 각각은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 액정표시패널(LCP)의 데이터라인들에 접속될 수 있다.
소스 드라이브 IC들(SIC#1~SIC#8)과 타이밍 콘트롤러(TCON)는 클럭신호 배선쌍을 통해 캐스 캐이드(Cascade) 형태로 연결된다. 소스 드라이브 IC들(SIC#1~SIC#8)은 데이터 배선쌍을 통해 RGB 디지털 비디오 데이터와 콘트롤 데이터를 입력받고, 클럭신호 배선쌍을 통해 외부 클럭신호쌍을 입력받는다. 소스 드라이브 IC들(SIC#1~SIC#8)은 클럭신호 배선쌍을 통해 입력되는 외부 클럭신호쌍을 이웃한 소스 드라이브 IC로 전달한다. 소스 드라이브 IC들(SIC#1~SIC#8)은 외부 클럭신호쌍으로부터 외부 클럭신호(EXTCLK)를 복원하고, 지연 락 루프(Delay Locked loop, 이하 "DLL"이라 함)를 이용하여 외부 클럭신호(Clcok)를 지연하여 RGB 디지털 비디오 데이터의 비트수×2 개의 내부 클럭신호들을 발생한다. 그리고 소스 드라이브 IC들(SIC#1~SIC#8)은 복원된 내부 클럭신호들을 이용하여 RGB 디지털 비디오 데이터와 콘트롤 데이터를 샘플링하고 샘플링한 RGB 디지털 비디오 데이터를 병렬 데이터 체계로 변환한다.
소스 드라이브 IC들(SIC#1~SIC#8)은 데이터 배선쌍을 통해 입력되는 콘트롤 데이터를 코드 맵핑 방식으로 디코딩하여 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 복원한다. 소스 드라이브 IC들(SIC#1~SIC#8)은 소스 콘트롤 데이터에 따라 병렬 체계로 변환된 RGB 디지털 비디오 데이터를 정극성/부극성 아날로그 데이터전압으로 변환하여 액정표시패널(LCP)의 데이터라인들(DL)에 공급한다. 소스 드라이브 IC들(SIC#1~SIC#8)은 게이트 콘트롤 데이터를 게이트 드라이브 IC(GIC) 중 하나 이상에 전송할 수 있다.
게이트 드라이브 IC(GIC)는 TAP 공정을 통해 액정표시패널의 하부 유리기판의 게이트라인들에 연결되거나 GIP(Gate In Panel) 공정으로 액정표시패널(LCP)의 하부 유리기판 상에 직접 형성될 수 있다. 게이트 드라이브 IC(GIC)는 타이밍 콘트롤러(TCON)로부터 공급되거나, 소스 드라이브 IC들(SIC#1~SIC#8)을 통해 공급되는 게이트 콘트롤 데이터에 따라 게이트펄스를 게이트라인들(GL)에 순차적으로 공급한다. 게이트 콘트롤 데이터는 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 쉬프트 클럭신호(Gate Shift Clock : GSC), 게이트 출력 인에이블신호(Gate Output Enable : GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 수평라인을 제어한다. 게이트 쉬프트 클럭신호(GSC)은 게이트 드라이브 IC(GIC) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC(GIC)의 출력 타이밍을 제어한다.
도 3은 소스 드라이브 IC들(SIC#1~SIC#8)의 내부 회로 구성을 보여 주는 블록도이다.
도 3을 참조하면, 소스 드라이브 IC들(SIC#1~SIC#8) 각각은 k(k는 m보다 작은 양의 정수) 개의 데이터라인들(D1~Dk)에 정극성/부극성 데이터 전압들을 공급한다.
소스 드라이브 IC들(SIC#1~SIC#8) 각각은 데이터 샘플링 및 직병렬 변환부(21), 디지털 아날로그 변환기(Digital to Analog Convertor, 이하 "DAC"라 함)(22), 및 출력회로(23) 등을 구비한다.
데이터 샘플링 및 직병렬 변환부(21)는 DLL을 이용하여 내부 클럭신호들을 발생하고 그 내부 클럭신호들에 따라 데이터 배선쌍을 통해 직렬로 입력되는 RGB 디지털 비디오 데이터를 샘플링하고 래치함으로써 병렬 데이터로 변환한다. 또한, 데이터 샘플링 및 직병렬 변환부(21)는 데이터 배선쌍을 통해 입력되는 콘트롤 데이터를 코드 맵핑 방식으로 복원하여 소스 콘트롤 데이터를 발생한다. 극성제어신호(POL)는 데이터라인들(D1~Dm)에 공급되는 정극성/부극성 아날로그 데이터전압의 극성을 지시한다. 소스 출력 인에이블신호(SOE)는 소스 드라이브 IC들(SIC#1~SIC#8)의 출력 타이밍을 제어한다. 콘트롤 데이터에 게이트 콘트롤 데이터가 인코딩된 경우에, 데이터 샘플링 및 직병렬 변환부(21)는 데이터 배선쌍을 통해 입력되는 콘트롤 데이터로부터 게이트 콘트롤 데이터를 복원하여 게이트 드라이브 IC(GIC)에 전송한다. 게이트 콘트롤 데이터는 게이트 스타트 펄스, 게이트 출력 인에이블 신호 등을 포함한다.
DAC(22)는 데이터 샘플링 및 직병렬 변환부(21)로부터의 RGB 디지털 비디오 데이터들을 정극성 감마보상전압(GH)과 부극성 감마보상전압(GL)으로 변환하여 정극성/부극성 아날로그 비디오 데이터전압을 발생한다. 그리고 DAC(22)는 극성제어신호(POL)에 응답하여 정극성/부극성 아날로그 비디오 데이터전압의 극성을 반전시킨다.
출력회로(23)는 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 차지쉐어전압(Charge share voltage)이나 공통전압(Vcom)을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 출력회로(23)는 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 정극성/부극성 아날로그 비디오 데이전압을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 차지쉐어전압은 정극성 전압이 공급되는 데이터라인과 부극성 전압이 공급되는 데이터라인이 단락될 때 발생되며, 그 정극성 전압과 부극성 전압의 평균 전압 레벨을 갖는다.
도 4는 데이터 샘플링 및 직병렬 변환부(21)를 상세히 보여 주는 도면이다.
도 4를 참조하면, 데이터 샘플링 및 직병렬 변환부(21)는 제1 DLL(37), 제2 DLL(39), 위상 검출기(44), 데이터 정렬부(45), 제3 DLL(32), 정전기(Electrostatic Discharge, 이하, "ESD") 검출기(33), 및 스페셜 코드 검출기(34)를 구비한다.
제1 DLL(37)은 디스큐(Deskew) DLL로서, 클럭 배선쌍과 OTA(Operational transconductance amplifier, 35)를 통해 외부 클럭신호(EXTCLK)를 입력 받고 또한, 선형 등화기(Linear equalizer, 42)와 OTA(43)를 포함한 전치 증폭기를 통해 데이터(43)를 입력받는다. OTA(35, 43)는 차동 신호쌍을 증폭하여 높은 전압의 외부 클럭신호(EXTCLK)를 복원한다. 제1 DLL(37)은 외부 클럭신호(Clok)의 위상을 지연시켜 도 5와 같이 데이터의 라이징 에지와 동기되는 기준 내부 클럭(C0)을 발생한다. 따라서, 제1 DLL(37)은 데이터와 기준 내부 클럭(C0)을 동기시킴으로써 데이터 전송채널과 클럭 신호 전송 채널 상에서 발생한 스큐(skew)를 보정한다. 제1 DLL(37)로부터 출력된 기준 내부 클럭(C0)과 데이터의 라이징 에지를 동기시키기 위하여, 데이터도 외부 클럭(EXTCLK)과 같은 형태로 발생되어야 한다. 이를 위하여, 타이밍 콘트롤러(TCON)는 콘트롤/비디오 데이터를 전송하기 전에 클럭과 동일한 파형의 프리엠블(Preamble) 신호를 데이터 배선쌍을 통해 전송한다. 도 5에 도시된 데이터는 프리엠블 신호이다. 제1 DLL(37)은 데이터와 클럭의 위상 고정 동작이 완료된 후에, 외부 클럭신호(EXTCLK)을 지연시키는 코드를 고정시킨다. LDO(Low Drop-Out) 레귤레이터(36)는 제1 DLL(37)의 구동 전원을 발생하고, 그 구동 전원의 노이즈를 제거하여 제1 DLL(37)의 동작을 안정화시킨다.
제2 DLL(39)은 멀티페이즈 DLL(Multi-phase DLL)로서, 데이터(프리엠블신호)와 클럭의 동기여부를 알려 주는 위상 고정 신호(Deskew_LOCK)과 기준 내부 클럭(C0)을 입력받는다. 제2 DLL(39)은 제1 DLL(37)로부터 입력된 기준 내부 클럭(C0)를 지연시켜 기준 내부 클럭(C0)의 한 주기 내에서 균일하게 N(N은 데이터의 비트 수 × 2) 등분된 제1 내지 제20 내부 클럭신호(MC1~MC20)를 발생한다. 이하에서, N을 20으로 가정하여 설명하기로 한다. 기준 내부 클럭(C0)으로부터 20 번째로 지연된 제20 내부 클럭신호(MC20)의 라이징 에지는 기준 내부 클럭(C0)의 라이징 에지와 동기된다. 제2 DLL(39)은 기준 내부 클럭(C0)의 라이징 에지와 제20 내부 클럭신호(MC20)의 라이징 에지를 동기시키기 위하여 제20 내부 클럭신호(MC20)를 피드백 입력 받는다. 제2 DLL(39)로부터 발생되는 내부 클럭신호들(MC1~MC20)은 클럭 버퍼(41)를 통해 외부의 다른 회로로 출력될 수 있다.
위상 검출기(44)는 제2 DLL(39)로부터 발생된 제1 내지 제20 내부 클럭신호(MC1~MC20)과 OTA(43)를 통해 증폭된 데이터를 입력 받는다. 위상 검출기(44)는 도 7과 같이 제1 내지 제20 내부 클럭신호(MC1~MC20) 중에서 데이터의 센터와 동기되는 홀수 번째 클럭신호(MC1, MC3,...MC19)를 기준으로 데이터를 샘플링하고 데이터들의 에지에 동기되는 짝수 번째 클럭신호(MC2, MC4,...MC20)를 기준으로 데이터의 에지 정보를 검출한다. 에지 정보는 데이터와 외부 클럭신호(EXTCLK) 간의 위상차를 보상하는데 사용된다. 위상 검출기(44)는 공지된 Alexander PD(Phase detector)로 구현될 수 있으며, 내부 클럭신호들(MC1~MC20)과 데이터를 입력 받는 플립 플롭을 이용하여 데이터를 샘플링할 수 있다.
제2 DLL(39)로부터 순차적으로 지연된 내부 클럭신호들(MC1~MC20)을 기준으로 데이터가 샘플링되면, 데이터 정렬부(45)에 입력되는 직렬 데이터들은 내부 클럭신호들 간의 시간차만큼 순차적으로 위상이 지연된다. 데이터 정렬부(45)는 도 8과 같이 위상 검출기(44)로부터 입력된 직렬 입력 데이터를 래치하여 병렬 데이터로 변환하여 DAC(22)로 출력한다.
제3 DLL(32)은 도 9 및 도 10과 같이 외부 클럭신호(EXTCLK)을 입력 받아, 그 외부 클럭신호(EXTCLK)를 순차적으로 지연시켜 외부 클럭신호(EXTCLK)의 한 주기 내에서 균일하게 M(M은 데이터의 비트수) 등분된 제1 내지 제10 내부 클럭신호(C1~C10)를 발생한다. 이하에서, M을 10으로 가정하여 설명하기로 한다. 외부 클럭신호(EXTCLK)로부터 10 번째로 지연된 제10 내부 클럭신호(C10)의 라이징 에지는 외부 클럭신호(EXTCLK)의 라이징 에지와 동기된다. 제3 DLL(32)은 외부 클럭신호(EXTCLK)의 라이징 에지와 제10 내부 클럭신호(C10)의 라이징 에지를 동기시키기 위하여 제10 내부 클럭신호(C10)를 피드백 입력 받고, 외부 클럭신호(EXTCLK)의 라이징 에지와 제10 내부 클럭신호(C10)의 라이징 에지가 동기될 때 위상 고정을 알리는 락 신호(Phase_Lock)를 하이 논리로 발생한다. 제3 DLL(32)은 제2 DLL(39)와 공통의 회로들을 공유하여 제2 DLL(39)과 통합될 수 있다.
ESD 검출기(33)는 외부 클럭신호(EXTCLK)와 제3 DLL(32)에 의해 발생된 제1 내지 제10 내부 클럭신호(C1~C10)을 입력받는다. ESD 검출기(33)는 도 9와 같이 하모닉 락 검출기(Harmonic Lock Detector, 92), 트랜지션 검출기(93), 인버터(94), 및 AND 게이트(95)를 이용하여 ESD로 인한 외부 클럭신호(EXTCLK)의 노이즈 구간을 검출한다. 하모닉 락 검출기(92)는 제3 DLL(32)로부터 입력된 제1 내지 제10 내부 클럭신호(C1~C10)을 입력으로 하여 외부 클럭신호(EXTCLK)를 샘플링한다. 외부 클럭신호(EXTCLK)의 1 주기(T) 내에서 외부 클럭신호(EXTCLK)와 내부 클럭신호들(C1~C10)의 위상이 고정(lock)되었을 때, 하모닉 락 검출기(92)은 도 11과 같이 외부 클럭신호(EXTCLK)의 1T 내에서 외부 클럭신호(EXTCLK)의 트랜지션 발생위치를 1개 또는 2개 검출할 수 있다. 외부 클럭신호(EXTCLK)의 1T 내에서 트랜지션 위치가 도 12와 같이 3개 이상이 되면, 하모닉 락 검출기(92)는 1.5T 이상에서 외부 클럭신호(EXTCLK)와 내부 클럭신호들(C1~C10)의 위상이 고정되었음을 알 수 있고 외부 클럭신호(EXTCLK)의 1 주기 내에서 트랜지션이 없으면 0.5T 이하에서 외부 클럭신호(EXTCLK)와 내부 클럭신호(C1~C10)의 위상이 고정이 되었음을 알 수 있다. 하모닉 락 검출기(92)는 내부 클럭신호(C1~C10)가 외부 클럭신호(EXTCLK)의 1T 내에 위상이 고정되었을 경우에 로우논리 신호 "0"의 락 신호(H_Lock)를 출력한다.
트랜지션 검출기(93)는 제1 내지 제10 내부 클럭신호들(C1~C10)으로 외부 클럭신호(EXTCLK)를 샘플링하고 외부 클럭신호(EXTCLK)의 1T 내에서 하나 이상의 트랜지션이 발생될 때 하이 논리 "1"의 락 신호(T_Lock)를 출력한다. 그리고 트랜지션 검출기(93)는 외부 클럭신호(EXTCLK)의 1T 내에서 모두 0이나 1이 검출될 때 락 신호(T_Lock)를 로우 논리로 반전시킨다.
인버터(94)는 하모닉 락 검출기(92)로부터 입력된 락 신호(H_Lock)를 반전시켜 AND 게이트(95)로 출력한다. AND 게이트(95)는 제3 DLL(32), 하모닉 락 검출기(92), 및 트랜지션 검출기(93)로부 입력되는 락 신호들(Phase_Lock, H_Lock, T_Lock)의 논리곱(AND) 연산 결과를 최종 위상 고정 락(LOCKE) 신호로서 출력한다. AND 게이트(95)의 출력(LOCKE)은 제3 DLL(32)의 리셋단자에 입력된다.
외부 클럭신호(EXTCLK)가 정상적으로 발생될 때, 도 9에서, Phase_Lock은 하이 논리 "1", H_Lock은 로우 논리 "0", T_Lock은 하이 논리 "1"로 발생된다. 따라서, 정상 상태에서 AND 게이트(95)의 출력은 하이 논리로 발생된다. 이에 비하여, ESD의 영향으로 Phase_Lock이나 T_Lock이 로우 논리로, 혹은 H_Lock이 하이 로우 논리로 발생되면, AND 게이트(95)의 출력(LOCKE)이 로우 논리로 발생되고, 이 때, 제3 DLL(32)은 초기화(reset)되어 외부 클럭신호(EXTCLK)와 내부 클럭신호들(C1~C10)의 위상을 고정시킨다.
스페셜 코드 검출기(34)는 하나의 D 플립 플롭으로 구현될 수 있다. D 플립 플롭의 입력단자(D)에는 외부 클럭신호(EXTCLK)가 입력되고, D 플립 플롭의 클럭 단자에는 3T/4 만큼 지연된 외부 클럭신호(EXTCLK)가 입력된다. D 플립 플롭은 외부 클럭신호(EXTCLK)를 지연된 외부 클럭신호(EXTCLK+3T/4)의 라이징 에지에 샘플링하여 그 샘플링 결과를 출력한다. 스페셜 코드의 하이 로직 기간(또는 펄스폭 기간)은 도 14와 같이 외부 클럭신호(EXTCLK)의 노멀 클럭의 주기(T)보다 1.5 배 이상 길다. 따라서, 스페셜 코드가 입력되면 D 플립 플롭은 2 T 이상의 2T 이상의 하이로직으로 스페셜 코드 검출신호(SCDE)를 출력한다. 스페셜 코드 검출신호(SCDE)는 제1 및 제2 DLL(37, 39)의 리셋 단자에 입력된다. 따라서, 스페셜 코드가 검출되면, 제1 및 제2 DLL(37, 39)는 초기화(reset)된다.
도 15는 데이터 샘플링 및 직병렬 변환부(21)의 실험 결과를 보여 주는 파형도이다. 도 15에서 EXT_DATA1과 EXT_DATA2는 타이밍 콘트롤러(TCON)로부터 발생되는 테스트 데이터이며, EXT_CLK1과 EXT_CLK2는 타이밍 콘트롤러(TCON)로부터 발생되는 외부 클럭신호(EXTCLK)이다. RX1_OUT[1]~RX1_OUT[10]는 EXT_DATA1과 EXT_CLK1을 데이터 샘플링 및 직병렬 변환부(21)에 입력할 때, 데이터 정렬부(45)의 출력을 나타낸다. RX2_OUT[1]~RX2_OUT[10]는 EXT_DATA2와 EXT_CLK2를 데이터 샘플링 및 직병렬 변환부(21)에 입력할 때, 데이터 정렬부(45)의 출력을 나타낸다. 도 15의 실험 결과에서 알 수 있듯이, 데이터 샘플링 및 직병렬 변환부(21)는 2 가지 테스트 데이터를 완벽히 복원할 수 있다.
데이터 샘플링 및 직병렬 변환부(21)는 콘트롤 데이터 복원부(46)를 더 구비한다. 콘트롤 데이터 복원부(46)는 도 17 및 도 18과 같은 코드 맵핑 테이블을 저장하고, 그 코드 맵핑 테이블에서 정의된 시간 정보에 기초하여 데이터 배선쌍을 통해 입력된 콘트롤 데이터를 복원한다.
데이터 샘플링 및 직병렬 변환부(21)는 클럭 송신부(31)를 더 구비한다. 클럭 송신부(31)는 외부 클럭신호(EXTCLK)를 낮은 전압의 차신호쌍으로 변환하여 이웃한 다른 소스 드라이브 IC로 전송한다.
도 16은 데이터 배선쌍을 통해 전송되는 콘트롤 데이터의 패킷 구성 예를 보여 주는 파형도이다. 도 17 및 도 18은 콘트롤 데이터의 코드 맵핑 테이블의 일예를 보여 주는 도면들이다.
도 16 내지 도 18을 참조하면, 콘트롤 데이터 패킷은 콘트롤 스타트 데이터(CTR_Start), 제1 및 제2 SOE 스타트 데이터(SOE_Start1, SOE_Start2), 제1 및 제2 SOE 폭 데이터(SOE Width1, SOE Width2), 제1 및 제2 옵션 콘트롤 데이터(CRT1, CTR2) 등을 포함한다.
콘트롤 스타트 데이터(CTR_Start)는 콘트롤 데이터 패킷의 시작을 알려 주는 식별 코드로써, RGB 디지털 비디오 데이터의 시작을 알려주는 데이터 스타트 데이터(DATA Start)와 다른 코드 값으로 발생된다. 예컨대, 콘트롤 스타트 데이터(CTR_Start)는 도 17과 같이 '101010'으로 발생되는 반면에, 데이터 스타트 데이터(DATA Start)는 '010101'과 같이 발생될 수 있다. 데이터 스타트(DATA Start) 이전의 블랭크 기간 동안, 데이터 배선쌍을 통해 액정표시패널(LCP)에 표시되지 않는 더미 데이터가 전송될 수 있다. 더미 데이터는 콘트롤 데이터에서 정의되지 않은 추가 콘트롤 정보를 포함한 콘트롤 데이터 패킷으로 대신될 수 있다. 즉, 콘트롤 데이터 패킷은 도 16 내지 도 18에 한정되는 것이 아니라 확장 가능하다.
제1 및 제2 SOE 스타트 데이터(SOE_Start1, SOE_Start2)는 콘트롤 스타트 데이터(CTR_Start)가 수신된 시점으로부터 소스 출력 인에이블신호(SOE)의 라이징 시점까지의 외부 클럭신호(EXTCLK)의 개수를 정의한다. 콘트롤 데이터 복원부(46)는 스페셜 코드 이후에 제1 및 제2 SOE 스타트 데이터(SOE_Start1, SOE_Start2) 각각 10 bits 중에서 먼저 입력되는 하위 비트(LSB) 6 bits 씩, 총 12 bits × 외부 클럭신호(EXTCLK) 시간 만큼 경과된 시점에 라이징되도록 소스 출력 인에이블 신호(SOE)의 펄스를 발생한다. 따라서, 소스 출력 인에이블신호(SOE)의 라이징 시점은 제1 및 제2 SOE 스타트 데이터(SOE_Start1, SOE_Start2) 값에 따라 조정 가능하다.
제1 및 제2 SOE 폭 데이터(SOE Width1, SOE Width2)은 소스 출력 인에이블신호(SOE)의 펄스에서 하이논리 기간(또는 High logic duration time)을 정의한다. 콘트롤 데이터 복원부(46)는 소스 출력 인에이블 신호(SOE)의 라이징 시점 이후에 제1 및 제2 SOE 폭 데이터(SOE Width1, SOE Width2) 각각 10 bits 중 먼저 입력되는 하위 비트(LSB) 6 bits 씩, 총 12 bist × 외부 클럭신호(EXTCLK) 시간 만큼 소스 출력 인에이블 신호(SOE)의 펄스를 하이논리로 발생한 후에 로우논리로 반전시킨다. 따라서, 소스 출력 인에이블신호(SOE)의 하이논리 지속 시간은 제1 및 제2 SOE 폭 데이터(SOE Width1, SOE Width2) 값에 따라 조정 가능하다.
제1 및 제2 옵션 콘트롤 데이터(CRT1, CTR2)는 소스 출력 인에이블신호(SOE) 이외에 소스 드라이브 IC들(SIC#1~SIC#8)의 제어에 필요한 제어신호들의 정보를 포함할 수 있다. 제1 및 제2 옵션 콘트롤 데이터(CRT1, CTR2)에는 극성제어신호(POL), 차지쉐어(MODE) 온/오프(On/Off), 수평 극성 반전주기(H2DOT), 소스 드라이브 IC들(SIC#1~SIC#8)의 옵셋 보정, 소스 드라이브 IC들(SIC#1~SIC#8)의 출력 파워, 소스 드라이브 IC들(SIC#1~SIC#8)의 채널 선택, 게이트 스타트 펄스(GSP) 등의 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 정의한다. 화질 개선을 위하여 매 수평기간 마다 소스 출력 인에이블신호(SOE)의 라이징 시점, 펄스폭 등이 달라지거나 온/오프될 수 있다. 콘트롤 데이터 복원부(46)는 SOE 스타트 데이터(SOE_Start1, SOE_Start2), SOE 폭 데이터(SOE Width1, SOE Width2), 및 제1 옵션 콘트롤 데이터(CRT1)의 정보를 이용하여 소스 출력 인에이블 신호(SOE)의 라이징 시점, 펄스폭, 펄스 온/오프 등을 조정한다. 극성 반전주기(H2DOT)는 소스 드라이브 IC들(SIC#1~SIC#8)로부터 동시에 출력되는 데이터 전압들의 수평 극성 반전주기를 수평 1 도트 또는 수평 2 도트로 선택하는 옵션신호이다.
데이터 샘플링 및 직병렬 변환부(21)는 매조리티 보터(Majority Voter, 40)과 유한 스테이티 머신(Finite State Machine, 이하 "FSM"이라 함 38)을 더 포함할 수 있다.
위상 검출기(44), 매조리티 보터(40), FSM(38), 제1 DLL(37), 및 제2 DLL(39)로 구성되는 온도 보상 루프(Loop)는 온도 변화에 의한 데이터와 외부 클럭신호(EXTCLK) 사이의 시간차를 보상한다. 매조리티 보터(40)와 FSM(38)은 데이터나 외부 클럭신호(EXTCLK)에 혼입되는 노이즈의 영향을 적게 받고 루프를 안정화 하기 위해 사용된다.
도 19는 매조리티 보터(40)의 칩 구성을 입/출력 신호를 보여 주는 도면이다. 도 20은 FSM(38)의 입/출력 신호를 보여 주는 도면이다. 도 21은 FSM(38)의 카운트 동작 예를 보여 주는 도면이다. 도 22는 매조리티 보터(40)와 FSM(38)의 동작 예를 보여 주는 파형도이다.
도 19 내지 도 22를 참조하면, 위상 검출기(44)로 사용되는 Alexander PD는 bang bang PD 이므로 출력 위상이 고정되면 UP<9:0>, DN<9:0>을 주기적으로 반복 출력한다. 매조리티 보터(40)는 위상 검출기(44)로부터 입력된 UP 10bit 와 DN 10bit를 입력으로 하여 UP의 개수가 많은지 혹은, DN의 개수가 많은지를 판별하여 최종 UP 혹은 DN 을 출력한다. FSM(38)은 매조리티 보터(40)로부터 Major_UP, Major_DN 신호를 입력 받아 도 21과 같이 카운터(Counter)를 UP 혹은 DOWN 시키는 동작을 한다.
제1 DLL(37)의 디스큐(deskew) 동작이 완료되면, 제1 DLL(37)의 딜레이 라인의 딜레이값은 고정되며, 도 22의 (a)와 같이 제2 DLL(39)의 출력 중 홀수 번째 내부 클럭신호들(MC1, MC3...MC19)은 데이터의 센터에 동기되고 짝수 번째 내부 클럭신호들(MC2, MC4...MC20)은 데이터의 에지에 동기된다. 소스 드라이브 IC(SIC#1~SIC#8)의 칩 내부 온도 변화에 의해 도 22의 (b)와 같이 데이터의 지연(delay)이 t1 만큼 증가되고 외부 클럭신호(EXTCLK)의 지연에 변화가 없는 경우에, 위상 검출기(44)는 UP 출력을 발생한다. FSM(38)은 도 22의 (b)와 같은 경우에, 업 카운트를 진행하여 제1 DLL(37)의 클럭 지연값을 t1 만큼 증가시킨다. 도 22의 (c)와 같이, 소스 드라이브 IC(SIC#1~SIC#8)의 칩 내부 온도 변화에 의해 데이터의 지연이 t1 만큼 감소되고 외부 클럭신호(EXTCLK)의 지연에 변화가 없는 경우에, 위상 검출기(44)는 DN 출력을 발생한다. FSM(38)은 도 22의 (c)와 같은 경우에, 다운 카운트를 진행하여 제1 DLL(37)의 클럭 지연값을 t1 만큼 감소시킨다. 도 22의 (d)를 참조하면, 하나의 외부 클럭신호(EXTCLK)에 10개의 bit가 포함되므로 위상 검출기(44)는 UP 10bit, DN 10bit을 출력한다. 예를 들어, 제2 및 제3 내부 클럭신호(MC2, MC3) 사이에 데이터의 에지가 위치하면 UP<1>은 하이논리가 되고 에지가 없으면 로우 논리가 된다. 그리고 제1 및 제2 내부 클럭신호(MC1, MC2) 사이에 데이터의 에지가 위치하면 DN<1>은 하이논리가 되고 에지가 없으면 로우 논리가 된다. 마찬가지로, UP<10:1>과 DN<10:1>은 각각 하이 논리 또는 로우 논리 값을 갖게 되므로, 외부 클럭신호(EXTCLK)의 한 주기 안에 UP의 개수가 많은지 DN의 개수가 많은지를 비교하여 루프 방향을 UP으로 할지 DN으로 할지 결정해 주어야 한다. 따라서, 매조리티 보터(40)를 사용하여 최종 UP 혹은 DN을 결정하고 FSM(38)의 출력을 이용하여 제1 DLL(37)의 지연값을 증가 혹은 감소시킨다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
TCON : 타이밍 콘트롤러 SIC : 소스 드라이브 IC
GIC : 게이트 드라이브 IC 21 : 데이터 샘플링 및 직병렬 변환부
22 : 디지털 아날로그 변환기(DAC) 23 : 출력회로
31 : 클럭 송신부 32 : 제3 DLL
33 : ESD 검출기 34 : 스페셜 코드 검출기
37 : 제1 DLL 39 : 제2 DLL
38 : 유한 스테이티 머신(Finite State Machine, FSM)
40 : 매조리티 보터(Majority Voter)
46 : 콘트롤 데이터 복원부

Claims (7)

  1. 데이터와 외부 클럭신호 각각을 차신호쌍으로 출력하는 타이밍 콘트롤러;
    상기 외부 클럭신호보다 높은 주파수의 내부 클럭신호들을 발생하고 상기 내부 클럭신호들에 맞추어 상기 데이터를 샘플링하며, 상기 외부 클럭신호의 노이즈 구간을 검출하는 하나 이상의 소스 드라이브 IC들;
    상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들을 점 대 점(point to point) 형태로 직렬로 연결하여 상기 데이터를 상기 소스 드라이브 IC들에 직렬 전송하는 데이터 배선쌍; 및
    상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들을 캐스캐이드 형태로 연결하여 상기 외부 클럭신호를 상기 소스 드라이브 IC들에 전송하는 클럭신호 배선쌍을 구비하고,
    상기 외부 클럭신호는 상기 데이터의 전송 주파수보다 낮은 주파수의 노멀 클럭과, 상기 노멀 클럭의 주기보다 긴 주기를 갖는 스페셜 코드를 포함하고,
    상기 스페셜 코드는 상기 데이터가 상기 소스 드라이브 IC들에 전송됨을 알리기 위해 상기 데이터에 앞서 상기 소스 드라이브 IC들로 전송되는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 소스 드라이브 IC들 각각은,
    지연 락 루프(DLL)를 이용하여 상기 외부 클럭신호를 지연시켜 다수의 내부 클럭신호들을 발생하고, 상기 내부 클럭신호들을 이용하여 상기 데이터를 샘플링하고 상기 데이터를 병렬 데이터로 변환하는 데이터 샘플링 및 직병렬 변환부를 구비하는 액정표시장치.
  3. 제 2 항에 있어서,
    상기 데이터는 R 데이터, G 데이터 및 B 데이터를 포함한 비디오 데이터와, 상기 소스 드라이브 IC들의 동작을 제어하기 위한 콘트롤 정보를 포함한 콘트롤 데이터를 포함하고,
    상기 데이터 샘플링 및 직병렬 변환부는,
    상기 콘트롤 정보를 복원하여 상기 소스 드라이브 IC의 출력 타이밍을 제어하기 위한 소스 출력 인에이블 신호와, 상기 소스 드라이브 IC로부터 출력되는 데이터전압의 극성을 제어하는 극성제어신호를 발생하는 액정표시장치.
  4. 제 2 항에 있어서,
    상기 데이터 샘플링 및 직병렬 변환부는,
    상기 외부 클럭신호를 지연시켜 상기 데이터와 동기되는 기준 내부 클럭을 발생하는 제1 DLL;
    상기 기준 내부 클럭을 지연시켜 상기 기준 내부 클럭의 한 주기 내에서 N(N은 데이터의 비트 수 × 2) 등분된 내부 클럭신호들을 발생하는 제2 DLL;
    상기 내부 클럭신호들 중에서 상기 데이터의 센터와 동기되는 클럭들을 이용하여 상기 데이터를 샘플링하고 상기 데이터들의 에지에 동기되는 클럭들을 이용하여 상기 데이터의 에지 정보를 검출하는 위상 검출기;
    상기 위상 검출기로부터 입력되는 상기 데이터들을 병렬 데이터로 변환하는 데이터 정렬부;
    상기 외부 클럭신호를 지연시켜 외부 클럭신호의 한 주기 내에서 균일하게 M(M은 데이터의 비트 수) 등분된 내부 클럭신호들을 발생하는 제3 DLL; 및
    상기 외부 클럭신호를 제3 DLL로부터 입력된 상기 내부 클럭신호들을 이용하여 상기 외부 클럭신호를 샘플링하여 상기 데이터의 트랜지션 정보를 검출하고, 상기 데이터의 트랜지션 정보에 기초하여 상기 외부 클럭신호의 노이즈 구간을 검출하는 ESD 검출기를 구비하고,
    상기 외부 클럭신호의 노이즈 구간이 검출될 때 상기 ESD 검출기는 상기 제3 DLL를 초기화시키는 액정표시장치.
  5. 제 4 항에 있어서,
    상기 제3 DLL은 상기 외부 클럭신호의 라이징 에지와 상기 내부 클럭신호들 중 마지막 클럭의 라이징 에지가 동기될 때 하이논리의 락 신호(Phase_Lock)를 출력하는 액정표시장치.
  6. 제 5 항에 있어서,
    상기 ESD 검출기는,
    상기 제3 DLL로부터 입력된 상기 내부 클럭신호들을 이용하여 상기 외부 클럭신호를 샘플링하여 상기 외부 클럭신호가 정상 주기로 발생될 때 로우논리 신호 의 락 신호(H_Lock)를 출력하는 하모닉 락 검출기;
    상기 제3 DLL로부터 입력된 상기 내부 클럭신호들을 이용하여 상기 외부 클럭신호를 샘플링하고 상기 외부 클럭신호의 1 주기 내에서 하나 이상의 트랜지션이 발생될 때 하이 논리의 락 신호(T_Lock)를 출력하는 트랜지션 검출기;
    상기 하모닉 락 검출기로부터 입력된 락 신호를 반전시키는 인버터;
    상기 제3 DLL, 상기 하모닉 락 검출기, 및 상기 트랜지션 검출기로부터 입력되는 락 신호들(Phase_Lock, H_Lock, T_Lock)의 논리곱(AND) 연산 결과를 상기 제3 DLL의 초기화 제어신호로서 출력하는 AND 게이트를 구비하는 액정표시장치.
  7. 제 4 항에 있어서,
    상기 데이터 샘플링 및 직병렬 변환부는,
    상기 위상 검출기와 상기 제1 DLL 사이에 접속된 매조리티 보터와 FSM(Finite State Machine)을 이용하여 상기 제1 DLL의 지연값을 상기 데이터와 상기 외부 클럭신호 사이의 시간차에 따라 조정하는 온도 보상 루프를 더 구비하는 액정표시장치.
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