KR20150125145A - 표시장치 - Google Patents

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Abstract

본 발명에 의한 표시장치는 전원전압이 입력될 때에 타이밍 콘트롤러와의 통신준비를 확인하는 제1 및 제2 데이터 구동부, 제1 및 제2 데이터구동부가 모두 타이밍 콘트롤러와 통신준비가 완료되었을 때에 디피엠 신호를 출력하는 동기화부 및 동기화부에서 출력한 디피엠 신호(DPM)에 응답하여 제1 및 제2 데이터 구동부에 고전위 전압을 제공하는 파워모듈을 포함한다.

Description

표시장치{Display Device}
본 발명은 소스 드라이브 IC의 오동작으로 인해서 번트(burnt) 현상이 발생하는 것을 방지할 수 있는 표시장치에 관한 것이다.
표시장치는 표시패널의 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 집적회로(Integrated Circuit 이하, "IC"라 함), 표시패널의 게이트라인들에 게이트펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 다수의 게이트 드라이브 IC, 및 드라이브 IC들을 제어하기 위한 타이밍 콘트롤러 등을 구비한다.
타이밍 콘트롤러는 mini LVDS(Low Voltage Differential Signaling)와 같은 인터페이스를 통해 디지털 비디오 데이터와, 디지털 비디오 데이터의 샘플링을 위한 클럭, 소스 드라이브 IC들의 동작을 제어하기 위한 제어신호 등을 소스 드라이브 IC들에 공급한다. 소스 드라이브 IC들은 타이밍 콘트롤러로부터 입력되는 디지털 비디오 데이터를 아날로그 데이터전압으로 변환하여 데이터라인들에 공급한다.
mini LVDS(Low Voltage Differential Signaling) 인터페이스를 통해 타이밍 콘트롤러와 소스 드라이브 IC들을 멀티 드롭(Multi Drop) 방식으로 연결하는 경우에, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 R 데이터 전송 배선, G 데이터 전송배선, B 데이터 전송배선, 소스 드라이브 IC들의 출력 및 극성변환 동작의 동작 타이밍 등을 제어하기 위한 제어배선들, 클럭 전송배선들을 포함한 많은 배선들이 필요하다. mini-LVDS 인터페이스 방식에서 RGB 데이터 전송의 예를 들면, RGB 디지털 비디오 데이터와 클럭 각각을 차신호(differential signal) 쌍으로 전송하므로 기수 데이터와 우수 데이터를 동시에 전송하는 경우에 타이밍 콘트롤러와 소스 드라이브 IC들 사이에는 RGB 데이터 전송을 위하여 최소 14개의 배선들이 필요하다. RGB 데이터가 10bit 데이터이면 18 개의 배선들이 필요하다. 따라서, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 실장된 소스 인쇄회로보드(Printed Circuit Board, PCB)에는 많은 배선들이 형성되어야 하므로 폭을 줄이기가 어렵다.
본원 출원인은 타이밍 콘트롤러와 소스 드라이브 IC들을 점 대 점(point to point) 방식으로 연결하여 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 배선 수를 최소화하고 신호전송을 안정화하기 위한 새로운 신호 전송 프로토콜(이하 "EPI 인터페이스 프로토콜"라 함)을 대한민국 특허출원 10-2008-0127458(2008-12-15), 미국 출원 12/543,996(2009-08-19), 대한민국 특허출원 10-2008-0127456(2008-12-15), 미국 출원 12/461,652(2009-08-19), 대한민국 특허출원 10-2008-0132466(2008-12-23), 미국 출원 12/537,341(2009-08-07) 등에서 제안한 바 있다.
EPI 인터페이스 프로토콜은 아래의 (1) 내지 (3)의 인터페이스 규정을 만족한다.
(1) 타이밍 콘트롤러의 송신단과 소스 드라이브 IC들의 수신단 사이에 배선 공유없이 데이터 배선쌍을 경유하여 타이밍 콘트롤러의 송신단과 소스 드라이브 IC들의 수신단을 점 대 점 방식으로 연결한다.
(2) 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 별도의 클럭 배선쌍을 연결하지 않는다. 타이밍 콘트롤러는 데이터 배선쌍을 통해 클럭신호와 함께 비디오 데이터 및 콘트롤 데이터를 소스 드라이브 IC들로 전송한다.
(3) 소스 드라이브 IC들 각각에 CDR(Clok and Data Recovery)을 위한 클럭 복원회로가 내장되어 있다. 타이밍 콘트롤러는 클럭 복원회로의 출력 위상과 주파수가 고정(lock)될 수 있도록 클럭 트레이닝 패턴(clock training pattern 또는 preamble) 신호를 소스 드라이브 IC들에 전송한다. 소스 드라이브 IC들에 내장된 클럭 복원회로는 데이터 배선쌍을 통해 입력되는 클럭 트레이닝 패턴 신호와 클럭신호가 입력되면 내부 클럭을 발생한다.
소스 드라이브 IC들은 내부 클럭의 위상과 주파수가 고정되면 출력 안정 상태를 지시하는 하이 로직 레벨(High logic level)의 락 신호(Lock signal, LOCK)를 타이밍 콘트롤러에 피드백(Feedback) 입력한다. 락 신호(LOCK)는 타이밍 콘트롤러와 마지막 소스 드라이브 IC에 연결된 락 피드백 신호 배선을 통해 타이밍 콘트롤러에 피드백 입력된다.
EPI 인터페이스 프로토콜에서, 전술한 바와 같이 타이밍 콘트롤러는 콘트롤 데이터와 입력 영상의 비디오 데이터를 전송하기 전에 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들로 전송한다. 소스 드라이브 IC의 클럭 복원회로는 클럭 트레이닝 패턴 신호를 기준으로 내부 클럭을 출력하여 클럭을 복원하면서 클럭 트레이닝(Clock training) 동작을 수행하고 그 내부 클럭의 위상과 주파수가 안정되게 고정되면, 타이밍 콘트롤러와의 데이터 링크를 확립한다. 타이밍 콘트롤러와의 데이터 링크를 확립한 소스 드라이브 IC는 후단의 소스 드라이브 IC로 락 신호를 전달한다. 그리고, 타이밍 콘트롤러는 마지막 단의 소스 드라이브 IC로부터 수신된 락 신호에 응답하여 콘트롤 데이터와 비디오 데이터를 소스 드라이브 IC들로 전송하기 시작한다.
이러한 과정에서, 소스 드라이브 IC가 상태이상이거나 오동작으로 인해서 후단의 소스 드라이브 IC로 락 신호를 전달하지 못하는 경우가 발생하기도 한다. 이때에는 최종적으로 타이밍 콘트롤러에 락 신호가 전달되지 못하고, 타이밍 콘트롤러가 소스 드라이브 IC들로 데이터전압을 제공하지도 못한다.
근래에는 대면적의 패널에 데이터전압을 제공하는 과정에서 소스 드라이브 IC와 데이터라인 간의 거리에 따라서 데이터전압이 강하되는 현상을 보완하기 위해서 데이터라인의 양단에서 동시에 데이터전압을 제공하는 방식이 이용되기도 한다. 즉, 데이터라인들의 일측에는 제1 소스 드라이브 IC들을 연결되고, 데이터라인들의 타측에는 제2 소스 드라이브 IC들이 연결되어서, 제1 및 제2 소스 드라이브 IC들은 데이터라인들 각각에 데이터 전압을 제공한다. 이때, EPI 프로토콜 인터페이스 방식에서는 제1 및 제2 소스 드라이브 IC들 중에서 타이밍 콘트롤러와 데이터링크를 확립하지 못한 소스 드라이브 IC는 데이터라인에 데이터전압을 제공하지 못한다. 반면에 오동작이 발생하지 않은 소스 드라이브 IC는 데이터라인의 반대편에서 데이터전압을 제공한다. 결과적으로, 데이터라인은 일단에 형성된 소스 드라이브 IC로부터 데이터전압을 제공받기 때문에, 데이터라인을 통해서 타단에 형성된 소스 드라이브 IC로 싱크전류(Sink Current)가 형성되면서 동작하지 않는 소스 드라이브 IC에 번트(burnt) 현상이 발생하기도 한다.
본 발명은 소스 드라이브 IC의 일부 오동작으로 인해서 데이터라인을 통해서 전달받는 데이터전압으로 인해서 발생하는 불량을 개선하기 위한 표시장치에 관한 것이다.
본 발명에 의한 표시장치는 전원전압이 입력될 때에 타이밍 콘트롤러와의 통신준비를 확인하는 제1 및 제2 데이터 구동부, 제1 및 제2 데이터구동부가 모두 타이밍 콘트롤러와 통신준비가 완료되었을 때에 디피엠 신호를 출력하는 동기화부 및 동기화부에서 출력한 디피엠 신호(DPM)에 응답하여 제1 및 제2 데이터 구동부에 고전위 전압을 제공하는 파워모듈을 포함한다.
본 발명은 데이터라인의 양 단에 연결되는 데이터구동부 각각이 모두 타이밍 콘트롤러와의 통신준비가 완료된 상태에서 파워모듈이 동작하기 때문에, 어느 하나의 데이터구동부의 동작 오류로 인해서 데이터라인의 일측에서만 제공되는 전압으로 인해서 반대측의 데이터구동부가 번트(burnt)되는 현상을 방지할 수 있다.
도 1은 본 발명에 의한 표시장치를 나타내는 도면.
도 2는 타이밍 콘트롤러와 소스 드라이브 IC의 CDR 회로를 나타내는 도면.
도 3은 본 발명에 의한 동기화부를 나타내는 도면.
도 4는 타이밍 콘트롤러와 소스 드라이브 IC들 간의 EPI 프로토콜을 나타내는 도면.
도 5는 EPI 프로토콜에서 1패킷의 길이를 나타내는 도면.
도 6은 수평 블랭크 기간 동안 전송되는 EPI 신호들을 보여주는 파형도.
도 7은 소스 드라이브 IC들 내부 구성을 나타내는 도면.
도 8은 본 발명에 의한 액정표시장치의 구동방법을 나타내는 순서도.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명의 표시장치는 액정표시소자(Liquid Crystal Display, LCD), 전계방출 표시소자(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED) 등의 평판 표시소자로 구현될 수 있다. 이하의 실시 예에서, 액정표시소자를 중심으로 설명하지만 본 발명의 표시장치는 액정표시소자에 한정되지 않는다는 것에 주의하여야 한다.
도 1을 참조하면, 본 발명의 실시 예에 따른 액정표시장치는 액정표시패널(10), 타이밍 콘트롤러(20), 제1 및 제2 데이터구동부(21,22) 및 게이트 드라이브 IC들(40)을 구비한다.
액정표시패널(10)은 기판들 사이에 형성되는 액정층을 포함한다. 액정표시패널(10)은 데이터라인들(DL)과 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 액정셀들을 포함한다.
액정표시패널(10)의 TFT 어레이 기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 및 스토리지 커패시터들 등을 포함한 화소 어레이가 형성된다. 액정셀들은 TFT를 통해 데이터전압이 공급되는 화소전극과, 공통전압이 공급되는 공통전극 사이의 전계에 의해 구동된다. TFT의 게이트전극은 게이트라인(GL)에 접속되고, 그 드레인전극은 데이터라인(DL)에 접속된다. TFT의 소스전극은 액정셀의 화소전극에 접속된다. TFT는 게이트라인(GL)을 통해 공급되는 게이트펄스에 따라 턴-온되어 데이터라인(DL)으로부터의 데이터전압을 액정셀의 화소전극에 공급한다. 액정표시패널(10)의 컬러필터 기판에는 블랙매트릭스, 컬러필터 및 공통전극 등이 형성된다. 액정표시패널(10)의 TFT 어레이 기판과 컬러필터 어레이 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정표시패널(10)의 TFT 어레이 기판과 컬러필터 어레이 기판 사이에는 액정셀(Clc)의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성될 수 있다.
액정표시패널(10)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식이나, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식으로 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
타이밍 콘트롤러(20)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 도시하지 않은 외부 호스트 시스템으로부터 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 외부 타이밍 신호를 입력받는다. 타이밍 콘트롤러(20)는 데이터 배선쌍을 통해 소스 드라이브 IC들(SIC#1~SIC#8) 각각에 직렬로 접속된다. 타이밍 콘트롤러(20)는 전술한 EPI 인터페이스 프로토콜을 만족하도록 동작하여 소스 드라이브 IC들(SIC#1~SIC#8)에 입력 영상의 디지털 비디오 데이터를 전송하여 소스 드라이브 IC들(SIC#1~SIC#8)과 게이트 드라이브 IC(40)의 동작 타이밍을 제어한다. 타이밍 콘트롤러(20)는 EPI 인터페이스 프로토콜에서 정해신 신호 전송 규격에 따라 소스 드라이브 IC들(SIC#1~SIC#8)에 클럭 트레이닝 패턴 신호, 콘트롤 데이터, 입력 영상의 디지털 비디오 데이터 등을 차신호쌍으로 변환하여 데이터 배선쌍을 통해 소스 드라이브 IC들(SIC#1~SIC#8)로 직렬 전송한다. 타이밍 콘트롤러(20)로부터 소스 드라이브 IC들(SIC#1~SIC#8)로 전송되는 신호들에는 EPI 클럭(CLK)이 포함된다.
타이밍 콘트롤러(20)는 마지막 소스 드라이브 IC(SIC#4)로부터 하이 로직 레벨의 락 신호(LOCK)를 수신한 후에, EPI 클럭(또는 EPI 클럭)이 내장된 콘트롤 데이터와 비디오 데이터를 소스 드라이브 IC들(SIC#1~SIC#4) 각각에 직렬로 전송한다. 콘트롤 데이터는 소스 드라이브 IC들(SIC#1~SIC#4)로부터 출력되는 데이터전압의 출력 타이밍, 데이터전압의 극성 등을 제어하기 위한 소스 콘트롤 데이터를 포함한다. 콘트롤 데이터는 게이트 드라이브 IC(40)의 동작 타이밍을 제어하기 위한 게이트 콘트롤 데이터를 포함할 수 있다.
또한, 타이밍 콘트롤러(20)는 제1 데이터구동부(31)의 제4 소스 드라이브 IC(SIC#4)로부터 제1 락 신호를 수신하고, 제1 락 신호(LOCK_UP)를 동기화부(50)에 전달한다. 또한 타이밍 콘트롤러(20)는 제2 데이터구동부(32)의 제8 소스 드라이브 IC(SIC#8)로부터 제2 락 신호를 수신하고, 제2 락 신호(LOCK_DN)를 동기화부(50)에 전달한다. 이와 동시에 타이밍 콘트롤러(20)는 디피엠 신호(DPM)를 동기화부(50)에 전송한다.
제1 및 제2 데이터구동부(32)는 타이밍 콘트롤러(20)로부터 비디오 데이터를 입력받고, 파워모듈(60)로부터 제공받은 고전위 기준전압(VDD) 및 중간전위 기준전압(HVDD)을 이용하여 비디오 데이터를 아날로그 데이터전압으로 변환한다.
제1 및 제2 데이터구동부(32)는 직류 전원전압(VCC)이 입력될 때에, 내부 클럭 신호 생성을 위한 CDR 기능이 안정화되었는지를 확인한다.
CDR 기능의 안정화를 확인하기 위해서 먼저, 제1 데이터구동부(31)의 첫 번째 소스 드라이브 IC인 제1 소스 드라이브 IC(SIC#1)의 락 신호 입력 단자는 하이 로직 레벨의 직류 전원 전압(VCC)을 입력받는다. 제1 소스 드라이브 IC(SIC#)는 직류 전원 전압(VCC)이 입력될 때에, 타이밍 콘트롤러(20)로부터 제공받는 클럭 트레이닝 패턴 신호에 응답하여 클럭 복원회로의 출력을 발생하고 그 출력의 위상과 주파수가 고정되어 CDR 기능이 안정화되면, 제2 소스 드라이브 IC(SIC#2)로 하이 로직 레벨의 락 신호를 전송한다. 제2 소스 드라이브 IC(SIC#2)는 제1 소스 드라이브 IC(SIC#1)로부터 락 신호를 전달받았을 때에, 클럭 트레이닝 패턴 신호에 응답하여 클럭 복원회로의 CDR 기능이 안정화되면, 제3 소스 드라이브 IC(SIC#3)로 락 신호를 전송한다. 이러한 방법으로 제1 데이터구동부(31)에 포함되는 제1 내지 제4 소스 드라이브 IC(SIC#1~SIC#4)들의 CDR 기능이 모두 안정되면, 마지막 단인 제4 소스 드라이브 IC는 하이 로직 레벨의 제1 락 신호(LOCK_UP)를 락 피드백 신호 배선을 통해서 타이밍 콘트롤러(20)로 전송한다.
마찬가지로, 제2 데이터구동부(32)의 첫 번째 소스 드라이브 IC인 제5 소스 드라이브 IC(SIC#5)의 락 신호 입력 단자에는 하이 로직 레벨의 직류 전원 전압(VCC)이 입력된다. 제5 소스 드라이브 IC(SIC#5)는 직류 전원 전압(VCC)이 입력될 때에, 클럭 트레이닝 패턴 신호에 응답하여 클럭 복원회로의 출력을 발생하고 그 출력의 위상과 주파수가 고정되어 CDR 기능이 안정화되면, 제6 소스 드라이브 IC(SIC#6)로 하이 로직 레벨의 락 신호를 전송한다. 이러한 방법으로 제2 데이터구동부(32)에 포함되는 제5 내지 제8 소스 드라이브 IC(SIC#5~SIC#8)들의 CDR 기능이 모두 안정되면, 마지막 단인 제8 소스 드라이브 IC(SIC#8)는 하이 로직 레벨의 제2 락 신호(LOCK_DN)를 락 피드백 신호 배선을 통해서 타이밍 콘트롤러(20)로 전송한다.
제1 및 제2 데이터구동부(32)에 포함되는 소스 드라이브 IC들(SIC#1~SIC#8) 각각은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 액정표시패널(10)의 데이터라인들에 접속될 수 있다. 소스 드라이브 IC들(SIC#1~SIC#8)은 데이터 배선쌍을 통해 EPI 클럭이 각각 내장된 클럭 트레이닝 패턴 신호, 콘트롤 데이터, 비디오 데이터 등을 수신한다. 소스 드라이브 IC들(SIC#1~SIC#8)의 CDR 회로는 EPI 클럭을 클럭 복원회로에 입력하여 비디오 데이터의 RGB 비트수×2 개의 내부 클럭들을 발생한다. 클럭 복원회로는 위상 고정 루프(Phase locked loop, 이하 "PLL"이라 함) 또는 지연 락 루프(Delay Locked loop, 이하 "DLL"이라 함)를 이용하여 내부 클럭들과 마스크 신호를 출력하고 락 신호(LOCK)를 발생한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 내부 클럭 타이이밍에 맞추어 입력 영상의 비디오 데이터 비트들을 샘플링한 후에 샘플링된 RGB 비트들을 병렬 데이터로 변환한다.
소스 드라이브 IC들(SIC#1~SIC#8)은 데이터 배선쌍을 통해 입력되는 콘트롤 데이터를 코드 맵핑 방식으로 디코딩하여 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 복원한다. 소스 드라이브 IC들(SIC#1~SIC#8)은 복원된 소스 콘트롤 데이터에 응답하여 입력 영상의 비디오 데이터를 정극성/부극성 아날로그 비디오 데이터전압으로 변환하여 액정표시패널(10)의 데이터라인들(DL)에 공급한다. 소스 드라이브 IC들(SIC#1~SIC#8)은 게이트 콘트롤 데이터를 게이트 드라이브 IC(40) 중 하나 이상에 전송할 수 있다.
도 2는 타이밍 콘트롤러(20)와 소스 드라이브 IC(SIC)의 CDR 회로를 보여 주는 도면이고, 도 2에 도시된 소스 드라이브 IC(SIC)는 소스 드라이브 IC들(SIC#1~SIC#4) 중에서 어느 하나를 의미하며 그 내부 회로는 CDR 회로를 나타낸다.
도 2를 참조하면, 타이밍 콘트롤러(20)는 LVDS 인터페이스 또는 TMDS 인터페이스를 통해 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(RGB)를 수신한다. 타이밍 콘트롤러(20)는 내부 타이밍 제어신호 발생회로를 이용하여 호스트 시스템으로부터 입력되는 외부 타이밍 신호에 기초하여 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 포함한 콘트롤 데이터를 생성한다. 타이밍 콘트롤러(20)는 LVDS 인터페이스 또는 TMDS 인터페이스를 통해 호스트 시스템으로부터 입력되는 클럭과 데이터(RGB)의 타이밍(Timing)을 소스 드라이브 IC 및 게이트 드라이브 IC의 타이밍에 맞게 재배열하고, 또 EPI 전송을 위해 Data 신호 사이사이에 Clock을 임베디드(Embedded)하여 차신호쌍으로 변환하여 전송한다. 송신 버퍼(24)를 통해 차신호쌍으로 변환하여 전송한다. 차신호쌍은 데이터 배선쌍을 통해 전송된다.
소스 드라이브 IC(SIC)의 수신 버퍼(25)는 데이터 배선쌍을 통해 타이밍 콘트롤러(20)로부터 전송된 차 신호쌍을 수신한다. 소스 드라이브 IC(SIC)의 클럭 복원회로(26)는 수신된 EPI 클럭으로부터 내부 클럭을 복원하고, 샘플링 회로(27)는 내부 클럭에 따라 콘트롤 데이터와 디지털 비디오 데이터 비트 각각을 샘플링한다.
게이트 드라이브 IC(40)는 TAP 공정을 통해 액정표시패널의 TFT 어레이 기판의 게이트라인들에 연결되거나 GIP(Gate In Panel) 공정으로 액정표시패널(10)의 TFT 어레이 기판 상에 직접 형성될 수 있다. 게이트 드라이브 IC(40)는 타이밍 콘트롤러(20)로부터 직접 수신되거나, 소스 드라이브 IC들(SIC#1~SIC#4)을 통해 수신되는 게이트 콘트롤 데이터에 응답하여 정극성/부극성 아날로그 비디오 데이터전압에 동기되는 게이트펄스를 게이트라인들(GL)에 순차적으로 공급한다.
동기화부(50)는 타이밍 콘트롤러(20)로부터 제1 및 제2 락 신호(LOCK_DN), 디피엠 신호(DPM)를 입력받는다. 그리고 입력받는 신호들이 모두 하이 논리일 경우에, 파워모듈(60)로 디피엠 신호(DPM)를 출력한다. 이를 위해서, 동기화부(50)는 도 3에서와 같이 논리곱 연산자를 이용할 수 있다.
파워모듈(60)은 디피엠 신호(DPM)에 응답하여 고전위 기준전압(VDD) 및 중간전위 기준전압(HVDD)을 생성하고, VDD와 HVDD를 소스 드라이브 IC들(SIC#1~SIC#8)에 제공한다.
도 4는 도 2에 도시된 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송을 위한 EPI 프로토콜을 보여 주는 파형도이다.
도 4를 참조하면, 타이밍 콘트롤러(20)는 제1 단계(Phase-Ⅰ) 기간 동안 일정한 주파수의 클럭 트레이닝 패턴 신호(또는 Preamble signal)를 제1 데이터구동부(31)의 제1 내지 제4 소스 드라이브 IC들(SIC#1~SIC#4)로 전송하고 락 피드백 신호 배선을 통해 하이 로직 레벨의 제1 락 신호(LOCK_UP)가 입력되면 제2 단계(Phase-Ⅱ) 신호 전송으로 이행한다. 타이밍 콘트롤러(20)는 제2 단계(Phase-Ⅱ) 기간 동안 콘트롤 데이터를 제1 내지 제4 소스 드라이브 IC들(SIC#1~SIC#4)에 전송하고, 락 신호(LOCK)가 하이 로직 레벨을 유지하면, 제3 단계(Phase-Ⅲ) 신호 전송으로 이행하여 입력 영상의 비디오 데이터(RGB Data)를 소스 드라이브 IC들(SIC#1~SIC#4)로 전송한다. 이와 유사하게, 타이밍 콘트롤러(20)는 제1 단계(Phase-Ⅰ) 기간 동안 클럭 트레이닝 패턴 신호를 제2 데이터구동부(32)의 제5 내지 제8 소스 드라이브 IC들(SIC#1~SIC#8)로 전송하고, 제2 락 신호(LOCK_DN)를 입력받으면 제2 단계(Phase-Ⅱ) 신호 전송을 수행한다. 타이밍 콘트롤러(20)는 제2 단계(Phase-Ⅱ) 기간 동안 콘트롤 데이터를 제5 내지 제8 소스 드라이브 IC들(SIC#5~SIC#8)에 전송하고, 제2 락 신호(LOCK_DN)가 하이 로직 레벨을 유지하면, 제3 단계(Phase-Ⅲ) 신호 전송으로 이행하여 입력 영상의 비디오 데이터(RGB Data)를 제5 내지 제8 소스 드라이브 IC들(SIC#5~SIC#8)로 전송한다.
도 4에서 "Tlock"은 클럭 트레이닝 패턴 신호가 제1 내지 제4 소스 드라이브 IC들(SIC#1~SIC#4) 또는 제5 내지 제8 소스 드라이브 IC들(SIC#5~SIC#8)에 입력되기 시작한 후부터 제1 내지 제4 소스 드라이브 IC들(SIC#1~SIC#4) 또는 제5 내지 제8 소스 드라이브 IC들(SIC#5~SIC#8)의 클럭 복원회로의 출력이 락킹되어 락 신호가 하이 로직 레벨(H)로 반전될 때까지의 시간이다. 이 시간(Tlock)은 최소 1 수평기간 이상의 시간이다. 1 수평기간은 액정표시패널(10)의 1 수평라인에 배열된 액정셀들에 데이터가 기입되는데 필요한 시간이다.
도 5는 EPI 프로토콜에서 데이터의 1 패킷 길이를 예시한 도면이다.
도 5를 참조하면, EPI 프로토콜에서 제1 내지 제8 소스 드라이브 IC들(SIC#1~SIC#8)로 전송되는 데이터의 1 패킷은 다수의 데이터 비트들, 데이터 비트들의 앞과 뒤에 할당된 클럭 비트들을 포함한다. 데이터 비트들은 콘트롤 데이터 혹은 입력 영상의 디지털 비디오 데이터의 비트들이다. 1 비트 전송 시간은 1 UI(Unit Interval) 시간으로서 액정표시패널(10)의 해상도나 데이터 비트수에 따라 달라진다.
클럭 비트들은 이웃한 패킷들의 데이터 비트들 사이에 4 UI 만큼 할당되고, 그 로직 값은 "0 0 1 1 (또는 L L H H)"으로 할당될 수 있다. 데이터 비트 수가 10 bit일 때, 1 패킷은 30 UI의 RGB 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있다. 데이터 비트 수가 8 bit일 때, 1 패킷은 24 UI의 RGB 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있다. 데이터 비트 수가 6 bit일 때, 1 패킷은 18 UI의 RGB 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있다.
EPI 프로토콜에서, 제1 단계(Phase-Ⅰ) 신호, 제2 단계(Phase-Ⅱ) 신호, 및 제3 단계(Phase-Ⅲ)는 도 6과 같이 수평 블랭크 기간(Horizontal blank period) 마다 소스 드라이브 IC들(SIC#1~SIC#8)에 전송된다. 도 6에서 "DE"는 호스트 시스템으로부터 타이밍 콘트롤러(20)로 전송되는 데이터 인에이블 신호(Data enable signal)로서, 그 펄스는 1 수평 기간의 주기를 가진다.
도 7은 소스 드라이브 IC들(SIC#1~SIC#8)의 내부 회로 구성을 보여 준다.
도 7을 참조하면, 제1 내지 제4 소스 드라이브 IC들(SIC#1~SIC#4) 각각은 k(k는 양의 정수) 개의 데이터라인들(D1~Dk)에 정극성/부극성 데이터 전압들을 공급한다. 제5 내지 제8 소스 드라이브 IC들(SIC#5~SIC#8) 각각은 제1 내지 제4 소스 드라이브 IC들(SIC#1~SIC#4)과는 반대 방향에서 k개의 데이터라인들(D1~Dk)에 데이터 전압들을 공급한다.
제1 내지 제8 소스 드라이브 IC들(SIC#1~SIC#8) 각각은 데이터 샘플링 및 직병렬 변환부(71), 디지털 아날로그 변환기(Digital to Analog Convertor, 이하 "DAC"라 함)(72), 및 출력회로(73) 등을 구비한다.
데이터 샘플링 및 직병렬 변환부(71)는 클럭 복원회로를 이용하여 타이밍 콘트롤러(20)로부터 수신된 EPI 클럭(CLK)을 체배하거나 지연시켜 내부 클럭들을 복원하고 그 내부 클럭들에 따라 데이터 배선쌍을 통해 직렬로 입력되는 입력 영상의 RGB 디지털 비디오 데이터 비트를 샘플링한다. 그리고 데이터 샘플링 및 직병렬 변환부(71)는 샘플링된 데이터 비트를 래치한 후에 동시에 출력함으로써 병렬 데이터로 변환한다.
데이터 샘플링 및 직병렬 변환부(71)는 도 3에 도시된 CDR 회로를 포함한다. 데이터 샘플링 및 직병렬 변환부(71)는 데이터 배선쌍을 통해 수신되는 콘트롤 데이터를 코드 맵핑 방식으로 복원하여 소스 콘트롤 데이터를 발생한다. 콘트롤 데이터에 게이트 콘트롤 데이터가 인코딩된 경우에, 데이터 샘플링 및 직병렬 변환부(71)는 데이터 배선쌍을 통해 입력되는 콘트롤 데이터로부터 게이트 콘트롤 데이터를 복원하여 게이트 드라이브 IC(40)에 전송한다. 소스 콘트롤 데이터는 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함할 수 있다. 극성제어신호(POL)는 데이터라인들(D1~Dk)에 공급되는 정극성/부극성 아날로그 데이터전압의 극성을 지시한다. 소스 출력 인에이블신호(SOE)는 소스 드라이브 IC들(SIC#1~SIC#4)의 데이터 출력 타이밍과 차지 쉐어링 타이밍(Charge sharing timing)을 제어한다. 표시장치가 액정표시장치가 아닌 경우에, 극성제어신호(POL)는 생략될 수 있다. 게이트 콘트롤 데이터는 게이트 스타트 펄스, 게이트 출력 인에이블 신호 등을 포함한다.
DAC(72)는 데이터 샘플링 및 직병렬 변환부(71)로부터 입력된 비디오 데이터들을 정극성 감마보상전압(GMAH)과 부극성 감마보상전압(GMAL)으로 변환하여 정극성/부극성 아날로그 비디오 데이터전압을 발생한다. 그리고 DAC(72)는 극성제어신호(POL)에 응답하여 데이터전압의 극성을 반전시킨다.
출력회로(73)는 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 차지 쉐어링(Charge sharing)을 통해 정극성 데이터전압과 부극성 데이터전압의 평균전압이나, 공통전압(Vcom)을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 차지 쉐어링 시간 동안, 소스 드라이브 IC들(SIC#1~SIC#8)에서 정극성 데이터전압이 공급되는 출력 채널과 부극성 데이터전압이 공급되는 출력 채널들이 단락(short circuit)되어 정극성 데이터전압과 부극성 데이터전압의 평균전압이 데이터라인들(D1~Dk)에 공급한다. 출력회로(73)는 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 정극성/부극성 아날로그 비디오 데이전압을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다.
도 8은 본 발명에 의한 액정표시장치의 구동방법을 나타내는 순서도이다.
도 8을 참조하면, 본 발명에 의한 액정표시장치의 구동방법에 의하면, 제1 데이터구동부(31)는 통신준비를 확인하고, 제1 락 신호(LOCK_UP)를 출력한다. 제1 데이터구동부(31)가 확인하는 통신준비는 타이밍 콘트롤러(20)와 제1 내지 제4 소스 드라이브 IC(SIC#1~SIC#4)들 간의 EPI 인터페이스 프로토콜에 기반하여 데이터전송이 개시될 수 있는지를 확인하는 과정이다.
이를 위해서, 제1 소스 드라이브 IC는 전원전압(VCC)에 응답하여 클럭 복원회로의 출력을 발생하고, CDR 기능이 안정화되면 제2 소스 드라이브 IC(SIC#2)로 제1 락 신호(LOCK_UP)를 전송한다. 제2 소스 드라이브 IC(SIC#2)는 제1 소스 드라이브 IC(SIC#1)로부터 제1 락 신호(LOCK_UP)를 전송받으면, 클럭 복원회로의 출력을 발생하고, CDR 기능이 안정화되면 제3 소스 드라이브 IC(SIC#3)로 제1 락 신호(LOCK_UP)를 전송한다. 이와 유사하게, 제3 소스 드라이브 IC(SIC#3)는 CDR 기능이 안정화되면 제4 소스 드라이브 IC(SIC#4)로 제1 락 신호(LOCK_UP)를 전송하고, 제4 소스 드라이브 IC(SIC#4)는 CDR 기능이 안정화되면 타이밍 콘트롤러(20)로 제1 락 신호(LOCK_UP)를 전송한다.(S801, S803)
이와 유사하게, 제2 데이터구동부(32)는 통신준비를 확인하고, 제2 락 신호(LOCK_DN)를 출력한다. 즉, 제2 데이터구동부(32)의 제5 내지 제8 소스 드라이브 IC들(SIC#1~SIC#8)은 제5 소스 드라이브 IC(SIC#5)에 전원전압(VCC)이 입력될 때, 순차적으로 CDR 기능의 안정화 여부를 확인한다. 세부적인 동작은 제1 데이터구동부(31)에서 행해지는 동작과 동일하며, 제8 소스 드라이브 IC(SIC#8)는 제5 내지 제8 소스 드라이브 IC들(SIC#5~SIC#8)의 CDR 기능이 안정화되면 타이밍 콘트롤러(20)로 제2 락 신호(LOCK_DN)를 전송한다.(S805, S807)
타이밍 콘트롤러(20)는 제1 및 제2 락 신호(LOCK_DN)와 함께 DPM 신호를 동기화부(50)로 출력한다.
동기화부(50)는 DPM 신호와 제1 및 제2 락 신호(LOCK_DN)를 입력받고, 입력신호가 모두 하이 논리일 때에, DPM 신호를 파워모듈(60)로 출력한다.(S809)
파워모듈(60)은 동기화부(50)로부터 입력받는 DPM 신호에 응답하여, 고전위 기준전압(VDD) 및 중간전위 기준전압(HVDD)을 생성한다. 그리고 파워모듈(60)은 고전위 기준전압(VDD) 및 중간전위 기준전압(HVDD)을 제1 내지 제8 소스 드라이브 IC들(SIC#1~SIC#8)로 제공한다.(S811)
그리고 고전위 기준전압(VDD)을 제공받은 제1 내지 제8 소스 드라이브 IC들(SIC#1~SIC#4)은 감마기준전압(GMA)을 생성한다. 그리고 제1 내지 제8 소스 드라이브 IC들(SIC#1~SIC#8)은 감마기준전압(GMA) 및 중간전위 기준전압(HVDD)을 데이터라인(DL)에 제공한다.
살펴본 바와 같이, 본 발명에 의한 액정표시장치의 동기화부(50)는 제1 및 제2 데이터구동부(32)가 모두 하이 논리의 락 신호를 출력할 때에 한해서 DPM 신호를 출력한다. 즉, 동기화부(50)는 제1 및 제2 데이터구동부(32)가 EPI 인터페이스 프로토콜에 기반하여 타이밍 콘트롤러(20)와 데이터전송이 가능할 때에, DPM 신호를 출력한다. 따라서, 동기화부(50)는 제1 및 제2 데이터구동부(32) 중에서 어느 하나라도 EPI 인터페이스 프로토콜에 기반한 통신준비가 안 되었을 때에는 DPM 신호를 출력하지 않는다. 결국, DPM 신호를 입력받지 못한 파워모듈(60)은 고전위 기준전압(VDD) 및 중간전위 기준전압(HVDD)을 생성하지 않고, 이에 따라서 제1 및 제2 데이터구동부(32)는 고전위 기준전압(VDD) 및 중간전위 기준전압(HVDD)을 제공받지 못한다. 따라서, 제1 및 제2 데이터구동부(32)는 중간전위 기준전압(HVDD)을 데이터라인(DL)으로 제공하지 않는다.
이와 같이, 본 발명에 의한 액정표시장치는 데이터라인(DL)의 양단에 각각 형성되는 제1 및 제2 데이터구동부(31,32) 중에서 어느 하나라도 통신준비가 안 된 상태일 경우에는 제1 및 제2 데이터구동부(31,32)에서 데이터라인(DL)으로 데이터전압 및 중간전위 기준전압(HVDD)이 제공되는 것을 방지한다. 이로 인해서, 하나의 소스 드라이브 IC를 통해서 데이터라인(DL)에 유입되는 전류로 인해서 다른 소스 드라이브 IC로 싱크전류가 형성되는 것을 방지할 수 있고, 이에 따라서 싱크전류로 인한 소스 드라이브 IC의 번트(burnt) 현상을 방지할 수 있다.
또한, 본 발명에 의한 액정표시장치는 소스 드라이브 IC들(SIC#1~SIC#8)에 전원전압(VCC)이 제공되고, 이후에 파워모듈을 통해서 고전위 기준전압(VDD)이 제공된다. 그리고 소스 드라이브 IC들(SIC#1~SIC#8)은 고전위 기준전압(VDD)을 이용하여 감마전압(GMA)을 생성할 수 있기 때문에 소스 드라이브 IC들(SIC#1~SIC#8)의 동작을 위한 전원공급 절차가 원활히 진행될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (5)

  1. 전원전압이 입력될 때에, 타이밍 콘트롤러와의 통신준비를 확인하는 제1 및 제2 데이터 구동부;
    상기 제1 및 제2 데이터구동부가 모두 상기 타이밍 콘트롤러와 통신준비가 완료되었을 때에, 디피엠 신호(DPM)를 출력하는 동기화부; 및
    상기 동기화부에서 출력한 상기 디피엠 신호(DPM)에 응답하여, 상기 제1 및 제2 데이터 구동부에 고전위 전압을 제공하기 시작하는 파워모듈을 포함하는 표시장치.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 데이터 구동부는 적어도 어느 하나의 데이터라인에 데이터 전압을 동시에 공급하는 표시장치.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 데이터구동부는 상기 타이밍 콘트롤러와 이피아이 인터페이스 프로토콜(EPI Interface Protocol)을 이용하여 데이터통신을 하는 표시장치.
  4. 제 3 항에 있어서,
    상기 제1 데이터구동부는 상기 타이밍 콘트롤러와 이피아이 인터페이스 프로토콜(EPI Interface Protocol)을 이용한 통신준비가 완료되었을 때에, 상기 타이밍 콘트롤러로 제1 락 신호를 전송하고,
    상기 제2 데이터구동부는 상기 타이밍 콘트롤러와 이피아이 인터페이스 프로토콜(EPI Interface Protocol)을 이용한 통신준비가 완료되었을 때에, 상기 타이밍 콘트롤러로 제2 락 신호를 전송하는 표시장치.
  5. 제 4 항에 있어서,
    상기 동기화부는 상기 타이밍 콘트롤러로부터 상기 디피엠 신호와 상기 제1 및 제2 락 신호(LOCK_UP, LOCK_DN)를 입력받고, 상기 제1 및 제2 락 신호(LOCK_UP, LOCK_DN)가 하이 논리일 때에, 상기 디피엠 신호(DPM)를 상기 파워모듈로 출력하는 표시장치.
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