KR20210027595A - 표시 장치 및 표시 장치의 구동 방법 - Google Patents

표시 장치 및 표시 장치의 구동 방법 Download PDF

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Abstract

본 발명의 표시 장치 및 표시 장치의 구동 방법은, 데이터 신호 및 위상변환클럭신호들에 기초하여 데이터 신호의 에지(edge)를 추출하고, 에지에 기초하여 데이터 신호의 위상을 추출하며, 데이터 신호의 위상에 기초하여 클럭위상 보정신호를 생성할 수 있다. 본 발명의 표시 장치 및 표시 장치의 구동 방법은, 클럭위상 보정신호를 통해 신호의 위상과 클럭신호의 위상이 대응되도록 클럭신호의 위상을 보정하여 신호의 전송 특성을 향상시킬 수 있다.

Description

표시 장치 및 표시 장치의 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 표시 장치 및 표시 장치의 구동 방법에 관한 것이다.
표시 장치는 화소들, 이를 구동하기 위한 데이터 구동부, 및 데이터 구동부를 제어하는 타이밍 제어부(T-CON; Timing Controller)를 포함한다.
데이터 구동부는 화소들에 데이터 신호들을 공급할 수 있고, 화소들은 공급되는 데이터 신호들에 상응하는 휘도로 발광할 수 있다.
또한, 데이터 구동부는 화소들에 센싱(sensing) 신호를 공급하고, 센싱 신호에 따라 화소들 각각에 흐르는 전류를 센싱할 수 있다. 표시 장치는 센싱된 전류에 따라 데이터를 보정함으로써 구동 트랜지스터의 특성 변화를 보상할 수 있다.
센싱 신호 전송을 위해, 타이밍 제어부 및 데이터 구동부는 멀티 드랍(Multi Drop) 방식으로 연결될 수 있다. 다만, 멀티 드랍 방식의 경우에는, 메인 라인으로부터 다수의 브랜치가 분기되어 있으므로, 어느 브랜치를 통해 데이터 구동회로에 신호가 인가될 때, 다른 브랜치는 스터브(Stub)로 작용하여, 신호의 전송 특성을 저하시킬 수 있다.
또한, 센싱 신호 전송을 위한 인터페이스(Interface)는 신호 배선 쌍과는 별도로 클럭 배선 쌍을 필요로 하므로, 연결해야 할 핀(Pin) 수가 증가하게 될 수 있으며, 신호 배선 쌍과 클럭 배선 쌍의 길이 차이가 발생하여 타이밍 마진(Timing Margin)이 부족하게 될 수 있다.
본 발명의 해결하고자 하는 과제는 신호의 전송 특성을 향상시킬 수 있는, 표시 장치 및 표시 장치의 구동 방법을 제공하는 것이다.
본 발명의 실시예들에 따른 표시 장치는, 화소들을 포함하는 표시 패널, 제1 데이터 신호에 기초하여 데이터 전압들을 생성하여 상기 화소들에 제공하는 데이터 구동회로들; 및 제1 인터페이스를 통해 상기 데이터 구동회로들에 각각 연결되고, 상기 제1 인터페이스를 통해 상기 제1 데이터 신호를 상기 데이터 구동회로들에 전송하며, 상기 제1 인터페이스와 다른 제2 인터페이스를 통해 상기 데이터 구동회로들과 공통으로 연결되고, 상기 제2 인터페이스를 통해 제2 데이터 신호를 상기 데이터 구동회로들에 전송하는 타이밍 제어부를 포함할 수 있고, 상기 데이터 구동회로들 각각은, 상기 제1 데이터 신호로부터 클럭신호를 복원하고, 상기 클럭신호에 기초하여 기준 클럭신호를 생성하는 클럭 복원부; 상기 기준 클럭신호의 위상을 시프트시켜 상호 다른 위상들을 가지는 위상변환클럭신호들을 생성하는 클럭 생성부; 및 상기 제2 데이터 신호 및 상기 위상변환클럭신호들에 기초하여 상기 제2 데이터 신호의 에지(edge)를 추출하고, 상기 에지에 기초하여 상기 제2 데이터 신호의 위상을 추출하며, 상기 제2 데이터 신호의 위상에 기초하여 클럭위상 보정신호를 생성하는 클럭위상 보정부를 포함할 수 있으며, 상기 클럭위상 보정신호에 대응하여 상기 기준 클럭신호의 위상이 가변될 수 있다.
상기 클럭 복원부는, 상기 제1 데이터 신호로부터 상기 클럭신호를 복원하는 클럭 데이터 리커버리 회로; 및 상기 복원된 클럭신호를 분할하여 상기 복원된 클럭신호의 주파수보다 낮은 주파수를 가지는 저주파 클럭신호를 생성하고, 상기 저주파 클럭신호를 상기 기준 클럭신호로서 출력하는 주파수 디바이더 회로를 포함할 수 있다.
상기 클럭 생성부는, 상기 기준 클럭신호의 위상을 시프트시켜 노멀클럭신호를 생성하는 위상 시프트 회로; 및 상기 노멀클럭신호에 기초하여 상기 노멀클럭신호의 위상과 다른 위상들을 가지는 제1 위상변환클럭신호 및 제2 위상변환클럭신호를 생성하는 위상 보간 회로를 포함할 수 있고, 상기 노멀클럭신호, 상기 제1 위상변환클럭신호 및 상기 제2 위상변환클럭신호는 상기 위상변환클럭신호들에 포함될 수 있다.
상기 제1 위상변환클럭신호의 위상은 상기 노멀클럭신호의 위상보다 빠르고, 상기 제2 위상변환클럭신호의 위상은 상기 노멀클럭신호의 위상보다 느릴 수 있다.
상기 제1 위상변환클럭신호와 상기 노멀클럭신호의 위상차는 상기 노멀클럭신호와 제2 위상변환클럭신호의 위상차와 같을 수 있다.
상기 위상 시프트 회로에 상기 노멀클럭신호의 위상을 제어하는 위상제어신호가 인가되며, 상기 위상제어신호는 m비트(m은 자연수)의 디지털 신호일 수 있다.
상기 클럭위상 보정부는, 상기 제2 데이터 신호를 상기 제1 위상변환클럭신호에 따라 샘플링하는 제1 샘플링 D-플립플롭, 상기 제2 데이터 신호를 상기 노멀클럭신호에 따라 샘플링하는 제2 샘플링 D-플립플롭, 및 상기 제2 데이터 신호를 상기 제2 위상변환클럭신호에 따라 샘플링하는 제3 샘플링 D-플립플롭을 포함하는 위상 샘플링 회로; 상기 제1 샘플링 D-플립플롭의 출력을 상기 노멀클럭신호에 따라 정렬하는 제1 정렬 D-플립플롭, 상기 제2 샘플링 D-플립플롭의 출력을 상기 노멀클럭신호에 따라 정렬하는 제2 정렬 D-플립플롭, 및 상기 제3 샘플링 D-플립플롭의 출력을 상기 노멀클럭신호에 따라 정렬하는 제3 정렬 D-플립플롭을 포함하는 위상 정렬 회로; 상기 위상 정렬 회로의 출력을 수신하는 배타적 논리합 회로; 및 상기 배타적 논리합 회로에서 출력되는 데이터를 저장하는 위상 레지스터 회로를 포함할 수 있다.
상기 배타적 논리합 회로는, 상기 제1 정렬 D-플립플롭의 출력 및 상기 제2 정렬 D-플립플롭의 출력을 수신하는 제1 배타적 논리합 회로; 및 상기 제2 정렬 D-플립플롭의 출력 및 상기 제3 정렬 D-플립플롭의 출력을 수신하는 제2 배타적 논리합 회로를 포함할 수 있다.
상기 위상 레지스터 회로는, 상기 제1 배타적 논리합 회로의 출력들을 순차적으로 저장하는 n개(n은 2 이상의 자연수)의 제1 카운트 레지스터들; 및 상기 제2 배타적 논리합 회로의 출력들을 순차적으로 저장하는 n개의 제2 카운트 레지스터들을 포함할 수 있으며, 상기 n의 값은 2m의 값과 동일할 수 있다.
상기 클럭위상 보정부는, 상기 n개의 제1 카운트 레지스터들 및 상기 n개의 제2 카운트 레지스터들에 저장된 위상 데이터들을 기초로, 상기 제1 배타적 논리합 회로의 출력 및 상기 제2 배타적 논리합 회로의 출력을 비교하여 상기 제2 데이터 신호의 에지를 추출하고, 상기 에지에 기초하여 상기 제2 데이터 신호의 위상을 추출하고, 상기 제2 데이터 신호의 위상에 대응되는 위상을 가지는 위상변환클럭신호들 중 하나를 선택하여, 상기 선택된 위상변환클럭신호를 기초로 상기 클럭위상 보정신호를 생성하는 제어회로를 더 포함할 수 있다.
상기 선택된 위상변환클럭신호의 위상은, 상기 제2 데이터 신호의 위상에 대응되는 위상을 가지는 위상변환클럭신호들의 위상들 중 중간값일 수 있다.
상기 데이터 구동회로들은, 상기 제1 인터페이스 및 상기 제2 인터페이스와 다른 제3 인터페이스를 통해 상기 타이밍 제어부에 연결되고, 상기 제3 인터페이스를 통해 상기 클럭위상 보정신호를 상기 타이밍 제어부에 전송할 수 있다.
상기 제1 데이터 신호는 상기 기준 클럭신호의 위상을 결정하는 기준 클럭위상정보를 포함할 수 있으며, 상기 타이밍 제어부는 상기 클럭위상 보정신호에 기초하여 상기 기준 클럭위상정보를 가변할 수 있고, 기 가변된 기준 클럭위상정보를 기초로 상기 기준 클럭신호의 위상이 가변될 수 있다.
상기 데이터 구동회로들 각각은, 상기 제2 데이터 신호를 상기 기준 클럭신호에 따라 샘플링하는 샘플러(Sampler)를 더 포함할 수 있다.
상기 데이터 구동회로들 각각은, 상기 클럭위상 보정부에 연결되는 제1 스위칭 소자; 및 상기 샘플러에 연결되는 제2 스위칭 소자를 더 포함할 수 있으며, 상기 제1 스위칭 소자는, 제1 기간에서 턴-온되어 상기 제2 인터페이스로부터 상기 클럭위상 보정부에 상기 제2 데이터 신호를 전송하고, 상기 제2 스위칭 소자는, 상기 제1 기간과 다른 제2 기간에서 턴-온되어 상기 제2 인터페이스로부터 상기 샘플러에 상기 제2 데이터 신호를 전송할 수 있다.
본 발명의 실시예들에 따른 표시 장치의 구동 방법은, 제1 인터페이스를 통해 타이밍 제어부로부터 데이터 구동회로들에 제1 데이터 신호를 각각 전송하는 단계; 상기 제1 인터페이스와 다른 제2 인터페이스를 통해 상기 타이밍 제어부로부터 상기 데이터 구동회로들에 제2 데이터 신호를 전송하는 단계; 상기 제1 데이터 신호로부터 클럭신호를 복원하고, 상기 클럭신호에 기초하여 기준 클럭신호를 생성하는 단계; 상기 기준 클럭신호의 위상을 시프트시켜 상호 다른 위상들을 가지는 위상변환클럭신호들을 생성하는 단계; 상기 제2 데이터 신호 및 상기 위상변환클럭신호들에 기초하여 상기 제2 데이터 신호의 에지(edge)를 추출하는 단계; 상기 에지에 기초하여 상기 제2 데이터 신호의 위상을 추출하며, 상기 제2 데이터 신호의 위상에 기초하여 클럭위상 보정신호를 생성하는 단계; 및 상기 클럭위상 보정신호에 대응하여 상기 기준 클럭신호의 위상을 가변하는 단계를 포함할 수 있다.
상기 기준 클럭을 생성하는 단계는, 클럭 데이터 리커버리 회로를 이용하여 상기 제1 데이터 신호로부터 상기 클럭신호를 복원하는 단계; 및 주파수 디바이더 회로를 이용하여 상기 복원된 클럭신호를 분할하여 상기 복원된 클럭신호의 주파수보다 낮은 주파수를 가지는 저주파 클럭신호를 생성하는 단계; 상기 저주파 클럭신호를 상기 기준 클럭신호로서 출력하는 단계를 포함할 수 있다.
상기 위상변환클럭신호들을 생성하는 단계는, 위상 시프트 회로를 이용하여 상기 기준 클럭신호의 위상을 시프트시켜 노멀클럭신호를 생성하는 단계; 및 위상 보간 회로를 이용하여 상기 노멀클럭신호에 기초하여 상기 노멀클럭신호의 위상과 다른 위상들을 가지는 제1 위상변환클럭신호 및 제2 위상변환클럭신호를 생성하는 단계를 포함할 수 있으며, 상기 노멀클럭신호, 상기 제1 위상변환클럭신호 및 상기 제2 위상변환클럭신호는 상기 위상변환클럭신호들에 포함될 수 있다.
상기 제2 데이터 신호의 에지를 추출하는 단계는, 위상 샘플링 회로를 이용하여 상기 제2 데이터 신호를 상기 노멀클럭신호, 상기 제1 위상변환클럭신호, 및 상기 제2 위상변환클럭신호에 따라 샘플링하는 단계; 위상 정렬 회로를 이용하여 상기 위상 샘플링 회로의 출력을 상기 노멀클럭신호에 따라 정렬하는 단계; 배타적 논리합 회로를 이용하여 상기 위상 정렬 회로의 출력을 배타적 논리 연산하는 단계; 상기 배타적 논리합 회로에서 출력되는 데이터를 위상 레지스터 회로에 저장하는 단계; 및 제어회로를 이용하여 상기 배타적 논리합 회로의 출력을 비교하여 상기 제2 데이터 신호의 에지를 추출하는 단계를 포함할 수 있으며, 상기 클럭위상 보정신호를 생성하는 단계는, 상기 에지에 기초하여 상기 제2 데이터 신호의 위상을 추출하고, 상기 제2 데이터 신호의 위상에 대응되는 위상을 가지는 위상변환클럭신호들 중 하나를 선택하는 단계; 및 상기 선택된 위상변환클럭신호를 기초로 상기 클럭위상 보정신호를 생성하는 단계를 포함할 수 있다.
상기 제1 인터페이스 및 상기 제2 인터페이스와 다른 제3 인터페이스를 통해 상기 데이터 구동회로가 상기 클럭위상 보정신호를 상기 타이밍 제어부에 전송하는 단계; 상기 타이밍 제어부가 상기 클럭위상 보정신호에 기초하여 기준 클럭위상정보를 가변하고, 상기 가변된 기준 클럭위상정보를 기초로 상기 기준 클럭신호의 위상을 가변시키는 단계; 및 상기 데이터 구동회로들 각각은, 샘플러(Sampler)를 이용하여 상기 제2 데이터 신호를 상기 기준 클럭신호에 따라 샘플링하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치 및 표시 장치의 구동 방법은, 신호의 위상과 클럭의 위상이 대응되도록 클럭의 위상을 보정하여, 신호의 전송 특성을 향상시킬 수 있다.
또한, 본 발명의 실시예들에 따른 표시 장치 및 표시 장치의 구동 방법은, 데이터 구동부에 센싱 데이터 신호를 제공하는 인터페이스의 클럭 배선 쌍을 제거하여, 연결해야 할 핀 수를 감소시켜, 인터페이스를 단순화시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치의 평면도이다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 3a는 도 1의 표시 장치에 포함된 타이밍 제어부와 데이터 구동회로를 연결하는 제1 인터페이스의 일 예를 나타내는 도면이다.
도 3b는 도 1의 표시 장치에 포함된 타이밍 제어부와 데이터 구동회로를 연결하는 제2 인터페이스의 일 예를 나타내는 도면이다.
도 4는 도 1의 표시 장치에 포함된 데이터 구동회로의 일 예를 나타내는 블록도이다.
도 5는 도 4의 데이터 구동회로에 포함된 클럭위상 보정부의 일 예를 나타내는 블록도이다.
도 6a 및 도 6b는 도 5의 클럭위상 보정부의 동작을 설명하기 위한 파형도들이다.
도 7a는 도 1의 표시 장치에 포함된 타이밍 제어부와 데이터 구동회로를 연결하는 제3 인터페이스의 일 예를 나타내는 도면이다.
도 7b는 도 7a의 제3 인터페이스를 통해 전송되는 제3 데이터 신호의 일 예를 나타내는 도면이다.
도 8은 도 1의 표시 장치에 포함된 타이밍 제어부 및 데이터 구동부 사이에 전송되는 데이터 패키지의 일 예를 나타내는 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되는 것은 아니다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 표시 장치(DD)는 표시 패널(DP), 주사 구동부(100), 데이터 구동부(200), 및 타이밍 제어부(300)를 포함할 수 있다.
일 실시예에서, 표시 패널(DP)은 유기발광 표시패널일 수 있다. 다만, 표시 패널(DP)이 이에 한정되는 것은 아니다. 예를 들어, 표시 패널(DP)은, 액정 표시 패널(liquid crystal display panel), 유기 전계 발광 표시 패널(organic light emitting display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시패널(electrowetting display panel) 등일 수 있다.
표시 패널(DP)은 화소들(PX11~PXnm, 단, n 및 m 각각은 1 보다 큰 자연수)이 배치된 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)을 포함할 수 있다.
표시 패널(DP)은 주사선들(SL1~SLn) 및 주사선들(SL1~SLn)과 교차하는 데이터선들(DL1~DLm)을 포함할 수 있다. 주사선들(SL1~SLn)은 주사 구동부(100)에 연결될 수 있다. 데이터선들(DL1~DLm)은 데이터 구동부(200)에 연결될 수 있다. 또한, 도 1에 도시되지 않았으나, 표시 패널(DP)은 제어선들 및 센싱선들을 더 포함할 수 있다. 제어선들은 주사 구동부(100)에 연결될 수 있다. 센싱선들은 데이터 구동부(200)에 연결될 수 있다.
화소들(PX11~PXnm)은 주사선들(SL1~SLn) 중 대응하는 주사선 및 데이터선들(DL1~DLm) 중 대응하는 데이터선에 각각 연결될 수 있다. 예를 들어, 제nm 화소(PXnm)는 n번째 주사선(SLn) 및 m번째 데이터선(DLm)에 연결될 수 있다. 또한, 화소들(PX11~PXnm)은 제어선들 중 대응하는 제어선 및 센싱선들 중 대응하는 센싱선에 각각 연결될 수 있다.
화소들(PX11~PXnm)은 주사선들(SL1~SLn) 중 대응하는 주사선을 통해 주사 신호들을 공급받을 수 있으며, 데이터선들(DL1~DLm) 중 대응하는 데이터선을 통해 데이터 전압들을 공급받을 수 있다. 화소들(PX11~PXnm)은 주사 신호들에 따라 데이터 전압들을 수신하고, 데이터 전압들에 대응하는 계조로 발광할 수 있다. 또한, 화소들(PX11~PXnm)은 제어선들 중 대응하는 제어선을 통해 제어 신호들을 공급받을 수 있으며, 센싱선들 중 대응하는 센싱선을 통해 화소의 특성정보를 센싱한 값을 데이터 구동부(200)에 출력할 수 있다. 이에 대한 구체적인 내용은 도 2를 참조하여 후술한다.
주사 구동부(100)는 주사 제어 신호에 기초하여 주사 신호들을 생성할 수 있다. 또한, 주사 구동부(100)는 주사 신호들을 주사선들(SL1~SLn)에 공급할 수 있다. 예컨대, 주사 구동부(100)는 주사선들(SL1~SLn)에 주사 신호들을 순차적으로 공급할 수 있다.
데이터 구동부(200)는 영상 데이터 신호, 클럭 신호 등에 기초하여 데이터 전압들을 생성할 수 있다. 또한, 데이터 구동부(200)는 데이터 전압들을 데이터선들(DL1~DLm)에 공급할 수 있다.
데이터 구동부(200)는 화소의 특성을 센싱(sensing)하기 위한 신호(이하, 센싱 데이터 신호)에 기초하여 센싱 데이터 전압들을 생성할 수 있다. 또한, 데이터 구동부(200)는 센싱 데이터 전압들을 데이터선들(DL1~DLm)에 제공할 수 있다.
데이터 구동부(200)는 데이터 구동회로들(210) 및 제1 연성회로기판들(220)을 포함할 수 있다. 데이터 구동회로들(210)은 제1 연성회로기판들(220)에 각각 실장될 수 있다. 데이터 구동회로들(210) 및 제1 연성회로기판들(220)은 각각 복수 개로 제공될 수 있다.
데이터 구동회로들(210)은 데이터선들(DL1~DLm) 중 대응하는 데이터선들(DL1~DLm)에 각각 데이터 전압 및 센싱 데이터 전압을 제공할 수 있다. 이에 따라 데이터 구동회로들(210)은 대응하는 화소들(PX11~PXnm)에 각각 데이터 전압 및 센싱 데이터 전압을 제공할 수 있다. 데이터 구동회로들(210)은 구동 집적회로(Driver Integrated Circuit; D-IC)일 수 있다.
제1 연성회로기판들(220)은 제2 회로기판(S-PBA)과 표시 패널(DP)을 전기적으로 연결할 수 있다. 제1 연성회로기판들(220) 중 일부는 하나의 제2 회로기판(S-PBA)에 연결될 수 있다.
제2 연성회로기판(FPC)은 제2 회로기판(S-PBA)을 인접한 다른 제2 회로기판(S-PBA)에 연결할 수 있다. 제2 회로기판(S-PBA)은 연성 플랫 케이블(Flexible Flat Cable, FFC)을 통해 제1 회로기판(C-PBA)에 연결될 수 있다.
타이밍 제어부(300)는 제1 회로기판(C-PBA)에 실장될 수 있다. 제1 회로기판(C-PBA)은 인쇄회로기판(Printed Board Assembly; PBA) 일 수 있다.
표시 장치(DD)는 타이밍 제어부(300)와 주사 구동부(100)를 연결하기 위한 라인들을 포함할 수 있다. 타이밍 제어부(300)는 라인들을 통해 주사 제어 신호를 주사 구동부(100)에 제공할 수 있다.
또한, 표시 장치(DD)는 타이밍 제어부(300)와 데이터 구동부(200)를 연결하기 위한 인터페이스(Interface)를 포함할 수 있다. 타이밍 제어부(300)는 인터페이스를 통해 영상 데이터 신호, 클럭 신호, 및 센싱 데이터 신호 등을 데이터 구동부(200)에 제공할 수 있다. 인터페이스 및 인터페이스를 통해 제공되는 각종 신호들에 대한 구체적인 내용은 도 3a 및 도 3b를 참조하여 후술한다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다. 설명의 편의상, 도 2에는 i 번째 주사선(SLi) 및 j 번째 데이터선(DLj)에 연결되는 제ij 화소(PXij)가 도시되었다.
도 2를 참조하면, 제ij 화소(PXij)는 화소회로(PXC) 및 발광 소자를 포함할 수 있다. 발광 소자는 유기 발광 다이오드(OLED)일 수 있다.
유기 발광 다이오드(OLED)의 제1 전극(예컨대, 애노드(Anode) 전극)은 화소회로(PXC)에 접속되고, 제2 전극(예컨대, 캐소드(Cathode) 전극)은 제2 전원(ELVSS)에 접속될 수 있다. 유기 발광 다이오드(OLED)는 화소회로(PXC)로부터 구동전류가 공급될 때, 구동전류에 상응하는 휘도로 발광할 수 있다.
화소회로(PXC)는 데이터 전압에 대응하여 제1 전원(ELVDD)으로부터 유기 발광 다이오드(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 구동전류를 제어할 수 있다.
일 실시예에서, 화소회로(PXC)는 제1 트랜지스터(M1: 구동 트랜지스터), 제2 트랜지스터(M2: 스위칭 트랜지스터), 제3 트랜지스터(M3: 센싱 제어 트랜지스터) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 비정질 혹은 결정질의 산화물 반도체로 구성된 활성층을 포함하는 산화물 반도체 박막 트랜지스터일 수 있다. 예컨대, 제1 내지 제3 트랜지스터들(M1 내지 M3)은 산화물 반도체 박막 트랜지스터일 수 있다. 산화물 반도체 박막 트랜지스터는 우수한 오프 전류 특성을 가진다.
다른 실시예에서, 제1 내지 제3 트랜지스터들(M1 내지 M3) 중 적어도 하나는 폴리 실리콘으로 형성된 활성층을 포함하는 LTPS(Low Temperature Poly-Silicon) 박막 트랜지스터일 수도 있다. LTPS 박막 트랜지스터는 높은 전자 이동도를 가지며, 이에 따라 빠른 구동 특성을 가진다.
제1 트랜지스터(M1)의 제1 전극은 제1 전원(ELVDD)에 접속되고, 제2 전극은 유기 발광 다이오드(OLED)의 제1 전극에 접속될 수 있다. 그리고, 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(Na)에 접속될 수 있다. 제1 트랜지스터(M1)는 제1 노드(Na)의 전압에 대응하여 제1 전원(ELVDD)으로부터 유기 발광 다이오드(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 구동전류의 전류량을 제어할 수 있다.
제2 트랜지스터(M2)의 제1 전극은 데이터선(DLj)에 접속되고, 제2 전극은 제1 노드(Na)에 접속될 수 있다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 주사선(SLi)에 접속될 수 있다. 이와 같은 제2 트랜지스터(M2)는 주사선(SLi)으로 주사 신호가 공급될 때 턴-온되어 데이터선(DLj)과 제1 노드(Na)를 전기적으로 연결할 수 있다.
제3 트랜지스터(M3)의 제1 전극은 제1 트랜지스터(M1)의 제2 전극에 접속될 수 있고, 제2 전극은 센싱선(SENj)에 접속될 수 있다. 그리고, 제3 트랜지스터(M3)의 게이트 전극은 제어선(CLi)에 접속될 수 있다. 한편, 제어선(CLi)이 생략되는 경우 제3 트랜지스터(M3)의 게이트 전극은 주사선(SLi)에 접속될 수도 있다. 제3 트랜지스터(M3)는 센싱 기간 동안 제어선(CLi)으로 공급되는 제어 신호에 의해 턴-온되어 센싱선(SENj)과 제1 트랜지스터(M1)의 제2 전극을 전기적으로 연결할 수 있다.
스토리지 커패시터(Cst)는 제1 노드(Na)와 제1 트랜지스터(M1)의 제2 전극 사이에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(Na)의 전압을 저장할 수 있다.
한편, 제ij 화소(PXij)의 회로구조는 도 2에 의하여 한정되지 않는다. 일례로, 유기 발광 다이오드(OLED)는 제1 전원(ELVDD)과 제1 트랜지스터(M1)의 사이에 위치될 수도 있다.
도 2에서는, 트랜지스터들(M1 내지 M3)이 NMOS로 도시되었지만, 본 발명은 이에 한정되지는 않는다. 일례로, 트랜지스터들(M1 내지 M3) 중 적어도 하나는 PMOS로 형성될 수 있다.
전술한 제ij 화소(PXij)의 휘도는 주로 데이터 전압에 따라 결정된다. 다만, 제ij 화소(PXij)의 휘도에는 제1 트랜지스터(M1) 및/또는 유기 발광 다이오드(OLED)의 특성값이 추가로 반영될 수 있다. 또한, 제1 트랜지스터(M1) 및/또는 유기 발광 다이오드(OLED)의 특성값은 사용시간에 따라 변화될 수 있다.
따라서, 본 발명에서는, 소정의 센싱기간 동안 화소의 특성정보를 센싱하고, 화소별로 센싱된 특성정보를 반영하여 보상할 수 있다.
도 3a는 도 1의 표시 장치에 포함된 타이밍 제어부와 데이터 구동회로를 연결하는 제1 인터페이스의 일 예를 나타내는 도면이다.
도 3a를 참조하면, 제1 인터페이스(IF1)는 타이밍 제어부(300)와 데이터 구동회로들(210)을 연결할 수 있다. 제1 인터페이스(IF1)는 다수의 라인(line)들을 포함할 수 있으며, 다수의 라인들은 타이밍 제어부(300)와 다수의 데이터 구동회로들(210)을 각각 연결할 수 있다.
타이밍 제어부(300)는 제1 인터페이스(IF1)를 통해 데이터 구동회로들(210)에 각각 대응하는 제1 데이터 신호(DATA1, 도 4 참조)를 제공할 수 있다. 데이터 구동회로들(210)은 제1 인터페이스(IF1)를 통해 제1 데이터 신호(DATA1, 도 4 참조)를 수신할 수 있다.
제1 데이터 신호(DATA1, 도 4 참조)는 영상 데이터 신호일 수 있다. 일 실시예에서, 제1 데이터 신호(DATA1, 도 4 참조)는 임베디드(embedded)된 클럭신호(Clock)를 포함할 수 있다.
제1 데이터 신호(DATA1, 도 4 참조)는 시리얼(Serial) 데이터로, 제1 데이터 신호(DATA1, 도 4 참조)를 전송하는 제1 인터페이스(IF1)는 고속 직렬 인터페이스(high speed serial interface)일 수 있다. 일 실시예에서, 제1 인터페이스(IF1)는 USI(Universal Serial Interface) 또는 USI-T(Universal Serial Interface for TV)일 수 있다.
데이터 구동회로들(210)은 제1 데이터 신호(DATA1, 도 4 참조)를 클럭 데이터 리커버리 회로(Clock Data Recovery Circuit)를 이용하여 클럭신호를 복원할 수 있으며, 이에 대한 구체적인 내용은 도 4를 참조하여 후술한다.
도 2를 참조하여 설명한 바와 같이, 데이터 구동회로들(210)은 제1 데이터 신호(DATA1, 도 4 참조)에 기초하여 데이터 전압들을 생성하고, 데이터 전압들을 대응하는 데이터선들(DL1~DLm)에 각각 공급할 수 있다.
도 3b는 도 1의 표시 장치에 포함된 타이밍 제어부와 데이터 구동회로를 연결하는 제2 인터페이스의 일 예를 나타내는 도면이다.
도 3b를 참조하면, 제2 인터페이스(IF2)는 타이밍 제어부(300)와 데이터 구동회로들(210)을 연결할 수 있다. 타이밍 제어부(300)는 제2 인터페이스(IF2)를 통해 데이터 구동회로들(210)과 공통으로 연결될 수 있다. 일 실시예에서, 제2 인터페이스(IF2)의 연결 방식은 멀티 드랍(Multi Drop) 방식일 수 있다. 멀티 드랍 방식에 따라, 제2 인터페이스(IF2)는 타이밍 제어부(300)에 연결되어 있는 하나의 메인 라인(Main Line, ML) 및 메인 라인(ML)으로부터 분기되어 데이터 구동회로들(210)에 각각 연결되는 다수의 브랜치들(Branch, BR)을 포함할 수 있다.
타이밍 제어부(300)는 제2 인터페이스(IF2)를 통해 데이터 구동회로들(210)에 각각 대응하는 제2 데이터 신호(DATA2, 도 4 참조)를 제공할 수 있다. 데이터 구동회로들(210)은 제2 인터페이스(IF2)를 통해 제2 데이터 신호(DATA2, 도 4 참조)를 수신할 수 있다. 제2 데이터 신호(DATA2, 도 4 참조)의 위상은 데이터 구동회로들(210) 각각에 연결되는 제2 인터페이스(IF2)의 브랜치들(BR)의 길이 등에 따라 달라질 수 있다.
제2 데이터 신호(DATA2, 도 4 참조)는 센싱 데이터 신호일 수 있다.
도 2를 참조하여 설명한 바와 같이, 데이터 구동회로들(210)은 제2 데이터 신호(DATA2, 도 4 참조)에 기초하여 센싱 데이터 전압들을 생성하고, 센싱 데이터 전압들을 대응하는 데이터선들(DL1~DLm)에 각각 공급할 수 있다. 또한, 화소는 센싱 기간 동안 화소의 특성정보를 센싱한 값(이하, 센싱값)을 센싱선(SENj)을 통해 데이터 구동회로들(210)에 출력할 수 있다.
데이터 구동회로들(210)은 제2 인터페이스(IF2)를 통해 타이밍 제어부(300)에 센싱값을 제공할 수 있다. 타이밍 제어부(300)는 제2 인터페이스(IF2)를 통해 센싱값을 수신할 수 있다.
한편, 도 1, 도 3a 및 도 3b에서, 데이터 구동회로들(210)의 개수가 20개인 것으로 도시되었으나, 이는 예시적인 것으로, 데이터 구동회로들(210)의 개수는 이에 한정되지 않는다.
도 4는 도 1의 표시 장치에 포함된 데이터 구동회로의 일 예를 나타내는 블록도이다.
도 4를 참조하면, 데이터 구동회로들(210)은 각각 클럭 복원부(211), 클럭 생성부(212), 클럭위상 보정부(213), 디코더(Decoder, 214), 드라이버 상태 피드백부(Driver Status Feedback)(이하 피드백부, 215), 및 샘플러(Sampler, 216)를 포함할 수 있다.
클럭 복원부(211)는 제1 데이터 신호(DATA1)로부터 클럭신호를 복원하고, 복원된 클럭신호에 기초하여 기준 클럭신호(Reference Clock, RCLK)를 출력할 수 있다. 클럭 복원부(211)는 클럭 데이터 리커버리 회로(CDR) 및 주파수 디바이더 회로(Frequency Divider, FD)를 포함할 수 있다.
클럭 데이터 리커버리 회로(CDR)는 제1 인터페이스(IF1)를 통해 전송되는 제1 데이터 신호(DATA1)로부터 클럭신호를 복원할 수 있다.
주파수 디바이더 회로(FD)는 클럭 데이터 리커버리 회로(CDR)를 통해 복원된 클럭신호를 분할하여, 복원된 클럭신호보다 낮은 주파수를 가지는 저주파 클럭신호를 생성할 수 있다. 주파수 디바이더 회로(FD)는 피드백부(215)가 제공하는 주파수 디바이더 코드(Frequency Divider Code, FDC)의 값에 따라 저주파 클럭신호의 주파수를 결정할 수 있다. 주파수 디바이더 코드(FDC)에 대해서는 도 7b를 참조하여 후술한다.
클럭 복원부(211)는 주파수 디바이더 회로(FD)가 생성한 저주파 클럭신호를 기준 클럭신호(RCLK)로서 출력할 수 있다.
클럭 생성부(212)는 기준 클럭신호(RCLK)의 위상을 시프트(shift)시켜 상호 다른 위상들을 가지는 위상변환클럭신호들을 생성할 수 있다. 클럭 생성부(212)는 위상 시프트 회로(Phase Shift Circuit, PHS) 및 위상 보간 회로(Phase Interpolation Circuit, PHI)를 포함할 수 있다.
위상 시프트 회로(PHS)는 기준 클럭신호(RCLK)의 위상을 시프트시켜 노멀클럭신호(Normal Clock, CLK)를 생성할 수 있다. 일 실시예에서, 노멀클럭신호(CLK)의 위상은 기준 클럭신호(RCLK)의 위상과 같거나 기준 클럭신호(RCLK)의 위상보다 빠를 수 있다. 일 실시예에서, 노멀클럭신호(CLK)와 기준 클럭신호(RCLK)의 위상차는 위상제어신호(Phase Control Signal, PCS)에 따라 점차적으로 변할 수 있으며, 이에 대한 구체적인 내용은 후술한다.
위상 보간 회로(PHI)는 노멀클럭신호(CLK)에 기초하여 노멀클럭신호(CLK)의 위상과 다른 위상들을 가지는 제1 위상변환클럭신호(CLK-P1) 및 제2 위상변환클럭신호(CLK-P2)를 생성할 수 있다. 노멀클럭신호(CLK), 제1 위상변환클럭신호(CLK-P1), 및 제2 위상변환클럭신호(CLK-P2)는 위상변환클럭신호들에 포함될 수 있다.
제1 위상변환클럭신호(CLK-P1)의 위상은 노멀클럭신호(CLK)의 위상보다 빠를 수 있다. 예를 들어, 제1 위상변환클럭신호(CLK-P1)와 노멀클럭신호(CLK)의 위상차는 X도(X°) 일 수 있다.
제2 위상변환클럭신호(CLK-P2)의 위상은 노멀클럭신호(CLK)의 위상보다 느릴 수 있다. 예를 들어, 노멀클럭신호(CLK)와 제2 위상변환클럭신호(CLK-P2)의 위상차는 Y도(Y°) 일 수 있다. 일 실시예에서, 제1 위상변환클럭신호(CLK-P1)와 노멀클럭신호(CLK)의 위상차 및 노멀클럭신호(CLK)와 제2 위상변환클럭신호(CLK-P2)의 위상차는 같을 수 있다. 다시 말하면, X와 Y는 같은 값일 수 있다.
일 실시예에서, 클럭 생성부(212)에 노멀클럭신호(CLK)의 위상을 제어하는 위상제어신호(PCS)가 인가될 수 있다. 위상제어신호(PCS)는 m비트(m은 자연수)의 디지털 신호일 수 있다.
일 실시예에서, 노멀클럭신호(CLK)와 기준 클럭신호(RCLK)의 위상차는 위상제어신호(PCS)에 따라 점차적으로 변할 수 있다. 일 실시예에서, 노멀클럭신호(CLK)와 기준 클럭신호(RCLK)의 위상차는 위상제어신호(PCS)에 따라 점차적으로 커질 수 있다. 예를 들어, 위상제어신호(PCS)가 6비트(bit)인 경우, 위상제어신호(PCS)에 따른 위상 제어 비트(Phase Control Bit)는 000000부터 111111까지 64단계에 거쳐 점차적으로 증가할 수 있다(도 6a 및 도 6b 참조). 이 경우, 위상 제어 비트의 값이 000000에서 111111로 커질수록, 노멀클럭신호(CLK)와 기준클럭신호(RCLK)의 위상차는 점차적으로 커질 수 있다. 다시 말하면, 위상 제어 비트가 단계적으로 커질수록, 위상 시프트 회로(PHS)가 생성하는 노멀클럭신호(CLK)의 위상은 점차적으로 빨라질 수 있다.
제1 위상변환클럭신호(CLK-P1)는 노멀클럭신호(CLK)에 기초하여 설정되므로, 제1 위상변환클럭신호(CLK-P1)와 노멀클럭신호(CLK)의 위상차는 일정할 수 있다. 유사하게, 제2 위상변환클럭신호(CLK-P2)는 노멀클럭신호(CLK)에 기초하여 설정되므로, 노멀클럭신호(CLK)와 제2 위상변환클럭신호(CLK-P2)의 위상차는 일정할 수 있다. 따라서, 위상 제어 비트가 단계적으로 커질수록, 제1 위상변환클럭신호(CLK-P1)의 위상 및 제2 위상변환클럭신호(CLK-P2)의 위상도 각각 점차적으로 빨라질 수 있다.
클럭위상 보정부(213)는 제2 데이터 신호(DATA2) 및 위상변환클럭신호들 (예를 들어, 노멀클럭신호(CLK), 제1 위상변환클럭신호(CLK-P1), 및 제2 위상변환클럭신호(CLK-P2))에 기초하여 제2 데이터 신호(DATA2)의 에지(edge)를 추출하고, 에지에 기초하여 제2 데이터 신호(DATA2)의 위상을 추출할 수 있다. 클럭위상 보정부(213)는 추출한 제2 데이터 신호(DATA2)의 위상에 기초하여 클럭위상 보정신호(Clock Phase Calibration Signal, CPCS)를 생성할 수 있다. 클럭위상 보정부(213)는 클럭위상 보정신호(CPCS)를 피드백부(215)에 제공할 수 있다.
일 실시예에서, 클럭위상 보정부(213)는 노멀클럭신호(CLK)의 위상을 제어하는 위상제어신호(PCS)를 클럭 생성부(212)에 제공할 수 있다.
디코더(214)는 클럭위상 보정부(213)를 제어하는 신호를 클럭위상 보정부(213)에 제공할 수 있다. 클럭위상 보정부(213)는 위상 레지스터 회로(Phase Register Circuit, PRC, 도 5 참조)에 배타적 논리합 회로(Exclusive OR Circuit, XC, 도 5 참조)가 출력한 신호들을 순차적으로 저장할 수 있으며, 이와 같은 순차적인 저장은 디코더(214)로부터 제공되는 신호에 의해 제어될 수 있다. 클럭위상 보정부(213) 및 디코더(214)에 대한 구체적인 내용은 도 5, 도6a 및 도 6b를 참조하여 후술한다.
피드백부(215)는 클럭위상 보정신호(CPCS)를 제3 인터페이스(IF3)를 통해 타이밍 제어부(300, 도 7a 참조)에 전송할 수 있다. 피드백부(215) 및 제3 인터페이스(IF3)에 대한 구체적 내용은 도 7a 및 도 7b를 참조하여 후술한다.
타이밍 제어부(300, 도 3a 참조)는 클럭위상 보정신호(CPCS)에 기초하여 기준 클럭신호(RCLK)의 위상을 결정하는 기준 클럭위상정보를 생성할 수 있다. 이에 따라, 클럭 복원부(211)가 생성하는 기준 클럭신호(RCLK)의 위상은 기준 클럭위상정보에 따라 가변될 수 있다. 일 실시예에서, 제1 데이터 신호(DATA1)는 기준 클럭위상정보를 포함할 수 있다. 일 실시예에서, 제1 데이터 신호(DATA1)를 전달하는 제1 인터페이스(IF1)는 타이밍 제어부(300, 도 3a 참조)와 데이터 구동회로들(210)을 각각 연결하기 때문에, 기준 클럭신호(RCLK)의 위상을 결정하는 기준 클럭위상정보는 데이터 구동회로들(210)마다 상이할 수 있다.
샘플러(216)는 제2 데이터 신호(DATA2)를 기준 클럭신호(RCLK)에 따라 샘플링(sampling)할 수 있다. 일 실시예에서, 샘플러(216)는 클럭위상 보정신호(CPCS)에 기초하여 기준 클럭신호(RCLK)에 따라 제2 데이터 신호(DATA2)를 샘플링할 수 있다. 이에 따라, 샘플러(216)는 제2 데이터 신호(DATA2)의 위상에 기초하여 가변(보정)된 기준 클럭신호(RCLK)에 따라 제2 데이터 신호(DATA2)를 샘플링할 수 있다. 일 실시예에서, 데이터 구동회로들(210) 각각은 제2 데이터 신호(DATA2)를 샘플링한 결과에 기초하여, 센싱 데이터 전압들을 생성할 수 있다.
일 실시예에서, 데이터 구동회로들(210) 각각은 제1 스위칭 소자(SW1) 및 제2 스위칭 소자(SW2)를 포함할 수 있다. 제1 스위칭 소자(SW1)는 클럭위상 보정부(213)에 연결될 수 있으며, 제2 스위칭 소자(SW2)는 샘플러(216)에 연결될 수 있다.
제1 스위칭 소자(SW1)는 제1 기간에 턴-온(turn-on)되어, 제2 인터페이스(IF2)로부터 클럭위상 보정부(213)에 제2 데이터 신호(DATA2)를 전송할 수 있다. 제2 스위칭 소자(SW2)는 제1 기간과 다른 제2 기간에 턴-온되어, 제2 인터페이스(IF2)로부터 샘플러(216)에 제2 데이터 신호(DATA2)를 전송할 수 있다. 여기서, 제1 기간은 클럭위상 보정부(213)가 동작하는 클럭위상 보정 기간일 수 있으며, 제2 기간은 표시 장치(DD)의 정상 동작 기간일 수 있다.
이에 따라, 제1 기간에는, 제1 스위칭 소자(SW1)가 턴-온되어, 제2 데이터 신호(DATA2)가 클럭위상 보정부(213)에 제공될 수 있다. 따라서, 클럭위상 보정부(213)는 제1 기간에 제2 데이터 신호(DATA2)의 위상에 기초하여 클럭위상 보정신호(CPCS)를 생성할 수 있다.
또한, 제2 기간에는, 제2 스위칭 소자(SW2)가 턴-온되어, 제2 데이터 신호(DATA2)가 샘플러(216)에 제공될 수 있다. 따라서, 샘플러(216)는 제2 기간에 제2 데이터 신호(DATA2)의 위상에 기초하여 가변(보정)된 기준 클럭신호(RCLK)에 따라 제2 데이터 신호(DATA2)를 샘플링할 수 있다.
도 4를 참조하여 설명한 바와 같이, 데이터 구동회로들(210) 각각은 제2 데이터 신호(DATA2)의 위상에 기초하여 클럭위상 보정신호(CPCS)를 생성할 수 있고, 제2 데이터 신호(DATA2)의 위상에 기초하여 가변(보정)된 기준 클럭신호(RCLK)에 따라 제2 데이터 신호(DATA2)를 샘플링할 수 있다. 이에 따라, 표시 장치(DD)는 제2 데이터 신호(DATA2)의 위상과 기준 클럭신호(RCLK)의 위상이 대응되도록 기준 클럭신호(RCLK)의 위상을 보정하여, 신호의 전송 특성을 향상시킬 수 있다.
또한, 표시 장치(DD)는 제2 데이터 신호(DATA2)를 샘플링하기 위한 클럭신호로 기준 클럭신호(RCLK)를 사용함으로써, 제2 인터페이스(IF2)의 클럭 배선 쌍을 제거하여, 연결해야 할 핀 수를 감소시켜, 인터페이스를 단순화시킬 수 있다.
도 5는 도 4의 데이터 구동회로에 포함된 클럭위상 보정부의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 클럭위상 보정부(213)는 위상 샘플링 회로(Phase Sampling Circuit, PSC), 위상 정렬 회로(Phase Aligning Circuit, PAC), 배타적 논리합 회로(Exclusive OR circuit, XC), 위상 레지스터 회로(Phase Register Circuit, PRC), 및 제어회로(Control Circuit, CC)를 포함할 수 있다.
위상 샘플링 회로(PSC)는 제2 데이터 신호(DATA2)를 위상변환클럭신호들에 따라 샘플링 할 수 있다.
일 실시예에서, 위상 샘플링 회로(PSC)는 제1 샘플링 D-플립플롭(D-S1), 제2 샘플링 D-플립플롭(D-S2), 및 제3 샘플링 D-플립플롭(D-S3)을 포함할 수 있다. 제1 샘플링 D-플립플롭(D-S1)은 제2 데이터 신호(DATA2) 및 제1 위상변환클럭신호(CLK-P1)를 수신하여, 제2 데이터 신호(DATA2)를 제1 위상변환클럭신호(CLK-P1)에 따라 샘플링 할 수 있다. 제2 샘플링 D-플립플롭(D-S2)은 제2 데이터 신호(DATA2) 및 노멀클럭신호(CLK)를 수신하여, 제2 데이터 신호(DATA2)를 노멀클럭신호(CLK)에 따라 샘플링 할 수 있다. 제3 샘플링 D-플립플롭(D-S3)은 제2 데이터 신호(DATA2) 및 제2 위상변환클럭신호(CLK-P2)를 수신하여, 제2 데이터 신호(DATA2)를 제2 위상변환클럭신호(CLK-P2)에 따라 샘플링 할 수 있다. 도 5에서는, 위상 샘플링 회로(PSC)가 3개의 샘플링 D-플립플롭들(D-S1, D-S2, D-S3)을 포함하는 것으로 도시하였으나, 위상 샘플링 회로(PSC)가 포함하는 샘플링 D-플립플롭의 개수는 이에 한정되지 않는다. 예를 들어, 위상 샘플링 회로(PSC)는 2개, 또는 4개 이상의 샘플링 D-플립플롭들을 포함할 수도 있다.
위상 정렬 회로(PAC)는 위상 샘플링 회로(PSC)가 출력한 신호들을 동일 위상으로 정렬(align)할 수 있다. 이 경우, 위상 샘플링 회로(PSC)가 출력한 신호들은 동일한 위상에서 상호 비교될 수 있다.
일 실시예에서, 위상 정렬 회로(PAC)는 제1 정렬 D-플립플롭(D-A1), 제2 정렬 D-플립플롭(D-A2), 및 제3 정렬 D-플립플롭(D-A3)을 포함할 수 있다. 제1 정렬 D-플립플롭(D-A1)은 제1 샘플링 D-플립플롭(D-S1)이 출력한 신호 및 노멀클럭신호(CLK)를 수신하여, 제1 샘플링 D-플립플롭(D-S1)이 출력한 신호를 노멀클럭신호(CLK)의 위상을 기준으로 정렬할 수 있다. 제2 정렬 D-플립플롭(D-A2)은 제2 샘플링 D-플립플롭(D-S2)이 출력한 신호 및 노멀클럭신호(CLK)를 수신하여, 제2 샘플링 D-플립플롭(D-S2)이 출력한 신호를 노멀클럭신호(CLK)의 위상을 기준으로 정렬할 수 있다. 제3 정렬 D-플립플롭(D-A3)은 제3 샘플링 D-플립플롭(D-S3)이 출력한 신호 및 노멀클럭신호(CLK)를 수신하여, 제3 샘플링 D-플립플롭(D-S3)이 출력한 신호를 노멀클럭신호(CLK)의 위상을 기준으로 정렬할 수 있다. 도 5에서는, 위상 정렬 회로(PAC)가 3개의 정렬 D-플립플롭들(D-A1, D-A2, D-A3)을 포함하는 것으로 도시하였으나, 위상 정렬 회로(PAC)가 포함하는 정렬 D-플립플롭의 개수는 이에 한정되지 않는다. 예를 들어, 위상 정렬 회로(PAC)는 2개, 또는 4개 이상의 정렬 D-플립플롭들을 포함할 수도 있다. 일 실시예에서, 샘플링 D-플립플롭들의 개수가 p개(단, p는 2 이상의 자연수)인 경우, 정렬 D-플립플롭들의 개수도 p개일 수 있다.
배타적 논리합 회로(XC)는 위상 정렬 회로(PAC)가 출력한 신호들에 대한 배타적 논리합 연산을 수행할 수 있다.
일 실시예에서, 배타적 논리합 회로(XC)는 제1 배타적 논리합 회로(XC1) 및 제2 배타적 논리합 회로(XC2)를 포함할 수 있다. 도 5에서는, 배타적 논리합 회로(XC)가 2개의 배타적 논리합 회로들(XC1, XC2)을 포함하는 것으로 도시하였으나, 배타적 논리합 회로(XC)가 포함하는 배타적 논리합 회로의 개수는 이에 한정되지 않는다. 예를 들어, 배타적 논리합 회로(XC)는 1개, 또는 3개 이상의 배타적 논리합 회로들을 포함할 수도 있다. 일 실시예에서, 정렬 D-플립플롭들의 개수가 p개인 경우, 배타적 논리합 회로들의 개수는 p-1개일 수 있다.
일 실시예에서, 제1 배타적 논리합 회로(XC1)는 제1 정렬 D-플립플롭(D-A1)이 출력한 신호 및 제2 정렬 D-플립플롭(D-A2)이 출력한 신호에 대한 배타적 논리합 연산을 수행할 수 있다. 유사하게, 제2 배타적 논리합 회로(XC2)는 제2 정렬 D-플립플롭(D-A2)이 출력한 신호 및 제3 정렬 D-플립플롭(D-A3)이 출력한 신호에 대한 배타적 논리합 연산을 수행할 수 있다. 단, 배타적 논리합 회로(XC)와 위상 정렬 회로(PAC)의 연결관계는 이에 한정되지 않는다. 예를 들어, 제1 배타적 논리합 회로(XC1)는 제1 정렬 D-플립플롭(D-A1)이 출력한 신호 및 제3 정렬 D-플립플롭(D-A3)이 출력한 신호에 대한 배타적 논리합 연산을 수행할 수 있고, 제2 배타적 논리합 회로(XC2)는 제2 정렬 D-플립플롭(D-A2)이 출력한 신호 및 제3 정렬 D-플립플롭(D-A3)이 출력한 신호에 대한 배타적 논리합 연산을 수행할 수 있다.
위상 레지스터 회로(PRC)는 배타적 논리합 회로(XC)에서 출력되는 데이터를 저장할 수 있다.
일 실시예에서, 위상 레지스터 회로(PRC)는 제1 위상 레지스터 회로(PRC1) 및 제2 위상 레지스터 회로(PRC2)를 포함할 수 있다. 도 5에서는, 위상 레지스터 회로(PRC)가 2개의 위상 레지스터 회로(PRC1, PRC2)를 포함하는 것으로 도시하였으나, 위상 레지스터 회로(PRC)가 포함하는 위상 레지스터 회로의 개수는 이에 한정되지 않는다. 예를 들어, 위상 레지스터 회로(PRC)는 1개, 또는 3개 이상의 위상 레지스터 회로들을 포함할 수도 있다. 일 실시예에서, 배타적 논리합 회로들의 개수가 p-1개인 경우, 위상 레지스터 회로의 개수도 p-1개일 수 있다.
일 실시예에서, 제1 위상 레지스터 회로(PRC1)는 복수 개의 제1 카운트 레지스터들(Out1-1 ~ Out1-64)을 포함할 수 있다. 제2 위상 레지스터 회로(PRC2)는 복수 개의 제2 카운트 레지스터들(Out2-1 ~ Out2-64)을 포함할 수 있다.
일 실시예에서, 제1 카운트 레지스터들(Out1-1 ~ Out1-64)의 개수는 제2 카운트 레지스터들(Out2-1 ~ Out2-64)의 개수와 동일할 수 있다. 도 5에서는, 제1 카운트 레지스터들(Out1-1 ~ Out1-64) 및 제2 카운트 레지스터들(Out2-1 ~ Out2-64)이 각각 64개인 것으로 도시하였으나, 제1 카운트 레지스터들(Out1-1 ~ Out1-64)의 개수 및 제2 카운트 레지스터들(Out2-1 ~ Out2-64)의 개수는 이에 한정되지 않는다.
일 실시예에서, 위상제어신호(PCS, 도 4 참조)가 m비트(m은 자연수)의 디지털 신호라면, 제1 카운트 레지스터들(Out1-1 ~ Out1-64)의 개수 및 제2 카운트 레지스터들(Out2-1 ~ Out2-64)의 개수는 각각 n개일 수 있으며, n의 값은 2m의 값과 동일할 수 있다. 예를 들어, 노멀클럭신호(CLK)의 위상을 제어하는 위상제어신호(PCS, 도 4 참조)는 6비트(bit)일 수 있다. 이에 따라, 제1 카운트 레지스터들(Out1-1 ~ Out1-64)의 개수 및 제2 카운트 레지스터들(Out2-1 ~ Out2-64)의 개수가 각각 26인 64개인 것이 예시적으로 도시되었다.
위상제어신호(PCS, 도 4 참조)에 따라 제1 배타적 논리합 회로(XC1)가 순차적으로 출력하는 데이터들은 제1 카운트 레지스터들(Out1-1 ~ Out1-64)에 순차적으로 저장될 수 있다. 유사하게, 위상제어신호(PCS, 도 4 참조)에 따라 제2 배타적 논리합 회로(XC2)가 순차적으로 출력하는 데이터들은 제2 카운트 레지스터들(Out2-1 ~ Out2-64)에 순차적으로 저장될 수 있다. 도 4를 참조하여 설명한 바와 같이, 이와 같은 순차적인 저장은 디코더(214)로부터 제공되는 신호에 의해 제어될 수 있다.
제어회로(CC)는 배타적 논리합 회로들(XC1, XC2)가 출력하여 위상 레지스터 회로(PRC)에 저장된 데이터들을 기초로, 제1 배타적 논리합 회로(XC1)의 출력 데이터 및 제2 배타적 논리합 회로(XC2)의 출력 데이터를 비교하여, 제2 데이터 신호(DATA2)의 에지를 추출할 수 있다. 이에 따라, 제어회로(CC)는 제2 데이터 신호(DATA2)의 에지에 기초하여 제2 데이터 신호(DATA2)의 위상을 추출하고, 제2 데이터 신호(DATA2)의 위상에 대응되는 위상을 가지는 위상변환클럭신호들 중 하나를 선택하여, 클럭위상 보정신호(CPCS)를 생성할 수 있다. 이에 대한 구체적인 설명을 위해 도 6a 및 도 6b가 참조될 수 있다.
도 6a 및 도 6b는 도 5의 클럭위상 보정부의 동작을 설명하기 위한 파형도이다.
도 6a 및 도 6b를 참조하면, 각각 서로 다른 위상을 가지는 제2 데이터 신호(DATA2)를 예시적으로 도시하였다. 예를 들어, 도 6a에서의 제2 데이터 신호(DATA2)의 위상은 도 6b에서의 제2 데이터 신호(DATA2)의 위상보다 빠를 수 있다. 도 3b를 참조하여 설명한 바와 같이, 제2 데이터 신호(DATA2)의 위상은 데이터 구동회로들(210) 각각에 연결되는 제2 인터페이스(IF2)의 브랜치들(BR)의 길이 등에 따라 달라질 수 있다.
위상제어신호(PCS, 도 4 참조) 및 위상제어신호(PCS, 도 4 참조)에 따른 위상 제어 비트(Phase Control Bit)는 6비트인 것으로 가정한다. 위상 제어 비트는 000000부터 111111까지 64단계에 거쳐 점차적으로 증가할 수 있다.
도 4를 참조하여 설명한 바와 같이, 일 실시예에서, 위상 제어 비트의 값이 000000에서 111111로 커질수록, 노멀클럭신호(CLK)의 위상, 제1 위상변환클럭신호(CLK-P1)의 위상, 및 제2 위상변환클럭신호(CLK-P2)의 위상은 각각 점차적으로 빨라질 수 있다.
제2 데이터 신호(DATA2)는 제1 전압 레벨 및 제2 전압 레벨을 가질 수 있다. 제1 전압 레벨은 제2 전압 레벨보다 높은 전압 레벨일 수 있다. 이에 따라, 제1 전압 레벨을 갖는 제2 데이터 신호(DATA2)를 샘플링하는 위상 샘플링 회로(PSC, 도 5 참조)는 1의 값을 샘플링할 수 있다. 이와 달리, 제2 전압 레벨을 갖는 제2 데이터 신호(DATA2)를 샘플링하는 위상 샘플링 회로(PSC, 도 5 참조)는 0의 값을 샘플링할 수 있다.
도 5 및 도 6a를 참조하면, 위상 제어 비트의 값이 000000, 000001, 및 000010 일 때, 위상 샘플링 회로(PSC)는 노멀클럭신호(CLK), 제1 위상변환클럭신호(CLK-P1), 및 제2 위상변환클럭신호(CLK-P2)에 따라 각각 제1 전압 레벨을 갖는 제2 데이터 신호(DATA2)를 샘플링할 수 있다. 이에 따라, 위상 샘플링 회로(PSC)는 노멀클럭신호(CLK), 제1 위상변환클럭신호(CLK-P1), 및 제2 위상변환클럭신호(CLK-P2)에 따라 각각 1의 값을 샘플링할 수 있다. 따라서, 제1 배타적 논리합 회로(XC1) 및 제2 배타적 논리합 회로(XC2)에 인가되는 디지털 신호는 모두 1이고, 이에 따라 제1 배타적 논리합 회로(XC1) 및 제2 배타적 논리합 회로(XC2)가 출력하는 디지털 신호는 모두 0(Low)일 수 있다.
위상 제어 비트의 값이 000011 일 때, 위상 샘플링 회로(PSC)는 노멀클럭신호(CLK) 및 제2 위상변환클럭신호(CLK-P2)에 따라 각각 제1 전압 레벨을 갖는 제2 데이터 신호(DATA2)를 샘플링할 수 있다. 이에 따라, 위상 샘플링 회로(PSC)는 노멀클럭신호(CLK) 및 제2 위상변환클럭신호(CLK-P2)에 따라 각각 1의 값을 샘플링할 수 있다. 이와 달리, 위상 샘플링 회로(PSC)는 제1 위상변환클럭신호(CLK-P1)에 따라 제2 전압 레벨을 갖는 제2 데이터 신호(DATA2)를 샘플링할 수 있다. 이에 따라, 위상 샘플링 회로(PSC)는 제1 위상변환클럭신호(CLK-P1)에 따라 0의 값을 샘플링할 수 있다. 따라서, 제1 배타적 논리합 회로(XC1)에 인가되는 디지털 신호는 0과 1이고, 이에 따라 제1 배타적 논리합 회로(XC1)가 출력하는 디지털 신호는 1(High)일 수 있다. 이와 달리, 제2 배타적 논리합 회로(XC2)에 인가되는 디지털 신호는 모두 1이고, 이에 따라 제2 배타적 논리합 회로(XC2)가 출력하는 디지털 신호는 0(Low)일 수 있다.
위상 제어 비트의 값이 000100 일 때, 위상 샘플링 회로(PSC)는 제2 위상변환클럭신호(CLK-P2)에 따라 제1 전압 레벨을 갖는 제2 데이터 신호(DATA2)를 샘플링할 수 있다. 이에 따라, 위상 샘플링 회로(PSC)는 제2 위상변환클럭신호(CLK-P2)에 따라 1의 값을 샘플링할 수 있다. 이와 달리, 위상 샘플링 회로(PSC)는 노멀클럭신호(CLK) 및 제1 위상변환클럭신호(CLK-P1)에 따라 각각 제2 전압 레벨을 갖는 제2 데이터 신호(DATA2)를 샘플링할 수 있다. 이에 따라, 위상 샘플링 회로(PSC)는 노멀클럭신호(CLK) 및 제1 위상변환클럭신호(CLK-P1)에 따라 각각 0의 값을 샘플링할 수 있다. 따라서, 제1 배타적 논리합 회로(XC1)에 인가되는 디지털 신호는 모두 0이고, 이에 따라 제1 배타적 논리합 회로(XC1)가 출력하는 디지털 신호는 0(Low)일 수 있다. 이와 달리, 제2 배타적 논리합 회로(XC2)에 인가되는 디지털 신호는 0과 1이고, 이에 따라 제2 배타적 논리합 회로(XC2)가 출력하는 디지털 신호는 1(High)일 수 있다.
위상 제어 비트의 값이 000101 내지 111111 일 때, 위상 샘플링 회로(PSC)는 노멀클럭신호(CLK), 제1 위상변환클럭신호(CLK-P1), 및 제2 위상변환클럭신호(CLK-P2)에 따라 각각 제2 전압 레벨을 갖는 제2 데이터 신호(DATA2)를 샘플링할 수 있다. 이에 따라, 위상 샘플링 회로(PSC)는 노멀클럭신호(CLK), 제1 위상변환클럭신호(CLK-P1), 및 제2 위상변환클럭신호(CLK-P2)에 따라 각각 0의 값을 샘플링할 수 있다. 따라서, 제1 배타적 논리합 회로(XC1) 및 제2 배타적 논리합 회로(XC2)에 인가되는 디지털 신호는 모두 0이고, 이에 따라 제1 배타적 논리합 회로(XC1) 및 제2 배타적 논리합 회로(XC2)가 출력하는 디지털 신호는 모두 0(Low)일 수 있다.
도 5 및 도 6b를 참조하면, 위상 제어 비트의 값이 000000 내지 111100 일 때, 위상 샘플링 회로(PSC)는 노멀클럭신호(CLK), 제1 위상변환클럭신호(CLK-P1), 및 제2 위상변환클럭신호(CLK-P2)에 따라 각각 제2 전압 레벨을 갖는 제2 데이터 신호(DATA2)를 샘플링할 수 있다. 이에 따라, 위상 샘플링 회로(PSC)는 노멀클럭신호(CLK), 제1 위상변환클럭신호(CLK-P1), 및 제2 위상변환클럭신호(CLK-P2)에 따라 각각 0의 값을 샘플링할 수 있다. 따라서, 제1 배타적 논리합 회로(XC1) 및 제2 배타적 논리합 회로(XC2)에 인가되는 디지털 신호는 모두 0이고, 이에 따라 제1 배타적 논리합 회로(XC1) 및 제2 배타적 논리합 회로(XC2)가 출력하는 디지털 신호는 모두 0(Low)일 수 있다.
위상 제어 비트의 값이 111101 일 때, 위상 샘플링 회로(PSC)는 노멀클럭신호(CLK) 및 제2 위상변환클럭신호(CLK-P2)에 따라 각각 제2 전압 레벨을 갖는 제2 데이터 신호(DATA2)를 샘플링할 수 있다. 이에 따라, 위상 샘플링 회로(PSC)는 노멀클럭신호(CLK) 및 제2 위상변환클럭신호(CLK-P2)에 따라 각각 0의 값을 샘플링할 수 있다. 이와 달리, 위상 샘플링 회로(PSC)는 제1 위상변환클럭신호(CLK-P1)에 따라 제1 전압 레벨을 갖는 제2 데이터 신호(DATA2)를 샘플링할 수 있다. 이에 따라, 위상 샘플링 회로(PSC)는 제1 위상변환클럭신호(CLK-P1)에 따라 1의 값을 샘플링할 수 있다. 따라서, 제1 배타적 논리합 회로(XC1)에 인가되는 디지털 신호는 0과 1이고, 이에 따라 제1 배타적 논리합 회로(XC1)가 출력하는 디지털 신호는 1(High)일 수 있다. 이와 달리, 제2 배타적 논리합 회로(XC2)에 인가되는 디지털 신호는 모두 0이고, 이에 따라 제2 배타적 논리합 회로(XC2)가 출력하는 디지털 신호는 0(Low)일 수 있다.
위상 제어 비트의 값이 111110 일 때, 위상 샘플링 회로(PSC)는 제2 위상변환클럭신호(CLK-P2)에 따라 제2 전압 레벨을 갖는 제2 데이터 신호(DATA2)를 샘플링할 수 있다. 이에 따라, 위상 샘플링 회로(PSC)는 제2 위상변환클럭신호(CLK-P2)에 따라 0의 값을 샘플링할 수 있다. 이와 달리, 위상 샘플링 회로(PSC)는 노멀클럭신호(CLK) 및 제1 위상변환클럭신호(CLK-P1)에 따라 각각 제1 전압 레벨을 갖는 제2 데이터 신호(DATA2)를 샘플링할 수 있다. 이에 따라, 위상 샘플링 회로(PSC)는 노멀클럭신호(CLK) 및 제1 위상변환클럭신호(CLK-P1)에 따라 각각 1의 값을 샘플링할 수 있다. 따라서, 제1 배타적 논리합 회로(XC1)에 인가되는 디지털 신호는 모두 1이고, 이에 따라 제1 배타적 논리합 회로(XC1)가 출력하는 디지털 신호는 0(Low)일 수 있다. 이와 달리, 제2 배타적 논리합 회로(XC2)에 인가되는 디지털 신호는 0과 1이고, 이에 따라 제2 배타적 논리합 회로(XC2)가 출력하는 디지털 신호는 1(High)일 수 있다.
위상 제어 비트의 값이 111111 일 때, 위상 샘플링 회로(PSC)는 노멀클럭신호(CLK), 제1 위상변환클럭신호(CLK-P1), 및 제2 위상변환클럭신호(CLK-P2)에 따라 각각 제1 전압 레벨을 갖는 제2 데이터 신호(DATA2)를 샘플링할 수 있다. 이에 따라, 위상 샘플링 회로(PSC)는 노멀클럭신호(CLK), 제1 위상변환클럭신호(CLK-P1), 및 제2 위상변환클럭신호(CLK-P2)에 따라 각각 1의 값을 샘플링할 수 있다. 따라서, 제1 배타적 논리합 회로(XC1) 및 제2 배타적 논리합 회로(XC2)에 인가되는 디지털 신호는 모두 1이고, 이에 따라 제1 배타적 논리합 회로(XC1) 및 제2 배타적 논리합 회로(XC2)가 출력하는 디지털 신호는 모두 0(Low)일 수 있다.
도 5, 도 6a, 및 도 6b를 참조하면, 이와 같이, 제1 배타적 논리합 회로(XC1)가 출력하는 디지털 신호들은 제1 카운트 레지스터들(Out1-1 ~ Out1-64)에 순차적으로 각각 저장될 수 있고, 제2 배타적 논리합 회로(XC2)가 출력하는 디지털 신호들은 제2 카운트 레지스터들(Out2-1 ~ Out2-64)에 순차적으로 각각 저장될 수 있다. 예를 들어, 위상 제어 비트의 값이 000000 일 때, 제1 배타적 논리합 회로(XC1) 및 제2 배타적 논리합 회로(XC2)가 출력하는 디지털 신호는 각각 제1-1 카운트 레지스터(Out1-1) 및 제2-1 카운트 레지스터(Out2-1)에 저장될 수 있다. 유사하게, 위상 제어 비트의 값이 000001 일 때, 제1 배타적 논리합 회로(XC1) 및 제2 배타적 논리합 회로(XC2)가 출력하는 디지털 신호는 각각 제1-2 카운트 레지스터(Out1-2) 및 제2-2 카운트 레지스터(Out2-2)에 저장될 수 있다.
제어회로(CC)는 제1 카운트 레지스터들(Out1-1 ~ Out1-64)에 저장된 데이터들(Out1) 및 제2 카운트 레지스터들(Out2-1 ~ Out2-64)에 저장된 데이터들(Out2)을 읽는다. 제어회로(CC)는 제1 카운트 레지스터들(Out1-1 ~ Out1-64)에 저장된 데이터들(Out1) 및 제2 카운트 레지스터들(Out2-1 ~ Out2-64)에 저장된 데이터들(Out2)을 기초로, 제1 배타적 논리합 회로(XC1)의 출력 및 제2 배타적 논리합 회로(XC2)의 출력을 비교하여, 제2 데이터 신호(DATA2)의 에지(edge)를 추출할 수 있다.
일 실시예에서, 제1 배타적 논리합 회로(XC1)의 출력과 제2 배타적 논리합 회로(XC2)의 출력이 서로 다른 경우, 제어회로(CC)는 위상 제어 비트에 기초하여 제2 데이터 신호(DATA2)의 에지(edge)를 추출할 수 있다. 도 6a를 참조하여 예를 들면, 위상 제어 비트가 000011 및 000100 일 때, 제1 배타적 논리합 회로(XC1)의 출력과 제2 배타적 논리합 회로(XC2)의 출력이 서로 다르므로, 제어회로(CC)는 위상 제어 비트들(000011 및 000100)에 기초하여, 제2 데이터 신호(DATA2)의 에지(edge)를 추출할 수 있다. 도 6b를 참조하여 예를 들면, 위상 제어 비트가 111101 및 111110 일 때, 제1 배타적 논리합 회로(XC1)의 출력과 제2 배타적 논리합 회로(XC2)의 출력이 서로 다르므로, 제어회로(CC)는 위상 제어 비트들(111101 및 111110)에 기초하여, 제2 데이터 신호(DATA2)의 에지(edge)를 추출할 수 있다.
제어회로(CC)는, 추출한 제2 데이터 신호(DATA2)의 에지에 기초하여, 제2 데이터 신호(DATA2)의 폴링 에지(falling edge) 및/또는 라이징 에지(rising edge)를 추출할 수 있다. 제어회로(CC)는 추출한 폴링 에지(falling edge) 및/또는 라이징 에지(rising edge)에 기초하여 제2 데이터 신호(DATA2)의 위상을 추출할 수 있다. 따라서, 제어회로(CC)는, 추출한 제2 데이터 신호(DATA2)의 에지에 기초하여, 제2 데이터 신호(DATA2)의 위상을 추출할 수 있다.
제어회로(CC)는, 추출한 제2 데이터 신호(DATA2)의 위상에 대응되는 위상을 가지는 위상변환클럭신호들(예를 들어, 노멀클럭신호(CLK), 제1 위상변환클럭신호(CLK-P1), 및 제2 위상변환클럭신호(CLK-P2)) 중 하나를 선택할 수 있다. 일 실시예에서, 선택되는 위상변환클럭신호는 노멀클럭신호(CLK)일 수 있다.
일 실시예에서, 선택되는 노멀클럭신호(CLK)의 위상은, 제2 데이터 신호(DATA2)의 위상에 대응되는 위상을 가지는 노멀클럭신호(CLK)의 위상들 중 중간값에 해당할 수 있다.
예를 들어, 도 6a를 참조하면, 위상 제어 비트가 000011 및 000100 일 때, 제어회로(CC)는 노멀클럭신호(CLK)의 위상을 제2 데이터 신호(DATA2)의 에지에 해당하는 위상으로 판단할 수 있다. 이에 따라, 제어회로(CC)는 위상 제어 비트가 000101 내지 111111 일 때의 노멀클럭신호(CLK)의 위상들 중 중간값의 위상을 가지는, 위상 제어 비트가 100010 일 때의 노멀클럭신호(CLK)를 선택할 수 있다.
다른 예로, 도 6b를 참조하면, 위상 제어 비트가 111101 및 111110 일 때, 제어회로(CC)는 노멀클럭신호(CLK)의 위상을 제2 데이터 신호(DATA2)의 에지에 해당하는 위상으로 판단할 수 있다. 이에 따라, 제어회로(CC)는 위상 제어 비트가 000000 내지 111100 일 때의 노멀클럭신호(CLK)의 위상들 중 중간값의 위상을 가지는, 위상 제어 비트가 011110 일 때의 노멀클럭신호(CLK)를 선택할 수 있다.
다만, 위상변환클럭신호들 중 하나를 선택하는 방법은 이에 한정되지 않는다. 예를 들어, 도 6a에서 위상 제어 비트가 100000 일 때의 노멀클럭신호(CLK)를 선택할 수 있으며, 도 6b에서 위상 제어 비트가 100100 일 때의 노멀클럭신호(CLK)를 선택할 수 있다.
제어회로(CC)는 선택된 위상변환클럭신호를 기초로 클럭위상 보정신호(CPCS)를 생성할 수 있다. 일 실시예에서, 제어회로(CC)는 선택된 위상변환클럭신호의 위상과 대응되도록 기준 클럭신호(RCLK)의 위상을 가변(보정)하는 클럭위상 보정신호(CPCS)를 생성할 수 있다.
제어회로(CC)는 클럭위상 보정신호(CPCS)를 피드백부(215)에 제공할 수 있다. 피드백부(215)에 대한 구체적인 내용은 도 7a 및 도 7b를 참조하여 후술한다.
도 5, 도 6a, 및 도 6b를 참조하여 설명한 바와 같이, 클럭위상 보정부(213)는 데이터 구동회로들(210) 마다 각각 제2 데이터 신호(DATA2)의 에지 및 위상을 추출하고, 위상에 기초하여 클럭위상 보정신호(CPCS)를 생성할 수 있다. 이에 따라, 제2 인터페이스(IF2, 도 3b 참조)의 브랜치들(BR, 도 3b 참조)의 길이 차이 등에 따라 데이터 구동회로들(210) 마다 다른 제2 데이터 신호(DATA2)의 위상들에 기초하여, 클럭위상 보정부(213)는 데이터 구동회로들(210) 마다 클럭위상 보정신호(CPCS)들을 생성할 수 있다.
도 7a는 도 1의 표시 장치에 포함된 타이밍 제어부와 데이터 구동회로를 연결하는 제3 인터페이스의 일 예를 나타내는 도면이다.
도 7a를 참조하면, 제3 인터페이스(IF3)는 타이밍 제어부(300)와 데이터 구동회로들(210)을 연결할 수 있다. 제3 인터페이스(IF3)는 타이밍 제어부(300)에 연결되어 있는 하나의 라인 및 하나의 라인으로부터 분기되어 데이터 구동회로들(210)에 각각 연결되는 다수의 라인들을 포함할 수 있다.
타이밍 제어부(300)는 제3 인터페이스(IF3)를 통해 데이터 구동회로들(210)에 주파수 디바이더 코드(FDC, 도 4 참조)를 제공할 수 있다. 데이터 구동회로들(210)은 제3 인터페이스(IF3)를 통해 주파수 디바이더 코드(FDC, 도 4 참조)를 수신할 수 있다. 피드백부(215, 도 4 참조)는 주파수 디바이더 코드(FDC, 도 4 참조)를 주파수 디바이더 회로(FD, 도 4 참조)에 제공할 수 있다.
주파수 디바이더 코드(FDC, 도 4 참조)는 기준 클럭신호(RCLK, 도 4 참조)의 주파수가 제2 데이터 신호(DATA2, 도 4 참조)의 주파수에 대응되도록 설정될 수 있다. 제1 데이터 신호(DATA1, 도 4 참조)에 임베디드된 클럭은 제2 데이터 신호(DATA2, 도 4 참조)와 비교하여 높은 주파수를 가질 수 있다. 따라서, 주파수 디바이더 회로(FD, 도 4 참조)는 클럭 데이터 리커버리 회로(CDR, 도 4 참조)를 통해 복원된 클럭신호의 주파수를 주파수 디바이더 코드(FDC, 도 4 참조)에 따라 복원된 클럭신호를 분할하여 복원된 클럭신호보다 낮은 주파수를 가지는 저주파 클럭신호를 생성할 수 있다.
일 실시예에서, 타이밍 제어부(300)는 제3 인터페이스(IF3)를 통해 데이터 구동회로들(210)에 보정 활성화 코드(Calibration Enable, Cal_En, 도 7b 참조)를 제공할 수 있다. 데이터 구동회로들(210)은 제3 인터페이스(IF3)를 통해 보정 활성화 코드(Cal_En, 도 7b 참조)를 수신할 수 있다. 피드백부(215, 도 4 참조)는 보정 활성화 코드(Cal_En, 도 7b 참조)에 대응하는 보정 활성화 신호를 클럭위상 보정부(213, 도 4 참조), 제1 스위칭 소자(SW1, 도 4 참조) 및 제2 스위칭 소자(SW2, 도 4 참조)에 제공할 수 있다.
도 4를 참조하여 설명한 바와 같이, 보정 활성화 신호에 응답하여, 클럭위상 보정부(213)는 제1 기간에 동작하도록 제어될 수 있다. 또한, 보정 활성화 신호에 응답하여, 제1 기간에 제1 스위칭 소자(SW1)는 턴-온(turn-on)될 수 있고 제2 스위칭 소자(SW2)는 턴-오프(turn-off)될 수 있다. 일 실시예에 따라, 보정 활성화 코드(Cal_En, 도 7b 참조)는 제1 기간에만 데이터 구동회로들(210)에 인가될 수 있다. 이에 따라, 제1 기간에, 제2 데이터 신호(DATA2)는 클럭위상 보정부(213)로 인가되고, 샘플러(216)에 인가되지 않을 수 있다.
일 실시예에서, 클럭위상 보정부(213, 도 4 참조)는 클럭위상 보정신호(CPCS, 도 4 참조)를 생성함과 동시에, 보정 비활성화 신호를 생성하여 피드백부(215, 도 4 참조)에 제공할 수 있다. 피드백부(215, 도 4 참조)는 제3 인터페이스(IF3)를 통해 타이밍 제어부(300)에 보정 비활성화 신호에 대응하는 보정 비활성화 코드(Calibration Disable, Cal_Dis, 도 7b 참조)를 제공할 수 있다. 타이밍 제어부(300)는 제3 인터페이스(IF3)를 통해 보정 비활성화 코드(Cal_Dis, 도 7b 참조)를 수신할 수 있다. 이에 따라, 타이밍 제어부(300)는 보정 비활성화 신호를 수신할 수 있다.
또한, 피드백부(215, 도 4 참조)는 보정 비활성화 신호를 제1 스위칭 소자(SW1) 및 제2 스위칭 소자(SW2)에 제공할 수 있다.
일 실시예에서, 보정 비활성화 신호는 보정 활성화 신호와 다른 값을 가질 수 있다.
도 4를 참조하여 설명한 바와 같이, 보정 비활성화 신호에 응답하여, 타이밍 제어부(300)는 제2 기간에 제2 데이터 신호(DATA2)를 센싱 데이터 신호로서 출력하도록 제어될 수 있다. 또한, 보정 비활성화 신호에 응답하여, 제2 기간에 제1 스위칭 소자(SW1)는 턴-오프될 수 있고 제2 스위칭 소자(SW2)는 턴-온될 수 있다. 일 실시예에 따라, 보정 비활성화 신호는 제2 기간에만 제1 스위칭 소자(SW1) 및 제2 스위칭 소자(SW2)에 인가될 수 있다. 이에 따라, 제2 기간에, 제2 데이터 신호(DATA2)는 샘플러(216)로 인가되고, 클럭위상 보정부(213)에 인가되지 않을 수 있다.
클럭위상 보정부(213)는 클럭위상 보정신호(CPCS)를 피드백부(215)에 제공할 수 있다. 피드백부(215)는 제3 인터페이스(IF3)를 통해 타이밍 제어부(300)에 클럭위상 보정신호(CPCS)에 대응하는 클럭위상 보정코드(Clock Phase Calibration Code, CPCC, 도 7b 참조)를 제공할 수 있다. 타이밍 제어부(300)는 제3 인터페이스(IF3)를 통해 클럭위상 보정코드(CPCC, 도 7b 참조)를 수신할 수 있다. 이에 따라, 타이밍 제어부(300)는 클럭위상 보정코드(CPCC)에 대응하는 클럭위상 보정신호(CPCS)를 수신할 수 있다.
주파수 디바이더 코드(FDC), 보정 활성화 코드(Cal_En), 보정 비활성화 코드(Cal_Dis), 및 클럭위상 보정코드(CPCC)는 제3 인터페이스(IF3)를 통해 전송되는 제3 데이터 신호(DATA3)에 포함될 수 있다. 이에 대한 구체적인 설명을 위해 도 7b가 참조될 수 있다.
도 7b는 도 7a의 제3 인터페이스를 통해 전송되는 제3 데이터 신호의 일 예를 나타내는 도면이다.
도 7a 및 도 7b를 참조하면, 제3 인터페이스(IF3)를 통해 전송되는 제3 데이터 신호(DATA3)는 다양한 드라이버 상태 피드백 신호들(Driver Status Feedback Signal)을 포함할 수 있다. 드라이버 상태 피드백 신호들은 데이터 구동회로들(210)의 동작 상태(예를 들어, 데이터 구동회로들(210)의 온도 등)를 나타내는 피드백 신호들을 포함할 수 있다.
일반적으로, 드라이버 상태 피드백 신호들을 전송하는 인터페이스는 할당되지 않은 비트(Bit)를 포함할 수 있다. 따라서, 표시 장치(DD)는, 드라이버 상태 피드백 신호들을 전송하는 인터페이스의 할당되지 않은 비트를 이용하여, 추가적인 신호를 타이밍 제어부(300) 및 데이터 구동회로들(210) 간에 송수신할 수 있다.
일 실시예에서, 제3 데이터 신호(DATA3)는 주파수 디바이더 코드(FDC), 보정 활성화 코드(Cal_En), 보정 비활성화 코드(Cal_Dis), 및 클럭위상 보정코드(CPCC)를 포함할 수 있다.
일 실시예에서, 주파수 디바이더 코드(FDC), 보정 활성화 코드(Cal_En), 및 보정 비활성화 코드(Cal_Dis)는 데이터 구동회로들(210)에 공통된 신호 코드에 해당할 수 있다. 따라서, 주파수 디바이더 코드(FDC), 보정 활성화 코드(Cal_En), 및 보정 비활성화 코드(Cal_Dis)는 제3 인터페이스(IF3)에서 각각 하나의 비트(Bit)를 할당 받아 전송될 수 있다.
일 실시예에서, 클럭위상 보정코드(CPCC)는 데이터 구동회로들(210) 마다 서로 다른 클럭위상 보정코드(CPCC)를 가질 수 있다. 따라서, 클럭위상 보정코드(CPCC)는 제3 인터페이스(IF3)에서 데이터 구동회로들(210)의 개수에 대응되는 비트(Bit)를 할당 받아 전송될 수 있다.
도 7a 및 도 7b를 참조하여 설명한 바와 같이, 표시 장치(DD)는, 별도의 인터페이스를 추가로 구성하지 않고, 기존에 사용하던 인터페이스(예를 들어, 제3 인터페이스(IF3))를 이용하여, 주파수 디바이더 코드(FDC), 보정 활성화 코드(Cal_En), 보정 비활성화 코드(Cal_Dis), 및 클럭위상 보정코드(CPCC) 각각을 타이밍 제어부(300) 및 데이터 구동회로들(210) 간에 송수신할 수 있다.
도 8은 도 1의 표시 장치에 포함된 타이밍 제어부 및 데이터 구동부 사이에 전송되는 데이터 패키지의 일 예를 나타내는 도면이다.
도 8을 참조하면, 제1-1 인터페이스(IF1-1) 및 제1-2 인터페이스(IF1-2)는 제1 인터페이스(IF1, 도 3a 참조)의 브랜치들(BR, 도 3a 참조) 중 인접한 2 개의 브랜치들(BR, 도 3a 참조)을 의미할 수 있다. 제1-1 인터페이스(IF1-1) 및 제1-2 인터페이스(IF1-2)는 상호 다른 데이터 구동회로들(210, 도 3a 참조)에 연결될 수 있다.
제1-1 인터페이스(IF1-1) 및 제1-2 인터페이스(IF1-2)는 각각 라인 시작 신호(Start of Line, SOL), 화소 데이터(Pixel Data), 대기 신호(Horizontal Blanking Period, HBP), 및 위상 분석 코드(Phase)를 포함할 수 있다.
라인 시작 신호(SOL)는 하나의 라인에 대응하는 데이터가 전송됨을 나타내는 신호일 수 있다. 화소 데이터(Pixel DATA)는 표시 패널(DP)에 출력될 데이터 전압들을 생성하기 위한 실질적인 영상 정보를 포함할 수 있다. 대기 신호(HBP)는 다음 프레임에 화소 데이터(Pixel DATA)를 출력하기 위한 대기 시간을 의미할 수 있다.
위상 분석 코드(Phase)는 클럭위상 보정부(213, 도 4 참조)의 동작을 제어하기 위한 신호일 수 있다. 클럭위상 보정부(213, 도 4 참조)는 위상 분석 코드(Phase)에 응답하여 제2 데이터 신호(DATA2, 도 4 참조)에 대한 위상을 추출하고, 클럭위상 보정신호(CPCS, 도 4 참조)를 생성할 수 있다. 예를 들어, 위상 분석 코드(Phase)가 제1 값(H)을 가질 때, 클럭위상 보정부(213, 도 4 참조)는 클럭위상 보정신호(CPCS, 도 4 참조)를 생성하고, 클럭위상 보정신호(CPCS, 도 4 참조)를 피드백부(215, 도 4 참조)에 제공할 수 있다. 다른 예로, 위상 분석 코드(Phase)가 제1 값(H)과 다른 제2 값(L)을 가질 때, 클럭위상 보정부(213, 도 4 참조)는 클럭위상 보정신호(CPCS, 도 4 참조)를 생성하는 동작을 수행하지 않거나, 클럭위상 보정신호(CPCS, 도 4 참조)를 피드백부(215, 도 4 참조)에 제공하지 않을 수 있다.
일 실시예에서, 보정 활성화 신호는 데이터 구동회로들(210, 도 7a 참조)에 공통적으로 제공되며, 제1 기간에 클럭위상 보정부(213, 도 4 참조)가 동작하도록 제어하기 위한 신호일 수 있다. 위상 분석 코드(Phase)는 데이터 구동회로들(210, 도 3a 참조)에 각각 연결된 제1-1 인터페이스(IF1-1) 및 제1-2 인터페이스(IF1-2)를 통해 데이터 구동회로들(210, 도 3a 참조)에 각각 제공되며, 데이터 구동회로들(210, 도 3a 참조)이 순차적으로 클럭위상 보정 동작을 수행하도록 제어하기 위한 신호일 수 있다.
도 8을 참조하면, 제1-1 인터페이스(IF1-1)가 제1 값(H)을 가지는 위상 분석 코드(Phase=H)를 전달하며, 이에 따라 6 수평기간(6H) 동안 제1-2 인터페이스(IF1-2)가 제2 값(L)을 가지는 위상 분석 코드(Phase=L)를 전달할 수 있다.
데이터 구동회로들(210, 도 3a 참조)이 동시에 클럭위상 보정신호(CPCS, 도 4 참조)를 생성할 수 없는 경우, 이와 같이 표시 장치(DD)는 위상 분석 코드(Phase)를 시간적으로 조절하여, 데이터 구동회로들(210, 도 3a 참조) 마다 각각 클럭위상 보정신호(CPCS, 도 4 참조)를 순차적으로 생성할 수 있다.
클럭위상 보정부(213, 도 4 참조)는 클럭위상 보정신호(CPCS, 도 4 참조)를 생성하여 피드백부(215, 도 4 참조)에 제공하고, 피드백부(215, 도 4 참조)는 클럭위상 보정신호(CPCS, 도 4 참조)에 대응하는 클럭위상 보정코드(CPCC[0], CPCC[1], CPCC[2], CPCC[3], CPCC[4], CPCC[5])를 제3 인터페이스(IF3)를 통해 타이밍 제어부(300, 도 7a 참조)에 제공할 수 있다.
도 8을 참조하여 설명한 바와 같이, 표시 장치(DD)는 위상 분석 코드(Phase)를 이용하여, 데이터 구동회로들(210, 도 3a 참조) 마다 각각 클럭위상 보정신호(CPCS, 도 4 참조)를 순차적으로 생성할 수 있고, 클럭위상 보정신호(CPCS, 도 4 참조)에 대응하는 클럭위상 보정코드(CPCC[0], CPCC[1], CPCC[2], CPCC[3], CPCC[4], CPCC[5])를 제3 인터페이스(IF3)를 통해 타이밍 제어부(300, 도 7a 참조)에 제공할 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
CC: 제어회로
CDR: 클럭 데이터 리커버리 회로
DD: 표시 장치
DP: 표시 패널
FD: 주파수 디바이더 회로
IF1: 제1 인터페이스
IF2: 제2 인터페이스
IF3: 제3 인터페이스
PAC: 위상 정렬 회로
PHI: 위상 보간 회로
PHS: 위상 시프트 회로
PRC: 위상 레지스터 회로
PSC: 위상 샘플링 회로
SW1: 제1 스위칭 소자
SW2: 제2 스위칭 소자
XC: 배타적 논리합 회로
100: 주사 구동부
200: 데이터 구동부
210: 데이터 구동회로
211: 클럭 복원부
212: 클럭 생성부
213: 클럭위상 보정부
214: 디코더
215: 피드백부
216: 샘플러

Claims (20)

  1. 화소들을 포함하는 표시 패널;
    제1 데이터 신호에 기초하여 데이터 전압들을 생성하여 상기 화소들에 제공하는 데이터 구동회로들; 및
    제1 인터페이스를 통해 상기 데이터 구동회로들에 각각 연결되고, 상기 제1 인터페이스를 통해 상기 제1 데이터 신호를 상기 데이터 구동회로들에 전송하며, 상기 제1 인터페이스와 다른 제2 인터페이스를 통해 상기 데이터 구동회로들과 공통으로 연결되고, 상기 제2 인터페이스를 통해 제2 데이터 신호를 상기 데이터 구동회로들에 전송하는 타이밍 제어부를 포함하고,
    상기 데이터 구동회로들 각각은,
    상기 제1 데이터 신호로부터 클럭신호를 복원하고, 상기 클럭신호에 기초하여 기준 클럭신호를 생성하는 클럭 복원부;
    상기 기준 클럭신호의 위상을 시프트시켜 상호 다른 위상들을 가지는 위상변환클럭신호들을 생성하는 클럭 생성부; 및
    상기 제2 데이터 신호 및 상기 위상변환클럭신호들에 기초하여 상기 제2 데이터 신호의 에지(edge)를 추출하고, 상기 에지에 기초하여 상기 제2 데이터 신호의 위상을 추출하며, 상기 제2 데이터 신호의 위상에 기초하여 클럭위상 보정신호를 생성하는 클럭위상 보정부를 포함하고,
    상기 클럭위상 보정신호에 대응하여 상기 기준 클럭신호의 위상이 가변되는, 표시 장치.
  2. 제1 항에 있어서, 상기 클럭 복원부는,
    상기 제1 데이터 신호로부터 상기 클럭신호를 복원하는 클럭 데이터 리커버리 회로; 및
    상기 복원된 클럭신호를 분할하여 상기 복원된 클럭신호의 주파수보다 낮은 주파수를 가지는 저주파 클럭신호를 생성하고, 상기 저주파 클럭신호를 상기 기준 클럭신호로서 출력하는 주파수 디바이더 회로를 포함하는, 표시 장치.
  3. 제1 항에 있어서, 상기 클럭 생성부는,
    상기 기준 클럭신호의 위상을 시프트시켜 노멀클럭신호를 생성하는 위상 시프트 회로; 및
    상기 노멀클럭신호에 기초하여 상기 노멀클럭신호의 위상과 다른 위상들을 가지는 제1 위상변환클럭신호 및 제2 위상변환클럭신호를 생성하는 위상 보간 회로를 포함하고,
    상기 노멀클럭신호, 상기 제1 위상변환클럭신호 및 상기 제2 위상변환클럭신호는 상기 위상변환클럭신호들에 포함되는, 표시 장치.
  4. 제3 항에 있어서, 상기 제1 위상변환클럭신호의 위상은 상기 노멀클럭신호의 위상보다 빠르고, 상기 제2 위상변환클럭신호의 위상은 상기 노멀클럭신호의 위상보다 느린, 표시 장치.
  5. 제4 항에 있어서, 상기 제1 위상변환클럭신호와 상기 노멀클럭신호의 위상차는 상기 노멀클럭신호와 제2 위상변환클럭신호의 위상차와 같은, 표시 장치.
  6. 제3 항에 있어서, 상기 위상 시프트 회로에 상기 노멀클럭신호의 위상을 제어하는 위상제어신호가 인가되며, 상기 위상제어신호는 m비트(m은 자연수)의 디지털 신호인, 표시 장치.
  7. 제6 항에 있어서, 상기 클럭위상 보정부는,
    상기 제2 데이터 신호를 상기 제1 위상변환클럭신호에 따라 샘플링하는 제1 샘플링 D-플립플롭, 상기 제2 데이터 신호를 상기 노멀클럭신호에 따라 샘플링하는 제2 샘플링 D-플립플롭, 및 상기 제2 데이터 신호를 상기 제2 위상변환클럭신호에 따라 샘플링하는 제3 샘플링 D-플립플롭을 포함하는 위상 샘플링 회로;
    상기 제1 샘플링 D-플립플롭의 출력을 상기 노멀클럭신호에 따라 정렬하는 제1 정렬 D-플립플롭, 상기 제2 샘플링 D-플립플롭의 출력을 상기 노멀클럭신호에 따라 정렬하는 제2 정렬 D-플립플롭, 및 상기 제3 샘플링 D-플립플롭의 출력을 상기 노멀클럭신호에 따라 정렬하는 제3 정렬 D-플립플롭을 포함하는 위상 정렬 회로;
    상기 위상 정렬 회로의 출력을 수신하는 배타적 논리합 회로; 및
    상기 배타적 논리합 회로에서 출력되는 데이터를 저장하는 위상 레지스터 회로를 포함하는, 표시 장치.
  8. 제7 항에 있어서, 상기 배타적 논리합 회로는,
    상기 제1 정렬 D-플립플롭의 출력 및 상기 제2 정렬 D-플립플롭의 출력을 수신하는 제1 배타적 논리합 회로; 및
    상기 제2 정렬 D-플립플롭의 출력 및 상기 제3 정렬 D-플립플롭의 출력을 수신하는 제2 배타적 논리합 회로를 포함하는, 표시 장치.
  9. 제8 항에 있어서, 상기 위상 레지스터 회로는,
    상기 제1 배타적 논리합 회로의 출력들을 순차적으로 저장하는 n개(n은 2 이상의 자연수)의 제1 카운트 레지스터들; 및
    상기 제2 배타적 논리합 회로의 출력들을 순차적으로 저장하는 n개의 제2 카운트 레지스터들을 포함하며,
    상기 n의 값은 2m의 값과 동일한, 표시 장치.
  10. 제9 항에 있어서, 상기 클럭위상 보정부는,
    상기 n개의 제1 카운트 레지스터들 및 상기 n개의 제2 카운트 레지스터들에 저장된 위상 데이터들을 기초로, 상기 제1 배타적 논리합 회로의 출력 및 상기 제2 배타적 논리합 회로의 출력을 비교하여 상기 제2 데이터 신호의 에지를 추출하고, 상기 에지에 기초하여 상기 제2 데이터 신호의 위상을 추출하고, 상기 제2 데이터 신호의 위상에 대응되는 위상을 가지는 위상변환클럭신호들 중 하나를 선택하여, 상기 선택된 위상변환클럭신호를 기초로 상기 클럭위상 보정신호를 생성하는 제어회로를 더 포함하는, 표시 장치.
  11. 제10 항에 있어서, 상기 선택된 위상변환클럭신호의 위상은, 상기 제2 데이터 신호의 위상에 대응되는 위상을 가지는 위상변환클럭신호들의 위상들 중 중간값인, 표시 장치.
  12. 제1 항에 있어서, 상기 데이터 구동회로들은,
    상기 제1 인터페이스 및 상기 제2 인터페이스와 다른 제3 인터페이스를 통해 상기 타이밍 제어부에 연결되고, 상기 제3 인터페이스를 통해 상기 클럭위상 보정신호를 상기 타이밍 제어부에 전송하는, 표시 장치.
  13. 제1 항에 있어서, 상기 제1 데이터 신호는 상기 기준 클럭신호의 위상을 결정하는 기준 클럭위상정보를 포함하며,
    상기 타이밍 제어부는 상기 클럭위상 보정신호에 기초하여 상기 기준 클럭위상정보를 가변하고,
    상기 가변된 기준 클럭위상정보를 기초로 상기 기준 클럭신호의 위상이 가변되는, 표시 장치.
  14. 제1 항에 있어서, 상기 데이터 구동회로들 각각은, 상기 제2 데이터 신호를 상기 기준 클럭신호에 따라 샘플링하는 샘플러(Sampler)를 더 포함하는, 표시 장치.
  15. 제14 항에 있어서, 상기 데이터 구동회로들 각각은,
    상기 클럭위상 보정부에 연결되는 제1 스위칭 소자; 및
    상기 샘플러에 연결되는 제2 스위칭 소자를 더 포함하며,
    상기 제1 스위칭 소자는,
    제1 기간에서 턴-온되어 상기 제2 인터페이스로부터 상기 클럭위상 보정부에 상기 제2 데이터 신호를 전송하고,
    상기 제2 스위칭 소자는,
    상기 제1 기간과 다른 제2 기간에서 턴-온되어 상기 제2 인터페이스로부터 상기 샘플러에 상기 제2 데이터 신호를 전송하는, 표시 장치.
  16. 제1 인터페이스를 통해 타이밍 제어부로부터 데이터 구동회로들에 제1 데이터 신호를 각각 전송하는 단계;
    상기 제1 인터페이스와 다른 제2 인터페이스를 통해 상기 타이밍 제어부로부터 상기 데이터 구동회로들에 제2 데이터 신호를 전송하는 단계;
    상기 제1 데이터 신호로부터 클럭신호를 복원하고, 상기 클럭신호에 기초하여 기준 클럭신호를 생성하는 단계;
    상기 기준 클럭신호의 위상을 시프트시켜 상호 다른 위상들을 가지는 위상변환클럭신호들을 생성하는 단계;
    상기 제2 데이터 신호 및 상기 위상변환클럭신호들에 기초하여 상기 제2 데이터 신호의 에지(edge)를 추출하는 단계;
    상기 에지에 기초하여 상기 제2 데이터 신호의 위상을 추출하며, 상기 제2 데이터 신호의 위상에 기초하여 클럭위상 보정신호를 생성하는 단계; 및
    상기 클럭위상 보정신호에 대응하여 상기 기준 클럭신호의 위상을 가변하는 단계를 포함하는, 표시 장치의 구동 방법.
  17. 제16 항에 있어서, 상기 기준 클럭을 생성하는 단계는,
    클럭 데이터 리커버리 회로를 이용하여 상기 제1 데이터 신호로부터 상기 클럭신호를 복원하는 단계; 및
    주파수 디바이더 회로를 이용하여 상기 복원된 클럭신호를 분할하여 상기 복원된 클럭신호의 주파수보다 낮은 주파수를 가지는 저주파 클럭신호를 생성하는 단계;
    상기 저주파 클럭신호를 상기 기준 클럭신호로서 출력하는 단계를 포함하는, 표시 장치의 구동 방법.
  18. 제16 항에 있어서, 상기 위상변환클럭신호들을 생성하는 단계는,
    위상 시프트 회로를 이용하여 상기 기준 클럭신호의 위상을 시프트시켜 노멀클럭신호를 생성하는 단계; 및
    위상 보간 회로를 이용하여 상기 노멀클럭신호에 기초하여 상기 노멀클럭신호의 위상과 다른 위상들을 가지는 제1 위상변환클럭신호 및 제2 위상변환클럭신호를 생성하는 단계를 포함하며,
    상기 노멀클럭신호, 상기 제1 위상변환클럭신호 및 상기 제2 위상변환클럭신호는 상기 위상변환클럭신호들에 포함되는, 표시 장치의 구동 방법.
  19. 제18 항에 있어서, 상기 제2 데이터 신호의 에지를 추출하는 단계는,
    위상 샘플링 회로를 이용하여 상기 제2 데이터 신호를 상기 노멀클럭신호, 상기 제1 위상변환클럭신호, 및 상기 제2 위상변환클럭신호에 따라 샘플링하는 단계;
    위상 정렬 회로를 이용하여 상기 위상 샘플링 회로의 출력을 상기 노멀클럭신호에 따라 정렬하는 단계;
    배타적 논리합 회로를 이용하여 상기 위상 정렬 회로의 출력을 배타적 논리 연산하는 단계;
    상기 배타적 논리합 회로에서 출력되는 데이터를 위상 레지스터 회로에 저장하는 단계; 및
    제어회로를 이용하여 상기 배타적 논리합 회로의 출력을 비교하여 상기 제2 데이터 신호의 에지를 추출하는 단계를 포함하며,
    상기 클럭위상 보정신호를 생성하는 단계는,
    상기 에지에 기초하여 상기 제2 데이터 신호의 위상을 추출하고, 상기 제2 데이터 신호의 위상에 대응되는 위상을 가지는 위상변환클럭신호들 중 하나를 선택하는 단계; 및
    상기 선택된 위상변환클럭신호를 기초로 상기 클럭위상 보정신호를 생성하는 단계를 포함하는, 표시 장치의 구동 방법.
  20. 제16 항에 있어서,
    상기 제1 인터페이스 및 상기 제2 인터페이스와 다른 제3 인터페이스를 통해 상기 데이터 구동회로가 상기 클럭위상 보정신호를 상기 타이밍 제어부에 전송하는 단계;
    상기 타이밍 제어부가 상기 클럭위상 보정신호에 기초하여 기준 클럭위상정보를 가변하고, 상기 가변된 기준 클럭위상정보를 기초로 상기 기준 클럭신호의 위상을 가변시키는 단계; 및
    상기 데이터 구동회로들 각각은, 샘플러(Sampler)를 이용하여 상기 제2 데이터 신호를 상기 기준 클럭신호에 따라 샘플링하는 단계를 더 포함하는, 표시 장치의 구동 방법.
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