KR101739137B1 - 액정표시장치 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로, 이 액정표시장치의 소스 드라이브 IC들 각각은 콘트롤 데이터로부터 데이터 출력 타이밍을 제어하는 소스 출력 인에이블 신호를 발생한다. 상기 소스 드라이브 IC들 각각은 반전된 상기 소스 출력 인에이블신호와 상기 락 신호를 논리곱 연산하여 그 결과를 출력하는 AND 게이트, 및 상기 락 신호가 락 상태의 논리값이고 상기 반전된 소스 출력 인에이블신호가 하이 논리일 때 발생되는 상기 AND 게이트의 출력에 응답하여 래치된 이전 데이터를 출력하는 래치를 포함한다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}
본 발명은 액정표시장치에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 빠르게 음극선관을 대체하고 있다.
액정표시장치는 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 집적회로(Integrated Circuit 이하, "IC"라 함), 액정표시패널의 게이트라인들에 게이트펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 다수의 게이트 드라이브 IC, 및 드라이브 IC들을 제어하기 위한 타이밍 콘트롤러 등을 구비한다.
타이밍 콘트롤러는 mini LVDS(Low Voltage Differential Signaling)와 같은 인터페이스를 통해 디지털 비디오 데이터와, 디지털 비디오 데이터의 샘플링을 위한 클럭신호, 소스 드라이브 IC들의 동작을 제어하기 위한 제어신호 등을 소스 드라이브 IC들에 공급한다. 소스 드라이브 IC들은 타이밍 콘트롤러로부터 입력되는 디지털 비디오 데이터를 아날로그 데이터전압으로 변환하여 데이터라인들에 공급한다.
mini LVDS(Low Voltage Differential Signaling) 인터페이스를 통해 타이밍 콘트롤러와 소스 드라이브 IC들을 멀티 드롭(Multi Drop) 방식으로 연결하는 경우에, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 R 데이터 전송 배선, G 데이터 전송배선, B 데이터 전송배선, 소스 드라이브 IC들의 출력 및 극성변환 동작의 동작 타이밍 등을 제어하기 위한 제어배선들, 클럭 전송배선들을 포함한 많은 배선들이 필요하다. mini-LVDS 인터페이스 방식에서 RGB 데이터 전송의 예를 들면, RGB 디지털 비디오 데이터와 클럭 각각을 차신호(differential signal) 쌍으로 전송하므로 기수 데이터와 우수 데이터를 동시에 전송하는 경우에 타이밍 콘트롤러와 소스 드라이브 IC들 사이에는 RGB 데이터 전송을 위하여 최소 14 개의 배선들이 필요하다. RGB 데이터가 10bit 데이터이면 18 개의 배선들이 필요하다. 따라서, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 실장된 소스 인쇄회로보드(Printed Circuit Board, PCB)에는 많은 배선들이 형성되어야 하므로 그 폭을 줄이기가 어렵다.
본원 출원인은 타이밍 콘트롤러와 소스 드라이브 IC들을 점 대 점(point to point) 방식으로 연결하여 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 배선 수를 최소화하고 신호전송을 안정화하기 위한 새로운 신호 전송 프로토콜(이하 "EPI 인터페이스 프로토콜"라 함)을 대한민국 특허출원 10-2008-0127458(2008-12-15), 미국 출원 12/543,996(2009-08-19), 대한민국 특허출원 10-2008-0127456(2008-12-15), 미국 출원 12/461,652(2009-08-19), 대한민국 특허출원 10-2008-0132466(2008-12-23), 미국 출원 12/537,341(2009-08-07) 등에서 제안한 바 있다.
EPI 인터페이스 프로토콜은 아래의 (1) 내지 (3)의 인터페이스 규정을 만족한다.
(1) 타이밍 콘트롤러의 송신단과 소스 드라이브 IC들의 수신단 사이에 배선 공유없이 데이터 배선쌍을 경유하여 타이밍 콘트롤러의 송신단과 소스 드라이브 IC들의 수신단을 점 대 점 방식으로 연결한다.
(2) 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 별도의 클럭 배선쌍을 연결하지 않는다. 타이밍 콘트롤러는 데이터 배선쌍을 통해 클럭신호가 내장된 비디오 데이터 및 콘트롤 데이터를 소스 드라이브 IC들로 전송한다.
(3) 소스 드라이브 IC들 각각에 내부 클럭 발생회로가 내장되어 있다. 타이밍 콘트롤러는 프리엠블 패턴신호(pre-amble pattern 또는 clock tracking pattern)을 소스 드라이브 IC들에 전송하고, 소스 드라이브 IC들의 내부 클럭 발생회로는 프리엠블 패턴신호를 기준으로 그 출력의 위상을 고정(Lock)한 후에 위상 고정 상태를 지시하는 락 신호(Lock signal)를 타이밍 콘트롤러에 피드백(Feedback) 입력한다. 이를 위하여, 락 피드백 신호 배선을 타이밍 콘트롤러와, 마지막으로 락 신호를 발생하는 소스 드라이브 IC 사이에 연결한다.
EPI 인터페이스 프로토콜에서, 타이밍 콘트롤러는 콘트롤 데이터와 비디오 데이터를 전송하기 전에 프리엠블 패턴신호를 소스 드라이브 IC들로 전송한다. 그러면, 소스 드라이브 IC의 내부 클럭 발생회로는 프리엠블 신호를 기준으로 클럭 트래이닝(Clock training) 동작을 수행하여 출력 위상과 주파수를 고정하여 타이밍 콘트롤러와의 데이터 링크를 확립하고, 락 신호를 타이밍 콘트롤러에 전송한다. 타이밍 콘트롤러는 피드백 입력된 락 신호를 수신하면 모든 소스 드라이브 IC들에서 내부 클럭 발생회로의 위상이 고정된 것으로 판단하여 콘트롤 데이터와 비디오 데이터를 소스 드라이브 IC들로 전송하기 시작한다. 소스 드라이브 IC들 중 어느 하나라도 내장된 내부 클럭 발생회로가 언락되면 락 신호를 반전시켜 클럭 트래이닝을 요청한다. 이 경우, 타이밍 콘트롤러는 어느 소스 드라이브 IC의 내부 클럭 발생회로가 언락되었는지 알 수 없으므로 모든 소스 드라이브 IC들의 클럭 트래이닝을 재개한다.
소스 드라이브 IC들 중 어느 하나에서 위상이 언락(Unlock)되어 락 신호의 논리가 반전되면 타이밍 콘트롤러는 프리엠블 신호를 소스 드라이브 IC들에 재전송한다. 따라서, 소스 드라이브 IC들 중 어느 하나라도 위상이 풀리면 소스 드라이브 IC들의 클럭 트래이닝 동작을 재개시킨 후에 정상적인 락 신호가 피드백 입력되면 다시 콘트롤 데이터와 비디오 데이터를 소스 드라이브 IC들로 전송하기 시작한다.
EPI 인터페이스 프로토콜에서, 소스 드라이브 IC들로 콘트롤 데이터와 비디오 데이터가 정상적으로 전송되는 중 어느 시점에서 소스 드라이브 IC들 중 어느 하나라도 내부 클럭 발생회로가 언락되면 타이밍 콘트롤러는 클럭 트래이닝을 위한 프리엠블 신호를 다시 전송한다. 이 경우에 소스 드라이브 IC들의 클럭 트래이닝 과정에서 소스 드라이브 IC들로부터 비정상적인 데이터(abnormal data)가 출력되고, 표시 영상에서 비정상적인 데이터가 보여질 수 있다.
도 1a 및 도 1b는 EPI 인터페이스의 실험 결과를 나타내는 도면이다. 도 1a는 실험에서 사용된 원본 이미지이고, 도 1b는 클럭 트래이닝 재개 시점에서 액정표시패널에서 나타나는 비정상적 데이터를 보여 주는 도면이다. 도 1a와 같은 원본 이미지를 표시할 때, 소스 드라이브 IC들 중 어느 하나가 언락되어 클럭 트래이닝을 재개하면 도 1b와 같이 클럭 트래이닝 재개 시점에서 약 2 라인에서 비정상적인 노이즈가 화면에 보여진다.
본 발명은 소스 드라이브 IC의 클럭 트래이닝 재개 시점에서 화면에 보여지는 비정상적인 노이즈를 최소화하도록 한 액정표시장치를 제공한다.
본 발명의 액정표시장치는 데이터전압이 공급되는 데이터라인들, 상기 데이터라인들과 교차되어 상기 데이터전압에 동기되는 게이트펄스가 순차적으로 공급되는 게이트라인들, 및 매트릭스 형태로 배치된 픽셀들을 포함하는 표시패널; 프리엠블 신호를 입력 받아 내부 클럭 발생회로의 위상을 고정하고 상기 프리엠블 신호에 이어서 수신되는 콘트롤 데이터와 비디오 데이터를 수신하여 상기 비디오 데이터의 데이터전압을 상기 표시패널의 데이터라인들로 출력하는 소스 드라이브 IC들; 및 상기 프리엠블 신호, 상기 콘트롤 데이터 및 상기 비디오 데이터를 상기 소스 드라이브 IC들로 전송하고, 상기 소스 드라이브 IC들 중 마지막 소스 드라이브 IC로부터 입력되는 락 신호의 논리값이 언락 상태로 전환되면 현재 전송 중인 비디오 데이터의 전송을 완료한 후에 상기 프리엠블 신호를 상기 소스 드라이브 IC들로 전송하는 타이밍 콘트롤러를 포함한다.
상기 소스 드라이브 IC들 각각은 상기 콘트롤 데이터로부터 상기 소스 드라이브 IC들의 데이터 출력 타이밍을 제어하는 소스 출력 인에이블 신호를 발생한다.
상기 소스 드라이브 IC들 각각은 반전된 상기 소스 출력 인에이블신호와 상기 락 신호를 논리곱 연산하여 그 결과를 출력하는 AND 게이트, 및 상기 락 신호가 락 상태의 논리값이고 상기 반전된 소스 출력 인에이블신호가 하이 논리일 때 발생되는 상기 AND 게이트의 출력에 응답하여 래치된 이전 데이터를 출력하는 래치를 포함한다.
삭제
본 발명은 소스 드라이브 IC들 중 어느 하나라도 언락 상태일 때 타이밍 콘트롤러에서 현재의 라인 데이터의 전송을 완료하고 소스 드라이브 IC에서 일시적으로 데이터를 유지하게 한다. 그 결과, 본 발명은 소스 드라이브 IC의 클럭 트래이닝 재개 시점에서 화면에 보여지는 비정상적인 노이즈를 방지할 수 있다.
도 1a 및 도 1b는 EPI 인터페이스의 실험에서 사용된 원본 이미지와, 소스 드라이브 IC들의 클럭 트래이닝 재개시점에서 발생되는 노이즈를 보여 주는 도면들이다.
도 2는 본 발명의 실시예에 따른 액정표시장치를 나타내는 도면이다.
도 3은 도 2에 도시된 소스 드라이브 IC들의 내부 회로 구성을 보여 주는 블록도이다.
도 4는 도 2에 도시된 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송 프로토콜을 보여 주는 파형도이다.
도 5는 데이터 전송 중에 일시적으로 소스 드라이브 IC들 중 어느 하나가 언락된 경우 종래와 본 발명에서 타이밍 콘트롤러의 신호 전송 동작을 비교한 파형도이다.
도 6은 소스 드라이브 IC들의 데이터 샘플링 및 직병렬 변환부 구성을 상세히 보여 주는 회로도이다.
도 7은 종래와 본 발명의 EPI 인터페이스 프로토콜에서 소스 드라이브 IC들의 언락 상태 동작을 비교한 파형도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 2를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(LCP), 타이밍 콘트롤러(TCON), 하나 이상의 소스 드라이브 IC들(SIC#1~SIC#6), 및 게이트 드라이브 IC들(GIC)을 구비한다.
액정표시패널(LCP)의 기판들 사이에는 액정층이 형성된다. 액정표시패널(LCP)은 데이터라인들(DL)과 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 액정셀들(Clc)을 포함한다.
액정표시패널(LCP)의 TFT 어레이 기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 및 스토리지 커패시터들(Cst) 등을 포함한 화소 어레이가 형성된다. 액정셀들(Clc)은 TFT를 통해 데이터전압이 공급되는 화소전극과, 공통전압(Vcom)이 공급되는 공통전극 사이의 전계에 의해 구동된다. TFT의 게이트전극은 게이트라인(GL)에 접속되고, 그 드레인전극은 데이터라인(DL)에 접속된다. TFT의 소스전극은 액정셀(Clc)의 화소전극에 접속된다. TFT는 게이트라인(GL)을 통해 공급되는 게이트펄스에 따라 턴-온되어 데이터라인(DL)으로부터의 데이터전압을 액정셀(Clc)의 화소전극에 공급한다. 액정표시패널(LCP)의 컬러필터 기판 상에는 블랙매트릭스, 컬러필터 및 공통전극 등이 형성된다. 액정표시패널(LCP)의 TFT 어레이 기판과 컬러필터 어레이 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정표시패널(LCP)의 TFT 어레이 기판과 컬러필터 어레이 기판 사이에는 액정셀(Clc)의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성될 수 있다.
액정표시패널(LCP)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식이나, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식으로 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
타이밍 콘트롤러(TCON)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 도시하지 않은 외부 호스트 시스템으로부터 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 외부 타이밍 신호를 입력받는다. 타이밍 콘트롤러(TCON)는 점 대 점(point to point) 인터페이스를 통해 소스 드라이브 IC들(SIC#1~SIC#6) 각각에 직렬로 접속되된다. 타이밍 콘트롤러(TCON)는 전술한 EPI 인터페이스 프로토콜 하에 소스 드라이브 IC들(SIC#1~SIC#6)에 프리엠블 신호, 콘트롤 데이터, 비디오 데이터 등을 차신호쌍으로 변환하여 데이터 배선쌍을 통해 소스 드라이브 IC들(SIC#1~SIC#6)로 직렬 전송한다. 타이밍 콘트롤러(TCON)로부터 소스 드라이브 IC들(SIC#1~SIC#6)로 전송되는 신호들에는 외부 클럭신호가 내장된다.
도 2에서, 실선은 외부 클럭신호가 내장되고 프리엠블 신호, 콘트롤 데이터, 비디오 데이터 등의 데이터가 전송되는 데이터 배선쌍이고, 점선은 소스 드라이브 IC들(SIC#1~SIC#6) 간에 연결된 락 피드백 신호 배선이다. 소스 드라이브 IC들(SIC#1~SIC#6)은 이전 단 소스 드라이브 IC로부터 하이 논리의 락 신호가 입력되면 클럭 트래이닝을 통해 내부 클럭 발생회로의 출력이 락킹되면 다음 단 소스 드라이브 IC로 락 신호를 전송하고, 마지막 소스 드라이브 IC(SIC#6)는 타이밍 콘트롤러(TCON)에 락 신호를 전송한다. 제1 소스 드라이브 IC(SIC#1)에는 락 신호 입력단자에 이전 단 소스 드라이브 IC의 락 신호 출력 단자가 연결되어 있지 않다. 이 때문에, 제1 소스 드라이브 IC들(SIC#1)의 락 신호 입력 단자에는 직류 전원 전압(VCC)이 입력된다. 타이밍 콘트롤러(TCON)는 마지막 소스 드라이브 IC들(SIC#6)로부터 하이 논리의 락 신호를 수신한 후에, 외부 클럭신호가 내장된 콘트롤 데이터와 비디오 데이터를 소스 드라이브 IC들(SIC#1~SIC#6)로 전송한다.
콘트롤 데이터는 소스 드라이브 IC들(SIC#1~SIC#6)로부터 출력되는 데이터전압의 출력 타이밍, 데이터전압의 극성 등을 제어하기 위한 소스 콘트롤 데이터를 포함한다. 또한, 콘트롤 데이터는 게이트 드라이브 IC(GIC)의 동작 타이밍을 제어기 위한 게이트 콘트롤 데이터를 포함할 수 있다.
소스 드라이브 IC들(SIC#1~SIC#6) 각각은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 액정표시패널(LCP)의 데이터라인들에 접속될 수 있다. 소스 드라이브 IC들(SIC#1~SIC#6)은 데이터 배선쌍을 통해 외부 클럭신호가 각각 내장된 프리엠블 신호, 콘트롤 데이터, 비디오 데이터 등을 입력 받는다. 소스 드라이브 IC들(SIC#1~SIC#6)은 외부 클럭신호를 위상 고정 루프(Phase locked loop, 이하 "PLL"이라 함) 또는 지연 락 루프(Delay Locked loop, 이하 "DLL"이라 함)를 포함한 내부 클럭 발생회로에 입력하여 비디오 데이터의 RGB 비트수×2 개의 내부 클럭신호들을 발생한다. 그리고 소스 드라이브 IC들(SIC#1~SIC#6)은 내부 클럭신호를 기준으로 비디오 데이터의 RGB 비트들을 샘플링하고 병렬 데이터 체계로 변환한다.
소스 드라이브 IC들(SIC#1~SIC#6)은 데이터 배선쌍을 통해 입력되는 콘트롤 데이터를 코드 맵핑 방식으로 디코딩하여 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 복원한다. 소스 드라이브 IC들(SIC#1~SIC#6)은 소스 콘트롤 데이터에 따라 병렬 체계로 변환된 비디오 데이터를 정극성/부극성 아날로그 데이터전압으로 변환하여 액정표시패널(LCP)의 데이터라인들(DL)에 공급한다. 소스 드라이브 IC들(SIC#1~SIC#6)은 게이트 콘트롤 데이터를 게이트 드라이브 IC(GIC) 중 하나 이상에 전송할 수 있다.
게이트 드라이브 IC(GIC)는 TAP 공정을 통해 액정표시패널의 TFT 어레이 기판의 게이트라인들에 연결되거나 GIP(Gate In Panel) 공정으로 액정표시패널(LCP)의 TFT 어레이 기판 상에 직접 형성될 수 있다. 게이트 드라이브 IC(GIC)는 타이밍 콘트롤러(TCON)로부터 공급되거나, 소스 드라이브 IC들(SIC#1~SIC#6)을 통해 공급되는 게이트 콘트롤 데이터에 따라 데이터전압에 동기되는 게이트펄스를 게이트라인들(GL)에 순차적으로 공급한다.
도 3은 소스 드라이브 IC들(SIC#1~SIC#6)의 내부 회로 구성을 보여 준다.
도 3을 참조하면, 소스 드라이브 IC들(SIC#1~SIC#6) 각각은 k(k는 양의 정수) 개의 데이터라인들(D1~Dk)에 정극성/부극성 데이터 전압들을 공급한다.
소스 드라이브 IC들(SIC#1~SIC#6) 각각은 데이터 샘플링 및 직병렬 변환부(21), 디지털 아날로그 변환기(Digital to Analog Convertor, 이하 "DAC"라 함)(22), 및 출력회로(23) 등을 구비한다.
데이터 샘플링 및 직병렬 변환부(21)는 내부 클럭 발생회로를 이용하여 내부 클럭신호들을 발생하고 그 내부 클럭신호들에 따라 데이터 배선쌍을 통해 직렬로 입력되는 RGB 디지털 비디오 데이터를 샘플링하고 래치함으로써 병렬 데이터로 변환한다.
데이터 샘플링 및 직병렬 변환부(21)는 데이터 배선쌍을 통해 수신되는 콘트롤 데이터를 코드 맵핑 방식으로 복원하여 소스 콘트롤 데이터를 발생한다. 또한, 콘트롤 데이터에 게이트 콘트롤 데이터가 인코딩된 경우에, 데이터 샘플링 및 직병렬 변환부(21)는 데이터 배선쌍을 통해 입력되는 콘트롤 데이터로부터 게이트 콘트롤 데이터를 복원하여 게이트 드라이브 IC(GIC)에 전송한다. 소스 콘트롤 데이터는 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함한다. 게이트 콘트롤 데이터는 게이트 스타트 펄스, 게이트 출력 인에이블 신호 등을 포함한다. 극성제어신호(POL)는 데이터라인들(D1~Dk)에 공급되는 정극성/부극성 아날로그 데이터전압의 극성을 지시한다. 소스 출력 인에이블신호(SOE)는 소스 드라이브 IC들(SIC#1~SIC#6)의 데이터 출력 타이밍과 차지 쉐어링 타이밍(Charge sharing timing)을 제어한다.
DAC(22)는 데이터 샘플링 및 직병렬 변환부(21)로부터의 비디오 데이터들을 정극성 감마보상전압(GH)과 부극성 감마보상전압(GL)으로 변환하여 정극성/부극성 아날로그 비디오 데이터전압을 발생한다. 그리고 DAC(22)는 극성제어신호(POL)에 응답하여 데이터전압의 극성을 반전시킨다.
출력회로(23)는 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 차지 쉐어링을 통해 정극성 데이터전압과 부극성 데이터전압의 평균전압이나, 공통전압(Vcom)을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 차지 쉐어링 시간 동안 정극성 데이터전압이 공급되는 출력 채널과 부극성 데이터전압이 공급되는 출력 채널들이 단락(short circuit)되어 정극성 데이터전압과 부극성 데이터전압의 평균전압이 발생된다.
출력회로(23)는 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 정극성/부극성 아날로그 비디오 데이전압을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다.
도 4는 도 2에 도시된 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SIC#1~SIC#6) 사이의 신호 전송 프로토콜을 보여 주는 파형도이다. 도 5는 데이터 전송 중에 일시적으로 소스 드라이브 IC들(SIC#1~SIC#6) 중 어느 하나가 언락된 경우에, 종래와 본 발명에서 타이밍 콘트롤러(TCON)의 신호 전송 동작을 비교한 파형도이다.
도 4를 참조하면, 타이밍 콘트롤러(TCON)는 제1 단계(Phase-Ⅰ) 기간 동안 일정한 주파수의 프리엠블 신호를 소스 드라이브 IC들(SIC#1~SIC#6)로 전송하고 락 신호(LOCK)가 하이 논리로 피드백 입력된 후에 제2 단계(Phase-Ⅱ)에서 콘트롤 데이터를 소스 드라이브 IC들(SIC#1~SIC#6)에 전송한다. 이어서, 타이밍 콘트롤러(TCON)는 제3 단계(Phase-Ⅲ)에서 비디오 데이터(RGB Data)를 소스 드라이브 IC들(SIC#1~SIC#6)로 전송한다.
타이밍 콘트롤러(TCON)로부터 정상적으로 콘트롤 데이터와 비디오 데이터가 출력되면서 어느 시점에 소스 드라이브 IC들(SIC#1~SIC#6) 중 어느 하나 예를 들어, 제6 소스 드라이브 IC(SIC#6)가 언락되면 종래의 EPI 인터페이스 프로토콜에서 타이밍 콘트롤러(TCON)는 전송하고 있던 N 번째 라인의 데이터(N Line Data)의 전송을 중단하고 도 5의 아래에서 두 번째 파형과 같이 제1 단계(Phase-Ⅰ)의 프리엠블 신호(클럭 트래이닝 신호)를 재전송하였다. 이 경우에, 언락되지 않은 다른 소스 드라이브 IC들(SIC#1~SIC#5)도 정상적인 비디오 데이터를 수신하지 못하고 제1 단계의 프리엠블 신호를 수신하고, 그로 인하여 도 1b와 같이 원치 않는 비정상적 노이즈가 화면에 보이게 되었다.
본 발명의 EPI 인터페이스 프로토콜에서, 타이밍 콘트롤러(TCON)는 도 5와 같이 소스 드라이브 IC들(SIC#1~SIC#6) 중에서 제6 소스 드라이브 IC(SIC#6) 어느 하나가 언락되더라도 전송 중인 N 번째 라인 데이터의 전송을 완료한 후에 클럭 트래이닝을 위한 제1 단계(Phase-Ⅰ)의 프리엠블 신호를 재전송한다. 따라서, 락킹 상태를 유지하여 내부 클럭 신호가 정상적으로 발생되는 소스 드라이브 IC들(SIC#1~SIC#5)은 제6 소스 드라이브 IC(SIC#6)의 언락 상태에서도 정상적으로 N 번 째 라인 데이터를 수신하고 정상적인 데이터 전압을 데이터라인들로 출력할 수 있다. 소스 드라이브 IC들(SIC#1~SIC#6)은 타이밍 콘트롤러(TCON)로부터 정상적으로 N 번째 라인 데이터가 수신된 후에 클럭 트래이닝을 위한 프리엠블 신호가 수신되는 동안, 이전 데이터를 유지(hold)한다. 이를 위하여, 소스 드라이브 IC들(SIC#1~SIC#6)은 도 6과 같이 소스 출력 인에이블 신호(SOE)와 락 신호(LOCK)를 입력 받아 래치(64)의 출력을 제어하는 AND 게이트(66)를 더 포함한다.
도 6은 소스 드라이브 IC들(SIC#1~SIC#6)의 데이터 샘플링 및 직병렬 변환부(21) 구성을 상세히 보여 주는 회로도이다.
도 6을 참조하면, 데이터 샘플링 및 직병렬 변환부(21)는 직병렬 변환기(60), 내부 클럭 발생회로(62), 래치(64), AND 게이트(66) 등을 포함한다.
직병렬 변환기(60)는 타이밍 콘트롤러(TCON)로부터 수신되는 직렬 데이터를 병렬로 변환하여 래치(64)에 입력한다. 내부 클럭 발생회로(62)는 PLL 또는 DLL을 이용하여 타이밍 콘트롤러(TCON)로부터 수신된 외부 클럭을 입력받아 외부 클럭보다 높은 주파수의 내부 클럭신호를 출력하고, 그 내부 클럭신호를 래치(64)에 공급한다.
래치(64)는 2 라인 데이터를 래치하는 2 라인 래치로 구현될 수 있다. 래치(64)는 내부 클럭 발생회로(62)로부터 입력되는 내부 클럭신호에 따라 직병렬 변환기(60)로부터 수신되는 데이터를 샘플링하여 래치한다. 그리고 래치(64)는 AND 게이트의 출력이 하이 논리일 때 래치된 데이터를 DAC(22)로 출력한다.
AND 게이트(66)는 락 신호(LOCK)와 반전된 소스 출력 인에이블신호(SOE)를 입력 받아 그 신호들의 논리곱 결과를 래치(66)의 데이터 출력 인에이블신호로서 발생한다. 락 신호(LOCK)가 언락 상태인 로우 논리일 때 반전된 소스 출력 인에이블신호(SOE)의 논리값에 관계없이 AND 게이트(66)의 출력은 로우 논리값으로 발생된다. 반면, 락 신호(LOCK)가 락 상태인 하이 논리일 때 반전된 소스 출력 인에이블신호(SOE)의 논리값으로 AND 게이트(66)의 출력이 발생된다. 따라서, 락 신호(LOCK)가 로우 논리이면 래치(66)는 도 7과 같이 래치된 이전 데이터를 유지하고 락 신호(LOCK)가 하이 논리로 전환되면 래치(66)는 반전된 소스 출력 인에이블신호(SOE)가 하이 논리일 때 래치된 이전 데이터를 출력한다.
도 7에서 상단 도면은 종래의 EPI 인터페이스 프로토콜에서 소스 드라이브 IC들(SIC#1~SIC#6)이 언락 상태에서 클럭 트래이닝 동작으로 전환되는 예를 보여 준다. 도 7에서 하단 도면은 본 발명의 EPI 인터페이스 프로토콜에서 소스 드라이브 IC들(SIC#1~SIC#6)이 언락 상태에서 이전 라인 데이터를 유지하는 동작을 보여 준다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
TCON : 타이밍 콘트롤러 SIC#1~SIC#6 : 소스 드라이브 IC
GIC : 게이트 드라이브 IC

Claims (4)

  1. 데이터전압이 공급되는 데이터라인들, 상기 데이터라인들과 교차되어 상기 데이터전압에 동기되는 게이트펄스가 순차적으로 공급되는 게이트라인들, 및 매트릭스 형태로 배치된 픽셀들을 포함하는 표시패널;
    프리엠블 신호를 입력 받아 내부 클럭 발생회로의 위상을 고정하고 상기 프리엠블 신호에 이어서 수신되는 콘트롤 데이터와 비디오 데이터를 수신하여 상기 비디오 데이터의 데이터전압을 상기 표시패널의 데이터라인들로 출력하는 소스 드라이브 IC들; 및
    상기 프리엠블 신호, 상기 콘트롤 데이터 및 상기 비디오 데이터를 상기 소스 드라이브 IC들로 전송하고, 상기 소스 드라이브 IC들 중 마지막 소스 드라이브 IC로부터 입력되는 락 신호의 논리값이 언락 상태로 전환되면 현재 전송 중인 비디오 데이터의 전송을 완료한 후에 상기 프리엠블 신호를 상기 소스 드라이브 IC들로 전송하는 타이밍 콘트롤러를 포함하고,
    상기 소스 드라이브 IC들 각각은 상기 콘트롤 데이터로부터 상기 소스 드라이브 IC들의 데이터 출력 타이밍을 제어하는 소스 출력 인에이블 신호를 발생하고,
    상기 소스 드라이브 IC들 각각은
    반전된 상기 소스 출력 인에이블신호와 상기 락 신호를 논리곱 연산하여 그 결과를 출력하는 AND 게이트; 및
    상기 락 신호가 락 상태의 논리값이고 상기 반전된 소스 출력 인에이블신호가 하이 논리일 때 발생되는 상기 AND 게이트의 출력에 응답하여 래치된 이전 데이터를 출력하는 래치를 포함하는 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 소스 드라이브 IC들은,
    상기 데이터전압의 극성을 반전시키기 위한 극성제어신호를 발생하는 것을 특징으로 하는 액정표시장치.
  3. 제 2 항에 있어서,
    상기 소스 드라이브 IC들은,
    상기 타이밍 콘트롤러로부터 직렬로 수신되는 비디오 데이터를 병렬로 변환하는 직병렬 변환기; 및
    상기 타이밍 콘트롤러로부터 수신된 외부 클럭신호를 입력받은 위상 고정 루프(Phase locked loop, PLL) 또는 지연 락 루프(Delay Locked loop, DLL)을 이용하여 상기 외부 클럭신호 보다 높은 주파수의 내부 클럭신호를 발생하는 내부 클럭신호 발생회로를 더 포함하고,
    상기 래치는 상기 내부 클럭신호에 따라 상기 직병렬 변환기로부터 입력되는 데이터를 샘플링하여 래치하고, 상기 락 신호가 상기 언락 상태의 논리일 때 상기 래치된 이전 데이터를 유지하는 것을 특징으로 하는 액정표시장치.
  4. 제 3 항에 있어서,
    상기 소스 드라이브 IC들은,
    상기 래치로부터 출력된 데이터를 상기 데이터전압으로 변환하고 상기 극성제어신호에 응답하여 상기 데이터전압의 극성을 반전시키는 디지털 아날로그 변환기; 및
    상기 소스 출력 인에이블신호의 하이 논리에 응답하여 상기 데이터라인들을 단락시킨 후에 상기 소스 출력 인에이블신호의 로우 논리에 응답하여 상기 데이터전압을 상기 데이터라인들로 출력하는 출력회로를 더 포함하는 것을 특징으로 하는 액정표시장치.
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