KR102291255B1 - 표시장치 - Google Patents

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Abstract

본 발명은 EPI 데이터신호의 적어도 하나의 패킷에 이상이 발생되는 경우, 락신호를 복원하거나 해당 소스 드라이브 IC 자체를 초기화하여 줌으로써, 소스 드라이브 IC가 정상 구동되도록 하여 표시 품질을 향상시킬 수 있다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 새로운 전송 방식을 갖는 표시장치에 관한 것이다.
표시장치는 영상이나 정보를 표시하는 장치이다. 표시장치 중 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다.
액정표시장치는 타이밍 제어부로부터 제공된 타이밍 제어신호를 바탕으로 소스 드라이브에서 데이터 전압이 액정표시패널로 공급되어, 화상이 표시된다.
타이밍 제어부는 다수의 타이밍 제어신호와 디지털 비디오 데이터들을 소스 드라이브 IC들로 전송한다. 이러한 경우, 타이밍 제어부와 소스 드라이브 IC들 사이에 R 데이터 전송 배선, G 데이터 전송배선, B 데이터 전송배선, 소스 드라이브 IC들의 출력 및 극성변환 동작의 동작 타이밍 등을 제어하기 위한 제어배선들, 클럭 전송배선들 등 많은 배선이 필요하다. mini-LVDS 인테페이스 방식에서 RGB 데이터 전송의 예를 들면, mini-LVDS 인테페이스 방식은 디지털 비디오 RGB 데이터와 클럭 각각을 서로 역위상인 차신호(differential signal) 쌍으로 전송하므로 기수 데이터와 우수 데이터를 동시에 전송하는 경우에 타이밍 제어부와 소스 드라이브 IC들 사이에는 RGB 데이터 전송을 위하여 최소 14 개의 배선들이 필요하다. 따라서, 타이밍 제어부와 소스 드라이브 IC들 사이에 배치된 인쇄회로보드(Printed Circuit Board, PCB)에는 많은 배선들이 형성되어야 하므로 그 폭을 줄이기가 어렵다.
본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
본 발명의 다른 목적은 타이밍 제어부와 소스 드라이브 IC들 사이의 신호 전송 배선들을 최소화하도록 한 표시장치를 제공한다.
본 발명의 또 다른 목적은 EPI 데이터신호의 수신 도중 급변 상황으로 이사이 발생되는 경우, 정상 구동되도록 조치할 수 있도록 한 표시장치를 제공한다.
상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, 표시장치는 소스 드라이브 IC들 각각이 EPI 데이터신호의 적어도 하나 이상의 패킷에 이상이 발생되는 경우, 비정상을 알리는 로우 레벨의 락신호를 하이 레벨로 복원하거나 소정 제어신호에 의해 소스 드라이브 IC 자체가 초기화시켜 줌으로써, 비정상 구동이나 오동작을 방지할 뿐만 아니라 화상 이미지의 불량을 제거하여 표시 품질을 향상시킬 수 있다.
본 발명에 따른 단말기의 효과에 대해 설명하면 다음과 같다.
본 발명의 실시 예들 중 적어도 하나에 의하면, EPI 데이터신호의 프리엠블신호 뿐만 아니라 소스 제어 데이터 패킷(Control data)이나 RGB 데이터 패킷에 이상이 발생되더라도, 소스 드라이브 IC들이 정상 구동이 가능하도록 하여 비정상 구동이나 오동작을 방지할 뿐만 아니라 화상 이미지의 불량을 제거하여 표시 품질을 향상시킬 수 있다는 장점이 있다.
본 발명의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 본 발명의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 본 발명의 바람직한 실시 예와 같은 특정 실시 예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 타이밍 제어부와 소스 드라이브 IC들 사이의 배선들을 보여주는 도면이다.
도 3은 소스 드라이브 IC(SDIC)의 CDR(Clok and Data Recovery) 회로를 보여 주는 도면이다.
도 4는 도 2에 도시된 타이밍 제어부와 소스 드라이브 IC들 사이의 신호 전송 프로토콜을 보여 주는 파형도이다.
도 5는 도 3에 도시된 데이터 수신부의 내부 구성을 상세히 보여 주는 블록도이다.
도 6은 도 5의 레벨 조정부를 도시한 블록도이다.
도 7은 본 발명에서 프리엠블신호를 수신하는 과정에서 락 실패시 락 복구하는 방법을 설명하는 도면이다.
도 8은 종래에 소스 타이밍 제어신호나 비디오 데이터신호를 수신하는 과정에 락 실패시 락 신호의 파형을 보여주는 도면이다.
도 9은 도 8과 같이 락 실패로 인해 액정표시패널 상에 디스플레이되는 화상 이미지을 보여주는 도면이다.
도 10는 본 발명에서 소스 타이밍 제어신호나 비디오 데이터신호를 수신하는 과정에 락 실패시 락 복구하는 방법을 설명하는 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(10), 타이밍 제어부(TCON), 소스 드라이브 IC들(SDIC#1~SDIC#8), 및 게이트 드라이브 IC들(GDIC#1~GDIC#4)을 구비한다.
액정표시패널(10)의 유리기판들 사이에는 액정층이 형성된다. 액정표시패널(10)은 m 개의 데이터라인들(DL)과 n 개의 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다.
액정표시패널(10)의 하부 유리기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 및 스토리지 커패시터(Cst) 등을 포함한 화소 어레이가 형성된다. 액정셀들(Clc)은 TFT를 통해 데이터전압이 공급되는 화소전극(1)과, 공통전압(Vcom)이 공급되는 공통전극(2) 사이의 전계에 의해 구동된다. TFT의 게이트전극은 게이트라인(GL)에 접속되고, 그 소스전극은 데이터라인(DL)에 접속된다. TFT의 드레인전극은 액정셀의 화소전극(1)에 접속된다. TFT는 게이트라인(GL)을 통해 공급되는 게이트펄스에 따라 턴-온되어 데이터라인(DL)으로부터의 정극성/부극성 아날로그 비디오 데이터전압을 액정셀(Clc)의 화소전극(1)에 공급한다.
액정표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(2) 등이 형성된다.
공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다.
액정표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정표시패널(10)의 상부 유리기판과 하부 유리기판 사이에는 액정셀(Clc)의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성된다.
본 발명에서 적용 가능한 액정표시패널(10)의 액정모드는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 또한, 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다.
타이밍 제어부(TCON)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 외부 타이밍신호를 입력받아 소스 드라이브 IC들(SDIC#1~SDIC#8)과 게이트 드라이브 IC들(GDIC#1~GDIC#4)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 드라이브 IC들(GDIC#1~GDIC#4)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호와, 소스 드라이브 IC들(SDIC#1~SDIC#8)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호를 포함한다.
타이밍 제어부(TCON)는 후술되는 점 대 점(point to point) 방식으로 소스 드라이브 IC들(SDIC#1~SDIC#8)에 접속된다. 타이밍 제어부(TCON)는 소스 드라이브 IC들(SDIC#1~SDIC#8)을 초기화하기 위한 프리엠블신호(Preamble signal), 소스 타이밍 제어신호, 클럭, 디지털 비디오 RGB 데이터 등을 EPI(clock Embedded Point-to-point Interface) 데이터신호로서 하나의 데이터 배선 쌍을 통해 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송한다.
이러한 데이터 전송은 EPI 프로토콜 전송 방식에 기반한다.
EPI(clock Embedded Point-to-point Interface) 프로토콜은 아래의 (1) 내지 (3)의 인터페이스 규정을 만족한다.
(1) 데이터 배선 쌍을 경유하여 타이밍 제어부(TCON)의 송신단과 소스 드라이브 IC들(SDIC#1~SDIC#8)의 수신단을 점 대 점 방식으로 연결한다.
(2) 타이밍 제어부(TCON)와 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에 별도의 클럭 배선 쌍을 연결하지 않는다. 타이밍 제어부(TCON)는 데이터 배선 쌍을 통해 클럭신호와 함께 타이밍 제어신호 및 비디오 데이터신호를 소스 드라이브 IC들(SDIC#1~SDIC#8)로 전송한다.
(3) 소스 드라이브 IC들(SDIC#1~SDIC#8) 각각에 CDR(Clok and Data Recovery)을 위한 DLL(Delay Locked Loop, 이하 DLL이라 함, 도 5의 12 참조)가 내장되어 있다. 타이밍 제어부(TCON)는 DLL(도 5의 12 참조)의 출력 위상과 주파수가 고정(lock)될 수 있도록 프리엠블신호를 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송한다. 소스 드라이브 IC들(SDIC#1~SDIC#8)에 내장된 DLL(도 5의 12 참조)는 그 출력의 위상이 고정된 후에 데이터 배선 쌍을 통해 프리엠블신호와 클럭신호가 입력되면 내부 클럭을 발생한다.
게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 제1 게이트 드라이브 IC(GDIC#1)에 인가된다. 게이트 스타트 펄스(GSP)는 제1 게이트 드라이브 IC(GDIC#1)로부터 첫 번째 게이트펄스가 발생되도록 스캔이 시작되는 시작 타임을 지시한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 드라이브 IC들(GDIC#1~GDIC#4)의 쉬프트 레지스터는 게이트 쉬프트 클럭(GSC)의 라이징 에지에서 게이트 스타트 펄스(GSP)를 쉬프트시킨다. 제2 내지 제4 게이트 드라이브 IC들(GDIC#1~GDIC#4)은 앞단 게이트 드라이브 IC의 캐리신호를 게이트 스타트 펄스로 입력받아 동작하기 시작한다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들(GDIC#1~GDIC#4)의 출력 타이밍을 제어한다. 게이트 드라이브 IC들(GDIC#1~GDIC#4)은 게이트 출력 인에이블신호(GOE)의 로우 레벨기간 즉, 이전 펄스의 폴링타임 직후로부터 그 다음 펄스의 라이징 타임 직전까지의 기간 동안 게이트펄스를 출력한다.
게이트 출력 인에이블신호(GOE)의 1 주기는 대략 1 수평기간이다.
소스 타이밍 제어신호는 프리엠블신호 전송시간과 RGB 데이터신호 전송시간 사이의 시간 동안 데이터 배선 쌍을 통해 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송되며, 극성제어 관련 제어 데이터와, 소스 출력 관련 제어 데이터 등을 포함한다. 극성제어 관련 제어 데이터는 소스 드라이브 IC들(SDIC#1~SDIC#8) 내에서 생성되는 펄스 형태의 극성제어신호(Polarity control signal, POL)를 제어하기 위한 제어정보를 포함한다. 소스 드라이브 IC들(SDIC#1~SDIC#8)의 디지털/아날로그 변환기(Digital to Analog Convertor 이하, "DAC"라 함)는 극성제어신호(POL)에 응답하여 디지털 비디오 RGB 데이터를 정극성 아날로그 비디오 데이터전압 또는 부극성 아날로그 비디오 데이터전압으로 변환한다. 소스 출력 관련 제어 데이터는 소스 드라이브 IC들(SDIC#1~SDIC#8) 내에서 생성되는 펄스 형태의 소스 출력 인에이블신호(Source Output Enable Signal, SOE)를 제어하기 위한 제어정보를 포함한다. 소스 출력 인에이블신호(SOE)는 소스 드라이브 IC들(SDIC#1~SDIC#8)로부터 정극성/부극성 아날로그 비디오 데이터전압이 출력되는 타이밍을 제어한다.
게이트 드라이브 IC들(GDIC#1~GDIC#4) 각각은 게이트 타이밍 제어신호들에 응답하여 게이트펄스를 게이트라인들(GL)에 순차적으로 공급한다.
소스 드라이브 IC들(SDIC#1~SDIC#8)은 데이터 배선 쌍을 통해 타이밍 제어부(TCON)로부터 공급되는 프리엠블신호에 따라 내장된 데이터 샘플링부(21)의 출력 주파수와 위상을 고정(lock)한다. 이어서, 소스 드라이브 IC들(SDIC#1~SDIC#8)은 데이터 샘플링부(21)의 출력 주파수와 위상이 고정된 후에, 상기 데이터 배선 쌍을 통해 디지털 비트 스트림으로 입력되는 소스 제어 데이터 패킷(Control data)으로부터 클럭을 복원하여 직렬 클럭(CLK)을 발생하고 소스 출력 관련 제어 데이터를 샘플링한다. 그리고 소스 드라이브 IC들(SDIC#1~SDIC#8)은 제어 데이터들을 이용하여 극성제어신호(POL)와 소스 출력 인에이블신호(SOE)를 출력한다.
소스 드라이브 IC들(SDIC#1~SDIC#8)는 극성제어신호(POL)와 소스 출력 인에이블신호(SOE)를 복원한 후에, 상기 데이터 배선 쌍을 통해 디지털 비트 스트림으로 입력되는 RGB 데이터 패킷으로부터 디지털 비디오 RGB 데이터를 추출하고, 소스 제어 데이터 패킷(Control data)으로부터 추출되어 발생된 직렬 클럭(CLK)에 따라 디지털 비디오 RGB 데이터를 샘플링한다. 그리고 소스 드라이브 IC들(SDIC#1~SDIC#8)은 순차적으로 샘플링한 디지털 비디오 RGB 데이터들을 병렬 체계로 변환한 후에 극성제어신호(POL)에 응답하여 그 데이터들을 정극성/부극성 아날로그 비디오 데이터 전압으로 변환하고 소스 출력 인에이블신호(SOE)에 응답하여 데이터라인들(DL)에 공급한다.
도 2는 도 1에 도시된 타이밍 제어부와 소스 드라이브 IC들 사이의 배선들을 보여주는 도면이다.
도 2를 참조하면, 타이밍 제어부(TCON)와 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에는 데이터 배선 쌍(DATA&CLK), 제어 배선 쌍(SCL/SDA), 락체크 배선(LCS) 등의 배선들이 형성된다.
타이밍 제어부(TCON)는 데이터 배선 쌍(DATA&CLK)을 통해 프리엠블신호, 소스 제어 데이터 패킷(Control data), RGB 데이터 패킷을 순차적으로 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송한다. 소스 제어 데이터 패킷(Control data)은 클럭 비트, 극성제어 관련 제어 데이터 비트, 소스 출력 관련 제어 데이터 등을 포함한 비트 스트림이다. RGB 데이터 패킷은 클럭 비트, 내부 데이터 인에이블 비트, RGB 데이터 비트 등을 포함한 비트 스트림이다. 데이터 배선 쌍(DATA&CLK)은 1:1 즉, 점 대 점(Point to Point) 방식으로 타이밍 제어부(TCON)를 소스 드라이브 IC들(SDIC#1~SDIC#8) 각각에 직렬 연결한다. 소스 드라이브 IC들(SDIC#1~SDIC#8) 각각은 데이터 배선 쌍(DATA&CLK)을 통해 입력되는 클럭들을 복원한다. 따라서, 이웃한 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에는 클럭 캐리와 RGB 데이터를 전달하는 배선이 필요없다.
타이밍 제어부(TCON)는 소스 드라이브 IC들(SDIC#1~SDIC#8)의 칩 식별코드(CID)와 소스 드라이브 IC들(SDIC#1~SDIC#8)의 각 기능을 제어하기 위한 칩 개별 제어 데이터들을 제어 배선 쌍(SCL/SDA)을 통해 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송한다. 제어 배선 쌍(SCL/SDA)은 타이밍 제어부(TCON)와 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에 공통으로 접속된다. 칩 개별 제어 데이터에 대한 상세한 설명은 후술된다.
타이밍 제어부(TCON)는 소스 드라이브 IC들(SDIC#1~SDIC#8)의 데이터 샘플링부(21) 출력이 안정하게 고정되었는지 여부를 확인하기 위한 락신호(LOCK)를 락체크 배선(LCS1)을 통해 제1 소스 드라이브 IC(SDIC#1)에 공급한다. 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에는 락신호를 전달하기 위한 배선을 통해 캐스케이드(cascade)로 접속된다. 제1 소스 드라이브 IC(SDIC#1)는 데이터 샘플링을 위한 클럭 출력의 주파수 및 위상이 고정되면 하이 레벨의 락신호(LOCK)를 제2 소스 드라이브 IC(SDIC#2)에 전달되고, 제2 소스 드라이브 IC(SDIC#2)는 DLL 출력 클럭의 주파수 및 위상을 고정한 후에 하이 레벨의 락신호(LOCK)를 제2 소스 드라이브 IC(SDIC#2)에 전달한다. 이와 같이 소스 드라이브 IC들(SDIC#1~SDIC#8)의 클럭 출력 주파수와 위상이 고정된 후에 마지막 소스 드라이브 IC(SDIC#8)의 클럭 출력 주파수와 위상이 고정되면 마지막 소스 드라이브 IC(SDIC#8)는 하이 레벨의 락신호(LOCK)를 피드백 락체크 배선(LCS2)을 통해 타이밍 제어부(TCON)에 피드백 입력한다. 타이밍 제어부(TCON)는 락신호(LOCK)의 피드백 입력을 수신 한 후에 소스 제어 데이터 패킷(Control data)과 RGB 데이터 패킷을 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송한다.
도 3은 타이밍 제어부와 소스 드라이브 IC의 CDR(Clok and Data Recovery) 회로를 보여 주는 도면이다. 도 3에 도시된 소스 드라이브 IC(SDIC)는 소스 드라이브 IC들(SDIC#1~SDIC#8) 중에서 어느 하나의 소스 드라이브 IC를 의미한다.
CDR(Clok and Data Recovery) 회로는 타이밍 제어부(TCON)로부터 제공된 타이밍 제어신호에 이상이 있을 경우, 해당 타이밍 제어신호를 복원시켜준다.
도 3을 참조하면, 타이밍 제어부(TCON)는 LVDS 인터페이스 또는 TMDS 인터페이스를 통해 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(RGB)를 수신한다. 타이밍 제어부(TCON)는 호스트 시스템으로부터 입력되는 외부 타이밍 신호에 기초하여 소스 타이밍 제어신호와 게이트 타이밍 제어신호를 포함한 타이밍 제어신호를 생성한다. 타이밍 제어부(TCON)는 EPI 인터페이스 프로토콜을 만족시키기 위하여 소스 드라이브 IC들(SDIC#1~SDIC#8)을 초기화하기 위한 프리엠블신호(Preamble signal), 소스 타이밍 제어신호, 클럭, 디지털 비디오 RGB 데이터 등을 EPI 데이터신호(EPI data)로서 하나의 데이터 배선 쌍(DATA&CLK)을 통해 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송한다. 타이밍 제어부(TCON)는 n(2≤n<k)개의 위상을 가지며, 호스트 시스템으로부터 입력되는 데이터 클럭에 비해 'k/n'배 만큼 주파수가 빠른 직렬화클럭들을 생성하고, 이 직렬화클럭들을 이용하여 디지털 비디오 데이터(RGB)를 데이터 클럭에 비해 'k'배 만큼 빠른 주파수로 직렬화한다. 여기서, 'k'는 디지털 비디오 데이터(RGB)를 포함한 1 패킷 데이터의 비트수를 2로 나눈 값으로 결정된다. 타이밍 제어부(TCON)는 직렬화된 직렬 데이터(RGB)를 차 신호쌍으로 변환한 EPI 데이터신호(EPI data)서 전송한다. 차 신호쌍은 데이터 배선 쌍(DATA&CLK)을 통해 전송된다.
소스 드라이브 IC(SDIC)는 데이터 배선 쌍(DATA&CLK)을 통해 타이밍 제어부(TCON)로부터 전송된 EPI 데이터신호(EPI data)를 수신한다.
소스 드라이브 IC(SDIC)는 데이터 수신부(4), 데이터 샘플링부(21), DAC(Digital-to-Analog Converter, 22) 및 출력회로(23)을 포함한다.
도 4를 참고하여 데이터 수신부(4)의 동작을 설명하기로 한다.
도 4에 도시한 바와 같이, EPI 데이터신호(EPI data)는 프리엠블신호이 포함되는 제1 단계(Phase-I), 소스 제어 데이터 패킷(Control data)이 포함되는 제2 단계(Phase-II) 및 RGB 데이터 패킷(RGB data)이 포함되는 제3 단계(Phase-III)로 구분될 수 있다.
데이터 수신부(4)는 제1 단계(Phase-I)에서 타이밍 제어부(TCON)으로부터 제공되는 EPI 데이터신호(EPI data)로부터 프리엠블신호를 추출하여, 이 추출된 프리엠블신호에 따라 DLL 출력 클럭의 위상과 주파수를 고정하고, 제2 단계(Phase-II)에서 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data)으로부터 극성제어 관련 제어 데이터와 소스 출력 관련 제어 데이터를 분리하고 극성 제어 관련 제어 데이터에 기초하여 극성제어신호(POL)을 생성하며 소스 출력 관련 데이터에 기초하여 소스 출력 인에이블신호(SOE)를 생성한다. 극성 제어신호(POL)은 DAC(22)로 공급되고 소스 출력 인에이블신호(SOE)는 출력회로(23)으로 공급될 수 있다.
데이터 수신부(4)는 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data)으로부터 클럭을 추출하여 이 클럭을 바탕으로 제1 단계(Phase-I)에서 생성된 기준 클럭신호에 따라 직렬 클럭(CLK)을 생성할 수 있다. 이 직렬 클럭(CLK)은 데이터 샘플링부(21)로 공급될 수 있다.
데이터 수신부(4)는 제3 단계(Phase-III)에서 EPI 데이터신호(EPI data)의 RGB 데이터 패킷(RGB data)으로부터 디지털 비디오 RGB 데이터신호(RGB)를 추출하여 데이터 샘플링부(21)로 공급한다.
데이터 샘플링부(21)는 직렬 클럭(CLK)에 따라 데이터 배선 쌍(DATA&CLK)을 통해 직렬로 입력되는 RGB 데이터의 비트들 각각을 샘플링하여 래치한 다음 래치한 데이터들을 동시에 출력하여 직렬 전송 데이터 체계를 병렬 전송 데이터 체계로 변환한다.
DAC(22)는 극성제어신호(POL)에 응답하여 데이터 샘플링부(21)로부터의 디지털 비디오 RGB 데이터들을 정극성 감마보상전압(GH) 또는 부극성 감마보상전압(GL)으로 변환하여 정극성/부극성 아날로그 비디오 데이터전압으로 변환한다.
출력회로(23)는 소스 출력 인에이블신호(SOE)의 하이 레벨기간 동안 차지쉐어전압(Charge share voltage)이나 공통전압(Vcom)을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 또한, 출력회로(23)는 소스 출력 인에이블 신호(SOE)의 로우 레벨기간 동안 정극성/부극성 아날로그 비디오 데이전압을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 차지쉐어전압은 정극성 전압이 공급되는 데이터라인과 부극성 전압이 공급되는 데이터라인이 단락될 때 발생되며, 그 정극성 전압과 부극성 전압의 평균 전압 레벨을 갖는다.
데이터 수신부(4)는 EPI 데이터신호(EPI data)의 프리엠블신호, 소스 제어 데이터 패킷(Control data) 및 RGB 데이터 패킷(RGB data) 중 어느 하나의 패킷에 이상이 있는지를 확인하여 그 결과를 타이밍 제어부(TCON)로부터 제공되는 락신호(LOCK)에 반영할 수 있다. 타이밍 제어부(TCON)으로부터 제공되는 락신호(LOCK)는 하이 레벨을 가진다고 가정한다. DLL 출력 클럭이 안정하게 고정되면 하이 레벨의 락신호(LOCK)가 출력되고, 그렇지 않으면 로우 레벨의 락신호(LOCK)가 출력된다.
예컨대, EPI 데이터신호(EPI data)의 프리엠블신호, 소스 제어 데이터 패킷(Control data) 및 RGB 데이터 패킷(RGB data) 중 어느 하나의 패킷에 이상이 있는 경우, 하이 레벨의 락신호(LOCK)는 로우 레벨로 트랜지션될 수 있다.
본 발명의 데이터 수신부(4)은 이와 같이 락신호(LOCK)이 로우 레벨로 트랜지션되는 경우, 락신호(LOCK)을 복원하거나 해당 소스 드라이브 IC 자체를 리셋 또는 초기화하여 줌으로써 락신호(LOCK)로 유지되도록 할 수 있다.
이하에서, 본 발명의 데이터 수신부(4)을 보다 상세히 설명하기로 한다.
도 5는 도 3에 도시된 데이터 수신부의 내부 구성을 상세히 보여 주는 블록도이다.
도 5를 참고하면, 본 발명의 데이터 수신부(4)는 데이터 복원부(11), DLL(12), 제어부(13), 레벨 조정부(14) 및 전원 리셋부(15)를 포함할 수 있다.
데이터 복원부(11)는 타이밍 제어부(TCON)로부터 제1 내지 제3 단계(Phase-I, Phase-II, Phase-III)로 구분되어 전송되는 EPI 데이터신호(EPI data)로부터 관련 데이터 정보를 추출할 수 있다.
제1 단계(Phase-I)에서는 프리엠블신호가 EPI 데이터신호(EPI data)에 포함되어 전송되고, 제2 단계(Phase-II)에서는 소스 제어 관련 데이터가 소스 제어 데이터 패킷(Control data)으로서 EPI 데이터신호(EPI data)에 포함되어 전송되며, 제3 단계(Phase-III)에서는 디지털 비디오 RGB 데이터신호(RGB)가 RGB 데이터 패킷(RGB data)으로서 EPI 데이터신호(EPI data)에 포함되어 전송될 수 있다. 이에 따라, 소스 드라이브 IC(SDIC#1~SDIC#8)의 데이터 복원부(11)는 EPI 데이터신호(EPI data)로서 순차적으로 전송되는 제1 내지 제3 단계(Phase-I, Phase-II, Phase-III)에서의 프리엠블신호, 소스 제어 데이터 패킷(Control data) 및 RGB 데이터 패킷(RGB data)을 바탕으로 관련 데이터 정보를 추출할 수 있다.
예컨대, 데이터 복원부(11)는 타이밍 제어부(TCON)로부터 전송되는 EPI 데이터신호(EPI data)로부터 프리엠블신호를 추출하고, 이 추출된 프리엠블신호를 DLL(12)로 전달할 수 있다. DLL(12)에서 프리엠블신호를 바탕으로 기준 클럭이 생성될 수 있다.
데이터 복원부(11)는 타이밍 제어부(TCON)로부터 전송되는 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data)으로부터 극성제어 관련 제어 데이터와 소스 출력 관련 제어 데이터를 분리하고, 극성 제어 관련 제어 데이터에 기초하여 극성제어신호(POL)을 생성하며 소스 출력 관련 데이터에 기초하여 소스 출력 인에이블신호(SOE)를 생성할 수 있다. 극성 제어신호(POL)은 DAC(22)로 공급되고 소스 출력 인에이블신호(SOE)는 출력회로(23)으로 공급될 수 있다.
아울러, 데이터 복원부(11)는 타이밍 제어부(TCON)로부터 데이터 배선 쌍(DATA&CLK)을 통해 디지털 비트 스트림으로 입력되는 소스 제어 데이터 패킷(Control data)으로부터 클럭을 복원하여 직렬 클럭(CLK)을 발생한다. 직렬 클럭(CLK)은 데이터 샘플링부(21)로 공급될 수 있다.
데이터 복원부(11)는 타이밍 제어부(TCON)로부터 전송되는 EPI 데이터신호(EPI data)의 RGB 데이터 패킷(RGB data)으로부터 디지털 비디오 RGB 데이터신호(RGB)를 추출하여 데이터 샘플링부(21)로 공급할 수 있다. 이에 따라, 데이터 샘플링부(21)는 소스 제어 데이터 패킷(Control data)으로부터 복원되어 발생되는 직렬 클럭(CLK)에 따라 디지털 비디오 RGB 데이터신호(RGB)를 샘플링한다.
데이터 복원부(11)는 타이밍 제어부(TCON)로부터 제공된 락신호(LOCK_in)을 입력받아, EPI 데이터신호(EPI data)의 프리엠블신호, 소스 제어 데이터 패킷(Control data) 및 RGB 데이터 패킷(RGB data)에 이상이 없는지를 확인하여 그 결과에 따라 하이 레벨 또는 로우 레벨의 락신호(LOCK1_out)이 출력될 수 있다. 락신호(LOCK_in)는 EPI 데이터신호(EPI data)와 별개로 락체크 배선(LCS1)을 통해 공급되지만, EPI 데이터신호(EPI data)가 제공되는 동안 지속적으로 제공될 수 있다.
예컨대, 타이밍 제어부(TCON)로부터 제공되는 락신호(LOCK_in)는 항상 하이 레벨로 유지될 수 있다. 락신호(LOCK_in)가 각 소스 드라이브 IC들(SDIC#1~SDIC#8)을 경유하면서 하이 레벨 또는 로우 레벨로 트랜지션되어 타이밍 제어부(TCON)로 피드백될 수 있다. 만일 타이밍 제어부(TCON)로 피드백된 락신호(LOCK_in)가 하이 레벨이면, 각 소스 드라이브 IC들(SDIC#1~SDIC#8)에서 제공되는 EPI 데이터신호(EPI data)의 프리엠블신호, 소스 제어 데이터 패킷(Control data) 및 RGB 데이터 패킷(RGB data)에 이상이 없음(정상)을 의미할 수 있다. 만일 타이밍 제어부(TCON)로 피드백된 락신호(LOCK_in)가 로우 레벨이면, 각 소스 드라이브 IC들(SDIC#1~SDIC#8) 중 적어도 어느 하나의 소스 드라이브 IC에서 EPI 데이터신호(EPI data)의 프리엠블신호, 소스 제어 데이터 패킷(Control data) 및 RGB 데이터 패킷(RGB data)에 이상이 있음(비정상)을 의미한다.
이와 같이 EPI 데이터신호(EPI data)의 프리엠블신호, 소스 제어 데이터 패킷(Control data) 및 RGB 데이터 패킷(RGB data)에 이상이 있는 요인으로는 여러 가지가 있을 수 있다. 예컨대, 타이밍 제어부(TCON)로부터 제공되는 EPI 데이터신호(EPI data)의 지연, 갑작스런 주파수 변화 또는 정전기(ESD: ElectroStatic Discharge) 유입이 있을 수 있지만, 이에 대해서는 한정하지 않는다.
타이밍 제어부(TCON)로부터 제공되는 락신호(LOCK_in)에 의해 각 소스 드라이브 IC(SDIC#1~SDIC#8)의 이상 유무가 체크될 수 있다.
한편, 본 발명의 제어부(13)는 EPI 데이터신호(EPI data)의 프리엠블신호에 이상이 있는 경우, 하이 레벨의 락신호(LOCK_in)이 로우 레벨로 트랜지션되어 이상 있음을 나타내는 비정상 정보가 타이밍 제어부(TCON)으로 피드백될 수 있다. 하지만, EPI 데이터신호(EPI data)의 프리엠블신호에 이상이 있더라도, DLL(12)은 해당 프리엠블신호를 바탕으로 기준 클럭을 정상적으로 발생시킬 수 있다. 그럼에도 불구하고, 소스 드라이브 IC(SDIC#1~SDIC#8)의 데이터 복원부(11)로부터 타이밍 제어부(TCON)로 피드백된 이상 있음(비정상)을 알려주는 로우 레벨의 락신호(LOCK1_out)에 의해 소스 드라이브 IC(SDIC#1~SDIC#8)가 비정상적으로 구동될 수 있다.
아울러, EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data)에 이상이 있는 경우 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data)으로부터 관련 소스 데이터나 클럭 정보가 추출되지 않으며, EPI 데이터신호(EPI data)의 RGB 데이터 패킷(RGB data)에 이상이 있는 경우 EPI 데이터신호(EPI data)의 RGB 데이터 패킷(RGB data)으로부터 디지털 비디오 RGB 데이터신호(RGB)가 추출되지 않게 될 수 있다.
특히, EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data)이나 RGB 데이터 패킷(RGB data)에 이상이 있는 경우, 도 9과 같이 액정표시패널(10) 상에 디스플레이되는 화상 이미지에 얼룩과 같은 불량이 발생되어, 표시 품질이 저하될 수 있다.
본 발명의 제어부(13)는 EPI 데이터신호(EPI data)의 프리엠블신호에 이상이 있는 경우와 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data)이나 RGB 데이터 패킷(RGB data)에 이상이 있는 경우에 서로 다른 방식으로 소스 드라이브 IC들(SDIC#1~SDIC#8)이 정상 구동되도록 조치할 수 있다.
이하에서 이에 대해 보다 상세하게 설명하기로 한다.
<EPI 데이터신호(EPI data)의 프리엠블신호에 이상이 있는 경우>
데이터 복원부(11)는 타이밍 제어부(TCON)로부터 제공되는 EPI 데이터신호(EPI data)로부터 프리엠블신호를 추출한다.
데이터 복원부(11)는 프리엠블신호 추출시 프리엠블신호의 이상 유무를 체크한다.
도 7에 도시한 바와 같이, 타이밍 제어부(TCON)로부터 제공되는 EPI 데이터신호(EPI data)의 프리엠블신호에 지연, 갑작스런 주파수 변화 또는 정전기(ESD: ElectroStatic Discharge)가 유입되어 EPI 데이터신호(EPI data)의 프리엠블신호에 이상이 있을 수 있다.
데이터 복원부(11)는 프리엠블신호에 이상이 있는 것으로 판정되면, 타이밍 제어부(TCON)로부터 제공되는 하이 레벨의 락신호(LOCK_in)을 로우 레벨의 락신호(LOCK1_out)으로 출력할 수 있다.
데이터 복원부(11)는 프리엠블신호를 DLL(12)로 전달한다.
DLL(12)은 클럭 복원 기능이 내장되므로, 프리엠블신호에 이상이 있더라도 데이터 복원부(11)로부터 전달된 프리엠블신호를 바탕으로 기준 클럭을 생성할 수 있다. 이와 같이 정상적으로 기준 클럭 생성이 되는 경우, DLL(12)은 제어부(13)에 정상 정보를 제공할 수 있다.
제어부(13)는 DLL(12)로부터 전달된 정상 정보를 바탕으로 제1 제어신호를 생성하여 레벨 조정부(14)로 공급한다. 제1 제어신호는 “0”(이하 로우 레벨이라 함) 또는 “1”(이하 하이 레벨이라 함)일 수 있다.
제1 제어신호는 도 7에 도시한 바와 같이, 락신호(LOCK_in)가 하이 레벨에서 로우 레벨의 트랜지션된 이후에 생성된 하이 레벨의 펄스일 수 있다. 하이 레벨의 제1 제어신호에 의해 레벨 조정부(14)에 의해 로우 레벨의 락신호(LOCK1_0ut)은 하이 레벨의 락신호(LOCK2_out)로 트랜지션되어 출력될 수 있다. DLL(12)에서 프리엠블신호로부터 정상적으로 기준 클럭이 생성되고 제어부(13)에서 생성된 제1 제어 신호에 의해 락신호(LOCK2_out)가 하이 레벨 상태로 유지되므로, 이러한 하이 레벨의 락신호(LOCK2_out)는 타이밍 제어부(TCON)으로 피드백되어 타이밍 제어부(TCON)에서 정상으로 판정되어, 이후 타이밍 제어부(TCON)에 의해 소스 드라이브 IC들(SDIC#1~SDIC#8)이 정상 구동될 수 있다.
레벨 조정부(14)는 도 6에 도시한 바와 같이, 인버터(32)와 선택회로(34)를 포함할 수 있다.
선택회로(34)는 멀티플렉서나 스위치일 수 있지만 이에 대해서는 한정하지 않는다.
인버터(32)는 입력라인(Line_in)과 제2 입력단(T2) 사이에 연결될 수 있다. 인버터(32)는 입력라인(Line_in)으로 공급되는 락신호(LOCK1_out)의 레벨을 위상 반전시켜 제2 입력단(T2)으로 공급할 수 있다.
입력라인(Line_in)은 제1 입력단(T1)과 연결될 수 있다. 출력라인(Line_out)은 출력단(O)과 연결될 수 있다.
선택회로(34)는 제어부(13)로부터 제공되는 제1 제어신호의 레벨 상태에 따라 제1 및 제2 입력단(T1, T2) 중 어느 하나의 입력단을 선택하여, 해당 입력단을 통해 입력되는 락신호(LOCK1_out)를 선택적으로 출력시킬 수 있다.
예컨대, 선택회로(34)는 하이 레벨의 제1 제어신호에 응답하여 제2 입력단(T2)을 선택하므로, 인버터(32)에 의해 위상 반전되어 제2 입력단(T2)으로 입력되는 락신호(LOCK1_out)을 출력 락신호(LOCK2_out)로서 출력라인(Line_out)을 통해 출력될 수 있다.
예컨대, 선택회로(34)는 로우 레벨의 제1 제어신호에 응답하여 제1 입력단(T1)을 선택하므로, 입력라인(Line_in)을 통해 제1 입력단(T1)으로 입력되는 락신호(LOCK1_out)를 그대로 출력 락신호(LOCK2_out)로서 출력라인(Line_out)을 통해 출력될 수 있다.
이와 반대로, 제1 제어신호의 하이 레벨에 의해 제1 입력단(T1)이 선택되고 제1 제어신호의 로우 레벨에 의해 제2 입력단(T2)이 선택될 수도 있지만, 이에 대해서는 한정하지 않는다.
따라서, EPI 데이터신호(EPI data)의 프리엠블신호에 이상이 발생되어 로우 레벨의 락신호(LOCK1_out)이 출력되는 경우, 이러한 프리엠블신호를 바탕으로 DLL(12)에서 정상적으로 기준 클럭 생성이 가능하며, 이에 따라 제어부(13)에 의해 생성되는 제1 제어신호에 응답하여 레벨 조정부(14)는 로우 레벨의 락신호(LOCK1_out)을 하이 레벨의 락신호(LOCK2_out)로 트랜지션시켜 출력할 수 있다. 그러므로, EPI 데이터신호(EPI data)의 프리엠블신호에 이상이 있더라도, DLL(12)에 의해 기준 클럭을 생성하는 데에 문제가 없어 소스 드라이브 IC들(SDIC#1~SDIC#8)이 정상 구동이 가능하므로, 이상 있음을 알리는 로우 레벨의 락신호(LOCK1_out)를 정상임을 알리는 하이 레벨의 락신호(LOCK2_out)로 트랜지션시켜 주어, 소스 드라이브 IC들(SDIC#1~SDIC#8)이 정상 구동될 수 있도록 하여 줄 수 있다.
<EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data)이나 RGB 데이터 패킷(RGB data)에 이상이 있는 경우>
데이터 복원부(11)는 타이밍 제어부(TCON)로부터 제공되는 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data) 및 RGB 데이터 패킷(RGB data)으로부터 소스 제어 관련 데이터와 디지털 비디오 RGB 데이터신호(RGB)를 분리할 수 있다.
이때, 데이터 복원부(11)는 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data) 또는 RGB 데이터 패킷(RGB data)의 이상 유무를 체크한다.
만일 소스 제어 데이터 패킷(Control data) 또는 RGB 데이터 패킷(RGB data)에 이상이 있는 경우, 소스 제어 데이터 패킷(Control data)으로부터 소스 제어 관련 데이터가 그리고 RGB 데이터 패킷(RGB data)으로부터 디지털 비디오 RGB 데이터신호(RGB)가 추출되지 않을 수 있다.
도 8에 도시한 바와 같이, EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data) 또는 RGB 데이터 패킷(RGB data)에 지연, 갑작스런 주파수 변화 또는 정전기(ESD: ElectroStatic Discharge)가 유입되어 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data) 또는 RGB 데이터 패킷(RGB data)에 이상이 있을 수 있다.
이러한 경우, 데이터 복원부(11)는 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data) 또는 RGB 데이터 패킷(RGB data)에 이상이 있는 것으로 판정되면, 타이밍 제어부(TCON)로부터 제공되는 하이 레벨의 락신호(LOCK_in)을 로우 레벨의 락신호(LOCK1_out)으로 출력할 수 있다. 아울러, 이러한 로우 레벨의 락신호(LOCK1_out)는 일정 간격으로 발생되게 되어, 도 9에 도시된 바와 같이 화상 이미지에 얼룩이 발생하게 된다.
이러한 문제를 해소하기 위해, 본 발명의 제어부(13)를 전원 리셋부(15)를 구동시키기 위해 제2 제어신호를 생성할 수 있다.
EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data) 또는 RGB 데이터 패킷(RGB data)에 이상이 있는 경우, EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data) 또는 RGB 데이터 패킷(RGB data)로부터 소스 제어 관련 데이터나 디지털 비디오 RGB 데이터신호(RGB)가 추출될 수 없다.
데이터 복원부(11)는 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data) 또는 RGB 데이터 패킷(RGB data)에 이상이 있는 것으로 판정되면, 제어부(13)로 비정상 정보를 제공할 수 있다.
제어부(13)는 데이터 복원부(11)로부터 제공된 비정상 정보를 바탕으로 제2 제어신호를 생성하여 전원 리셋부(15)로 공급할 수 있다. 제2 제어신호는 도 10에 도시한 바와 같이, EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data) 또는 RGB 데이터 패킷(RGB data)에 이상이 있는 것으로 판정된 시점 이후, 구체적으로 하이 레벨의 락신호(LOCK_in)가 로우 레벨의 락신호(LOCK1_out1)으로 출력되는 시점 이후에 생성된 하이 레벨의 펄스를 가질 수 있다.
전원 리셋부(15)는 제어부(13)로부터 공급되는 제2 제어신호의 제어 하에 데이터 수신부(4)를 초기화시킬 수 있다. 즉, 전원 리셋부(15)는 성가 제어신호의 제어 하에 리셋신호가 데이터 수신부(4) 내의 모든 구성 요소나 회로들, 예컨대, 데이터 복원부(11), DLL(12)로 제공되어 해당 구성 요소나 회로가 초기화될 수 있다.
데이터 수신부(4)가 초기화됨에 따라, 데이터 수신부(4)에 제공된 이전 EPI 데이터신호(EPI data)는 모두 폐기되거나 삭제되고, 타이밍 제어부(TCON)로부터 새로 제공되는 EPI 데이터신호(EPI data)로부터 데이터 복원 동작이 시작되고 타이밍 제어부(TCON)로부터 새로 제공된 정상을 나타내는 하이 레벨의 락신호(LOCK_in)가 데이터 복원부(11)에 의해 지속적으로 하이 레벨로 유지됨됨으로써, 소스 드라이브 IC(SDIC#1~SDIC#8)의 정상 구동이 가능하게 된다.
본 발명의 제어부(13)는 이와 같이 데이터 복원부(11)는 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data) 또는 RGB 데이터 패킷(RGB data)에 이상이 발생되어 로우 레벨의 락신호(LOCK1_out)가 일정 간격으로 발생되는 경우, 전원 리셋부(15)를 구동시켜 데이터 수신부(4)를 초기화시킬 수 있다. 이와 같이 데이터 복원부(11)가 초기화됨에 따라 타이밍 제어부(TCON)로부터 새로 제공되는 EPI 데이터신호(EPI data)로부터 데이터 복원 동작이 수행됨으로써, 소스 드라이브 IC들(SDIC#1~SDIC#8)이 정상 구동이 가능하게 되어 화상 이미지에 발생되는 얼룩이 생기지 않게 된다.
정리하면, 본 발명은 EPI 데이터신호(EPI data)의 프리엠블신호 뿐만 아니라 소스 제어 데이터 패킷(Control data)이나 RGB 데이터 패킷(RGB data)에 이상이 발생되더라도, 소스 드라이브 IC들(SDIC#1~SDIC#8)이 정상 구동이 가능하도록 하여 비정상 구동이나 오동작을 방지할 뿐만 아니라 화상 이미지의 불량을 제거하여 표시 품질을 향상시킬 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.
4: 데이터 수신부
10: 액정표시패널
11: 데이터 복원부
12: DLL
13: 제어부
14: 레벨 조정부
15: 전원 리셋부
22: DAC
23: 출력회로
32: 인버터
34: 선택회로

Claims (7)

  1. 화상 이미지를 표시하는 표시패널;
    EPI 전송 방식에 따라 적어도 하나 이상의 패킷을 갖는 EPI 데이터신호를 전송하는 타이밍 제어부;
    상기 EPI 데이터신호의 상기 적어도 하나 이상의 패킷으로부터 소스 제어 관련 데이터와 RGB 데이터신호를 복원하여 상기 화상 이미지를 표시하기 위해 상기 소스 제어 관련 데이터에 따라 상기 RGB 데이터신호를 공급하는 소스 드라이브 IC들을 포함하고,
    상기 소스 드라이브 IC들 각각은,
    상기 EPI 데이터신호의 상기 적어도 하나 이상의 패킷으로부터 프리엠블신호를 추출하고, 상기 프리엠블신호에 이상이 발생되는 경우, 상기 타이밍 제어부로부터 제공되는 제1 레벨의 제1 락신호를 위상 반전시킨 제2 레벨의 제2 락신호로 출력시키는 데이터 복원부;
    상기 프리엠블신호에 이상이 발생되는 경우, 상기 프리엠블신호를 바탕으로 정상으로 기준 클럭을 발생시키고, 정상정보를 상기 제어부로 제공하는 DLL(Delay Locked Loop);
    상기 정상정보를 바탕으로 제1 제어신호를 생성하는 제어부 및
    상기 제1 제어신호에 따라 제2 레벨의 상기 제2 락신호를 제1 레벨의 제3 락신호로 트랜지션시키는 레벨 조정부를 포함하는 표시장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 레벨 조정부는,
    상기 제2 락신호를 상기 제3 락신호로 위상 반전시키는 인버터;
    상기 인버터와 연결되어 상기 제2 락신호 및 상기 제3 락신호 중 어느 하나의 락신호를 선택적으로 출력시키는 선택회로를 포함하는 표시장치.
  6. 삭제
  7. 삭제
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