KR101803575B1 - 표시장치와 그 구동 방법 - Google Patents

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Abstract

본 발명에 따른 표시장치는 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 매트릭스 형태로 배치된 픽셀들을 포함하는 표시패널; EPI 클럭, 콘트롤 데이터 및 디지털 비디오 데이터를 포함하는 EPI 신호를 다수의 데이터 배선쌍을 통해 전송하는 타이밍 콘트롤러; 상기 데이터 배선쌍을 통해 상기 타이밍 콘트롤러에 직렬 연결되고 상기 데이터 배선쌍을 통해 수신된 EPI 클럭을 기준으로 내부 클럭을 복원하고 상기 디지털 비디오 데이터를 비디오 데이터 전압으로 변환하여 상기 데이터라인들에 공급하는 소스 드라이브 IC들을 포함하고, 상기 타이밍 콘트롤러는, n(2≤n<k)개의 위상을 가지며 외부로부터 입력되는 데이터 클럭에 비해 'k/n'배 만큼 주파수가 빠른 직렬화클럭들을 생성하고, 상기 직렬화클럭들을 이용하여 상기 디지털 비디오 데이터를 상기 데이터 클럭에 비해 'k'배 만큼 빠른 주파수로 직렬화한 후 전송하는 것을 특징으로 한다.

Description

표시장치와 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 표시장치와 그 구동 방법에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 표시장치는 표시패널의 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 집적회로(Integrated Circuit 이하, "IC"라 함), 표시패널의 게이트라인들에 게이트펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 다수의 게이트 드라이브 IC, 및 드라이브 IC들을 제어하기 위한 타이밍 콘트롤러 등을 구비한다.
타이밍 콘트롤러는 mini LVDS(Low Voltage Differential Signaling)와 같은 인터페이스를 통해 디지털 비디오 데이터와, 디지털 비디오 데이터의 샘플링을 위한 클럭, 소스 드라이브 IC들의 동작을 제어하기 위한 제어신호 등을 소스 드라이브 IC들에 공급한다. 소스 드라이브 IC들은 타이밍 콘트롤러로부터 입력되는 디지털 비디오 데이터를 아날로그 데이터전압으로 변환하여 데이터라인들에 공급한다.
mini LVDS(Low Voltage Differential Signaling) 인터페이스를 통해 타이밍 콘트롤러와 소스 드라이브 IC들을 멀티 드롭(Multi Drop) 방식으로 연결하는 경우에, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 R 데이터 전송 배선, G 데이터 전송배선, B 데이터 전송배선, 소스 드라이브 IC들의 출력 및 극성변환 동작의 동작 타이밍 등을 제어하기 위한 제어배선들, 클럭 전송배선들을 포함한 많은 배선들이 필요하다. mini-LVDS 인터페이스 방식에서 RGB 데이터 전송의 예를 들면, RGB 디지털 비디오 데이터와 클럭 각각을 차신호(differential signal) 쌍으로 전송하므로 기수 데이터와 우수 데이터를 동시에 전송하는 경우에 타이밍 콘트롤러와 소스 드라이브 IC들 사이에는 RGB 데이터 전송을 위하여 최소 14 개의 배선들이 필요하다. RGB 데이터가 10비트 데이터이면 18 개의 배선들이 필요하다. 따라서, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 실장된 소스 인쇄회로보드(Printed Circuit Board, PCB)에는 많은 배선들이 형성되어야 하므로 그 폭을 줄이기가 어렵다.
본원 출원인은 타이밍 콘트롤러와 소스 드라이브 IC들을 점 대 점(point to point) 방식으로 연결하여 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 배선 수를 최소화하고 신호전송을 안정화하기 위한 새로운 신호 전송 프로토콜(이하 "EPI 인터페이스 프로토콜"라 함)을 대한민국 특허출원 10-2008-0127458(2008-12-15), 미국 출원 12/543,996(2009-08-19), 대한민국 특허출원 10-2008-0127456(2008-12-15), 미국 출원 12/461,652(2009-08-19), 대한민국 특허출원 10-2008-0132466(2008-12-23), 미국 출원 12/537,341(2009-08-07) 등에서 제안한 바 있다.
EPI 인터페이스 프로토콜은 아래의 (1) 내지 (3)의 인터페이스 규정을 만족한다.
(1) 타이밍 콘트롤러의 송신단과 소스 드라이브 IC들의 수신단 사이에 배선 공유없이 데이터 배선쌍을 경유하여 타이밍 콘트롤러의 송신단과 소스 드라이브 IC들의 수신단을 점 대 점 방식으로 연결한다.
(2) 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 별도의 클럭 배선쌍을 연결하지 않는다. 타이밍 콘트롤러는 데이터 배선쌍을 통해 클럭신호와 함께 비디오 데이터 및 콘트롤 데이터를 소스 드라이브 IC들로 전송한다.
(3) 소스 드라이브 IC들 각각에 CDR(Clok and Data Recovery)을 위한 클럭 복원회로가 내장되어 있다. 타이밍 콘트롤러는 클럭 복원회로의 출력 위상과 주파수가 고정(lock)될 수 있도록 클럭 트레이닝 패턴(clock training pattern 또는 preamble) 신호를 소스 드라이브 IC들에 전송한다. 소스 드라이브 IC들에 내장된 클럭 복원회로는 데이터 배선쌍을 통해 입력되는 클럭 트레이닝 패턴 신호와 클럭신호가 입력되면 내부 클럭을 발생한다.
소스 드라이브 IC들은 내부 클럭의 위상과 주파수가 고정되면 출력 안정 상태를 지시하는 하이 로직 레벨(High logic level)의 락 신호(Lock signal, LOCK)를 타이밍 콘트롤러에 피드백(Feedback) 입력한다. 락 신호(LOCK)는 타이밍 콘트롤러와 마지막 소스 드라이브 IC에 연결된 락 피드백 신호 배선을 통해 타이밍 콘트롤러에 피드백 입력된다.
이러한 EPI 인터페이스 프로토콜에 맞추기 위해, 타이밍 콘트롤러는 입력 영상의 디지털 비디오 데이터를 병렬 방식에서 직렬 방식으로 재정렬한 후 소스 드라이브 IC들로 전송한다. 타이밍 콘트롤러는 직렬화클럭 발생회로를 이용하여 직렬화클럭을 생성하고, 이 직렬화클럭을 이용하여 디지털 비디오 데이터를 직렬화한다. 직렬화클럭은 병렬 데이터에 동기되는 데이터 클럭을 기반으로 생성되는데, 그 주파수는 데이터 클럭에 비해 'k'배 높다. 여기서, 'k'는 디지털 비디오 데이터를 포함한 1 패킷 데이터의 비트수를 2로 나눈 값으로 결정된다. 예컨대, EPI 인터페이스 프로토콜에 준하여, 8비트 RGB 데이터를 전송할 경우 데이터 클럭에 비해 14배[{8×3(RGB)+4(더미비트수)}/2]빠른 직렬화클럭이 요구되며, 10비트 RGB 데이터를 전송할 경우 데이터 클럭에 비해 17배[{10(데이터비트수)×3(RGB)+4(클럭 및 더미비트수)}/2]빠른 직렬화클럭이 요구된다.
도 1은 EPI 인터페이스 프로토콜에 준하여 10비트 RGB 데이터를 전송할 경우에 있어, 직렬 데이터와 직렬화클럭을 보여준다. 도 1에서, UI(Unit Interval)는 1 비트 전송 시간을 의미한다. 도 1을 참조하면, 데이터 비트 수가 10 비트일 때, 1 데이터 패킷은 30 UI의 RGB 데이터 비트들과, 2 UI의 데이터 클럭 비트들과 2 UI의 더미 비트들을 포함할 수 있다. 데이터 클럭의 주파수가 'f'일때, 직렬화클럭의 주파수는 'f×17'가 된다.
표시장치가 대형화 및 고해상화되는 추세에 맞추어, 데이터 클럭은 점차 고속화되어 가고 있다. 전술했듯이 데이터 클럭이 빨라지면 직렬화클럭도 빨라져야만 한다. 50 MHz의 데이터 클럭에 동기하여 10비트의 RGB 데이터가 입력될 때, 직렬화클럭은 850 MHz가 되어야 한다. 직렬화클럭 발생회로의 PLL(Phase Locked Loop)이 뒷받침되어야만 직렬화클럭의 주파수를 높일 수 있기 때문에, 고가의 직렬화클럭 발생회로가 요구되고 있다. 더욱이, 현재 개발 단계에 있는 PLL을 통해서는 직렬화클럭의 주파수를 700 MHz보다 높이기 어려워, 데이터 클럭의 주파수를 40 MHz까지로 제한하는 등 설계 스펙상 한계점에 도달하고 있다.
따라서, 본 발명의 목적은 데이터 클럭의 주파수를 변경하지 않고 입력 영상의 비디오 데이터를 직렬화하기 위한 직렬화클럭의 주파수를 낮출 수 있도록 한 표시장치와 그 구동방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 표시장치는 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 매트릭스 형태로 배치된 픽셀들을 포함하는 표시패널; EPI 클럭, 콘트롤 데이터 및 디지털 비디오 데이터를 포함하는 EPI 신호를 다수의 데이터 배선쌍을 통해 전송하는 타이밍 콘트롤러; 상기 데이터 배선쌍을 통해 상기 타이밍 콘트롤러에 직렬 연결되고 상기 데이터 배선쌍을 통해 수신된 EPI 클럭을 기준으로 내부 클럭을 복원하고 상기 디지털 비디오 데이터를 비디오 데이터 전압으로 변환하여 상기 데이터라인들에 공급하는 소스 드라이브 IC들을 포함하고, 상기 타이밍 콘트롤러는, n(2≤n<k)개의 위상을 가지며 외부로부터 입력되는 데이터 클럭에 비해 'k/n'배 만큼 주파수가 빠른 직렬화클럭들을 생성하고, 상기 직렬화클럭들을 이용하여 상기 디지털 비디오 데이터를 상기 데이터 클럭에 비해 'k'배 만큼 빠른 주파수로 직렬화한 후 전송하는 것을 특징으로 한다.
본 발명에 따른 표시장치와 그 구동방법은 기존과 동일한 데이터 클럭을 기반으로 n개의 위상을 갖는 직렬화클럭들을 생성함으로써, 데이터 클럭의 주파수를 변경하지 않고 기존 대비 1/n로 직렬화클럭의 주파수를 낮추면서도 기존 직렬화클럭과 동일 주파수의 직렬화펄스를 생성할 수 있다. 이에 따라, 본 발명은 상대적으로 낮은 클럭 주파수를 이용하여 데이터 직렬화가 가능하고, 개발단계에서 설계 스펙상의 한계를 극복할 수 있으며, 종래보다 저가의 PLL회로를 사용하여 코스트 절감에 유리하다.
도 1은 EPI 인터페이스 프로토콜에 준하여 10비트 RGB 데이터를 전송할 경우에 있어, 기존의 직렬 데이터와 직렬화클럭을 보여주는 도면.
도 2는 본 발명의 실시예에 따른 표시장치를 나타내는 도면.
도 3은 타이밍 콘트롤러(TCON)와 소스 드라이브 IC(SIC)의 CDR 회로를 보여 주는 도면.
도 4는 도 2에 도시된 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송을 위한 EPI 프로토콜을 보여 주는 파형도.
도 5는 디지털 비디오 데이터를 직렬화하기 위한 타이밍 콘트롤러의 내부 구성을 보여주는 블록도.
도 6은 n=2일 때 생성되는 직렬화클럭들과 직렬화펄스의 파형을 보여주는 도면.
도 7은 n=4일 때 생성되는 직렬화클럭들과 직렬화펄스의 파형을 보여주는 도면.
도 8 및 도 9는 도 5에 도시된 쉬프트 레지스터부의 동작을 설명하기 위한 도면들.
도 10은 도 5에 도시된 MUX부의 동작을 설명하기 위한 도면.
도 11은 n=2일 때의 시뮬레이션 결과를 종래와 대비하여 보여주는 파형도.
도 12는 n=4일 때의 시뮬레이션 결과를 종래와 대비하여 보여주는 파형도.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다.
본 발명의 표시장치는 액정표시소자(Liquid Crystal Display, LCD), 전계방출 표시소자(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED) 등의 평판 표시소자로 구현될 수 있다. 이하의 실시예에서, 액정표시소자를 중심으로 설명하지만 본 발명의 표시장치는 액정표시소자에 한정되지 않는다는 것에 주의하여야 한다.
도 2는 본 발명의 실시예에 따른 표시장치를 나타내는 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(LCP), 타이밍 콘트롤러(TCON), 하나 이상의 소스 드라이브 IC들(SIC#1~SIC#6), 및 게이트 드라이브 IC들(GIC)을 구비한다.
액정표시패널(LCP)의 기판들 사이에는 액정층이 형성된다. 액정표시패널(LCP)은 데이터라인들(DL)과 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 액정셀들(Clc)을 포함한다.
액정표시패널(LCP)의 TFT 어레이 기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 및 스토리지 커패시터들(Cst) 등을 포함한 화소 어레이가 형성된다. 액정셀들(Clc)은 TFT를 통해 데이터전압이 공급되는 화소전극과, 공통전압(Vcom)이 공급되는 공통전극 사이의 전계에 의해 구동된다. TFT의 게이트전극은 게이트라인(GL)에 접속되고, 그 드레인전극은 데이터라인(DL)에 접속된다. TFT의 소스전극은 액정셀(Clc)의 화소전극에 접속된다. TFT는 게이트라인(GL)을 통해 공급되는 게이트펄스에 따라 턴-온되어 데이터라인(DL)으로부터의 데이터전압을 액정셀(Clc)의 화소전극에 공급한다. 액정표시패널(LCP)의 컬러필터 기판에는 블랙매트릭스, 컬러필터 및 공통전극 등이 형성된다. 공통전극은 TFT 어레이 기판에 형성될 수도 있다. 액정표시패널(LCP)의 TFT 어레이 기판과 컬러필터 어레이 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정표시패널(LCP)의 TFT 어레이 기판과 컬러필터 어레이 기판 사이에는 액정셀(Clc)의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성될 수 있다.
액정표시패널(LCP)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식이나, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식으로 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
도 2에서, 실선은 클럭 트레이닝 패턴 신호, 콘트롤 데이터, 비디오 데이터 등의 신호가 전송되는 데이터 배선쌍이다. 도 2에서, 점선은 소스 드라이브 IC들(SIC#1~SIC#6) 간에 연결된 락 피드백 신호 배선이다.
타이밍 콘트롤러(TCON)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 도시하지 않은 외부 호스트 시스템으로부터 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 외부 타이밍 신호를 입력받는다. 타이밍 콘트롤러(TCON)는 점 대 점(point to point) 인터페이스를 통해 소스 드라이브 IC들(SIC#1~SIC#6) 각각에 직렬로 접속된다. 타이밍 콘트롤러(TCON)는 전술한 EPI 인터페이스 프로토콜을 만족하도록 동작하여 소스 드라이브 IC들(SIC#1~SIC#6)에 입력 영상의 디지털 비디오 데이터를 전송하고, 소스 드라이브 IC들(SIC#1~SIC#6)과 게이트 드라이브 IC(GIC)의 동작 타이밍을 제어한다. 타이밍 콘트롤러(TCON)는 EPI 인터페이스 프로토콜에서 정해진 신호 전송 규격에 따라 소스 드라이브 IC들(SIC#1~SIC#6)에 클럭 트레이닝 패턴 신호(EPI 클럭), 콘트롤 데이터, 입력 영상의 디지털 비디오 데이터 등을 차신호쌍으로 변환하여 데이터 배선쌍을 통해 소스 드라이브 IC들(SIC#1~SIC#6)로 직렬 전송한다. 타이밍 콘트롤러(TCON)로부터 소스 드라이브 IC들(SIC#1~SIC#6)로 전송되는 신호들에는 외부 클럭신호가 포함된다.
타이밍 콘트롤러(TCON)는 락 피드백 신호 배선을 통해 입력되는 신호에서 로우 로직 레벨 신호를 카운트하여 그 카운트 결과에 따라 글리치 파형 여부를 판단한다. 타이밍 콘트롤러(TCON)는 락 피드백 신호 배선을 통해 입력되는 로우 로직 레벨 신호가 글리치 파형으로 판단되면, 그 글리치 파형을 무시하여 클럭 트레이닝 패턴 신호를 전송하지 않는다. 정상 동작 상태에서, 로우 로직 레벨의 락 신호(LOCK)는 소스 드라이브 IC들(SIC#1~SIC#6)의 CDR(Clok and Data Recovery) 동작이 불안정할 때부터 클럭 트레이닝 동작이 완료되어 CDR 동작이 안정화될 때까지 로우 로직 레벨을 유지하므로 수십 μsec 이상이다. 이에 비하여, 외부 원인에 의해 발생되는 로우 로직 레벨의 글리치 신호는 정상 동작 상태에서 발생되는 로우 로직 레벨의 락 신호(LOCK)에 비하여 매우 짧다.
타이밍 콘트롤러(TCON)는 락 피드백 신호 배선을 통해 입력되는 로우 로직 레벨 신호를 카운트하여 그 시간이 정상 동작 상태에서 발생되는 로우 로직 레벨의 락 신호(LOCK)에 비하여 짧으면 그 때의 로우 로직 레벨 신호를 글리치 파형으로 판단하여 무시한다. 따라서, 본 발명은 락 피드백 배선을 통해 타이밍 콘트롤러에로우 로직 레벨의 글리치 파형이 입력되더라도 그 글리치 파형으로 인하여 타이밍 콘트롤러(TCON)로부터 클럭 트레이닝 패턴 신호가 전송되어 소스 드라이브 IC들(SIC#1~SIC#6)이 클럭 트레이닝 동작을 재개하는 오동작을 방지할 수 있다.
소스 드라이브 IC들(SIC#1~SIC#6)은 이전 단 소스 드라이브 IC로부터 하이 로직 레벨의 락 신호(LOCK)와 클럭 트레이닝 패턴 신호가 입력되면 클럭 트레이닝을 통해 내부 클럭 발생회로의 출력을 발생하고 그 출력의 위상과 주파수가 고정(Lock)되어 CDR(Clok and Data Recovery) 기능이 안정화되면, 다음 단 소스 드라이브 IC로 하이 로직 레벨의 락 신호를 전송한다. 모든 소스 드라이브 IC들의 CDR 기능이 안정되면 마지막 소스 드라이브 IC(SIC#6)는 하이 로직 레벨의 락 신호(LOCK)를 락 피드백 신호 배선을 통해 타이밍 콘트롤러(TCON)로 전송한다. 제1 소스 드라이브 IC(SIC#1)에는 락 신호 입력단자에 이전 단 소스 드라이브 IC의 락 신호 출력 단자가 연결되어 있지 않다. 이 때문에, 제1 소스 드라이브 IC들(SIC#1)의 락 신호 입력 단자에는 하이 로직 레벨의 직류 전원 전압(VCC)이 입력된다. 타이밍 콘트롤러(TCON)는 마지막 소스 드라이브 IC들(SIC#6)로부터 하이 로직 레벨의 락 신호(LOCK)를 수신한 후에, 데이터 클럭신호가 내장된 콘트롤 데이터와 비디오 데이터를 소스 드라이브 IC들(SIC#1~SIC#6) 각각에 직렬로 전송한다. 콘트롤 데이터는 소스 드라이브 IC들(SIC#1~SIC#6)로부터 출력되는 데이터전압의 출력 타이밍, 데이터전압의 극성 등을 제어하기 위한 소스 콘트롤 데이터를 포함한다. 콘트롤 데이터는 게이트 드라이브 IC(GIC)의 동작 타이밍을 제어기 위한 게이트 콘트롤 데이터를 포함할 수 있다.
소스 드라이브 IC들(SIC#1~SIC#6) 각각은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 액정표시패널(LCP)의 데이터라인들에 접속될 수 있다. 소스 드라이브 IC들(SIC#1~SIC#6)은 데이터 배선쌍을 통해 외부 클럭신호가 각각 내장된 클럭 트레이닝 패턴 신호, 콘트롤 데이터, 비디오 데이터 등을 입력 받는다. 소스 드라이브 IC들(SIC#1~SIC#6)은 데이터 클럭신호를 기반으로 비디오 데이터의 RGB 비트수×2 개의 내부 클럭신호들을 발생한다. 소스 드라이브 IC들(SIC#1~SIC#6)은 내부 클럭신호 타이이밍에 맞추어 입력 영상의 비디오 데이터 비트들을 샘플링한 후에 샘플링된 RGB 비트들을 병렬 데이터로 변환한다.
소스 드라이브 IC들(SIC#1~SIC#6)은 데이터 배선쌍을 통해 입력되는 콘트롤 데이터를 코드 맵핑 방식으로 디코딩하여 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 복원한다. 소스 드라이브 IC들(SIC#1~SIC#6)은 복원된 소스 콘트롤 데이터에 응답하여 입력 영상의 비디오 데이터를 정극성/부극성 아날로그 비디오 데이터전압으로 변환하여 액정표시패널(LCP)의 데이터라인들(DL)에 공급한다. 소스 드라이브 IC들(SIC#1~SIC#6)은 게이트 콘트롤 데이터를 게이트 드라이브 IC(GIC) 중 하나 이상에 전송할 수 있다.
게이트 드라이브 IC(GIC)는 TAP 공정을 통해 액정표시패널의 TFT 어레이 기판의 게이트라인들에 연결되거나 GIP(Gate In Panel) 공정으로 액정표시패널(LCP)의 TFT 어레이 기판 상에 직접 형성될 수 있다. 게이트 드라이브 IC(GIC)는 타이밍 콘트롤러(TCON)로부터 직접 수신되거나, 소스 드라이브 IC들(SIC#1~SIC#6)을 통해 수신되는 게이트 콘트롤 데이터에 응답하여 정극성/부극성 아날로그 비디오 데이터전압에 동기되는 게이트펄스를 게이트라인들(GL)에 순차적으로 공급한다.
도 3은 타이밍 콘트롤러(TCON)와 소스 드라이브 IC(SIC)의 CDR 회로를 보여 주는 도면이다. 도 3에 도시된 소스 드라이브 IC(SIC)는 소스 드라이브 IC들(SIC#1~SIC#6) 중에서 어느 하나를 의미하며 그 내부 회로는 CDR 회로를 나타낸다.
도 3을 참조하면, 타이밍 콘트롤러(TCON)는 LVDS 인터페이스 또는 TMDS 인터페이스를 통해 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(RGB)를 수신한다. 타이밍 콘트롤러(TCON)는 호스트 시스템으로부터 입력되는 외부 타이밍 신호에 기초하여 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 포함한 콘트롤 데이터를 생성한다. 타이밍 콘트롤러(TCON)는 EPI 인터페이스 프로토콜을 만족시키기 위하여 디지털 비디오 데이터(RGB)를 병렬 방식에서 직렬 방식으로 재정렬한 후 소스 드라이브 IC들(SIC#1~SIC#6)로 전송한다. 타이밍 콘트롤러(TCON)는 n(2≤n<k)개의 위상을 가지며, 호스트 시스템으로부터 입력되는 데이터 클럭에 비해 'k/n'배 만큼 주파수가 빠른 직렬화클럭들을 생성하고, 이 직렬화클럭들을 이용하여 디지털 비디오 데이터(RGB)를 데이터 클럭에 비해 'k'배 만큼 빠른 주파수로 직렬화한다. 여기서, 'k'는 디지털 비디오 데이터(RGB)를 포함한 1 패킷 데이터의 비트수를 2로 나눈 값으로 결정된다. 타이밍 콘트롤러(TCON)는 직렬화된 직렬 데이터(RGB)를 차 신호쌍으로 변환하여 전송한다. 차 신호쌍은 데이터 배선쌍을 통해 전송된다.
소스 드라이브 IC(SIC)의 수신 버퍼(31)는 데이터 배선쌍을 통해 타이밍 콘트롤러(TCON)로부터 전송된 차 신호쌍을 수신한다. 소스 드라이브 IC(SIC)의 클럭 복원회로(32)는 타이밍 콘트롤러(TCON)로부터 수신되는 EPI 클럭으로부터 내부 클럭을 복원하고, 샘플링 회로(33)는 내부 클럭에 따라 콘트롤 데이터와 디지털 비디오 데이터 비트 각각을 샘플링한다.
도 4는 도 2에 도시된 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송을 위한 EPI 프로토콜을 보여 주는 파형도이다.
도 4를 참조하면, 타이밍 콘트롤러(TCON)는 제1 단계(Phase-Ⅰ) 기간 동안 일정한 주파수의 클럭 트레이닝 패턴 신호(또는 Preamble signal)를 소스 드라이브 IC들(SIC#1~SIC#6)로 전송하고 락 피드백 신호 배선을 통해 하이 로직 레벨의 락 신호(LOCK)가 입력되면 제2 단계(Phase-Ⅱ) 신호 전송으로 이행한다. 타이밍 콘트롤러(TCON)는 제2 단계(Phase-Ⅱ) 기간 동안 콘트롤 데이터를 소스 드라이브 IC들(SIC#1~SIC#6)에 전송하고, 락 신호(LOCK)가 하이 로직 레벨을 유지하면, 제3 단계(Phase-Ⅲ) 신호 전송으로 이행하여 직렬화된 입력 영상의 비디오 데이터(RGB)를 소스 드라이브 IC들(SIC#1~SIC#6)로 전송한다.
타이밍 콘트롤러(TCON)는 제2 단계(Phase-Ⅱ) 또는 제3 단계(Phase-Ⅲ)의 신호 전송 중에 락 피드백 신호 배선을 통해 로우 로직 레벨 신호가 미리 정해진 소정 시간보다 긴 시간으로 입력되면 그 신호를 로우 로직 레벨의 락 신호(LOCK)로 판단한다. 타이밍 콘트롤러(TCON)는 락 피드백 신호 배선을 통해 입력되는 로우 로직 레벨 신호가 정상 동작 상태의 로우 로직 레벨의 락 신호(LOCK)로 판단되면 소스 드라이브 IC들(SIC#1~SIC#6)의 클럭 트레이닝을 재개하기 위하여 제1 단계(Phase-Ⅰ)로 이행하여 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들(SIC#1~SIC#6)에 전송한다. 반면에, 타이밍 콘트롤러(TCON)는 제2 단계(Phase-Ⅱ) 또는 제3 단계(Phase-Ⅲ)의 신호 전송 중에 락 피드백 신호 배선을 통해 로우 로직 레벨 파형 신호가 소정 시간 이하로 짧게 입력되면, 그 신호를 글리치 파형 신호로 판단하여 그 글리치 파형을 무시하여 제1 단계(Phase-Ⅰ)로 이행하지 않고 현재의 신호 전송 동작 상태를 유지한다.
도 4에서 "Tlock"은 클럭 트레이닝 패턴 신호가 소스 드라이브 IC들(SIC#1~SIC#6)에 입력되기 시작한 후부터 소스 드라이브 IC들(SIC#1~SIC#6)의 클럭 복원회로의 출력이 락킹되어 락 신호가 하이 로직 레벨(H)로 반전될 때까지의 시간이다. 이 시간(Tlock)은 최소 1 수평기간 이상의 시간이다. 1 수평기간은 액정표시패널(PNL)의 1 수평라인에 배열된 액정셀들에 데이터가 기입되는데 필요한 시간이다.
이하, 각각 10비트로 구성된 디지털 비디오 데이터(RGB)를 직렬화하여 전송할 때, 데이터 클럭의 주파수를 변경하지 않고 기존 대비 1/n로 직렬화클럭의 주파수를 낮출 수 있는 것에 대해 설명한다.
도 5는 디지털 비디오 데이터(RGB)를 직렬화하기 위한 타이밍 콘트롤러(TCON)의 내부 구성을 보여준다. 도 6은 n=2일 때 생성되는 직렬화클럭들과 직렬화펄스의 파형을 보여주며, 도 7은 n=4일 때 생성되는 직렬화클럭들과 직렬화펄스의 파형을 보여준다. 도 8 및 도 9는 도 5에 도시된 쉬프트 레지스터부(24)의 동작을 설명하기 위한 도면들이다. 도 10은 도 5에 도시된 MUX부(25)의 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 타이밍 콘트롤러(TCON)는 데이터 맵핑부(21), 직렬화클럭 발생부(22), 직렬화펄스 발생부(23), 쉬프트 레지스터부(24), 멀티플렉서부(25)(이하, 'MUX부(25)'라 함) 및 송신 버퍼(26)를 구비한다.
데이터 맵핑부(21)는 호스트 시스템으로부터 수신한 10비트의 디지털 비디오 데이터(RGB)와 데이터 클럭을 맵핑한다. 데이터 맵핑부(21)는 30 비트의 디지털 비디오 데이터와 2 비트의 데이터 클럭과 그리고 2 비트의 더미 데이터를 34비트의 데이터 맵핑 영역에 할당하여 1 패킷 데이터를 완성한다.
직렬화클럭 발생부(22)는 호스트 시스템으로부터 입력되는 데이터 클럭을 참조하여, n(2≤n<k)개의 위상을 가지며 데이터 클럭에 비해 'k/n'배 만큼 주파수가 빠른 n개의 직렬화클럭들을 생성한다.
예를 들어, 직렬화클럭 발생부(22)는 기존과 동일한 데이터 클럭을 기반으로 도 6과 같이 0°와 90°의 위상을 갖는 2개의 직렬화클럭들(Clk_Phase 0,Clk_Phase 90)을 생성함으로써, 기존 대비 1/2로 직렬화클럭의 주파수를 낮출 수 있다. 데이터 클럭의 주파수가 'f'인 경우, 기존의 직렬화클럭의 주파수가 'f×17'이었다면 본 발명의 직렬화클럭의 주파수는 '(f×17)/2'가 된다. 즉, 데이터 클럭의 주파수가 50MHz일 경우, 기존의 직렬화클럭의 주파수가 850MHz인 데 반해, 본 발명의 직렬화클럭의 주파수는 425MHz로서 기존의 1/2로 줄어든다.
또한, 직렬화클럭 발생부(22)는 기존과 동일한 데이터 클럭을 기반으로 도 7과 같이 0°, 45°, 90°및 135°의 위상을 갖는 4개의 직렬화클럭들(Clk_Phase 0~Clk_Phase 135)을 생성함으로써, 기존 대비 1/4로 직렬화클럭의 주파수를 낮출 수 있다. 데이터 클럭의 주파수가 'f'인 경우, 기존의 직렬화클럭의 주파수가 'f×17'이었다면 본 발명의 직렬화클럭의 주파수는 '(f×17)/4'가 된다. 즉, 데이터 클럭의 주파수가 50MHz일 경우, 기존의 직렬화클럭의 주파수가 850MHz인 데 반해, 본 발명의 직렬화클럭의 주파수는 212.5MHz로서 기존의 1/4로 줄어든다.
직렬화클럭 발생부(22)는 도 6과 같이 각 패킷 내에서 2개의 직렬화클럭들(Clk_Phase 0,Clk_Phase 90)의 스타트 위상을 '10'과 '01'으로서 2 패킷 주기로 교번시킬 수 있다. 그리고, 직렬화클럭 발생부(22)는 도 7과 같이 1 패킷 내에서 4개의 직렬화클럭들(Clk_Phase 0,Clk_Phase 90)의 스타트 위상을 '1000'과 '1110'과 '0111'과 '0001'으로서 4 패킷 주기로 교번시킬 수 있다. 이렇게 직렬화클럭들의 위상을 다르게 하는 이유는 '17'이 '2' 또는 '4'로 나누어 정수값으로 떨어지지 않기 때문이다. 도 6 및 도 7에서, ○부분은 직렬화클럭들의 위상이 달라지는 예를 보여준다.
직렬화펄스 발생부(23)는 직렬화클럭 발생부(22)로부터 입력되는 직렬화클럭들을 논리 연산하여 기존의 직렬화클럭과 동일한 주파수(즉, 데이터 클럭에 비해 'k'배 빠른 주파수)를 갖는 직렬화펄스를 생성한다. 직렬화펄스 발생부(23)는 도 6의 경우 0°와 90°의 위상을 갖는 2개의 직렬화클럭들을 배타적 논리합 연산하여 'f×17'의 주파수를 갖는 직렬화펄스를 생성한다. 직렬화펄스 발생부(23)는 도 7의 경우 0°와 45°의 위상을 갖는 2개의 직렬화클럭들을 배타적 논리합 연산하여 제1 출력값(Serialize Pulse #1)을 얻고, 90°와 135°의 위상을 갖는 2개의 직렬화클럭들을 배타적 논리합 연산하여 제2 출력값(Serialize Pulse #2)을 얻은 후, 제1 및 제2 출력값을 논리합 연산하여 'f×17'의 주파수를 갖는 직렬화펄스를 생성한다.
쉬프트 레지스터부(24)는 도 8과 같이 데이터 맵핑부(21)로부터의 패킷 데이터를 직렬화펄스 발생부(23)로부터 입력되는 직렬화펄스를 기반으로 하여 제1 데이터 비트군(Data_P)과 제2 데이터 비트군(Data_N)으로 분리하여 출력한다. 이를 위해, 쉬프트 레지스터부(24)는 도 9와 같이 직렬화펄스의 라이징 에지에 동기하여 패킷 데이터의 기수 비트들을 순차적으로 샘플링하여 제1 데이터 비트군(Data_P)으로 정렬하고, 직렬화펄스의 폴링 에지에 동기하여 패킷 데이터의 우수 비트들을 순차적으로 샘플링하여 제2 데이터 비트군(Data_N)으로 정렬한다.
MUX부(25)는 쉬프트 레지스터부(24)로부터의 제1 데이터 비트군(Data_P)이 입력되는 하이 입력단자(tH)와, 쉬프트 레지스터부(24)로부터의 제2 데이터 비트군(Data_N)이 입력되는 로우 입력단자(tL)를 구비한다. MUX부(25)는 도 10과 같이 직렬화펄스 발생부(23)로부터 입력되는 직렬화펄스를 기반으로 하여 제1 데이터 비트군(Data_P)의 데이터와 제2 데이터 비트군(Data_N)의 데이터를 교대로 출력하여 디지털 비디오 데이터를 직렬화한다. MUX부(25)는 직렬화펄스의 하이 로직 전압(H)에 응답하여 제1 데이터 비트군(Data_P)의 하위 비트에서 상위 비트로 순차 출력하고, 직렬화펄스의 로우 로직 전압(L)에 응답하여 제2 데이터 비트군(Data_N)의 하위 비트에서 상위 비트로 순차 출력한다.
송신 버퍼(26)는 직렬화된 디지털 비디오 데이터를 차 신호쌍(Serial Out P, Serial Out N)으로 변환한 후, 차 신호쌍을 데이터 배선쌍을 통해 소스 드라이브 IC에 전송된다.
도 11은 n=2일 때의 시뮬레이션 결과를 종래와 대비하여 보여준다. 그리고, 도 12는 n=4일 때의 시뮬레이션 결과를 종래와 대비하여 보여준다.
도 11을 참조하면, 본 발명은 기존과 동일한 데이터 클럭을 기반으로 0°와 90°의 위상을 갖는 2개의 직렬화클럭들(Clk_Phase 0,Clk_Phase 90)을 생성함으로써, 기존 대비 1/2로 직렬화클럭의 주파수를 낮추면서도 기존 직렬화클럭과 동일 주파수의 직렬화펄스를 생성할 수 있음을 시뮬레이션을 통해 쉽게 알 수 있다.
도 12를 참조하면, 본 발명은 기존과 동일한 데이터 클럭을 기반으로 0°, 45°, 90°및 135°의 위상을 갖는 4개의 직렬화클럭들(Clk_Phase 0~Clk_Phase 135)을 생성함으로써, 기존 대비 1/4로 직렬화클럭의 주파수를 낮추면서도 기존 직렬화클럭과 동일 주파수의 직렬화펄스를 생성할 수 있음을 시뮬레이션을 통해 쉽게 알 수 있다.
상술한 바와 같이, 본 발명에 따른 표시장치와 그 구동방법은 기존과 동일한 데이터 클럭을 기반으로 n개의 위상을 갖는 직렬화클럭들을 생성함으로써, 데이터 클럭의 주파수를 변경하지 않고 기존 대비 1/n로 직렬화클럭의 주파수를 낮추면서도 기존 직렬화클럭과 동일 주파수의 직렬화펄스를 생성할 수 있다. 이에 따라, 본 발명은 상대적으로 낮은 클럭 주파수를 이용하여 데이터 직렬화가 가능하고, 개발단계에서 설계 스펙상의 한계를 극복할 수 있으며, 종래보다 저가의 PLL회로를 사용하여 코스트 절감에 유리하다.
TCON : 타이밍 콘트롤러 SIC#1~SIC#6 : 소스 드라이브 IC
GIC : 게이트 드라이브 IC 21 : 데이터 맵핑부
22 : 직렬화클럭 발생부 23 : 직렬화펄스 발생부
24 : 쉬프트 레지스터부 25 : MUX부
26 : 송신 버퍼

Claims (10)

  1. 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 매트릭스 형태로 배치된 픽셀들을 포함하는 표시패널;
    EPI 클럭, 콘트롤 데이터 및 디지털 비디오 데이터를 포함하는 EPI 신호를 다수의 데이터 배선쌍을 통해 전송하는 타이밍 콘트롤러;
    상기 데이터 배선쌍을 통해 상기 타이밍 콘트롤러에 직렬 연결되고 상기 데이터 배선쌍을 통해 수신된 EPI 클럭을 기준으로 내부 클럭을 복원하고 상기 디지털 비디오 데이터를 비디오 데이터 전압으로 변환하여 상기 데이터라인들에 공급하는 소스 드라이브 IC들을 포함하고,
    상기 타이밍 콘트롤러는,
    상기 디지털 비디오 데이터를 포함한 패킷 데이터를 생성하는 데이터 맵핑부;
    외부로부터 입력되는 데이터 클럭을 참조하여 n(2≤n<k)개의 위상을 가지며 상기 데이터 클럭에 비해 k/n배만큼 주파수가 빠른 직렬화 클럭들을 생성하되, 상기 k는 상기 디지털 비디오 데이터를 포함한 1 패킷 데이터의 비트수를 2로 나눈 값으로 결정되는, 직렬화 클럭 발생부;
    상기 n개의 직렬화 클럭들을 논리 연산하여 상기 데이터 클럭에 비해 k배 빠른 주파수를 갖는 직렬화 펄스를 생성하는 직렬화 펄스 발생부;
    상기 직렬화 펄스의 라이징 에지에 동기하여 상기 패킷 데이터의 기수 비트들을 제1 데이터 비트군으로 정렬하고 상기 직렬화 펄스의 폴링 에지에 동기하여 상기 패킷 데이터의 우수 비트들을 제2 데이터 비트군으로 정렬하는 쉬프트 레지스터부; 및
    상기 직렬화 펄스의 하이 로직 전압에 응답하여 상기 제1 데이터 비트군의 데이터를 하위 비트에서 상위 비트로 순차 출력하고, 상기 직렬화 펄스의 로우 로직 전압에 응답하여 상기 제2 데이터 비트군의 데이터를 하위 비트에서 상위 비트로 순차 출력하되, 상기 제1 데이터 비트군의 데이터와 상기 제2 데이터 비트군의 데이터를 교대로 출력하여 상기 디지털 비디오 데이터를 직렬화하는 멀티플렉서부를 포함하는 것을 특징으로 하는 표시장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 직렬화 클럭 발생부는 상기 n개의 직렬화 클럭들의 스타트 위상을 서로 다르게 하되 상기 n개의 패킷 주기로 상기 n개의 직렬화 클럭들의 스타트 위상을 교번하는 것을 특징으로 하는 표시장치.
  5. 제 1 항에 있어서,
    상기 n=2인 경우, 상기 직렬화 클럭 발생부는 0°와 90°의 위상을 갖는 2개의 직렬화 클럭들을 생성하는 것을 특징으로 하는 표시장치.
  6. 제 1 항에 있어서,
    상기 n=4인 경우, 상기 직렬화 클럭 발생부는 0°, 45°, 90°및 135°의 위상을 갖는 4개의 직렬화 클럭들을 생성하는 것을 특징으로 하는 표시장치.
  7. 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 매트릭스 형태로 배치된 픽셀들을 포함하는 표시패널과, EPI 클럭, 콘트롤 데이터 및 디지털 비디오 데이터를 포함하는 EPI 신호를 다수의 데이터 배선쌍을 통해 전송하는 타이밍 콘트롤러와, 상기 데이터 배선쌍을 통해 상기 타이밍 콘트롤러에 직렬 연결되고 상기 데이터 배선쌍을 통해 수신된 EPI 클럭을 기준으로 내부 클럭을 복원하고 상기 디지털 비디오 데이터를 비디오 데이터 전압으로 변환하여 상기 데이터라인들에 공급하는 소스 드라이브 IC들을 포함하는 표시장치의 구동방법에 있어서,
    상기 디지털 비디오 데이터를 포함한 패킷 데이터를 생성하는 단계;
    외부로부터 입력되는 데이터 클럭을 참조하여 n(2≤n<k)개의 위상을 가지며 상기 데이터 클럭에 비해 k/n배 만큼 주파수가 빠른 직렬화 클럭들을 생성하되, 상기 k는 상기 디지털 비디오 데이터를 포함한 1 패킷 데이터의 비트수를 2로 나눈 값으로 결정되는, 단계;
    상기 직렬화 클럭들을 논리 연산하여 상기 데이터 클럭에 비해 k배 빠른 주파수를 갖는 직렬화 펄스를 생성하는 단계;
    상기 직렬화 펄스의 라이징 에지에 동기하여 상기 패킷 데이터의 기수 비트들을 제1 데이터 비트군으로 정렬하고 상기 직렬화 펄스의 폴링 에지에 동기하여 상기 패킷 데이터의 우수 비트들을 제2 데이터 비트군으로 정렬하는 단계; 및
    상기 직렬화 펄스의 하이 로직 전압에 응답하여 상기 제1 데이터 비트군의 데이터를 하위 비트에서 상위 비트로 순차 출력하고, 상기 직렬화펄스의 로우 로직 전압에 응답하여 상기 제2 데이터 비트군의 데이터를 하위 비트에서 상위 비트로 순차 출력하되, 상기 제1 데이터 비트군의 데이터와 상기 제2 데이터 비트군의 데이터를 교대로 출력하여 상기 디지털 비디오 데이터를 직렬화하는 단계를 포함하는 것을 특징으로 하는 표시장치의 구동방법.
  8. 삭제
  9. 삭제
  10. 제 7 항에 있어서,
    상기 직렬화 클럭들을 생성하는 단계는, 상기 n개의 직렬화 클럭들의 스타트 위상을 서로 다르게 하되 상기 n개의 패킷 주기로 상기 n개의 직렬화 클럭들의 스타트 위상을 교번하는 것을 특징으로 하는 표시장치의 구동방법.
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