KR102333734B1 - 레벨 시프터 및 이를 구비한 평판표시장치 - Google Patents

Abstract

본 발명은 레벨 시프터 및 이를 구비한 평판표시장치를 개시한다. 개시된 본 발명의 평판표시장치는, 데이터라인들과 게이트라인들에 의해 정의된 픽셀들을 구비한 표시패널, 표시패널에 게이트펄스를 공급하는 게이트 구동회로, 게이트 구동회로에 클럭신호들을 공급하는 타이밍 컨트롤러를 포함하고, 게이트 구동회로는, 타이밍 컨트롤러의 클럭신호들로부터 GIP 클럭신호들을 출력하는 레벨 시프터와, 상기 레벨 시프터의 GIP 클럭신호에 응답하여 상기 게이트라인들에 게이트펄스를 순차적으로 공급하는 시프트 레지스터를 구비하며, 상기 레벨 시프터는, 게이트 하이 전압이 공급되는 소스 단자, 상기 레벨 시프터의 출력 단자에 접속된 드레인 단자를 포함하여 상기 레벨 시프터의 출력 단자에서 출력되는 상기 GIP 클럭신호를 라이징시키는 풀업 트랜지스터를 포함하고, 상기 풀업 트랜지스터의 드레인 단자에 연결되어 상기 GIP 클럭신호 라이징 영역에서 출력 전압을 기준전압까지 상승시키는 전류제한 회로를 포함함으로써, 레벨 시프터에서 출력되는 GIP 클럭신호의 라이징 영역과 폴링 영역에서 완만한 전압 상승 및 하강하는 제1 및 제2 게이트펄스 변조 구간을 형성함으로써, GIP 클럭신호로 인하여 게이트 구동회로에 발생되는 전류 크기를 줄이고, 신호라인의 단선 불량을 방지한 효과가 있다.

Description

레벨 시프터 및 이를 구비한 평판표시장치{Level Shifter and Flat Display Device having thereof}

본 발명은 레벨 시프터 및 이를 구비한 평판표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광표시장치(OLED: Organic Light Emitting Diode)와 같은 여러가지 평판표시장치가 활용되고 있다.

평판표시장치는 영상을 표시하는 표시패널, 상기 표시패널에 RGB 데이터를 데이터 전압으로 변화하여 공급하는 데이터 구동회로와, 표시패널의 게이트 라인들에 스캔 신호를 공급하는 게이트 구동회로와, 외부 시스템으로부터 클럭신호(CLK), 데이터 인에이블 신호(Data Enable, DE) 등의 타이밍 신호들을 입력받아, 상기 게이트 구동회로와 상기 데이터 구동회로의 동작 타이밍을 제어하기 위한 제어신호들을 발생하는 타이밍 컨트롤러를 포함한다.

상기 제어신호들은 게이트 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 데이터 구동회로의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호를 포함한다. 데이터 구동회로는 데이터 타이밍 제어신호에 따라 RGB 데이터를 데이터 전압으로 변환하여 표시패널의 데이터 라인들로 출력한다.

게이트 구동회로는 스캔 타이밍 제어신호에 따라 데이터 전압에 동기되는 스캔 펄스(게이트 펄스)를 게이트 라인들(또는 스캔 라인들)에 순차적으로 공급한다.

또한, 평판표시장치는 표시패널의 데이터 전압, TFT(Thin Film Transistor)의 온/오프 전압(VGH, VGL), 상기 구동회로들과 타이밍 콘트롤러의 전원 전압(VCC) 등을 발생하기 위한 전원 공급 장치를 더 포함한다.

상기 평판표시장치의 게이트 구동회로는 레벨 시프터(Level shifter)와, 시프트 레지스터(Shift register)를 포함한다. GIP(Gate in panel) 공정 기술의 발전에 힘입어, 시프트 레지스터는 표시패널의 TFT 어레이가 형성되는 기판 상에 그 TFT 어레이와 함께 시프트 레지스터가 형성된다. 레벨 시프터는 표시패널의 기판에 전기적으로 연결된 인쇄회로기판(Printed Circuit Board, 이하 "PCB"라 함)에 형성될 수 있다. 이 레벨 시프터는 타이밍 콘트롤러의 제어 하에 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 GIP 클럭신호들(CLK)을 출력한다. 게이트 하이 전압(VGH)은 표시패널의 TFT 어레이에 형성된 TFT의 문턱 전압 이상의 전압으로 설정된다. 게이트 로우 전압(VGL)은 표시패널의 TFT 어레이에 형성된 TFT의 문턱 전압 보다 낮은 전압으로 설정된다. 시프트 레지스터는 레벨 시프터로부터 입력되는 GIP 클럭신호(CLK)를 순차적으로 시프트하여 표시패널의 게이트라인들에 게이트펄스(또는 스캔펄스)를 순차적으로 공급한다.

상기 레벨 시프터에는 파워 온 시퀀스(Power on sequence)에 따라 게이트 로우 전압(VGL)에 이어서 수 msec 이후에 게이트 하이 전압(VGH)이 공급된다. 이후, 타이밍 콘트롤러로부터 입력되는 게이트 클럭신호들(GCLK)에 응답하여 GIP 클럭신호(CLK)를 출력한다.

상기 GIP 클럭신호(CLK)의 "하이"는 게이트 하이 전압(VGH)과 대응되고, "로우"는 게이트 로우 전압(VGL)과 대응되며, 이들은 표시패널에 게이트펄스 형태로 순차적으로 공급된다.

도 1은 종래 게이트 구동회로의 레벨 시프터에서 출력되는 GIP 클럭신호를 도시한 도면이고, 도 2a 및 도 2b는 종래 게이트 구동회로에서 GIP 클럭신호에 대응되는 GIP 전류파형을 도시한 도면이다.

도 1 내지 도 2b를 참조하면, 종래 레벨 시프터에서 GIP 클럭신호(CLK)가 출력되면, 상기 GIP 클럭신호(CLK)의 라이징(rising) 영역과 폴링(falling) 영역에서 급격한 전압 차이로 인하여 게이트 구동회로에 GIP 전류(Current)가 발생한다.

특히, 평판표시장치가 점차 고해상도화되어 가면서 GIP 클럭신호(CLK)의 개수도 증가되어, GIP 전류 발생 횟수도 증가하게 되었다.

상기 GIP 클럭신호(CLK)의 라이징 구간에서 정(+) 방향의 높은 GIP 전류(A 영역)가 생성되고, GIP 클럭신호(CLK)의 폴링 구간에서 역(-) 방향의 높은 GIP 전류(B 영역)가 생성되는 것을 볼 수 있다.

도 2a 및 도 2b를 참조하면, (a)는 한 프레임 동안 발생한 GIP 전류 파형을 도시한 것이고, (b)는 한개의 GIP 클럭신호(CLK)에 대응되는 GIP 전류 파형을 도시한 것이다. 조건은 레벨 시프터가 32핀(Pin)을 갖는 하나의 칩으로 형성되고, 10상의 GIP 클럭신호(CLK)를 출력할 때를 예로 든 것이다.

(a)에 도시된 바와 같이, GIP 클럭신호(CLK)의 증가로 인하여 GIP 전류가 한 프레임 전 영역에서 매우 좁은 간격으로 발생되고 있음을 볼 수 있다. 이는, 상기 증가된 GIP 클럭신호(CLK)들에 각각 대응하여 GIP 전류들이 발생되기 때문이다.

또한, (b)에서는 한 GIP 클럭신호(CLK)의 라이징 영역에서의 GIP 전류와 폴링 영역에서의 GIP 전류가 임펄스 형태로 높게 발생되는 것을 볼 수 있다. 이들 GIP 전류들의 실효값(RMS) 역시, 매우 큰 값을 가지게 되어 게이트 구동회로가 열화되기 쉽다.

즉, 상기와 같이, GIP 전류가 커지면, 레벨 시프터를 구성하는 IC 칩과 표시패널 연결부 및 표시패널 내의 GIP 블럭(예를 들어 시프트 레지스터) 영역에서 높은 발열 현상이 발생하거나, 신호라인들이 열에 의해 단선(Burnt Issue)되는 문제가 있다.

본 발명은, 레벨 시프터에서 출력되는 GIP 클럭신호의 라이징 영역과 폴링 영역에서 완만한 전압 상승 및 하강하는 제1 및 제2 게이트펄스 변조 구간을 형성함으로써, GIP 클럭신호로 인하여 게이트 구동회로에 발생되는 전류 크기를 줄이고, 신호라인의 단선 불량을 방지한 레벨 시프터 및 이를 구비한 평판표시장치를 제공하는데 그 목적이 있다.

또한, 본 발명은, 레벨 시프터에 전류제한 회로를 배치하여, GIP 클럭신호 생성시, 라이징 구간에서 게이트 하이 전압까지 상승하기 전 기준전압까지 상승하도록 완화해, GIP 게이트 구동회로 영역에서 발생되는 전류 발생을 줄인 레벨 시프터 및 이를 구비한 평판표시장치를 제공하는데 다른 목적이 있다.

상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 평판표시장치의 레벨 시프터는, 표시패널, GIP 클럭신호들을 출력하는 레벨 시프터, 상기 레벨 시프터에 클럭신호들을 공급하는 타이밍 컨트롤러, 상기 레벨 시프터로부터의 GIP 클럭신호들에 응답하여 상기 표시패널에 게이트펄스를 순차적으로 공급하는 시프트 레지스터를 포함하는 평판표시장치의 레벨 시프터에 있어서, 상기 레벨 시프터는, 게이트 하이 전압이 공급되는 소스 단자, 상기 레벨 시프터의 출력 단자에 접속된 드레인 단자를 포함하여 상기 레벨 시프터의 출력 단자에서 출력되는 상기 GIP 클럭신호를 라이징시키는 풀업 트랜지스터를 포함하고, 상기 풀업 트랜지스터의 드레인 단자에 연결되어 상기 GIP 클럭신호 라이징 영역에서 출력 전압을 기준전압까지 상승시키는 전류제한 회로를 포함하며, 상기 풀업 트랜지스터의 드레인 단자에 연결되어 상기 GIP 클럭신호 라이징 영역에서 출력 전압을 기준전압까지 상승시키는 전류제한 회로를 포함한다.

여기서, 상기 전류제한 회로는, 제어신호에 의해 턴온 또는 턴오프되는 스위칭 소자와, 상기 스위칭 소자와 기준전압이 공급되는 기준전압 단자 사이에 접속된 저항과, 상기 저항과 병렬 연결된 커패시터를 포함하고, 상기 전류제한 회로의 스위칭 소자가 턴온 시, 상기 GIP 클럭신호의 라이징 영역은 게이트 로우 전압에서 기준전압까지 병렬 연결된 저항과 커패시터의 딜레이 값을 갖으며 상승하며, 상기 전류제한 회로의 스위칭 소자가 턴오프 시, 상기 GIP 클럭신호는 상기 상승된 기준전압으로부터 상기 게이트 하이 전압까지 상승하고, 상기 기준전압은 상기 게이트 하이 전압보다는 낮고 상기 게이트 로우 전압보다는 높음으로써, 레벨 시프터에서 출력되는 GIP 클럭신호의 라이징 영역과 폴링 영역에서 완만한 전압 상승 및 하강하는 제1 및 제2 게이트펄스 변조 구간을 형성함으로써, GIP 클럭신호로 인하여 게이트 구동회로에 발생되는 전류 크기를 줄이고, 신호라인의 단선 불량을 방지한 효과가 있다.

또한, 본 발명의 평판표시장치는, 데이터라인들과 게이트라인들에 의해 정의된 픽셀들을 구비한 표시패널, 표시패널에 게이트펄스를 공급하는 게이트 구동회로, 게이트 구동회로에 클럭신호들을 공급하는 타이밍 컨트롤러를 포함하고, 게이트 구동회로는, 타이밍 컨트롤러의 클럭신호들로부터 GIP 클럭신호들을 출력하는 레벨 시프터와, 상기 레벨 시프터의 GIP 클럭신호에 응답하여 상기 게이트라인들에 게이트펄스를 순차적으로 공급하는 시프트 레지스터를 구비하며, 상기 레벨 시프터는, 게이트 하이 전압이 공급되는 소스 단자, 상기 레벨 시프터의 출력 단자에 접속된 드레인 단자를 포함하여 상기 레벨 시프터의 출력 단자에서 출력되는 상기 GIP 클럭신호를 라이징시키는 풀업 트랜지스터를 포함하고, 상기 풀업 트랜지스터의 드레인 단자에 연결되어 상기 GIP 클럭신호 라이징 영역에서 출력 전압을 기준전압까지 상승시키는 전류제한 회로를 포함함으로써, 레벨 시프터에서 출력되는 GIP 클럭신호의 라이징 영역과 폴링 영역에서 완만한 전압 상승 및 하강하는 제1 및 제2 게이트펄스 변조 구간을 형성함으로써, GIP 클럭신호로 인하여 게이트 구동회로에 발생되는 전류 크기를 줄이고, 신호라인의 단선 불량을 방지한 효과가 있다.

본 발명에 따른 레벨 시프터 및 이를 구비한 평판표시장치는, 레벨 시프터에서 출력되는 GIP 클럭신호의 라이징 영역과 폴링 영역에서 완만한 전압 상승 및 하강하는 제1 및 제2 게이트펄스 변조 구간을 형성함으로써, GIP 클럭신호로 인하여 게이트 구동회로에 발생되는 전류 크기를 줄이고, 신호라인의 단선 불량을 방지한 효과가 있다.

또한, 본 발명에 따른 레벨 시프터 및 이를 구비한 평판표시장치는, 레벨 시프터에 전류제한 회로를 배치하여, GIP 클럭신호 생성시, 라이징 구간에서 게이트 하이 전압까지 상승하기 전 기준전압까지 상승하도록 완화시켜, GIP 게이트 구동회로 영역에서 발생되는 전류 발생을 줄인 효과가 있다.

도 1은 종래 게이트 구동회로의 레벨 시프터에서 출력되는 GIP 클럭신호를 도시한 도면이다.
도 2a 및 도 2b는 종래 게이트 구동회로에서 GIP 클럭신호에 대응되는 GIP 전류파형을 도시한 도면이다.
도 3은 본 발명에 따른 평판표시장치를 보여 주는 블럭도이다.
도 4는 본 발명의 레벨 시프터에서 출력되는 GIP 클럭신호를 도시한 면이다.
도 5는 본 발명의 레벨 시프터의 입출력 신호들을 보여주는 파형도이다.
도 6은 본 발명에 따른 레벨 시프터의 구조를 도시한 블럭도이다.
도 7은 도 6에 도시된 전류제한 회로를 상세히 보여 주는 회로도이다.
도 8a 내지 도 8c는 본 발명의 전류제한 회로의 동작을 설명하기 위한 도면이다.
도 9a 및 도 9b는 본 발명의 게이트 구동회로에서 GIP 클럭신호에 대응되는 GIP 전류파형을 도시한 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

본 발명의 평판표시장치는 액정표시장치인 경우를 중심으로 설명한다. 또한, 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 본 발명에서 적용 가능한 액정 모드는 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식 혹은, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식이 적용될 수 있고, 이 이외에도 현재 알려진 모든 액정 모드가 적용 가능하다.

도 3은 본 발명에 따른 평판표시장치를 보여 주는 블럭도이다.

도 3을 참조하면, 본 발명의 액정표시장치(100)는 표시패널(110), 데이터 구동회로, GIP 타입의 게이트 구동회로, 및 타이밍 콘트롤러(122) 등을 포함한다.

상기 표시패널(110)은 매트릭스 형태로 배치된 픽셀들이 형성된 픽셀 어레이를 포함하여 입력 영상 데이터를 표시한다. 픽셀 어레이는 하부 기판에 형성된 TFT 어레이, 상부 기판에 형성된 컬러필터 어레이, 및 하부 기판과 상부 기판 사이에 형성된 액정셀들(Clc)을 포함한다.

TFT 어레이에는 데이터라인들(111), 데이터라인들(111)과 교차되는 게이트라인들(또는 스캔 라인들, 112), 데이터라인들과 게이트라인들의 교차부마다 형성된 TFT들, TFT에 접속된 화소전극(101), 스토리지 커패시터(Cst) 등이 형성된다. 컬러필터 어레이에는 블랙매트릭스와 컬러필터를 포함한 컬러필터 어레이가 형성된다.

공통전극(102)은 하부 기판이나 상부 기판에 형성될 수 있다. 액정셀들(Clc)은 데이터전압이 공급되는 화소전극(101)과, 공통전압(Vcom)이 공급되는 공통전극(102) 사이의 전계에 의해 구동된다.

상기 표시패널(110)의 상부 기판과 하부 기판 상에는 광축이 직교하는 편광판이 부착되고, 액정층과 접하는 계면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다. 표시패널(110)의 상부 기판과 하부 기판 사이에는 액정층의 셀갭(Cell gap)을 유지하기 위한 스페이서(spacer)가 배치된다.

데이터 구동회로는 다수의 소스 드라이브 IC들(Integrated Circuit)(124)을 포함한다. 소스 드라이브 IC들(124)은 타이밍 콘트롤러(122)로부터 디지털 비디오 데이터들(RGB)을 입력받는다. 소스 드라이브 IC들(124)은 타이밍콘트롤러(122)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 정극성/부극성 아날로그 데이터전압으로 변환한 후에 그 데이터전압을 게이트펄스(또는 스캔펄스)에 동기되도록 표시패널(110)의 데이터라인들에 공급한다.

소스 드라이브 IC들(124)은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(110)의 데이터라인들(111)에 접속될 수 있다. 도 3에서 소스 드라이브 IC들(124)은 TCP(Tape Carrier Package)에 실장되어 있는 예를 보여 준다. 인쇄회로기판(Printed Circuit Board, PCB)(120)는 TCP를 경유하여 표시패널(110)의 하부 기판에 연결된다.

GIP 타입의 게이트 구동회로는 PCB(120) 상에 실장된 레벨 시프터(126)와, 표시패널(110)의 하부 기판에 형성된 시프트 레지스터(130)를 포함한다.

PCB(120)에는 타이밍 콘트롤러(122), 레벨 시프터(126), 및 파워 IC(140)가 실장된다.

상기 레벨 시프터(126)는 타이밍 콘트롤러(122)로부터 스타트 펄스(ST), 제1 클럭신호(GCLK), 제2 클럭신호(MCLK) 등을 입력받는다. 또한, 레벨 시프터(126)는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 등의 구동 전압을 공급받는다. 스타트 펄스(ST), 제1 클럭신호(GCLK), 제2 클럭신호(MCLK)는 0V와 3.3V 사이에서 스윙한다. 게이트 하이 전압(VGH)은 표시패널(110)의 TFT 어레이에 형성된 TFT의 문턱 전압 이상의 전압으로서 대략 30V 정도의 전압이고, 게이트 로우 전압(VGL)은 표시패널(110)의 TFT 어레이에 형성된 TFT의 문턱 전압보다 낮은 전압으로서 대략 -5V 정도의 전압이다.

레벨 시프터(126)는 타이밍 콘트롤러(122)로부터 입력되는 스타트 펄스(ST), 제1 클럭(GCLK), 제2 클럭(MCLK)에 응답하여 도 8에서와 같이 각각 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 게이트 스타트 펄스(GST)와 GIP 클럭신호(CLK1~CLK6)를 출력한다. 레벨 시프터(126)로부터 출력된 GIP 클럭신호들(CLK)은 순차적으로 위상이 시프트 되어 표시패널(110)에 형성된 시프트 레지스터(130)로 전송된다.

시프트 레지스터(130)는 표시패널(110)의 게이트라인들(112)에 연결된다. 시프트 레지스터(130)는 종속적으로 접속된 다수의 스테이지들을 포함한다. 시프트 레지스터(130)는 레벨 시프터(126)로부터 입력되는 게이트 스타트 펄스(GST)를 클럭신호(CLK)에 따라 시프트하여 게이트라인들(112)에 게이트펄스를 순차적으로 공급한다.

타이밍 콘트롤러(122)는 외부의 호스트 시스템로부터 디지털 비디오 데이터를 입력받고, 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 타이밍 신호를 입력받는다. 타이밍 콘트롤러(122)는 디지털 비디오 데이터를 소스 드라이브 IC들(124)에 전송한다. 타이밍 콘트롤러(122)는 타이밍 신호(Vsync, Hsync, DE, CLK)를 이용하여 소스 드라이브 IC들(124)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호와, 게이트 구동회로의 레벨 시프터(126)와 시프트 레지스터(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(ST, GCLK, MCLK)를 발생한다.

파워 IC(140)는 호스트 시스템으로부터 공급되는 입력 전압이 UVLO 레벨 이상일 때, 동작하기 시작하고, 소정의 시간이 지연된 후부터 출력을 발생한다. 파워 IC(140)의 출력은 VGH, VGL, VCC, VDD, HVDD, RST 등을 포함한다. VCC는 타이밍 콘트롤러(122), 소스 드라이브 IC들(124) 등을 구동시키기 위한 로직 전원 전압으로서 3.3V의 전압일 수 있다. VDD와 HVDD는 정극성/부극성 감마기준전압들을 발생하는 감마기준전압 발생회로의 분압회로에 공급될 고전위 전원전압과 1/2 고전위 전원전압이다.

정극성/부극성 감마기준전압들은 소스 드라이브 IC들(124)에 공급된다. RST는 타이밍 콘트롤러(122)를 리셋(reset)시키는 리셋신호로서, 3.3V일 수 있다.

본 발명에서는 상기 레벨 시프터(126)에 공급되는 제1 클럭신호(GCLK)와 제2 클럭신호(MCLK)에 의해 GIP 클럭신호(CLK)가 생성될 때, 제1 클럭신호(GCLK)의 라이징 구간에서 기준전압(VDD)으로 미리 상승시킨 후, GIP 클럭신호(CLK)의 "하이"(게이트 하이 전압) 상태가 되돌고 함으로써, GIP 클럭신호(CLK)의 급격한 전압 상승에 의해 게이트 구동회로 영역에서 발생되는 GIP 전류를 줄이도록 하였다.

도 4는 본 발명의 레벨 시프터에서 출력되는 GIP 클럭신호를 도시한 면이다.

도 3과 함께 도 4를 참조하면, 본 발명의 액정표시장치(100)의 레벨 시프터(126)는 타이밍 컨트롤러(122)로부터 제1 클럭신호(GCLK)와 제2 클럭신호(MCLK)를 공급 받는다.

상기 레벨 시프터(126)가 6상 GIP 클럭신호(CLK)를 생성하면, 하나의 GIP 클럭신호(CLK)가 제1 클럭신호(GCLK)의 3개의 클럭들과 대응되고, 첫번째 제1 클럭신호(GCLK)의 클럭(①)이 GIP 클럭신호(CLKs)의 라이징 시점을 결정한다.

반면, 상기 제2 클럭신호(MCLK)의 클럭들은 상기 GIP 클럭신호들(CLK)의 폴링 시점을 결정한다.

도면에 도시된 바와 같이, 본 발명에서는 GIP 클럭신호(CLK)의 라이징 영역에서 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 곧바로 상승하지 않고, GIP 전류 제한을 위해 미리 제1 기준전압까지 상승하도록 GIP 클럭신호(CLKs)의 라이징 영역을 변조한다. 이러한, GIP 클럭신호(CLKs) 변조를 제1 게이트펄스 변조(the first Gate Pulse Modulation: GPM1)라 정의하고, 제1 게이트펄스 변조(GPM1)는 제1기준전압(RE1) 영역까지 지연 상승된 후, 제1 기준전압(RE1)에서 게이트 하이 전압(VGH)인 GIP 클럭신호(CLKs)의 "하이"까지 상승하도록 하였다.

상기 제1 기준전압(RE1)은 도 5의 전류제한 회로(180)에 공급되는 전압으로 파워 IC(140)에서 공급되는 VDD일 수 있고, 상기 게이트 하이 전압(VGH)보다는 낮은 전압일 수 있다.

또한, 본 발명에서는 GIP 클럭신호(CLK)의 폴링 영역에서 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 곧바로 하강하지 않도록 제2 클럭신호(MCLK)에 동기되어 제2 기준전압(RE2)까지 하강한 후, 게이트 로우 전압(VGL)으로 하강할 수 있도록 제2 게이트펄스 변조(GPM2)가 이루어진다. 상기 제2 게이트펄스 변조(GPM2)는 기 공지된 게이트펄스 변조방법(Gate Pulse Modulation)을 사용할 수 있으므로 여기서는 구체적으로 설명 하지 않는다.

상기 제2 게이트펄스 변조(GPM2)에서도 GIP 클럭신호(CLK)의 최대값인 게이트 하이 전압(VGH)에서 제2기준전압(RE2)까지 지연 하강된 후, 게이트 로우 전압(VGL)으로 폴링되기 때문에 역(-) 방향 GIP 전류가 감소한다.

이와 같이, 본 발명에서는 타이밍 컨트롤러로부터 공급되는 제1 클럭신호(GCLK)와 제2 클럭신호(MCLK)를 각각 이용하여 레벨 시프터로 부터 생성되는 GIP 클럭신호(CLK)의 라이징 영역과 폴링 영역에 제1 및 제2 게이트펄스 변조 구간을 형성하여 GIP 게이트 구동회로에서 발생하는 전류 크기를 줄이고, 신호라인의 단선을 방지하도록 하였다.

상기 제1 기준전압(VDD:RE1)은 상기 제2 기준전압(RE2)과 같거나 높을 수 있으나, 이는 고정된 것이 아니므로 상기 제2 기준전압(RE2)이 상기 제1 기준전압(RE1)보다 높을 수 있다.

도 4에 도시된 바와 같이, 레벨 시프터(126)에서 출력되는 GIP 클럭신호(CLK)의 라이징(rising) 영역에서는 GIP 클럭신호(CLK)의 "로우", 즉, 게이트 로우 전압(VGL)에서 RC 지연에 의해 제1 기준전압(VDD:RE1)으로 완만한 상승을한 후, "하이" 상태(게이트 하이 전압)가 되기 때문에 정(+) 방향 GIP 전류가 도 2a의 종래 기술보다 감소하는 것을 볼 수 있다(C 영역).

또한, GIP 클럭신호(CLK)의 폴링(falling) 영역에서는 GIP 클럭신호(CLK)의 "하이", 즉, 게이트 하이 전압(VGH)에서 RC 지연에 의해 제2 기준전압(RE2)까지 완만하게 하강한 후, "로우" 상태(게이트 로우 전압)가 되기 때문에 역(-) 방향 GIP 전류가 도 2a의 종래 기술보다 감소하는 것을 볼 수 있다.

이와 같이, 본 발명에 따른 레벨 시프터 및 이를 구비한 평판표시장치는, 레벨 시프터에서 출력되는 GIP 클럭신호의 라이징 영역과 폴링 영역에서 완만한 전압 상승 및 하강하는 제1 및 제2 게이트펄스 변조 구간을 형성함으로써, GIP 클럭신호로 인하여 게이트 구동회로에 발생되는 전류 크기를 줄이고, 신호라인의 단선 불량을 방지한 효과가 있다.

또한, 본 발명에 따른 레벨 시프터 및 이를 구비한 평판표시장치는, 레벨 시프터에 전류제한 회로를 배치하여, GIP 클럭신호 생성시, 라이징 구간에서 게이트 하이 전압까지 상승하기 전 기준전압까지 상승하도록 완화시켜, GIP 게이트 구동회로 영역에서 발생되는 전류 발생을 줄인 효과가 있다.

도 5는 본 발명의 레벨 시프터의 입출력 신호들을 보여주는 파형도이고, 도 6은 본 발명에 따른 레벨 시프터의 구조를 도시한 블럭도이고, 도 7은 도 6에 도시된 전류제한 회로를 상세히 보여 주는 회로도이며, 도 8a 내지 도 8c는 본 발명의 전류제한 회로의 동작을 설명하기 위한 도면이다.

도 3과 함께 도 5 내지 도 8c를 참조하면, 레벨 시프터(126)는 로직 회로(160), 및 풀업 트랜지스터(PT), 풀다운 트랜지스터(NT), 전류제한 회로(180) 등을 포함한다.

풀업 트랜지스터(PT)는 p 타입 MOSFET로 구현될 수 있고, 풀다운 트랜지스터(NT)는 n 타입 MOSFET로 구현될 수 있다.

상기 레벨 시프터(126)에는 파워 온 시퀀스에 따라 게이트 로우 전압(VGL)에 이어서 수 msec 이후에 게이트 하이 전압(VGH)이 공급된다. 파워 온 시퀀스 과정에서, 레벨 시프터(126)에 공급되는 게이트 하이 전압(VGH)이 UVLO 레벨에 도달하면 레벨 시프터(126)의 로직 회로(160)가 인에블되어 동작하기 시작한다.

로직 회로(160)가 파워 온 시퀀스 이후에 인에이블되어 정상적으로 동작하면, 타이밍 콘트롤러(122)로부터 입력되는 클럭신호들(VST, MCLK, GCLK)에 응답하여 풀업 트랜지스터(PT)와 풀다운 트랜지스터(NT)를 온/오프 제어하는 출력을 발생한다.

풀업 트랜지스터(PT)는 게이트 하이 전압(VGH)이 공급되는 소스 단자, 레벨 시프터(126)의 출력 단자에 접속된 드레인 단자, 및 로직 회로(160)의 제1 출력 단자에 접속된 게이트 단자를 포함한다. 풀업 트랜지스터(PT)는 로직 회로(160)의 제1 출력에 응답하여 게이트 하이 전압(VGH)을 출력 단자에 공급하여 GIP 클럭신호(CLK)를 라이징(Rising)시킨다.

풀다운 트랜지스터(NT)는 게이트 로우 전압(VGL)이 공급되는 소스 단자, 레벨 시프터(126)의 출력 단자에 접속된 드레인 단자, 및 로직 회로(160)의 제2 출력 단자에 접속된 게이트 단자를 포함한다. 풀다운 트랜지스터(NT)는 로직 회로(160)의 제2 출력에 응답하여 출력 단자를 게이트 로우 전압(VGL)까지 방전시켜 GIP 클럭신호(CLK)를 폴링 (falling)시킨다.

레벨 시프터(126)는 파워 온 시퀀스 이후에 정상적으로 동작하기 시작하여 스타트 펄스(ST)의 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 전압으로 레벨 시프팅하여 게이트 스타트 펄스(GST)를 출력한다. 그리고 레벨 시프터(126)는 제1 클럭신호(GCLK)의 라이징 시에 시프트 레지스터(130)에 공급될 GIP 클럭신호들(CLK1~CLK6)을 라이징 시키고, 제1 클럭신호(GCLK)가 입력될 때마다 GIP 클럭신호들(CLK1~CLK6)을 시프트 시킨다. GIP 클럭신호들(CLK1~CLK6) 각각은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다.

특히, 본 발명에서는 제1 클럭신호(GCLK)의 클럭 라이징 에지에 동기하여 GIP 클럭신호(CLK)를 라이징 시키는데, 이때, 전류제한 회로(180)로부터 1차 라이징 지점을 제1 기준전압(VDD: RE1)까지 상승시키고, 이후, 게이트 하이 전압(VGH)까지 라이징 시켜 GIP 전류를 낮추도록 하였다.

즉, 종래 기술보다 본 발명의 GIP 클럭신호(CLK)는 RC 딜레이에 의한 제1 기준전압(VDD) 도달 후, 게이트 하이 전압(VGH)에 도달하기 때문에 게이트 로우 전압으로부터 상승하는 전압차이가 줄어들어 GIP 전류 크기가 줄어든다.

레벨 시프터(126)는 제2 클럭신호(MCLK)의 라이징 에지에 동기하여 게이트 하이 전압(VGH)을 낮추기 시작하고 제2 클럭신호(MCLK)의 폴링 에지에 동기하여 게이트 하이 전압(VGH)을 원 전압으로 상승시킨다. 그 결과, GIP 클럭신호들(CLK1~CLK6)의 폴링 에지 근방에서 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이의 전압차가 줄어 든다.

전류제한 회로(180)는 파워 온 시퀀스 과정에서 게이트 하이 전압(VGH)이 레벨 시프터(126)로 입력되는 시점인 제1 클럭신호(GCLK)에 동기하여 동작하고, GIP 클럭신호(CLK)에 대응되는 3개의 클럭들(GCLK) 중 첫번째 클럭(GCLK)의 라이징 에지에 동기되어 제1 기준전압(VDD)을 GIP 클럭신호(CLK)로 출력하여 GIP 전류가 제한될 수 있도록 하였다.

상기 전류제한 회로(180)는 도 7에 도시된 바와 같이, 스위칭 소자(SW_Tr), 상기 스위칭 소자(SW_Tr)와 연결된 저항(R) 및 커패시터(C)를 포함하고, 상기 레벨 시프터(126)의 출력단에 상기 스위칭 소자(SW_Tr)가 연결되어 있다.

도면에 도시된 레퍼런스 단자(RE)는 레벨 시프터(126)가 하나의 칩으로 구현될 때, 외부 핀(Pin)으로 설계할 수 있다. 이럴 경우, 저항(R) 및 커패시터(C)의 병렬회로는 레벨 시프터(126)의 레퍼런스 단자(RE)에 연결될 수 있다.

하지만, 제1 기준전압(VDD)이 입력되는 곳에 레퍼런스 단자(RE)를 배치할 수 있고, 이럴 경우 전류제한 회로(180)는 레벨 시프터(126) 내측에 배치된다.

즉, 제1 클럭신호(GCLK)가 입력되기 전에는 레벨 시프터(126)가 게이트 로우 전압(VGL)을 출력하지만, 제1 클럭신호(GCLK)의 클럭이 라이징될 때, 제어신호(CS)가 전류제한 회로(180)에 공급되어, 상기 스위칭 소자(SW_Tr)를 턴온(turn-on)시킨다.

상기 스위칭 소자(SW_Tr)이 턴온(turn on) 상태가 되면, 제1 기준전압(VDD)이 제1 기준전압 단자를 통해 상기 전류제한 회로(180)로 공급되는데, 이때, 상기 제1 기준전압 단자와 스위칭 소자(SW_Tr)의 소스 단자 사이에 병렬 연결된 저항(R)과 커패시터(C)에 의해 제1 기준전압(VDD)은 RC 딜레이를 가지면서, 레벨 시프터(126)의 출력단에 공급된다.

따라서, 상기 레벨 시프터(126)에서 출력되는 GIP 클럭신호(CLKs)의 라이징 영역에서는 완만한 곡선을 이루면서 제1 기준전압(VDD)까지 상승한다.

따라서, GIP 클럭신호(CLKs)의 라이징 영역에서 제1 게이트펄스 변조(GPM1) 구간이 형성되고, 상기 제1 게이트펄스 변조(GPM1)에 의해 정(+) 방향 GIP 전류가 감소한다.

상기 제1 기준전압(VDD)은 파워 IC(140)에서 출력되는 VDD 전압을 이용하였지만, 이것은 고정된 것이 아니기 때문에 게이트 하이 전압(VGH)보다 낮은 범위에서 다른 전압을 사용할 수 있다.

상기 제1 기준전압(VDD)은 게이트 하이 전압(VGH)보다 5[V] 낮은 전압 값을 갖는 것이 바람직하나, 평판표시장치의 모델에 따라 전압 값은 변경될 수 있다.

상기와 같이, 제1 클럭신호(GCL)의 클럭에 동기되어, GIP 클럭신호(CLKs)가 제1 기준전압(VDD)까지 상승하면, 제어신호(CS)에 응답하여 스위칭 소자(SW_Tr)는 턴오프(turn-off) 상태가 되고, 이때 레벨 시프터(126)의 출력으로는 GIP 클럭신호(CLKs)의 "하이" 전압인 게이트 하이 전압(VGH)이 출력된다.

상기 GIP 클럭신호(CLKs)의 폴링 구간에서는 제2 클럭신호(MCLK)의 라이징에 동기되어, GIP 클럭신호(CLK)가 RC 지연에 의해 1차적으로 완만하게 하강하는 제2 게이트펄스 변조(GPM2)가 되고, 상기 제2 게이트펄스 변조(GPM2)에 의해 역(-) 방향 GIP 전류가 감소한다.

도 9a 및 도 9b는 본 발명의 게이트 구동회로에서 GIP 클럭신호에 대응되는 GIP 전류파형을 도시한 도면이다.

도 9a 및 도 9b를 참조하면, (a)는 한 프레임 동안 발생한 GIP 전류 파형을 도시한 것이고, (b)는 한 GIP 클럭신호(CLK)에 대응되는 GIP 전류 파형을 도시한 것이다.

본 발명과 같이, GIP 클럭신호에 제1 및 제2 게이트펄스 변조를 하지 않은 도 2a와 도 2b의 조건과 동일하다. 즉, 레벨 시프터가 32핀(Pin)을 갖는 칩으로 형성되고, 레벨 시프터가 10상의 GIP 클럭신호(CLK)를 출력할 때를 예로 든 것이다.

(a)에 도시된 바와 같이, GIP 클럭신호(CLK)의 증가로 인하여 GIP 전류가 한 프레임 전 영역에서 매우 좁은 간격으로 발생되고 있는 점은 도 2a와 동일하나, GIP 전류의 피크 값들은 낮아 졌음을 볼 수 있다.

이는 본 발명에서는 GIP 클럭신호(CLKs)의 라이징 영역과 에지 영역에 제1 및 제2 게이트펄스 변조를 하였기 때문이다.

또한, (b)에서는 한 GIP 클럭신호(CLK)의 라이징 영역에서의 GIP 전류와 폴링 영역에서의 GIP 전류가 종래보다 낮게 발생되는 것을 볼 수 있다. 대략, 종래 기술 대비 25%의 전류가 감소한다. 또한, 이들 GIP 전류들의 실효값(RMS)도 낮아지기 때문에 게이트 구동회로에서의 열발생이 줄어든다.

이와 같이, 본 발명에 따른 레벨 시프터 및 이를 구비한 평판표시장치는, 레벨 시프터에서 출력되는 GIP 클럭신호의 라이징 영역과 폴링 영역에서 완만한 전압 상승 및 하강하는 제1 및 제2 게이트펄스 변조 구간을 형성함으로써, GIP 클럭신호로 인하여 게이트 구동회로에 발생되는 전류 크기를 줄이고, 신호라인의 단선 불량을 방지한 효과가 있다.

또한, 본 발명에 따른 레벨 시프터 및 이를 구비한 평판표시장치는, 레벨 시프터에 전류제한 회로를 배치하여, GIP 클럭신호 생성시, 라이징 구간에서 게이트 하이 전압까지 상승하기 전 기준전압까지 상승하도록 완화시켜, GIP 게이트 구동회로 영역에서 발생되는 전류 발생을 줄인 효과가 있다.

110 : 표시패널
120 : PCB
122 : 타이밍 콘트롤러
124 : 소스 드라이브 IC
126 : 레벨 시프터
130 : 시프트 레지스터
160 : 레벨 시프터의 로직 회로
180 : 레벨 시프터의 전류제한 회로

Claims (10)

1. 표시패널, GIP 클럭신호들을 출력하는 레벨 시프터, 상기 레벨 시프터에 클럭신호들을 공급하는 타이밍 컨트롤러, 상기 레벨 시프터로부터의 GIP 클럭신호들에 응답하여 상기 표시패널에 게이트펄스를 순차적으로 공급하는 시프트 레지스터를 포함하는 평판표시장치의 레벨 시프터에 있어서,
   상기 레벨 시프터는,
   게이트 하이 전압이 공급되는 소스 단자, 상기 레벨 시프터의 출력 단자에 접속된 드레인 단자를 포함하여 상기 레벨 시프터의 출력 단자에서 출력되는 상기 GIP 클럭신호를 라이징시키는 풀업 트랜지스터; 및
   상기 풀업 트랜지스터의 드레인 단자에 연결되어 상기 GIP 클럭신호가 라이징하는 기간인 GIP 클럭신호 라이징 영역에서 출력 전압을 기준전압까지 상승시키는 전류제한 회로를 포함하고,
   상기 전류제한 회로는,
   제어신호에 의해 턴온 또는 턴오프되는 스위칭 소자와,
   상기 스위칭 소자와 기준전압이 공급되는 기준전압 단자 사이에 접속된 저항과,
   상기 저항과 병렬 연결된 커패시터를 포함하는 평판표시장치의 레벨 시프터.
   
2. 삭제
3. 제1항에 있어서, 상기 전류제한 회로의 스위칭 소자가 턴온 시, 상기 GIP 클럭신호의 라이징 영역은 게이트 로우 전압에서 기준전압까지 병렬 연결된 저항과 커패시터의 딜레이 값을 갖으며 상승하는 평판표시장치의 레벨 시프터.
   
4. 제3항에 있어서, 상기 전류제한 회로의 스위칭 소자가 턴오프 시, 상기 GIP 클럭신호는 상기 상승된 기준전압으로부터 상기 게이트 하이 전압까지 상승하는 평판표시장치의 레벨 시프터.
   
5. 제3항에 있어서, 상기 기준전압은 상기 게이트 하이 전압보다는 낮고 상기 게이트 로우 전압보다는 높은 평판표시장치의 레벨 시프터.
   
6. 데이터라인들과 게이트라인들에 의해 정의된 픽셀들을 구비한 표시패널;
   상기 표시패널에 게이트펄스를 공급하는 게이트 구동회로; 및
   상기 게이트 구동회로에 클럭신호들을 공급하는 타이밍 컨트롤러를 포함하고,
   상기 게이트 구동회로는,
   상기 타이밍 컨트롤러의 클럭신호들로부터 GIP 클럭신호들을 출력하는 레벨 시프터와,
   상기 레벨 시프터의 GIP 클럭신호에 응답하여 상기 게이트라인들에 게이트펄스를 순차적으로 공급하는 시프트 레지스터를 구비하며,
   상기 레벨 시프터는,
   게이트 하이 전압이 공급되는 소스 단자, 상기 레벨 시프터의 출력 단자에 접속된 드레인 단자를 포함하여 상기 레벨 시프터의 출력 단자에서 출력되는 상기 GIP 클럭신호를 라이징시키는 풀업 트랜지스터; 및
   상기 풀업 트랜지스터의 드레인 단자에 연결되어 상기 GIP 클럭신호가 라이징하는 기간인 GIP 클럭신호 라이징 영역에서 출력 전압을 기준전압까지 상승시키는 전류제한 회로를 포함하고,
   상기 전류제한 회로는,
   제어신호에 의해 턴온 또는 턴오프되는 스위칭 소자와,
   상기 스위칭 소자와 기준전압이 공급되는 기준전압 단자 사이에 접속된 저항과
   상기 저항과 병렬 연결된 커패시터를 포함하는 평판표시장치.
   
7. 삭제
8. 제6항에 있어서, 상기 전류제한 회로의 스위칭 소자가 턴온 시, 상기 GIP 클럭신호의 라이징 영역은 게이트 로우 전압에서 기준전압까지 병렬 연결된 저항과 커패시터의 딜레이 값을 갖으며 상승하는 평판표시장치.
   
9. 제8항에 있어서, 상기 전류제한 회로의 스위칭 소자가 턴오프 시, 상기 GIP 클럭신호는 상기 상승된 기준전압으로부터 상기 게이트 하이 전압까지 상승하는 평판표시장치.
   
10. 제8항에 있어서, 상기 기준전압은 상기 게이트 하이 전압보다는 낮고 상기 게이트 로우 전압보다는 높은 평판표시장치.
    

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