KR20110077211A

KR20110077211A - 표시장치와 그 게이트펄스 제어방법

Info

Publication number: KR20110077211A
Application number: KR1020090133709A
Authority: KR
Inventors: 변성욱; 허동균; 한상수; 이규만; 권극상; 성낙진
Original assignee: 엘지디스플레이 주식회사
Priority date: 2009-12-30
Filing date: 2009-12-30
Publication date: 2011-07-07
Also published as: US8786538B2; KR101392336B1; CN102117593A; US20110157132A1; CN102117593B

Abstract

본 발명은 표시장치와 그 게이트펄스 제어방법에 관한 것으로, 본 발명의 게이트펄스 전압은 제1 라이징 시간 동안 게이트 로우 전압으로부터 프리차징 전압까지 상승한 후에 제2 라이징 시간 동안 상기 프리차징 전압부터 게이트 하이 전압까지 상승하고, 제1 폴링 시간 동안 상기 게이트 하이 전압으로부터 상기 프리차징 전압까지 하강한 후에 제2 폴링 시간 동안 상기 프리차징 전압부터 상기 게이트 로우 전압까지 하강한다.

Description

표시장치와 그 게이트펄스 제어방법{DISPLAY DEVICE AND METHOD FOR CONTROLLING GATE PULSE}

본 발명은 표시장치와 그 게이트펄스 제어방법에 관한 것이다.

액정표시장치는 경량, 박형, 저소비 전력구동 등의 특징으로 인해 그 응용범위가 점차 넓어지고 있는 추세에 있다. 액정표시장치는 노트북 PC와 같은 휴대용 컴퓨터, 사무 자동화 기기, 오디오/비디오 기기, 옥내외 광고 표시장치 등으로 이용되고 있다. 액정표시장치는 액정셀들에 인가되는 전계를 제어하여 백라이트 유닛으로부터 입사되는 빛을 변조함으로써 화상을 표시한다.

액티브 매트릭스 타입의 액정표시장치는 화소마다 형성되어 화소전극에 공급되는 데이터전압을 스위칭하는 TFT(Thin Film Transistor)를 포함한 액정표시패널, 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 데이터 구동회로, 액정표시패널의 게이트라인들에 게이트펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 게이트 구동회로, 및 상기 구동회로들의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러 등을 구비한다.

도 1에서 "소스 드라이브 IC(Integrated Circuit) 출력"은 데이터 구동회로로부터 출력되는 정극성 데이터전압과 부극성 데이터전압의 일예이다. "SCAN1~SCAN4"는 게이트 구동회로로부터 순차적으로 출력되는 게이트펄스의 일예이다. 도 1과 같이, 게이트펄스(SCAN1~SCAN4)는 게이트 로우 전압(VGL)과 게이트 하이 전압(VGH) 사이에서 스윙한다. 게이트 로우 전압(VGL)은 TFT의 문턱전압 미만의 전압으로 대략 -5V 정도이며, 게이트 하이 전압(VGH)은 TFT의 문턱저압 이상의 전압이다.

게이트펄스(SCAN1~SCAN4)의 라이징에지(rising edge)에서, 전압이 게이트 로우 전압(VGL)으로부터부터 게이트 하이 전압(VGH)으로 급격히 상승한다. 게이트펄스의 폴링에지(falling edge)에서, 전압은 게이트 하이 전압(VGH)으로부터부터 게이트 로우전압(VGL)으로 급격히 하강한다. 따라서, 게이트펄스(SCAN1~SCAN4)의 라이징에지와 폴링에지에서 게이트라인의 전류(Ileak)가 급격히 증가하므로 게이트 구동회로의 소비전력이 커진다.

액티브 매트릭스 타입의 액정표시장치에서 액정셀에 충전되는 전압은 TFT(Thin Film Transistor)의 기생용량으로 인하여 발생되는 킥백전압(Kickback Voltage)(또는 Feed Through Voltage, △Vp)에 영향을 받는다. 킥백전압(△Vp)은 수학식 1과 같다.

여기서, 'Cgd'는 게이트라인에 접속된 TFT의 게이트단자와 액정셀의 화소전극에 접속된 TFT의 드레인단자 사이에 형성되는 기생용량이고, 'VGH-VGL'는 게이트라인에 공급되는 게이트펄스의 게이트하이전압과 게이트로우전압의 차전압이다.

이러한 킥백전압으로 인하여 액정셀의 화소전극에 인가되는 전압이 변동되어 표시화상에서 플리커와 잔상이 나타난다. 킥백전압(△Vp)을 줄이기 위하여, 게이트펄스의 폴링에지에서 게이트 하이 전압(VGH)을 변조하는 게이트펄스 변조방법이 있다. 그런데 게이트펄스 변조방법은 킥백전압(△Vp)을 줄이기 위한 것으로 소비전력의 저감 효과가 작다.

본 발명은 킥백전압(△Vp)을 줄이고 소비전력을 줄일 수 있는 표시장치와 그 게이트펄스 제어방법을 제공한다.

본 발명의 일 양상으로서, 본 발명의 표시장치는 데이터라인들과 게이트라인들이 교차되는 표시패널; 디지털 비디오 데이터를 데이터전압으로 변환하여 상기 데이터라인들에 공급하는 데이터 구동회로; 및 상기 게이트라인들에 게이트펄스를 순차적으로 공급하는 게이트 구동회로를 구비한다.

상기 게이트펄스 전압은 제1 라이징 시간 동안 게이트 로우 전압으로부터 프리차징 전압까지 상승한 후에 제2 라이징 시간 동안 상기 프리차징 전압부터 게이트 하이 전압까지 상승하고, 상기 게이트펄스 전압은 제1 폴링 시간 동안 상기 게이트 하이 전압으로부터 상기 프리차징 전압까지 하강한 후에 제2 폴링 시간 동안 상기 프리차징 전압부터 상기 게이트 로우 전압까지 하강한다.

상기 게이프펄스의 제어방법은 제1 라이징 시간 동안 상기 게이트펄스 전압을 게이트 로우 전압으로부터 프리차징 전압까지 상승시키는 단계; 제2 라이징 시간 동안 상기 게이트펄스 전압을 상기 프리차징 전압부터 게이트 하이 전압까지 상승시키는 단계; 제1 폴링 시간 동안 상기 게이트펄스 전압을 상기 게이트 하이 전압으로부터 상기 프리차징 전압까지 하강시시키는 단계; 및 제2 폴링 시간 동안 상기 게이트펄스 전압을 상기 프리차징 전압부터 상기 게이트 로우 전압까지 하강시키는 단계를 포함한다.

본 발명은 서로 다른 전압원들을 파워 쉐어링하여 게이트펄스의 라이징 에지와 폴링 에지 전압을 생성함으로써 표시장치의 소비전력과 킥백전압(△Vp)을 줄일 수 있다.

본 발명의 표시장치는 게이트펄스(또는 스캔펄스)를 게이트라인들에 순차적으로 공급하여 라인 순차 스캐닝으로 픽셀들에 비디오 데이터를 기입하는 어떠한 표시장치도 포함한다. 예를 들어, 본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광다이오드 표시장치(Organic Light Emitting Diode, OLED), 전계 방출 표시장치(Field Emission Display, FED), 전기영동 표시장치(Electrophoresis, EPD) 중 어느 하나일 수 있다.

본 발명의 액정표시장치는 액정모드로 구분할 때 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 등의 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과율 대 전압 특성으로 구분할 때 노말리 화이트 모드(Normally White Mode) 또는 노말리 블랙 모드(Normally Black mode)로 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다.

이하 첨부된 도면을 참조하여 액정표시장치를 중심으로 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 본 발명의 표시장치는 아래의 실시예 설명에서 액정표시장치를 중심으로 예시하였지만, 액정표시장치에 한정되지 않는 것에 주의하여야 한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경 우, 그 상세한 설명을 생략한다.

이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.

도 2를 참조하면, 본 발명의 표시장치는 표시패널(10), 데이터 구동회로, 게이트 구동회로, 및 타이밍 콘트롤러(11) 등을 구비한다.

표시패널(10)은 두 장의 기판 사이에 액정층이 형성된다. 표시패널(10)의 하부 기판에는 도 3 내지 도 5와 같이 데이터라인들, 데이터라인들과 교차되는 게이트라인들, 데이터라인들과 게이트라인들의 교차부마다 형성된 TFT들, TFT에 접속되어 화소전극과 공통전극 사이의 전계에 의해 구동되는 액정셀들, 및 스토리지 커패시터 등을 포함한 TFT 어레이가 형성된다. 표시패널(10)의 상부기판 상에는 블랙매트릭스와 컬러필터를 포함한 컬러필터 어레이가 형성된다. 공통전극은 TN 모드와 VA 모드와 같은 수직전계 구동방식에서 상부기판 상에 형성되며, IPS 모드와 FFS 모드와 같은 수평전계 구동방식에서 화소전극과 함께 하부 유리기판 상에 형성될 수 있다. 표시패널(10)의 상부기판과 하부기판 상에는 광축이 직교하는 편광판이 부착되고, 액정층과 접하는 계면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다.

표시패널(10)은 액정표시장치에 한정되지 않고, 유기발광다이오드 표시장치(OLED), 전계 방출 표시장치(FED), 전기영동 표시장치(EPD) 중 어느 하나의 표시패널로 구현될 수 있다.

데이터 구동회로는 다수의 소스 드라이브 IC들(12)을 포함한다. 소스 드라 이브 IC들(12)은 타이밍 콘트롤러(11)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 정극성/부극성 아날로그 데이터전압으로 변환한 후에 그 데이터전압을 게이트펄스에 동기되도록 표시패널(10)의 데이터라인들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터라인들에 접속된다. 도 2는 소스 드라이브 IC들은 TCP(Tape Carrier Package)에 실장되어 인쇄회로보드(Printed Circuit Board, PCB)(14)와 표시패널(10)의 하부 유리기판에 TAB 방식으로 접합된 예를 보여 준다.

게이트 구동회로는 타이밍 콘트롤러(11)와 표시패널(10)의 게이트라인들 사이에 접속된 파워 쉐어링 레벨 쉬프트 회로(Power sharing level shift circuit, 이하 "레벨 쉬프터"라 함)(15), 및 쉬프트 레지스터(13)를 포함한다.

레벨 쉬프터(15)는 타이밍 콘트롤러(11)로부터 입력되는 게이트 쉬프트 클럭들(CLK)의 TTL(Transistor-Transistor- Logic) 로직 레벨을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 게이트 쉬프트 클럭들(CLK)은 소정의 위상차를 갖는 i(i는 2 이상의 양의 정부) 개의 클럭들을 포함한 i 상(phase) 클럭으로 레벨 쉬프터(15)에 입력된다. 레벨 쉬프터(15)는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 전압 레벨로 레벨 쉬프트된 클럭들의 라이징 에지와 폴링 에지에서 파워 쉐어링을 통해 소비전력을 줄이고 킥백전압(△Vp)을 줄인다. 쉬프트 레지스터(13)는 레벨 쉬프터(15)로부터 입력되는 클럭들을 쉬프트시켜 표시 패널(10)의 게이트라인들에 게이트펄스를 순차적으로 공급한다.

게이트 구동회로는 GIP(Gate In Panel) 방식으로 표시패널(10)의 하부 기판 상에 직접 형성되거나 TAB 방식으로 표시패널(10)의 게이트라인들과 타이밍 콘트롤러(11) 사이에 연결될 수 있다. GIP 방식에서, 레벨 쉬프터(15)는 PCB(14) 상에 실장되고, 쉬프트 레지스터(13)는 표시패널(10)의 하부기판 상에 형성될 수 있다. TAB 방식에서, 레벨 쉬프터와 쉬프트 레지스터는 하나위 IC 칩으로 집적되고 TCP 상에 실장되어 표시패널(10)의 하부기판에 접착될 수 있다.

타이밍 콘트롤러(11)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(11)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(12)로 전송한다.

타이밍 콘트롤러(11)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(11)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 소스 드라이브 IC들과 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로의 동작 타임을 제어하기 위한 게이트 타이밍 제어신호, 소스 드라이브 IC들(12)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.

게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, CLK), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 쉬프트 레지스터(13)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(CLK)은 레벨 쉬프터(15)에 입력되어 레벨 쉬프팅된 후에 쉬프트 레지스터(13)에 입력되며, 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호로 이용된다. 게이트 출력 인에이블신호(GOE)는 쉬프트 레지스터의 출력 타이밍을 제어한다.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(12)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(12) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터전압의 극성을 제어한다. 타이밍 콘트롤러(11)과 소스 드라이브 IC들(12) 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.

타이밍 콘트롤러(11)는 TTL 레벨로 스윙하고 위상이 순차적으로 지연된 i 개의 게이트 쉬프트 클럭들(CLK)과, 파워 쉐어링 콘트롤신호(CTRG)를 레벨 쉬프터(15)에 공급한다.

도 3 내지 도 5는 TFT 어레이의 다양한 예들을 보여 주는 등가 회로들이다.

도 3에 도시된 TFT 어레이에서, 적색 서브픽셀(R), 녹색 서브픽셀(G) 및 청색 서브픽셀(B) 각각은 컬럼 방향을 따라 배치된다. TFT 각각은 게이트라인(G1~G4)으로부터의 게이트펄스에 응답하여 데이터라인(D1~D6)으로부터의 데이터전압을 데이터라인(D1~D6)의 좌측(또는 우측)에 배치된 액정셀의 화소전극에 공급한다. 도 3에 도시된 TFT 어레이에서 1 픽셀은 컬럼 방향과 직교하는 로우 방향(또는 라인 방향)을 따라 이웃하는 적색 서브픽셀(R), 녹색 서브픽셀(G) 및 청색 서브픽셀(B)을 포함한다. 도 3에 도시된 TFT 어레이의 해상도가 m × n 일 때, m × 3(여기서, 3은 RGB) 개의 데이터라인들과 n 개의 게이트라인들이 필요하다.

도 4에 도시된 TFT 어레이는 라인 방향으로 이웃하는 서브 픽셀들이 동일한 데이터라인을 공유함으로써 도 3에 도시된 TFT 어레이에 비하여 동일 해상도에서 필요한 데이터라인들(D1~D4)의 개수를 1/2로 줄일 수 있고, 필요한 소스 드라이브 IC들의 개수도 1/2로 줄일 수 있다. 이 TFT 어레이에서 적색 서브픽셀(R), 녹색 서브픽셀(G) 및 청색 서브픽셀(B) 각각은 컬럼 방향을 따라 배치된다. 도 4에 도시된 TFT 어레이에서 1 픽셀은 컬럼 방향과 직교하는 라인방향을 따라 이웃하는 적색 서브픽셀(R), 녹색 서브픽셀(G) 및 청색 서브픽셀(G)을 포함한다. 라인 방향으로 이웃한 두 개의 액정셀들은 동일한 데이터라인을 공유하여 그 데이터라인을 통해 공급되는 데이터전압들을 순차적으로 충전한다. 데이터라인(D1~D4)의 좌측에 배치된 액정셀과 TFT를 각각 제1 액정셀과 제1 TFT(TFT1)로 정의하고, 데이터라인(D1~D4)의 우측에 배치된 액정셀과 TFT를 각각 제2 액정셀과 제2 TFT(TFT2)로 정의하여 TFT들(TFT1, TFT2)의 접속관계를 설명하면 다음과 같다. 제1 TFT(TFT1)는 기수 게이트라인(G1, G3, G5, G7)으로부터의 게이트펄스에 응답하여 데이터라인(D1~D4)으로부터의 데이터전압을 제1 액정셀의 화소전극에 공급한다. 제1 TFT(TFT1)의 게이트전극은 기수 게이트라인(G1, G3, G5, G7)에 접속되고, 드레인전극은 데이터라인(D1~D4)에 접속된다. 제1 TFT(TFT1)의 소스전극은 제1 액정셀의 화소전극에 접속된다. 제2 TFT(TFT2)는 우수 게이트라인(G2, G4, G6, G8)로부터의 게이트펄스에 응답하여 데이터라인(D1~D4)으로부터의 데이터전압을 제2 액정셀의 화소전극에 공급한다. 제2 TFT(TFT2)의 게이트전극은 우수 게이트라인(G2, G4, G6, G8)에 접속되고, 드레인전극은 데이터라인(D1~D4)에 접속된다. 제2 TFT(TFT2)의 소스전극은 제2 액정셀의 화소전극에 접속된다.

도 5에 도시된 TFT 어레이는 동일 색의 서브 픽셀들을 로우 방향으로 배열하여 도 3에 도시된 TFT 어레이에 비하여 동일 해상도에서 필요한 데이터라인들의 개수를 1/3로 줄일 수 있고, 필요한 소스 드라이브 IC들의 개수도 1/3로 줄일 수 있다. 이 TFT 어레이에서 적색 서브픽셀(R), 녹색 서브픽셀(G) 및 청색 서브픽셀(B) 각각은 라인 방향을 따라 배치된다. 도 5에 도시된 TFT 어레이에서 1 픽셀은 컬럼 방향을 따라 이웃하는 적색 서브픽셀(R), 녹색 서브픽셀(G) 및 청색 서브픽셀(G)을 포함한다. TFT 각각은 게이트라인(G1~G6)으로부터의 게이트펄스에 응답하여 데이터라인(D1~D6)으로부터의 데이터전압을 데이터라인(D1~D6)의 좌측(또는 우측)에 배치된 액정셀의 화소전극에 공급한다.

도 3 내지 도 5에 도시된 TFT 어레이들은 본 발명에서 적용 가능한 TFT 어레이의 일부 예를 도시한 것으로, 이에 한정되지 않고 패널 구동특성에 따라 다양하 게 변경될 수 있다. 예컨대, 유기발광 다이오드 표시장치(OLED)의 TFT 어레이는 각 픽셀마다 스위치 TFT와 구동 TFT를 포함하여 2 개 이상의 TFT를 포함할 수 있다. 또한, 도 3 내지 도 5와 같은 TFT 어레이는 터치 센서 또는 이미지 센서 회로를 내장하고 그 센서 회로에 필요한 TFT들을 더 포함할 수 있다. 따라서, 본 발명의 TFT 어레이는 도 3 내지 도 5에 한정되지 않는다. 터치 센서 기능과 이미지 센서 기능을 하는 광학 센서가 내장된 TFT 어레이에 대하여, 본원 출원인은 출원된 대한민국 공개특허공보 제10-2009-0120096호(2009.11.24), 대한민국 공개특허공보 제10-2009-0058888호(2009.06.10), 대한민국 공개특허공보 제10-2008-0020860호(2008.03.06), 대한민국 공개특허공보 제10-2007-0063263호(2007.06.19) 등 다수의 공개 문헌을 통해 상세히 설명한 바 있다.

도 6은 소스 드라이브 IC들(12)로부터 출력되는 데이터전압과 레벨 쉬프터(15)로부터 출력되는 게이트펄스(SCAN1~SCAN4)를 보여 주는 파형도이다.

도 6을 참조하면, 레벨 쉬프터(15)는 게이트펄스(SCAN1~SCAN4)의 라이징 에지에서 파워 쉐어링을 통해 출력 노드를 소정의 프리차징 전압(V_A)까지 프리차징한 후에 게이트 하이 전압(VGH)까지 충전시킨다. 프리차징 전압(V_A)은 게이트 로우 전압(VGL) 보다 높고 게이트 하이 전압(VGH)보다 낮은 전압으로 표시패널(10)의 패널 특성, 소비전력 그리고 △Vp를 고려하여 적절히 선택될 수 있다. 도 6에서 프리차징 전압(V_A)은 게이트 로우 전압(VGL)과 게이트 하이 전압(VGL) 사이의 중간 전압으로 예시한 것으로 그 전압은 조정될 수 있다. 레벨 쉬프터(15)의 풀업 트랜지스 터(Pull-up transistor)는 레벨 쉬프터(15)의 출력 노드 전압이 프리차징 전압(V_A)까지 충전된 후에 턴-온되어 출력 노드의 전압을 게이트 하이 전압(VGH)까지 충전시킨다. 게이트펄스(SCAN1~SCAN4)의 라이징 에지에서 레벨 쉬프터(15)의 출력 노드 전압은 프리차징 전압(V_A)으로부터 게이트 하이 전압(VGH)까지 변하므로 종래에 비하여 그 스윙폭이 대폭 감소된다. 따라서, 게이트펄스(SCAN1~SCAN4)의 라이징에지에서 레벨 쉬프터(15)의 전류(Ileak)는 종래에 비하여 대폭 감소되고 또한, 표시패널(10)의 △Vp가 감소된다.

레벨 쉬프터(15)는 게이트펄스(SCAN1~SCAN4)의 폴링 에지에서 파워 쉐어링을 통해 출력 노드를 소정의 프리차징 전압(V_A)까지 방전시킨 후에 게이트 로우 전압(VGL)까지 방전시킨다. 레벨 쉬프터(15)의 풀다운 트랜지스터(Pull-down transistor)는 레벨 쉬프터(15)의 출력 노드 전압이 프리차징 전압(V_A)까지 방전된 후에 턴-온되어 출력 노드의 전압을 게이트 로우 전압(VGL)까지 방전시킨다. 게이트펄스(SCAN1~SCAN4)의 폴링 에지에서 풀다운 트랜지스터를 통해 방전되는 출력 노드 전압은 프리차징 전압(V_A)으로부터 게이트 하이 전압(VGH)까지 변하므로 종래에 비하여 그 스윙폭이 대폭 감소된다. 따라서, 게이트펄스(SCAN1~SCAN4)의 폴링에지에서 레벨 쉬프터(15)의 출력 노드에 흐르는 전류(Ileak)는 종래에 비하여 대폭 감소되고 또한, 표시패널(10)의 △Vp가 감소된다.

도 7은 본 발명의 제1 실시예에 따른 레벨 쉬프터(15)를 상세히 보여 주는 회로도이다.

도 7을 참조하면, 레벨 쉬프터(15)는 프리차징 전압이 공급되는 제1 노드(N1), 게이트펄스(SCAN1~SCAN3)가 출력되는 제2 노드(N2), 제1 노드(N1)와 제2 노드(N2) 사이에 접속된 파워 쉐어링 스위치회로(73), 게이트 하이 전압(VGH)이 공급되는 제1 트랜지스터(T1), 게이트 로우 전압(VGL)이 공급되는 제2 트랜지스터(T2), 파워 쉐어링 스위치회로(73)과 제1 및 제2 트랜지스터들(T1, T2)에 접속된 스위치 콘트롤러(71), 스위치 콘트롤러(71)에 접속된 지연회로(72)를 구비한다. 제1 노드(N1)는 레벨 쉬프터(15)의 입력 노드이고, 제2 노드(N2)는 레벨 쉬프터(15)의 출력 노드이다.

제1 트랜지스터(T1)는 풀업 트랜지스터로서 스위치 콘트롤러(71)의 제어 하에 게이트펄스의 라이징 에지 구간에서 제2 노드(N2)의 전압이 프리차징 전압(VA)으로 충전된 후에 턴-온(turn-on)되어 게이트 하이 전압(VGH)을 제2 노드(N2)에 공급한다. 제1 트랜지스터(T1)의 게이트전극은 스위치 콘트롤러(71)의 제1 제어신호 출력노드에 접속되고, 그 소스전극은 제2 노드(N2)에 접속된다. 제1 트랜지스터(T1)의 드레인전극에는 게이트 하이 전압(VGH)이 공급된다.

제2 트랜지스터(T2)는 풀다운 트랜지스터로서 스위치 콘트롤러(71)의 제어 하에 게이트펄스의 폴링 에지 구간에서 제2 노드(N2)의 전압이 프리차징 전압(VA)으로 방전된 후에 턴-온(turn-on)되어 게이트 로우 전압(VGL)을 제2 노드(N2)에 공급한다. 제2 트랜지스터(T2)의 게이트전극은 스위치 콘트롤러(71)의 제2 제어신호 출력노드에 접속되고, 그 드레인전극은 제2 노드(N2)에 접속된다. 제1 트랜지스 터(T1)의 소스전극에는 게이트 로우 전압(VGL)이 공급된다.

파워 쉐어링 스위치회로(73)는 제1 및 제2 다이오드(D1, D2), 스위치 콘트롤러(71)에 의해 제어되는 제3 및 제4 트랜지스터(T3, T4) 등을 구비한다.

제1 다이오드(D1)는 게이트펄스의 라이징 에지 구간의 초기 일부기간에 턴-온되어 제1 노드(N1)와 제3 노드(N3) 사이의 전류패스를 형성한다. 제3 트랜지스터(T3)는 스위치 콘트롤러(71)의 제어 하에 게이트펄스의 폴링 에지 구간의 초기 일부기간에 턴-온되어 제1 노드(N1)와 제3 노드(N3) 사이의 전류패스를 형성한다. 제3 트랜지스터(T3)의 게이트전극은 스위치 콘트롤러(71)의 제3 제어신호 출력노드에 접속되고, 그 소스전극은 제1 다이오드(D1)의 애노드전극에 접속된다. 제3 트랜지스터(T3)의 소스전극에는 프리차징 전압(VA)이 공급된다. 제3 트랜지스터(T3)의 드레인전극은 제3 노드(N3)를 경유하여 제1 다이오드(D1)의 캐소드전극과 제4 트랜지스터(T4)의 드레이전극에 접속된다.

제2 다이오드(D2)는 게이트펄스의 폴링 에지 구간의 초기 일부기간에 턴-온되어 제2 노드(N2)와 제3 노드(N3) 사이의 전류패스를 형성한다. 제4 트랜지스터(T4)는 스위치 콘트롤러(71)의 제어 하에 게이트펄스의 라이징 에지 구간의 초기 일부기간에 턴-온되어 제2 노드(N2)와 제3 노드(N3) 사이의 전류패스를 형성한다. 제4 트랜지스터(T4)의 게이트전극은 스위치 콘트롤러(71)의 제4 제어신호 출력노드에 접속되고, 그 소스전극은 제2 다이오드(D2)의 애노드전극과 제2 노드(N2)에 접속된다. 제4 트랜지스터(T4)의 드레인전극은 제3 노드(N3)에 접속된다.

제1 내지 제4 트랜지스터(T1~T4)는 n type MOSFET(metal-oxide- semiconductor field-effect transistor)로 구현될 수 있다. 제1 내지 제4 트랜지스터(T1~T4)는 n type MOSFET에 한정되는 것이 아니라 p type MOSFET로 구현될 수 있고, CMOS(complementary metal semiconductor) 트랜지스터로 구현될 수 있다. 이하에서, 제1 내지 제4 트랜지스터(T1~T4)는 n type MOSFET로 구현된 예로 설명하기로 한다.

스위치 콘트롤러(71)는 타이밍 콘트롤러(11)로부터의 게이트 쉬프트 클럭들(CLK)과 파워 쉐어링 콘트롤신호(CTRG)에 응답하여 트랜지스터들(T1~T4)을 제어한다. 지연회로(72)는 RC 지연회로 등의 지연회로를 이용하여 스위치 콘트롤러(71)로부터 출력되는 트랜지스터들(T1~T4)의 게이트전압을 지연시킨다. 지연회로(72)의 지연값은 레벨 쉬프터(15)로부터 출력되는 게이트펄스의 라이징 에지 기울기, 라이징 에지 시간, 폴링 에지 기울기, 및 폴링 에지 시간 등을 따라 조정될 수 있다.

도 8은 레벨 쉬프터(15)의 입력 및 출력 파형을 상세히 보여 주는 파형도이다. 도 9 내지 도 12는 레벨 쉬프터(15)의 동작을 단계적으로 보여 주는 회로도들이다.

도 8 내지 도 12를 참조하면, 레벨 쉬프터(15)의 동작은 제1 내지 제4 시간(A~D)으로 나뉘어질 수 있다.

제1 내지 제4 트랜지스터들(T1~T4)은 스위치 콘트롤러(71)의 제어 하에 각 시간대 별로 표 1과 같이 동작한다. 파워 쉐어링 스위치회로(73)의 트랜지스터들(T3, T4)는 스위치 콘트롤러(71)의 제어 하에 제1 노드(N1, 입력 노드)와 제2 노 드(N2, 출력 노드) 사이에 접속되어 제2 시간(또는 제1 라이징 시간)과 제4 시간(또는 제1 폴링 시간) 동안 제1 노드(N1)와 제2 노드(N2) 사이에 전류패스를 형성하고, 제3 시간(또는 제2 라이징 시간)과 제1 시간(또는 제2 폴링 시간) 동안 제1 노드와 제2 노드 사이의 전류패스를 차단한다.

	T1	T2	T3	T4	Gate output
A	OFF	ON	OFF	OFF	VGL
B	OFF	OFF	OFF	ON	V_A
C	ON	OFF	OFF	OFF	VGH
D	OFF	OFF	ON	OFF	V_A

레벨 쉬프터(15)는 제1 시간(A) 동안 출력 노드(N2)의 전압을 게이트 로우 전압(VGL)으로 유지한다. 스위치 콘트롤러(71)는 게이트 쉬프트 클럭(CLK)이 입력되기 전까지 파워 쉐어링 콘트롤신호(CTRG)와 무관하게 제2 제어신호 출력노드에 하이 로직 전압을 출력하는 반면 제1, 제3 및 제4 제어신호 출력노드들에 로우 로직 전압을 공급한다. 그 결과, 제2 트랜지스터(T2)는 도 9와 같이 제1 시간(A) 동안 온 상태를 유지하여 레벨 쉬프터(15)의 출력 노드(N2)의 전압을 게이트 로우 전압(VGL)으로 유지한다. 제1, 제3 및 제4 트랜지스터(T1, T3, T4)는 제1 시간(A) 동안 오프 상태를 유지한다.

레벨 쉬프터(15)는 제2 시간(B) 동안 파워 쉐어링 스위치회로(73)를 이용하여 출력 노드(N2)의 전압을 게이트 로우 전압(VGL)으로부터 소정의 프리차징 전압(V_A)까지 상승시킨다. 스위치 콘트롤러(71)는 파워 쉐어링 콘트롤신호(CTRG)가 하이 로직 전압을 유지하는 제2 시간(B) 동안, 게이트 쉬프트 클럭(CLK)의 라이징 에지에 동기하여 제4 제어신호 출력노드에 하이 로직 전압을 출력하는 반면 제1, 제2 및 제3 제어신호 출력노드들에 로우 로직 전압을 공급한다. 그 결과, 제4 트랜지스터(T4)는 도 10과 같이 제2 시간(B) 동안 온 상태를 유지하여 제3 노드(N3)와 출력 노드(N2) 사이의 전류 패스를 형성한다. 제2 시간(B) 동안, 프리차징 전압(V_A)은 입력 노드(N1), 제1 다이오드(D1), 제3 노드(N3), 및 제4 트랜지스터(T4)를 경유하여 형성되는 전류 패스를 따라 출력 노드(N2)에 충전된다. 제4 제어신호 출력 노드 전압 즉, 제4 트랜지스터(T4)의 게이트전압은 지연회로(72)의 지연값에 따라 지연될 수 있다. 따라서, 제2 시간(B) 동안 출력 노드 전압의 상승 기울기는 지연회로(72)의 지연값에 따라 조정될 수 있다. 제1 내지 제3 트랜지스터(T1, T2, T3)는 제2 시간(B) 동안 오프 상태를 유지한다.

레벨 쉬프터(15)는 제3 시간(C) 동안 출력 노드(N2)의 전압을 게이트 하이 전압(VGH)을 유지한다. 스위치 콘트롤러(71)는 파워 쉐어링 콘트롤신호(CTRG)와 게이트 쉬프트 클럭(CLK)이 하이 로직 전압을 유지하는 제3 시간(C) 동안, 제1 제어신호 출력노드에 하이 로직 전압을 출력하는 반면 제2 내지 제4 제어신호 출력노드들에 로우 로직 전압을 공급한다. 그 결과, 제1 트랜지스터(T1)는 도 11과 같이 제3 시간(C)의 시작과 동시에 턴-온되어 출력 노드(N2)의 전압을 프리차징 전압(V_A)으로부터 게이트 하이 전압(VGH)까지 상승시킨 후에 제3 시간(C) 동안 출력 노드(N2)의 전압을 게이트 하이 전압(VGH)으로 유지시킨다. 제2 내지 제4 트랜지스터(T2, T3, T4)는 제3 시간(C) 동안 오프 상태를 유지한다.

레벨 쉬프터(15)는 제4 시간(D) 동안 파워 쉐어링 스위치회로(73)를 이용하여 출력 노드(N2)의 전압을 게이트 하이 전압(VGH)으로부터 프리차징 전압(V_A)까지 방전시킨다. 스위치 콘트롤러(71)는 게이트 쉬프트 클럭(CLK)이 하이 로직 전압을 유지하고 파워 쉐어링 콘트롤신호(CTRG)가 로우 로직 전압으로 반전되는 제4 시간(D) 동안, 파워 쉐어링 콘트롤신호(CTRG)의 폴링 에지에 동기하여 제3 제어신호 출력노드에 하이 로직 전압을 출력하는 반면 제1, 제2 및 제4 제어신호 출력노드들에 로우 로직 전압을 공급한다. 그 결과, 제3 트랜지스터(T3)는 도 12와 같이 제4 시간(D) 동안 온 상태를 유지하여 입력 노드(N1)와 제3 노드(N3) 사이의 전류 패스를 형성한다. 제4 시간(D) 동안, 출력 노드(N2)의 전압은 제2 다이오드(D2), 제3 노드(N3), 제3 트랜지스터(T3), 및 입력 노드(N1)를 경유하여 형성되는 전류패스를 따라 방전되어 프리차징 전압(V_A)까지 낮아진다. 제3 제어신호 출력 노드 전압 즉, 제3 트랜지스터(T3)의 게이트전압은 지연회로(72)의 지연값에 따라 지연될 수 있다. 따라서, 제4 시간(D) 동안 출력 노드 전압의 하강 기울기는 지연회로(72)의 지연값에 따라 조정될 수 있다. 제1, 제2 및 제4 트랜지스터(T1, T2, T4)는 제4 시간(D) 동안 오프 상태를 유지한다.

제4 시간(D) 이후에 레벨 쉬프터(15)는 제1 시간(A)의 동작으로 이행되어 도 9 내지 도 12의 동작을 반복하여 게이트펄스들을 레벨 쉬프팅한다. 도 13은 레벨 쉬프터(15)의 입력 클럭(CLK)과 출력 클럭(Gate output)을 보여 주는 파형도이다.

게이트펄스의 라이징 에지 파형에서 제1 변곡점은 제2 시간(B)과 제3 시간(C) 사이의 경계에 존재한다. 게이트펄스의 폴링 에지 파형에서 변곡점은 제4 시간(D)과 제1 시간(A) 사이의 경계에 존재한다. 게이트펄스의 라이징 에지에서 제2 시간(B)의 기울기는 제3 시간(D)의 기울기보다 낮게 제어될 수 있고, 게이트펄스의 라이징 에지에서 제4 시간(D)의 기울기는 제4 시간의 기울기보다 낮제 제어될 수 있다. 또한, 게이트펄스의 라이징 에지에서 제2 시간(B)의 전압은 계단 파형 형태로 상승할 수 있고, 게이트펄스의 폴링 에지에서 제4 시간(D)의 전압은 계단 파형 형태로 하강할 수 있다.

스위치 콘트롤러(71)에는 옵션 단자(OPT)가 형성될 수 있다. 스위치 콘트롤러(71)는 옵션 단자(OPT)의 로직 전압 값에 따라 제2 시간(B)의 파워 쉐어링, 제4 시간(D)의 파워 쉐어링을 선택할 수 있다. 옵션 단자(OPT)에는 딥 스위치를 통해 PCB(14) 상에 형성된 딥 스위치 등의 스위치소자를 통해 전원 전압(Vcc)이나 기저전압(GND)이 공급될 수 있다. 또한, 옵션 단자(OPT)는 타이밍 콘트롤러(11)에 접속될 수 있다. 따라서, 타이밍 콘트롤러 또는 표시장치의 메이커 작업자는 옵션 단자에 인가되는 전압을 선택하여 레벨 쉬프터(15)의 파워 쉐어링 동작을 선택할 수 있다.

예를 들어, 옵션 단자(OPT)의 로직 값이 "00"이면, 스위칭 콘트롤러(71)는 제1 및 제2 트랜지스터(T1, T2)를 표 1과 같이 제어하고 제3 및 제4 트랜지스터(T3, T4)를 비활성화함으로써 제2 및 제4 시간(B, D)의 파워 쉐어링을 비활성화할 수 있다. 옵션 단자(OPT)의 로직 값이 "01"이면, 스위칭 콘트롤러(71)는 제1, 제2 및 제3 트랜지스터(T1, T2, T3)를 표 1과 같이 제어하고 제4 트랜지스터(T4)를 비활성화함으로써 제2 시간(B)의 파워 쉐어링을 비활성화할 수 있다. 옵션 단자(OPT)의 로직 값이 "10"이면, 스위칭 콘트롤러(71)는 제1, 제2 및 제4 트랜지스터(T1, T2, T4)를 표 1과 같이 제어하고 제3 트랜지스터(T3)를 비활성화함으로써 제4 시간(D)의 파워 쉐어링을 비활성화할 수 있다. 옵션 단자(OPT)의 로직 값이 "11"이면, 스위칭 콘트롤러(71)는 제1 내지 제4 트랜지스터(T1~T4)를 표 1과 같이 제어하여 제2 및 제4 시간(B, D)의 파워 쉐어링을 활성화할 수 있다.

도 14 및 도 15는 본 발명의 제2 실시예에 따른 레벨 쉬프터(15)를 상세히 보여 주는 회로도들이다.

도 14를 참조하면, 레벨 쉬프터(15)는 파워 쉐어링 스위치회로(73), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 스위치 콘트롤러(71), 지연회로(72), 및 프리차징 전압 조정회로(74)를 구비한다. 파워 쉐어링 스위치회로(73), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 스위치 콘트롤러(71) 및 지연회로(72)는 전술한 제1 실시예와 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다.

프리차징 전압 조정회로(74)는 레벨 쉬프터(15)의 입력 노드(N1)와 파워 쉐어링 스위치회로(73) 사이에 연결되어 제2 및 제4 시간(B, D) 동안 출력 노드(N2)의 전압 레벨과 파형을 조정한다. 프리차징 전압 조정회로(74)는 제2 및 제4 시간(B, D) 동안 출력 노드의 전압을 원하는 전압 레벨과 형태로 조정하기 위하여 다양한 회로로 구현될 수 있다.

프리차징 전압 조정회로(74)는 도 15와 같은 병렬 저항 회로를 포함할 수 있다. 병렬 저항 회로는 입력 노드(N1)와 파워 쉐어링 스위치회로(73) 사이에 직렬 접속된 제3 다이오드(D3) 및 제1 저항(Rf)과, 입력 노드(N1)와 파워 쉐어링 스위치회로(73) 사이에 접속된 제2 저항(Rr)을 포함한다. 제3 다이오드(D3)의 애노드전극은 입력 노드(N1)에 접속되고, 그 캐소드전극은 제1 저항(Rf)에 접속된다. 제2 시간(B) 동안, 프리차징 전압(V_A)은 제3 다이오드(D3) 및 제1 저항(Rf)을 통해 출력 노드(N2)를 충전시키므로 제2 시간(B) 동안 출력 노드(N2)에 충전되는 프리차징 전압(V_A)의 전압 레벨은 제1 저항(Rf)의 저항값에 따라 조정될 수 있다. 제4 시간(D) 동안, 출력 노드(N2)의 전압은 제2 저항(Rr)을 통해 방전되므로 제4 시간(D) 동안 방전되는 출력 노드(N2)의 전압 레벨은 제2 저항(Rr)의 저항값에 따라 조정될 수 있다.

한편, 제2 시간(B)의 최대 전압과 제4 시간(D)의 최소 전압 즉, 프리차징 전압(V_A)은 제2 시간(B)과 제4 시간(D)에서 동일하게 설정될 수 있고 도 18a 및 도 18b와 같이 서로 다르게 설정될 수 있다. 예를 들어, 제2 시간(B)의 프리차징 전압(V_A)과 제4 시간(B)의 프리차징 전압(V_A)을 다르게 설정하여 제2 시간(B)의 최대 전압과 제4 시간(D)의 최소 전압을 서로 다르게 제어할 수 있고, 다른 방법으로 제2 시간(B)과 제4 시간(D)을 조정하여 제2 시간(B)의 최대 전압과 제4 시간(D)의 최소 전압을 서로 다르게 제어할 수 있다.

도 16a 내지 도 17b는 레벨 쉬프터(15)로부터 출력되는 게이트펄스의 다양한 파형 형태를 보여 주는 파형도들이다.

레벨 쉬프터(15)로부터 출력되는 게이트펄스의 라이징 에지에서 제2 시간(B) 동안, 도 16a 및 도 16b와 같이 프리차징 전압(V_A)까지 상승하는 파형의 기울기(slope)는 지연회로(72)의 지연값에 따라 조정될 수 있고, 그 전압은 프리차징 전압 조정회로(74)에 의해 조정될 수 있다. 예를 들어, 제2 시간(B) 동안 게이트펄스의 라이징 에지 파형의 기울기는 지연회로(72)의 지연값이 작을 수록 커지는 반면에, 지연회로(72)의 지연값이 클수록 작아진다. 제2 시간(B) 동안 게이트펄스의 프리차징 전압(V_A)은 프리차징 전압 조정회로(74)의 제1 저항(Rf)의 저항값에 따라 조정될 수 있다. 프리차징 전압 조정회로(74)를 LC 공진회로와 공진 파형을 스위칭하기 위한 스위치 소자로 구성하면, 도 16c 및 도 16b와 같이 제2 시간(B) 동안 상승하는 게이트펄스의 라이징 에지 파형을 정현파(sinusoidal wave) 형태로 제어할 수 있다.

레벨 쉬프터(15)로부터 출력되는 게이트펄스의 폴링 에지에서 제4 시간(D) 동안, 도 17a 및 도 17b와 같이 프리차징 전압(V_A)까지 하강하는 파형의 기울기는 지연회로(72)의 지연값에 따라 조정될 수 있고, 그 전압은 프리차징 전압 조정회로(74)에 의해 조정될 수 있다. 예를 들어, 제4 시간(D) 동안 게이트펄스의 폴링 에지 파형의 기울기는 지연회로(72)의 지연값이 작을 수록 커지는 반면에, 지연회로(72)의 지연값이 클수록 작아진다. 제4 시간(D) 동안 게이트펄스의 프리차징 전압(V_A)은 프리차징 전압 조정회로(74)의 제2 저항(Rr)의 저항값에 따라 조정될 수 있다. 프리차징 전압 조정회로(74)를 LC 공진회로와 공진 파형을 스위칭하기 위한 스위치 소자로 구성하면, 제4 시간(D) 동안 게이트펄스의 폴링 에지 파형을 정현파 형태로 제어할 수 있다. 도 18a 및 도 18b는 제2 시간(B)과 제4 시간(D)을 조정하여 제2 시간(B)의 최대 전압과 제4 시간(D)의 최소 전압을 서로 다르게 제어한 예이다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

도 1은 액정표시장치의 데이터전압과 게이트펄스를 보여 주는 파형도이다.

도 2는 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.

도 3 내지 도 5는 도 2에 도시된 표시패널에 형성된 TFT 어레이들의 다양한 예들을 보여 주는 등가 회로도들이다.

도 6은 본 발명의 실시예에 따른 데이터전압과 게이트펄스를 보여 주는 파형도이다.

도 7은 본 발명의 제1 실시예에 따른 레벨 쉬프터를 상세히 보여 주는 회로도이다.

도 8은 도 7에 도시된 레벨 쉬프터의 입력 및 출력 파형을 상세히 보여 주는 파형도이다.

도 9 내지 도 12는 도 7에 도시된 레벨 쉬프터의 동작을 단계적으로 보여 주는 회로도들이다.

도 13은 도 7에 도시된 레벨 쉬프터의 입력 파형과 출력 파형을 보여 주는 파형도이다.

도 14는 본 발명의 제2 실시예에 따른 레벨 쉬프터를 상세히 보여 주는 회로도이다.

도 15는 도 14에 도시된 파워 쉐어링 파형 조정회로의 일 예를 보여 주는 회로도이다.

도 16a 내지 도 18b는 레벨 쉬프터로부터 출력되는 게이트펄스의 다양한 파 형 형태를 보여 주는 파형도들이다.

< 도면의 주요 부분에 대한 부호의 설명 >

10 : 표시패널 12 : 소스 드라이브 IC

13 : 쉬프트 레지스터 14 : PCB

15 : 파워 쉐어링 레벨 쉬프트 회로 71 : 스위치 콘트롤러

72 : 지연회로 73 : 파워 쉐어링 스위치회로

74 : 파워 쉐어링 파형 조정회로

Claims

데이터라인들과 게이트라인들이 교차되는 표시패널;

디지털 비디오 데이터를 데이터전압으로 변환하여 상기 데이터라인들에 공급하는 데이터 구동회로; 및

상기 게이트라인들에 게이트펄스를 순차적으로 공급하는 게이트 구동회로를 구비하고,

상기 게이트펄스 전압은 제1 라이징 시간 동안 게이트 로우 전압으로부터 프리차징 전압까지 상승한 후에 제2 라이징 시간 동안 상기 프리차징 전압부터 게이트 하이 전압까지 상승하고,

상기 게이트펄스 전압은 제1 폴링 시간 동안 상기 게이트 하이 전압으로부터 상기 프리차징 전압까지 하강한 후에 제2 폴링 시간 동안 상기 프리차징 전압부터 상기 게이트 로우 전압까지 하강하는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,

상기 게이트펄스의 라이징 파형은 상기 제1 라이징 시간과 상기 제2 라이징 시간 사이의 경계에 존재하는 제1 변곡점을 포함하는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,

상기 게이트펄스의 폴링 파형은 상기 제1 폴링 시간과 상기 제2 폴링 시간 사이의 경계에 존재하는 제2 변곡점을 포함하는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,

상기 게이트펄스의 라이징 에지에서 상기 제1 라이징 시간 동안 변하는 전압 기울기는 상기 제2 라이징 시간 동안 변하는 전압 기울기 보다 작은 것을 특징으로 하는 표시장치.
제 1 항에 있어서,

상기 게이트펄스의 폴링 에지에서 상기 제1 폴링 시간 동안 변하는 전압 기울기는 상기 제2 폴링 시간 동안 변하는 전압 기울기 보다 작은 것을 특징으로 하는 표시장치.
제 1 항에 있어서,

상기 게이트펄스의 라이징 에지에서 상기 제1 라이징 시간 동안 전압이 계단 파형 형태로 상승하는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,

상기 게이트펄스의 폴링 에지에서 상기 제1 폴링 시간 동안 전압이 계단 파형 형태로 하강하는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,

상기 게이트펄스의 라이징 에지에서 상기 제1 라이징 시간 동안 전압이 정현파 형태로 상승하는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,

상기 게이트펄스의 폴링 에지에서 상기 제1 폴링 시간 동안 전압이 정현파 형태로 하강하는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,

상기 데이터 구동회로에 상기 디지털 비디오 데이터를 공급하고 상기 데이터 구동회로와 상기 게이트 구동회로의 동작 타이밍을 제어하는 타이밍 콘트롤러를 더 구비하고,

상기 타이밍 콘트롤러는,

TTL 로직 전압 레벨로 스윙하는 게이트 쉬프트 클럭과, 상기 게이트펄스를 제어하기 위한 파워 쉐어링 콘트롤 신호를 발생하는 것을 특징으로 하는 표시장치.
제 10 항에 있어서,

상기 게이트 구동회로는,

상기 타이밍 콘트롤러의 제어 하에 상기 게이트 쉬프트 클럭을 상기 게이트 펄스로 변환하는 레벨 쉬프터; 및

상기 레벨 쉬프터로부터 출력되는 상기 게이트펄스를 상기 게이트라인들에 순차적으로 공급하는 쉬프터 레지스터를 구비하는 것을 특징으로 하는 표시장치.
제 11 항에 있어서,

상기 레벨 쉬프터는,

상기 프리차징 전압이 공급되는 제1 노드;

상기 게이트펄스가 출력되는 제2 노드

상기 제1 노드와 상기 제2 노드 사이에 접속되고 상기 제1 노드를 통해 상기 프리차징 전압이 공급되고, 상기 제1 라이징 시간과 상기 제1 폴링 시간 동안 상기 제1 노드와 상기 제2 노드 사이에 전류패스를 형성하고, 상기 제2 라이징 시간과 상기 제2 폴링 시간 동안 상기 제1 노드와 상기 제2 노드 사이의 전류패스를 차단하는 파워 쉐어링 스위치회로;

상기 파워 쉐어링 스위치 회로와 상기 제2 노드에 접속되고 상기 게이트 하이 전압이 공급되는 제1 트랜지스터;

상기 파워 쉐어링 스위치 회로와 상기 제2 노드에 접속되고 상기 게이트 로우 전압이 공급되는 제2 트랜지스터;

상기 게이트 쉬프트 클럭과 상기 파워 쉐어링 콘트롤 신호에 응답하여 상기 파워 쉐어링 스위치 회로, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 동작 타이밍을 제어하는 스위치 콘트롤러를 구비하는 것을 특징으로 하는 표시장치.
제 12 항에 있어서,

상기 레벨 쉬프터는,

상기 스위치 콘트롤러로부터 출력되는 제어신호들을 지연시키는 지연회로를 더 구비하는 것을 특징으로 하는 표시장치.
제 13 항에 있어서,

상기 레벨 쉬프터는 옵션 단자를 구비하고,

상기 스위치 콘트롤러는 옵션 단자의 전압에 따라 상기 제1 폴링 시간과 상기 제1 라이징 시간을 선택적으로 비활성화하는 것을 특징으로 하는 표시장치.
제 14 항에 있어서,

상기 타이밍 콘트롤러는,

상기 옵션 단자에 파워 쉐어링 옵션신호를 인가하여 상기 제1 라이징 시간과 상기 제1 폴링 시간 동안 상기 게이트펄스의 파형을 제어하는 것을 특징으로 하는 표시장치.
제 12 항에 있어서,

상기 파워 쉐어링 스위치회로는,

상기 제1 노드에 접속되어 상기 제1 라이징 시간 동안 턴-온되어 상기 제1 노드와 상기 제2 노드 사이의 제3 노드를 상기 제1 노드에 접속시키는 제1 다이오드;

상기 제1 노드를 경유하여 상기 제1 다이오드의 애노드전극에 접속되고 상기 스위치 콘트롤러의 제어 하에 상기 제1 폴링 시간 동안 턴-온되어 상기 제3 노드를 상기 제1 노드에 접속시키는 제3 트랜지스터;

상기 제3 노드와 상기 제2 노드 사이에에 접속되어 상기 제1 폴링 시간 동안 턴-온되어 상기 제2 노드를 상기 3 노드에 접속시키는 제2 다이오드;

상기 제3 노드를 경유하여 상기 제2 다이오드의 캐소드전극에 접속되고 상기 제2 노드를 경유하여 상기 제2 다이오드의 애노드전극에 접속되며, 상기 스위치 콘트롤러의 제어 하에 상기 제1 라이징 시간 동안 턴-온되어 상기 제3 노드를 상기 제2 노드에 접속시키는 제4 트랜지스터를 구비하는 것을 특징으로 하는 표시장치.
제 16 항에 있어서,

상기 제1 트랜지스터는 상기 스위치 콘트롤러의 제어 하에 상기 제2 라이징 시간 동안 턴-온되어 상기 제2 노드에 상기 게이트 하이 전압을 공급하고,

상기 제2 트랜지스터는 상기 스위치 콘트롤러의 제어 하에 상기 제2 폴링 시간 동안 턴-온되어 상기 제2 노드에 상기 게이트 로우 전압을 공급하는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,

상기 표시패널은,

비디오 데이터를 표시하기 위한 픽셀들과 광학 센서들을 내장하는 화소 어레이를 구비하는 것을 특징으로 하는 표시장치.
제 1 항 내지 제 18 항 중 어느 한 항에 있어서,

상기 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광다이오드 표시장치(Organic Light Emitting Diode, OLED), 전계 방출 표시장치(Field Emission Display, FED), 전기영동 표시장치(Electrophoresis, EPD) 중 어느 하나인 것을 특징으로 하는 표시장치.
데이터라인들과 게이트라인들이 교차되는 표시패널, 디지털 비디오 데이터를 데이터전압으로 변환하여 상기 데이터라인들에 공급하는 데이터 구동회로; 및 상기 게이트라인들에 게이트펄스를 순차적으로 공급하는 게이트 구동회로를 구비하는 표시장치의 게이프펄스의 제어방법에 있어서,

제1 라이징 시간 동안 상기 게이트펄스 전압을 게이트 로우 전압으로부터 프리차징 전압까지 상승시키는 단계;

제2 라이징 시간 동안 상기 게이트펄스 전압을 상기 프리차징 전압부터 게이트 하이 전압까지 상승시키는 단계;

제1 폴링 시간 동안 상기 게이트펄스 전압을 상기 게이트 하이 전압으로부터 상기 프리차징 전압까지 하강시시키는 단계; 및

제2 폴링 시간 동안 상기 게이트펄스 전압을 상기 프리차징 전압부터 상기 게이트 로우 전압까지 하강시키는 단계를 포함하는 것을 특징으로 하는 표시장치의 게이프펄스의 제어방법.
제 20 항에 있어서,

상기 게이트펄스의 라이징 파형은 상기 제1 라이징 시간과 상기 제2 라이징 시간 사이의 경계에 존재하는 제1 변곡점을 포함하는 것을 특징으로 하는 표시장치의 게이프펄스의 제어방법.
제 21 항에 있어서,

상기 게이트펄스의 폴링 파형은 상기 제1 폴링 시간과 상기 제2 폴링 시간 사이의 경계에 존재하는 제2 변곡점을 포함하는 것을 특징으로 하는 표시장치의 게이프펄스의 제어방법.
제 20 항에 있어서,

상기 게이트펄스의 라이징 에지에서 상기 제1 라이징 시간 동안 변하는 전압 기울기는 상기 제2 라이징 시간 동안 변하는 전압 기울기 보다 작은 것을 특징으로 하는 표시장치의 게이프펄스의 제어방법.
제 20 항에 있어서,

상기 게이트펄스의 폴링 에지에서 상기 제1 폴링 시간 동안 변하는 전압 기울기는 상기 제2 폴링 시간 동안 변하는 전압 기울기 보다 작은 것을 특징으로 하는 표시장치의 게이프펄스의 제어방법.
제 20 항에 있어서,

상기 게이트펄스의 라이징 에지에서 상기 제1 라이징 시간 동안 전압이 계단 파형 형태로 상승하는 것을 특징으로 하는 표시장치의 게이프펄스의 제어방법.
제 20 항에 있어서,

상기 게이트펄스의 폴링 에지에서 상기 제1 폴링 시간 동안 전압이 계단 파형 형태로 하강하는 것을 특징으로 하는 표시장치의 게이프펄스의 제어방법.
제 20 항에 있어서,

상기 게이트펄스의 라이징 에지에서 상기 제1 라이징 시간 동안 전압이 정현파 형태로 상승하는 것을 특징으로 하는 표시장치의 게이프펄스의 제어방법.
제 20 항에 있어서,

상기 게이트펄스의 폴링 에지에서 상기 제1 폴링 시간 동안 전압이 정현파 형태로 하강하는 것을 특징으로 하는 표시장치의 게이프펄스의 제어방법.