KR20180038611A - 게이트구동회로 및 게이트클럭생성회로 - Google Patents

게이트구동회로 및 게이트클럭생성회로 Download PDF

Info

Publication number
KR20180038611A
KR20180038611A KR1020160129156A KR20160129156A KR20180038611A KR 20180038611 A KR20180038611 A KR 20180038611A KR 1020160129156 A KR1020160129156 A KR 1020160129156A KR 20160129156 A KR20160129156 A KR 20160129156A KR 20180038611 A KR20180038611 A KR 20180038611A
Authority
KR
South Korea
Prior art keywords
gate
voltage
clock signal
signal
external clock
Prior art date
Application number
KR1020160129156A
Other languages
English (en)
Other versions
KR101869421B1 (ko
Inventor
이영곤
Original Assignee
주식회사 실리콘마이터스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 실리콘마이터스 filed Critical 주식회사 실리콘마이터스
Priority to KR1020160129156A priority Critical patent/KR101869421B1/ko
Publication of KR20180038611A publication Critical patent/KR20180038611A/ko
Application granted granted Critical
Publication of KR101869421B1 publication Critical patent/KR101869421B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2230/00—Details of flat display driving waveforms

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

본 발명은, 제1외부클럭신호에 따라 게이트고전압 혹은 게이트저전압을 선택적으로 출력시키고, 제2외부클럭신호에 따라 게이트고전압보다 낮고 게이트저전압보다 높은 전압레벨로 상승하는 제1변조전압을 출력시키며, 제3외부클럭에 따라 게이트고전압보다 낮고 게이트저전압보다 높은 전압레벨로 하강하는 제2변조전압을 출력시키고, 제1변조전압, 게이트고전압, 제2변조전압 및 게이트저전압의 순차적 출력에 따라 게이트클럭신호를 생성하는 게이트클럭생성부; 및 게이트클럭신호에 응답하여 스캔신호를 생성하고 패널에 배치되는 게이트라인으로 스캔신호를 출력하는 스캔신호출력부를 포함하는 게이트구동회로를 제공한다.

Description

게이트구동회로 및 게이트클럭생성회로{GATE DRIVING CIRCUIT AND GATE CLOCK GENERATING CIRCUIT}
본 발명은 표시패널에 배치되는 게이트라인을 구동하는 기술에 관한 것이다.
표시패널에는 게이트라인 및 데이터라인이 배치된다. 그리고, 게이트라인 및 데이터라인의 교차에 의해 화소가 정의된다.
각각의 화소에는 트랜지스터가 배치된다. 트랜지스터는 게이트라인으로 공급되는 스캔신호에 의해 턴온되면서 데이터라인과 화소를 연결시킨다.
스캔신호는 게이트구동회로에 의해 생성된다. 게이트구동회로는 각 게이트라인에 순차적으로 스캔신호를 출력함으로써 화소들이 데이터라인과 순차적으로 연결되도록 한다.
게이트구동회로는 타이밍제어회로에서 수신되는 클럭신호에 따라 스캔신호를 생성한다. 스캔신호는 게이트고전압이 유지되는 턴온구간을 포함하는데, 턴온구간의 상승에지(rising edge) 및 하강에지(falling edge)는 타이밍제어회로에서 수신되는 클럭신호에 따라 결정된다.
타이밍제어회로는 게이트라인 각각으로 출력되는 스캔신호마다 별도의 클럭신호를 전송할 수 있다. 이러한 방식을 사용할 때, 게이트구동회로는 타이밍제어회로로부터 수신되는 클럭신호를 그대로 이용하여 스캔신호를 생성할 수 있다. 그런데, 이러한 방식은 다수의 클럭신호 및 신호라인을 필요로 하기 때문에 표시패널의 슬림화 경향과 배치되는 문제가 있다.
클럭신호 및 신호라인을 줄이기 위해 최근에는 소수의 클럭신호를 이용하여 다수의 스캔신호를 생성하는 방식이 사용되고 있다. 이러한 방식에 의하면, 게이트구동회로는 소수의 클럭신호에 형성되는 에지들에 맞추어 순차적으로 스캔신호를 생성하게 된다.
이때, 게이트구동회로에서 사용할 클럭신호의 수, 그리고, 스캔신호의 턴온구간과 동기화시킬 클럭신호의 에지(edge) 위치가 문제된다. 특히, 스캔신호가 상승에지와 하강에지에서 2단계 이상의 스텝으로 구성될 때, 각 스텝에 동기화시킬 클럭신호의 에지 위치가 문제된다.
이러한 배경에서, 본 발명의 목적은, 외부에서 수신되는 클럭신호를 이용하여 게이트클럭신호 및 스캔신호를 생성하는 기술을 제공하는 것이다.
전술한 목적을 달성하기 위하여, 일 측면에서, 본 발명은, 제1외부클럭신호에 따라 게이트고전압 혹은 게이트저전압을 선택적으로 출력시키고, 제2외부클럭신호에 따라 게이트고전압보다 낮고 게이트저전압보다 높은 전압레벨로 상승하는 제1변조전압을 출력시키며, 제3외부클럭에 따라 게이트고전압보다 낮고 게이트저전압보다 높은 전압레벨로 하강하는 제2변조전압을 출력시키고, 제1변조전압, 게이트고전압, 제2변조전압 및 게이트저전압의 순차적 출력에 따라 게이트클럭신호를 생성하는 게이트클럭생성부; 및 게이트클럭신호에 응답하여 스캔신호를 생성하고 패널에 배치되는 게이트라인으로 스캔신호를 출력하는 스캔신호출력부를 포함하는 게이트구동회로를 제공한다.
다른 측면에서, 본 발명은, 게이트고전압, 게이트저전압 및 게이트고전압보다 낮고 게이트저전압보다 높은 중간레벨전압을 공급받아 게이트클럭신호를 생성하는 게이트클럭생성회로를 제공한다.
이러한 게이트클럭생성회로는, 제1임피던스회로를 경유하는 중간레벨전압과 출력노드의 연결을 제어하는 제1스위치부; 제2임피던스회로를 경유하는 중간레벨전압과 출력노드의 연결을 제어하는 제2스위치부; 게이트고전압과 출력노드의 연결을 제어하는 제3스위치부; 게이트저전압과 출력노드의 연결을 제어하는 제4스위치부; 및 제1외부클럭신호의 상승엣지에 응답하여 제3스위치부를 턴온시키고, 제1외부클럭신호의 하강엣지에 응답하여 제4스위치부를 턴온시키며, 제2외부클럭신호의 상승엣지에 응답하여 제1스위치부를 턴온시키고, 제3외부클럭신호의 상승엣지에 응답하여 제2스위치부를 턴온시키는 제어부를 포함한다.
또 다른 측면에서, 본 발명은, 프레임신호 및 3개의 외부클럭신호를 수신하여 제1변조전압, 게이트고전압, 제2변조전압 및 게이트저전압으로 순차적으로 변동하는 게이트클럭신호를 생성하고, 게이트리셋신호 및 게이트스타트신호를 생성하는 게이트클럭생성부; 및 게이트리셋신호, 게이트스타트신호 및 게이트클럭신호에 응답하여 순차적으로 스캔신호를 생성하고 패널에 배치되는 게이트라인으로 스캔신호를 출력하는 스캔신호출력부를 포함하는 게이트구동회로를 제공한다.
이러한 게이트구동회로에서, 게이트클럭생성부는 클럭신호부와 스타트리셋신호부를 포함할 수 있다.
그리고, 클럭신호부는, 게이트고전압과 게이트저전압을 선택적으로 출력시키는 레벨시프트; 게이트고전압보다 낮고 게이트저전압보다 높은 전압레벨로 상승하는 제1변조전압을 출력시키는 제1스위치; 게이트고전압보다 낮고 게이트저전압보다 높은 전압레벨로 하강하는 제2변조전압을 출력시키는 제2스위치; 제1외부클럭신호에 따라 레벨시프트의 출력을 제어하고, 제2외부클럭신호에 따라 제1스위치의 온오프를 제어하며, 제3외부클럭신호에 따라 제2스위치의 온오프를 제어하는 제어기를 포함한다.
그리고, 스타트리셋신호부는, 프레임신호의 로우레벨구간에서 제1외부클럭신호에 동기화된 게이트리셋신호를 출력하고, 프레임신호의 하이레벨구간에서 제1외부클럭신호에 동기화된 게이트스타트신호를 출력한다.
이상에서 설명한 바와 같이 본 발명에 의하면, 외부에서 수신되는 소수의 클럭신호를 이용하여 게이트클럭신호 및 스캔신호를 생성할 수 있게 된다.
도 1은 일 실시예에 따른 표시장치의 구성도이다.
도 2는 일 실시예에 따른 게이트구동회로의 구성도이다.
도 3은 일 실시예에 따른 클럭신호부의 구성도이다.
도 4는 일 실시예에 따른 게이트구동회로의 주요 파형을 나타내는 도면이다.
도 5는 일 실시예에 따른 스캔신호출력부의 구성도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 일 실시예에 따른 표시장치의 구성도이다.
도 1을 참조하면, 표시장치(100)는 게이트구동회로(110), 타이밍제어회로(120), 데이터구동회로(130) 및 표시패널(140)을 포함할 수 있다.
표시패널(140)에는 다수의 게이트라인(GATL1, GATL2, ...) 및 다수의 데이터라인(DATL1, DATL2, ...)이 배치되고, 게이트라인(GATL1, GATL2, ...) 및 데이터라인(DATL1, DATL2, ...)의 교차지점에 화소(P)가 위치할 수 있다.
화소(P)에는 트랜지스터가 배치되는데, 트랜지스터는 게이트라인(GATL1, GATL2, ...)으로 공급되는 스캔신호(SCAN)에 의해 턴온되면서 데이터라인(DATL1, DATL2, ...)과 화소(P)를 연결시킬 수 있다.
스캔신호(SCAN)에 의해 화소(P)가 데이터라인(DATL1, DATL2, ...)으로 연결되면, 데이터라인(DATL1, DATL2, ...)으로 공급되는 데이터전압(DATA)이 화소(P)로 전달되어 화소(P)가 적절한 밝기로 점등되게 된다.
표시패널(140)은 액정패널이거나 유기발광다이오드패널일 수 있으나 이로 제한되는 것은 아니며 이외의 다른 형태의 패널일 수 있다.
데이터구동회로(130)는 데이터라인(DATL1, DATL2, ...)으로 데이터전압(DATA)을 공급한다. 데이터구동회로(130)는 타이밍제어회로(120)로부터 영상데이터(RGB)를 수신하고, 디지털형태의 영상데이터(RGB)를 변환하여 아날로그형태의 데이터전압(DATA)을 형성한다.
게이트구동회로(110)는 게이트라인(GATL1, GATL2, ...)으로 스캔신호(SCAN)를 출력한다.
게이트구동회로(110)는 타이밍제어회로(120)로부터 복수의 클럭신호(Frame_CLK, R_CLK, F_CLK, G_CLK)를 수신하고, 이를 이용하여 스캔신호(SCAN)를 생성한다.
도 2는 일 실시예에 따른 게이트구동회로의 구성도이다.
도 2를 참조하면, 게이트구동회로(110)는 게이트클럭생성부(200) 및 스캔신호출력부(290)를 포함할 수 있다.
게이트클럭생성부(200) 및 스캔신호출력부(290)는 공간적으로 이격되어 위치할 수 있다. 예를 들어, 게이트클럭생성부(200)는 게이트드라이버집적회로의 형태로 구성될 수 있고, 스캔신호출력부(290)는 표시패널 상에 위치할 수 있다. 스캔신호출력부(290)가 표시패널 상에 위치할 때를 GIP(Gate In Panel) 구조라고 부르기도 하지만 본 발명이 이러한 명칭으로 제한되는 것은 아니다.
게이트클럭생성부(200)는 복수의 클럭신호부(210a, ..., 210n) 및 스타트리셋신호부(220)를 포함할 수 있다.
복수의 클럭신호부(210a, ..., 210n)는 타이밍제어회로에서 수신한 클럭신호(Frame_CLK, R_CLK, F_CLK, G_CLK)를 이용하여 게이트클럭신호(CLK1, ..., CLKn)를 생성할 수 있다. 아래에서는 지시 대상의 혼동을 피하기 위해, Frame_CLK는 프레임신호, G_CLK는 제1외부클럭신호, R_CLK는 제2외부클럭신호, F_CLK는 제3외부클럭신호로 호칭한다.
각각의 클럭신호부(210a, ..., 210n)는 클럭신호(Frame_CLK, R_CLK, F_CLK, G_CLK)를 병렬적으로 수신할 수 있다. 예를 들어, 제1클럭신호부(210a) 및 제n클럭신호부(210n)는 같은 클럭신호(Frame_CLK, R_CLK, F_CLK, G_CLK)를 병렬적으로 수신할 수 있다.
복수의 클럭신호부(210a, ..., 210n)는 게이트고전압(VHigh), 게이트저전압(VLow)을 더 수신하고, 제1변조전압회로단자(GPM1) 및 제2변조전압회로단자(GPM2)와 연결될 수 있다.
복수의 클럭신호부(210a, ..., 210n)는 게이트고전압(VHigh)을 수신하여 게이트클럭신호(CLK1, ..., CLKn)의 고전압구간을 형성하고, 게이트저전압(VLow)을 수신하여 게이트클럭신호(CLK1, ..., CLKn)의 저전압구간을 형성할 수 있다.
그리고, 복수의 클럭신호부(210a, ..., 210n)는 제1변조전압회로단자(GPM1) 및 제2변조전압회로단자(GPM2)와 연결되는 변조전압회로를 이용하여 게이트고전압(VHigh)보다 낮고 게이트저전압(VLow)보다 높은 중간레벨전압을 형성할 수 있다.
스타트리셋신호부(220)는 프레임신호(Frame_CLK) 및 제3외부클럭신호(G_CLK)를 이용하여 게이트리셋신호(RESET) 및 게이트스타트신호(VST)를 생성할 수 있다.
스캔신호출력부(290)는 게이트클럭신호(CLK1, ..., CLKn)에 응답하여 스캔신호(SCAN)를 생성하고 패널에 배치되는 게이트라인으로 스캔신호(SCAN)를 출력할 수 있다. 스캔신호출력부(290)는 스캔신호(SCAN)를 순차적으로 생성하기 위해 게이트스타트신호(VST)를 이용하고 게이트라인과 연결되는 채널들을 리셋하기 위해 게이트리셋신호(RESET)를 이용할 수 있다.
도 3은 일 실시예에 따른 클럭신호부의 구성도이다.
도 3을 참조하면, 클럭신호부(210)는 제어부(310), 레벨시프트부(320), 제1스위치부(330), 제2스위치부(340) 등을 포함할 수 있다.
레벨시프트부(320)는 출력노드(N1)로 게이트고전압(VHigh)과 게이트저전압(VLow)을 선택적으로 출력할 수 있다.
레벨시프트부(320)는 제3스위치부(322)와 제4스위치부(324)를 포함할 수 있는데, 제3스위치부(322)는 게이트고전압(VHigh)과 출력노드(N1)의 연결을 제어하고, 제4스위치부(324)는 게이트저전압(VLow)과 출력노드(N1)의 연결을 제어할 수 있다.
제3스위치부(322)는 내부적으로 제3스위치(S3)를 포함할 수 있다. 제3스위치(S3)는 일측이 게이트고전압(VHigh)과 연결되고 타측이 출력노드(N1)와 연결될 수 있는데, 제3스위치(S3)가 턴온되면 게이트고전압(VHigh)이 출력노드(N1)와 연결되면서 출력노드(N1)로 게이트고전압(VHigh)이 출력되게 된다.
제4스위치부(324)는 내부적으로 제4스위치(S4)를 포함할 수 있다. 제4스위치(S4)는 일측이 게이트저전압(VLow)과 연결되고 타측이 출력노드(N1)와 연결될 수 있는데, 제4스위치(S4)가 턴온되면 게이트저전압(VLow)이 출력노드(N1)와 연결되면서 출력노드(N1)로 게이트저전압(VLow)이 출력되게 된다.
제1스위치부(330)는 제1변조전압회로단자(GPM1)와 출력노드(N1)의 연결을 제어한다. 제1변조전압회로단자(GPM1)는 제1임피던스회로(Rgpm1) 및 중간레벨전압(Vgpm)과 연결될 수 있는데, 이러한 연결 구조에 따라, 제1스위치부(330)는 제1임피던스회로를 경유하는 중간레벨전압(Vgpm)을 출력노드(N1)로 연결시킬 수 있다. 여기서, 중간레벨전압(Vgpm)은 게이트고전압(VHigh)보다 낮고 게이트저전압(VLow)보다 높은 전압이다.
제1스위치부(330)는 내부적으로 제1스위치(S1)를 포함할 수 있다. 제1스위치(S1)는 일측이 제1변조전압회로단자(GPM1)와 연결되고 타측이 출력노드(N1)와 연결될 수 있는데, 제1스위치(S1)가 턴온되면 제1변조전압회로단자(GPM1)에 형성되는 전압이 출력노드(N1)로 출력되게 된다.
제1변조전압회로단자(GPM1)에는 게이트고전압(VHigh)보다 낮고 게이트저전압(VLow)보다 높은 전압레벨로 상승하는 제1변조전압이 형성될 수 있다.
출력노드(N1)에는 기생캐패시턴스가 형성될 수 있는데, 이러한 출력노드(N1)에 임피던스회로를 경유하여 전압을 인가하면 임피던스회로와 기생캐패시턴스에 의해 시지연되면서 상승하는 전압이 형성된다.
출력노드(N1)에 게이트저전압(VLow)이 형성된 상태에서, 제1스위치부(330)가 제1변조전압회로단자(GPM1)와 출력노드(N1)를 연결시키면, 중간레벨전압(Vgpm)이 제1임피던스회로(Rgpm1)를 경유하여 출력노드(N1)로 공급되면서 시지연을 가지고 상승하는 제1변조전압(Vgpm1)을 형성하게 된다. 제1임피던스회로(Rgpm1)는 사용자가 조작할 수 있도록 외부에 노출되어 있고, 사용자는 제1임피던스회로(Rgpm1)의 시정수를 조작하여 제1변조전압(Vgpm1)의 상승시간을 조절할 수 있다.
제2스위치부(340)는 제2변조전압회로단자(GPM2)와 출력노드(N1)의 연결을 제어한다. 제2변조전압회로단자(GPM2)는 제2임피던스회로(Rgpm2) 및 중간레벨전압(Vgpm)과 연결될 수 있는데, 이러한 연결 구조에 따라, 제2스위치부(340)는 제2임피던스회로를 경유하는 중간레벨전압(Vgpm)을 출력노드(N1)로 연결시킬 수 있다.
제2스위치부(340)는 내부적으로 제2스위치(S2)를 포함할 수 있다. 제2스위치(S2)는 일측이 제1변조전압회로단자(GPM2)와 연결되고 타측이 출력노드(N1)와 연결될 수 있는데, 제2스위치(S2)가 턴온되면 제2변조전압회로단자(GPM2)에 형성되는 전압이 출력노드(N1)로 출력되게 된다.
제2변조전압회로단자(GPM2)에는 게이트고전압(VHigh)보다 낮고 게이트저전압(VLow)보다 높은 전압레벨로 하강하는 제2변조전압이 형성될 수 있다.
출력노드(N1)에는 기생캐패시턴스가 형성될 수 있는데, 이러한 출력노드(N1)에 임피던스회로를 경유하여 전압을 인가하면 임피던스회로와 기생캐패시턴스에 의해 시지연되면서 하강하는 전압이 형성된다.
출력노드(N1)에 게이트고전압(VHigh)이 형성된 상태에서, 제2스위치부(340)가 제2변조전압회로단자(GPM2)와 출력노드(N1)를 연결시키면, 중간레벨전압(Vgpm)이 제2임피던스회로(Rgpm2)를 경유하여 출력노드(N1)로 공급되면서 시지연을 가지고 하강하는 제2변조전압(Vgpm2)을 형성하게 된다. 제2임피던스회로(Rgpm2)는 사용자가 조작할 수 있도록 외부에 노출되어 있고, 사용자는 제2임피던스회로(Rgpm2)의 시정수를 조작하여 제2변조전압(Vgpm2)의 하강시간을 조절할 수 있다.
제어부(310)는 프레임신호(Frame_CLK) 및 3개의 외부클럭신호(R_CLK, F_CLK, G_CLK)를 수신하여 레벨시프트부(320), 제1스위치부(330) 및 제2스위치부(340)를 제어하고, 제1변조전압(Vgpm1), 게이트고전압(VHigh), 제2변조전압(Vgpm2) 및 게이트저전압(VLow)으로 순차적으로 변동하는 게이트클럭신호(CLK)를 생성할 수 있다.
일 예로, 제어부(310)는 제1외부클럭신호(G_CLK)에 따라 레벨시프트부(320)를 제어하여 게이트고전압(VHigh) 혹은 게이트저전압(VLow)을 출력노드(N1)로 선택적으로 출력시킬 수 있다. 그리고, 제어부(310)는 제2외부클럭신호(R_CLK)에 따라 제1스위치부(330)의 온오프를 제어하여 제1변조전압(Vgpm1)을 출력노드(N1)로 출력시킬 수 있다. 그리고, 제어부(320)는 제3외부클럭신호(F_CLK)에 따라 제2스위치부(340)의 온오프를 제어하여 제2변조전압(Vgpm2)을 출력노드(N1)로 출력시킬 수 있다.
제어부(310)가 외부클럭에 따라, 제1스위치부(330), 제3스위치(322), 제2스위치부(340) 및 제4스위치부(324)를 순차적으로 턴온시키면, 출력노드(N1)로 제1변조전압(Vgpm1), 게이트고전압(VHigh), 제2변조전압(Vgpm2) 및 게이트저전압(VLow)이 순차적으로 출력되면서, 게이트클럭신호(CLK)의 파형이 생성되게 된다.
제어부(310)는 외부클럭신호(R_CLK, F_CLK, G_CLK)의 에지에 응답하여 각 스위치부(322, 324, 330, 340)를 턴온시킬 수 있다.
도 4는 일 실시예에 따른 게이트구동회로의 주요 파형을 나타내는 도면이다.
도 4를 참조하면, 게이트클럭생성부는 제2외부클럭신호(R_CLK)의 상승엣지에 응답하여 제1변조전압(Vgpm1)을 출력시킨다.
게이트클럭생성부는 프레임신호(Frame_CLK)가 하이레벨인 구간에서 제2외부클럭신호(R_CLK)의 첫번째 상승엣지에 응답하여 제1게이트클럭신호(CLK1)의 제1변조전압(Vgpm1)을 형성한다. 그리고, 게이트클럭생성부는 프레임신호(Frame_CLK)가 하이레벨인 구간에서 제2외부클럭신호(R_CLK)의 두번째 상승엣지에 응답하여 제2게이트클럭신호(CLK2)의 제1변조전압을 형성한다.
게이트클럭생성부는 제1외부클럭신호(G_CLK)의 상승엣지가 나타날 때까지 제1변조전압(Vgpm1)을 유지시킨다. 이러한 방식에 의하면, 제1변조전압(Vgpm1)이 유지되는 구간은 제2외부클럭신호(R_CLK)의 상승엣지 시점으로부터 후속으로 제1외부클럭신호(G_CLK)의 상승엣지가 나타나는 시점까지이다.
게이트클럭생성부는 제1변조전압(Vgpm1)을 출력한 후에, 제1외부클럭신호의 상승엣지에 응답하여 게이트고전압(VHigh)을 출력시킨다. 게이트고전압(VHigh)은 제3외부클럭신호(F_CLK)의 상승엣지가 나타날 때까지 유지된다. 실질적으로 게이트고전압(VHigh)이 유지되는 시간이 화소로 데이터전압이 공급되는 시간이기 때문에, 표시장치는 제1외부클럭신호의 상승엣지와 제3외부클럭신호(F_CLK)의 상승엣지 사이의 길이를 조절하여 화소로 데이터전압이 공급되는 시간을 조절할 수 있다.
게이트클럭생성부는 게이트고전압(VHigh)을 출력한 후에, 제3외부클럭신호의 상승엣지에 응답하여 제2변조전압(Vgpm2)을 출력한다.
제2변조전압(Vgpm2)은 제1외부클럭신호의 하강엣지가 나타날 때까지 유지된다. 제2변조전압(Vgpm2)의 출력시간은 제3외부클럭신호의 상승엣지로부터 제1외부클럭신호의 하강엣지가 나타나는 시간으로 결정된다.
제1변조전압(Vgpm1)의 출력시간은 제2외부클럭신호(R_CLK)의 상승엣지로부터 제1외부클럭신호(G_CLK)의 상승엣지까지의 시간으로 결정되고, 제2변조전압(Vgpm2)의 출력시간은 제3외부클럭신호(F_CLK)의 상승엣지로부터 제1외부클럭신호(G_CLK)의 하강엣지까지의 시간으로 결정되기 때문에 서로 다른 출력시간을 가질 수 있다.
게이트클럭생성부는 제2변조전압(Vgpm2)을 출력한 후에 제1외부클럭신호의 하강엣지에 응답하여 게이트저전압(VLow)을 출력시킬 수 있다.
게이트클럭생성부는 프레임신호(Frame_CLK)가 하이레벨일 때만, 외부클럭신호(R_CLK, F_CLK, G_CLK)의 엣지에 응답하여 게이트클럭신호(CLK1, CLK2)의 출력상태를 변경할 수 있다.
게이크클럭생성부는 내부적으로 포함하고 있는 스위치부들을 제어하여 게이트클럭신호(CLK1, CLK2)를 생성할 수 있다.
도 3 및 도 4를 함께 참조하면, 게이트클럭생성부(210)는 외부클럭신호(R_CLK, F_CLK, G_CLK)에 따라, 제1스위치부(330), 제3스위치부(322), 제2스위치부(340) 및 제4스위치부(324)를 순차적으로 턴온시켜 게이트클럭신호(CLK)를 생성할 수 있다.
게이트클럭생성부(210)는 제1외부클럭신호(G_CLK)의 상승엣지에 응답하여 제3스위치부(322)를 턴온시키고, 제1외부클럭신호(G_CLK)의 하강엣지에 응답하여 제4스위치부(324)를 턴온시키며, 제2외부클럭신호(R_CLK)의 상승엣지에 응답하여 제1스위치부(330)를 턴온시키고, 제3외부클럭신호(F_CLK)의 상승엣지에 응답하여 제2스위치부(340)를 턴온시킬 수 있다.
게이트클럭생성부(210)는 제2외부클럭신호(R_CLK)의 상승엣지에서 제1외부클럭신호(G_CLK)의 상승엣지까지 제1스위치부(330)를 턴온시켜 제1임피던스회로(Rgpm1)와 중간레벨전압(Vgpm)에 의한 제1변조전압(Vgpm1)을 출력노드(N1)로 출력시킬 수 있다.
그리고, 게이트클럭생성부(210)는 제3외부클럭신호(F_CLK)의 상승엣지에서 제1외부클럭신호(G_CLK)의 하강엣지까지 제2스위치부(340)를 턴온시켜 제2임피던스회로(Rgpm2)와 중간레벨전압(Vgpm)에 의한 제2변조전압(Vgpm2)을 출력노드(N1)로 출력시킬 수 있다.
게이트클럭생성부(210)는 제1외부클럭신호(G_CLK)에 따라 레벨시프트부(320)의 출력을 제어하고, 제2외부클럭신호(R_CLK)에 따라 제1스위치부(330)의 온오프를 제어하며, 제3외부클럭신호(F_CLK)에 따라 제2스위치부(340)의 온오프를 제어할 수 있다.
한편, 게이트클럭생성부(210)-예를 들어, 스타트리셋신호부-는 프레임신호(Frame_CLK)와 제1외부클럭신호(G_CLK)를 이용하여 게이트리셋신호(RESET) 및 게이트스타트신호(VST)를 생성할 수 있다.
도 4를 참조하면, 게이트클럭생성부는 프레임신호(Frame_CLK)의 로우레벨구간에서 제1외부클럭신호(G_CLK)에 동기화된 게이트리셋신호(RESET)를 출력할 수 있다.
게이트클럭생성부는 프레임신호(Frame_CLK)에 더해, 제2외부클럭신호(R_CLK) 및 제3외부클럭신호(F_CLK)의 상태를 더 체크하면서 게이트리셋신호(RESET)를 출력할 수 있다. 예를 들어, 게이트클럭생성부는 프레임신호(Frame_CLK)가 로우레벨이고, 제2외부클럭신호(R_CLK) 및 제3외부클럭신호(F_CLK)가 모두 로우레벨인 구간에서, 제1외부클럭신호(G_CLK)의 상승엣지에 응답하여 게이트리셋신호(RESET)가 하이전압이 되도록 하고 제1외부클럭신호(G_CLK)의 하강엣지에 응답하여 게이트리셋신호(RESET)가 로우전압이 되도록 할 수 있다.
게이트리셋신호(RESET)는 래치회로(미도시)에 의해 매 프레임마다 1회만 발생될 수 있다. 게이트리셋신호(RESET)가 한번 발생한 후에는 래치회로에 의해 더 이상 게이트리셋신호(RESET)가 발생되지 않게 래치가 걸리는데, 이러한 래치는 프레임신호(Frame_CLK)의 하강엣지에 의해 해제될 수 있다.
게이트클럭생성부는 프레임신호(Frame_CLK)의 하이레벨구간에서 제1외부클럭신호(G_CLK)에 동기화된 게이트스타트신호(VST)를 출력할 수 있다.
게이트클럭생성부는 프레임신호(Frame_CLK)에 더해, 제2외부클럭신호(R_CLK) 및 제3외부클럭신호(F_CLK)의 상태를 더 체크하면서 게이트스타트신호(VST)를 출력할 수 있다. 예를 들어, 게이트클럭생성부는 프레임신호(Frame_CLK)가 하이레벨이고, 제2외부클럭신호(R_CLK) 및 제3외부클럭신호(F_CLK)가 모두 로우레벨인 구간에서, 제1외부클럭신호(G_CLK)의 상승엣지에 응답하여 게이트스타트신호(VST)가 하이전압이 되도록 하고 제1외부클럭신호(G_CLK)의 하강엣지에 응답하여 게이트스타트신호(VST)가 로우전압이 되도록 할 수 있다.
게이트스타트신호(VST)는 래치회로(미도시)에 의해 매 프레임마다 1회만 발생될 수 있다. 게이트스타트신호(VST)가 한번 발생한 후에는 래치회로에 의해 더 이상 게이트스타트신호(VST)가 발생되지 않게 래치가 걸리는데, 이러한 래치는 프레임신호(Frame_CLK)의 상승엣지에 의해 해제될 수 있다.
게이트클럭생성부에 의해 생성된 게이트클럭신호(CLK), 게이트리셋신호(RESET), 게이트스타트신호(VST)는 스캔신호출력부로 전달되는데, 스캔신호출력부는 이러한 신호를 이용하여 게이트라인으로 순차적으로 스캔신호(SCAN)를 출력하게 된다.
도 5는 일 실시예에 따른 스캔신호출력부의 구성도이다.
도 5를 참조하면, 스캔신호출력부(290)는 복수의 채널(510a, 510b, 510c, ..., 510n)을 포함할 수 있다. 각각의 채널(510a, 510b, 510c, ..., 510n)은 게이트라인과 연결되어 있으면서 각 게이트라인으로 스캔신호(SCAN1, SCAN2, SCAN3, ..., SCANn)를 출력할 수 있다.
각 채널(510a, 510b, 510c, ..., 510n)에는 게이트클럭신호(CLK), 고전압(VDD), 저전압(VSS)이 공급된다. 각 채널(510a, 510b, 510c, ..., 510n)은 게이트클럭신호(CLK)의 파형에 따라 스캔신호(SCAN1, SCAN2, SCAN3, ..., SCANn)의 파형을 형성한다.
스캔신호(SCAN1, SCAN2, SCAN3, ..., SCANn)의 파워는 고전압(VDD) 및 저전압(VSS)에 의해 공급된다.
한편, 각 채널(510a, 510b, 510c, ..., 510n)에서 출력되는 스캔신호(SCAN1, SCAN2, SCAN3, ..., SCANn)는 서로 중첩되지 않도록 게이트스타트신호(VST)에 의해 출력 순서가 결정될 수 있다.
게이트스타트신호(VST)는 제1채널(510a)만 공급될 수 있다. 이때, 제1채널(510a)은 게이트스타트신호(VST)에 따라 스캔신호(SCAN1)의 출력을 준비하고 있다가 게이트클럭신호(CLK)의 파형이 인식되면 해당 파형에 따라 스캔신호(SCAN1)를 생성하여 게이트라인으로 출력할 수 있다.
제2채널(510b)은 제1채널(510a)이 출력하는 제1스캔신호(SCAN1)를 게이트스타트신호(VST)의 대체 신호로 사용할 수 있다. 제2채널(510b)은 제1스캔신호(SCAN1)에 따라 제2스캔신호(SCAN2)의 출력을 준비하고 있다가 게이트클럭신호(CLK)의 파형이 인식되면 해당 파형에 따라 제2스캔신호(SCAN2)를 생성하여 게이트라인으로 출력할 수 있다.
다른 채널은 순차적으로 위 채널에서 출력하는 스캔신호를 게이트스타트신호(VST)의 대체 신호로 사용하여 제2채널(510b)과 같은 방식으로 스캔신호를 출력할 수 있다.
각 채널(510a, 510b, 510c, ..., 510n)은 리셋신호에 의해 리셋될 수 있는데, 마지막 채널(510n)은 게이트리셋신호(RESET)에 의해 리셋되고 다른 채널은 아래 채널 혹은 2단계 아래 채널에서 출력되는 스캔신호를 리셋신호로 사용하여 리셋할 수 있다.
이상에서 일 실시예에 따른 게이트구동회로 및 게이트클럭생성회로(게이트클럭생성부)를 설명하였다. 이러한 실시예에 의하면, 외부에서 수신되는 소수의 클럭신호를 이용하여 게이트클럭신호 및 스캔신호를 생성할 수 있게 된다. 그리고, 이러한 실시예에 의하면, 각 프레임의 시작과 끝을 명확히 구분할 수 있고, 게이트클럭신호, 게이트리셋신호, 게이트스타트신호를 프레임단위로 명확히 구분지어 생성할 수 있게 된다.
이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥 상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (12)

  1. 제1외부클럭신호에 따라 게이트고전압 혹은 게이트저전압을 선택적으로 출력시키고, 제2외부클럭신호에 따라 상기 게이트고전압보다 낮고 상기 게이트저전압보다 높은 전압레벨로 상승하는 제1변조전압을 출력시키며, 제3외부클럭에 따라 상기 게이트고전압보다 낮고 상기 게이트저전압보다 높은 전압레벨로 하강하는 제2변조전압을 출력시키고, 상기 제1변조전압, 상기 게이트고전압, 상기 제2변조전압 및 상기 게이트저전압의 순차적 출력에 따라 게이트클럭신호를 생성하는 게이트클럭생성부; 및
    상기 게이트클럭신호에 응답하여 스캔신호를 생성하고 패널에 배치되는 게이트라인으로 상기 스캔신호를 출력하는 스캔신호출력부
    를 포함하는 게이트구동회로.
  2. 제1항에 있어서,
    상기 게이트클럭생성부는,
    상기 제1외부클럭신호의 상승엣지에 응답하여 상기 게이트고전압을 출력시키고, 상기 제1외부클럭신호의 하강엣지에 응답하여 상기 게이트저전압을 출력시키는 게이트구동회로.
  3. 제2항에 있어서,
    상기 게이트클럭생성부는,
    상기 제2외부클럭신호의 상승엣지에 응답하여 상기 제1변조전압을 출력시키고, 상기 제3외부클럭신호의 상승엣지에 응답하여 상기 제2변조전압을 출력시키는 게이트구동회로.
  4. 제1항에 있어서,
    상기 게이트클럭생성부는,
    프레임신호의 로우레벨구간에서 상기 제1외부클럭신호에 동기화된 게이트리셋신호를 출력하고, 상기 프레임신호의 하이레벨구간에서 상기 제1외부클럭신호에 동기화된 게이트스타트신호를 출력하는 게이트구동회로.
  5. 제4항에 있어서,
    상기 게이트리셋신호 및 상기 게이트스타트신호는 래치회로에 의해 매 프레임마다 1회만 발생하고, 상기 게이트리셋신호는 상기 프레임신호의 하강엣지에 의해 래치가 해제되고, 상기 게이트스타트신호는 상기 프레임신호의 상승엣지에 의해 래치가 해제되는 게이트구동회로.
  6. 제1항에 있어서,
    상기 게이트클럭생성부는, 상기 게이트고전압보다 낮고 상기 게이트저전압보다 높은 전압레벨을 가지는 중간레벨전압과 임피던스회로를 통해 연결되고,
    상기 임피던스회로의 시정수에 따라 상기 제1변조전압의 상승시간이 조절되는 게이트구동회로.
  7. 게이트고전압, 게이트저전압 및 상기 게이트고전압보다 낮고 상기 게이트저전압보다 높은 중간레벨전압을 공급받아 게이트클럭신호를 생성하는 게이트클럭생성회로에 있어서,
    제1임피던스회로를 경유하는 상기 중간레벨전압과 출력노드의 연결을 제어하는 제1스위치부;
    제2임피던스회로를 경유하는 상기 중간레벨전압과 상기 출력노드의 연결을 제어하는 제2스위치부;
    상기 게이트고전압과 상기 출력노드의 연결을 제어하는 제3스위치부;
    상기 게이트저전압과 상기 출력노드의 연결을 제어하는 제4스위치부; 및
    제1외부클럭신호의 상승엣지에 응답하여 상기 제3스위치부를 턴온시키고, 상기 제1외부클럭신호의 하강엣지에 응답하여 상기 제4스위치부를 턴온시키며, 제2외부클럭신호의 상승엣지에 응답하여 상기 제1스위치부를 턴온시키고, 제3외부클럭신호의 상승엣지에 응답하여 상기 제2스위치부를 턴온시키는 제어부를 포함하는 게이트클럭생성회로.
  8. 제7항에 있어서,
    상기 제어부는,
    외부클럭신호에 따라, 상기 제1스위치부, 상기 제3스위치부, 상기 제2스위치부 및 상기 제4스위치부를 순차적으로 턴온시켜 상기 게이트클럭신호를 생성하는 게이트클럭생성회로.
  9. 제8항에 있어서,
    상기 제어부는,
    프레임신호를 더 수신하고, 프레임신호의 하이레벨구간에서 상기 게이트클럭신호를 생성하는 게이트클럭생성회로.
  10. 제9항에 있어서,
    상기 제어부는,
    상기 제2외부클럭신호의 상승엣지에서 상기 제1외부클럭신호의 상승엣지까지 상기 제1스위치부를 턴온시켜 상기 제1임피던스회로와 상기 중간레벨전압에 의한 제1변조전압을 상기 출력노드로 출력하고,
    상기 제3외부클럭신호의 상승엣지에서 상기 제1외부클럭신호의 하강엣지까지 상기 제2스위치부를 턴온시켜 상기 제2임피던스회로와 상기 중간레벨전압에 의한 제2변조전압을 상기 출력노드로 출력하는 게이트클럭생성회로.
  11. 제10항에 있어서,
    상기 제1변조전압의 출력시간과 상기 제2변조전압의 출력시간이 서로 다른 게이트클럭생성회로.
  12. 프레임신호 및 3개의 외부클럭신호를 수신하여 제1변조전압, 게이트고전압, 제2변조전압 및 게이트저전압으로 순차적으로 변동하는 게이트클럭신호를 생성하고, 게이트리셋신호 및 게이트스타트신호를 생성하는 게이트클럭생성부; 및
    상기 게이트리셋신호, 상기 게이트스타트신호 및 상기 게이트클럭신호에 응답하여 순차적으로 스캔신호를 생성하고 패널에 배치되는 게이트라인으로 상기 스캔신호를 출력하는 스캔신호출력부를 포함하고,
    상기 게이트클럭생성부는 클럭신호부와 스타트리셋신호부를 포함하고,
    상기 클럭신호부는,
    상기 게이트고전압과 상기 게이트저전압을 선택적으로 출력시키는 레벨시프트;
    상기 게이트고전압보다 낮고 상기 게이트저전압보다 높은 전압레벨로 상승하는 상기 제1변조전압을 출력시키는 제1스위치;
    상기 게이트고전압보다 낮고 상기 게이트저전압보다 높은 전압레벨로 하강하는 상기 제2변조전압을 출력시키는 제2스위치;
    제1외부클럭신호에 따라 상기 레벨시프트의 출력을 제어하고, 제2외부클럭신호에 따라 상기 제1스위치의 온오프를 제어하며, 제3외부클럭신호에 따라 상기 제2스위치의 온오프를 제어하는 제어기를 포함하고,
    상기 스타트리셋신호부는,
    프레임신호의 로우레벨구간에서 상기 제1외부클럭신호에 동기화된 게이트리셋신호를 출력하고, 상기 프레임신호의 하이레벨구간에서 상기 제1외부클럭신호에 동기화된 게이트스타트신호를 출력하는
    게이트구동회로.
KR1020160129156A 2016-10-06 2016-10-06 게이트구동회로 및 게이트클럭생성회로 KR101869421B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160129156A KR101869421B1 (ko) 2016-10-06 2016-10-06 게이트구동회로 및 게이트클럭생성회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160129156A KR101869421B1 (ko) 2016-10-06 2016-10-06 게이트구동회로 및 게이트클럭생성회로

Publications (2)

Publication Number Publication Date
KR20180038611A true KR20180038611A (ko) 2018-04-17
KR101869421B1 KR101869421B1 (ko) 2018-07-23

Family

ID=62083077

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160129156A KR101869421B1 (ko) 2016-10-06 2016-10-06 게이트구동회로 및 게이트클럭생성회로

Country Status (1)

Country Link
KR (1) KR101869421B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114677969A (zh) * 2020-12-24 2022-06-28 乐金显示有限公司 电平移位器、选通驱动电路和显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050091681A (ko) * 2001-06-07 2005-09-15 가부시키가이샤 히타치세이사쿠쇼 표시 장치 및 표시용 구동 회로
KR20110048685A (ko) * 2009-11-03 2011-05-12 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
KR20110077211A (ko) * 2009-12-30 2011-07-07 엘지디스플레이 주식회사 표시장치와 그 게이트펄스 제어방법
KR20160070445A (ko) * 2014-12-10 2016-06-20 엘지디스플레이 주식회사 분할 구동용 표시장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050091681A (ko) * 2001-06-07 2005-09-15 가부시키가이샤 히타치세이사쿠쇼 표시 장치 및 표시용 구동 회로
KR20110048685A (ko) * 2009-11-03 2011-05-12 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
KR20110077211A (ko) * 2009-12-30 2011-07-07 엘지디스플레이 주식회사 표시장치와 그 게이트펄스 제어방법
KR20160070445A (ko) * 2014-12-10 2016-06-20 엘지디스플레이 주식회사 분할 구동용 표시장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114677969A (zh) * 2020-12-24 2022-06-28 乐金显示有限公司 电平移位器、选通驱动电路和显示装置
CN114677969B (zh) * 2020-12-24 2024-01-26 乐金显示有限公司 电平移位器、选通驱动电路和显示装置

Also Published As

Publication number Publication date
KR101869421B1 (ko) 2018-07-23

Similar Documents

Publication Publication Date Title
USRE48358E1 (en) Emission control driver and organic light emitting display device having the same
CN105989803B (zh) 具有脉冲宽度调制的亮度控制的有机发光二极管显示器
JP7001805B2 (ja) シフトレジスタ及びその駆動方法、ゲート駆動回路と表示装置
JP6689334B2 (ja) レベルシフターを有するディスプレイ装置
KR102395869B1 (ko) 스테이지 회로 및 이를 이용한 주사 구동부
EP3128511A1 (en) Display panel and pixel circuit
US8284150B2 (en) Shift register and organic light emitting display device using the same
US20100177087A1 (en) Shift register and organic light emitting display device using the same
KR20180096843A (ko) 스테이지 회로 및 이를 이용한 주사 구동부
US20170345516A1 (en) Shift register unit, gate drive device, display device, and control method
US20100171689A1 (en) Shift register and organic light emitting display device using the same
CN107871480B (zh) 栅极驱动电路、电平移位器和显示装置
KR20180007719A (ko) 스테이지 및 이를 이용한 표시장치
CN108172195A (zh) 一种移位寄存器、驱动电路及驱动方法、显示装置
KR101869421B1 (ko) 게이트구동회로 및 게이트클럭생성회로
TWI632539B (zh) 掃描電路
KR102600597B1 (ko) 주사 구동부 및 그의 구동방법
KR102656478B1 (ko) 게이트드라이버, 그를 이용한 표시장치 및 그의 구동방법
KR102457161B1 (ko) 게이트 드라이버가 내장된 표시패널 및 이를 이용한 표시장치
KR102151058B1 (ko) 게이트 펄스 변조 회로와 이를 포함하는 디스플레이 장치
JP2008134442A (ja) アクティブマトリックス型表示装置及び表示方法
JP6828756B2 (ja) 表示装置および電子機器
JP6171585B2 (ja) 表示装置
KR102408208B1 (ko) 표시패널 및 이를 이용한 표시장치
KR20170080736A (ko) Em 신호 제어 회로, em 신호 제어 방법 및 유기 발광 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right