JP6828756B2 - 表示装置および電子機器 - Google Patents
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Description
そこで、階調を指定するデータに応じた期間だけ定電流を流すことによってデータ線の電圧を制御する技術が提案されている(例えば特許文献1参照)。
図1は、第1実施形態に係る表示装置1を示す斜視図である。
この図に示される表示装置1は、例えばヘッドマウント・ディスプレイに適用されて画像を表示するマイクロ・ディスプレイ10を含む。マイクロ・ディスプレイ10は、複数の画素回路や当該画素回路を駆動する周辺回路などが例えばシリコン基板に形成された有機EL装置であって、画素回路には、発光素子の一例であるOLEDが含まれる。
なお、OLEDは、Organic Light Emitting Diodeの略である。
FPC基板14の他端には、複数の端子16が設けられ、図示省略された回路モジュールに接続される。端子16に接続される回路モジュールは、FPC基板14を介して各種の電位を給電するほか、同期信号とともに映像信号を供給する。
マイクロ・ディスプレイ10の表示部100では、m行の走査線112が図において左右方向に沿って設けられ、n列のデータ線114が図において上下方向に沿って、かつ、各走査線112と互いに電気的に絶縁を保つように設けられている。画素回路110は、表示部100において、m行の走査線112とn列のデータ線114との各交差に対応してm行n列のマトリクス状に配列している。
同様にデータ線114および画素回路110のマトリクスの列を便宜的に区別するために、図2において左から順に1、2、3、…、n列と呼ぶ場合がある。また、列を特定せずに一般的に説明する場合には、1≦j≦nを満たすnを用いてj列と呼ぶことにする。
このうち、制御回路130は、上位装置から供給される映像信号および同期信号に基づいて、走査線駆動回路140の動作を制御するための制御信号Ctr_Y、および、データ線駆動回路15の動作を制御するための制御信号Ctr_Xをそれぞれ生成する。
なお、上位装置から供給される映像信号は、m行n列の画素回路110で表現すべき画素の階調を1フレーム毎に指定する。
なお、容量素子Caは第1容量素子の一例である。
また、データ線114には、容量素子Cbの一端が接続され、容量素子Cbの他端は一定の電圧、例えば電源の高位側電圧Vddに保たれている。なお、容量素子Cbは、特別に設けた容量ではなく、例えばデータ線114に寄生する容量を用いてもよい。
なお、階調信号生成回路150aの詳細については後述する。また、容量素子Caの一端および他端には、それぞれを所定の電圧をセットするための電圧セット回路が設けられるが、図2では複雑化を避けるために省略されている。
図において、i行目の走査線112とj列目のデータ線114との交差に対応して設けられるi行j列の画素回路110は、OLED120と、pチャネル型のトランジスター121〜125と、容量素子Csとを含む。
また、i行目の画素回路110には、走査信号Gwr(i)のほか、制御信号Gel(i)、Gcmp(i)が、図2に示した走査線駆動回路140によって共通に供給される。
本実施形態における階調信号生成回路150aは、容量素子C1と、スイッチング回路Sw1と、pチャネル型のトランジスター153、159とを含む。このうち、スイッチング回路Sw1は、pチャネル型のトランジスター151、152を有する。
なお、スイッチング回路Sw1は第1スイッチング回路の一例であり、容量素子C1は第2容量素子の一例である。
トランジスター152にあっては、ゲートノードに制御信号Clk1が供給され、ドレインノードが、トランジスター153のソースノードおよびトランジスター159のソースノードに接続されている。なお、トランジスター152のソースノード、トランジスター153のドレインノード、および、トランジスター159のソースノードの接続点をノードNと表記している。
トランジスター153にあっては、ゲートノードに制御信号Rstが供給され、ドレインノードが容量素子C1の他端および電圧Vssの給電線に接続されている。
トランジスター159にあっては、ゲートノードに制御信号Xpwm(j)が供給され、ドレインノードが容量素子Caの一端に接続されている。すなわち、トランジスター159のドレインノードが階調信号生成回路150aの出力端となっている。
詳細には、トランジスター161にあっては、ゲートノードに制御信号Xginiが供給され、ソースノードが電圧Vddの給電線に接続され、ドレインノードがデータ線114、すなわち容量素子Caの他端に接続されている。
また、トランジスター162にあっては、ゲートノードに制御信号Xgref2が供給され、ソースノードが電圧Vref2の給電線に接続され、ドレインノードが容量素子Caの一端に接続されている。
トランジスター163にあっては、ゲートノードに制御信号Xgref3が供給され、ソースノードが電圧Vref3の給電線に接続され、ドレインノードが容量素子Caの一端に接続されている。
(Vss<)Vref2<Vref3(<Vdd<Vel)
である。
このため、シリコン基板に形成されるマイクロ・ディスプレイ10では、特に図示しないが、画素回路110のトランジスター121〜125と、電圧セット回路のトランジスター161〜163と、階調信号生成回路150aのトランジスター151、152、153、159とにおける基板電位は、いずれも電圧Velに設定されている。
図5は、本実施形態に係る表示装置1の動作を示すタイミングチャートである。
表示装置1では、1フレーム(F)の期間にわたって1、2、3、…、m行目という順番で水平走査される。詳細には、図に示されるように、走査信号Gwr(1)、Gwr(2)、Gwr(3)、…、Gwr(m)は、走査線駆動回路140によって水平走査期間(H)毎に、順次排他的にLレベルとなる。本説明において、1フレームとは、1カット(コマ)分の画像をマイクロ・ディスプレイ10に表示させるのに要する期間をいい、垂直走査周波数が60Hzであれば、その1周期分の16.7ミリ秒の期間をいう。
なお、図5において、電圧を示す縦スケールは、各部または各信号にわたって必ずしも揃っていない。
そこで以下については、i行j列の画素回路110について着目して説明する。
そこで、水平走査期間(H)の各期間、および、発光期間に分けた上で説明する。
タイミングt1からt2までの初期化期間(a)は、データ線114や階調信号生成回路150aを初期状態にリセットする期間である。制御信号Rst、Clk1、Xgref2、Xginiは初期化期間(a)の一部でLレベルになるが、制御信号Gcmp(i)、xClk1、Xpwm(j)、Xgref3は初期化期間(a)の全域にわたってHレベルである。
初期化期間(a)では、制御信号RstがLレベルになると、トランジスター153がオンし、また同時に、制御信号Clk1がLレベルになるので、トランジスター152がオンする。このため、容量素子C1の両端は、電圧Vssの給電線に接続された状態となるので、当該容量素子C1に蓄積されていた電荷がリセットされる。なお、図5では、特に示されていないが、ノードNは電圧Vssとなる。
タイミングt2からt3までの補償期間(b)は、画素回路110におけるトランジスター121の閾値を補償するための期間である。制御信号Gcmp(i)、Xpwm(j)、Xgref(3)は、補償期間(b)の一部でLレベルになるが、制御信号Rst、xClk1、Clk1、Xgref2、Xginiは、補償期間(b)の全域にわたってHレベルである。
また、補償期間(b)では、制御信号Gcmp(i)がLレベルになるので、OLED120のアノードには、電圧Vorstがセットされる。
タイミングt3からt4までの階調信号生成期間(c)は、階調信号生成回路150aがi行j列の画素回路110に指定された階調に応じた電圧の階調信号を生成するための期間である。階調信号生成期間(c)では、制御信号xClk1、Clk1が排他的に交互にLレベルとなる。
例えば制御信号Xpwm(j)は、最も画素を暗くする場合、実線で示されるように、補償期間(b)のほぼ全域の期間Tdr_BにわたってLレベルとなる。制御信号Xpwm(j)は、画素を相対的に明るくする場合、破線で示されるように、期間Tdr_Bよりも短い期間Tdr_AにわたってLレベルとなる。
なお、制御信号Gcmp(i)、Rst、Xgref2、Xgref3、Xginiは、階調信号生成期間(c)の全域にわたってHレベルに維持される。
制御信号Clk1がLレベルに、制御信号xClk1がHレベルになる期間(2)では、トランジスター151がオフし、トランジスター152がオンするので、ノードNには、容量素子C1に蓄積された電荷が転送される。このため、ノードNは、補償期間(b)における電圧Vref3から上昇する。なお、ここでいう電荷の転送は、容量素子C1からの放電である。
以降、期間(1)での容量素子C1への電荷と、期間(2)での蓄積電荷のノードNへの転送とが、交互に繰り返されるので、ノードNの電圧が上昇し続ける。
なお、図5では、階調信号生成期間(c)において電圧Vv(j)が直線状に上昇しているが、電圧Vv(j)は、容量素子C1への電荷の蓄積および転送の繰り返しによって上昇するので、電圧波形は、厳密に言えば、階段状に上昇する。ただし、実際には制御信号xClk1、Clk1の周波数が十分に高く設定されるので、電圧Vv(j)が直線状に上昇する、と言って差し支えない。
このため、i行目の走査線112が選択される水平走査期間(H)では、制御信号Xpwm(j)がHレベルに反転する直前における電圧Vd(j)が、最終的にi行j列の画素回路110におけるトランジスター121のゲートノードに書き込まれて、容量素子Csによって保持される。
例えば、OLED120を比較的明るく発光させるために、期間Tdr_Aの経過後に、図5の破線で示されるように制御信号Xpwm(j)がHレベルに反転すると、電圧Vv(j)、Vd(j)の上昇は停止し、以降は、制御信号Xpwm(j)がHレベルに反転する直前における電圧に維持される。
また例えば、OLED120を最も暗くするために、期間Tdr_Bの経過後に、図5の実線で示されるように制御信号Xpwm(j)がHレベルに反転すると、電圧Vv(j)、Vd(j)の上昇は停止し、以降は、制御信号Xpwm(j)がHレベルに反転する直前における電圧に維持される。
ただし、階調信号生成回路150aから出力される電圧信号、すなわち、階調に応じたは、制御信号Xpwm(j)がHレベルに反転した時点で確定するので、当該電圧信号については、容量素子C1への充電および転送が、階調に応じた期間にわたって繰り返されることによって生成される、ということができる。
タイミングt4から水平走査期間(H)の終了タイミングまでの書込期間(d)は、階調信号生成回路150aで生成された電圧を、データ線114の電圧Vd(j)を、画素回路110におけるトランジスター121のゲートノードに書き込むための期間である。ただし、制御信号Xpwm(j)がHレベルとなった時点で、電圧Vd(j)は、階調に応じた電圧に確定し、トランジスター121のゲートノードに到達しているので、書込期間(d)は、電圧Vd(j)をトランジスター121のゲートノードに、より十分に書き込むための延長期間という性質を有する。
書込期間(d)の終了後、発光期間となる。すなわちi行目の走査線112が選択される水平走査期間(H)の終了後、発光期間に至ると、制御信号Gel(i)がLレベルに反転して、トランジスター124がオンするので、OLED120には、容量素子Csによって保持された電圧に応じた電流が流れる。このため、当該OLED120は、当該電流に応じた明るさで発光することになる。
なお、図5は、i行目の走査線112が選択される水平走査期間(H)を除く期間の全域を発光期間としている例であるが、水平走査期間(H)を除く期間の一部について発光期間としても良い。
このため、本実施形態では、m行n列のすべての画素回路110にわたってトランジスター121の閾値電圧が補償された状態で、OLED120に階調に応じた電流が流れるので、明るさのばらつきが小さくなる結果、高品位な表示が可能となる。
これに対して、本実施形態に係る表示装置1の階調信号生成回路150aでは、容量素子C1における電荷の蓄積および転送がトランジスター151、152における排他的なオンの繰り返しによって実行されるので、温度の影響を受けにくい。このため、階調信号生成回路150aでは、データ線114への電圧Vd(j)の精度が向上するだけでなく、温度センサーや、当該温度センサーの検出結果を処理するための回路を不要することができる。
したがって、本実施形態では、高品位な表示を、より簡易な構成によって実現可能となる。
図7に示されるように、トランジスター152のドレインノードがノードNとなっている。図8に示されるように、階調信号生成期間(c)において、制御信号xClk1、Clk1のうち、先に制御信号xClk1がLレベルになるのであれば、電圧(Vdd−Vss)および容量素子C1の容量に応じた電荷が当該容量素子C1に蓄積されるので、直前の電荷蓄積状態に影響されない。このため、初期化期間(a)において容量素子C1の蓄積状態を必ずしもリセットする必要がない、ということができる。
このように階調信号生成回路150bによれば、トランジスター153を含まないので、構成の簡易化を図ることができる。
上述した第1実施形態では、制御信号xClk1がLレベルとなる期間(1)では、容量素子C1に電荷が蓄積され、制御信号Clk1がLレベルとなる期間(2)では、容量素子C1から電荷が転送される。逆に言えば、期間(1)では容量素子C1から電荷が転送されず、期間(2)では容量素子C1に電荷が蓄積されないので、ノードNの電圧を変化させることについて低効率といえる。
そこで、この点を改良した第2実施形態について説明する。なお、第2実施形態に係る表示装置1は、第1実施形態とは、階調信号生成回路のみが相違する。このため、第2実施形態については、階調信号生成回路を中心に説明する。
なお、スイッチング回路Sw2は第2スイッチング回路の一例であり、容量素子C2は第3容量素子の一例である。
トランジスター157にあっては、ゲートノードに制御信号Clk2が供給され、ドレインノードが、ノードNに接続されている。
トランジスター158にあっては、ゲートノードに制御信号Rstが供給され、ドレインノードが容量素子C2の他端および電圧Vssの給電線に接続され、ソースノードがノードNに接続されている。
第2実施形態において、制御信号xClk1、Clk1については、第1実施形態と同波形である。制御信号xClk2については、制御信号Clk1と同波形であり、制御信号Clk2については、制御信号Clk1と原則的に同波形であるが、例外的に階調信号期間(c)が開始するタイミングt3からみて、制御信号xClk1が先にLレベルとなる期間では、Hレベルに維持される。
このうち、期間(3)は期間(2)と同じであり、期間(3)は期間(1)と同じであるが、制御信号Clk2は、タイミングt3からみて先に制御信号xClk1がLレベルとなる期間(1)では、Hレベルに維持される。
なお、期間(1)と期間(2)との間には、制御信号xClk1、Clk1がともにHレベルとなる期間が挟まれているのと同様に、期間(3)と期間(4)との間には、制御信号xClk2、Clk2がともにHレベルとなる期間が挟まれている。
制御信号Clk1がLレベルに、制御信号xClk1がHレベルになる期間(2)では、トランジスター151がオフし、トランジスター152がオンするので、ノードNには、容量素子C1に蓄積された電荷が転送される。期間(2)は、制御信号xClk2がLレベルに、制御信号Clk2がHレベルになる期間(3)でもあるので、トランジスター156がオンし、トランジスター157がオフするので、容量素子C2には、その容量および電圧(Vdd−Vss)に応じた電荷が蓄積される。
あるいは、図9の容量素子C1、C2の容量が、図4の容量素子C1の容量の半分であっても、図10において階調信号生成期間(c)の電圧Vv(j)の傾きを、図5の傾きと同等することができる。
図12に示されるように、トランジスター152、157の共通ドレインノードがノードNとなっている。図13に示されるように、階調信号生成期間(c)において、制御信号xClk1、Clk1のうち、先に制御信号xClk1がLレベルになるのであれば、電圧(Vdd−Vss)および容量素子C1の容量に応じた電荷が当該容量素子C1に蓄積され、同様に、制御信号xClk2、Clk2のうち、先に制御信号xClk2がLレベルになるのであれば、電圧(Vdd−Vss)および容量素子C2の容量に応じた電荷が当該容量素子C2に蓄積されるので、直前の電荷蓄積状態に影響されない。このため、初期化期間(a)において容量素子C1、C2の蓄積状態を必ずしもリセットする必要がない、ということができる。
このように階調信号生成回路150dによれば、トランジスター153、158を含まないので、構成の簡易化を図ることができる。
上述した第1実施形態および第2実施形態では、電圧Vv(j)の上昇する際の傾きが一定であるので、データ線114の電圧Vd(j)を高精度で印加することができないという懸念がある。そこで、この点を改良した第3実施形態について説明する。
なお、第3実施形態に係る表示装置1は、第1実施形態とは、階調信号生成回路のみが相違する。このため、第3実施形態についても、階調信号生成回路を中心に説明する。
図14に示されるように階調信号生成回路150eは、図7に示される階調信号生成回路150bに、容量素子C3と、スイッチング回路Sw3と、pチャネル型のトランジスター159_3とを追加した構成となっている。
なお、スイッチング回路Sw3は第3スイッチング回路の一例であり、容量素子C3は第4容量素子の一例である。また、図7におけるトランジスター159については、図14においては便宜的に符号を159_1に変更し、当該トランジスター159のゲートノードに供給される制御信号をXpwm1(j)と表記している。
トランジスター157cにあっては、ゲートノードに制御信号Clk3が供給され、ドレインノードが、トランジスター159_3のソースノードに接続されている。
トランジスター159_3のゲートノードには、制御信号Xpwm3(j)が供給される。なお、トランジスター159_1のドレインノードおよびトランジスター159_3のドレインノードは、容量素子Caの一端に接続されている。
ここで、j列目でいえば階調信号生成期間(c)における最終的な電圧Vv(j)のうち、粗調整するための制御信号がXpwm1(j)であり、微調整するための制御信号がXpwm3(j)である。例えば階調が例えば8ビット(256階調)で指定される場合、具体的には、8ビットを十進表記したときに「0」で表されるときに最も暗い状態が指定され、「255」で表されるときに最も明るい状態が指定される場合を例にとって説明する。
制御信号Xpwm1(j)については、図15に示されるようにタイミングt3から階調信号生成期間(c)の途中のタイミングt31までの期間のうち、タイミングt3を始点として例えば上位4ビットで明るい階調が指定されるほどにLレベルとなる期間が短くなる。なお、図15において実線の期間Tdr_Bは、制御信号Xpwm1(j)がLレベルとなる最大期間を示し、破線の期間Tdr_Aは、制御信号Xpwm1(j)がそれよりも短い期間においてLレベルとなる例である。
また、制御信号Xpwm3(j)については、タイミングt31からタイミングt4までの期間のうち、タイミングt31を始点として例えば下位4ビットで明るい階調が指定されるほどにLレベルとなる期間が短くなる。なお、図15において実線の期間Tdr_Dは、制御信号Xpwm3(j)がLレベルとなる最大期間を示し、破線の期間Tdr_Cは、制御信号Xpwm3(j)がそれよりも短い期間においてLレベルとなる例である。
なお、制御信号xClk1、Clk1が同時にLレベルとならない点、および、制御信号xClk3、Clk3が同時にLレベルとならない点については、第1実施形態等と同様である。
上述した第1実施形態、第2実施形態および第3実施形態(以下、実施形態等と称する)については、例えば以下のような応用または変形が可能である。また、次に述べる応用・変形の態様は、任意に選択された一または複数を適宜に組み合わせることもできる。
この構成以外でも、種々の構成によって、ノードNの電圧を上昇させることができる。
次に、制御信号Clk1がLレベルになって、トランジスター152a、152bがオンするので、容量素子C1の蓄積状態がリセットされる。したがって、このように電荷の転送とリセットとを繰り返す構成によっても、ノードNの電圧を上昇させることができる。
同様に、実施形態等において、スイッチング回路Sw1(Sw2)におけるトランジスター151、152(156、157)をpチャネル型としたが、nチャネル型としても良いし、相補型としても良い。
なお、各トランジスターにおけるソースノードとドレインノードとは、チャネル型や電位関係に応じて適宜入れ替わる場合がある。
次に、実施形態等に係るマイクロ・ディスプレイ10を適用した電子機器について説明する。マイクロ・ディスプレイ10は、画素が小サイズで高精細な表示な用途に向いている。そこで、電子機器として、ヘッドマウント・ディスプレイ(HMD)を例に挙げて説明する。
まず、図17に示されるように、ヘッドマウント・ディスプレイ300は、外観的には、一般的な眼鏡と同様にテンプル310や、ブリッジ320、レンズ301L、301Rを有する。また、ヘッドマウント・ディスプレイ300は、図18に示されるように、ブリッジ320近傍であってレンズ301L、301Rの奥側(図において下側)には、左眼用のマイクロ・ディスプレイ10Lと右眼用のマイクロ・ディスプレイ10Rとが設けられる。
マイクロ・ディスプレイ10Lの画像表示面は、図18において左側となるように配置している。これによってマイクロ・ディスプレイ10Lによる表示画像は、光学レンズ302Lを介して図において9時の方向に出射する。ハーフミラー303Lは、マイクロ・ディスプレイ10Lによる表示画像を6時の方向に反射させる一方で、12時の方向から入射した光を透過させる。
マイクロ・ディスプレイ10Rの画像表示面は、マイクロ・ディスプレイ10Lとは反対の右側となるように配置している。これによってマイクロ・ディスプレイ10Rによる表示画像は、光学レンズ302Rを介して図において3時の方向に出射する。ハーフミラー303Rは、マイクロ・ディスプレイ10Rによる表示画像を6時方向に反射させる一方で、12時の方向から入射した光を透過させる。
また、このヘッドマウント・ディスプレイ300において、視差を伴う両眼画像のうち、左眼用画像をマイクロ・ディスプレイ10Lに表示させ、右眼用画像をマイクロ・ディスプレイ10Rに表示させると、装着者に対し、表示された画像があたかも奥行きや立体感を持つかのように知覚させることができる。
Claims (5)
- データ線と、
第2容量素子と、前記第2容量素子の容量よりも小さい容量を有する第4容量素子と、前記第2容量素子の充電および放電を交互に繰り返す第1スイッチング回路と、前記第4容量素子の充電および放電を交互に繰り返す第3スイッチング回路と、を含み、前記データ線を駆動する駆動回路と、
を備え、
前記駆動回路は、
画素回路に指定される階調のうち、上位ビットに基づいて、前記第2容量素子の充電および放電を制御して、前記データ線に電圧信号を出力した後、前記階調のうち、前記上位ビット以外の下位ビットに基づいて、前記第4容量素子の充電および放電を制御して、前記データ線に電圧信号を出力する、
表示装置。 - 前記駆動回路は、
前記第2容量素子の充電および放電を、前記上位ビットに応じた期間にわたって繰り返し、
前記第4容量素子の充電および放電を、前記下位ビットに応じた期間にわたって繰り返す、
請求項1に記載の表示装置。 - 前記駆動回路は、
前記第2容量素子の充電および放電を、前記上位ビットに応じた回数、繰り返し、
前記第4容量素子の充電および放電を、前記下位ビットに応じた回数、繰り返す、
請求項1に記載の表示装置。 - 前記データ線と前記駆動回路との間に設けられた第1容量素子を備える、
請求項1乃至3のいずれか一項に記載の表示装置。 - 請求項1乃至4のいずれかに記載の表示装置を備える電子機器。
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