JP6828756B2 - 表示装置および電子機器 - Google Patents

Description

本発明は、表示装置および電子機器に関する。

発光素子に有機ＥＬ素子や液晶素子などを用いて画素を表現する表示装置では、画素の階調を指定するデータをＤ／Ａ変換回路によってアナログ信号に変換し、当該アナログ信号を増幅回路で増幅し、データ線を駆動することが一般的である。表示装置には、低消費電力であることが要求されるが、Ｄ／Ａ変換回路やアンプ回路では、回路そのものに定常的に電流が流れるので、消費電力の削減が困難である。
そこで、階調を指定するデータに応じた期間だけ定電流を流すことによってデータ線の電圧を制御する技術が提案されている（例えば特許文献１参照）。

特開２０１８−４７２０号公報

しかしながら、上記技術では、定電流を生成するためのトランジスターの駆動能力が、温度の影響を受けやすいので、データ線の電圧精度が低い、温度の変化を補償するための構成が別途必要となる、という課題があった。

本発明の一態様に係る表示装置は、画素回路と、前記画素回路に接続されたデータ線を駆動する駆動回路と、前記データ線と前記駆動回路との間に設けられた第１容量素子と、を含み、前記駆動回路は、第２容量素子と、前記第２容量素子の充電および放電を交互に繰り返す第１スイッチング回路と、を有し、前記画素回路に指定される階調に基づいて前記充電および前記放電を制御して、前記階調に応じた電圧信号を出力する。

第１実施形態に係る表示装置を示す斜視図である。 表示装置の電気的な構成を示すブロック図である。 表示装置における画素回路の構成を示す図である。 表示装置における階調信号生成回路等の構成を示す図である。 表示装置の動作を示すタイミングチャートである。 タイミングチャートにおける一部拡大図である。 階調信号生成回路等の別構成を示す図である。 表示装置の動作を示すタイミングチャートである。 第２実施形態に係る表示装置の階調信号生成回路等の構成を示す図である。 表示装置の動作を示すタイミングチャートである。 タイミングチャートにおける一部拡大図である。 階調信号生成回路等の別構成を示す図である。 表示装置の動作を示すタイミングチャートである。 第３実施形態に係る表示装置の階調信号生成回路等の構成を示す図である。 表示装置の動作を示すタイミングチャートである。 階調信号生成回路等における別構成を示す図である。 実施形態等に係る表示装置を用いたＨＭＤを示す斜視図である。 ＨＭＤの光学構成を示す図である。

以下、本発明の実施形態に係る表示装置について図面を参照して説明する。

＜第１実施形態＞
図１は、第１実施形態に係る表示装置１を示す斜視図である。
この図に示される表示装置１は、例えばヘッドマウント・ディスプレイに適用されて画像を表示するマイクロ・ディスプレイ１０を含む。マイクロ・ディスプレイ１０は、複数の画素回路や当該画素回路を駆動する周辺回路などが例えばシリコン基板に形成された有機ＥＬ装置であって、画素回路には、発光素子の一例であるＯＬＥＤが含まれる。
なお、ＯＬＥＤは、Organic Light Emitting Diodeの略である。

マイクロ・ディスプレイ１０は、表示部で開口する枠状のケース１２に収納されるとともに、ＦＰＣ基板１４の一端が接続されている。なお、ＦＰＣは、Flexible Printed Circuitsの略である。
ＦＰＣ基板１４の他端には、複数の端子１６が設けられ、図示省略された回路モジュールに接続される。端子１６に接続される回路モジュールは、ＦＰＣ基板１４を介して各種の電位を給電するほか、同期信号とともに映像信号を供給する。

図２は、マイクロ・ディスプレイ１０の電気的な構成を示すブロック図である。
マイクロ・ディスプレイ１０の表示部１００では、ｍ行の走査線１１２が図において左右方向に沿って設けられ、ｎ列のデータ線１１４が図において上下方向に沿って、かつ、各走査線１１２と互いに電気的に絶縁を保つように設けられている。画素回路１１０は、表示部１００において、ｍ行の走査線１１２とｎ列のデータ線１１４との各交差に対応してｍ行ｎ列のマトリクス状に配列している。

ｍ、ｎは、２以上の整数である。走査線１１２および画素回路１１０のマトリクスのうち、行を便宜的に区別するために、図２において上から順に１、２、３、…、ｍ行と呼ぶ場合がある。行を特定せずに一般的に説明する場合には、１≦ｉ≦ｍを満たすｉを用いてｉ行と呼ぶことにする。
同様にデータ線１１４および画素回路１１０のマトリクスの列を便宜的に区別するために、図２において左から順に１、２、３、…、ｎ列と呼ぶ場合がある。また、列を特定せずに一般的に説明する場合には、１≦ｊ≦ｎを満たすｎを用いてｊ列と呼ぶことにする。

なお、実際には例えば同一行の走査線１１２と互いに隣り合う３列のデータ線１１４との交差に対応した３つの画素回路１１０が、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）の画素に対応し、これらの３画素が表示すべきカラー画像の１ドットを表現する。換言すれば、本実施形態は、ＲＧＢの３つの画素回路１１０の発光素子による加法混色によって１ドットのカラーを表現する構成になっている。

表示部１００の周辺には、画素回路１１０を駆動するための周辺回路が設けられる。本実施形態において周辺回路としては、制御回路１３０、走査線駆動回路１４０およびデータ線駆動回路１５が含まれる。
このうち、制御回路１３０は、上位装置から供給される映像信号および同期信号に基づいて、走査線駆動回路１４０の動作を制御するための制御信号Ｃtr_Ｙ、および、データ線駆動回路１５の動作を制御するための制御信号Ｃtr_Ｘをそれぞれ生成する。
なお、上位装置から供給される映像信号は、ｍ行ｎ列の画素回路１１０で表現すべき画素の階調を１フレーム毎に指定する。

走査線駆動回路１４０は、制御信号Ｃtr_Ｙにしたがって行毎に走査信号を生成し、１、２、３、…、ｍ行目の走査線１１２に、走査信号Ｇwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m)を順に供給する。また、走査線駆動回路１４０は、走査信号を行毎に供給するほか、走査信号に同期した各種の制御信号を行毎に供給する。これらの制御信号については、後述するとともに複雑化を避けるために図２においては省略している。

データ線駆動回路１５は、ｎ列のデータ線１１４の各々に対応した階調信号生成回路１５０ａを含む。階調信号生成回路１５０ａとデータ線１１４とに間に容量素子Ｃａが設けられる。詳細には、容量素子Ｃａの一端は、階調信号生成回路１５０ａの出力端に接続され、容量素子Ｃａの他端は、データ線１１４に接続されている。
なお、容量素子Ｃａは第１容量素子の一例である。
また、データ線１１４には、容量素子Ｃｂの一端が接続され、容量素子Ｃｂの他端は一定の電圧、例えば電源の高位側電圧Ｖddに保たれている。なお、容量素子Ｃｂは、特別に設けた容量ではなく、例えばデータ線１１４に寄生する容量を用いてもよい。

階調信号生成回路１５０ａは、ある走査線１１２が選択されたときに、当該走査線１１２と自身に対応するデータ線１１４との交差に対応した画素回路１１０に指定された階調に応じた電圧の階調信号を生成して、容量素子Ｃａの一端に供給する回路である。詳細には、ｊ列目の階調信号生成回路１５０ａは、ｉ行目の走査線１１２が選択されるときに、容量素子Ｃａの一端に、ｉ行ｊ列の画素回路１１０に指定された階調に応じた電圧の階調信号を供給する。
なお、階調信号生成回路１５０ａの詳細については後述する。また、容量素子Ｃａの一端および他端には、それぞれを所定の電圧をセットするための電圧セット回路が設けられるが、図２では複雑化を避けるために省略されている。

図３は、画素回路１１０の回路図である。各画素回路１１０については電気的にみれば互いに同一構成なので、ここでは、ｉ行ｊ列に位置する画素回路１１０で代表して説明する。
図において、ｉ行目の走査線１１２とｊ列目のデータ線１１４との交差に対応して設けられるｉ行ｊ列の画素回路１１０は、ＯＬＥＤ１２０と、ｐチャネル型のトランジスター１２１〜１２５と、容量素子Ｃｓとを含む。
また、ｉ行目の画素回路１１０には、走査信号Ｇwr(i)のほか、制御信号Ｇel(i)、Ｇcmp(i)が、図２に示した走査線駆動回路１４０によって共通に供給される。

ｉ行ｊ列の画素回路１１０のトランジスター１２１にあっては、ゲートノードがトランジスター１２２のドレインノードに接続され、ソースノードが電圧Ｖelの給電線に接続され、ドレインノードがトランジスター１２３のドレインノードおよびトランジスター１２４のソースノードに接続されている。なお、容量素子Ｃｓにあっては、一端がトランジスター１２１のゲートノードに接続され、他端が電圧Ｖelの給電線に接続されている。このため、容量素子Ｃｓは、トランジスター１２１におけるゲート電圧を保持することになる。

ｉ行ｊ列の画素回路１１０のトランジスター１２２にあっては、ゲートノードがｉ行目の走査線１１２に接続され、ソースノードがｊ列目のデータ線１１４に接続されている。ｉ行ｊ列の画素回路１１０におけるトランジスター１２３にあっては、ゲートノードには、制御信号Ｇcmp(i)が供給され、ソースノードがｊ列目のデータ線１１４に接続されている。ｉ行ｊ列の画素回路１１０におけるトランジスター１２４にあっては、ゲートノードには、制御信号Ｇel(i)が供給され、ドレインノードがＯＬＥＤ１２０のアノードおよびトランジスター１２５のドレインノードに接続されている。ｉ行ｊ列の画素回路１１０におけるトランジスター１２５にあっては、ゲートノードには、制御信号Ｇcmp(i)が供給され、ソースノードが電圧Ｖorstの給電線に接続されている。なお、ＯＬＥＤ１２０のカソードは、電源の低位側電圧Ｖssの給電線に接続されている。

図４は、階調信号生成回路１５０ａおよび電圧セット回路を示す回路図である。
本実施形態における階調信号生成回路１５０ａは、容量素子Ｃ１と、スイッチング回路Ｓｗ１と、ｐチャネル型のトランジスター１５３、１５９とを含む。このうち、スイッチング回路Ｓｗ１は、ｐチャネル型のトランジスター１５１、１５２を有する。
なお、スイッチング回路Ｓｗ１は第１スイッチング回路の一例であり、容量素子Ｃ１は第２容量素子の一例である。

スイッチング回路Ｓｗ１において、トランジスター１５１にあっては、ゲートノードに制御信号xＣlk1が供給され、ソースノードが電圧Ｖddの給電線に接続され、ドレインノードが容量素子Ｃ１の一端およびトランジスター１５２のソースノードに接続されている。
トランジスター１５２にあっては、ゲートノードに制御信号Ｃlk1が供給され、ドレインノードが、トランジスター１５３のソースノードおよびトランジスター１５９のソースノードに接続されている。なお、トランジスター１５２のソースノード、トランジスター１５３のドレインノード、および、トランジスター１５９のソースノードの接続点をノードＮと表記している。
トランジスター１５３にあっては、ゲートノードに制御信号Ｒstが供給され、ドレインノードが容量素子Ｃ１の他端および電圧Ｖssの給電線に接続されている。
トランジスター１５９にあっては、ゲートノードに制御信号Ｘpwm(j)が供給され、ドレインノードが容量素子Ｃａの一端に接続されている。すなわち、トランジスター１５９のドレインノードが階調信号生成回路１５０ａの出力端となっている。

電圧セット回路としては、図２では省略されていたｐチャネル型のトランジスター１６１〜１６３が含まれる。
詳細には、トランジスター１６１にあっては、ゲートノードに制御信号Ｘginiが供給され、ソースノードが電圧Ｖddの給電線に接続され、ドレインノードがデータ線１１４、すなわち容量素子Ｃａの他端に接続されている。
また、トランジスター１６２にあっては、ゲートノードに制御信号Ｘgref2が供給され、ソースノードが電圧Ｖref2の給電線に接続され、ドレインノードが容量素子Ｃａの一端に接続されている。
トランジスター１６３にあっては、ゲートノードに制御信号Ｘgref3が供給され、ソースノードが電圧Ｖref3の給電線に接続され、ドレインノードが容量素子Ｃａの一端に接続されている。

なお、電圧Ｖref2、Ｖref3の高低関係は、例えば
（Ｖss＜）Ｖref2＜Ｖref3（＜Ｖdd＜Ｖel）
である。
このため、シリコン基板に形成されるマイクロ・ディスプレイ１０では、特に図示しないが、画素回路１１０のトランジスター１２１〜１２５と、電圧セット回路のトランジスター１６１〜１６３と、階調信号生成回路１５０ａのトランジスター１５１、１５２、１５３、１５９とにおける基板電位は、いずれも電圧Ｖelに設定されている。

制御信号xＣlk1、Ｃlk1、Ｒst、Ｘgini、Ｘgref2、Ｘgref3は、制御回路１３０によって１〜ｎ列目にわたって共通に供給されるが、制御信号Ｘpwm(j)については、制御回路１３０によってｊ列目に対応して供給される。すなわち、特に図示しないが、１〜ｎ列目については、それぞれの列に固有の制御信号Ｘpwm(1)〜Ｘpwm(n)が、制御回路１３０によって供給される。

なお、制御信号xＣlk1、Ｃlk1、Ｒst、Ｘgini、Ｘgref2、Ｘgref3、および、Ｘpwm(1)〜Ｘpwm(n)は、制御信号Ｃtr_Ｘに含まれる。また便宜上、ｊ列目における容量素子Ｃａの一端、すなわち、階調信号生成回路１５０ａの出力端の電圧をＶv(j)と表記する。また、当該容量素子Ｃａの他端、すなわち、ｊ列目のデータ線１１４の電圧をＶd(j)と表記する。

＜動作＞
図５は、本実施形態に係る表示装置１の動作を示すタイミングチャートである。
表示装置１では、１フレーム（Ｆ）の期間にわたって１、２、３、…、ｍ行目という順番で水平走査される。詳細には、図に示されるように、走査信号Ｇwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m)は、走査線駆動回路１４０によって水平走査期間（Ｈ）毎に、順次排他的にＬレベルとなる。本説明において、１フレームとは、１カット（コマ）分の画像をマイクロ・ディスプレイ１０に表示させるのに要する期間をいい、垂直走査周波数が６０Ｈｚであれば、その１周期分の１６．７ミリ秒の期間をいう。
なお、図５において、電圧を示す縦スケールは、各部または各信号にわたって必ずしも揃っていない。

水平走査期間（Ｈ）での動作は、各行にわたって共通である。また、ある水平走査期間（Ｈ）において走査される行の１〜ｎ列目の画素回路１１０の動作についても、制御信号Ｘpwm(j)の波形が異なることがある以外、共通である。
そこで以下については、ｉ行ｊ列の画素回路１１０について着目して説明する。

本実施形態において、ｉ行目の走査線１１２が選択される水平走査期間（Ｈ）では、走査信号Ｇwr(i)がＬレベルになるので、ｉ行ｊ列の画素回路１１０でいえば、トランジスター１２２がオンする。このため、トランジスター１２１のゲートノードは、ｊ列目のデータ線１１４に接続された状態となる。また、当該水平走査期間（Ｈ）では、制御信号Ｇel(i)がＨレベルになるので、ｉ行ｊ列の画素回路１１０でいえば、トランジスター１２４がオフする結果、ＯＬＥＤ１２０に電流が流れず、非点灯状態となる。

図５に示されるように、当該水平走査期間（Ｈ）は、順に、初期化期間（ａ）→補償期間（ｂ）→階調信号生成期間（ｃ）→書込期間（ｄ）に大別することができる。なお、当該水平走査期間（Ｈ）の後は発光期間となる。
そこで、水平走査期間（Ｈ）の各期間、および、発光期間に分けた上で説明する。

＜初期化期間＞
タイミングｔ１からｔ２までの初期化期間（ａ）は、データ線１１４や階調信号生成回路１５０ａを初期状態にリセットする期間である。制御信号Ｒst、Ｃlk1、Ｘgref2、Ｘginiは初期化期間（ａ）の一部でＬレベルになるが、制御信号Ｇcmp(i)、xＣlk1、Ｘpwm(j)、Ｘgref3は初期化期間（ａ）の全域にわたってＨレベルである。
初期化期間（ａ）では、制御信号ＲstがＬレベルになると、トランジスター１５３がオンし、また同時に、制御信号Ｃlk1がＬレベルになるので、トランジスター１５２がオンする。このため、容量素子Ｃ１の両端は、電圧Ｖssの給電線に接続された状態となるので、当該容量素子Ｃ１に蓄積されていた電荷がリセットされる。なお、図５では、特に示されていないが、ノードＮは電圧Ｖssとなる。

また、初期化期間（ａ）では、制御信号ＸginiがＬレベルになるので、トランジスター１６１がオンする結果、データ線１１４の電圧Ｖd(j)は電圧Ｖddにセットされる。また、制御信号Ｘgref2がＬレベルになるので、トランジスター１６３がオンする結果、電圧Ｖv(j)は電圧Ｖref2にセットされる。

＜補償期間＞
タイミングｔ２からｔ３までの補償期間（ｂ）は、画素回路１１０におけるトランジスター１２１の閾値を補償するための期間である。制御信号Ｇcmp(i)、Ｘpwm(j)、Ｘgref(3)は、補償期間（ｂ）の一部でＬレベルになるが、制御信号Ｒst、xＣlk1、Ｃlk1、Ｘgref2、Ｘginiは、補償期間（ｂ）の全域にわたってＨレベルである。

補償期間（ｂ）では、走査信号Ｇwr(i)がＬレベルとなっている状態で制御信号Ｇcmp(i)がＬレベルになる。このため、ｉ行ｊ列の画素回路１１０において、トランジスター１２２がオンしている状態でトランジスター１２３がオンするので、トランジスター１２１は、ゲートノードおよびドレインノードが接続された状態、すなわち、ダイオード接続状態となる。したがって、当該トランジスター１２１においてゲート・ソース間の電圧が当該トランジスター１２１の閾値電圧に収束して、その電圧が容量素子Ｃｓに保持される。

また、ダイオード接続状態では、トランジスター１２１のゲートノードおよびドレインノードが、ｊ列目のデータ線１１４を介して接続されるので、電圧Ｖd(j)は、初期化期間（ａ）の電圧Ｖddからトランジスター１２１のゲート電圧、詳細には、ゲート・ソース間が閾値電圧となるようなゲート電圧まで変化する。電圧Ｖd(j)が変化すると、容量素子Ｃａを介して、電圧Ｖv(j)も変化しようとするが、補償期間（ｂ）では、制御信号Ｘgref3がＬレベルであるので、トランジスター１６３がオンしている結果、電圧Ｖv(j)は電圧Ｖref3に維持される。

なお、補償期間（ｂ）では、制御信号Ｘpwm(j)が制御信号Ｘgref3とともにＬレベルになる。制御信号Ｘpwm(i)がＬレベルになると、トランジスター１５９がオンするので、特に図示しないが、ノードＮは、初期状態（ａ）における電圧Ｖssから、電圧Ｖv(j)と同じ電圧Ｖref3に変化する。
また、補償期間（ｂ）では、制御信号Ｇcmp(i)がＬレベルになるので、ＯＬＥＤ１２０のアノードには、電圧Ｖorstがセットされる。

＜階調信号生成期間＞
タイミングｔ３からｔ４までの階調信号生成期間（ｃ）は、階調信号生成回路１５０ａがｉ行ｊ列の画素回路１１０に指定された階調に応じた電圧の階調信号を生成するための期間である。階調信号生成期間（ｃ）では、制御信号xＣlk1、Ｃlk1が排他的に交互にＬレベルとなる。

詳細には、図６に示されるように、制御信号xＣlk1がＬレベルとなる期間（１）と、制御信号Ｃlk1がＬレベルとなる期間（２）とが、交互に繰り返されるが、期間（１）と期間（２）との間には、両制御信号がＨレベルとなる期間が挟まれて、制御信号xＣlk1、Ｃlk1が同時にＬレベルとならないように配慮されている。なお、階調信号期間（ｃ）が開始するタイミングｔ３からみて、制御信号xＣlk1が先にＬレベルとなる。

また、階調信号生成期間（ｃ）では、制御信号Ｘpwm(j)が、図５に示されるようにタイミングｔ３から、ｉ行ｊ列の画素回路１１０で表現する画素の階調に応じた期間だけＬレベルとなる。詳細には、制御信号Ｘpwm(j)は、ｉ行ｊ列の画素回路１１０のＯＬＥＤ１２０を暗くするほどに、Ｌレベルとなる期間が長くなる。
例えば制御信号Ｘpwm(j)は、最も画素を暗くする場合、実線で示されるように、補償期間（ｂ）のほぼ全域の期間Ｔdr_BにわたってＬレベルとなる。制御信号Ｘpwm(j)は、画素を相対的に明るくする場合、破線で示されるように、期間Ｔdr_Bよりも短い期間Ｔdr_AにわたってＬレベルとなる。
なお、制御信号Ｇcmp(i)、Ｒst、Ｘgref2、Ｘgref3、Ｘginiは、階調信号生成期間（ｃ）の全域にわたってＨレベルに維持される。

制御信号Ｃlk1がＨレベルの状態で、制御信号xＣlk1がＬレベルになる期間（１）では、トランジスター１５１がオンし、トランジスター１５２がオフする。このため、容量素子Ｃ１の一端が電圧Ｖddの給電線に接続されるので、容量素子Ｃ１には、その容量および電圧（Ｖdd−Ｖss）に応じた電荷が蓄積される。なお、ここでいう電荷の蓄積は、容量素子Ｃ１への充電である。
制御信号Ｃlk1がＬレベルに、制御信号xＣlk1がＨレベルになる期間（２）では、トランジスター１５１がオフし、トランジスター１５２がオンするので、ノードＮには、容量素子Ｃ１に蓄積された電荷が転送される。このため、ノードＮは、補償期間（ｂ）における電圧Ｖref3から上昇する。なお、ここでいう電荷の転送は、容量素子Ｃ１からの放電である。

再び、制御信号Ｃlk1がＨレベルに、制御信号xＣlk1がＬレベルになる期間（１）では、容量素子Ｃ１に電荷が蓄積される。この後、制御信号Ｃlk1がＬレベルに、制御信号xＣlk1がＨレベルになる期間（２）では、ノードＮには、容量素子Ｃ１に蓄積された電荷が再び転送されるので、ノードＮの電圧が上昇する。
以降、期間（１）での容量素子Ｃ１への電荷と、期間（２）での蓄積電荷のノードＮへの転送とが、交互に繰り返されるので、ノードＮの電圧が上昇し続ける。
なお、図５では、階調信号生成期間（ｃ）において電圧Ｖv(j)が直線状に上昇しているが、電圧Ｖv(j)は、容量素子Ｃ１への電荷の蓄積および転送の繰り返しによって上昇するので、電圧波形は、厳密に言えば、階段状に上昇する。ただし、実際には制御信号xＣlk1、Ｃlk1の周波数が十分に高く設定されるので、電圧Ｖv(j)が直線状に上昇する、と言って差し支えない。

階調信号生成期間（ｃ）では、制御信号Ｘpwm(j)がＬレベルであれば、トランジスター１５９がオンしているので、ノードＮの電圧、イコール電圧Ｖv(j)となる。電圧Ｖv(j)の変化（上昇）は、容量素子Ｃａを介して、ｊ列目のデータ線１１４等に伝達する。このため、電圧Ｖd(j)は、電圧Ｖv(j)の変化分が容量素子Ｃａ、ＣｂおよびＣｓの容量比に応じて圧縮されて、上昇することになる。すなわち、ｊ列目のデータ線１１４の電圧Ｖd(j)についても、制御信号Ｘpwm(j)がＬレベルである限り、電圧Ｖv(j)よりも小さい傾きで、上昇することになる。

階調信号生成期間（ｃ）で制御信号Ｘpwm(j)がＨレベルに反転すると、トランジスター１５９がオンからオフに切り替わるので、電圧Ｖv(j)、Ｖd(j)の上昇が停止する。
このため、ｉ行目の走査線１１２が選択される水平走査期間（Ｈ）では、制御信号Ｘpwm(j)がＨレベルに反転する直前における電圧Ｖd(j)が、最終的にｉ行ｊ列の画素回路１１０におけるトランジスター１２１のゲートノードに書き込まれて、容量素子Ｃｓによって保持される。

ここで、階調信号生成期間（ｃ）において制御信号Ｘpwm(j)がＨレベルに反転したときに、トランジスター１２１のゲートノードに保持される電圧は、補償期間（ｂ）における当該トランジスター１２１の閾値電圧となるようなゲート電圧に、制御信号Ｘpwm(j)がＬレベルの期間にわたって上昇した電圧を上乗せした電圧である。ｉ行目の走査線１１２の水平走査期間（Ｈ）において制御信号Ｘpwm(j)がＬレベルの期間は、ｉ行ｊ列の画素回路１１０で表現される階調に応じた長さである。

また、本実施形態では、階調信号生成期間（ｃ）では、制御信号Ｘpwm(j)がＨレベルになっても、制御信号xＣlk1、Ｃlk1が排他的に交互にＬレベルとなる状態は継続しているので、ノードＮの電圧は上昇し続ける。ただし、制御信号Ｘpwm(j)がＨレベルになれば、トランジスター１５９がオフするので、ノードＮの電圧上昇は、電圧Ｖv(j)、Ｖd(j)に影響を与えない。
例えば、ＯＬＥＤ１２０を比較的明るく発光させるために、期間Ｔdr_Aの経過後に、図５の破線で示されるように制御信号Ｘpwm(j)がＨレベルに反転すると、電圧Ｖv(j)、Ｖd(j)の上昇は停止し、以降は、制御信号Ｘpwm(j)がＨレベルに反転する直前における電圧に維持される。
また例えば、ＯＬＥＤ１２０を最も暗くするために、期間Ｔdr_Bの経過後に、図５の実線で示されるように制御信号Ｘpwm(j)がＨレベルに反転すると、電圧Ｖv(j)、Ｖd(j)の上昇は停止し、以降は、制御信号Ｘpwm(j)がＨレベルに反転する直前における電圧に維持される。

なお、本実施形態では、階調信号生成期間（ｃ）において制御信号Ｘpwm(j)が例えば期間Ｔdr_Aの期間だけＬレベルになった後、Ｈレベルに反転した後においても、制御信号xＣlk1、Ｃlk1が交互にＬレベルに切り替えられるので、ノードＮの電圧は上昇し続ける。
ただし、階調信号生成回路１５０ａから出力される電圧信号、すなわち、階調に応じたは、制御信号Ｘpwm(j)がＨレベルに反転した時点で確定するので、当該電圧信号については、容量素子Ｃ１への充電および転送が、階調に応じた期間にわたって繰り返されることによって生成される、ということができる。

＜書込期間＞
タイミングｔ４から水平走査期間（Ｈ）の終了タイミングまでの書込期間（ｄ）は、階調信号生成回路１５０ａで生成された電圧を、データ線１１４の電圧Ｖd(j)を、画素回路１１０におけるトランジスター１２１のゲートノードに書き込むための期間である。ただし、制御信号Ｘpwm(j)がＨレベルとなった時点で、電圧Ｖd(j)は、階調に応じた電圧に確定し、トランジスター１２１のゲートノードに到達しているので、書込期間（ｄ）は、電圧Ｖd(j)をトランジスター１２１のゲートノードに、より十分に書き込むための延長期間という性質を有する。

＜発光期間＞
書込期間（ｄ）の終了後、発光期間となる。すなわちｉ行目の走査線１１２が選択される水平走査期間（Ｈ）の終了後、発光期間に至ると、制御信号Ｇel(i)がＬレベルに反転して、トランジスター１２４がオンするので、ＯＬＥＤ１２０には、容量素子Ｃｓによって保持された電圧に応じた電流が流れる。このため、当該ＯＬＥＤ１２０は、当該電流に応じた明るさで発光することになる。
なお、図５は、ｉ行目の走査線１１２が選択される水平走査期間（Ｈ）を除く期間の全域を発光期間としている例であるが、水平走査期間（Ｈ）を除く期間の一部について発光期間としても良い。

ｉ行ｊ列の画素回路１１０において、発光期間におけるトランジスター１２１のゲート電圧は、上述したように、トランジスター１２１のゲート・ソース間が閾値電圧となるような電圧に、ｉ行ｊ列の画素回路１１０で表現される階調に応じた期間だけ上昇させた電圧である。
このため、本実施形態では、ｍ行ｎ列のすべての画素回路１１０にわたってトランジスター１２１の閾値電圧が補償された状態で、ＯＬＥＤ１２０に階調に応じた電流が流れるので、明るさのばらつきが小さくなる結果、高品位な表示が可能となる。

制御信号xＣlk1がＬレベルとなる期間（１）と、制御信号Ｃlk1がＬレベルとなる期間（２）との間には、両制御信号がＨレベルとなる期間が挟まれているが、これは、制御信号xＣlk1、Ｃlk1の一方が他方に対してなんらかの理由によって遅延した場合でも、同時にＬレベルとならないようにするための措置である。より詳細には、制御信号xＣlk1、Ｃlk1が同時にＬレベルになると、ノードＮが電圧Ｖddの給電線に接続された状態となるので、ノードＮの電圧を、容量素子Ｃ１における電荷の蓄積および電荷の転送の繰り返し回数に応じて上昇させることができなくなってしまう。これを回避するために、期間（１）と期間（２）との間には、両制御信号がＨレベルとなる期間が挿入されている。

背景技術で述べた技術、詳細には、トランジスターによって生成した定電流を流すことで、容量素子Ｃａの一端もしくは、当該容量素子を介したデータ線の電圧を変化させる技術（例えば特許文献１参照）では、定電流を生成するためのトランジスターの駆動能力が、温度が高くなるにつれて低下するので、温度の影響を受けやすい。このため、上記技術では、温度を検出するための温度センサーを別途設けるとともに、検出された温度に応じて、定電流となるように、トランジスターのゲート電圧を制御する必要がある。
これに対して、本実施形態に係る表示装置１の階調信号生成回路１５０ａでは、容量素子Ｃ１における電荷の蓄積および転送がトランジスター１５１、１５２における排他的なオンの繰り返しによって実行されるので、温度の影響を受けにくい。このため、階調信号生成回路１５０ａでは、データ線１１４への電圧Ｖd(j)の精度が向上するだけでなく、温度センサーや、当該温度センサーの検出結果を処理するための回路を不要することができる。
したがって、本実施形態では、高品位な表示を、より簡易な構成によって実現可能となる。

なお、本実施形態において、データ線１１４の電圧Ｖd(j)の振幅を、電圧Ｖv(j)の振幅よりも圧縮する理由は、いわゆるクロストークを低減するためや、形成される画素回路１１０のピッチが狭く、電圧Ｖd(j)の僅かな変化でＯＬＥＤ１２０に流れる電流が大きく左右されるため等である。したがって、クロストークを低減する必要性が低い場合や、電圧Ｖd(j)の僅かな変化でＯＬＥＤ１２０に流れる電流が大きく左右されない場合等であれば、データ線１１４の電圧Ｖd(j)の振幅を、電圧Ｖv(j)の振幅よりも圧縮しない構成であっても良い。圧縮しない構成であっても、温度の影響を受けにくいことに変わりはないので、高品位な表示を、より簡易な構成によって実現することができる。

第１実施形態では、階調信号生成期間（ｃ）にわたって制御信号xＣlk1、Ｃlk1を交互にＬレベルに切り替えるとともに、階調に応じた期間だけ制御信号Ｘpwm(j)をＬレベルとして、ノードＮを階調に応じた電圧とした。これに限られず、例えば、制御信号Ｘpwm(j)がＬレベルとなる期間だけ制御信号xＣlk1、Ｃlk1を交互にＬレベルとして良い。すなわち、階調に応じた回数だけ、制御信号xＣlk1、Ｃlk1を交互にＬレベルに切り替える構成としても良い。

また、第１実施形態では、階調信号生成回路１５０ａにトランジスター１５３を含んでいたが、トランジスター１５３はなくても良い。

図７は、図４のトランジスター１５３を含まない階調信号生成回路１５０ｂの構成を示す図であり、図８は、その動作を説明するためのタイミングチャートである。
図７に示されるように、トランジスター１５２のドレインノードがノードＮとなっている。図８に示されるように、階調信号生成期間（ｃ）において、制御信号xＣlk1、Ｃlk1のうち、先に制御信号xＣlk1がＬレベルになるのであれば、電圧（Ｖdd−Ｖss）および容量素子Ｃ１の容量に応じた電荷が当該容量素子Ｃ１に蓄積されるので、直前の電荷蓄積状態に影響されない。このため、初期化期間（ａ）において容量素子Ｃ１の蓄積状態を必ずしもリセットする必要がない、ということができる。
このように階調信号生成回路１５０ｂによれば、トランジスター１５３を含まないので、構成の簡易化を図ることができる。

＜第２実施形態＞
上述した第１実施形態では、制御信号xＣlk1がＬレベルとなる期間（１）では、容量素子Ｃ１に電荷が蓄積され、制御信号Ｃlk1がＬレベルとなる期間（２）では、容量素子Ｃ１から電荷が転送される。逆に言えば、期間（１）では容量素子Ｃ１から電荷が転送されず、期間（２）では容量素子Ｃ１に電荷が蓄積されないので、ノードＮの電圧を変化させることについて低効率といえる。
そこで、この点を改良した第２実施形態について説明する。なお、第２実施形態に係る表示装置１は、第１実施形態とは、階調信号生成回路のみが相違する。このため、第２実施形態については、階調信号生成回路を中心に説明する。

図９は、第２実施形態における階調信号生成回路１５０ｃ等を示す回路図である。図９に示されるように階調信号生成回路１５０ｃは、図４に示される階調信号生成回路１５０ａに、容量素子Ｃ２と、スイッチング回路Ｓｗ２と、ｐチャネル型のトランジスター１５８とを追加した構成となっている。
なお、スイッチング回路Ｓｗ２は第２スイッチング回路の一例であり、容量素子Ｃ２は第３容量素子の一例である。

スイッチング回路Ｓｗ２において、トランジスター１５６にあっては、ゲートノードに制御信号xＣlk2が供給され、ソースノードが電圧Ｖddの給電線に接続され、ドレインノードが容量素子Ｃ２の一端およびトランジスター１５７のソースノードに接続されている。
トランジスター１５７にあっては、ゲートノードに制御信号Ｃlk2が供給され、ドレインノードが、ノードＮに接続されている。
トランジスター１５８にあっては、ゲートノードに制御信号Ｒstが供給され、ドレインノードが容量素子Ｃ２の他端および電圧Ｖssの給電線に接続され、ソースノードがノードＮに接続されている。

図１０は、第２実施形態に係る表示装置１の動作を示すタイミングチャートである。第２実施形態において、第１実施形態と異なるのは、水平走査期間（Ｈ）における階調信号期間（ｃ）の動作である。
第２実施形態において、制御信号xＣlk1、Ｃlk1については、第１実施形態と同波形である。制御信号xＣlk2については、制御信号Ｃlk1と同波形であり、制御信号Ｃlk2については、制御信号Ｃlk1と原則的に同波形であるが、例外的に階調信号期間（ｃ）が開始するタイミングｔ３からみて、制御信号xＣlk1が先にＬレベルとなる期間では、Ｈレベルに維持される。

詳細には、図１１に示されるように、制御信号xＣlk1がＬレベルとなる期間（１）と、制御信号Ｃlk1がＬレベルとなる期間（２）とが、交互に繰り返され、制御信号xＣlk2がＬレベルとなる期間（３）と、制御信号Ｃlk2がＬレベルとなる期間（４）とが、交互に繰り返される。
このうち、期間（３）は期間（２）と同じであり、期間（３）は期間（１）と同じであるが、制御信号Ｃlk2は、タイミングｔ３からみて先に制御信号xＣlk1がＬレベルとなる期間（１）では、Ｈレベルに維持される。
なお、期間（１）と期間（２）との間には、制御信号xＣlk1、Ｃlk1がともにＨレベルとなる期間が挟まれているのと同様に、期間（３）と期間（４）との間には、制御信号xＣlk2、Ｃlk2がともにＨレベルとなる期間が挟まれている。

タイミングｔ３の後、制御信号Ｃlk1、xＣlk2、Ｃlk2がＨレベルの状態で、制御信号xＣlk1がＬレベルになる期間（１）では、トランジスター１５１がオンし、トランジスター１５２がオフするので、容量素子Ｃ１には、その容量および電圧（Ｖdd−Ｖss）に応じた電荷が蓄積される。
制御信号Ｃlk1がＬレベルに、制御信号xＣlk1がＨレベルになる期間（２）では、トランジスター１５１がオフし、トランジスター１５２がオンするので、ノードＮには、容量素子Ｃ１に蓄積された電荷が転送される。期間（２）は、制御信号xＣlk2がＬレベルに、制御信号Ｃlk2がＨレベルになる期間（３）でもあるので、トランジスター１５６がオンし、トランジスター１５７がオフするので、容量素子Ｃ２には、その容量および電圧（Ｖdd−Ｖss）に応じた電荷が蓄積される。

再び、制御信号Ｃlk1がＨレベルに、制御信号xＣlk1がＬレベルになる期間（１）では、容量素子Ｃ１に電荷が蓄積される。再度の期間（１）は、期間（４）でもあるので、トランジスター１５６がオフし、トランジスター１５７がオンするので、ノードＮには、容量素子Ｃ２に蓄積された電荷が転送される。

以降、期間（２）および（３）と、期間（１）および（４）と、が交互に繰り返される。このように、第２実施形態では、容量素子Ｃ１またはＣ２の一方に電荷が蓄積される場合には、容量素子Ｃ１またはＣ２の他方から電荷が転送されるので、時間軸にみると、電荷の蓄積と転送とが並行して実行される。このため、第２実施形態によれば、ノードＮにおける電圧生成の効率を高めることが可能となる。

なお、図１０において、階調信号生成期間（ｃ）の電圧Ｖv(j)の上昇変化率、すなわち傾きは、図５の傾きと便宜的に同じとして表現されているが、図９の容量素子Ｃ１、Ｃ２の容量が、図４の容量素子Ｃ１の容量と同じであれば、実際には約２倍となる。
あるいは、図９の容量素子Ｃ１、Ｃ２の容量が、図４の容量素子Ｃ１の容量の半分であっても、図１０において階調信号生成期間（ｃ）の電圧Ｖv(j)の傾きを、図５の傾きと同等することができる。

第２実施形態においても、階調信号生成回路１５０ｃにトランジスター１５３、１５８を含んでいたが、トランジスター１５３、１５８はなくても良い。

図１２は、図９のトランジスター１５３、１５８を含まない階調信号生成回路１５０ｄの構成を示す図であり、図１３は、その動作を説明するためのタイミングチャートである。
図１２に示されるように、トランジスター１５２、１５７の共通ドレインノードがノードＮとなっている。図１３に示されるように、階調信号生成期間（ｃ）において、制御信号xＣlk1、Ｃlk1のうち、先に制御信号xＣlk1がＬレベルになるのであれば、電圧（Ｖdd−Ｖss）および容量素子Ｃ１の容量に応じた電荷が当該容量素子Ｃ１に蓄積され、同様に、制御信号xＣlk2、Ｃlk2のうち、先に制御信号xＣlk2がＬレベルになるのであれば、電圧（Ｖdd−Ｖss）および容量素子Ｃ２の容量に応じた電荷が当該容量素子Ｃ２に蓄積されるので、直前の電荷蓄積状態に影響されない。このため、初期化期間（ａ）において容量素子Ｃ１、Ｃ２の蓄積状態を必ずしもリセットする必要がない、ということができる。
このように階調信号生成回路１５０ｄによれば、トランジスター１５３、１５８を含まないので、構成の簡易化を図ることができる。

＜第３実施形態＞
上述した第１実施形態および第２実施形態では、電圧Ｖv(j)の上昇する際の傾きが一定であるので、データ線１１４の電圧Ｖd(j)を高精度で印加することができないという懸念がある。そこで、この点を改良した第３実施形態について説明する。
なお、第３実施形態に係る表示装置１は、第１実施形態とは、階調信号生成回路のみが相違する。このため、第３実施形態についても、階調信号生成回路を中心に説明する。

図１４は、第３実施形態における階調信号生成回路１５０ｅ等を示す回路図であり、図１５は、その動作を説明するためのタイミングチャートである。
図１４に示されるように階調信号生成回路１５０ｅは、図７に示される階調信号生成回路１５０ｂに、容量素子Ｃ３と、スイッチング回路Ｓｗ３と、ｐチャネル型のトランジスター１５９＿３とを追加した構成となっている。
なお、スイッチング回路Ｓｗ３は第３スイッチング回路の一例であり、容量素子Ｃ３は第４容量素子の一例である。また、図７におけるトランジスター１５９については、図１４においては便宜的に符号を１５９＿１に変更し、当該トランジスター１５９のゲートノードに供給される制御信号をＸpwm1(j)と表記している。

スイッチング回路Ｓｗ３は、ｐチャネル型のトランジスター１５６ｃ、１５７ｃを有する。スイッチング回路Ｓｗ３において、トランジスター１５６ｃにあっては、ゲートノードに制御信号xＣlk3が供給され、ソースノードが電圧Ｖddの給電線に接続され、ドレインノードが容量素子Ｃ３の一端およびトランジスター１５７ｃのソースノードに接続されている。
トランジスター１５７ｃにあっては、ゲートノードに制御信号Ｃlk3が供給され、ドレインノードが、トランジスター１５９＿３のソースノードに接続されている。
トランジスター１５９＿３のゲートノードには、制御信号Ｘpwm3(j)が供給される。なお、トランジスター１５９＿１のドレインノードおよびトランジスター１５９＿３のドレインノードは、容量素子Ｃａの一端に接続されている。

また、容量素子Ｃ３の他端は、電圧Ｖssの給電線に接続されている。また、容量素子Ｃ３の容量は、容量素子Ｃ１の容量よりも小さい。便宜的に、トランジスター１５２のドレインノードをノードＮ１と表記し、トランジスター１５７ｃのドレインノードをノードＮ３と表記する。

第３実施形態において、制御信号Ｘpwm1(j)、Ｘpwm3(j)については、制御回路１３０によってｊ列目に対応して供給される。すなわち、特に図示しないが、１〜ｎ列目については、それぞれの列に固有の制御信号Ｘpwm1(1)〜Ｘpwm1(n)、Ｘpwm3(1)〜Ｘpwm3(n)が、制御回路１３０によって生成される。
ここで、ｊ列目でいえば階調信号生成期間（ｃ）における最終的な電圧Ｖv(j)のうち、粗調整するための制御信号がＸpwm1(j)であり、微調整するための制御信号がＸpwm3(j)である。例えば階調が例えば８ビット（２５６階調）で指定される場合、具体的には、８ビットを十進表記したときに「０」で表されるときに最も暗い状態が指定され、「２５５」で表されるときに最も明るい状態が指定される場合を例にとって説明する。
制御信号Ｘpwm1(j)については、図１５に示されるようにタイミングｔ３から階調信号生成期間（ｃ）の途中のタイミングｔ３１までの期間のうち、タイミングｔ３を始点として例えば上位４ビットで明るい階調が指定されるほどにＬレベルとなる期間が短くなる。なお、図１５において実線の期間Ｔdr_Bは、制御信号Ｘpwm1(j)がＬレベルとなる最大期間を示し、破線の期間Ｔdr_Aは、制御信号Ｘpwm1(j)がそれよりも短い期間においてＬレベルとなる例である。
また、制御信号Ｘpwm3(j)については、タイミングｔ３１からタイミングｔ４までの期間のうち、タイミングｔ３１を始点として例えば下位４ビットで明るい階調が指定されるほどにＬレベルとなる期間が短くなる。なお、図１５において実線の期間Ｔdr_Dは、制御信号Ｘpwm3(j)がＬレベルとなる最大期間を示し、破線の期間Ｔdr_Cは、制御信号Ｘpwm3(j)がそれよりも短い期間においてＬレベルとなる例である。

制御信号xＣlk1、Ｃlk1は、第３実施形態では、階調信号生成期間（ｃ）のうち、タイミングｔ３からタイミングｔ３１までの期間において先に制御信号xＣlk1がＬレベルとなった後、交互にＬレベルとなる。また、制御信号xＣlk3、Ｃlk3は、階調信号生成期間（ｃ）のうち、タイミングｔ３１からタイミングｔ４までの期間において先に制御信号xＣlk3がＬレベルとなった後、交互にＬレベルとなる。
なお、制御信号xＣlk1、Ｃlk1が同時にＬレベルとならない点、および、制御信号xＣlk3、Ｃlk3が同時にＬレベルとならない点については、第１実施形態等と同様である。

第３実施形態では、階調信号生成期間（ｃ）のうち、タイミングｔ３からタイミングｔ３１までの期間では、容量が大きい容量素子Ｃ１の電荷の蓄積および転送によってノードＮ１の電圧が上昇する際の傾きが相対的に大きくなる。一方、タイミングｔ３１からタイミングｔ４までの期間では、容量が小さい容量素子Ｃ３の電荷の蓄積および転送によってノードＮ３の電圧が上昇する際の傾きが相対的に小さくなる。

このため、第３実施形態では、制御信号Ｘpwm1(j)のＬレベルの期間の分だけ電圧Ｖv(j)が相対的に大きく上昇し、タイミングｔ３１からタイミングｔ４までの期間において、制御信号Ｘpwm3(j)のＬレベルの期間の分だけ電圧Ｖv(j)が相対的に小さく上昇する。したがって、第３実施形態によれば、電圧Ｖv(j)が、制御信号Ｘpwm1(j)で粗調整され、制御信号Ｘpwm3(j)で微調整されるので、容量素子Ｃａを介して伝達されるデータ線１１４の電圧Ｖd(j)の精度を高めることができる。

＜応用・変形例＞
上述した第１実施形態、第２実施形態および第３実施形態（以下、実施形態等と称する）については、例えば以下のような応用または変形が可能である。また、次に述べる応用・変形の態様は、任意に選択された一または複数を適宜に組み合わせることもできる。

実施形態等では、例えば容量素子Ｃ１の一端を電圧Ｖddの給電線に接続することによって充電する動作と、容量素子Ｃ１の一端を上記給電線から切り離した上で、容量素子Ｃ１の他端をノードＮに接続することによって電荷をノードＮに転送する動作とを繰り返して、ノードＮの電圧を上昇させる構成であった。
この構成以外でも、種々の構成によって、ノードＮの電圧を上昇させることができる。

図１６は、ノードＮの電圧上昇させるための別構成を採用した階調信号生成回路１５０ｆを示す図である。この図に示される構成は、スイッチング回路Ｓｗａがトランジスター１５１ａ、１５１ｂ、１５２ａおよび１５２ｂを含む例である。この例によれば、初期化期間（ａ）において制御信号Ｃlk1のＬレベルによって容量素子Ｃａの電荷蓄積状態がリセットされる。なお、ここでいうリセットは、容量素子Ｃ１への放電である。

この後、階調信号生成期間（ｄ）において、制御信号xＣlk1がＬレベルとなって、トランジスター１５１ａ、１５１ｂがオンするので、ノードＮに容量素子Ｃ１を介して電荷が転送される。なお、ここでいう電荷の転送は、容量素子Ｃ１への充電である。
次に、制御信号Ｃlk1がＬレベルになって、トランジスター１５２ａ、１５２ｂがオンするので、容量素子Ｃ１の蓄積状態がリセットされる。したがって、このように電荷の転送とリセットとを繰り返す構成によっても、ノードＮの電圧を上昇させることができる。

なお、このような別構成において、特に図示しないが、図１６に示された構成を２組用意して、第２実施形態のように、一方の組で電荷の転送を実行している場合に、他方の組で容量素子の蓄積状態をリセットする構成としても良い。また、第３実施形態のように、容量の異なる２つの容量素子を用いて、容量の大きい容量素子を用いて電圧上昇させる速度を速め、容量の小さい容量素子を用いて上昇させる電圧の精度を高める構成としても良い。

実施形態等では、画素回路１１０におけるトランジスター１２１〜１２５をｐチャネル型としたが、ｎチャネル型としても良いし、ｐチャネル型とｎチャネル型とを組み合わせた相補型としても良い。また、画素回路１１０を構成するトランジスターの数や接続関係を変更しても良い。
同様に、実施形態等において、スイッチング回路Ｓｗ１（Ｓｗ２）におけるトランジスター１５１、１５２（１５６、１５７）をｐチャネル型としたが、ｎチャネル型としても良いし、相補型としても良い。
なお、各トランジスターにおけるソースノードとドレインノードとは、チャネル型や電位関係に応じて適宜入れ替わる場合がある。

また、１ドットをカラー表示する場合に、ＲＧＢに加えて別の１色または複数色を加えても良い。例えば再現可能な色域を拡大するためにイエロー（Ｙ）を加えた４色によって１ドットを構成しても良いし、輝度を向上させるためにホワイト（Ｗ）を加えた４色によって１ドットを構成しても良い。

マイクロ・ディスプレイ１０のトランジスター等をシリコン基板ではなくて、他の半導体基板に形成しても良いし、ガラス基板に形成しても良い。実施形態等では、表示素子として発光素子であるＯＬＥＤを例示したが、例えば無機発光ダイオードやＬＥＤ（Light Emitting Diode）であっても良い。

＜電子機器＞
次に、実施形態等に係るマイクロ・ディスプレイ１０を適用した電子機器について説明する。マイクロ・ディスプレイ１０は、画素が小サイズで高精細な表示な用途に向いている。そこで、電子機器として、ヘッドマウント・ディスプレイ（ＨＭＤ）を例に挙げて説明する。

図１７は、ヘッドマウント・ディスプレイの外観を示す図であり、図１８は、その光学的な構成を示す図である。
まず、図１７に示されるように、ヘッドマウント・ディスプレイ３００は、外観的には、一般的な眼鏡と同様にテンプル３１０や、ブリッジ３２０、レンズ３０１Ｌ、３０１Ｒを有する。また、ヘッドマウント・ディスプレイ３００は、図１８に示されるように、ブリッジ３２０近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左眼用のマイクロ・ディスプレイ１０Ｌと右眼用のマイクロ・ディスプレイ１０Ｒとが設けられる。
マイクロ・ディスプレイ１０Ｌの画像表示面は、図１８において左側となるように配置している。これによってマイクロ・ディスプレイ１０Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において９時の方向に出射する。ハーフミラー３０３Ｌは、マイクロ・ディスプレイ１０Ｌによる表示画像を６時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。
マイクロ・ディスプレイ１０Ｒの画像表示面は、マイクロ・ディスプレイ１０Ｌとは反対の右側となるように配置している。これによってマイクロ・ディスプレイ１０Ｒによる表示画像は、光学レンズ３０２Ｒを介して図において３時の方向に出射する。ハーフミラー３０３Ｒは、マイクロ・ディスプレイ１０Ｒによる表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。

この構成において、ヘッドマウント・ディスプレイ３００の装着者は、マイクロ・ディスプレイ１０Ｌ、１０Ｒによる表示画像を、外の様子と重ね合わせたシースルー状態で観察することができる。
また、このヘッドマウント・ディスプレイ３００において、視差を伴う両眼画像のうち、左眼用画像をマイクロ・ディスプレイ１０Ｌに表示させ、右眼用画像をマイクロ・ディスプレイ１０Ｒに表示させると、装着者に対し、表示された画像があたかも奥行きや立体感を持つかのように知覚させることができる。

なお、マイクロ・ディスプレイ１０については、ヘッドマウント・ディスプレイ３００のほかにも、ビデオカメラやレンズ交換式のデジタルカメラなどにおける電子式ビューファインダーにも適用可能である。

１０…マイクロ・ディスプレイ１０、１５…データ線駆動回路、１００…表示部、１１０…画素回路、１１２…走査線、１１４…データ線、１２０…ＯＬＥＤ、１２１〜１２５…トランジスター、１５１、１５２、１５６、１５７、１５９…トランジスター、３００…ヘッドマウント・ディスプレイ、Ｃ１、Ｃ２、Ｃａ、Ｃｂ、Ｃｓ…容量素子、Ｓｗ１、Ｓｗ２、Ｓｗ３、Ｓｗａ…スイッチング回路。

Claims (5)

1. データ線と、
   第２容量素子と、前記第２容量素子の容量よりも小さい容量を有する第４容量素子と、前記第２容量素子の充電および放電を交互に繰り返す第１スイッチング回路と、前記第４容量素子の充電および放電を交互に繰り返す第３スイッチング回路と、を含み、前記データ線を駆動する駆動回路と、
   を備え、
   前記駆動回路は、
   画素回路に指定される階調のうち、上位ビットに基づいて、前記第２容量素子の充電および放電を制御して、前記データ線に電圧信号を出力した後、前記階調のうち、前記上位ビット以外の下位ビットに基づいて、前記第４容量素子の充電および放電を制御して、前記データ線に電圧信号を出力する、
   表示装置。
2. 前記駆動回路は、
   前記第２容量素子の充電および放電を、前記上位ビットに応じた期間にわたって繰り返し、
   前記第４容量素子の充電および放電を、前記下位ビットに応じた期間にわたって繰り返す、
   請求項１に記載の表示装置。
3. 前記駆動回路は、
   前記第２容量素子の充電および放電を、前記上位ビットに応じた回数、繰り返し、
   前記第４容量素子の充電および放電を、前記下位ビットに応じた回数、繰り返す、
   請求項１に記載の表示装置。
4. 前記データ線と前記駆動回路との間に設けられた第１容量素子を備える、
   請求項１乃至３のいずれか一項に記載の表示装置。
5. 請求項１乃至４のいずれかに記載の表示装置を備える電子機器。
   

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