JP2015152775A - 電気光学装置および電子機器 - Google Patents
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Abstract
【課題】発光ばらつきが生じる問題を回避し、発光ムラのない良好な映像表示を得ることができる電気光学装置および電子機器を提供することを目的とする。
【解決手段】電気光学装置は、階調電圧供給回路と、基準電圧供給回路と、発光素子と、階調電圧と基準電圧との差分に応じた電流を発光素子に供給する駆動トランジスターと、駆動トランジスターのゲートノードの電位を補償する特性補償部と、電圧制御回路と、を備える。電圧制御回路は、階調電圧供給回路と基準電圧供給回路とを同一の電源電圧で動作させる。
【選択図】図１
【解決手段】電気光学装置は、階調電圧供給回路と、基準電圧供給回路と、発光素子と、階調電圧と基準電圧との差分に応じた電流を発光素子に供給する駆動トランジスターと、駆動トランジスターのゲートノードの電位を補償する特性補償部と、電圧制御回路と、を備える。電圧制御回路は、階調電圧供給回路と基準電圧供給回路とを同一の電源電圧で動作させる。
【選択図】図１
Description
本発明は、電気光学装置および電子機器に関する。
近年、有機発光ダイオード（Organic Light Emitting Diode、以下「ＯＬＥＤ」という）素子などの発光素子を用いた電気光学装置が各種提案されている。この電気光学装置では、走査線とデータ線との交差に対応して、上記発光素子やトランジスターなどを含む画素回路が、表示すべき画像の画素に対応して設けられる構成が一般的である。このような構成において、画素の階調レベルに応じた電位のデータ信号が当該トランジスターのゲートに印加されると、当該トランジスターは、ゲート・ソース間の電圧に応じた電流を発光素子に供給する。これにより、当該発光素子は、階調レベルに応じた輝度で発光する。このとき、トランジスターの閾値電圧などの特性が画素回路毎にばらついていると、表示画面の一様性を損なうような表示ムラが発生する。このため、トランジスターの特性を補償する技術が提案されている（例えば特許文献１参照）。
詳細は後述するが、トランジスターの特性を補償するとは、発光期間において、画素回路を構成する駆動トランジスターのゲートとソースとの間の電圧ＶｇｓをＶｅｌ−Ｖｔｈ＋（Ｖｒｅｆ−Ｖｄ）として、この値に応じた駆動電流をＯＬＥＤに供給することである。なお、ここで、駆動トランジスターのソースに印加される電源電圧をＶｅｌ、駆動トランジスターの閾値電圧をＶｔｈとし、複数の画素回路に共通に供給される基準電圧をＶｒｅｆ、各データ線に供給される階調電圧をＶｄとしている。
しかしながら、従来の電気光学装置では、基準電圧Ｖｒｅｆと階調電圧Ｖｄとは、別々の回路において、それぞれ異なる電源の電源電圧から形成されている。このため、各回路の電源電圧に予期せぬ電源ノイズが発生した場合、基準電圧Ｖｒｅｆと階調電圧Ｖｄへのノイズの影響の度合いが異なったものとなる。そのため、駆動トランジスターのゲートとソースとに印加される電圧が上記の値とは異なる値となり、ＯＬＥＤに供給される電流が本来の電流値からずれてしまう。この結果、画素回路における輝度が本来出したい輝度とは異なった輝度となる発光ばらつきが生じてしまい、表示画面の一様性を損なうような表示ムラが発生するという問題があった。
本発明は、前記の点に鑑み為されたものであり、発光ばらつきが生じる問題を回避し、発光ムラのない良好な映像表示を得ることができる電気光学装置および電子機器を提供することを目的とする。
本発明の一態様は、上記の課題を解決するためになされたものであり、階調電圧を供給する階調電圧供給回路と、基準電圧を供給する基準電圧供給回路と、発光素子と、前記階調電圧と前記基準電圧との差分に応じた電流を前記発光素子に供給する駆動トランジスターと、前記駆動トランジスターのゲートノードの電位を補償する特性補償部と、前記階調電圧供給回路と前記基準電圧供給回路とを同一の電源電圧で動作させる電圧制御回路と、を備える電気光学装置である。
この構成により、電圧制御回路では、階調電圧供給回路と基準電圧供給回路とを同一の電源電圧で動作させる。これにより、画素回路に供給される階調電圧と基準電圧とでは、ノイズの影響の度合いが同じものとなるので、駆動トランジスターは、発光素子に階調電圧と基準電圧との差分に応じた電流を供給することができる。そのため、駆動トランジスターが供給する電流がずれることはなく、発光素子における輝度を本来出したい輝度にすることができ、発光ばらつきを回避することができる。これにより、発光ムラのない良好な映像表示を得ることができる電気光学装置を提供することができる。
この構成により、電圧制御回路では、階調電圧供給回路と基準電圧供給回路とを同一の電源電圧で動作させる。これにより、画素回路に供給される階調電圧と基準電圧とでは、ノイズの影響の度合いが同じものとなるので、駆動トランジスターは、発光素子に階調電圧と基準電圧との差分に応じた電流を供給することができる。そのため、駆動トランジスターが供給する電流がずれることはなく、発光素子における輝度を本来出したい輝度にすることができ、発光ばらつきを回避することができる。これにより、発光ムラのない良好な映像表示を得ることができる電気光学装置を提供することができる。
本発明の一態様は、電気光学装置において、前記駆動トランジスターのゲートノードに出力電圧を供給するレベルシフト回路をさらに備え、前記階調電圧供給回路が供給する階調電圧及び前記基準電圧供給回路が供給する前記基準電圧は、前記レベルシフト回路に入力電圧として供給される構成が用いられてもよい。本発明の一態様は、電気光学装置において、前記レベルシフト回路と画素回路との間に電気的に接続された信号配線をさらに備え、前記画素回路は、前記発光素子と、前記駆動トランジスターと、前記特性補償部と、前記駆動トランジスターのゲートノードと前記信号配線との間に電気的に接続されたスイッチング素子と、を有し、前記レベルシフト回路の出力電圧は、前記信号配線及び前記スイッチング素子を介して前記画素回路に供給される構成が用いられてもよい。
この構成により、信号配線に画素回路を複数接続する構成とすることにより、電気光学装置では、複数の画素回路を備える場合に、すべての画素回路において発光ばらつきを回避することができる。また、電圧制御回路と画素回路とを離間した場所に形成することにより画素回路におけるスイッチングによる動作ノイズが電源に重畳することを抑制できるので、ノイズの電圧レベルを低下させることができる。
本発明の一態様は、電気光学装置において、レベルシフト回路は、第１端及び第２端を有する容量素子を含み、前記第１端には、前記階調電圧及び前記基準電圧が供給可能であり、前記第２端には、前記信号配線が電気的に接続されてもよい。
本発明の一態様は、電気光学装置において、前記第１端に前記基準電圧が供給される期間において、前記特性補償部により補償されたゲートノードの電位が前記スイッチング素子を介して前記信号配線及び前記容量素子の第２端に出力可能に構成されてもよい。
この構成により、信号配線に画素回路を複数接続する構成とすることにより、電気光学装置では、複数の画素回路を備える場合に、すべての画素回路において発光ばらつきを回避することができる。また、電圧制御回路と画素回路とを離間した場所に形成することにより画素回路におけるスイッチングによる動作ノイズが電源に重畳することを抑制できるので、ノイズの電圧レベルを低下させることができる。
本発明の一態様は、電気光学装置において、レベルシフト回路は、第１端及び第２端を有する容量素子を含み、前記第１端には、前記階調電圧及び前記基準電圧が供給可能であり、前記第２端には、前記信号配線が電気的に接続されてもよい。
本発明の一態様は、電気光学装置において、前記第１端に前記基準電圧が供給される期間において、前記特性補償部により補償されたゲートノードの電位が前記スイッチング素子を介して前記信号配線及び前記容量素子の第２端に出力可能に構成されてもよい。
本発明の一態様は、電気光学装置において、前記電圧制御回路は、前記階調電圧供給回路に前記階調電圧を供給する第１回路、及び前記基準電圧供給回路に前記基準電圧を供給する第２回路を有する、構成が用いられてもよい。
この構成により、電圧制御回路が有する第１回路と第２回路とから、それぞれ階調電圧と基準電圧とを画素回路に供給することができるので、画素回路に供給される階調電圧と基準電圧とでは、ノイズの影響の度合いを同じものとすることができるとともに、階調電圧、及び基準電圧それぞれの電圧値設定の自由度が向上する。
この構成により、電圧制御回路が有する第１回路と第２回路とから、それぞれ階調電圧と基準電圧とを画素回路に供給することができるので、画素回路に供給される階調電圧と基準電圧とでは、ノイズの影響の度合いを同じものとすることができるとともに、階調電圧、及び基準電圧それぞれの電圧値設定の自由度が向上する。
本発明の一態様は、電気光学装置において、前記電圧制御回路は、前記階調電圧、及び前記基準電圧を生成する共通回路を有する、構成が用いられてもよい。
この構成により、電圧制御回路が有する共通回路から、階調電圧と基準電圧とを画素回路に供給することができるので、画素回路に供給される階調電圧と基準電圧とでは、ノイズの影響の度合いを同じものとすることができるとともに、電圧制御回路の小面積化が可能となる。
この構成により、電圧制御回路が有する共通回路から、階調電圧と基準電圧とを画素回路に供給することができるので、画素回路に供給される階調電圧と基準電圧とでは、ノイズの影響の度合いを同じものとすることができるとともに、電圧制御回路の小面積化が可能となる。
本発明の一態様は、電気光学装置において、前記電圧制御回路は、第１の動作電圧と、前記第１の動作電圧より低い第２の動作電圧とが供給され、前記前記階調電圧、及び前記基準電圧を生成する、構成が用いられてもよい。
この構成により、画素回路に供給される階調電圧と基準電圧とでは、ノイズの影響の度合いを同じものとすることができるとともに、第１の動作電圧と第２の動作電圧を調整することで階調電圧、及び基準電圧を容易に変更できる。
この構成により、画素回路に供給される階調電圧と基準電圧とでは、ノイズの影響の度合いを同じものとすることができるとともに、第１の動作電圧と第２の動作電圧を調整することで階調電圧、及び基準電圧を容易に変更できる。
本発明の一態様は、電気光学装置において、前記第１の動作電圧は、前記画素回路に供給される最大動作電圧より低く、前記第２の動作電圧は、前記画素回路に供給される最小動作電圧より高い、構成が用いられてもよい。
この構成により、画素回路に供給される階調電圧と基準電圧とでは、ノイズの影響の度合いを同じものとすることができるとともに、画素回路に対する過度な電界ストレスを未然に防ぐことができる。
この構成により、画素回路に供給される階調電圧と基準電圧とでは、ノイズの影響の度合いを同じものとすることができるとともに、画素回路に対する過度な電界ストレスを未然に防ぐことができる。
本発明の一態様は、電気光学装置において、前記電圧制御回路は、前記画素回路と同一の基板上に形成される、構成が用いられてもよい。
この構成により、画素回路に供給される階調電圧と基準電圧とでは、ノイズの影響の度合いを同じものとすることができるとともに、集積化による電気光学装置の小型化が可能となる。
この構成により、画素回路に供給される階調電圧と基準電圧とでは、ノイズの影響の度合いを同じものとすることができるとともに、集積化による電気光学装置の小型化が可能となる。
また、本発明の一態様は、上記の課題を解決するためになされたものであり、上記いずれかに記載の電気光学装置を備える、ことを特徴とする電子機器である。
この構成により、電子機器では、電圧制御回路が、階調電圧供給回路と基準電圧供給回路とを同一の電源電圧で動作させる。これにより、画素回路に供給される階調電圧と基準電圧とでは、ノイズの影響の度合いが同じものとなるので、駆動トランジスターは、発光素子に階調電圧と基準電圧との差分に応じた電流を供給することができる。そのため、発光素子に供給される電流がずれることはなく、画素回路における輝度を本来出したい輝度にすることができ、発光ばらつきを回避することができる。これにより、発光ムラのない良好な映像表示を得ることができる電子機器を提供することができる。
この構成により、電子機器では、電圧制御回路が、階調電圧供給回路と基準電圧供給回路とを同一の電源電圧で動作させる。これにより、画素回路に供給される階調電圧と基準電圧とでは、ノイズの影響の度合いが同じものとなるので、駆動トランジスターは、発光素子に階調電圧と基準電圧との差分に応じた電流を供給することができる。そのため、発光素子に供給される電流がずれることはなく、画素回路における輝度を本来出したい輝度にすることができ、発光ばらつきを回避することができる。これにより、発光ムラのない良好な映像表示を得ることができる電子機器を提供することができる。
以上の様に、本発明によれば、電圧制御回路が、階調電圧供給回路と基準電圧供給回路とを同一の電源電圧で動作させる。これにより、画素回路に供給される階調電圧と基準電圧とでは、ノイズの影響の度合いが同じものとなるので、駆動トランジスターは、発光素子に階調電圧と基準電圧との差分に応じた電流を供給することができる。そのため、発光素子に供給される電流がずれることはなく、画素回路における輝度を本来出したい輝度にすることができ、発光ばらつきを回避することができる。これにより、本発明によれば、発光ムラのない良好な映像表示を得ることができる電子機器を提供することができる。
以下、本発明を実施するための形態について図面を参照して説明する。
図１は、本発明の一実施形態に係る電気光学装置１の構成を示す斜視図である。電気光学装置１は、例えばヘッドマウント・ディスプレイにおいて画像を表示するマイクロ・ディスプレイである。
図１に示すように、電気光学装置１は、表示パネル２と、表示パネル２の動作を制御する制御部３とを備える。表示パネル２は、複数の画素回路と、当該画素回路を駆動する駆動回路とを備える。本実施形態において、表示パネル２が備える複数の画素回路及び駆動回路は、シリコン基板に形成され、画素回路には、発光素子の一例であるＯＬＥＤが用いられる。また、表示パネル２は、例えば、表示部で開口する枠状のケース８２に収納されるとともに、ＦＰＣ（Flexible Printed Circuits）基板８４の一端が接続される。
ＦＰＣ基板８４には、半導体チップの制御部３が、ＣＯＦ（Chip On Film）技術によって実装されるとともに、複数の端子８６が設けられて、図示省略された上位回路に接続される。
図１に示すように、電気光学装置１は、表示パネル２と、表示パネル２の動作を制御する制御部３とを備える。表示パネル２は、複数の画素回路と、当該画素回路を駆動する駆動回路とを備える。本実施形態において、表示パネル２が備える複数の画素回路及び駆動回路は、シリコン基板に形成され、画素回路には、発光素子の一例であるＯＬＥＤが用いられる。また、表示パネル２は、例えば、表示部で開口する枠状のケース８２に収納されるとともに、ＦＰＣ（Flexible Printed Circuits）基板８４の一端が接続される。
ＦＰＣ基板８４には、半導体チップの制御部３が、ＣＯＦ（Chip On Film）技術によって実装されるとともに、複数の端子８６が設けられて、図示省略された上位回路に接続される。
図２は、一実施形態における電気光学装置１の構成を示す図である。上述のとおり、電気光学装置１は、表示パネル２と、制御部３とを備える。このうち、制御部３は、表示制御回路４と、駆動制御回路５とを備える。
表示制御回路４には、図示省略された上位回路よりデジタルの画像データＶｉｄｅｏが同期信号に同期して供給される。ここで、画像データＶｉｄｅｏとは、表示パネル２（厳密には、後述する表示部１００）で表示すべき画像の画素の階調レベルを例えば８ビットで規定するデータである。また、同期信号とは、垂直同期信号、水平同期信号、及び、ドットクロック信号を含む信号である。
表示制御回路４は、同期信号に基づいて、制御信号Ｃｔｒを生成し、これを表示パネル２及び駆動制御回路５に対して供給する。なお、制御信号Ｃｔｒとは、パルス信号や、クロック信号、イネーブル信号などを含む信号である。
次に、表示制御回路４は、画像データＶｉｄｅｏに基づいて、デジタルの画像信号Ｖｉｄを、以下のように生成する。すなわち、表示制御回路４は、画像データＶｉｄｅｏに規定される輝度に対応した、ビット値を出力し、画像信号Ｖｉｄを生成する。そして、表示制御回路４は、生成した画像信号Ｖｉｄを表示パネル２に対して供給する。
表示制御回路４には、図示省略された上位回路よりデジタルの画像データＶｉｄｅｏが同期信号に同期して供給される。ここで、画像データＶｉｄｅｏとは、表示パネル２（厳密には、後述する表示部１００）で表示すべき画像の画素の階調レベルを例えば８ビットで規定するデータである。また、同期信号とは、垂直同期信号、水平同期信号、及び、ドットクロック信号を含む信号である。
表示制御回路４は、同期信号に基づいて、制御信号Ｃｔｒを生成し、これを表示パネル２及び駆動制御回路５に対して供給する。なお、制御信号Ｃｔｒとは、パルス信号や、クロック信号、イネーブル信号などを含む信号である。
次に、表示制御回路４は、画像データＶｉｄｅｏに基づいて、デジタルの画像信号Ｖｉｄを、以下のように生成する。すなわち、表示制御回路４は、画像データＶｉｄｅｏに規定される輝度に対応した、ビット値を出力し、画像信号Ｖｉｄを生成する。そして、表示制御回路４は、生成した画像信号Ｖｉｄを表示パネル２に対して供給する。
駆動制御回路５は、表示制御回路４から供給される制御信号Ｃｔｒに基づいて、各種制御信号と各種電位とを生成し、これらを表示パネル２に供給する。
具体的には、駆動制御回路５は、表示パネル２に対して、制御信号Ｓｅｌ（１）、Ｓｅｌ（２）、Ｓｅｌ（３）と、これらの信号に対して論理反転の関係にある制御信号／Ｓｅｌ（１）、／Ｓｅｌ（２）、／Ｓｅｌ（３）と、負論理の制御信号／Ｇｉｎｉと、正論理の制御信号Ｇｒｅｆと、所定のリセット電位である電位Ｖｏｒｓｔと、電位制御信号ＶｒｅｆＳとを供給する。なお、以下では、制御信号Ｓｅｌ（１）、Ｓｅｌ（２）、Ｓｅｌ（３）を、制御信号Ｓｅｌと総称し、制御信号／Ｓｅｌ（１）、／Ｓｅｌ（２）、／Ｓｅｌ（３）を、制御信号／Ｓｅｌと総称する場合がある。電位制御信号ＶｒｅｆＳは、例えば、ユーザーの設定する表示画面の明るさを示す情報に基づき、駆動制御回路５において設定されてもよい。
具体的には、駆動制御回路５は、表示パネル２に対して、制御信号Ｓｅｌ（１）、Ｓｅｌ（２）、Ｓｅｌ（３）と、これらの信号に対して論理反転の関係にある制御信号／Ｓｅｌ（１）、／Ｓｅｌ（２）、／Ｓｅｌ（３）と、負論理の制御信号／Ｇｉｎｉと、正論理の制御信号Ｇｒｅｆと、所定のリセット電位である電位Ｖｏｒｓｔと、電位制御信号ＶｒｅｆＳとを供給する。なお、以下では、制御信号Ｓｅｌ（１）、Ｓｅｌ（２）、Ｓｅｌ（３）を、制御信号Ｓｅｌと総称し、制御信号／Ｓｅｌ（１）、／Ｓｅｌ（２）、／Ｓｅｌ（３）を、制御信号／Ｓｅｌと総称する場合がある。電位制御信号ＶｒｅｆＳは、例えば、ユーザーの設定する表示画面の明るさを示す情報に基づき、駆動制御回路５において設定されてもよい。
図２に示すように、表示パネル２は、表示部１００と、これを駆動する駆動回路（データ線駆動回路１０及び走査線駆動回路２０）とを備える。
表示部１００には、表示すべき画像の画素に対応した画素回路１１０がマトリクス状に配列されている。詳細には、表示部１００において、ｍ行の走査線１２が図において横方向（Ｘ方向）に延在して設けられ、また、３列毎にグループ化された（３ｎ）列のデータ線１４が図において縦方向（Ｙ方向）に延在し、かつ、各走査線１２と互いに電気的な絶縁を保って設けられている。そして、ｍ行の走査線１２と（３ｎ）列のデータ線１４との交差部に対応して画素回路１１０が設けられている。このため、本実施形態において画素回路１１０は、縦ｍ行×横（３ｎ）列でマトリクス状に配列されている。
表示部１００には、表示すべき画像の画素に対応した画素回路１１０がマトリクス状に配列されている。詳細には、表示部１００において、ｍ行の走査線１２が図において横方向（Ｘ方向）に延在して設けられ、また、３列毎にグループ化された（３ｎ）列のデータ線１４が図において縦方向（Ｙ方向）に延在し、かつ、各走査線１２と互いに電気的な絶縁を保って設けられている。そして、ｍ行の走査線１２と（３ｎ）列のデータ線１４との交差部に対応して画素回路１１０が設けられている。このため、本実施形態において画素回路１１０は、縦ｍ行×横（３ｎ）列でマトリクス状に配列されている。
ここで、ｍ、ｎは、いずれも自然数である。走査線１２および画素回路１１０のマトリクスのうち、行（ロウ）を区別するために、図において上から順に１、２、３、…、（ｍ−１）、ｍ行と呼ぶ場合がある。同様にデータ線１４および画素回路１１０のマトリクスの列（カラム）を区別するために、図において左から順に１、２、３、…、（３ｎ−１）、（３ｎ）列と呼ぶ場合がある。また、データ線１４のグループを一般化して説明するために、１以上ｎ以下の整数ｊを用いると、左から数えてｊ番目のグループには、（３ｊ−２）列目、（３ｊ−１）列目および（３ｊ）列目のデータ線１４が属している、ということになる。
なお、同一行の走査線１２と同一グループに属する３列のデータ線１４との交差に対応した３つの画素回路１１０は、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）の画素に対応して、これらの３画素が表示すべきカラー画像の１ドットを表現する。すなわち、本実施形態は、ＲＧＢ（Red／Green／Blue）に対応したＯＬＥＤの発光によって１ドットのカラーを加法混色で表現する構成となっている。
なお、同一行の走査線１２と同一グループに属する３列のデータ線１４との交差に対応した３つの画素回路１１０は、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）の画素に対応して、これらの３画素が表示すべきカラー画像の１ドットを表現する。すなわち、本実施形態は、ＲＧＢ（Red／Green／Blue）に対応したＯＬＥＤの発光によって１ドットのカラーを加法混色で表現する構成となっている。
また、図２に示すように、表示部１００において、（３ｎ）列の給電線１６（第３給電線）が、縦方向に延在し、かつ、各走査線１２と互いに電気的な絶縁を保って設けられる。
各給電線１６には、電位Ｖｏｒｓｔが共通に給電されている。ここで、給電線１６の列を区別するために、図において左から順に１、２、３、…、（３ｎ）、（３ｎ＋１）列目の給電線１６と呼ぶ場合がある。１列目〜（３ｎ）列目の給電線１６の各々は、１列目〜（３ｎ）列目のデータ線１４の各々に沿って設けられる。すなわち、１以上（３ｎ）以下の整数をｐとしたとき、ｐ列目の給電線１６およびｐ列目のデータ線１４は、互いに隣り合うように設けられる。
また、表示パネル２には、１列目〜（３ｎ）列目のデータ線１４の各々に対応して、（３ｎ）個の保持容量５０が設けられる。保持容量５０の一端はデータ線１４に接続され、他端が給電線１６に接続される。すなわち、保持容量５０は、データ線１４の電位を保持する第１保持容量として機能する。保持容量５０は、互いに隣り合う給電線１６及びデータ線１４が絶縁体（誘電体）を挟持することで形成されることが好ましい。この場合、互いに隣り合う給電線１６とデータ線１４との間の距離は、必要とされる大きさの容量が得られるように定められる。なお、以下では、保持容量５０の容量値をＣdtと表記する。
図２において、保持容量５０は、表示部１００の外側に設けられているが、これはあくまでも等価回路であり、表示部１００の内側に設けてもよい。また、保持容量５０は、表示部１００の内側から外側にわたって設けられてもよい。
各給電線１６には、電位Ｖｏｒｓｔが共通に給電されている。ここで、給電線１６の列を区別するために、図において左から順に１、２、３、…、（３ｎ）、（３ｎ＋１）列目の給電線１６と呼ぶ場合がある。１列目〜（３ｎ）列目の給電線１６の各々は、１列目〜（３ｎ）列目のデータ線１４の各々に沿って設けられる。すなわち、１以上（３ｎ）以下の整数をｐとしたとき、ｐ列目の給電線１６およびｐ列目のデータ線１４は、互いに隣り合うように設けられる。
また、表示パネル２には、１列目〜（３ｎ）列目のデータ線１４の各々に対応して、（３ｎ）個の保持容量５０が設けられる。保持容量５０の一端はデータ線１４に接続され、他端が給電線１６に接続される。すなわち、保持容量５０は、データ線１４の電位を保持する第１保持容量として機能する。保持容量５０は、互いに隣り合う給電線１６及びデータ線１４が絶縁体（誘電体）を挟持することで形成されることが好ましい。この場合、互いに隣り合う給電線１６とデータ線１４との間の距離は、必要とされる大きさの容量が得られるように定められる。なお、以下では、保持容量５０の容量値をＣdtと表記する。
図２において、保持容量５０は、表示部１００の外側に設けられているが、これはあくまでも等価回路であり、表示部１００の内側に設けてもよい。また、保持容量５０は、表示部１００の内側から外側にわたって設けられてもよい。
走査線駆動回路２０は、フレームの期間にわたって走査線１２を１行毎に順番に走査するための走査信号Ｇｗｒを、制御信号Ｃｔｒにしたがって生成するものである。ここで、１、２、３、…、（ｍ−１）、ｍ行目の走査線１２に供給される走査信号Ｇｗｒを、それぞれＧｗｒ（１）、Ｇｗｒ（２）、Ｇｗｒ（３）、…、Ｇｗｒ（ｍ−１）、Ｇｗｒ（ｍ）と表記している。
なお、走査線駆動回路２０は、走査信号Ｇｗｒ（１）〜Ｇｗｒ（ｍ）のほかにも、当該走査信号Ｇｗｒに同期した各種の制御信号を行毎に生成して表示部１００に供給するが、図２においては図示を省略している。また、フレームの期間とは、電気光学装置１が１カット（コマ）分の画像を表示するのに要する期間をいい、例えば同期信号に含まれる垂直同期信号の周波数が１２０Ｈｚであれば、その１周期分の８．３ミリ秒の期間である。
なお、走査線駆動回路２０は、走査信号Ｇｗｒ（１）〜Ｇｗｒ（ｍ）のほかにも、当該走査信号Ｇｗｒに同期した各種の制御信号を行毎に生成して表示部１００に供給するが、図２においては図示を省略している。また、フレームの期間とは、電気光学装置１が１カット（コマ）分の画像を表示するのに要する期間をいい、例えば同期信号に含まれる垂直同期信号の周波数が１２０Ｈｚであれば、その１周期分の８．３ミリ秒の期間である。
データ線駆動回路１０は、（３ｎ）列のデータ線１４の各々と１対１に対応して設けられる（３ｎ）個のレベルシフト回路ＬＳ、各グループを構成する３列のデータ線１４毎に設けられるｎ個のデマルチプレクサーＤＭ、階調電圧供給回路７０、及び基準電圧供給回路７１を備える。
電圧制御回路６０は、例えば複数の分圧抵抗を備えている。この複数の分圧抵抗は、第１の電源電圧ＶＨと第２の電源電圧ＶＬとの間に直列接続され、差電圧（ＶＨ−ＶＬ）を分圧し、複数の分圧電圧、すなわち複数の電圧値の階調電圧及び基準電圧を生成する。
階調電圧供給回路７０は、制御部３より供給される画像信号Ｖｉｄと制御信号Ｃｔｒとに基づいて、デマルチプレクサーＤＭに対して供給するデータ信号Ｖｄ（１）、Ｖｄ（２）、…、Ｖｄ（ｎ）を生成する。具体的には、階調電圧供給回路７０は、詳細は後述するが、電圧制御回路６０から供給される階調度を示す電圧を、画像信号Ｖｉｄにより選択して、データ信号Ｖｄ（１）、Ｖｄ（２）、…、Ｖｄ（ｎ）として出力する。また、階調電圧供給回路７０は、デマルチプレクサーＤＭ及びレベルシフト回路を介して、データ信号Ｖｄ（１）、Ｖｄ（２）、…、Ｖｄ（ｎ）を、データ線１４により画素回路１１０に対して供給する。また、階調電圧供給回路７０は、ＤＡＣ（Digital Analog Converter）を有し、画像信号Ｖｉｄのビット値に対応して複数の階調電圧のうちのいずれか一つの階調電圧を選択して、データ信号Ｖｄ（１）、Ｖｄ（２）、…、Ｖｄ（ｎ）を生成する。そして、階調電圧供給回路７０は、生成したデータ信号Ｖｄ（１）、Ｖｄ（２）、…、Ｖｄ（ｎ）を、１、２、…、ｎ番目のグループに対応するデマルチプレクサーＤＭに対して、それぞれ供給する。なお、データ信号Ｖｄ（１）〜Ｖｄ（ｎ）が取り得る電位の最高値をＶｍａｘとし、最低値をＶｍｉｎとする。
階調電圧供給回路７０は、制御部３より供給される画像信号Ｖｉｄと制御信号Ｃｔｒとに基づいて、デマルチプレクサーＤＭに対して供給するデータ信号Ｖｄ（１）、Ｖｄ（２）、…、Ｖｄ（ｎ）を生成する。具体的には、階調電圧供給回路７０は、詳細は後述するが、電圧制御回路６０から供給される階調度を示す電圧を、画像信号Ｖｉｄにより選択して、データ信号Ｖｄ（１）、Ｖｄ（２）、…、Ｖｄ（ｎ）として出力する。また、階調電圧供給回路７０は、デマルチプレクサーＤＭ及びレベルシフト回路を介して、データ信号Ｖｄ（１）、Ｖｄ（２）、…、Ｖｄ（ｎ）を、データ線１４により画素回路１１０に対して供給する。また、階調電圧供給回路７０は、ＤＡＣ（Digital Analog Converter）を有し、画像信号Ｖｉｄのビット値に対応して複数の階調電圧のうちのいずれか一つの階調電圧を選択して、データ信号Ｖｄ（１）、Ｖｄ（２）、…、Ｖｄ（ｎ）を生成する。そして、階調電圧供給回路７０は、生成したデータ信号Ｖｄ（１）、Ｖｄ（２）、…、Ｖｄ（ｎ）を、１、２、…、ｎ番目のグループに対応するデマルチプレクサーＤＭに対して、それぞれ供給する。なお、データ信号Ｖｄ（１）〜Ｖｄ（ｎ）が取り得る電位の最高値をＶｍａｘとし、最低値をＶｍｉｎとする。
基準電圧供給回路７１は、制御部３より供給される電位制御信号ＶｒｅｆＳと制御信号Ｃｔｒとに基づいて、電圧制御回路６０から供給される複数の分圧電圧からいずれか一つを選択し、レベルシフト回路ＬＳに供給する基準電圧Ｖｒｅｆとして出力する。また、基準電圧供給回路７１は、基準電圧Ｖｒｅｆをレベルシフト回路に対して供給する。また、基準電圧供給回路７１は、階調電圧供給回路７０と同様に、ＤＡＣ（Digital Analog Converter）を有し、制御部３より供給される電位制御信号ＶｒｅｆＳのビット値に対応して複数の分圧電圧のうちのいずれか一つの分圧電圧を選択して、基準電圧Ｖｒｅｆを生成する。そして、階調電圧供給回路７０は、生成した基準電圧Ｖｒｅｆを、（３ｎ）個のレベルシフト回路ＬＳに対して、それぞれ供給する。なお、基準電圧Ｖｒｅｆが取り得る電位については後述する。
上述した、電圧制御回路６０、階調電圧供給回路７０及び基準電圧供給回路７１の各々は、例えば、同一の基板上に形成されている。
上述した、電圧制御回路６０、階調電圧供給回路７０及び基準電圧供給回路７１の各々は、例えば、同一の基板上に形成されている。
図３は、デマルチプレクサーＤＭとレベルシフト回路ＬＳとの構成を説明するための回路図である。なお、図３は、ｊ番目のグループに属するデマルチプレクサーＤＭと、当該デマルチプレクサーＤＭに接続された３個のレベルシフト回路ＬＳとを、代表的に表している。なお、以下では、ｊ番目のグループに属するデマルチプレクサーＤＭをＤＭ（ｊ）と表記する場合がある。以下では、図２と図３とを参照しながら、デマルチプレクサーＤＭ及びレベルシフト回路ＬＳの構成について説明する。
図３に示すように、デマルチプレクサーＤＭは、列毎に設けられたトランスミッションゲート３４の集合体であり、各グループを構成する３列に、データ信号を順番に供給するものである。ここで、ｊ番目のグループに属する（３ｊ−２）、（３ｊ−１）、（３ｊ）列に対応したトランスミッションゲート３４の入力端は互いに共通接続されて、その共通端子にそれぞれデータ信号Ｖｄ（ｊ）が供給される。ｊ番目のグループにおいて左端列である（３ｊ−２）列に設けられたトランスミッションゲート３４は、制御信号Ｓｅｌ（１）がＨレベルであるとき（制御信号／Ｓｅｌ（１）がＬレベルであるとき）にオン（導通）する。同様に、ｊ番目のグループにおいて中央列である（３ｊ−１）列に設けられたトランスミッションゲート３４は、制御信号Ｓｅｌ（２）がＨレベルであるとき（制御信号／Ｓｅｌ（２）がＬレベルであるとき）にオンし、ｊ番目のグループにおいて右端列である（３ｊ）列に設けられたトランスミッションゲート３４は、制御信号Ｓｅｌ（３）がＨレベルであるとき（制御信号／Ｓｅｌ（３）がＬレベルであるとき）にオンする。
図３に示すように、デマルチプレクサーＤＭは、列毎に設けられたトランスミッションゲート３４の集合体であり、各グループを構成する３列に、データ信号を順番に供給するものである。ここで、ｊ番目のグループに属する（３ｊ−２）、（３ｊ−１）、（３ｊ）列に対応したトランスミッションゲート３４の入力端は互いに共通接続されて、その共通端子にそれぞれデータ信号Ｖｄ（ｊ）が供給される。ｊ番目のグループにおいて左端列である（３ｊ−２）列に設けられたトランスミッションゲート３４は、制御信号Ｓｅｌ（１）がＨレベルであるとき（制御信号／Ｓｅｌ（１）がＬレベルであるとき）にオン（導通）する。同様に、ｊ番目のグループにおいて中央列である（３ｊ−１）列に設けられたトランスミッションゲート３４は、制御信号Ｓｅｌ（２）がＨレベルであるとき（制御信号／Ｓｅｌ（２）がＬレベルであるとき）にオンし、ｊ番目のグループにおいて右端列である（３ｊ）列に設けられたトランスミッションゲート３４は、制御信号Ｓｅｌ（３）がＨレベルであるとき（制御信号／Ｓｅｌ（３）がＬレベルであるとき）にオンする。
レベルシフト回路ＬＳは、保持容量４４とＮチャネルＭＯＳ型のトランジスター４３とＰチャネルＭＯＳ型のトランジスター４５との組を列毎に有し、各列のトランスミッションゲート３４の出力端から出力されるデータ信号の電位をシフトするものである。ここで、保持容量４４の一端は、対応する列のデータ線１４とトランジスター４５のソースノードまたはドレインノードの一方とに接続される一方、保持容量４４の他端は、トランスミッションゲート３４の出力端とトランジスター４３のソースノードまたはドレインノードの一方とに接続される。図３では省略しているが、保持容量４４の容量値をＣｒｆ１とする。
各列のトランジスター４５のソースノードまたはドレインノードの他方は、給電線６１（第１給電線）に各列にわたって共通に接続され、ゲートノードには、駆動制御回路５から制御信号／Ｇｉｎｉが各列にわたって共通に供給される。このため、トランジスター４５は、保持容量４４の一端であるノードｈ２（及びデータ線１４）と、給電線６１とを、制御信号／ＧｉｎｉがＬレベルのときに電気的に接続し、制御信号／ＧｉｎｉがＨレベルのときに電気的に非接続とする。なお、給電線６１には、駆動制御回路５から電位Ｖｉｎｉ（初期電位）が供給される。
また、各列のトランジスター４３のソースノードまたはドレインノードの他方は、給電線６２（電位制御線）に各列にわたって共通に接続され、ゲートノードには、駆動制御回路５から制御信号Ｇrefが各列にわたって共通に供給される。このため、トランジスター４３は、保持容量４４の他端であるノードｈ１と給電線６２とを、制御信号ＧｒｅｆがＨレベルのときに電気的に接続し、制御信号ＧｒｅｆがＬレベルのときに電気的に非接続とする。なお、給電線６２には、基準電圧供給回路７１から電位Ｖｒｅｆ（基準電圧）が供給される。
また、各列のトランジスター４３のソースノードまたはドレインノードの他方は、給電線６２（電位制御線）に各列にわたって共通に接続され、ゲートノードには、駆動制御回路５から制御信号Ｇrefが各列にわたって共通に供給される。このため、トランジスター４３は、保持容量４４の他端であるノードｈ１と給電線６２とを、制御信号ＧｒｅｆがＨレベルのときに電気的に接続し、制御信号ＧｒｅｆがＬレベルのときに電気的に非接続とする。なお、給電線６２には、基準電圧供給回路７１から電位Ｖｒｅｆ（基準電圧）が供給される。
図４を参照して画素回路１１０について説明する。各画素回路１１０については電気的にみれば互いに同一構成なので、ここでは、ｉ行目であって、ｊ番目のグループのうち左端列の（３ｊ−２）列目に位置するｉ行（３ｊ−２）列の画素回路１１０を例にとって説明する。なお、ｉは、画素回路１１０が配列する行を一般的に示す場合の記号であって、１以上ｍ以下の整数である。
図４に示されるように、画素回路１１０は、ＰチャネルＭＯＳ型のトランジスター１２１〜１２５と、ＯＬＥＤ１３０と、保持容量１３２とを含む。この画素回路１１０には、走査信号Ｇｗｒ（ｉ）、制御信号Ｇｅｌ（ｉ）、Ｇｃｍｐ（ｉ）、Ｇｏｒｓｔ（ｉ）が供給される。ここで、走査信号Ｇｗｒ（ｉ）、制御信号Ｇｅｌ（ｉ）、Ｇｃｍｐ（ｉ）、Ｇｏｒｓｔ（ｉ）は、それぞれｉ行目に対応して走査線駆動回路２０によって供給されるものである。このため、走査信号Ｇｗｒ（ｉ）、制御信号Ｇｅｌ（ｉ）、Ｇｃｍｐ（ｉ）、Ｇｏｒｓｔ（ｉ）は、ｉ行目であれば、着目している（３ｊ−２）列以外の他の列の画素回路にも共通に供給される。
図４に示されるように、画素回路１１０は、ＰチャネルＭＯＳ型のトランジスター１２１〜１２５と、ＯＬＥＤ１３０と、保持容量１３２とを含む。この画素回路１１０には、走査信号Ｇｗｒ（ｉ）、制御信号Ｇｅｌ（ｉ）、Ｇｃｍｐ（ｉ）、Ｇｏｒｓｔ（ｉ）が供給される。ここで、走査信号Ｇｗｒ（ｉ）、制御信号Ｇｅｌ（ｉ）、Ｇｃｍｐ（ｉ）、Ｇｏｒｓｔ（ｉ）は、それぞれｉ行目に対応して走査線駆動回路２０によって供給されるものである。このため、走査信号Ｇｗｒ（ｉ）、制御信号Ｇｅｌ（ｉ）、Ｇｃｍｐ（ｉ）、Ｇｏｒｓｔ（ｉ）は、ｉ行目であれば、着目している（３ｊ−２）列以外の他の列の画素回路にも共通に供給される。
トランジスター１２２は、ゲートノードがｉ行目の走査線１２に接続され、ドレインまたはソースノードの一方が（３ｊ−２）列目のデータ線１４に接続され、他方がトランジスター１２１におけるゲートノードｇと、保持容量１３２の一端と、トランジスター１２３のソースノードまたはドレインノードの一方とにそれぞれ接続されている。すなわち、トランジスター１２２は、トランジスター１２１のゲートノードｇとデータ線１４との間に電気的に接続され、トランジスター１２１のゲートノードｇと、データ線１４との間の電気的な接続を制御する、書込トランジスターとして機能する。ここで、トランジスター１２１のゲートノードについては、他のノードと区別するためにｇと表記する。
トランジスター１２１は、ソースノードが給電線１１６に接続され、ドレインノードがトランジスター１２３のソースノードまたはドレインノードの他方と、トランジスター１２４のソースノードとにそれぞれ接続されている。ここで、給電線１１６には、画素回路１１０において電源の高位側となる電位Ｖｅｌが給電される。なお、トランジスター１２１、１２２において、ドレインノード又はソースノードが他の構成要素と電気的に接続されると述べたが、電位関係が変わる場合に、ドレインノードとして説明したノードがソースノードとなり、ソースノードとして説明したノードがドレインノードとなることもあり得る。これは、以下で説明するトランジスター１２３〜１２５についても同様である。いずれにしても、例えば、トランジスター１２１のソースノード及びドレインノードのいずれか一方は、給電線１１６に電気的に接続される。そして、トランジスター１２１のソースノード及びドレインノードのいずれか他方は、トランジスター１２４を介してＯＬＥＤ１３０のアノードに電気的に接続されている。トランジスター１２１が飽和領域で動作する場合には、トランジスター１２１のゲート・ソース間の電圧に応じて導通状態が制御され、この導通状態に応じた電流をＯＬＥＤ１３０に供給する。すなわち、トランジスター１２１は、トランジスター１２１のゲートノードおよびソースノード間の電圧に応じた電流を流す駆動トランジスターとして機能する。
トランジスター１２１は、ソースノードが給電線１１６に接続され、ドレインノードがトランジスター１２３のソースノードまたはドレインノードの他方と、トランジスター１２４のソースノードとにそれぞれ接続されている。ここで、給電線１１６には、画素回路１１０において電源の高位側となる電位Ｖｅｌが給電される。なお、トランジスター１２１、１２２において、ドレインノード又はソースノードが他の構成要素と電気的に接続されると述べたが、電位関係が変わる場合に、ドレインノードとして説明したノードがソースノードとなり、ソースノードとして説明したノードがドレインノードとなることもあり得る。これは、以下で説明するトランジスター１２３〜１２５についても同様である。いずれにしても、例えば、トランジスター１２１のソースノード及びドレインノードのいずれか一方は、給電線１１６に電気的に接続される。そして、トランジスター１２１のソースノード及びドレインノードのいずれか他方は、トランジスター１２４を介してＯＬＥＤ１３０のアノードに電気的に接続されている。トランジスター１２１が飽和領域で動作する場合には、トランジスター１２１のゲート・ソース間の電圧に応じて導通状態が制御され、この導通状態に応じた電流をＯＬＥＤ１３０に供給する。すなわち、トランジスター１２１は、トランジスター１２１のゲートノードおよびソースノード間の電圧に応じた電流を流す駆動トランジスターとして機能する。
トランジスター１２３のゲートノードには制御信号Ｇｃｍｐ（ｉ）が供給され、ソースノードがトランジスター１２１のゲートノードｇに接続され、ドレインノードがトランジスター１２１のドレインノードとトランジスター１２４のソースノードとに接続されている。このトランジスター１２３は、トランジスター１２１のドレインノードおよびゲートノードｇの間の電気的な接続を制御する、閾値補償トランジスターとして機能する。ここで、トランジスター１２３は、権利範囲における「特性補償部」に対応する。
トランジスター１２４のゲートノードには制御信号Ｇｅｌ（ｉ）が供給され、ソースノードがトランジスター１２１のドレインノードとトランジスター１２３のドレインノードとに接続され、ドレインノードがトランジスター１２５のソースノードとＯＬＥＤ１３０のアノードとにそれぞれ接続されている。すなわち、トランジスター１２４は、トランジスター１２１のドレインノードと、ＯＬＥＤ１３０のアノードとの間の電気的な接続を制御する、発光制御トランジスターとして機能する。
トランジスター１２５のゲートノードにはｉ行目に対応した制御信号Ｇｏｒｓｔ（ｉ）が供給され、ドレインノードは（３ｊ−１）列目の給電線１６に接続されて電位Ｖｏｒｓｔに保たれている。このトランジスター１２５は、給電線１６と、ＯＬＥＤ１３０のアノードとの間の電気的な接続を制御する初期化トランジスターとして機能する。
本実施形態において表示パネル２はシリコン基板に形成されるので、トランジスター１２１〜１２５の基板電位については電位Ｖｅｌとしている。
トランジスター１２４のゲートノードには制御信号Ｇｅｌ（ｉ）が供給され、ソースノードがトランジスター１２１のドレインノードとトランジスター１２３のドレインノードとに接続され、ドレインノードがトランジスター１２５のソースノードとＯＬＥＤ１３０のアノードとにそれぞれ接続されている。すなわち、トランジスター１２４は、トランジスター１２１のドレインノードと、ＯＬＥＤ１３０のアノードとの間の電気的な接続を制御する、発光制御トランジスターとして機能する。
トランジスター１２５のゲートノードにはｉ行目に対応した制御信号Ｇｏｒｓｔ（ｉ）が供給され、ドレインノードは（３ｊ−１）列目の給電線１６に接続されて電位Ｖｏｒｓｔに保たれている。このトランジスター１２５は、給電線１６と、ＯＬＥＤ１３０のアノードとの間の電気的な接続を制御する初期化トランジスターとして機能する。
本実施形態において表示パネル２はシリコン基板に形成されるので、トランジスター１２１〜１２５の基板電位については電位Ｖｅｌとしている。
保持容量１３２は、一端がトランジスター１２１のゲートノードｇに接続され、他端が給電線１１６に接続される。保持容量１３２は、トランジスター１２１のゲート・ソース間の電圧を保持する。なお、保持容量１３２の容量値をＣｐｉｘと表記する。このとき、保持容量５０の容量値Ｃｄｔと、保持容量４４の容量値Ｃｒｆ１と、保持容量１３２の容量値Ｃｐｉｘとは、Ｃｄｔ＞Ｃｒｆ１≫Ｃｐｉｘとなるように設定される。すなわち、ＣｄｔはＣｒｆ１よりも大きく、ＣｐｉｘはＣｄｔおよびＣｒｆ１よりも十分に小さくなるように設定される。なお、保持容量１３２としては、トランジスター１２１のゲートノードｇに寄生する容量を用いても良いし、シリコン基板において互いに異なる導電層で絶縁層を挟持することによって形成される容量を用いても良い。
ＯＬＥＤ１３０のアノードは、画素回路１１０毎に個別に設けられる画素電極である。これに対して、ＯＬＥＤ１３０のカソードは、画素回路１１０のすべてにわたって共通の共通電極１１８であり、画素回路１１０において電源の低位側となる電位Ｖｃｔに保たれている。ＯＬＥＤ１３０は、上記シリコン基板において、アノードと光透過性を有するカソードとで白色有機ＥＬ層を挟持した素子である。そして、ＯＬＥＤ１３０の出射側（カソード側）にはＲＧＢのいずれかに対応したカラーフィルターが重ねられる。
このようなＯＬＥＤ１３０において、アノードからカソードに電流が流れると、アノードから注入された正孔とカソードから注入された電子とが有機ＥＬ層で再結合して励起子が生成され、白色光が発生する。このときに発生した白色光は、シリコン基板（アノード）とは反対側のカソードを透過し、カラーフィルターによる着色を経て、観察者側に視認される構成となっている。
このようなＯＬＥＤ１３０において、アノードからカソードに電流が流れると、アノードから注入された正孔とカソードから注入された電子とが有機ＥＬ層で再結合して励起子が生成され、白色光が発生する。このときに発生した白色光は、シリコン基板（アノード）とは反対側のカソードを透過し、カラーフィルターによる着色を経て、観察者側に視認される構成となっている。
＜電気光学装置１の動作＞
以下、電気光学装置１の動作の説明を行い、その後、本実施形態の特徴である階調電圧供給回路７０及び基準電圧供給回路７１の構成について説明を行う。まず、図５を参照して電気光学装置１の動作について説明する。図５は、電気光学装置１における各部の動作を説明するためのタイミングチャートである。図５に示されるように、走査線駆動回路２０は、走査信号Ｇｗｒ（１）〜Ｇｗｒ（ｍ）を順次Ｌレベルに切り替えて、１フレームの期間において１〜ｍ行目の走査線１２を１水平走査期間（Ｈ）毎に順番に走査する。１水平走査期間（Ｈ）での動作は、各行の画素回路１１０にわたって共通である。そこで以下については、ｉ行目が水平走査される走査期間において、特にｉ行（３ｊ−２）列の画素回路１１０について着目して動作を説明する。
以下、電気光学装置１の動作の説明を行い、その後、本実施形態の特徴である階調電圧供給回路７０及び基準電圧供給回路７１の構成について説明を行う。まず、図５を参照して電気光学装置１の動作について説明する。図５は、電気光学装置１における各部の動作を説明するためのタイミングチャートである。図５に示されるように、走査線駆動回路２０は、走査信号Ｇｗｒ（１）〜Ｇｗｒ（ｍ）を順次Ｌレベルに切り替えて、１フレームの期間において１〜ｍ行目の走査線１２を１水平走査期間（Ｈ）毎に順番に走査する。１水平走査期間（Ｈ）での動作は、各行の画素回路１１０にわたって共通である。そこで以下については、ｉ行目が水平走査される走査期間において、特にｉ行（３ｊ−２）列の画素回路１１０について着目して動作を説明する。
ｉ行目の走査期間は、大別すると、図５において（ｂ）で示される初期化期間と（ｃ）で示される補償期間と（ｄ）で示される書込期間とに分けられる。そして、（ｄ）の書込期間の後、（ａ）で示される発光期間となり、１フレームの期間経過後に再びｉ行目の走査期間に至る。このため、時間の順でいえば、（発光期間）→初期化期間→補償期間→書込期間→（発光期間）というサイクルの繰り返しとなる。なお、図５において、ｉ行目に対し１行前の（ｉ−１）行目に対応する走査信号Ｇｗｒ（ｉ−１）、制御信号Ｇｅｌ（ｉ−１）、Ｇｃｍｐ（ｉ−１）、Ｇｏｒｓｔ（ｉ−１）の各々については、ｉ行目に対応する走査信号Ｇｗｒ（ｉ）、制御信号Ｇｅｌ（ｉ）、Ｇｃｍｐ（ｉ）、Ｇｏｒｓｔ（ｉ）よりも、それぞれ時間的に１水平走査期間（Ｈ）だけ時間的に先行した波形となる。
＜発光期間＞
説明の便宜上、初期化期間の前提となる発光期間から説明する。図５に示されるように、ｉ行目の発光期間において、走査線駆動回路２０は、走査信号Ｇｗｒ（ｉ）をＨレベルに、制御信号Ｇｅｌ（ｉ）をＬレベルに、制御信号Ｇｃｍｐ（ｉ）をＨレベルに、制御信号Ｇｏｒｓｔ（ｉ）をＨレベルに、それぞれ設定する。このため、図６に示されるようにｉ行（３ｊ−２）列の画素回路１１０においては、トランジスター１２４がオンする一方、トランジスター１２２、１２３、１２５がオフする。したがって、トランジスター１２１は、ゲート・ソース間の電圧Ｖｇｓに応じた電流ＩｄｓをＯＬＥＤ１３０に供給する。後述するように、本実施形態において発光期間でのトランジスター１２１におけるゲート・ソース間の電圧Ｖｇｓは、トランジスター１２１の閾値電圧から、データ信号の電位に応じてレベルシフトした値である。このため、ＯＬＥＤ１３０には、階調レベルに応じた電流がトランジスター１２１の閾値電圧を補償した状態で供給されることになる。
なお、ｉ行目の発光期間は、ｉ行目以外が水平走査される期間であるから、データ線１４の電位は適宜変動する。ただし、ｉ行目の画素回路１１０において、トランジスター１２２がオフしているので、ここでは、データ線１４の電位変動を考慮していない。また、図６においては、動作説明で重要となる経路を太線で示している（以下の図７〜図９においても同様である）。
説明の便宜上、初期化期間の前提となる発光期間から説明する。図５に示されるように、ｉ行目の発光期間において、走査線駆動回路２０は、走査信号Ｇｗｒ（ｉ）をＨレベルに、制御信号Ｇｅｌ（ｉ）をＬレベルに、制御信号Ｇｃｍｐ（ｉ）をＨレベルに、制御信号Ｇｏｒｓｔ（ｉ）をＨレベルに、それぞれ設定する。このため、図６に示されるようにｉ行（３ｊ−２）列の画素回路１１０においては、トランジスター１２４がオンする一方、トランジスター１２２、１２３、１２５がオフする。したがって、トランジスター１２１は、ゲート・ソース間の電圧Ｖｇｓに応じた電流ＩｄｓをＯＬＥＤ１３０に供給する。後述するように、本実施形態において発光期間でのトランジスター１２１におけるゲート・ソース間の電圧Ｖｇｓは、トランジスター１２１の閾値電圧から、データ信号の電位に応じてレベルシフトした値である。このため、ＯＬＥＤ１３０には、階調レベルに応じた電流がトランジスター１２１の閾値電圧を補償した状態で供給されることになる。
なお、ｉ行目の発光期間は、ｉ行目以外が水平走査される期間であるから、データ線１４の電位は適宜変動する。ただし、ｉ行目の画素回路１１０において、トランジスター１２２がオフしているので、ここでは、データ線１４の電位変動を考慮していない。また、図６においては、動作説明で重要となる経路を太線で示している（以下の図７〜図９においても同様である）。
＜初期化期間＞
次にｉ行目の走査期間に至ると、まず、第１期間として（ｂ）の初期化期間が開始する。初期化期間において、走査線駆動回路２０は、図５に示されるように、走査信号Ｇｗｒ（ｉ）をＨレベルに、制御信号Ｇｅｌ（ｉ）をＨレベルに、制御信号Ｇｃｍｐ（ｉ）をＨレベルに、制御信号Ｇｏｒｓｔ（ｉ）をＬレベルに、それぞれ設定する。このため、図７に示されるように、ｉ行（３ｊ−２）列の画素回路１１０において、トランジスター１２４がオフし、トランジスター１２５がオンする。これによってＯＬＥＤ１３０に供給される電流の経路が遮断されるとともに、ＯＬＥＤ１３０のアノードが電位Ｖｏｒｓｔにリセットされる。ＯＬＥＤ１３０は、上述したようにアノードとカソードとで有機ＥＬ層を挟持した構成であるので、アノード・カソードの間には、図において破線で示されるように容量Ｃｏｌｅｄが並列に寄生する。発光期間においてＯＬＥＤ１３０に電流が流れていたときに、当該ＯＬＥＤ１３０のアノード・カソード間の両端電圧が当該容量Ｃｏｌｅｄによって保持されるが、この保持電圧は、トランジスター１２５のオンによってリセットされる。このため、本実施形態では、後の発光期間においてＯＬＥＤ１３０に再び電流が流れるときに、当該容量Ｃｏｌｅｄで保持されている電圧の影響を受けにくくなる。例えば高輝度の表示状態から低輝度の表示状態に転じるときに、リセットしない構成であると、輝度が高い（大電流が流れた）ときの高電圧が保持されてしまう。そのため、次に、小電流を流そうとしても、過剰な電流が流れてしまって、低輝度の表示状態にさせることができなくなる。これに対して、本実施形態では、トランジスター１２５のオンによってＯＬＥＤ１３０のアノードの電位がリセットされるので、低輝度側の再現性が高められることになる。なお、本実施形態において、電位Ｖｏｒｓｔについては、当該電位Ｖｏｒｓｔと共通電極１１８の電位Ｖｃｔとの差がＯＬＥＤ１３０の発光閾値電圧を下回るように設定される。このため、初期化期間（次に説明する補償期間および書込期間）において、ＯＬＥＤ１３０はオフ（非発光）状態である。
次にｉ行目の走査期間に至ると、まず、第１期間として（ｂ）の初期化期間が開始する。初期化期間において、走査線駆動回路２０は、図５に示されるように、走査信号Ｇｗｒ（ｉ）をＨレベルに、制御信号Ｇｅｌ（ｉ）をＨレベルに、制御信号Ｇｃｍｐ（ｉ）をＨレベルに、制御信号Ｇｏｒｓｔ（ｉ）をＬレベルに、それぞれ設定する。このため、図７に示されるように、ｉ行（３ｊ−２）列の画素回路１１０において、トランジスター１２４がオフし、トランジスター１２５がオンする。これによってＯＬＥＤ１３０に供給される電流の経路が遮断されるとともに、ＯＬＥＤ１３０のアノードが電位Ｖｏｒｓｔにリセットされる。ＯＬＥＤ１３０は、上述したようにアノードとカソードとで有機ＥＬ層を挟持した構成であるので、アノード・カソードの間には、図において破線で示されるように容量Ｃｏｌｅｄが並列に寄生する。発光期間においてＯＬＥＤ１３０に電流が流れていたときに、当該ＯＬＥＤ１３０のアノード・カソード間の両端電圧が当該容量Ｃｏｌｅｄによって保持されるが、この保持電圧は、トランジスター１２５のオンによってリセットされる。このため、本実施形態では、後の発光期間においてＯＬＥＤ１３０に再び電流が流れるときに、当該容量Ｃｏｌｅｄで保持されている電圧の影響を受けにくくなる。例えば高輝度の表示状態から低輝度の表示状態に転じるときに、リセットしない構成であると、輝度が高い（大電流が流れた）ときの高電圧が保持されてしまう。そのため、次に、小電流を流そうとしても、過剰な電流が流れてしまって、低輝度の表示状態にさせることができなくなる。これに対して、本実施形態では、トランジスター１２５のオンによってＯＬＥＤ１３０のアノードの電位がリセットされるので、低輝度側の再現性が高められることになる。なお、本実施形態において、電位Ｖｏｒｓｔについては、当該電位Ｖｏｒｓｔと共通電極１１８の電位Ｖｃｔとの差がＯＬＥＤ１３０の発光閾値電圧を下回るように設定される。このため、初期化期間（次に説明する補償期間および書込期間）において、ＯＬＥＤ１３０はオフ（非発光）状態である。
一方、初期化期間において、駆動制御回路５は、図５に示されるように、制御信号／ＧｉｎｉをＬレベルに、制御信号ＧｒｅｆをＨレベルに、それぞれ設定する。このため、図７に示されるように、レベルシフト回路ＬＳでは、トランジスター４３及びトランジスター４５がオンした状態となる。これにより、保持容量４４の一端と給電線６１とが電気的に接続され、保持容量４４の一端と電気的に接続されるノードｈ２及びデータ線１４は電位Ｖｉｎｉに初期化される一方、保持容量４４の他端と給電線６２とが電気的に接続され、保持容量４４の他端と電気的に接続されるノードｈ１は電位Ｖｒｅｆに初期化される。
本実施形態において電位Ｖｉｎｉは、（Ｖｅｌ−Ｖｉｎｉ）がトランジスター１２１の閾値電圧｜Ｖｔｈ｜よりも大きくなるように設定される。なお、トランジスター１２１はＰチャネル型であるので、ソースノードの電位を基準とした閾値電圧Ｖｔｈは負である。そこで、高低関係の説明で混乱が生じるのを防ぐために、閾値電圧については、絶対値の｜Ｖｔｈ｜で表し、大小関係で規定することにする。
本実施形態において電位Ｖｉｎｉは、（Ｖｅｌ−Ｖｉｎｉ）がトランジスター１２１の閾値電圧｜Ｖｔｈ｜よりも大きくなるように設定される。なお、トランジスター１２１はＰチャネル型であるので、ソースノードの電位を基準とした閾値電圧Ｖｔｈは負である。そこで、高低関係の説明で混乱が生じるのを防ぐために、閾値電圧については、絶対値の｜Ｖｔｈ｜で表し、大小関係で規定することにする。
＜補償期間＞
ｉ行目の走査期間では、次に第２期間として（ｃ）の補償期間となる。補償期間におい
て、駆動制御回路５は、図５に示されるように、制御信号／ＧｉｎｉをＨレベルに、制御信号ＧｒｅｆをＨレベルに、それぞれ設定する。このため、図８に示されるように、レベルシフト回路ＬＳにおいて、トランジスター４３はオンした状態となる一方、トランジスター４５はオフした状態となる。これにより、保持容量４４の他端と給電線６２とが電気的に接続され、ノードｈ１が電位Ｖｒｅｆに設定される。
ｉ行目の走査期間では、次に第２期間として（ｃ）の補償期間となる。補償期間におい
て、駆動制御回路５は、図５に示されるように、制御信号／ＧｉｎｉをＨレベルに、制御信号ＧｒｅｆをＨレベルに、それぞれ設定する。このため、図８に示されるように、レベルシフト回路ＬＳにおいて、トランジスター４３はオンした状態となる一方、トランジスター４５はオフした状態となる。これにより、保持容量４４の他端と給電線６２とが電気的に接続され、ノードｈ１が電位Ｖｒｅｆに設定される。
また、補償期間において、走査線駆動回路２０は、図５に示されるように、走査信号Ｇｗｒ（ｉ）をＬレベルに、制御信号Ｇｅｌ（ｉ）をＨレベルに、制御信号Ｇｃｍｐ（ｉ）をＬレベルに、制御信号Ｇｏｒｓｔ（ｉ）をＬレベルに、それぞれ設定する。このため、図８に示されるように、トランジスター１２３がオンするので、トランジスター１２１はゲートノードとドレインノードが同電位となりダイオード接続となる。これにより、トランジスター１２１にはドレイン電流が流れて、トランジスター１２１のゲートノードｇおよびデータ線１４を充電する。詳細には、電流が、給電線１１６、トランジスター１２１、トランジスター１２３、トランジスター１２２、及び（３ｊ−２）列目のデータ線１４という経路で流れる。従って、トランジスター１２１のオンによって互いに接続状態にあるデータ線１４およびトランジスター１２１のゲートノードｇは、電位Ｖｉｎｉから上昇する。ただし、上記経路に流れる電流は、トランジスター１２１のゲートノードｇが電位（Ｖｅｌ−｜Ｖｔｈ｜）に近づくにつれて流れにくくなるので、補償期間の終了に至るまでに、データ線１４およびトランジスター１２１のゲートノードｇは電位（Ｖｅｌ−｜Ｖｔｈ｜）で飽和する。したがって、保持容量１３２は、補償期間の終了に至るまでにトランジスター１２１の閾値電圧｜Ｖｔｈ｜を保持することになる。なお、以下では、補償期間終了時のトランジスター１２１のゲートノードｇの電位（Ｖｅｌ−｜Ｖｔｈ｜）を、電位Ｖｐと表記する場合がある。
＜書込期間＞
補償期間の後、第３期間として（ｄ）の書込期間に至る。書込期間において、走査線駆動回路２０は、図５に示されるように、走査信号Ｇｗｒ（ｉ）をＬレベルに、制御信号Ｇｅｌ（ｉ）をＨレベルに、制御信号Ｇｃｍｐ（ｉ）をＨレベルに、制御信号Ｇｏｒｓｔ（ｉ）をＬレベルに、それぞれ設定する。これにより、トランジスター１２１のダイオード接続が解除される。また、駆動制御回路５は、図５に示されるように、制御信号／ＧｉｎｉをＨレベルに、制御信号ＧｒｅｆをＬレベルに、それぞれ設定する。これにより、トランジスター４５はオフした状態を維持するとともに、トランジスター４３もオフした状態となる。このため、（３ｊ−２）列目のデータ線１４からｉ行（３ｊ−２）列の画素回路１１０におけるトランジスター１２１のゲートノードｇに至るまでの経路はフローティング状態になるものの、当該経路における電位は、保持容量５０、１３２によって（Ｖｅｌ−｜Ｖｔｈ｜）、すなわち、電位Ｖｐに維持される。
補償期間の後、第３期間として（ｄ）の書込期間に至る。書込期間において、走査線駆動回路２０は、図５に示されるように、走査信号Ｇｗｒ（ｉ）をＬレベルに、制御信号Ｇｅｌ（ｉ）をＨレベルに、制御信号Ｇｃｍｐ（ｉ）をＨレベルに、制御信号Ｇｏｒｓｔ（ｉ）をＬレベルに、それぞれ設定する。これにより、トランジスター１２１のダイオード接続が解除される。また、駆動制御回路５は、図５に示されるように、制御信号／ＧｉｎｉをＨレベルに、制御信号ＧｒｅｆをＬレベルに、それぞれ設定する。これにより、トランジスター４５はオフした状態を維持するとともに、トランジスター４３もオフした状態となる。このため、（３ｊ−２）列目のデータ線１４からｉ行（３ｊ−２）列の画素回路１１０におけるトランジスター１２１のゲートノードｇに至るまでの経路はフローティング状態になるものの、当該経路における電位は、保持容量５０、１３２によって（Ｖｅｌ−｜Ｖｔｈ｜）、すなわち、電位Ｖｐに維持される。
ｉ行目の書込期間において階調電圧供給回路７０は、ｊ番目のグループでいえば、データ信号Ｖｄ（ｊ）を順番に、ｉ行（３ｊ−２）列、ｉ行（３ｊ−１）列、ｉ行（３ｊ）列の画素の階調レベルに応じた電位に切り替える。一方、駆動制御回路５は、データ信号の電位の切り替えに同期して制御信号Ｓｅｌ（１）、Ｓｅｌ（２）、Ｓｅｌ（３）を順番に排他的にＨレベルとする。駆動制御回路５は、図５では省略しているが、制御信号Ｓｅｌ（１）、Ｓｅｌ（２）、Ｓｅｌ（３）とは論理反転の関係にある制御信号／Ｓｅｌ（１）、／Ｓｅｌ（２）、／Ｓｅｌ（３）についても出力している。これによって、デマルチプレクサーＤＭでは、各グループにおいてトランスミッションゲート３４がそれぞれ左端列、中央列、右端列の順番でオンする。
ここで、左端列のトランスミッションゲート３４が制御信号Ｓｅｌ（１）、／Ｓｅｌ（１）によってオンしたとき、図９に示されるように、保持容量４４の他端であるノードｈ1は、補償期間において設定された電位Ｖｒｅｆから、データ信号Ｖｄ（ｊ）の電位に、すなわちｉ行（３ｊ−２）列の画素の階調レベルに応じた電位に変化する。
このときのトランジスター１２１のゲートノードｇの電位変化について、図１０を参照しつつ詳細に説明する。図１０は、補償期間及び書込期間における、トランジスター１２１のゲートノードｇ及びノードｈ１の各々の電位変化について説明するための図である。図１０（Ａ）は、補償期間終了時（厳密には、補償期間終了時から、保持容量４４の他端にデータ信号Ｖｄ（ｊ）が供給されるまでの期間）におけるトランジスター１２１のゲートノードｇ及びノードｈ1の電位について表している。また、図１０（Ｂ）は、書込期間終了時（厳密には、書込期間のうち、保持容量４４の他端にデータ信号Ｖｄ（ｊ）が供給された後の期間）におけるトランジスター１２１のゲートノードｇ及びノードｈ１の電位について表している。なお、以下において、変化後のトランジスター１２１のゲートノードｇの電位をＶｇａｔｅと表す。
図８及び図９に示したように、補償期間及び書込期間において、保持容量５０及び保持容量１３２は電気的に並列に接続される。簡略化のため、ＶｅｌとＶｏｒｓｔとが同電位とした場合、保持容量５０及び保持容量１３２の合成容量の容量値Ｃ０は、以下の式（１）で表される。
このときのトランジスター１２１のゲートノードｇの電位変化について、図１０を参照しつつ詳細に説明する。図１０は、補償期間及び書込期間における、トランジスター１２１のゲートノードｇ及びノードｈ１の各々の電位変化について説明するための図である。図１０（Ａ）は、補償期間終了時（厳密には、補償期間終了時から、保持容量４４の他端にデータ信号Ｖｄ（ｊ）が供給されるまでの期間）におけるトランジスター１２１のゲートノードｇ及びノードｈ1の電位について表している。また、図１０（Ｂ）は、書込期間終了時（厳密には、書込期間のうち、保持容量４４の他端にデータ信号Ｖｄ（ｊ）が供給された後の期間）におけるトランジスター１２１のゲートノードｇ及びノードｈ１の電位について表している。なお、以下において、変化後のトランジスター１２１のゲートノードｇの電位をＶｇａｔｅと表す。
図８及び図９に示したように、補償期間及び書込期間において、保持容量５０及び保持容量１３２は電気的に並列に接続される。簡略化のため、ＶｅｌとＶｏｒｓｔとが同電位とした場合、保持容量５０及び保持容量１３２の合成容量の容量値Ｃ０は、以下の式（１）で表される。
Ｃ０＝Ｃｐｉｘ＋Ｃｄｔ…式（１）
従って、補償期間終了時に保持容量５０及び保持容量１３２の合成容量に蓄積された電荷をＱ0aとし（図１０（Ａ））、書込期間終了時に当該合成容量に蓄積されている電荷を
Ｑ０ｂとすると（図１０（Ｂ））、書込期間において、保持容量５０及び保持容量１３２の合成容量から流出する電荷（Ｑ０ａ−Ｑ０ｂ）は、以下の式（２）で表される。
Ｑ０ｂとすると（図１０（Ｂ））、書込期間において、保持容量５０及び保持容量１３２の合成容量から流出する電荷（Ｑ０ａ−Ｑ０ｂ）は、以下の式（２）で表される。
Ｑ０ａ−Ｑ０ｂ＝Ｃ０＊（Ｖｐ−Ｖｇａｔｅ）…式（２）
同様に、補償期間終了時における、保持容量４４に蓄積された電荷をＱ１ａとし（図１０（Ａ））、書込期間終了時に保持容量４４に蓄積されている電荷をＱ１ｂとすると（図１０（Ｂ））、書込期間において、保持容量４４に流入する電荷（Ｑ１ｂ−Ｑ１ａ）は、以下の式（３）で表される。
Ｑ１ｂ−Ｑ１ａ＝Ｃｒｆ１＊｛（Ｖｇａｔｅ−Ｖｄ（ｊ））−（Ｖｐ−Ｖｒｅｆ）｝…式（３）
書込期間において、保持容量５０及び保持容量１３２の合成容量から流出する電荷と、保持容量４４に流入する電荷とは等しいため、以下の式（４）が成立する。
Ｑ０ａ−Ｑ０ｂ＝Ｑ１ｂ−Ｑ１ａ…式（４）
従って、式（１）〜式（３）より、書込期間におけるトランジスター１２１のゲートノードｇの電位Ｖｇａｔｅを算出することができる。具体的には、電位Ｖｇａｔｅは以下の式（５）で表される。
Ｖｇａｔｅ＝｛Ｃｒｆ１／（Ｃｒｆ１＋Ｃ０）｝＊｛Ｖｄ（ｊ）−Ｖｒｅｆ｝＋Ｖｐ…式（５）
ここで、以下の式（６）に示す容量比ｋ１を導入すると、トランジスター１２１のゲートノードｇの電位Ｖｇａｔｅは、以下の式（７）で表すこともできる。
ｋ1＝Ｃｒｆ１／（Ｃｒｆ１＋Ｃｄｔ＋Ｃｐｉｘ）…式（６）
Ｖｇａｔｅ＝ｋ１＊｛Ｖｄ（ｊ）−Ｖｒｅｆ｝＋Ｖｐ…式（７）
ｋ1＝Ｃｒｆ１／（Ｃｒｆ１＋Ｃｄｔ＋Ｃｐｉｘ）…式（６）
Ｖｇａｔｅ＝ｋ１＊｛Ｖｄ（ｊ）−Ｖｒｅｆ｝＋Ｖｐ…式（７）
このときのノードｈ１の電位変化量｛Ｖｄ（ｊ）−Ｖｒｅｆ｝をΔＶで表し、トランジスター１２１のゲートノードｇの電位変化量（Ｖｇａｔｅ−Ｖｐ）をΔＶｇで表すと、以下の式（８）が成立する。
ΔＶｇ＝ｋ１＊ΔＶ…式（８）
このように、トランジスター１２１のゲートノードｇの電位Ｖｇａｔｅは、補償期間における電位Ｖｐ＝（Ｖｅｌ−｜Ｖｔｈ｜）から、ノードｈ１の電位変化量ΔＶに容量比ｋ１を乗じた値（ｋ１＊ΔＶ）だけ、上昇方向にシフトした下記式（９）で表す値となる。
Ｖｇａｔｅ＝Ｖｅｌ−｜Ｖｔｈ｜＋ｋ１・ΔＶ
＝Ｖｅｌ−｜Ｖｔｈ｜＋ｋ１・｛Ｖｄ（ｊ）−Ｖｒｅｆ｝…式（９）
＝Ｖｅｌ−｜Ｖｔｈ｜＋ｋ１・｛Ｖｄ（ｊ）−Ｖｒｅｆ｝…式（９）
このとき、トランジスター１２１のゲートノードｇの電圧Ｖｇｓの絶対値｜Ｖｇｓ｜は、閾値電圧｜Ｖｔｈ｜からトランジスター１２１のゲートノードｇの電位上昇したシフト分だけ減じた値となる。すなわち、以下の式（１０）が成立する。
｜Ｖｇｓ｜＝｜Ｖｔｈ｜−ｋ１＊ΔＶ…式（１０）
次に、図１１は、書込期間におけるデータ信号の電位とトランジスター１２１のゲートノードｇの電位との関係を示す図である。駆動制御回路５から供給されるデータ信号は、上述したように画素の階調レベルに応じて最小値Ｖminから最大値Ｖmaxまでの電位範囲を取り得る。本実施形態では、当該データ信号が直接にトランジスター１２１のゲートノードｇに書き込まれるのではなく、図１１に示されるようにレベルシフトされて、ゲートノートｇに書き込まれる。
このとき、トランジスター１２１のゲートノードｇの電位範囲ΔＶｇａｔｅは、以下の式（１１）に示すように、データ信号の電位範囲ΔＶｄａｔａ（＝Ｖｍａｘ−Ｖｍｉｎ）に容量比ｋ１を乗じた値に圧縮される。
このとき、トランジスター１２１のゲートノードｇの電位範囲ΔＶｇａｔｅは、以下の式（１１）に示すように、データ信号の電位範囲ΔＶｄａｔａ（＝Ｖｍａｘ−Ｖｍｉｎ）に容量比ｋ１を乗じた値に圧縮される。
ΔＶｇａｔｅ＝ｋ１＊ΔＶｄａｔａ…（１１）
上述のとおり、容量値Ｃｐｉｘは、容量値Ｃｒｆ１及び容量値Ｃｄｔに比べて十分に小さいので、例えば、Ｃｒｆ１：Ｃｄｔ＝１：９となるように保持容量４４、５０の容量を設定したとき、トランジスター１２１のゲートノードｇの電位範囲ΔＶｇａｔｅをデータ信号の電位範囲ΔＶｄａｔａの１／１０に圧縮することができる。
また、トランジスター１２１のゲートノードｇの電位範囲ΔＶｇａｔｅを、データ信号の電位範囲ΔＶｄａｔａに対してどの方向にどれだけシフトさせるかについては、電位Ｖｐ（＝Ｖｅｌ−｜Ｖｔｈ｜）、電位Ｖｒｅｆで定めることができる。これは、データ信号の電位範囲ΔＶｄａｔａが、電位Ｖｒｅｆを基準にして容量比ｋ１で圧縮されるとともに、その圧縮範囲が電位Ｖｐを基準にシフトされたものが、トランジスター１２１のゲートノードｇの電位範囲ΔＶｇａｔｅとなるためである。
このようにｉ行目の書込期間において、ｉ行目の画素回路１１０のゲートノードｇには、補償期間における電位Ｖp（＝Ｖｅｌ−｜Ｖｔｈ｜）から、ノードｈの電位変化量ΔＶに容量比ｋ１を応じた分だけシフトした電位（Ｖｅｌ−｜Ｖｔｈ｜＋ｋ１・ΔＶ）が書き込まれる。
また、トランジスター１２１のゲートノードｇの電位範囲ΔＶｇａｔｅを、データ信号の電位範囲ΔＶｄａｔａに対してどの方向にどれだけシフトさせるかについては、電位Ｖｐ（＝Ｖｅｌ−｜Ｖｔｈ｜）、電位Ｖｒｅｆで定めることができる。これは、データ信号の電位範囲ΔＶｄａｔａが、電位Ｖｒｅｆを基準にして容量比ｋ１で圧縮されるとともに、その圧縮範囲が電位Ｖｐを基準にシフトされたものが、トランジスター１２１のゲートノードｇの電位範囲ΔＶｇａｔｅとなるためである。
このようにｉ行目の書込期間において、ｉ行目の画素回路１１０のゲートノードｇには、補償期間における電位Ｖp（＝Ｖｅｌ−｜Ｖｔｈ｜）から、ノードｈの電位変化量ΔＶに容量比ｋ１を応じた分だけシフトした電位（Ｖｅｌ−｜Ｖｔｈ｜＋ｋ１・ΔＶ）が書き込まれる。
＜発光期間＞
ｉ行目の書込期間の終了した後、発光期間が開始される。本実施形態では、ｉ行目の書込期間の終了した後、１水平走査期間の間をおいて発光期間が開始される。発光期間において、走査線駆動回路２０は、上述したように、走査信号Ｇｗｒ（ｉ）をＨレベルに設定するため、トランジスター１２２がオフする。これによって、ゲートノードｇの電位は、シフトした電位（Ｖｅｌ−｜Ｖｔｈ｜＋ｋ１・ΔＶ）に維持される。また、発光期間において、走査線駆動回路２０は、上述したように、制御信号Ｇｅｌ（ｉ）をＬレベルに設定するので、ｉ行（３ｊ−２）列の画素回路１１０において、トランジスター１２４がオンする。ゲート・ソース間の電圧Ｖｇｓは、（｜Ｖｔｈ｜−ｋ１・ΔＶ）であるから、ＯＬＥＤ１３０には、先の図６に示したように、階調レベルに応じた電流がトランジスター１２１の閾値電圧を補償した状態で供給されることになる。
このような動作は、ｉ行目の走査期間において、（３ｊ−２）列目の画素回路１１０以外のｉ行目の他の画素回路１１０においても時間的に並列して実行される。さらに、このようなｉ行目の動作は、実際には、１フレームの期間において１、２、３、…、（ｍ−１）、ｍ行目の順番で実行されるとともに、フレーム毎に繰り返される。
ｉ行目の書込期間の終了した後、発光期間が開始される。本実施形態では、ｉ行目の書込期間の終了した後、１水平走査期間の間をおいて発光期間が開始される。発光期間において、走査線駆動回路２０は、上述したように、走査信号Ｇｗｒ（ｉ）をＨレベルに設定するため、トランジスター１２２がオフする。これによって、ゲートノードｇの電位は、シフトした電位（Ｖｅｌ−｜Ｖｔｈ｜＋ｋ１・ΔＶ）に維持される。また、発光期間において、走査線駆動回路２０は、上述したように、制御信号Ｇｅｌ（ｉ）をＬレベルに設定するので、ｉ行（３ｊ−２）列の画素回路１１０において、トランジスター１２４がオンする。ゲート・ソース間の電圧Ｖｇｓは、（｜Ｖｔｈ｜−ｋ１・ΔＶ）であるから、ＯＬＥＤ１３０には、先の図６に示したように、階調レベルに応じた電流がトランジスター１２１の閾値電圧を補償した状態で供給されることになる。
このような動作は、ｉ行目の走査期間において、（３ｊ−２）列目の画素回路１１０以外のｉ行目の他の画素回路１１０においても時間的に並列して実行される。さらに、このようなｉ行目の動作は、実際には、１フレームの期間において１、２、３、…、（ｍ−１）、ｍ行目の順番で実行されるとともに、フレーム毎に繰り返される。
まず、本実施形態の電気光学装置１によれば、トランジスター１２１によってＯＬＥＤ１３０に供給される電流Ｉｄｓは、閾値電圧の影響が相殺される。このため、本実施形態によれば、トランジスター１２１の閾値電圧が画素回路１１０毎にばらついても、そのばらつきが補償されて、階調レベルに応じた電流がＯＬＥＤ１３０に供給されるので、表示画面の一様性を損なうような表示ムラの発生を抑えられる結果、高品位の表示が可能になる。この相殺について図１２を参照して説明する。図１２において、Ａは閾値電圧｜Ｖｔｈ｜が大きいトランジスターを、Ｂは閾値電圧｜Ｖｔｈ｜が小さいトランジスターを、それぞれ示している。なお、図１２において、ゲート・ソース間の電圧Ｖｇｓは、実線で示される特性と電位Ｖelとの差である。また、図１２において、縦スケールの電流は、ソースからドレインに向かう方向を対数で示している。補償期間においてトランジスター１２１のゲートノードｇは、電位Ｖｒｅｆ＿Ｈから電位（Ｖｅｌ−｜Ｖｔｈ｜）となる。このため、閾値電圧｜Ｖｔｈ｜が大きいトランジスターＡは、動作点がＳからＡａに移動する。一方、閾値電圧｜Ｖｔｈ｜が小さいトランジスターＢは、動作点がＳからＢａに移動する。
次に、２つのトランジスターが属する画素回路１１０へのデータ信号の電位が同じ場合、つまり同じ階調レベルが指定された場合に、書込期間においては、動作点Ａａ、Ｂａからの電位シフト量は、ともに同じｋ1・ΔＶである。このため、トランジスターＡについては動作点がＡａからＡｂに移動し、トランジスターＢについては動作点がＢａからＢｂに移動するが、電位シフト後の動作点における電流は、トランジスターＡ、Ｂともに、ほぼ同じＩｄｓで揃うことになる。
次に、２つのトランジスターが属する画素回路１１０へのデータ信号の電位が同じ場合、つまり同じ階調レベルが指定された場合に、書込期間においては、動作点Ａａ、Ｂａからの電位シフト量は、ともに同じｋ1・ΔＶである。このため、トランジスターＡについては動作点がＡａからＡｂに移動し、トランジスターＢについては動作点がＢａからＢｂに移動するが、電位シフト後の動作点における電流は、トランジスターＡ、Ｂともに、ほぼ同じＩｄｓで揃うことになる。
また、本実施形態の電気光学装置１によれば、ゲートノードｇにおける電位範囲ΔＶｇａｔｅは、データ信号の電位範囲ΔＶｄａｔａに対し狭められるので、データ信号を細かい精度で刻まなくても、階調レベルを反映した電圧を、トランジスター１２１のゲート・ソース間に印加することができる。このため、画素回路１１０においてトランジスター１２１のゲート・ソース間の電圧Ｖｇｓの変化に対しＯＬＥＤ１３０に流れる微小電流が相対的に大きく変化する場合であっても、ＯＬＥＤ１３０に供給する電流を精度良く制御することが可能になる。
また、図４において破線で示されるようにデータ線１４と画素回路１１０におけるゲートノードｇとの間には容量Ｃｐｒｓが寄生する場合がある。この場合、データ線１４の電位変化幅が大きいと、当該容量Ｃｐｒｓを介してゲートノードｇに伝播し、いわゆるクロストークやムラなどが発生して表示品位を低下させてしまう。当該容量Ｃｐｒｓの影響は、画素回路１１０が微細化されたときに顕著に現れる。これに対して、本実施形態においては、データ線１４の電位変化範囲についても、データ信号の電位範囲ΔＶｄａｔａに対し狭められるので、容量Ｃｐｒｓを介した影響を抑えることができる。
また、図４において破線で示されるようにデータ線１４と画素回路１１０におけるゲートノードｇとの間には容量Ｃｐｒｓが寄生する場合がある。この場合、データ線１４の電位変化幅が大きいと、当該容量Ｃｐｒｓを介してゲートノードｇに伝播し、いわゆるクロストークやムラなどが発生して表示品位を低下させてしまう。当該容量Ｃｐｒｓの影響は、画素回路１１０が微細化されたときに顕著に現れる。これに対して、本実施形態においては、データ線１４の電位変化範囲についても、データ信号の電位範囲ΔＶｄａｔａに対し狭められるので、容量Ｃｐｒｓを介した影響を抑えることができる。
上述の通り、書き込み期間において、トランジスター１２１のゲートノードｇの電位Ｖｇａｔｅは、［Ｖｅｌ−｜Ｖｔｈ｜＋ｋ１・｛Ｖｄ（ｊ）−Ｖｒｅｆ｝］となる（上記式（９）参照）。発光期間においては、この値に応じた駆動電流がＯＬＥＤ１３０に供給される。
ここで、一般に、基準電圧Ｖｒｅｆ及びデータ信号Ｖｄ（ｊ）の各々は、異なる電源電圧、すなわち異なった電源線を用いて形成されている。このため、動作ノイズが基準電圧Ｖｒｅｆ及びデータ信号Ｖｄ（ｊ）の各々を生成する回路の電源電圧に電源ノイズとして重畳する。各々の回路の電源に対して異なる電圧レベルのノイズが重畳した場合、生成される基準電圧Ｖｒｅｆ及びデータ信号Ｖｄ（ｊ）の各々に重畳する電源ノイズの電圧レベルも異なる。例えば、基準電圧Ｖｒｅｆを生成するための回路に供給される電源に重畳するノイズの電圧値をΔＶ２とし、データ信号Ｖｄ（ｊ）を生成するための回路に供給される電源に重畳するノイズの電圧値をΔＶ１とすると、上記（９）式は、以下に示す（１２）式として表される。
Ｖｇａｔｅ＝
Ｖｅｌ−｜Ｖｔｈ｜＋ｋ１・｛Ｖｄ（ｊ）＋ΔＶ１−（Ｖｒｅｆ＋ΔＶ２）｝
…式（１２）
この（１２）式において、ΔＶ１≠ΔＶ２である場合、ノイズの電圧値ΔＶ１と電圧値ΔＶ２とが大きく異なる場合や、ノイズの電圧値ΔＶ１と電圧値ΔＶ２とが異なる極性を有している場合など、ΔＶ１−ΔＶ２の差電圧が無視できないレベルとなり、トランジスター１２１のゲートノードｇの電位Ｖｇａｔｅに対するノイズの影響が大きくなる。この結果、ＯＬＥＤ１３０に対して供給される電流が、表示しようとしている画素の本来の輝度を表現する電流値から大きくずれてしまい、表示される画素に発光ムラが発生し、映像表示の品質が低下することになる。
Ｖｇａｔｅ＝
Ｖｅｌ−｜Ｖｔｈ｜＋ｋ１・｛Ｖｄ（ｊ）＋ΔＶ１−（Ｖｒｅｆ＋ΔＶ２）｝
…式（１２）
この（１２）式において、ΔＶ１≠ΔＶ２である場合、ノイズの電圧値ΔＶ１と電圧値ΔＶ２とが大きく異なる場合や、ノイズの電圧値ΔＶ１と電圧値ΔＶ２とが異なる極性を有している場合など、ΔＶ１−ΔＶ２の差電圧が無視できないレベルとなり、トランジスター１２１のゲートノードｇの電位Ｖｇａｔｅに対するノイズの影響が大きくなる。この結果、ＯＬＥＤ１３０に対して供給される電流が、表示しようとしている画素の本来の輝度を表現する電流値から大きくずれてしまい、表示される画素に発光ムラが発生し、映像表示の品質が低下することになる。
このため、本実施形態においては、基準電圧Ｖｒｅｆ及びデータ信号Ｖｄ（ｊ）の各々が、同一の電源（電源電圧）、すなわち同一の電源線から電源が供給される階調電圧供給回路７０及び基準電圧供給回路７１のそれぞれにより生成される構成となっている。この階調電圧供給回路７０及び基準電圧供給回路７１それぞれの電源線を共通化する構成により、基準電圧Ｖｒｅｆ及びデータ信号Ｖｄ（ｊ）の各々に対し、同様の電圧レベルかつ同一の極性の電圧のノイズが重畳する。したがって、上記（１２）式におけるノイズの電圧値ΔＶ１と電圧値ΔＶ２とは同様の数値と見なすことができる。そして、データ信号Ｖｄ（ｊ）とノイズの電圧値ΔＶ１との加算結果から、基準電圧Ｖｒｅｆとノイズの電圧値ΔＶ２との加算結果を減算する。電圧値ΔＶ１及びΔ２が同様の数値のため、電圧値ΔＶ１からの電圧値ΔＶ２の減算結果がほぼ「０」となり、電源に重畳するノイズの影響がキャンセルされる。この結果、（１２）式はすでに説明した（９）式と等化な式となる。
上述したように、同一の電源線から階調電圧供給回路７０及び基準電圧供給回路７１に対して共通の電源電圧を供給し、ノイズの電圧値ΔＶ１と電圧値ΔＶ２とを同様の値とすることで、トランジスター１２１のゲートノードｇにおける電位Ｖｇａｔｅにノイズが重畳することを抑制することが可能となり、ＯＬＥＤ１３０に供給する電流を精度良く制御することができる。ＯＬＥＤ１３０の各々に高精度で電流を供給することで、発光ムラのない良好な映像表示を得ることができる。
すなわち、同一の極性及び同一の電圧レベルのノイズを有するデータ信号Ｖｄ（ｊ）及び基準電圧Ｖｒｅｆの各々が、デマルチプレクサーＤＭ（ｊ）、レベルシフターＬＳそれぞれを介して、トランジスター１２１のゲートノードｇに電位を与える。このため、ゲートノードｇへのノイズがキャンセルされ、表示したい階調レベルを示す画像信号Ｖｉｄに対応した電流をＯＬＥＤ１３０に流すことができる。
すなわち、同一の極性及び同一の電圧レベルのノイズを有するデータ信号Ｖｄ（ｊ）及び基準電圧Ｖｒｅｆの各々が、デマルチプレクサーＤＭ（ｊ）、レベルシフターＬＳそれぞれを介して、トランジスター１２１のゲートノードｇに電位を与える。このため、ゲートノードｇへのノイズがキャンセルされ、表示したい階調レベルを示す画像信号Ｖｉｄに対応した電流をＯＬＥＤ１３０に流すことができる。
次に、図１３を参照して電圧供給回路である階調電圧供給回路７０及び基準電圧供給回路７１について説明する。図１３は、電圧制御回路６０、階調電圧供給回路７０及び基準電圧供給回路７１の具体例を説明するための図である。
図１３に示すように、電圧制御回路６０は、電圧発生回路６０−１と電圧発生回路６０−２とから構成されている。電圧発生回路６０−１は、複数の分圧抵抗、例えば具体的には６個の分圧抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５及びＲ１６を備えている。すなわち、電圧発生回路６０−１は、この分圧抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５及びＲ１６の各々が、第１の電源電圧ＶＨと第２の電源電圧ＶＬとの間に直列接続されて構成されている。電圧発生回路６０−１は、第１の電源電圧ＶＨと第２の電源電圧ＶＬとの差電圧（ＶＨ−ＶＬ）を分圧し、分圧抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５及びＲ１６それぞれの接続点において５段階の階調電圧を示すデータ信号Ｖｄ（ｊ）を生成する。
図１３に示すように、電圧制御回路６０は、電圧発生回路６０−１と電圧発生回路６０−２とから構成されている。電圧発生回路６０−１は、複数の分圧抵抗、例えば具体的には６個の分圧抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５及びＲ１６を備えている。すなわち、電圧発生回路６０−１は、この分圧抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５及びＲ１６の各々が、第１の電源電圧ＶＨと第２の電源電圧ＶＬとの間に直列接続されて構成されている。電圧発生回路６０−１は、第１の電源電圧ＶＨと第２の電源電圧ＶＬとの差電圧（ＶＨ−ＶＬ）を分圧し、分圧抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５及びＲ１６それぞれの接続点において５段階の階調電圧を示すデータ信号Ｖｄ（ｊ）を生成する。
また、電圧発生回路６０−２は、複数の分圧抵抗、例えば具体的には７個の分圧抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ２５、Ｒ２６及びＲ２７を備える。すなわち、電圧発生回路６０−２は、この分圧抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ２５、Ｒ２６及びＲ２７の各々が、第１の電源電圧ＶＨと第２の電源電圧ＶＬとの間に直列接続されて構成されている。これにより、電圧発生回路６０−２における７個の分割抵抗は、階調電圧供給回路７０と同様に、第１の電源電圧ＶＨと第２の電源電圧ＶＬとの差電圧（ＶＨ−ＶＬ）を分圧し、分圧抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ２５、Ｒ２６及びＲ２７それぞれの接続点において６段階の基準電圧Ｖｒｅｆを生成する。
第１の電源電圧ＶＨ及び第２の電源電圧ＶＬの各々は、それぞれ同一の電源線により、電圧発生回路６０−１、電圧発生回路６０−２それぞれに対して、共通に電源電圧を供給している。それぞれの電圧の関係は、Ｖｅｌ≧ＶＨ＞ＶＬ≧Ｖｃｔである。すなわち、第１電源電圧ＶＨは第２の電源電圧ＶＬより高い電圧であり、第１電源電圧ＶＨは電源の高位側となる電位Ｖｅｌ以下であり、第２の電源電圧ＶＬは電源の低位側となる電位Ｖｃｔ以上である。ここで、例えば、第１の電源電圧ＶＨ及び第２の電源電圧ＶＬの各々は、電圧制御回路６０に設けられた図示しない電圧回路により、電源の高位側となる電位Ｖｅｌ、低位側となる電位Ｖｃｔそれぞれから生成してもよい。
階調電圧供給回路７０−ｊは、複数のスイッチから構成されるＤＡＣを備えている。この階調電圧供給回路７０−ｊにおけるＤＡＣは、電圧発生回路６０−１における分圧抵抗の各々の接続点に一端が接続され、オン状態においてこの接続点の分圧された電圧を他端から出力するスイッチ素子を備えている。すなわち、分圧抵抗Ｒ１１と分圧抵抗Ｒ１２との接続点にはスイッチ素子ＳＷ１１の一端が接続されている。同様に、分圧抵抗Ｒ１２と分圧抵抗Ｒ１３との接続点にはスイッチ素子ＳＷ１２の一端が接続されている。分圧抵抗Ｒ１３と分圧抵抗Ｒ１４との接続点にはスイッチ素子ＳＷ１３の一端が接続されている。分圧抵抗Ｒ１４と分圧抵抗Ｒ１５との接続点にはスイッチ素子ＳＷ１４の一端が接続されている。分圧抵抗Ｒ１５と分圧抵抗Ｒ１６との接続点にはスイッチ素子ＳＷ１５の一端が接続されている。そして、スイッチ素子ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５の各々の他端が共通に接続されており、共通に接続された共通接続点からは画像信号Ｖｉｄがオン状態としたスイッチ素子の一端が接続された接続点のデータ信号Ｖｄ（ｊ）が出力される。階調電圧供給回路７０−ｊは、図示しないが画像信号Ｖｉｄで選択されたスイッチ素子のオン状態を、画像信号Ｖｉｄとともに入力される制御信号Ｃｔｒにより、次の制御信号Ｃｔｒが供給されるまで保持しておく回路を備えている。
階調電圧供給回路７０−ｊにおけるこのスイッチ素子ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５の各々は、画像信号Ｖｉｄのビット値に対応していずれか一つがオン状態となる。すなわち、画像信号Ｖｉｄのビット値により、スイッチ素子ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５のいずれか一つがオン状態となり、スイッチ素子ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５の各々の他端の共通接続からオン状態となったスイッチ素子の一端が接続された、電圧発生回路６０−１における分圧抵抗の接続点の電圧がＶｒｅｆとして出力される。
具体的には、画像信号Ｖｉｄの指示によりスイッチ素子ＳＷ１１がオン状態の場合、データ信号Ｖｄ（ｊ）として、分圧抵抗Ｒ１１と分圧抵抗Ｒ１２との接続点の分圧電圧が各スイッチ素子の共通接続から出力される。また、画像信号Ｖｉｄの指示によりスイッチ素子ＳＷ１２がオン状態の場合、データ信号Ｖｄ（ｊ）として、分圧抵抗Ｒ１２と分圧抵抗Ｒ１３との接続点の分圧電圧が各スイッチ素子の共通接続から出力される。画像信号Ｖｉｄの指示によりスイッチ素子ＳＷ１３がオン状態の場合、データ信号Ｖｄ（ｊ）として、分圧抵抗Ｒ１３と分圧抵抗Ｒ１４との接続点の分圧電圧が各スイッチ素子の共通接続から出力される。画像信号Ｖｉｄの指示によりスイッチ素子ＳＷ１４がオン状態の場合、データ信号Ｖｄ（ｊ）として、分圧抵抗Ｒ１４と分圧抵抗Ｒ１５との接続点の分圧電圧が各スイッチ素子の共通接続から出力される。画像信号Ｖｉｄの指示によりスイッチ素子ＳＷ１５がオン状態の場合、データ信号Ｖｄ（ｊ）として、分圧抵抗Ｒ１５と分圧抵抗Ｒ１６との接続点の分圧電圧が各スイッチ素子の共通接続から出力される。
具体的には、画像信号Ｖｉｄの指示によりスイッチ素子ＳＷ１１がオン状態の場合、データ信号Ｖｄ（ｊ）として、分圧抵抗Ｒ１１と分圧抵抗Ｒ１２との接続点の分圧電圧が各スイッチ素子の共通接続から出力される。また、画像信号Ｖｉｄの指示によりスイッチ素子ＳＷ１２がオン状態の場合、データ信号Ｖｄ（ｊ）として、分圧抵抗Ｒ１２と分圧抵抗Ｒ１３との接続点の分圧電圧が各スイッチ素子の共通接続から出力される。画像信号Ｖｉｄの指示によりスイッチ素子ＳＷ１３がオン状態の場合、データ信号Ｖｄ（ｊ）として、分圧抵抗Ｒ１３と分圧抵抗Ｒ１４との接続点の分圧電圧が各スイッチ素子の共通接続から出力される。画像信号Ｖｉｄの指示によりスイッチ素子ＳＷ１４がオン状態の場合、データ信号Ｖｄ（ｊ）として、分圧抵抗Ｒ１４と分圧抵抗Ｒ１５との接続点の分圧電圧が各スイッチ素子の共通接続から出力される。画像信号Ｖｉｄの指示によりスイッチ素子ＳＷ１５がオン状態の場合、データ信号Ｖｄ（ｊ）として、分圧抵抗Ｒ１５と分圧抵抗Ｒ１６との接続点の分圧電圧が各スイッチ素子の共通接続から出力される。
例えば、画像信号Ｖｉｄがスイッチ素子ＳＷ１１のオン状態を指示する信号である場合、スイッチ素子ＳＷ１１のみがオン状態となり、スイッチ素子ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５がオフ状態となる。階調電圧供給回路７０−ｊは、画像信号Ｖｉｄのビット値に対応して、電圧発生回路６０−１が出力する複数の階調電圧（分圧された電圧）のうちのいずれか一つの階調電圧を選択して、データ信号Ｖｄ（ｊ）を生成する。
そして、分圧抵抗Ｒ１１と分圧抵抗Ｒ１２との接続点の分圧電圧が、データ信号Ｖｄ（ｊ）がスイッチ素子ＳＷ１１を介して共通接続点から、デマルチプレクサーＤＭ（ｊ）に対して出力される。
上述したように、本実施形態においては、１≦ｊ≦ｎである。すなわち、階調電圧供給回路７０には、階調電圧供給回路７０−ｊが全数でｎ個備えられている。これにより、階調電圧供給回路７０は、制御部３より供給される画像信号Ｖｉｄと制御信号Ｃｔｒとに基づいて、データ信号Ｖｄ（１）、Ｖｄ（２）、…、Ｖｄ（ｎ）を生成し、デマルチプレクサーＤＭ（１）、ＤＭ（２）、…、ＤＭ（ｎ）それぞれに出力する。
そして、階調電圧供給回路７０は、生成したデータ信号Ｖｄ（１）、Ｖｄ（２）、…、Ｖｄ（ｎ）を、１、２、…、ｎ番目のグループに対応するデマルチプレクサーＤＭに対して、それぞれ供給する。なお、データ信号Ｖｄ（１）〜Ｖｄ（ｎ）が取り得る電位の最高値をＶｍａｘとし、最低値をＶｍｉｎとする。ここで、階調電圧供給回路７０−ｊは、階調電圧供給回路７０において、図２におけるｊ番目のグループであるＤＭ（ｊ）に対応している。この結果、階調電圧供給回路７０は、デマルチプレクサーＤＭ及びレベルシフト回路を介して、データ信号Ｖｄ（１）、Ｖｄ（２）、…、Ｖｄ（ｎ）を、データ線１４により画素回路１１０に対して供給する。
そして、分圧抵抗Ｒ１１と分圧抵抗Ｒ１２との接続点の分圧電圧が、データ信号Ｖｄ（ｊ）がスイッチ素子ＳＷ１１を介して共通接続点から、デマルチプレクサーＤＭ（ｊ）に対して出力される。
上述したように、本実施形態においては、１≦ｊ≦ｎである。すなわち、階調電圧供給回路７０には、階調電圧供給回路７０−ｊが全数でｎ個備えられている。これにより、階調電圧供給回路７０は、制御部３より供給される画像信号Ｖｉｄと制御信号Ｃｔｒとに基づいて、データ信号Ｖｄ（１）、Ｖｄ（２）、…、Ｖｄ（ｎ）を生成し、デマルチプレクサーＤＭ（１）、ＤＭ（２）、…、ＤＭ（ｎ）それぞれに出力する。
そして、階調電圧供給回路７０は、生成したデータ信号Ｖｄ（１）、Ｖｄ（２）、…、Ｖｄ（ｎ）を、１、２、…、ｎ番目のグループに対応するデマルチプレクサーＤＭに対して、それぞれ供給する。なお、データ信号Ｖｄ（１）〜Ｖｄ（ｎ）が取り得る電位の最高値をＶｍａｘとし、最低値をＶｍｉｎとする。ここで、階調電圧供給回路７０−ｊは、階調電圧供給回路７０において、図２におけるｊ番目のグループであるＤＭ（ｊ）に対応している。この結果、階調電圧供給回路７０は、デマルチプレクサーＤＭ及びレベルシフト回路を介して、データ信号Ｖｄ（１）、Ｖｄ（２）、…、Ｖｄ（ｎ）を、データ線１４により画素回路１１０に対して供給する。
また、基準電圧供給回路７１は、制御部３より供給される電位制御信号ＶｒｅｆＳと制御信号Ｃｔｒとに基づいて、レベルシフト回路ＬＳに供給する、ＲＧＢの画素に対応する基準電圧Ｖｒｅｆ（Ｒ）、Ｖｒｅｆ（Ｇ）、Ｖｒｅｆ（Ｂ）の各々を生成する。具体的には、基準電圧供給回路７１は、階調電圧供給回路７０−ｊと同様に、複数のスイッチから構成されるＤＡＣを有している。この基準電圧供給回路７１のＤＡＣは、電圧発生回路６０−２における分圧抵抗の各々の接続点に一端が接続され、オン状態においてこの接続点の分圧された電圧を他端から出力するスイッチ素子を備えている。すなわち、分圧抵抗Ｒ２１と分圧抵抗Ｒ２２との接続点にはスイッチ素子ＳＷ２１の一端が接続されている。同様に、分圧抵抗Ｒ２２と分圧抵抗Ｒ２３との接続点にはスイッチ素子ＳＷ２２の一端が接続されている。分圧抵抗Ｒ２３と分圧抵抗Ｒ２４との接続点にはスイッチ素子ＳＷ２３の一端が接続されている。分圧抵抗Ｒ２４と分圧抵抗Ｒ２５との接続点にはスイッチ素子ＳＷ２４の一端が接続されている。分圧抵抗Ｒ２５と分圧抵抗Ｒ２６との接続点にはスイッチ素子ＳＷ２５の一端が接続されている。分圧抵抗Ｒ２６と分圧抵抗Ｒ２７との接続点にはスイッチ素子ＳＷ２６の一端が接続されている。そして、スイッチ素子ＳＷ２１及びＳＷ２４の各々の他端が共通接続点に接続されており、共通に接続された共通接続点から基準電圧Ｖｒｅｆ（Ｒ）が出力される。スイッチ素子ＳＷ２２及びＳＷ２５の各々の他端が共通接続点に接続されており、共通に接続された共通接続点から基準電圧Ｖｒｅｆ（Ｇ）が出力される。スイッチ素子ＳＷ２３及びＳＷ２６の各々の他端が共通接続点に接続されており、共通に接続された共通接続点から基準電圧Ｖｒｅｆ（Ｂ）が出力される。
電位制御信号ＶｒｅｆＳにより、スイッチＳＷ２１、ＳＷ２２及びＳＷ２３の各々がオン状態であり、スイッチＳＷ２４、ＳＷ２５及びＳＷ２６の各々がオフ状態である場合と、スイッチＳＷ２１、ＳＷ２２及びＳＷ２３の各々がオフ状態であり、スイッチＳＷ２４、ＳＷ２５及びＳＷ２６の各々がオン状態である場合とのいずれかに制御される。
スイッチＳＷ２１、ＳＷ２２及びＳＷ２３の各々がオン状態であり、スイッチＳＷ２４、ＳＷ２５及びＳＷ２６の各々がオフ状態である場合、分圧抵抗Ｒ２１と分圧抵抗Ｒ２２との接続点の分圧電圧が基準電圧Ｖｒｅｆ（Ｒ）として出力され、分圧抵抗Ｒ２２と分圧抵抗Ｒ２３との接続点の分圧電圧が基準電圧Ｖｒｅｆ（Ｇ）として出力され、分圧抵抗Ｒ２３と分圧抵抗Ｒ２４との接続点の分圧電圧が基準電圧Ｖｒｅｆ（Ｂ）として出力される。
一方、スイッチＳＷ２１、ＳＷ２２及びＳＷ２３の各々がオフ状態であり、スイッチＳＷ２４、ＳＷ２５及びＳＷ２６の各々がオン状態である場合、分圧抵抗Ｒ２４と分圧抵抗Ｒ２５との接続点の分圧電圧が基準電圧Ｖｒｅｆ（Ｒ）として出力され、分圧抵抗Ｒ２５と分圧抵抗Ｒ２６との接続点の分圧電圧が基準電圧Ｖｒｅｆ（Ｇ）として出力され、分圧抵抗Ｒ２６と分圧抵抗Ｒ２７との接続点の分圧電圧が基準電圧Ｖｒｅｆ（Ｂ）として出力される。基準電圧供給回路７１は、電位制御信号ＶｒｅｆＳの指示により生成された基準電圧Ｖｒｅｆ、すなわち基準電圧Ｖｒｅｆ（Ｒ）、Ｖｒｅｆ（Ｇ）及びＶｒｅｆ（Ｂ）を、レベルシフト回路ＬＳの各々に対して出力する。この結果、基準電圧供給回路７１は、レベルシフト回路ＬＳを介して、基準電圧Ｖｒｅｆ、Ｖｒｅｆ（Ｇ）及びＶｒｅｆ（Ｂ）の各々を、データ線１４により画素回路１１０に対して供給する。
スイッチＳＷ２１、ＳＷ２２及びＳＷ２３の各々がオン状態であり、スイッチＳＷ２４、ＳＷ２５及びＳＷ２６の各々がオフ状態である場合、分圧抵抗Ｒ２１と分圧抵抗Ｒ２２との接続点の分圧電圧が基準電圧Ｖｒｅｆ（Ｒ）として出力され、分圧抵抗Ｒ２２と分圧抵抗Ｒ２３との接続点の分圧電圧が基準電圧Ｖｒｅｆ（Ｇ）として出力され、分圧抵抗Ｒ２３と分圧抵抗Ｒ２４との接続点の分圧電圧が基準電圧Ｖｒｅｆ（Ｂ）として出力される。
一方、スイッチＳＷ２１、ＳＷ２２及びＳＷ２３の各々がオフ状態であり、スイッチＳＷ２４、ＳＷ２５及びＳＷ２６の各々がオン状態である場合、分圧抵抗Ｒ２４と分圧抵抗Ｒ２５との接続点の分圧電圧が基準電圧Ｖｒｅｆ（Ｒ）として出力され、分圧抵抗Ｒ２５と分圧抵抗Ｒ２６との接続点の分圧電圧が基準電圧Ｖｒｅｆ（Ｇ）として出力され、分圧抵抗Ｒ２６と分圧抵抗Ｒ２７との接続点の分圧電圧が基準電圧Ｖｒｅｆ（Ｂ）として出力される。基準電圧供給回路７１は、電位制御信号ＶｒｅｆＳの指示により生成された基準電圧Ｖｒｅｆ、すなわち基準電圧Ｖｒｅｆ（Ｒ）、Ｖｒｅｆ（Ｇ）及びＶｒｅｆ（Ｂ）を、レベルシフト回路ＬＳの各々に対して出力する。この結果、基準電圧供給回路７１は、レベルシフト回路ＬＳを介して、基準電圧Ｖｒｅｆ、Ｖｒｅｆ（Ｇ）及びＶｒｅｆ（Ｂ）の各々を、データ線１４により画素回路１１０に対して供給する。
これにより、図１３の電圧制御回路６０において、電圧発生回路６０−１及び６０−２各々は、同一の電源線から同一の電源電圧が供給されているため、データ信号Ｖｄ（ｊ）及び基準電圧Ｖｒｅｆに重畳されるノイズの電圧値を同様とすることができ、トランジスター１２１のゲートノードｇにおける電位Ｖｇａｔｅに重畳するノイズをより低減させることができる。したがって、図１３の電圧制御回路６０の構成は、ＯＬＥＤ１３０に供給する電流の精度を、従来に比較してより向上させることができる。これにより、ＯＬＥＤ１３０の各々に高精度で電流を供給することが可能となり、発光ムラのない良好な映像表示を得ることができる。
また、本実施形態においては、ＲＧＢの各々の画素に対応させて、電位制御信号ＶｒｅｆＳの指示により、それぞれ異なる基準電圧Ｖｒｅｆ（Ｒ）、Ｖｒｅｆ（Ｇ）、Ｖｒｅｆ（Ｂ）を生成させる構成としたがこの構成に限らない。例えば、第１の電源電圧ＶＨと第２の電源電圧ＶＬとの差電圧（ＶＨ−ＶＬ）を分圧し、複数の異なる分圧された分圧電圧を生成し、電位制御信号ＶｒｅｆＳにより制御されたスイッチ素子の選択する分圧電圧を、ＲＧＢの画素各々に共通の基準電圧Ｖｒｅｆとして出力する構成としても良い。
次に、図１４を参照して電圧供給回路である階調電圧供給回路７０及び基準電圧供給回路７１の他の構成について説明する。図１４は、階調電圧供給回路７０−ｊ及び基準電圧供給回路７１の他の具体例を説明するための図である。
図１４に示すように、電圧制御回路６０は、複数の分圧抵抗、例えば具体的には８個の分圧抵抗Ｒ６１、Ｒ６２、Ｒ６３、Ｒ６４、Ｒ６５、Ｒ６６、Ｒ６７及びＲ６８を備えている。すなわち、電圧制御回路６０は、この分圧抵抗Ｒ６１、Ｒ６２、Ｒ６３、Ｒ６４、Ｒ６５、Ｒ６６、Ｒ６７及びＲ６８の各々が、第１の電源電圧ＶＨと第２の電源電圧ＶＬとの間に直列接続されて構成されている。電圧制御回路は、第１の電源電圧ＶＨと第２の電源電圧ＶＬとの差電圧（ＶＨ−ＶＬ）を分圧し、それぞれの接続点において７段階の分圧電圧を生成する。
図１４に示すように、電圧制御回路６０は、複数の分圧抵抗、例えば具体的には８個の分圧抵抗Ｒ６１、Ｒ６２、Ｒ６３、Ｒ６４、Ｒ６５、Ｒ６６、Ｒ６７及びＲ６８を備えている。すなわち、電圧制御回路６０は、この分圧抵抗Ｒ６１、Ｒ６２、Ｒ６３、Ｒ６４、Ｒ６５、Ｒ６６、Ｒ６７及びＲ６８の各々が、第１の電源電圧ＶＨと第２の電源電圧ＶＬとの間に直列接続されて構成されている。電圧制御回路は、第１の電源電圧ＶＨと第２の電源電圧ＶＬとの差電圧（ＶＨ−ＶＬ）を分圧し、それぞれの接続点において７段階の分圧電圧を生成する。
階調電圧供給回路７０−ｊは、複数のスイッチから構成されるＤＡＣを有している。この階調電圧供給回路７０−ｊのＤＡＣは、電圧制御回路６０における分圧抵抗の所定の接続点に一端が接続され、オン状態においてこの所定の接続点の分圧電圧を他端から出力するスイッチ素子を備えている。すなわち、分圧抵抗Ｒ６１と分圧抵抗Ｒ６２との接続点にはスイッチ素子ＳＷ７６の一端が接続されている。同様に、分圧抵抗Ｒ６３と分圧抵抗Ｒ６４との接続点にはスイッチ素子ＳＷ７７の一端が接続されている。分圧抵抗Ｒ６５と分圧抵抗Ｒ６６との接続点にはスイッチ素子ＳＷ７８の一端が接続されている。分圧抵抗Ｒ６７と分圧抵抗Ｒ６８との接続点にはスイッチ素子ＳＷ７９の一端が接続されている。そして、スイッチ素子ＳＷ７６、ＳＷ７７、ＳＷ７８及びＳＷ７９の各々の他端が共通に共通接続点に接続されており、共通に接続された共通接続点からデータ信号Ｖｄ（ｊ）が出力される。
図１３の階調電圧供給回路７０−ｊと同様に、図１４の階調電圧供給回路７０−ｊのＤＡＣは、スイッチ素子ＳＷ７６、ＳＷ７７、ＳＷ７８及びＳＷ７９の各々が、画像信号Ｖｉｄのビット値により、いずれか一つがオン状態となり、スイッチ素子ＳＷ７６、ＳＷ７７、ＳＷ７８及びＳＷ７９の各々の他端が共通に接続された共通接続点からオン状態となったスイッチ素子の一端が接続された、分圧抵抗の接続点の電圧がデータ信号Ｖｄ（ｊ）として、対応するデマルチプレクサーＤＭ（ｊ）に対して出力される。また、図１３の階調電圧供給回路７０−ｊと同様に、図１４の階調電圧供給回路７０−ｊも、図示しないが画像信号Ｖｉｄで選択されたスイッチ素子のオン状態を、画像信号Ｖｉｄとともに入力される制御信号Ｃｔｒにより、次の制御信号Ｃｔｒが供給されるまで保持しておく回路を備えている。
図１３の階調電圧供給回路７０−ｊと同様に、図１４の階調電圧供給回路７０−ｊのＤＡＣは、スイッチ素子ＳＷ７６、ＳＷ７７、ＳＷ７８及びＳＷ７９の各々が、画像信号Ｖｉｄのビット値により、いずれか一つがオン状態となり、スイッチ素子ＳＷ７６、ＳＷ７７、ＳＷ７８及びＳＷ７９の各々の他端が共通に接続された共通接続点からオン状態となったスイッチ素子の一端が接続された、分圧抵抗の接続点の電圧がデータ信号Ｖｄ（ｊ）として、対応するデマルチプレクサーＤＭ（ｊ）に対して出力される。また、図１３の階調電圧供給回路７０−ｊと同様に、図１４の階調電圧供給回路７０−ｊも、図示しないが画像信号Ｖｉｄで選択されたスイッチ素子のオン状態を、画像信号Ｖｉｄとともに入力される制御信号Ｃｔｒにより、次の制御信号Ｃｔｒが供給されるまで保持しておく回路を備えている。
基準電圧供給回路７１は、階調電圧供給回路７０−ｊと同様に、複数のスイッチから構成されるＤＡＣを有している。この基準電圧供給回路７１のＤＡＣは、電圧制御回路６０における分圧抵抗の各々の接続点に一端が接続され、オン状態においてこの分圧抵抗の接続点における分圧電圧を他端から基準電圧Ｖｒｅｆとして出力するスイッチ素子を備えている。すなわち、分圧抵抗Ｒ６２と分圧抵抗Ｒ６３との接続点にはスイッチ素子ＳＷ７１の一端が接続されている。同様に、分圧抵抗Ｒ６４と分圧抵抗Ｒ６５との接続点にはスイッチ素子ＳＷ７２の一端が接続されている。分圧抵抗Ｒ６６と分圧抵抗Ｒ６７との接続点にはスイッチ素子ＳＷ７３の一端が接続されている。そして、スイッチ素子ＳＷ７１、ＳＷ７２及びＳＷ７３の各々の他端が共通に共通接続点に接続されており、共通に接続された共通接続点から基準電圧Ｖｒｅｆが出力される。基準電圧供給回路７１のＤＡＣは、スイッチ素子ＳＷ７６、ＳＷ７７、ＳＷ７８及びＳＷ７９の各々が、電位制御信号ＶｒｅｆＳにより、いずれか一つがオン状態となり、スイッチ素子ＳＷ７１、ＳＷ７２及びＳＷ７３の各々の他端の共通接続からオン状態となったスイッチ素子の一端が接続された接続点の電圧が基準電圧Ｖｒｅｆとしてレベルシフト回路ＬＳの各々に出力される。
また、電圧制御回路６０における直列に接続される分圧抵抗の数を増加させ、図１３に示すように、ＲＧＢの各々の画素に対応させて、基準電圧Ｖｒｅｆ（Ｒ）、Ｖｒｅｆ（Ｇ）、Ｖｒｅｆ（Ｂ）を生成させる構成としても良い。
また、電圧制御回路６０における直列に接続される分圧抵抗の数を増加させ、図１３に示すように、ＲＧＢの各々の画素に対応させて、基準電圧Ｖｒｅｆ（Ｒ）、Ｖｒｅｆ（Ｇ）、Ｖｒｅｆ（Ｂ）を生成させる構成としても良い。
この図１４の構成においては、図１４の構成においては、図１３の構成と同様に、同一の電源線から供給される同一の電源電圧を用いている。しかしながら、階調電圧供給回路７０−ｊ及び基準電圧供給回路７１の双方で、分圧回路を共通化して共有回路としたため、同一の電源線かつ同一の接続点から供給される第１の電源電圧ＶＨ及び第２の電源電圧ＶＬにより、データ信号Ｖｄ（ｊ）及び基準電圧Ｖｒｅｆが生成される。この結果、データ信号Ｖｄ（ｊ）及び基準電圧Ｖｒｅｆの各々に同一の電圧値のノイズが重畳される。これにより、図１４の電圧制御回路６０の構成は、データ信号Ｖｄ（ｊ）及び基準電圧Ｖｒｅｆに重畳されるノイズの電圧値を同一（Ｖ１＝Ｖ２）とすることで、図１３に比較して、トランジスター１２１のゲートノードｇにおける電位Ｖｇａｔｅに重畳するノイズをより低減させることができる。したがって、図１４の電圧制御回路６０の構成は、図１３に比較して、ＯＬＥＤ１３０に供給する電流の精度をより向上させることができる。これにより、ＯＬＥＤ１３０の各々に高精度で電流を供給することが可能となり、発光ムラのない良好な映像表示を得ることができる。
＜応用・変形例＞
本発明は、上述した実施形態や応用例などの実施形態等に限定されるものではなく、例えば次に述べるような各種の変形が可能である。また、次に述べる変形の態様は、任意に選択された一または複数を適宜に組み合わせることもできる。
＜応用・変形例＞
本発明は、上述した実施形態や応用例などの実施形態等に限定されるものではなく、例えば次に述べるような各種の変形が可能である。また、次に述べる変形の態様は、任意に選択された一または複数を適宜に組み合わせることもできる。
＜制御回路＞
実施形態において、データ信号を供給する制御部３については電気光学装置１とは別体としたが、制御部３についても、走査線駆動回路２０やデマルチプレクサーＤＭ、レベルシフト回路ＬＳとともに、シリコン基板に集積化しても良い。
実施形態において、データ信号を供給する制御部３については電気光学装置１とは別体としたが、制御部３についても、走査線駆動回路２０やデマルチプレクサーＤＭ、レベルシフト回路ＬＳとともに、シリコン基板に集積化しても良い。
＜基板＞
実施形態においては、電気光学装置１をシリコン基板に集積した構成としたが、他の半導体基板に集積した構成しても良い。また、ポリシリコンプロセスを適用してガラス基板等に形成しても良い。いずれにしても、画素回路１１０が微細化して、トランジスター１２１において、ゲートとソースの間の電圧Ｖｇｓの変化に対しドレイン電流が指数関数的に大きく変化する構成に有効である。
実施形態においては、電気光学装置１をシリコン基板に集積した構成としたが、他の半導体基板に集積した構成しても良い。また、ポリシリコンプロセスを適用してガラス基板等に形成しても良い。いずれにしても、画素回路１１０が微細化して、トランジスター１２１において、ゲートとソースの間の電圧Ｖｇｓの変化に対しドレイン電流が指数関数的に大きく変化する構成に有効である。
＜デマルチプレクサー＞
実施形態等では、データ線１４を３列毎にグループ化するとともに、各グループにおいてデータ線１４を順番に選択して、データ信号を供給する構成としたが、グループを構成するデータ線数については「２」であっても良いし、「４」以上であっても良い。また、グループ化せずに、すなわちデマルチプレクサーＤＭを用いないで各列のデータ線１４にデータ信号を一斉に線順次で供給する構成でも良い。
実施形態等では、データ線１４を３列毎にグループ化するとともに、各グループにおいてデータ線１４を順番に選択して、データ信号を供給する構成としたが、グループを構成するデータ線数については「２」であっても良いし、「４」以上であっても良い。また、グループ化せずに、すなわちデマルチプレクサーＤＭを用いないで各列のデータ線１４にデータ信号を一斉に線順次で供給する構成でも良い。
＜トランジスターのチャネル型＞
上述した実施形態等では、画素回路１１０におけるトランジスター１２１〜１２５をＰチャネル型で統一したが、Ｎチャネル型で統一しても良い。また、Ｐチャネル型およびＮチャネル型を適宜組み合わせても良い。
上述した実施形態等では、画素回路１１０におけるトランジスター１２１〜１２５をＰチャネル型で統一したが、Ｎチャネル型で統一しても良い。また、Ｐチャネル型およびＮチャネル型を適宜組み合わせても良い。
＜その他＞
実施形態等では、電気光学素子として発光素子であるＯＬＥＤを例示したが、例えば無機発光ダイオードやＬＥＤ（Light Emitting Diode）など、電流に応じた輝度で発光するものであれば良い。
実施形態等では、電気光学素子として発光素子であるＯＬＥＤを例示したが、例えば無機発光ダイオードやＬＥＤ（Light Emitting Diode）など、電流に応じた輝度で発光するものであれば良い。
＜電子機器＞
次に、実施形態等や応用例に係る電気光学装置１を適用した電子機器について説明する。電気光学装置１は、画素が小サイズで高精細な表示な用途に向いている。そこで、電子機器として、ヘッドマウント・ディスプレイを例に挙げて説明する。
次に、実施形態等や応用例に係る電気光学装置１を適用した電子機器について説明する。電気光学装置１は、画素が小サイズで高精細な表示な用途に向いている。そこで、電子機器として、ヘッドマウント・ディスプレイを例に挙げて説明する。
図１５は、実施形態に係る電気光学装置を用いたＨＭＤ（Head Mounted Display、ヘッドマウント・ディスプレイ）を示す斜視図である。図１６は、ＨＭＤの光学構成を示す図である。
まず、図１５に示されるように、ヘッドマウント・ディスプレイ３００は、外観的には
、一般的な眼鏡と同様にテンプル３１０や、ブリッジ３２０、レンズ３０１Ｌ、３０１Ｒ
を有する。また、ヘッドマウント・ディスプレイ３００は、図１６に示されるように、ブ
リッジ３２０近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左
眼用の電気光学装置１Ｌと右眼用の電気光学装置１Ｒとが設けられる。
電気光学装置１Ｌの画像表示面は、図２６において左側となるように配置している。こ
れによって電気光学装置１Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において
９時の方向に出射する。ハーフミラー３０３Ｌは、電気光学装置１Ｌによる表示画像を６
時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。
電気光学装置１Ｒの画像表示面は、電気光学装置１Ｌとは反対の右側となるように配置
している。これによって電気光学装置１Ｒによる表示画像は、光学レンズ３０２Ｒを介し
て図において３時の方向に出射する。ハーフミラー３０３Ｒは、電気光学装置１Ｒによる
表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。
まず、図１５に示されるように、ヘッドマウント・ディスプレイ３００は、外観的には
、一般的な眼鏡と同様にテンプル３１０や、ブリッジ３２０、レンズ３０１Ｌ、３０１Ｒ
を有する。また、ヘッドマウント・ディスプレイ３００は、図１６に示されるように、ブ
リッジ３２０近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左
眼用の電気光学装置１Ｌと右眼用の電気光学装置１Ｒとが設けられる。
電気光学装置１Ｌの画像表示面は、図２６において左側となるように配置している。こ
れによって電気光学装置１Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において
９時の方向に出射する。ハーフミラー３０３Ｌは、電気光学装置１Ｌによる表示画像を６
時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。
電気光学装置１Ｒの画像表示面は、電気光学装置１Ｌとは反対の右側となるように配置
している。これによって電気光学装置１Ｒによる表示画像は、光学レンズ３０２Ｒを介し
て図において３時の方向に出射する。ハーフミラー３０３Ｒは、電気光学装置１Ｒによる
表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。
この構成において、ヘッドマウント・ディスプレイ３００の装着者は、電気光学装置１
Ｌ、１Ｒによる表示画像を、外の様子と重ね合わせたシースルー状態で観察することがで
きる。
また、このヘッドマウント・ディスプレイ３００において、視差を伴う両眼画像のうち、左眼用画像を電気光学装置１Ｌに表示させ、右眼用画像を電気光学装置１Ｒに表示させ
ると、装着者に対し、表示された画像があたかも奥行きや立体感を持つかのように知覚さ
せることができる（３Ｄ表示）。
Ｌ、１Ｒによる表示画像を、外の様子と重ね合わせたシースルー状態で観察することがで
きる。
また、このヘッドマウント・ディスプレイ３００において、視差を伴う両眼画像のうち、左眼用画像を電気光学装置１Ｌに表示させ、右眼用画像を電気光学装置１Ｒに表示させ
ると、装着者に対し、表示された画像があたかも奥行きや立体感を持つかのように知覚さ
せることができる（３Ｄ表示）。
なお、電気光学装置１については、ヘッドマウント・ディスプレイ３００のほかにも、ビデオカメラやレンズ交換式のデジタルカメラなどにおける電子式ビューファインダーにも適用可能である。
１…電気光学装置、２…表示パネル、３…制御部、４…表示制御回路、５…駆動制御回路、１０…データ線駆動回路、１２…走査線、１４…データ線、１６…給電線、２０…走査線駆動回路、４３、４５…トランジスター、４４、５０…保持容量、６０…電圧制御回路 ６０−１、６０−２…電圧発生回路、６１、６２…給電線、７０、７０−ｊ…階調電圧供給回路、７１…基準電圧供給回路、１００…表示部、１１０…画素回路、１２１〜１２５…トランジスター、１３０…ＯＬＥＤ、１３２…保持容量、ＬＳ…レベルシフト回路、ＤＭ…デマルチプレクサー、Ｖd…データ信号、ＶｒｅｆS…電位制御信号
Claims (11)
- 階調電圧を供給する階調電圧供給回路と、
基準電圧を供給する基準電圧供給回路と、
発光素子と、
前記階調電圧と前記基準電圧との差分に応じた電流を前記発光素子に供給する駆動トランジスターと、
前記駆動トランジスターのゲートノードの電位を補償する特性補償部と、
前記階調電圧供給回路と前記基準電圧供給回路とを同一の電源電圧で動作させる電圧制御回路と、
を備える電気光学装置。 - 前記駆動トランジスターのゲートノードに出力電圧を供給するレベルシフト回路をさらに備え、
前記階調電圧供給回路が供給する階調電圧及び前記基準電圧供給回路が供給する前記基準電圧は、前記レベルシフト回路に入力電圧として供給されてなる、
ことを特徴とする請求項１に記載の電気光学装置。 - 前記レベルシフト回路と画素回路との間に電気的に接続された信号配線をさらに備え、
前記画素回路は、前記発光素子と、前記駆動トランジスターと、前記特性補償部と、前記駆動トランジスターのゲートノードと前記信号配線との間に電気的に接続されたスイッチング素子と、を有し、
前記レベルシフト回路の出力電圧は、前記信号配線及び前記スイッチング素子を介して前記画素回路に供給される、
ことを特徴とする請求項２に記載の電気光学装置。 - 前記レベルシフト回路は、第１端及び第２端を有する容量素子を含み、
前記第１端には、前記階調電圧及び前記基準電圧が供給可能であり、
前記第２端には、前記信号配線が電気的に接続されてなる、
ことを特徴とする請求項３に記載の電気光学装置。 - 前記第１端に前記基準電圧が供給される期間において、前記特性補償部により補償されたゲートノードの電位が前記スイッチング素子を介して前記信号配線及び前記容量素子の第２端に出力可能に構成されてなる、
ことを特徴とする請求項４に記載の電気光学装置。 - 前記電圧制御回路は、
前記階調電圧供給回路に前記階調電圧を供給する第１回路、及び前記基準電圧供給回路に前記基準電圧を供給する第２回路を有する、
ことを特徴とする請求項１から請求項５のいずれか一項に記載の電気光学装置。 - 前記電圧制御回路は、
前記階調電圧、及び前記基準電圧を生成する共通回路を有する、
ことを特徴とする請求項１から請求項５のいずれか一項に記載の電気光学装置。 - 前記電圧制御回路は、
第１の動作電圧と、前記第１の動作電圧より低い第２の動作電圧とが供給され、前記前記階調電圧、及び前記基準電圧を生成する、
ことを特徴とする請求項１から請求項７のいずれか一項に記載の電気光学装置。 - 前記第１の動作電圧は、前記駆動トランジスター及び前記発光素子に供給される最大動作電圧より低く、
前記第２の動作電圧は、前記駆動トランジスター及び前記発光素子に供給される最小動作電圧より高い、
ことを特徴とする請求項８に記載の電気光学装置。 - 前記電圧制御回路は、
前記駆動トランジスターと同一の基板上に形成される、
ことを特徴とする請求項１から請求項９のいずれか一項に記載の電気光学装置。 - 請求項１から請求項１０のいずれか一項に記載の電気光学装置を備える、
ことを特徴とする電子機器。
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|---|---|---|---|
| JP2014026637A JP2015152775A (ja) | 2014-02-14 | 2014-02-14 | 電気光学装置および電子機器 |
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| JP2015152775A true JP2015152775A (ja) | 2015-08-24 |
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- 2014-02-14 JP JP2014026637A patent/JP2015152775A/ja not_active Withdrawn
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