JP2008134442A - アクティブマトリックス型表示装置及び表示方法 - Google Patents

Abstract

【課題】 低階調の映像であっても、駆動薄膜トランジスタの特性ばらつきの影響を受けずに表示ムラの少ないアクティブマトリックス型表示装置及び表示方法を提供する。
【解決手段】 表示素子を駆動する駆動トランジスタＤＴｒを含む画素部ＰＸが基板上にマトリックス状に配置された表示部１００と、列毎に設けられ、各列のそれぞれの画素部と接続する映像信号線ＤＬと、前記映像信号線を介して前記画素部に映像信号を供給する映像信号供給部１０１とを備え、前記映像信号供給部は、前記映像信号に対応する階調電圧を出力する階調電圧出力部ＤＡＶ０１と、所定の電流を出力する定電流出力部ＤＡＩ０１と、前記駆動トランジスタのゲート端子電圧を取得して保持する電圧保持部ＣＫと、前記階調電圧出力部と前記定電流出力部と前記電圧保持部との接続状態を切換えて前記映像信号線と接続するための複数のスイッチを含む出力切換部ＯＵＴ０１とを有するアクティブマトリックス型表示装置である。
【選択図】図４

Description

本発明は、アクティブマトリックス型表示装置及び表示方法に係り、特には、映像信号が精度良く書き込まれるようにしたアクティブマトリクス型表示装置及び表示方法に関する。

有機ＥＬ素子を用いたアクティブマトリックス型表示装置が開発されている。この装置では、有機ＥＬ素子を駆動する薄膜トランジスタ、即ち駆動トランジスタの特性が画素間でほぼ同一であることが要求される。
しかしながら、薄膜トランジスタは、通常ガラス基板などの絶縁体上に形成されるため、画素間で駆動トランジスタの特性にばらつきが生ずることが多い。

特許文献１には、カレントコピー型の回路を画素回路に採用したアクティブマトリクス型有機ＥＬ表示装置が記載されている。この表示装置では、各画素に映像信号として電流信号を供給し、この電流信号に対応した大きさの駆動電流を有機ＥＬ素子に流して有機ＥＬ素子を発光させる。この技術によると、駆動トランジスタの特性のばらつきが駆動電流の大きさに与える影響を最小とすることができる。
米国特許第６３７３４５４号明細書

ところで、このカレントコピー型回路では、映像信号が信号線を介して画素回路に書き込まれる前に、信号線および選択された画素回路の駆動薄膜トランジスタのゲート端子の電位は一旦基準の電位に設定される。

通常は、１ライン毎に映像信号に関係なく、最低階調レベルの電位が定電圧源から信号線および選択された画素回路の駆動薄膜トランジスタのゲート端子に書き込まれる。この供給される最低階調レベル電位は、各画素回路で同じ電位である。即ち、供給される最低階調レベル電位は各画素の駆動薄膜トランジスタの閾値のバラツキを補正した電位ではない。このため、駆動薄膜トランジスタの閾値にバラツキが存在することによって、最低階調ラスタ表示において各画素の明るさが異なり表示ムラが発生していた。

また、低階調の表示を行うときは、一旦信号線および選択された画素回路の駆動薄膜トランジスタのゲート端子の電位を最低階調レベルの電位にした後、低階調に対応する映像信号電流で、低階調表示用の電位とする。しかし、低階調に対応する微小な映像信号電流では１水平期間内に駆動薄膜トランジスタの特性バラツキを補正することは困難である。従って、低階調の表示を行う場合にも表示ムラが発生していた。

本発明はこのような問題点に鑑みてなされたものであり、低階調の映像であっても、駆動薄膜トランジスタの特性ばらつきの影響を受けずに表示ムラの少ないアクティブマトリックス型表示装置及び表示方法を提供することを目的とする。

上記課題を解決するための本発明は、表示素子を駆動する駆動トランジスタを含む画素部が基板上にマトリックス状に配置された表示部と、列毎に設けられ、各列のそれぞれの画素部と接続する映像信号線と、前記映像信号線を介して前記画素部に映像信号を供給する映像信号供給部とを備え、前記映像信号供給部は、前記映像信号に対応する階調電圧を出力する階調電圧出力部と、所定の電流を出力する定電流出力部と、前記駆動トランジスタのゲート端子電圧を取得して保持する電圧保持部と、前記階調電圧出力部と前記定電流出力部と前記電圧保持部との接続状態を切換えて前記映像信号線と接続するための複数のスイッチを含む出力切換部とを有するアクティブマトリックス型表示装置である。

また本発明は、表示素子を駆動する駆動トランジスタを含む画素部が基板上にマトリックス状に配置された表示部と、列毎に設けられ各列のそれぞれの画素部と接続する映像信号線と、前記映像信号線を介して前記画素部に映像信号を供給する映像信号供給部とを備えるアクティブマトリックス型表示装置の表示方法において、予め定めたプリチャージ電圧を前記映像信号線に付与して前記駆動トランジスタのゲート端子電圧を該プリチャージ電圧とし、所定の電流を前記映像信号線に印加して前記駆動トランジスタのゲート端子電圧を当該所定の電流に対応する電圧とした状態において前記駆動トランジスタのゲート端子電圧を取得し、取得されたゲート端子電圧と映像信号に対応した階調電圧とを加算して前記映像信号線に付与する表示方法である。

本発明によれば、低階調の映像であっても、駆動薄膜トランジスタの特性ばらつきの影響を受けずに表示ムラの少ないアクティブマトリックス型表示装置及び表示方法を提供することができる。

以下、本発明の態様について、図面を参照しながら詳細に説明する。なお、各図において、同様又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
なお以下の実施の形態では、アクティブマトリックス型表示装置の内、有機ＥＬ表示装置について説明するが、本発明は有機ＥＬに限定されない。

図１は、本発明の実施の形態に係る表示装置を概略的に示すブロック図である。この表示装置１０は、アクティブマトリクス型駆動方式を採用した下面発光型の有機ＥＬ表示装置である。

表示装置１０のガラスなどの絶縁支持基板１００上には、マトリックス状に配置された画素部ＰＸ（１，１）、ＰＸ（２，１）・・・、複数の画素選択走査線Ｓ１ａ、Ｓ２ａ、・・・、複数の調光走査線Ｓ１ｂ、Ｓ２ｂ、・・・、複数の信号線ＤＬ１、ＤＬ２、・・・が設けられている。
更に絶縁支持基板１００上には、信号線駆動回路１０１、画素選択走査線駆動回路１３０、調光走査線駆動回路１４０及びシステム制御部１２０が駆動回路として備えられている。

画素部ＰＸは、有機ＥＬ素子と画素駆動回路とを含み、画素選択走査線（調光走査線）と信号線との交差部近傍に配置されている。この画素部ＰＸの構成については後でその詳細を説明する。

信号線駆動回路１０１には、画素の列毎に設けられた信号線ＤＬ１，ＤＬ２，ＤＬ３，…が接続されている。 信号線ＤＬ１、ＤＬ２、・・・は、図１に示すように、各々が画素部ＰＸの列方向（Ｙ方向）に伸びており、画素部ＰＸと行方向（Ｘ方向）に交互に配列している。これら信号線ＤＬ１、ＤＬ２、・・・は、信号線駆動回路１０１と各列の画素部ＰＸとに接続されている。

また、画素選択走査線駆動回路１３０には、画素の行毎に設けられた走査線が接続されている。１つの画素行に対応する走査線の構成は、画素駆動回路のタイプにより異なるので、ここでは、各行に１本の画素選択走査線Ｓｌａ，Ｓ２ａ，…を代表して示している。画素選択走査線Ｓ１ａ、Ｓ２ａ、・・・は、図１に示すように、各々が画素部ＰＸの行方向（Ｘ方向）に伸びており、画素部ＰＸと列方向（Ｙ方向）に交互に配列している。これら画素選択走査線Ｓ１ａ、Ｓ２ａ、・・・は、画素選択走査線駆動回路１３０と各行の画素部ＰＸとに接続されている。

また、調光走査線駆動回路１４０には、画素の行毎に設けられた走査線が接続されている。１つの画素行に対応する走査線の構成は、画素駆動回路のタイプにより異なるので、ここでは、各行に１本の画素選択走査線Ｓ１ｂ，Ｓ２ｂ，…を代表して示している。調光走査線Ｓ１ｂ、Ｓ２ｂ、・・・は、図１に示すように、各々が画素部ＰＸの行方向（Ｘ方向）に伸びており、画素部ＰＸと列方向（Ｙ方向）に交互に配列している。

信号線駆動回路１０１と画素選択走査線駆動回路１３０と調光走査線駆動回路１４０は、システム制御部１２０からのタイミングパルスにより駆動される。システム制御部１２０には、入力端子１０３，１０４を介して、映像信号に同期したタイミング信号及びクロック信号が供給される。従って、システム制御部１２０は、信号線駆動回路１０１と画素選択走査線駆動回路１３０と調光走査線駆動回路１４０に対して、映像信号に同期した各種のタイミングパルスを与えることができる。

画素選択走査線駆動回路１３０は、映像信号を記憶させるために、行方向（Ｘ方向）に配列した複数の画素部ＰＸを選択する。画素選択走査線駆動回路１３０が、画素選択走査線Ｓ１ａ、Ｓ２ａ、・・・のいずれかを選択してアクティブ状態にすると、アクティブ状態となった画素選択走査線に接続する複数の画素部ＰＸが映像信号（画像データと称しても良い）を記憶可能な状態となる。

信号線駆動回路１０１は、入力端子１０２を介して映像信号を取り込む。取込んだ映像信号は、行方向（Ｘ方向）の各画素部ＰＸ毎の映像信号電流に変換され、対応する信号線ＤＬ１、ＤＬ２、・・・に出力される。アクティブ状態となっている画素部ＰＸが、対応する信号線ＤＬ１、ＤＬ２、・・・を介して映像信号電流を取込み記憶する。
ｎ番目のラインに必要な映像信号が、対応する信号線ＤＬ１、ＤＬ２、・・・を介してｎ番目のラインの各画素部ＰＸに供給されると、次のｎ＋１番目のラインに必要な映像信号が、対応する信号線ＤＬ１、ＤＬ２、・・・を介してｎ＋１番目のラインの各画素部ＰＸに供給される。画素選択走査線Ｓ１ａ、Ｓ２ａ、・・・の選択は、画素選択走査線駆動回路１３０により行われる。

調光走査線駆動回路１４０は、各画素部ＰＸに記憶された映像信号に対応した発光電流を有機ＥＬ素子に供給するタイミングを指定する。
システム制御部１２０には、入力端子１０３、１０４を介して映像信号に同期したタイミング信号及びクロック信号が供給される。システム制御部１２０は、このタイミング信号及びクロック信号に基づいて、信号線駆動回路１０１、画素選択走査線駆動回路１３０及び調光走査線駆動回路１４０に対して映像を表示させるための各種のタイミング信号を出力する。

なお、図示していないが、信号線駆動回路１０１、画素選択走査線駆動回路１３０、調光走査線駆動回路１４０及びシステム制御部１２０には、電源を供給するための電源ラインも導かれている。
また、信号線駆動回路１０１、画素選択走査線駆動回路１３０、調光走査線駆動回路１４０及びシステム制御部１２０は、基板１００上に形成されても良く、基板１００の外に外部ＩＣとして設けられても良い。

図２は、信号線ＤＬ１，ＤＬ２，ＤＬ３に接続されている画素部ＰＸ（１，１）、ＰＸ（２，１）、ＰＸ（３，１）の構成例を示している。以下、画素部ＰＸ（１，１）を代表して説明する。

ＯＬＥＤ１は、対向した一対の電極間に光活性層を備えた表示素子である。この表示素子ＯＬＥＤ１のカソードはアースラインに接続され、アノードはこの素子を駆動するための画素回路を介して電源線ＰＶＤＤに接続されている。表示素子は、ここでは光活性層として少なくとも有機発光層を含んだ有機ＥＬ素子であり、例えば、赤、緑、青色に発光する有機ＥＬ素子が基板１００上で所定の順序で配列している。

画素回路は、画素選択スイッチＳＷ１、駆動薄膜トランジスタＤＴｒ、補正用スイッチＳＷ２、出力スイッチＳＷ３を含み、例えばこれらはｐチャネル型薄膜トランジスタにより構成される。また、駆動薄膜トランジスタＤＴｒのゲート−ソース間電圧を保持可能なキャパシタＣＯを備える。

有機ＥＬ素子は出力スイッチＳＷ３を介して駆動薄膜トランジスタＤＴｒのドレインに接続し、駆動薄膜トランジスタＤＴｒのソースは電源線ＰＶＤＤに接続する。駆動薄膜トランジスタＤＴｒのゲートは、キャパシタＣＯ及び補正用スイッチＳＷ２のドレインに接続する。補正用スイッチＳＷ２は駆動薄膜トランジスタＤＴｒのゲートおよびドレイン間に接続され、そのゲートは画素選択走査線Ｓｌａに接続する。画素選択スイッチＳＷ１は、信号線および駆動薄膜トランジスタＤＴｒのドレイン間に接続され、そのゲートは画素選択走査線Ｓｌａに接続する。出力スイッチＳＷ３は、駆動薄膜トランジスタＤＴｒのドレイン及び有機ＥＬ素子間に接続され、そのゲートは調光走査線Ｓ１ｂに接続する。

続いて、映像信号書込み期間及び映像表示期間における画素部ＰＸの動作について説明する。
信号線駆動回路１０１は、階調電流を生成して映像信号電流として信号線ＤＬ１に供給する。画素ＰＸ（１，１）では、画素選択スイッチＳＷ１及び補正用スイッチＳＷ２をオンとして、信号線ＤＬ１より供給される映像信号電流によって駆動薄膜トランジスタＤＴｒのゲートソース間電圧を保持可能なキャパシタＣ０に書き込む。

次に映像表示期間において、画素ＰＸ（１，１）では、画素選択スイッチＳＷ１及び補正用スイッチＳＷ２をオフとする。調光走査線駆動回路１４０は、調光走査線Ｓ１ｂをアクティブ状態として調光走査線Ｓ１ｂに接続する出力スイッチＳＷ３をオンとする。そうすると、駆動薄膜トランジスタＤＴｒのゲートソース間電圧に対応した発光電流が表示素子ＯＬＥＤ１に流れ、表示素子ＯＬＥＤ１は発光電流に対応した輝度で発光する。

図３は、信号線駆動回路１０１の構成例を示す図である。
信号線駆動回路１０１には、シフトレジスタ１１０、ラッチ１１１、Ｄ／Ａコンバータ出力回路１１２が設けられている。
シフトレジスタ１１０には、クロック１０４とスタート信号１０５が接続され、ラッチ１１１には画像データ１０２、ロード信号１０６が接続されている。また、Ｄ／Ａコンバータ出力回路１１２にはＣＴＬ信号１〜ＣＴＬ信号６が接続されている。

シフトレジスタ１１０は、スタート信号１０５をクロック１０４に同期してシフトし、画像データ１０２を順次直並列変換するタイミングを制御する。ラッチ１１１は、シフトレジスタ１１０の制御により１ライン分の画素ＰＸに対する画素データを順次ラッチし、並列的に出力する。Ｄ／Ａコンバータ出力回路１１２は、画素データをアナログ形式の画素電圧に変換する。そして、変換した画素電圧に基づいて階調電流を生成して映像信号電流として信号線に供給する。

図４は、Ｄ／Ａコンバータ出力回路１１２の構成を示す図である。Ｄ／Ａコンバータ出力回路１１２には、信号線ＤＬ１、ＤＬ２、・・・に対応して、それぞれＤ／Ａコンバータ出力回路１１２−１、１１２−２、・・・が設けられている。以下、Ｄ／Ａコンバータ出力回路１１２−１を代表して説明する。

Ｄ／Ａコンバータ出力回路１１２−１には、マルチプレクサ３００、Ｄ／Ａ変換回路ＤＡＶ０１、出力回路ＯＵＴ０１及び定電流出力回路ＤＡＩ０１が設けられている。
マルチプレクサ３００は、１画素単位の画素データを１ライン毎に取り込み、この画素データをデジタル信号に変換して並列に出力する。Ｄ／Ａ変換回路ＤＡＶ０１は、このデジタル信号に対応したアナログ電圧を発生する。定電流出力回路ＤＡＩ０１は、定電流を発生するための電流原である。出力回路ＯＵＴ０１は、１水平期間（１Ｈ）内の各状態（後述）に対応してＤ／Ａ変換回路ＤＡＶ０１と定電流出力回路ＤＡＩ０１などを組み合わせた回路を構成して、所望の信号を画素ＰＸに供給する。

Ｄ／Ａ変換回路ＤＡＶ０１には、複数の抵抗と複数のスイッチが備えられている。複数の抵抗は、電源線ＡＶＤＤと接地線ＧＮＤとの間を分圧するようにシリーズに接続されている。それぞれのスイッチの一端は連結した２つの抵抗の間に接続され、他端は１本の信号線にまとめられて出力回路ＯＵＴ０１につながっている。そして、それぞれのスイッチは、マルチプレクサ３００のデジタル出力に対応してオンオフ動作を行う。これによってＤ／Ａ変換回路ＤＡＶ０１の出力端には画素データに対応した階調電圧が発生する。

定電流出力回路ＤＡＩ０１の構成について説明する。
薄膜トランジスタ２１１のゲートと薄膜トランジスタ２１５のゲートとは接続され、薄膜トランジスタ２１１のドレインと薄膜トランジスタ２１５のドレインとはアースラインに共通接続されている。そして、定電流回路２２０が薄膜トランジスタ２１５のソースに接続されるとともに、薄膜トランジスタ２１５のゲート−ソース間が接続されている。このように、薄膜トランジスタ２１１と２１５はカレントミラー回路を構成している。
薄膜トランジスタ２１１のソースは、スイッチ２０１を介して共通に信号線ＤＬ１に接続されている。そして、スイッチ２０１は、ＣＴＬ信号１によってオン−オフされる。従って、ＣＴＬ信号１の動作によって電流信号を信号線ＤＬ１に供給することができる。

出力回路ＯＵＴ０１の構成について説明する。
出力回路ＯＵＴ０１は、スイッチ５００〜５０４、容量素子ＣＫ３０１、アナログバッファ３０２を有する。スイッチ５００〜５０４は、ＣＴＬ信号２〜６によってオンオフ制御される。アナログバッファ３０２は、例えばオペアンプで構成され、入力信号を所定量増幅すると共に低インピーダンス化する。

容量素子ＣＫ３０１の一端は、スイッチ５０１を介して接地線ＧＮＤに接続され、また、スイッチ５００を介してＤ／Ａ変換回路ＤＡＶ０１の出力線に接続されている。従って、スイッチ５００、５０１を動作させることで、容量素子ＣＫ３０１の一端の電位を０ＶあるいはＤ／Ａ変換回路ＤＡＶ０１の出力電位に切替えることができる。

容量素子ＣＫ３０１の他端は、アナログバッファ３０２の入力端子に接続され、更に、スイッチ５０２を介して信号線ＤＬ１、即ち定電流出力回路ＤＡＩ０１の出力線と接続されている。また、アナログバッファ３０２の入力端子には、スイッチ５０４を介してＤ／Ａ変換回路ＤＡＶ０１の出力線が接続されている。
そして、アナログバッファ３０２の出力端子は、スイッチ５０３を介して信号線ＤＬ１と接続されている。

図５は、信号線駆動回路１０１および画素の動作を説明するための図である。
図５の１Ｈは１水平期間、１Ｖは１垂直期間を意味する。１水平期間は、電圧プリチャージ期間ｔ０、電流リセット期間ｔ１、映像信号書込み期間ｔ２に区分される。
図５の（２）は、図２に示す駆動薄膜トランジスタＤＴｒのゲート端子（ノードＡ）の電位変化を表すタイミングチャートである。図５の（１）は、１水平期間における画素回路内のスイッチＳＷ１〜ＳＷ３の状態、及びＤ／Ａコンバータ出力回路１１２−１内のスイッチ２０１、５００〜５０４の状態を示している。なお、スイッチはいずれもオンで導通状態を表し、オフで開放状態を表している。

図６は、電圧プリチャージ期間ｔ０における画素とＤ／Ａコンバータ出力回路とで構成される回路を示す図である。

予め、実験などにより駆動薄膜トランジスタＤＴｒに最大階調レベルに相当する定電流を流した時の閾値電圧を測定する。そして、その測定値を統計処理してプリチャージ電圧Ｖｐｒｃを求める。このようにして求めたプリチャージ電圧ＶｐｒｃをＤ／Ａ変換回路ＤＡＶ０１から出力する。

この電圧プリチャージ期間では、ＳＷ１、ＳＷ２、スイッチ５０１、５０３、５０４がＯＮ、ＳＷ３、スイッチ５００、５０２、２０１がＯＦＦしている。従って、図６に示すように、Ｄ／Ａ変換回路ＤＡＶ０１からのプリチャージ電圧Ｖｐｒｃは、アナログバッファ３０２を介して、信号線ＤＬ１および画素ＰＸ（１，１）に書き込まれる。これによって駆動薄膜トランジスタＤＴｒのゲート端子（ノードＡ）の電圧はプリチャージ電圧Ｖｐｒｃになる。さらに、容量素子ＣＫ３０１の電圧もプリチャージ電圧Ｖｐｒｃになる。

図７は、電流リセット期間ｔ１における画素とＤ／Ａコンバータ出力回路とで構成される回路を示す図である。

電流リセット期間ｔ１では、ＳＷ１、ＳＷ２、スイッチ５０１、５０２、２１０がオン、ＳＷ３、スイッチ５００、５０３、５０４がオフしている。従って、図７に示すように信号線ＤＬ１には、定電流源回路ＤＡＩ０１から定電流が出力される。即ち、定電流は駆動薄膜トランジスタＤＴｒから信号線ＤＬ１を介して定電流源回路ＤＡＩ０１に流れ込む。
ところで、ＳＷ２がオンされているため、駆動薄膜トランジスタＤＴｒのゲートとドレインとは同電位である。そのため、駆動薄膜トランジスタＤＴｒのゲート端子（ノードＡ）の電圧は、定電流に対応する閾値電圧となっている。この電流リセット期間ｔ１では、定電流を最大階調に対応した電流となるように決めている。従って、最大階調に対応した駆動薄膜トランジスタＤＴｒの閾値電位が容量素子ＣＫ３０１に保持されることになる。即ち、駆動薄膜トランジスタＤＴｒのバラつきを反映した電位が容量素子ＣＫ３０１に保持される。

この結果、図５の（２）に示すように、電流リセット期間ｔ１完了時点での駆動薄膜トランジスタＤＴｒのゲート端子のノードＡの電位は、駆動薄膜トランジスタＤＴｒの閾値バラツキを反映した最大階調レベルの電位ＶＬｍａｘとなっている。

図８は、映像信号書き込み期間ｔ２における画素とＤ／Ａコンバータ出力回路とで構成される回路を示す図である。

映像信号書き込み期間ｔ２では、ＳＷ１、ＳＷ２、スイッチ５００、５０３をオン、ＳＷ３、スイッチ５０１、５０２、５０４、２０１をオフしている。そして、映像信号書き込み期間ｔ２では、Ｄ／Ａ変換回路ＤＡＶ０１は、映像信号電圧Ｖｘを出力する。また、容量素子ＣＫ３０１には駆動薄膜トランジスタＤＴｒの閾値バラツキを反映した最大階調レベルの電位ＶＬｍａｘが保持されている。

従って、アナログバッファ３０２の入力端子の電位は、映像信号電圧Ｖｘと電流リセット期間ｔ１で容量素子ＣＫ３０１に保持された電位ＶＬｍａｘを加算した電位となる。この電位をアナログバッファ３０２を介して信号線ＤＬ１および画素ＰＸ（１，１）に書き込む。

本実施の形態によれば、駆動薄膜トランジスタの閾値バラツキを補正した映像信号を画素ＰＸに書き込むことができるため、駆動薄膜トランジスタの特性バラツキの影響を受けず、表示ムラの少ないアクティブマトリックス型表示装置を提供することができる。

なお、本実施の形態によれば、図５の（２）に示すように、電流リセット期間ｔ１の前に電圧プリチャージを行うことで、信号線の寄生容量を直ちに充放電すると共に、電流リセット期間での信号線ＤＬ１および画素ＰＸ（１，１）の電位変化を最小限に抑えることができる。即ち、画面サイズの大型化による信号線容量の増大、精細度ｕｐによる書き込み時間の短縮により、図９に示すように、電流リセット期間ｔ１だけでは駆動薄膜トランジスタＤＴｒの閾値バラツキを反映した最大階調レベルの電位ＶＬｍａｘが保持できない場合もある。しかし、本実施の形態によれば、このような場合であっても対応可能となっている。

なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

本発明の実施の形態に係る表示装置を概略的に示すブロック図。 信号線に接続されている画素部の構成を示す図。 信号線駆動回路の構成例を示す図。 Ｄ／Ａコンバータ出力回路の構成を示す図。 信号線駆動回路および画素の動作を説明するための図。 プリチャージ期間における画素とＤ／Ａコンバータ出力回路とで構成される回路を示す図。 電流リセット期間における画素とＤ／Ａコンバータ出力回路とで構成される回路を示す図。 映像信号書き込み期間における画素とＤ／Ａコンバータ出力回路とで構成される回路を示す図。 駆動薄膜トランジスタのゲート端子の電位変化を表すタイミングチャート。

符号の説明

１０…表示装置、１０１…信号線駆動回路、１３０…画素選択走査線駆動回路、１４０…調光走査線駆動回路、１２０…システム制御部、２２０…定電流回路、２０１…スイッチ、２１１…薄膜トランジスタ、３００…マルチプレクサ、５００〜５０４…スイッチ、Ｃ０…キャパシタ、ＣＫ…容量素子、ＤＡＩ０１…定電流出力回路、ＤＡＶ０１…Ｄ／Ａ変換回路、ＤＬ…信号線、ＤＴｒ…駆動薄膜トランジスタ、ＯＬＥＤ…表示素子、ＯＵＴ０１…出力回路、ＰＸ…画素部、Ｓ１ａ…画素選択走査線、Ｓ１ｂ…調光走査線、ＳＷ１…画素選択スイッチ、ＳＷ２…補正用スイッチ、ＳＷ３…出力スイッチ、ｔ０…電圧プリチャージ期間、ｔ１…電流リセット期間、ｔ２…映像信号書込期間、１Ｈ…１水平期間、１Ｈ…１水平期間、１Ｖ…１垂直期間。

Claims (9)

1. 表示素子を駆動する駆動トランジスタを含む画素部が基板上にマトリックス状に配置された表示部と、
   列毎に設けられ、各列のそれぞれの画素部と接続する映像信号線と、
   前記映像信号線を介して前記画素部に映像信号を供給する映像信号供給部とを備え、
   前記映像信号供給部は、
   前記映像信号に対応する階調電圧を出力する階調電圧出力部と、
   所定の電流を出力する定電流出力部と、
   前記駆動トランジスタのゲート端子電圧を取得して保持する電圧保持部と、
   前記階調電圧出力部と前記定電流出力部と前記電圧保持部との接続状態を切換えて前記映像信号線と接続するための複数のスイッチを含む出力切換部とを有すること
   を特徴とするアクティブマトリックス型表示装置。
2. 前記複数のスイッチの断続状態を制御する制御部を更に有し、
   前記制御部は、一水平走査期間において、
   予め定めたプリチャージ電圧を前記映像信号線に付与するとともに、前記電圧保持部に保持させる電圧プリチャージ期間と、
   前記所定の電流を前記映像信号線に印加した状態において前記駆動トランジスタのゲート端子電圧を前記電圧保持部に保持させる電流リセット期間と、
   前記保持されたゲート端子電圧と前記階調電圧出力部が出力する階調電圧とを加算して前記映像信号線に付与する映像信号書込み期間と
   を具備するように制御すること
   を特徴とする請求項１記載のアクティブマトリックス型表示装置。
3. 前記プリチャージ電圧は、前記所定の電流を前記映像信号線に印加した状態における前記駆動トランジスタのゲート端子電圧と差が少ない電圧であることを特徴とする請求項２記載のアクティブマトリックス型表示装置。
4. 前記所定の電流は、最大階調に対応した電流であることを特徴とする請求項２または３に記載のアクティブマトリックス型表示装置。
5. 前記プリチャージ電圧は、予め前記駆動トランジスタのゲート端子電圧を測定した値に基づいて決定されることを特徴とする請求項４に記載のアクティブマトリックス型表示装置。
6. 前記階調電圧出力部は、前記電圧プリチャージ期間において前記プリチャージ電圧を出力することを特徴とする請求項５に記載のアクティブマトリックス型表示装置。
7. 表示素子を駆動する駆動トランジスタを含む画素部が基板上にマトリックス状に配置された表示部と、列毎に設けられ各列のそれぞれの画素部と接続する映像信号線と、前記映像信号線を介して前記画素部に映像信号を供給する映像信号供給部とを備えるアクティブマトリックス型表示装置の表示方法において、
   予め定めたプリチャージ電圧を前記映像信号線に付与して前記駆動トランジスタのゲート端子電圧を該プリチャージ電圧とし、
   所定の電流を前記映像信号線に印加して前記駆動トランジスタのゲート端子電圧を当該所定の電流に対応する電圧とした状態において前記駆動トランジスタのゲート端子電圧を取得し、
   取得されたゲート端子電圧と映像信号に対応した階調電圧とを加算して前記映像信号線に付与すること
   を特徴とする表示方法。
8. 前記プリチャージ電圧は、前記所定の電流を前記映像信号線に印加した状態における前記駆動トランジスタのゲート端子電圧と差が少ない電圧であることを特徴とする請求項７記載の表示方法。
9. 前記所定の電流は、最大階調に対応した電流であることを特徴とする請求項７または８に記載の表示方法。

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