JP6089656B2 - 表示装置、および、表示方法 - Google Patents

Description

本開示の技術は、トランジスタを通じて駆動電流が供給される発光素子を備える表示装置、および、表示方法に関する。

マトリクス状に配置された複数のエレクトロルミネッセンス素子(ＥＬ素子)を走査線の走査によって順次駆動する表示装置が知られている（例えば、特許文献１、２参照）。特許文献１に記載の表示装置では、１つの走査線に接続される複数の有機ＥＬ素子への駆動電流の供給が、有機ＥＬ素子ごとの２つのトランジスタである電流制御トランジスタとサンプリングトランジスタとによって制御される。そして、サンプリングトランジスタが導通状態に切り替わるごとに、電流制御トランジスタのゲート‐ソース間には、表示データに応じたレベルで電圧が印加される。これによって、電流制御トランジスタのゲート‐ソース間電圧に基づくドレイン電流が駆動電流として有機ＥＬ素子に供給され、発光輝度の階調が有機ＥＬ素子ごとに制御される。

特開平８−３３０６００号公報 特開２０１０−１２８３９７号公報

しかしながら、電流制御トランジスタにおけるしきい値電圧等の素子特性は経時などによって変るため、電流制御トランジスタを通じて供給される駆動電流は、電流制御トランジスタのゲート‐ソース間電圧が同じである場合であっても短い期間で異なる値となる場合がある。結果として、電流駆動トランジスタの素子特性の変化に応じて、有機ＥＬ素子の発光輝度に対する階調制御の精度が低下し、表示装置が表示する画像の輝度、コントラスト、色調などの画質が変ってしまう。

本開示の技術は、発光素子に駆動電流を供給する画素回路での素子特性の変化によって画質が変化することを抑えることの可能な表示装置を提供することを目的とする。

本開示における表示装置の一態様は、発光素子に駆動電流を供給するトランジスタを各々が含む複数の画素回路と、複数の走査線のいずれか１つを選択対象として選択する選択ドライバと、前記選択ドライバの駆動を制御する制御部と、を備える。前記制御部は、階調表示動作と非階調表示動作と検出動作とをこの順に繰り返す。前記階調表示動作では、各走査線を順に選択させ、各選択対象に接続される前記画素回路に対しデータ線を通じて階調表示電圧を印加して前記発光素子を階調表示状態にする。前記非階調表示動作では、各走査線を順に選択させ、各選択対象に接続される前記画素回路に対しデータ線を通じて
非階調表示電圧を印加して前記発光素子を非階調表示状態にする。前記検出動作では、すべての前記発光素子が前記非階調表示状態であるときに前記複数の走査線の一部を選択させ、前記選択対象に接続された前記画素回路に対しデータ線を通じて前記トランジスタの特性を検出する。前記制御部はさらに、前記画素回路が含むトランジスタの特性に基づいて前記階調表示電圧の補正を行い、前記補正に用いられるトランジスタの特性は、前記検出動作によって得られた前記トランジスタの特性である。

本開示における表示方法の一態様は、発光素子に駆動電流を供給するトランジスタを含む複数の画素回路が接続された複数の走査線のいずれか１つを選択対象として設定する。そして、階調表示動作と非階調表示動作と検出動作とを、この順に繰り返す。階調表示動作では、各走査線を順に選択し、各選択対象に接続される前記画素回路に対しデータ線を通じて階調表示電圧を印加して前記発光素子を階調表示状態にする。非階調表示動作では、各走査線を順に選択し、各選択対象に接続される前記画素回路に対しデータ線を通じて非階調表示電圧を印加して前記発光素子を非階調表示状態にする。検出動作では、すべての前記発光素子が前記非階調表示状態であるときに前記複数の走査線の一部を選択させ、前記選択対象に接続された前記画素回路に対しデータ線を通じて前記トランジスタの特性を検出する。さらに、前記画素回路が含むトランジスタの特性に基づいて前記階調表示電圧の補正を行い、前記補正に用いられるトランジスタの特性は、前記検出動作によって得られた前記トランジスタの特性である。

上記構成によれば、画素回路におけるトランジスタの特性が検出動作によって検出され、画素回路に供給される階調表示電圧が検出結果に基づいて補正される。それゆえに、トランジスタの特性が変動したときには、トランジスタの特性の変動に合わせて階調表示電圧が補正される。結果として、トランジスタの特性が変動することによって画質が変動すること、ひいては、トランジスタの特性が変動することによって画質が劣化することが抑えられる。

また、階調表示動作と非階調表示動作と検出動作とがこの順に繰り返されるため、例えば、表示装置の始動時にのみ検出動作が行われる構成と比較して、階調表示動作のタイミングと検出動作のタイミングとの時間差が短くなる。したがって、トランジスタの特性が短い期間で大きく変るときには、画質の劣化が効果的に抑えられる。しかも、一部の走査線に接続された画素回路に対してのみ検出動作が行われるため、１回の検出動作で全ての画素回路に対して検出動作が行われる構成と比較して、１回の検出動作に必要とされる時間が短くなる。それゆえに、検出動作に必要とされる時間によって非表示状態が必要以上に長くなることが抑えられる。結果として、表示装置における画像の表示性能そのものに検出動作が影響を与えることが抑えられる。

本開示における表示装置の他の態様では、前記制御部は、前記検出動作における前記選択対象を前記検出動作ごとに変える。
上記構成によれば、トランジスタの特性を検出される画素回路は、検出対象として設定され、検出対象は検出動作ごとに変る。そのため、検出対象が検出動作ごとに同じである構成と比較して、検出対象の範囲が広がる。それゆえに、トランジスタの特性が検出される画素回路と、補正された階調表示電圧が印加される画素回路とが同一であるときには、画質の劣化の抑えられる範囲が広げられる。

また、トランジスタの特性の変動が、トランジスタの製造過程やトランジスタの動作温度に依存するとき、その変動の程度は、相互に異なる複数の画素回路間において近くなる場合がある。そのため、１つの画素回路に対してそれの階調表示電圧が補正される際には、他の画素回路における検出結果が用いられる場合もある。この点で、上述の構成であれば、検出対象の範囲が広がるため、１つの画素回路に対してそれの階調表示電圧が補正される際には、その補正に用いられる検出結果の候補が増える。結果として、トランジスタの特性の変動が相互に近しいと想定される画素回路間での検出結果の共有が可能にもなるため、階調表示電圧の補正の精度を高めることが可能にもなる。

本開示における表示装置の他の態様では、前記制御部は、１回の前記検出動作における前記選択対象の本数を１本に設定する。
上記構成によれば、１回の検出動作では、１本の走査線に接続された画素回路に対してのみ、トランジスタの特性が検出される。それゆえに、１回の検出動作にて選択される選択対象の本数が２本以上に設定される構成と比較して、１回の検出動作に必要とされる時間が短くなる。結果として、表示装置としての画像の表示性能に検出動作が影響を与えることを抑えることができる。

本開示における表示装置の他の態様では、前記検出動作における前記選択対象を前記検出動作ごとに１本ずつ変位させる。
上記構成によれば、トランジスタの特性を検出される画素回路の位置が、検出動作ごとに１本の走査線分ずつ変るため、検出動作における選択対象が、検出動作ごとに２本以上変位する構成と比較して、画質の劣化がきめ細やかに抑えられる。

本開示における表示装置の他の態様では、前記検出動作における前記選択対象を前記検出動作ごとに複数本ずつ等間隔で変位させる。
上記構成によれば、選択対象が検出動作ごとに１本ずつ変位する構成と比較して、トランジスタの特性が検出される画素回路の位置は、単位時間あたりに分散される。それゆえに、トランジスタの特性の変動が広い範囲に点在する場合には、選択対象が検出動作ごとに１本ずつ変位する構成と比較して、画質の劣化を効果的に抑えられる。

本開示における表示装置の他の態様では、前記制御部は、前記複数の走査線を、相互に隣り合う複数の走査線からなる複数の走査線群に区画し、前記検出動作によって得られた検出結果に関するデータを前記選択対象が含まれる前記走査線群に対応づけて記憶する記憶部を備える。そして、前記制御部は、前記検出動作における前記選択対象を前記検出動作ごとに前記走査線群ずつ変位させ、前記走査線群に対応づけられた前記データを用いて該走査線群に接続された前記画素回路への前記階調表示電圧を補正する。

上記構成によれば、トランジスタの特性の検出結果に関するデータが、走査線群ごとに記憶される。そのため、トランジスタの特性の検出結果に関するデータが、走査線ごとに記憶される構成と比較して、記憶部に必要とされる記憶容量が小さくなり、また、そのデータの更新される周期も短くなる。

本開示の表示装置における他の態様では、前記選択ドライバは、前記複数の走査線の中で前記選択対象の候補を順に切り替える。そして、前記制御部は、前記階調表示動作における前記切り替えの周期、および、前記非階調表示動作における前記切り替えの周期よりも、前記検出動作における前記切り替えの周期を短くする。

上記構成によれば、１本の走査線が選択対象として選択される際に、選択対象の候補の切り替えが複数の走査線の中で順に進められる。この際に、検出動作における切り替えの周期は、他の動作における切り替えの周期よりも短いため、特定の選択対象が選択されるまでに必要とされる時間は、他の動作と比較して短くなる。結果として、１回の検出動作に必要とされる時間が短くなるため、検出動作に必要とされる時間によって非表示状態が必要以上に長くなることがさらに抑えられる。

本開示の表示装置によれば、発光素子に駆動電流を供給する画素回路での素子特性の変化によって画質が変化することが抑えられる。

第１の実施形態における表示装置の全体構成を示すブロック図。 第１の実施形態における制御部の構成を機能的に示すブロック図。 第１の実施形態における画素回路の構成とデータドライバの構成とを示す回路図。 第１の実施形態における画素回路に印加される表示用電圧と電流制御トランジスタにおけるドレイン電流との関係を示す図。 第１の実施形態におけるしきい値検出動作での各制御信号のレベルの推移を各スイッチの状態と共に示すタイミングチャート。 第１の実施形態におけるデータ線の電位と緩和時間との関係を示す図。 第１の実施形態における表示動作期間での各制御信号のレベルの推移を各スイッチの状態と共に示すタイミングチャート。 第１の実施形態における第１フレームにて行われる各種動作のタイミングを１行目の画素から５４０行目の画素の各々について模式的に示す図。 第１の実施形態における第２フレームにて行われる各種動作のタイミングを１行目の画素から５４０行目の画素の各々について模式的に示す図。 第１の実施形態における第５４０フレームにて行われる各種動作のタイミングを１行目の画素から５４０行目の画素の各々について模式的に示す図。 第１の実施形態において１つのフレームが表示される期間での各種制御信号のレベルの推移を走査線および電源線ごとに示すタイミングチャート。 第２の実施形態におけるフレームごとのしきい値検出動作での検出対象行の番号の推移を模式的に示す図。 第２の実施形態におけるフレームごとのしきい値検出動作での検出対象行の番号の推移を模式的に示す図。 第２の実施形態におけるフレームごとのしきい値検出動作での検出対象行の番号の推移を模式的に示す図。

（第１の実施形態）
図１〜図１１を参照して第１の実施形態における表示装置について説明する。
本実施形態の表示装置は、アクティブマトリクス駆動方式を用い、発光素子としての有機ＥＬ素子を発光させる。表示装置における１つのフレームの表示動作は、表示データに基づく画像が表示される階調表示動作と、黒色の画像が表示される黒表示動作とから構成される。この際に、黒表示動作が行われる期間では、特定の走査線に接続される複数の画素の各々に対し、画素回路に含まれる電流制御トランジスタのしきい値電圧に関する電圧が検出され、表示データに基づいて印加される画素回路への表示用電圧は、しきい値電圧に関する検出結果を用いて補正される。すなわち、１つのフレームが表示される期間には、階調表示動作と黒表示動作とが交互に繰り返される表示動作と、しきい値電圧に関する電圧を検出するしきい値検出動作とが含まれる。なお、黒表示動作が非階調表示動作であり、しきい値検出動作が検出動作である。以下では、これらの表示動作としきい値検出動作とを中心に説明する。

［表示装置の構成］
図１を参照して、表示装置の全体構成について説明する。
図１に示されるように、表示パネル１０には、複数の画素Ｐｘがｍ行×ｎ列のマトリクス状に配置されている。ｍは１以上の整数であり、また、ｎも１以上の整数である。複数の画素Ｐｘの各々には、１つの有機ＥＬ素子とその有機ＥＬ素子に駆動電流を供給する１つの画素回路とが配置されている。

複数の画素Ｐｘの各々は、行方向に沿って延びるｍ本の走査線Ｌｓと、列方向に沿って延びるｎ本のデータ線Ｌｄとが平面視にて交点する付近に配置されている。行方向に沿って並ぶｎ個の画素Ｐｘの各々は、共通する１本の走査線Ｌｓと、共通する１本の電源線Ｌａとに接続されている。列方向に沿って並ぶｍ個の画素Ｐｘの各々は、共通する１本のデータ線Ｌｄに接続されている。

ｍ本の走査線Ｌｓの各々は選択ドライバ回路２０に接続され、ｍ本の電源線Ｌａの各々は電源ドライバ３０に接続され、ｎ本のデータ線Ｌｄの各々はデータドライバ回路４０に接続されている。選択ドライバ回路２０、電源ドライバ３０、および、データドライバ回路４０の各々は、制御部５０によって駆動される。制御部５０は、中央処理装置や記憶部を有するマイクロコンピューターを中心に構成され、制御部５０に入力される画像データを用いて表示データを生成する。

選択ドライバ回路２０は、例えば、シフトレジスタやバッファ等から構成される。選択ドライバ回路２０は、制御部５０からの制御信号に応じ、ハイレベルである選択電圧ＶｇＨとローレベルである非選択電圧ＶｇＬとのいずれかを走査線Ｌｓごとに印加する。選択ドライバ回路２０は、選択電圧ＶｇＨの印加される走査線Ｌｓを選択対象として設定し、選択対象の候補を１行目の走査線Ｌｓから最終行であるｍ行目の走査線Ｌｓまで順に切り替える。

電源ドライバ３０は、例えば、シフトレジスタやバッファ等から構成される。電源ドライバ３０は、制御部５０からの制御信号に応じ、ハイレベルである駆動電圧ＥＬＶＤＤとローレベルである書き込み電圧ＷＤＶＳＳとのいずれかを各電源線Ｌａに印加する。電源ドライバ３０は、駆動電圧ＥＬＶＤＤの印加の対象行を１行目の電源線Ｌａから最終行であるｍ行目の電源線Ｌａまで走査線Ｌｓの選択に合わせて切り替える。

データドライバ回路４０は、階調表示動作において、制御部５０から入力される制御信号に応じ、階調表示用の表示データに基づく表示用電圧Ｖｄを階調表示電圧としてデータ線Ｌｄごとに生成する。データドライバ回路４０は、制御部５０から入力される制御信号に応じ、ｎ本のデータ線Ｌｄの各々に対し一斉に階調表示用の表示用電圧Ｖｄを印加する。

データドライバ回路４０は、黒表示動作において、制御部５０から入力される制御信号に応じ、黒表示用の表示データに基づく表示用電圧Ｖｄを非階調表示電圧としてデータ線Ｌｄごとに生成する。データドライバ回路４０は、制御部５０から入力される制御信号に応じ、ｎ本のデータ線Ｌｄの各々に対し一斉に黒表示用の表示用電圧Ｖｄを印加する。

データドライバ回路４０は、しきい値検出動作において、制御部５０から入力される制御信号に応じ、ｎ本のデータ線Ｌｄの各々に対し一斉に共通する検出用電圧Ｖｍを印加する。データドライバ回路４０は、制御部５０から入力される制御信号に応じ、ｎ本のデータ線Ｌｄの各々の電圧の検出結果を１本目のデータ線Ｌｄから順に制御部５０へ出力する。

［制御部５０の構成］
図２を参照して制御部５０の構成について説明する。
図２に示されるように、調整部５１は、調整部５１に入力される画像データを画素Ｐｘごとの階調データとして取り扱う。調整部５１は、画素Ｐｘごとの階調データに各種の調整を行うためのルックアップテーブルと、調整部５１に入力される画像データとを用い、画素Ｐｘごとの階調データに対し、ガンマ補正、輝度調整、色度調整等の各種の調整を行う。

データ記憶部５２は、複数の画素Ｐｘの各々に対応づけられたｍ行×ｎ列の記憶領域を備えている。データ記憶部５２は、画素Ｐｘごとのしきい値電圧Ｖｔｈに関するデータである検出データＤｏｕｔをデータドライバ回路４０から入力する。データ記憶部５２は、データ記憶部５２に入力された画素Ｐｘごとの検出データＤｏｕｔをその画素Ｐｘが対応づけられた記憶領域に記憶する。データ記憶部５２は、画素Ｐｘごとの検出データＤｏｕｔが入力されるごとに、その画素Ｐｘに対応づけられた検出データＤｏｕｔを更新する。

補正部５３は、データ記憶部５２に記憶された画素Ｐｘごとの検出データＤｏｕｔと、調整部５１から入力される画素Ｐｘごとの階調データとを読み込む。補正部５３は、画素Ｐｘごとの階調データに対し、画素Ｐｘごとの検出データＤｏｕｔに基づく加減演算を施して画素Ｐｘごとの表示データＤｉｎとして出力する。

クロック生成部５４は、データシフトクロック信号Ｃｌｋｄ、表示用シフトクロック信号Ｃｌｋｓ、および、検出用シフトクロック信号Ｃｌｋｒを生成する。クロック生成部５４は、データシフトクロック信号Ｃｌｋｄをデータドライバ回路４０へ出力し、表示用シフトクロック信号Ｃｌｋｓと検出用シフトクロック信号Ｃｌｋｒとを相互に異なるタイミングで選択ドライバ回路２０へ出力する。

データシフトクロック信号Ｃｌｋｄは、画素Ｐｘごとの表示データＤｉｎが補正部５３からデータドライバ回路４０に入力されるタイミングを定める。データドライバ回路４０は、データシフトクロック信号Ｃｌｋｄが立ち上がるごとに、１列目の画素Ｐｘに対応する表示データＤｉｎ、２列目の画素に対応する表示データＤｉｎ、…、ｎ列面の画素Ｐｘに対応する表示データＤｉｎの順に、画素Ｐｘごとの表示データＤｉｎを入力する。データドライバ回路４０は、データシフトクロック信号Ｃｌｋｄのクロック周期で、画素Ｐｘごとの表示データＤｉｎをその画素Ｐｘの接続されたデータ線Ｌｄに対応づける。

表示用シフトクロック信号Ｃｌｋｓは、階調表示動作において、選択対象の候補の切り替わる周期を定める。また、表示用シフトクロック信号Ｃｌｋｓは、黒表示動作において、これもまた選択対象の候補の切り替わる周期を定める。選択ドライバ回路２０は、表示用シフトクロック信号Ｃｌｋｓが立ち上がるごとに、１行目の走査線Ｌｓ、２行目の走査線Ｌｓ、…、ｍ行目の走査線Ｌｓの順に、走査線Ｌｓを１本ずつ選択する。表示用シフトクロック信号Ｃｌｋｓのクロック周期である表示用クロック周期は、データシフトクロック信号Ｃｌｋｄのクロック周期よりも十分に長い。例えば、表示用クロック周期は、データシフトクロック信号Ｃｌｋｄのクロック周期のｎ倍である。

検出用シフトクロック信号Ｃｌｋｒは、しきい値検出動作において、選択対象の候補の切り替わる周期を定める。選択ドライバ回路２０は、検出用シフトクロック信号Ｃｌｋｒが立ち上がるごとに、１行目の走査線Ｌｓ、２行目の走査線Ｌｓ、…、ｍ行目の走査線Ｌｓの順に、選択電圧ＶｇＨの印加される候補を１本ずつ切り替える。検出用シフトクロック信号Ｃｌｋｍのクロック周期である検出用クロック周期は、表示用周期よりも十分に短い。

例えば、検出用クロック周期は、データシフトクロック信号Ｃｌｋｄのクロック周期と同じである。そして、選択ドライバ回路２０は、階調表示動作では、選択電圧ＶｇＨの印加される候補を表示用クロック周期で走査し、黒表示動作でも、選択電圧ＶｇＨの印加される候補を表示用クロック周期で走査する。一方で、しきい値検出動作では、表示用クロック周期よりも短い検出用クロック周期で、選択電圧ＶｇＨの印加される候補を走査する。

検出用シフトクロック信号Ｃｌｋｒは、ハイレベルとローレベルとが検出用クロック周期で繰り返されるなかに、ローレベルがしきい値検出期間だけ維持されるシフト待機部分を含む。シフト待機部分の出力されるタイミングは、検出用シフトクロック信号Ｃｌｋｒの出力される機会ごとに、すなわち、しきい値検出動作が行われるごとにシフトする。

例えば、今回のしきい値検出動作では、検出用シフトクロック信号Ｃｌｋｒにて、ハイレベルとローレベルとがクロック周期でｑ回繰り返され（１≦ｑ≦ｍ）、その後に、シフト待機部分が出力される。一方で、次回のしきい値検出動作では、検出用シフトクロック信号Ｃｌｋｒにて、ハイレベルとローレベルとがｑ＋１回繰り返され（１≦ｑ≦ｍ）、その後に、シフト待機部分が出力される。これによって、今回のしきい値検出動作では、１本目の走査線Ｌｓからｑ本目の走査線Ｌｓまでが、選択対象の候補として検出用クロック周期で順に切り替わる。そして、しきい値検出期間が経過した後に、再び、ｑ＋１本目の走査線かＬｓからｍ本目の走査線Ｌｓまでが、選択対象の候補として検出用クロック周期で順に切り替わる。また、次回のしきい値検出動作では、１本目の走査線Ｌｓからｑ＋１本目の走査線Ｌｓまでが、選択対象の候補として検出用クロック周期で切り替わる。そして、しきい値検出期間が経過した後に、再び、ｑ＋２本目の走査線Ｌｓからｍ本目の走査線Ｌｓまでが、選択対象の候補として検出用クロック周期で走査される。

パルス生成部５５は、スタートパルス信号ＳＰ１、ラッチパルス信号ＬＰ、スタートパルス信号ＳＰ２、および、マスクパルス信号ＭＰを生成する。パルス生成部５５は、スタートパルス信号ＳＰ１とラッチパルス信号ＬＰとをデータドライバ回路４０へ出力する。パルス生成部５５は、スタートパルス信号ＳＰ２とマスクパルス信号ＭＰとの各々を選択ドライバ回路２０とクロック生成部５４とへ出力する。

スタートパルス信号ＳＰ１は、１行分の表示データＤｉｎが補正部５３からデータドライバ回路４０に入力されるタイミングを制御する制御信号である。データドライバ回路４０は、スタートパルス信号ＳＰ１が入力されるごとに、１列目の画素Ｐｘに対応する表示データＤｉｎからｎ列目の画素Ｐｘに対応する表示データＤｉｎまで、画素Ｐｘごとの表示データＤｉｎを１行分だけ入力する。

ラッチパルス信号ＬＰは、１行分の表示データＤｉｎがデータドライバ回路４０に保持されるタイミングを制御する制御信号である。データドライバ回路４０は、ラッチパルス信号ＬＰが入力されるごとに、１列目の画素Ｐｘに対応する表示データＤｉｎからｎ列目の画素Ｐｘに対応する表示データＤｉｎまで、１行分の表示データＤｉｎを保持する。

スタートパルス信号ＳＰ２は、選択対象の候補の切り替えを開始するタイミングを制御する制御信号である。選択ドライバ回路２０は、スタートパルス信号ＳＰ２が入力されるごとに、選択対象の候補として、１行目の走査線Ｌｓからｍ行目の走査線Ｌｓまでを順に切り替える。

スタートパルス信号ＳＰ２は、選択対象の候補の切り替えに用いられるシフトクロック信号を表示用クロック周期と検出用クロック周期とに切り替える制御信号である。クロック生成部５４は、スタートパルス信号ＳＰ２を切り替え対象回数だけ入力するごとに、選択対象の候補の切り替えに用いられるシフトクロック信号を表示用クロック周期から検出用クロック周期へ切り替える。

本実施形態では、切り替え対象回数が３回に設定され、クロック生成部５４は、スタートパルス信号ＳＰ２が３回入力されるごとに、シフトクロック信号を表示用クロック周期から検出用クロック周期へ変更する。これによって、階調表示動作では、ｍ本の走査線Ｌｓが選択対象の候補として表示用クロック周期で順に切り替えられる。黒表示動作では、まず、ｍ本の走査線Ｌｓが選択対象の候補として表示用クロック周期で順に切り替えられ、その後に、しきい値検出動作では、ｍ本の走査線Ｌｓが選択対象の候補として検出用クロック周期で順に切り替えられる。

マスクパルス信号ＭＰは、選択ドライバ回路２０にて生成されるシフト信号の出力を制御する制御信号である。マスクパルス信号ＭＰがハイレベルであるとき、選択ドライバ回路２０では、選択ドライバ回路２０にて生成されるシフト信号に基づき、走査線Ｌｓのいずれかに選択電圧ＶｇＨが印加される。一方で、マスクパルス信号ＭＰがローレベルであるとき、選択ドライバ回路２０では、選択ドライバ回路２０にて生成されるシフト信号にかかわらず、全ての走査線Ｌｓに非選択電圧ＶｇＬが印加される。

マスクパルス信号ＭＰは、通常はハイレベルに設定され、スタートパルス信号ＳＰ２が切り替え対象回数だけ出力されるごとに、ハイレベルからローレベルに切り替わり、且つ、ハイレベルがしきい値検出期間だけ維持されるマスク解除部分を含む。マスク解除部分の出力されるタイミングは、上記シフト待機部分の出力と同期され、しきい値検出動作が行われるごとにシフトする。

例えば、今回のしきい値検出動作では、検出用シフトクロック信号Ｃｌｋｒにてハイレベルとローレベルとがｑ回繰り返され（１≦ｑ≦ｍ）、その後にマスク解除部分が出力される。一方で、次回のしきい値検出動作では、検出用シフトクロック信号Ｃｌｋｒにてハイレベルとローレベルとがｑ＋１回繰り返され（１≦ｑ≦ｍ）、その後にマスク解除部分が出力される。これによって、今回のしきい値検出動作では、まず、１本目の走査線Ｌｓからｑ本目の走査線Ｌｓまでが、選択対象の候補として、検出用クロック周期で順に切り替えられる。そして、この期間では、走査線Ｌｓに対する選択電圧ＶｇＨの印加が禁止される。次いで、選択対象の候補の切り替えが止められるしきい値検出期間にて、そのときの候補であるｑ行目の走査線Ｌｓに対し、選択電圧ＶｇＨが印加される。一方で、次回のしきい値検出動作では、まず、１本目の走査線Ｌｓからｑ＋１本目の走査線Ｌｓまでが、選択対象の候補として、検出用クロック周期で走査される。そして、この期間では、走査線Ｌｓに対する選択電圧ＶｇＨの印加が禁止される。次いで、選択対象の候補の切り替えが止められるしきい値検出期間にて、そのときの候補であるｑ＋１行目の走査線Ｌｓに対し、選択電圧ＶｇＨが印加される。

［選択ドライバ回路２０の構成］
図２を参照して選択ドライバ回路２０の構成について説明する。
図２に示されるように、シフトレジスタ回路２１は、制御部５０からスタートパルス信号ＳＰ２、表示用シフトクロック信号Ｃｌｋｓ、および、検出用シフトクロック信号Ｃｌｋｒを入力する。シフトレジスタ回路２１は、スタートパルス信号ＳＰ２を入力するごとに、１つの選択対象ビットが含まれるｍビットのパラレル信号をシフト信号として生成する。シフトレジスタ回路２１は、表示用シフトクロック信号Ｃｌｋｓを入力するごとに、シフト信号における１つの選択対象ビットを１行目からｍ行目まで１行ずつ順にシフトさせる。シフトレジスタ回路２１は、検出用シフトクロック信号Ｃｌｋｒを入力するごとに、これもまた、シフト信号における１つの選択対象ビットを１行目からｍ行目までずつ順にシフトさせる。

シフトレジスタ回路２１は、シフトレジスタ回路２１に入力されるマスクパルス信号ＭＰがハイレベルであるとき、シフトレジスタ回路２１で生成されるシフト信号を出力する。一方で、シフトレジスタ回路２１は、シフトレジスタ回路２１に入力されるマスクパルス信号ＭＰがローレベルであるとき、シフトレジスタ回路２１で生成されたシフト信号にかかわらず、選択対象ビットが含まれないシフト信号を出力する。そして、シフトクロック信号が表示用シフトクロック信号Ｃｌｋｓであるとき、シフトレジスタ回路２１は、ハイレベルのマスクパルス信号ＭＰの入力に基づいて、選択対象ビットが含まれるシフト信号を出力する。一方で、シフトクロック信号が検出用シフトクロック信号Ｃｌｋｒであるとき、シフトレジスタ回路２１は、しきい値検出期間以外において、ローレベルのマスクパルス信号ＭＰの入力に基づいて、選択対象ビットが含まれないシフト信号を出力する。こうしたシフト信号の出力の制御は、例えば、シフトレジスタ回路２１の出力端にシフト信号の各ビットに対応するｍ個の論理積回路が備えられ、ｍ個の論理積回路の各々にマスクパルス信号ＭＰが入力されることによって実現される。

レベルシフタ回路２２は、低耐圧回路から高耐圧回路への電圧調整回路であり、シフトレジスタ回路２１からシフト信号を入力してシフト信号の電圧をバッファ回路２３の駆動レベルに調整する。バッファ回路２３は、電圧の調整されたシフト信号をレベルシフタ回路２２から入力してシフト信号の電圧を画素の駆動レベルに調整する。

［データドライバ回路４０の構成］
図３を参照して、データドライバ回路４０の構成について説明する。
図３に示されるように、シフトレジスタ回路４１と、データレジスタ回路４２およびデータラッチ回路４３は、低耐圧回路として構成され、これらの回路には、ロジック電源６０から、ハイレベルのロジック電源電圧ＬＶＤＤおよびローレベルのロジック基準電圧ＬＶＳＳが印加される。ＤＡＣ／ＡＤＣ回路４４およびバッファ回路４５は、高耐圧回路として構成され、これらの回路には、アナログ電源７０から、ハイレベルのアナログ電源電圧ＤＶＳＳおよびローレベルのアナログ基準電圧ＶＥＥが印加される。アナログ電源電圧ＤＶＳＳは、書き込み電圧ＷＤＶＳＳおよび基準電圧ＥＬＶＳＳと等電位に設定される。

シフトレジスタ回路４１は、制御部５０からスタートパルス信号ＳＰ１とデータシフトクロック信号Ｃｌｋｄとを入力する。シフトレジスタ回路４１は、スタートパルス信号ＳＰ１を入力するごとに、１つの選択対象ビットが含まれるｎビットのパラレル信号としてシフト信号を出力する。シフトレジスタ回路４１は、データシフトクロック信号Ｃｌｋｄを入力するごとに、シフト信号における１つの選択対象ビットを順にシフトさせて出力する。

データレジスタ回路４２は、シフト信号の各ビットに対応づけられたｎ個のレジスタを備え、１つのレジスタは、例えば８ビットの階調データを制御部５０から入力する。データレジスタ回路４２は、１つの選択対象ビットによって選択される１つのレジスタに階調データを入力する。データレジスタ回路４２では、１つの選択対象ビットのシフトにより全てのレジスタが選択されて、１行分の表示データＤｉｎが制御部５０から取り込まれる。

データラッチ回路４３は、データレジスタ回路４２の各レジスタに対応づけられたｎ個のデータラッチ４３ａを備え、ｎ個のデータラッチ４３ａの各々に対し共通するラッチパルス信号ＬＰを制御部５０から入力する。

ｎ個のデータラッチ４３ａの各々の入力端は、階調表示動作および黒表示動作において、データレジスタ回路４２における対応するレジスタに接続される。ｎ個のデータラッチ４３ａの各々は、対応するレジスタに記憶された階調データを保持し、その保持をラッチパルス信号ＬＰに同期させる。ｎ個のデータラッチ４３ａの各々は、そのデータラッチ４３ａに保持される階調データをＤＡＣ／ＡＤＣ回路４４へ出力する。これによって、データラッチ回路４３は、データレジスタ回路４２に取り込まれた１行分の表示データＤｉｎをラッチパルス信号ＬＰの入力ごとに保持し、保持された１行分の表示データＤｉｎをＤＡＣ／ＡＤＣ回路４４へ出力する。

ｎ個のデータラッチ４３ａの各々の入力端は、しきい値検出動作において、表示用ＤＡＣ／ＡＤＣ４４における対応する検出用ＡＤＣ４４ｂに接続される。ｎ個のデータラッチ４３ａの各々は、対応する検出用ＡＤＣ４４ｂから出力されるデータを検出データＤｏｕｔとして保持し、その保持をラッチパルス信号ＬＰに同期させる。

ｐ列目（１≦ｐ≦ｎ）のデータラッチ４３ａの入力端は、しきい値検出動作において、ｐ＋１列目のデータラッチ４３ａの出力端に接続される。ｐ列目のデータラッチ４３ａの各々は、ｐ＋１列目のデータラッチ４３ａに保持されるデータを検出データＤｏｕｔとして保持し、その保持をラッチパルス信号ＬＰに同期させる。

１列目のデータラッチ４３ａの出力端は、しきい値検出動作において、制御部５０に接続され、１列目のデータラッチ４３ａに保持される検出データＤｏｕｔを制御部５０へ出力する。これによって、１列目のデータラッチ４３ａは、ｐ＋１列目のデータラッチ４３ａに保持される全てのデータを２列目のデータラッチ４３ａから順に保持し、その保持されたデータを順に制御部５０へ出力する。

データラッチ回路４３は、ｎ個のデータラッチ４３ａと、ｎ個のデータラッチ４３ａの各々の入力端に接続されたｎ個の入力スイッチＳＷ１と、ｎ個のデータラッチ４３ａの各々の出力端に接続されたｎ個の出力スイッチＳＷ２とを備えている。また、データラッチ回路４３は、１列目の出力スイッチＳＷ２と制御部５０とに接続された転送スイッチＳＷｔｒｓとを備えている。

入力スイッチＳＷ１は、制御部５０からの制御信号に基づいて駆動され、ｐ列目のデータラッチ４３ａの入力端を、データレジスタ回路４２におけるｐ列目のレジスタと、ｐ列目の検出用ＡＤＣ４４ｂと、ｐ＋１列目のデータラッチ４３ａの出力端とのいずれか１つに接続する。

データラッチ４３ａの入力端とデータレジスタ回路４２とが接続されるとき、データラッチ４３ａは、ラッチパルス信号ＬＰに同期したタイミングで、データレジスタ回路４２に記憶される表示データＤｉｎを保持する。

データラッチ４３ａの入力端と検出用ＡＤＣ４４ｂとが接続されるとき、データラッチ４３ａは、ラッチパルス信号ＬＰに同期したタイミングで、検出用ＡＤＣ４４ｂから出力されるデータを検出データＤｏｕｔとして保持する。

ｐ列目のデータラッチ４３ａの入力端とｐ＋１列目のデータラッチ４３ａの出力端とが接続されるとき、ｐ列目のデータラッチ４３ａは、ラッチパルス信号ＬＰに同期したタイミングで、ｐ＋１列目のデータラッチ４３ａが保持する検出データＤｏｕｔを保持する。なお、最後列であるｎ列目のデータラッチ４３ａは、ロジック電源６０に接続され、ｎ列目のデータラッチ４３ａにはロジック基準電圧ＬＶＳＳが印加される。

出力スイッチＳＷ２は、制御部５０からの制御信号に基づいて駆動され、ｐ＋１列目のデータラッチ４３ａの出力端を、ＤＡＣ／ＡＤＣ回路４４の表示用ＤＡＣ４４ａと、ｐ列目のデータラッチ４３ａの入力端とのいずれか１つに接続する。

データラッチ４３ａの出力端とＤＡＣ／ＡＤＣ回路４４の表示用ＤＡＣ４４ａとが接続されるとき、データラッチ４３ａに保持された表示データＤｉｎは、ラッチパルス信号ＬＰに同期したタイミングで、表示用ＤＡＣ４４ａに入力される。

ｐ＋１列目のデータラッチ４３ａの出力端とｐ列目のデータラッチ４３ａの入力端とが接続されるとき、ｐ＋１列目のデータラッチ４３ａの保持する検出データＤｏｕｔは、ラッチパルス信号ＬＰに同期したタイミングで、ｐ列目のデータラッチ４３ａに保持される。

転送スイッチＳＷｔｒｓは、制御部５０からの制御信号に基づいて駆動され、１列目のデータラッチ４３ａと制御部５０との接続と切断とを切り替える。１列目のデータラッチ４３ａと制御部５０とが接続されるとき、１列目のデータラッチ４３ａに保持された検出データＤｏｕｔは制御部５０へ出力される。

ＤＡＣ／ＡＤＣ回路４４は、リニア電圧デジタル−アナログ変換回路であるｎ個の表示用ＤＡＣ４４ａと、アナログ−デジタル変換回路であるｎ個の検出用ＡＤＣ４４ｂとを備えている。ｎ個の表示用ＤＡＣ４４ａの各々は、その表示用ＤＡＣ４４ａに接続されるデータラッチ４３ａに保持された表示データＤｉｎをアナログ信号電圧に変換し、その表示用ＤＡＣ４４ａに接続されるバッファ回路４５へ出力する。ｎ個の検出用ＡＤＣ４４ｂの各々は、その検出用ＡＤＣ４４ｂに接続されるバッファ回路４５から出力されるアナログ信号電圧を例えば８ビットの検出データＤｏｕｔに変換し、その検出用ＡＤＣ４４ｂに接続されるデータラッチ４３ａに検出データＤｏｕｔを出力する。

表示用ＤＡＣ４４ａにおいては、入力されるデジタルデータに対して出力されるアナログ信号電圧の入出力特性が線形性を有している。変換されるアナログ信号電圧は、アナログ電源７０から印加されるアナログ電源電圧ＤＶＳＳからアナログ基準電圧ＶＥＥの範囲内で設定される。また、検出用ＡＤＣ４４ｂにおいても、入力されるアナログ信号電圧に対して出力されるデジタルデータの入出力特性が線形性を有している。表示用ＤＡＣ４４ａと検出用ＡＤＣ４４ｂとでは、電圧変換時のデジタルデータのビット長が同一のビット長である例えば８ビットに設定されている。

出力スイッチＳＷ２と表示用ＤＡＣ４４ａとの間には、低耐圧回路から高耐圧回路への電圧調整回路であるレベルシフタ４６ａが設けられている。また、検出用ＡＤＣ４４ｂと入力スイッチＳＷ１との間には、高耐圧回路から低耐圧回路への電圧調整回路であるレベルシフタ４６ｂが設けられている。

バッファ回路４５は、データ線Ｌｄに表示用電圧Ｖｄを印加するデータ線Ｌｄごとのバッファ４５ａと、データ線Ｌｄの電圧を取り込むデータ線Ｌｄごとのバッファ４５ｂと、データ線Ｌｄとバッファ４５ａとの接続と切断とを切り替えるデータ線Ｌｄごとの表示用スイッチＳＷｄとを備えている。また、バッファ回路４５は、データ線Ｌｄとバッファ４５ｂとの接続と切断とを切り替えるデータ線Ｌｄごとの検出用スイッチＳＷｍと、データ線Ｌｄとアナログ電源７０との接続と切断とを切り替えるデータ線Ｌｄごとの検出用電圧スイッチＳＷｓとを備えている。

バッファ４５ａは、表示用ＤＡＣ４４ａから入力されたアナログ信号電圧を画素回路の駆動レベルに増幅して表示用電圧Ｖｄを生成する。表示用スイッチＳＷｄは、制御部５０からの制御信号に基づいて駆動され、バッファ４５ａとデータ線Ｌｄとを接続してバッファ４５ａからデータ線Ｌｄへ表示用電圧Ｖｄを印加する。

バッファ４５ｂは、データ線Ｌｄの電圧を取り込み、取り込まれた電圧を検出用ＡＤＣ４４ｂの駆動レベルに増幅して検出用ＡＤＣ４４ｂへ出力する。検出用スイッチＳＷｍは、制御部５０からの制御信号に基づいて駆動され、バッファ４５ｂとデータ線Ｌｄとを接続してデータ線Ｌｄの電圧をバッファ４５ｂへ取り込む。

検出用電圧スイッチＳＷｓは、アナログ電源７０からデータ線Ｌｄへの検出用電圧Ｖｍの印加を制御する。
［画素回路ＰＣＣの構成］
図３を参照して、画素回路ＰＣＣの構成について説明する。

図３に示されるように、画素Ｐｘは、有機ＥＬ素子ＯＥＬと、有機ＥＬ素子ＯＥＬを発光させる画素回路ＰＣＣとを備えている。画素回路ＰＣＣは、薄膜トランジスタである３つのトランジスタＴｒ１〜Ｔｒ３と保持容量Ｃｓとを備えている。トランジスタＴｒ１〜Ｔｒ３は、アモルファス薄膜トランジスタでもよく、ポリシリコン薄膜トランジスタでもよい。本実施形態では、トランジスタＴｒ１〜Ｔｒ３は、ｎチャネル型のアモルファス薄膜トランジスタである。

サンプリングトランジスタＴｒ１では、ソース端子がデータ線Ｌｄに接続され、ドレイン端子が有機ＥＬ素子ＯＥＬのアノードに接続され、ゲート端子が走査線Ｌｓに接続されている。サンプリングトランジスタＴｒ１は、走査線Ｌｓにハイレベルの選択電圧ＶｇＨが印加されるときに導通状態になり、走査線Ｌｓにローレベルの非選択電圧ＶｇＬが印加されるときに非導通状態になる。

スイッチングトランジスタＴｒ２では、ソース端子が電流制御トランジスタＴｒ３のゲート端子に接続され、ドレイン端子が電源線Ｌａに接続され、ゲート端子がサンプリングトランジスタＴｒ１のゲート端子に接続されている。スイッチングトランジスタＴｒ２は、走査線Ｌｓにハイレベルの選択電圧ＶｇＨが印加されるときに導通状態になり、走査線Ｌｓにローレベルの非選択電圧ＶｇＬが印加されるときに非導通状態になる。

電流制御トランジスタＴｒ３では、ソース端子が有機ＥＬ素子ＯＥＬのアノードに接続され、ドレイン端子がスイッチングトランジスタＴｒ２のドレイン端子に接続され、ゲート端子がスイッチングトランジスタＴｒ２のソース端子に接続されている。本実施形態では、電流制御トランジスタＴｒ３におけるドレイン電流のしきい値電圧Ｖｔｈが、しきい値検出動作における検出の対象となる。

保持容量Ｃｓは、電流制御トランジスタＴｒ３のゲート端子とソース端子との間に接続されている。保持容量Ｃｓは、電流制御トランジスタＴｒ３のゲート端子とソース端子との間に形成される寄生容量であってもよく、寄生容量に加えて他の容量素子が並列に接続されてもよい。

有機ＥＬ素子ＯＥＬのカソード端子には、基準電圧ＥＬＶＳＳが印加され、基準電圧ＥＬＶＳＳは、アナログ基準電圧ＶＥＥよりも高電位である例えば接地電位である。なお、画素Ｐｘでは、有機ＥＬ素子ＯＥＬに画素容量Ｃｅが含まれ、データ線Ｌｄに寄生容量Ｃｐが含まれている。

表示動作において、ｑ行目の電源線Ｌａに書き込み電圧ＷＤＶＳＳが印加され、ｑ行目の走査線Ｌｓにハイレベルの選択信号が供給されるとき、ｑ行目のサンプリングトランジスタＴｒ１とｑ行目のスイッチングトランジスタＴｒ２とが導通状態になる。ｑ行目のサンプリングトランジスタＴｒ１とｑ行目のスイッチングトランジスタＴｒ２とが導通状態であるとき、ｑ行目の電流制御トランジスタＴｒ３は飽和領域で駆動する。この状態にてｎ本のデータ線Ｌｄの各々に表示用電圧Ｖｄが印加されると、書き込み電圧ＷＤＶＳＳと表示用電圧Ｖｄとの差に応じ、ｑ行目の電流制御トランジスタＴｒ３の各々のゲート‐ソース間電圧Ｖｇｓは、書き込み電圧として保持容量Ｃｓに保持される。

ｑ行目の保持容量Ｃｓに書き込み電圧が保持された後に、ｑ行目の走査線Ｌｓに非選択電圧ＶｇＬが印加されるとき、ｑ行目のサンプリングトランジスタＴｒ１とｑ行目のスイッチングトランジスタＴｒ２とが非導通状態になる。ｑ行目のサンプリングトランジスタＴｒ１とｑ行目のスイッチングトランジスタＴｒ２とが非導通状態であるとき、ｑ行目の電源線Ｌａに駆動電圧ＥＬＶＤＤが印加されると、ｑ行目の電流制御トランジスタＴｒ３は、そのゲート‐ソース間電圧Ｖｇｓに基づいて、ドレイン電流を有機ＥＬ素子ＯＥＬに流す。この際に、ｑ行目の電流制御トランジスタＴｒ３におけるドレイン電流は、その飽和領域において、ゲート‐ソース間電圧Ｖｇｓと、電流制御トランジスタＴｒ３におけるしきい値電圧Ｖｔｈとの差に応じて変る。すなわち、保持容量Ｃｓに保持された書き込み電圧と、電流制御トランジスタＴｒ３におけるしきい値電圧Ｖｔｈとの差に応じたドレイン電流が、有機ＥＬ素子ＯＥＬに流れる。

そして、階調表示用の表示データに基づく表示用電圧Ｖｄがデータ線Ｌｄに印加された場合には、その表示用電圧Ｖｄに相当するドレイン電流が有機ＥＬ素子ＯＥＬに流れて、有機ＥＬ素子ＯＥＬが階調表示状態になる。また、黒表示用の表示データに基づく表示用電圧Ｖｄがデータ線Ｌｄに印加された場合には、ドレイン電流の流れが有機ＥＬ素子ＯＥＬにて抑えられ、有機ＥＬ素子ＯＥＬが非階調表示状態、すなわち、黒表示状態になる。なお、電流制御トランジスタＴｒ３のしきい値電圧Ｖｔｈとは、電流制御トランジスタＴｒ３のドレイン電流が流れ始めるときの電流制御トランジスタＴｒ３におけるゲート‐ソース間電圧Ｖｇｓを示す。

［表示装置の作用］
図４〜図７を参照して、しきい値検出動作と表示動作とについて説明する。まず、図４を参照して、電流制御トランジスタＴｒ３のドレイン電流に対する表示用電圧Ｖｄの依存性について説明する。なお、図４では、電流制御トランジスタＴｒ３のしきい値電圧Ｖｔｈが相互に異なる２つの場合を例示する。

図４にて実線で示される曲線Ｌ１は、電流制御トランジスタＴｒ３のドレイン電流Ｉｄに対する表示用電圧Ｖｄの依存性を示し、電流制御トランジスタＴｒ３のしきい値電圧Ｖｔｈと、画素回路ＰＣＣにおける電流増幅率βとが初期値であるときを示す。しきい値電圧Ｖｔｈの初期値をＶｔｈ_０とすると、初期状態での画素回路ＰＣＣを流れるドレイン電流Ｉｄは、下記式（１）で示される。なお、Ｖ_０は、書き込み電圧ＷＤＶＳＳである。

Ｉｄ＝β（Ｖ_０−Ｖｄ−Ｖｔｈ_０）^２ ・・・（１）
図４にて破線で示される曲線Ｌ２は、電流制御トランジスタＴｒ３のドレイン電流Ｉｄに対する表示用電圧Ｖｄの依存性を示し、電流制御トランジスタＴｒ３のドレイン電流Ｉｄが経時によって初期状態から変動したときを示す。しきい値電圧ＶｔｈをＶｔｈ_１（＝Ｖｔｈ_０＋ΔＶｔｈ）とすると、この状態での画素回路ＰＣＣを流れるドレイン電流Ｉｄは、下記式（２）で示される。

Ｉｄ＝β（Ｖ_０−Ｖｄ−Ｖｔｈ_１）^２ ・・・（２）
図４および上記式（１），（２）に示されるように、曲線Ｌ２は、曲線Ｌ１がシフト量ΔＶｔｈだけ並進された形状を示し、しきい値電圧Ｖｔｈの変動の前後では、これら曲線Ｌ１と曲線Ｌ２との形状はほぼ変わらない。これは、しきい値電圧Ｖｔｈの変動に比べて電流増幅率βの変動が無視される程度であること、そして、電流制御トランジスタＴｒ３におけるシフト量ΔＶｔｈを用いて表示用電圧Ｖｄが補正されることによって、電流制御トランジスタＴｒ３のドレイン電流Ｉｄが補正されることを示唆する。本実施形態では、しきい値電圧Ｖｔｈ検出動作においてこうした電流制御トランジスタＴｒ３のしきい値電圧Ｖｔｈを検出し、データ線Ｌｄを介して画素回路ＰＣＣに印加される表示用電圧Ｖｄの補正を行う。

［しきい値検出動作］
図５を参照して、しきい値検出動作のうち上記しきい値検出期間での各ドライバ回路２０，３０，４０の駆動状態の推移について説明する。しきい値検出動作では、電圧保持動作と、電圧飽和動作と、電圧測定動作と、電圧出力動作とがこの順に行われる。なお、図５は、ｑ行目の各画素Ｐｘがしきい値電圧Ｖｔｈの検出対象行であるときの各ドライバ回路２０，３０，４０の駆動の状態を示すタイミングチャートである。

図５の下側に示されるように、しきい値検出動作がｑ行目の各画素Ｐｘに対して行われる期間では、ｑ行目の電源線Ｌａには書き込み電圧ＷＤＶＳＳが印加され続ける。また、表示用スイッチＳＷｄはオフに維持され、ｑ行目の各画素回路ＰＣＣは、データドライバ回路４０におけるシフトレジスタ回路４１およびデータレジスタ回路４２から切断される。また、出力スイッチＳＷ２は隣接する他のデータラッチ４３ａに接続され続ける。

まず、タイミングｔ１では、入力スイッチＳＷ１は検出用ＡＤＣ４４ｂに接続され、転送スイッチＳＷｔｒｓはオフに維持される。この状態にて、ｑ行目の走査線Ｌｓに選択電圧ＶｇＨが印加されることによって、ｑ行目の各スイッチングトランジスタＴｒ２とｑ行目の各サンプリングトランジスタＴｒ１とが導通状態になり、ｑ行目の各電流制御トランジスタＴｒ３が飽和領域で駆動する。また、検出用電圧スイッチＳＷｓがオンに切り替えられることによって、アナログ電源７０から各データ線Ｌｄに対し一斉に検出用電圧Ｖｍが印加される。

この際に、電流制御トランジスタＴｒ３のゲート‐ソース間に想定されるしきい値電圧Ｖｔｈよりも大きい電圧が印加されるように、検出用電圧Ｖｍは設定される。すなわち、電流制御トランジスタＴｒ３のゲート‐ソース間には、書き込み電圧ＷＤＶＳＳと検出用電圧Ｖｍとの差が想定されるしきい値電圧Ｖｔｈよりも大きくなるように、検出用電圧Ｖｍは設定される。なお、検出用電圧Ｖｍの印加される各データ線Ｌｄの電位は、書き込み電圧ＷＤＶＳＳの印加される電源線Ｌａの電位よりも低く、且つ、有機ＥＬ素子ＯＥＬのカソード端子よりも低い。

検出用電圧Ｖｍが各データ線Ｌｄに印加されると、検出用電圧Ｖｍと書き込み電圧ＷＤＶＳＳとの差に応じた画素Ｐｘごとの電流が、ｑ行目の各電流制御トランジスタＴｒ３とｑ行目の各サンプリングトランジスタＴｒ１とを介してアナログ電源７０へ流れる。これに伴い、ｑ行目の各保持容量Ｃｓには、それが接続される電流制御トランジスタＴｒ３のゲート‐ソース間電圧Ｖｇｓが保持され、これによって電圧保持動作が終了する。なお、有機ＥＬ素子ＯＥＬのアノードの電位がカソード側の電位以下であるため、有機ＥＬ素子ＯＥＬは発光しない。

タイミングｔ２では、ｑ行目の走査線Ｌｓに対する選択電圧ＶｇＨの印加が維持され、また、検出用スイッチＳＷｍがオフに維持された状態で、検出用電圧スイッチＳＷｓのみがオフに切り替えられる。これによって、各データ線Ｌｄでは、サンプリングトランジスタＴｒ１と接続される部位よりもデータドライバ回路４０側の部位がハイインピーダンス状態に切り替えられる。

この際に、ｑ行目の各電流制御トランジスタＴｒ３のゲート‐ソース間電圧Ｖｇｓが、ｑ行目の各保持容量Ｃｓに保持されている。そのため、ｑ行目の各電流制御トランジスタＴｒ３におけるソース端子の電位が、ｑ行目の各電流制御トランジスタＴｒ３のドレイン端子の電位に近づくように、ｑ行目の各電流制御トランジスタＴｒ３にてドレイン電流は流れ続ける。そして、タイミングｔ２から経過した時間である緩和時間ｔが進むほど、ｑ行目の各保持容量Ｃｓに蓄積された電荷は放電され、各保持容量Ｃｓの両端子間の電圧は、すなわち、ｑ行目の各電流制御トランジスタＴｒ３におけるゲート‐ソース間電圧Ｖｇｓは、ドレイン電流が流れなくなるしきい値電圧Ｖｔｈまで低下する。そして、ｑ行目の各電流制御トランジスタＴｒ３のしきい値電圧Ｖｔｈに相当する電圧がｑ行目の各保持容量Ｃｓに保持されて、電圧飽和動作が終了する。なお、各データ線Ｌｄに検出用電圧Ｖｍを印加するための検出用スイッチＳＷｍは、タイミングｔ２以降においてオフに維持される。

タイミングｔ３では、ｑ行目の走査線Ｌｓに対する選択電圧ＶｇＨの印加が維持され、また、検出用スイッチＳＷｍのみがオンに切り替えられる。これによって、各データ線Ｌｄと各検出用ＡＤＣ４４ｂとが接続され、ハイインピーダンス状態であった各データ線Ｌｄの電位が各検出用ＡＤＣ４４ｂに取り込まれる。

この際に、ｑ行目の各保持容量Ｃｓには、ｑ行目の各電流制御トランジスタＴｒ３のしきい値電圧Ｖｔｈに相当する電圧が保持されている。それゆえに、各検出用ＡＤＣ４４ｂに取り込まれる電位と書き込み電圧ＷＤＶＳＳとの電位差から、ｑ行目の各電流制御トランジスタＴｒ３におけるゲート‐ソース間電圧Ｖｇｓ、すなわち、ｑ行目の各電流制御トランジスタＴｒ３のしきい値電圧Ｖｔｈに対応する電圧が検出される。検出された各データ線Ｌｄの電位は、各検出用ＡＤＣ４４ｂによってデジタルデータである検出データＤｏｕｔに変換されて、レベルシフタ４６ｂを介して各データラッチ４３ａへ出力される。そして、各データラッチ４３ａは、出力された検出データＤｏｕｔを保持し、これによって、電圧測定動作が終了する。

タイミングｔ４では、ｑ行目の走査線Ｌｓに非選択電圧ＶｇＬが印加され、ｑ行目の各スイッチングトランジスタＴｒ２とｑ行目の各サンプリングトランジスタＴｒ１とが非導通状態に切り替わる。この状態で、各検出用スイッチＳＷｍがオフに切り替えられ、転送スイッチＳＷｔｒｓがオンに切り替えられる。さらに、入力スイッチＳＷ１は隣接するデータラッチ４３ａに接続されて各データラッチ４３ａが直列に接続される。

この際に、制御部５０からデータドライバ回路４０にラッチパルス信号ＬＰが出力され、各データラッチ４３ａに保持されている検出データＤｏｕｔは、ラッチパルス信号ＬＰのタイミングに同期して制御部５０に順に転送される。これによって、ｑ行目に並ぶｎ個の電流制御トランジスタＴｒ３の各々のしきい値電圧Ｖｔｈに関するデータが制御部５０に順に転送される。なお、図５では、説明の便宜上、ラッチパルス信号ＬＰの繰り返される回数が省略されている。

タイミングｔ５では、ｑ行目の走査線Ｌｓに対する非選択電圧ＶｇＬの印加が維持され、且つ、転送スイッチＳＷｔｒｓがオフに切り替えられ、また、入力スイッチＳＷ１は、データラッチ４３ａの入力端をデータレジスタ回路４２におけるレジスタに接続する。これによって、電圧出力動作が終了し、ｑ行目に並んだｎ個の電流制御トランジスタＴｒ３に対し、しきい値検出動作が終了する。

図６を参照して、上記タイミングｔ２から上記タイミングｔ３までの期間におけるデータ線Ｌｄの電位であるデータ線電位ＶＬｄの推移について説明する。
図６に示されるように、タイミングｔ２から経過した時間である緩和時間ｔが進むと、データ線電位ＶＬｄは、そのデータ線Ｌｄに接続された保持容量Ｃｓでの蓄積電荷の放電に従って、検出用電圧Ｖｍから書き込み電圧ＷＤＶＳＳに近づく。そして、緩和時間ｔが飽和時間ｔｓまで進むと、データ線電位ＶＬｄは、飽和電圧ＶＬｄｓにて飽和し、ドレイン電流が流れなくなる。この際に、書き込み電圧ＷＤＶＳＳと飽和電圧ＶＬｄｓとの差がしきい値電圧Ｖｔｈとして設定される。なお、飽和時間ｔｓは、例えば、３ｎｓｅｃから１０ｎｓｅｃであって、タイミングｔ２からタイミングｔ３までの期間は、こうした飽和時間ｔｓ以上に設定されている。

［表示動作］
図７を参照して、階調表示動作における各ドライバ回路２０，３０，４０の駆動状態の推移について説明する。階調表示動作では、書き込み動作と発光動作とがこの順に行われる。なお、黒表示動作における各ドライバ回路２０，３０，４０の駆動状態の推移は、その開始からしきい値検出動作が行われるまでの期間において階調表示動作と同様である。

図７の下側に示されるように、階調表示動作が行われる期間では、各検出用スイッチＳＷｍ、各検出用電圧スイッチＳＷｓ、および、転送スイッチＳＷｔｒｓは、オフに維持される。また、各出力スイッチＳＷ２の各々は、データラッチ４３ａと表示用ＤＡＣ４４ａとを接続する状態に維持され、各入力スイッチＳＷ１の各々は、データラッチ４３ａとデータレジスタ回路４２とを接続する状態に維持される。

まず、タイミングｔｄ１では、各表示用スイッチＳＷｄがオンに切り替えられることによって、シフトレジスタ回路４１、データレジスタ回路４２、データラッチ４３ａ、表示用ＤＡＣ４４ａ、バッファ４５ａ、および、データ線Ｌｄが直列に接続される。次いで、スタートパルス信号ＳＰ１がデータドライバ回路４０に入力されることによって、シフト信号がシフトレジスタ回路４１からデータレジスタ回路４２に入力され、これによって、１行目の表示データＤｉｎが制御部５０からデータレジスタ回路４２へ取り込まれる。

タイミングｔｄ２では、１行目の走査線Ｌｓに選択電圧ＶｇＨが印加され、且つ、１行目の電源線Ｌａに書き込み電圧ＷＤＶＳＳが印加されて、１行目の各サンプリングトランジスタＴｒ１と１行目の各スイッチングトランジスタＴｒ２とが導通状態になる。また、１行目の各電流制御トランジスタＴｒ３の各々が飽和領域で駆動できる状態となる。

この際に、ラッチパルス信号ＬＰがデータドライバ回路４０へ出力されることによって、各データラッチ４３ａに１行目の表示データＤｉｎが一斉に保持される。ｎ個のデータラッチ４３ａに保持された１行目の表示データＤｉｎは、ｎ個のレベルシフタ４６ａを介してｎ個の表示用ＤＡＣ４４ａによりアナログ信号電圧に変換されて、各列の表示用電圧Ｖｄとして各データ線Ｌｄへ出力される。そして、１行目の各電流制御トランジスタＴｒ３のゲート‐ソース間電圧Ｖｇｓは、書き込み電圧ＷＤＶＳＳと表示用電圧Ｖｄとの差に応じた値となり、書き込み電圧として保持容量Ｃｓに保持される。これによって、１行目の各画素Ｐｘに対する書き込み動作が終了する。なお、各データ線Ｌｄに印加される表示用電圧Ｖｄは、１行目の各画素Ｐｘに対応づけられた検出データＤｏｕｔと基準となるしきい値電圧Ｖｔｈとの差分が、調整後の階調データに加減演算されることによって得られる電圧値である。

なお、この際に、スタートパルス信号ＳＰ１が再びデータドライバ回路４０へ出力されることによって、シフト信号がシフトレジスタ回路４１からデータレジスタ回路４２へ出力される。これによって、２行目の表示データＤｉｎが制御部５０からデータレジスタ回路４２へ取り込まれる。

タイミングｔｄ３では、１行目の走査線Ｌｓに非選択電圧ＶｇＬが印加され、且つ、１行目の電源線Ｌａに駆動電圧ＥＬＶＤＤが印加されて、１行目の各サンプリングトランジスタＴｒ１と１行目の各スイッチングトランジスタＴｒ２とが非導通状態となる。そして、１行目の各電流制御トランジスタＴｒ３の各々は、１行目の各保持容量Ｃｓに保持された書き込み電圧と、それが接続された電流制御トランジスタＴｒ３におけるしきい値電圧Ｖｔｈとの差に応じたドレイン電流を、対応する有機ＥＬ素子ＯＥＬに供給する。この際に、各データ線Ｌｄに印加される表示用電圧Ｖｄでは、しきい値電圧Ｖｔｈの変動分が補正されているため、有機ＥＬ素子ＯＥＬに供給されるドレイン電流も、しきい値電圧Ｖｔｈの変動分が補正されたものとなる。これによって、１行目の各画素Ｐｘに対する発光動作が行われる。

なお、この際に、２行目の走査線Ｌｓに選択電圧ＶｇＨが印加され、且つ、２行目の電源線Ｌａに書き込み電圧ＷＤＶＳＳが印加されて、２行目の各サンプリングトランジスタＴｒ１と２行目の各スイッチングトランジスタＴｒ２とが導通状態になる。また、２行目の各電流制御トランジスタＴｒ３は、飽和領域で駆動できる状態となる。また、ラッチパルス信号ＬＰが再びデータドライバ回路４０へ出力されることによって、各データラッチ４３ａに２行目の表示データＤｉｎが保持される。各データラッチ４３ａに保持された２行目の表示データＤｉｎは、各レベルシフタ４６ａを介して各表示用ＤＡＣ４４ａによりアナログ信号電圧に変換されて、各列の表示用電圧Ｖｄとして各データ線Ｌｄへ出力される。そして、２行目の各電流制御トランジスタＴｒ３のゲート‐ソース間電圧Ｖｇｓは、書き込み電圧ＷＤＶＳＳと表示用電圧Ｖｄとの差に応じた値となり、２行目の各保持容量Ｃｓに書き込み電圧として保持される。これによって、２行目の各画素Ｐｘに対する書き込み動作が終了する。

書き込み動作と発光動作とが行ごとにこの順で行われ、こうした階調表示動作が１行目からｎ行目まで順に表示用クロック周期で行われる。これによって、１つのフレームとして画像が表示される。なお、表示動作として、黒色の画像を表示する黒表示が行われる場合には、黒色の画像を表示するための画像データである黒表示データが用いられる。

［検出動作タイミング］
図８〜図１０を参照して、黒表示動作のなかで行われるしきい値検出動作のタイミングについて説明する。なお、以下では、１つの例として、画素Ｐｘが５４０行×９６０列に配置され、フレームレートが６０ｆｐｓである場合について説明する。また、図８は、第１フレームでの黒表示動作におけるしきい値検出動作のタイミングを示し、図９は、第２フレームでの黒表示動作におけるしきい値検出動作のタイミングを示し、図１０は、第５４０フレームでの黒表示動作におけるしきい値検出動作のタイミングを示す。

図８に示されるように、まず、タイミングＴｆ１ａでは、階調表示動作における書き込み動作が１行目の各画素Ｐｘにて開始される。階調表示動作における書き込み動作が１行目の各画素Ｐｘにて終了すると、階調表示動作における発光動作が１行目の各画素Ｐｘにて開始されるとともに、階調表示動作における書き込み動作が２行目の各画素Ｐｘにて開始される。こうして、階調表示動作における書き込み動作が１行目から５４０行目まで順に表示用クロック周期で開始され、階調表示動作における書き込み動作が終了した行から順に、階調表示動作における発光動作が開始される。

タイミングＴｆ１ｂでは、階調表示動作における書き込み動作が最終行である５４０行目まで終了して、黒表示動作における書き込み動作が１行目の各画素Ｐｘにて開始される。黒表示動作における書き込み動作が１行目の各画素Ｐｘにて終了すると、黒表示動作における非発光動作が１行目の各画素Ｐｘにて開始されるとともに、黒表示動作における書き込み動作が２行目の各画素Ｐｘにて開始される。こうして、黒表示動作における書き込み動作が１行目から５４０行目まで順に表示用クロック周期で開始され、黒表示動作における書き込み動作が終了した行から順に、黒表示動作における非発光動作が開始される。

タイミングＴｆ１ｃでは、黒表示動作における非発光動作の開始が最終行である５４０行目まで終了し、選択電圧ＶｇＨの印加される候補が１行目から５４０行目まで順に検出用クロック周期で走査される。この際に、まず、選択電圧ＶｇＨの印加される候補、すなわち、しきい値電圧Ｖｔｈの検出される検出対象行として１行目が設定され、１行目の各画素Ｐｘに対するしきい値検出動作がしきい値検出期間に行われる。

これによって、１行目の各電流制御トランジスタＴｒ３に関する検出データＤｏｕｔが制御部５０のデータ記憶部５２に記憶される。そして、１行目の各画素Ｐｘに対するしきい値検出動作が終了すると、検出用クロック周期での選択対象ビットのシフトが、２行目から５４０行目まで順に繰り返される一方で、全ての走査線Ｌｓに対しては非選択電圧ＶｇＬが印加される。結果として、全ての画素Ｐｘは黒表示の状態で待機する。

タイミングＴｆ２ａでは、検出用クロック周期での選択対象ビットのシフトが検出用シフトクロック信号Ｃｌｋｒの入力によって最終行である５４０行目まで進み、１行目の各画素Ｐｘに対して、再び、階調表示動作における書き込み動作が開始される。

図９に示されるように、タイミングＴｆ２ａでは、階調表示動作における書き込み動作が１行目から５４０行目まで順に再び開始され、階調表示動作における書き込み動作が終了した行から順に、階調表示動作における発光動作が開始される。

タイミングＴｆ２ｂでは、階調表示動作における書き込み動作が最終行である５４０行目まで表示用クロック周期で進められ、階調表示動作における書き込み動作が終了した行から順に、階調表示動作における発光動作が開始される。次いで、黒表示動作における書き込み動作が１行目から５４０行目まで順に表示用クロック周期で再び進められ、黒表示動作における書き込み動作が終了した行から順に、黒表示動作における非発光動作が開始される。

タイミングＴｆ２ｃでは、黒表示動作における非発光動作の開始が最終行である５４０行目まで終了して、選択電圧ＶｇＨの印加される候補が１行目から５４０行目まで順に検出用クロック周期で走査される。この際に、しきい値電圧Ｖｔｈの検出される検出対象行として２行目が設定され、まず、検出用クロック周期での選択対象ビットのシフトが、２行目まで進められる。なお、選択電圧ＶｇＨの印加される候補が１行目であるとき、走査線Ｌｓに対しては非選択電圧ＶｇＬが印加される。そして、選択電圧ＶｇＨの印加される候補が２行目であるとき、２行目の各画素Ｐｘに対するしきい値検出動作がしきい値検出期間に行われる。

これによって、２行目の各電流制御トランジスタＴｒ３に関する検出データＤｏｕｔが制御部５０のデータ記憶部５２に記憶される。そして、２行目の各画素Ｐｘに対するしきい値検出動作が終了すると、検出用クロック周期での選択対象ビットのシフトが、３行目から５４０行目まで順に繰り返される一方で、全ての走査線Ｌｓに対しては非選択電圧ＶｇＬが印加される。結果として、全ての画素Ｐｘは黒表示の状態で待機する。

タイミングＴｆ３ａでは、検出用クロック周期での選択対象ビットのシフトが検出用シフトクロック信号Ｃｌｋｒの入力によって最終行である５４０行目まで進み、１行目の各画素Ｐｘに対して、再び、階調表示動作における書き込み動作が開始される。

図１０に示されるように、タイミングＴｆｍａでは、階調表示動作における書き込み動作が１行目から５４０行目まで順に再び開始され、階調表示動作における書き込み動作が終了した行から順に、階調表示動作における発光動作が開始される。

タイミングＴｆｍｂでは、階調表示動作における書き込み動作が最終行である５４０行目まで表示用クロック周期で進められ、階調表示動作における書き込み動作が終了した行から順に、階調表示動作における発光動作が開始される。次いで、黒表示動作における書き込み動作が１行目から５４０行目まで順に表示用クロック周期で再び進められ、黒表示動作における書き込み動作が終了した行から順に、黒表示動作における非発光動作が開始される。

タイミングＴｆｍｃでは、黒表示動作における非発光動作の開始が最終行である５４０行目まで終了して、選択電圧ＶｇＨの印加される候補が１行目から５４０行目まで順に検出用クロック周期で走査される。この際に、しきい値電圧Ｖｔｈの検出される検出対象行として５４０行目が設定され、選択電圧ＶｇＨの印加される候補が１行目から５３９目であるとき、走査線Ｌｓに対しては非選択電圧ＶｇＬが印加される。そして、選択電圧ＶｇＨの印加される候補が５４０行目であるとき、５４０行目の各画素Ｐｘに対するしきい値検出動作がしきい値検出期間に行われる。これによって、５４０行目の各電流制御トランジスタＴｒ３に関する検出データＤｏｕｔが制御部５０のデータ記憶部５２に記憶される。

タイミングＴｆｍｅでは、５４０行目の各画素Ｐｘに対するしきい値検出動作が終了し、１行目の各画素Ｐｘに対して、再び、階調表示動作における書き込み動作が開始される。

このように、１つのフレームが表示される期間では、５４０行目まで黒表示動作における非発光動作が開始された後に、特定の行の画素Ｐｘに対してしきい値検出動作が行われる。しきい値電圧Ｖｔｈの検出対象行は、フレームごとに、１行目の画素Ｐｘから走査方向に沿って順に１行ずつずらされる。すなわち、第ｋフレーム（ｋは１以上の整数）において、ｑ行目（１≦ｑ≦５３９）の画素Ｐｘに対するしきい値検出動作が行われると、第ｋ＋１フレームでは、ｑ＋１行目の画素Ｐｘに対するしきい値検出動作が行われる。検出対象行が最終行まで到達すると、検出対象行は１行目に戻る。

この際に、検出対象行がｑ行目であるときに得られた検出データＤｏｕｔは、制御部５０におけるデータ記憶部５２にて、ｑ行目の各画素Ｐｘが対応づけられた記憶領域に記憶されて更新される。それゆえに、第ｋ＋１フレームでは、制御部５０は、表示動作において表示データＤｉｎを生成する際に、ｑ行目の検出データＤｏｕｔとして最新の検出データＤｏｕｔが用いられる。そして、制御部５０は、ｑ行目以外の検出データＤｏｕｔについては第ｋフレームで用いられた以前の検出データＤｏｕｔを用いる。これによって、各行の検出データＤｏｕｔは、フレームの表示が５４０回繰り返されるごとに更新される。

図１１を参照して、１つのフレームが表示される期間における各制御信号の推移について詳しく説明する。なお、以下では、第ｋフレームにおける検出対象行がｑ行目の各画素Ｐｘである場合について説明する。

選択ドライバ回路２０では、まず、スタートパルス信号ＳＰ２の入力に応じ、表示用クロック周期でシフト信号が生成され、シフト信号に基づくタイミングで各走査線Ｌｓに順に選択電圧ＶｇＨが印加される。この際に、１行目の走査線Ｌｓから５４０行目の走査線Ｌｓまで順に、表示用クロック周期で選択電圧ＶｇＨが印加される。また、１行目の電源線Ｌａから５４０行目の電源線Ｌａまで順に、これもまた表示用クロック周期で、書き込み電圧ＷＤＶＳＳが各電源線Ｌａに印加される。そして、ｑ行目の走査線Ｌｓに選択電圧ＶｇＨが印加され、ｑ行目の電源線Ｌａに書き込み電圧ＷＤＶＳＳが印加されているとき、ｑ行目の各画素回路ＰＣＣには、階調表示用の表示データＤｉｎに基づく表示用電圧Ｖｄが、各データ線Ｌｄを介して印加される。また、選択電圧ＶｇＨが印加された行から順に、走査線Ｌｓに非選択電圧ＶｇＬが印加され、書き込み電圧ＷＤＶＳＳが印加された行から順に、電源線Ｌａに駆動電圧ＥＬＶＤＤが印加される。そして、ｑ行目の走査線Ｌｓに非選択電圧ＶｇＬが印加され、ｑ行目の電源線Ｌａに駆動電圧ＥＬＶＤＤが印加されているとき、ｑ行目の各画素回路ＰＣＣでは、階調表示用の表示データＤｉｎに基づくドレイン電流が有機ＥＬ素子ＯＥＬに供給される。

最終行である５４０行目まで書き込み動作が終了すると、スタートパルス信号ＳＰ２の入力に応じ、再び、１行目の走査線Ｌｓから５４０行目の走査線Ｌｓまで順に、表示用クロック周期で選択電圧ＶｇＨが各走査線Ｌｓに印加される。また、１行目の電源線Ｌａから５４０行目の電源線Ｌａまで順に、これもまた表示用クロック周期で書き込み電圧ＷＤＶＳＳが各電源線Ｌａに印加される。そして、ｑ行目の走査線Ｌｓに選択電圧ＶｇＨが印加され、ｑ行目の電源線Ｌａに書き込み電圧ＷＤＶＳＳが印加されているとき、ｑ行目の各画素回路ＰＣＣには、黒表示用の表示データＤｉｎに基づく表示用電圧Ｖｄが各データ線Ｌｄを介して印加される。また、選択電圧ＶｇＨが印加された行から順に、走査線Ｌｓに非選択電圧ＶｇＬが印加され、書き込み電圧ＷＤＶＳＳが印加された行から順に、電源線Ｌａに駆動電圧ＥＬＶＤＤが印加される。そして、ｑ行目の走査線Ｌｓに非選択電圧ＶｇＬが印加され、ｑ行目の電源線Ｌａに駆動電圧ＥＬＶＤＤが印加されているとき、ｑ行目の各画素回路ＰＣＣでは、黒表示用の表示データＤｉｎに基づき、有機ＥＬ素子ＯＥＬに対しドレイン電流の供給が抑えられる。

最終行である５４０行目まで黒表示動作の開始が進められると、各電源線Ｌａに書き込み電圧ＷＤＶＳＳが印加される。また、スタートパルス信号ＳＰ２の入力が切り替え対象回数になり、走査線Ｌｓの走査に用いられるシフトクロック信号が表示用クロック周期から検出用クロック周期へ切り替える。そして、選択ドライバ回路２０のシフトレジスタ回路２１では、検出用クロック周期でシフト信号が生成され、シフト信号における選択対象ビットがｑ−１行目までシフトされる。この期間では、マスクパルス信号ＭＰがローレベルに維持されて、選択ドライバ回路２０のシフトレジスタ回路２１では、生成されたシフト信号にかかわらず、選択対象ビットの含まれないシフト信号が出力され続ける。

選択対象ビットがｑ行目までシフトされるタイミングで、マスクパルス信号ＭＰがハイレベルに切り替えられて、ｑ行目の走査線Ｌｓに選択電圧ＶｇＨが印加される。そして、ｑ行目の各画素Ｐｘに対し、しきい値電圧Ｖｔｈの検出が開始される。ｑ行目の各画素Ｐｘに対する検出データＤｏｕｔがデータドライバ回路４０から出力され、マスクパルス信号ＭＰのハイレベルへの切り替わりからしきい値検出期間が経過すると、マスクパルス信号ＭＰが、再び、ローレベルに切り替えられる。そして、選択ドライバ回路２０のシフトレジスタ回路２１では、検出用クロック周期でシフト信号が生成され、シフト信号における選択対象ビットが５４０行目までシフトされる。この期間では、マスクパルス信号ＭＰがローレベルに維持されるため、選択ドライバ回路２０のシフトレジスタ回路２１では、生成されたシフト信号にかかわらず、選択対象ビットの含まれないシフト信号が出力され続ける。

シフト信号における選択対象ビットが５４０行目までシフトされると、スタートパルス信号ＳＰ２の入力に応じ、再び、マスクパルス信号ＭＰがハイレベルに切り替えられる。そして、１行目の走査線Ｌｓから５４０行目の走査線Ｌｓまで順に、表示用クロック周期で選択電圧ＶｇＨが各走査線Ｌｓに印加されて、１行目の画素Ｐｘから順に、再び、階調表示動作における書き込み動作が開始される。

上記第１の実施形態によれば、以下に列挙する効果が得られる。
（１）しきい値検出動作によって、画素回路ＰＣＣにおける電流制御トランジスタＴｒ３のしきい値電圧Ｖｔｈが測定される。そして、測定されたしきい値電圧Ｖｔｈに基づく検出データＤｏｕｔを用いて画像データが補正されて、表示データＤｉｎが生成される。画素回路ＰＣＣには、表示データＤｉｎに基づく表示用電圧Ｖｄが印加される。したがって、電流制御トランジスタＴｒ３のしきい値電圧Ｖｔｈが変動するとしても、変動後のしきい値電圧Ｖｔｈに応じて画像データが補正されるため、表示される画質の劣化を抑えることが可能となる。

（２）１つのフレームが表示される期間にしきい値検出動作が行われるため、しきい値検出動作が表示装置の起動時や休止状態からの復帰時等にのみ行われる場合と比較して、検出データＤｏｕｔの更新される周期が短くなる。すなわち、検出データＤｏｕｔの取得時と、補正されたデータである表示データＤｉｎの出力時との時間差が短くなる。したがって、コントラストの高い画像を表示する場合等、電流制御トランジスタＴｒ３のしきい値電圧Ｖｔｈの変動が短い期間で大きくなる場合であっても、表示される画質の劣化が抑えられる。

（３）１回のしきい値検出動作では、しきい値電圧Ｖｔｈに関するデータの検出が、１本の走査線Ｌｓに接続されているｎ個の画素Ｐｘに対してのみ行われる。したがって、しきい値電圧Ｖｔｈに関するデータの検出が、全ての画素Ｐｘ、あるいは、複数行の画素Ｐｘに対して１度に行われる場合と比較して、１度のしきい値検出動作に要する時間が短くなる。そのため、１つのフレームが表示される期間にしきい値検出動作が組み込まれたとしても、しきい値検出動作が表示装置としての画像の表示性能に影響を与えることが抑えられる。

（４）特に、動画の表示を鮮明にするために挿入される黒表示動作が行われている期間にしきい値検出動作が行われるため、しきい値検出動作が画像の表示性能に与える影響が効果的に抑えられる。

（５）また、しきい値検出動作では、検出対象行の候補が、１行目から最終行まで順に切り替えられる。すなわち、しきい値検出動作においても、階調表示動作や黒表示動作と同様に、選択対象の候補の切り替えは進められる。そのため、選択ドライバ回路２０は、１つのフレームが表示されるごとに検出対象行を変える構成としても機能する。

（６）また、しきい値検出動作では、検出対象行の候補の切り替わる周期が、表示用クロック周期よりも短い検出用クロック周期である。それゆえに、検出対象行の候補の切り替わる周期が表示用クロック周期である場合と比較して、しきい値検出動作に要する時間が短くなる。

（７）しきい値電圧Ｖｔｈの検出対象行は、１つのフレームが表示されるごとに、１行目の画素Ｐｘから走査方向に順に１行ずつずらされる。したがって、しきい値電圧Ｖｔｈの検出対象行が走査方向に沿って間欠的に設定される構成と比較して、しきい値電圧Ｖｔｈに基づく表示データＤｉｎの補正が、走査方向においてきめ細やかとなる。

（第２の実施形態）
図１２から図１４を参照して、第２の実施形態における表示装置について、第１の実施形態の表示装置との相違点を中心に説明する。第２の実施形態では、ｍ行の走査線が相互に隣り合う１０行の走査線からなる複数の走査線群に区画される。第２の実施形態では、フレームごとのしきい値検出対象が第１の実施形態とは異なり、走査線群ごとに設定され、その他の基本的な構成は第１の実施形態と同様である。そのため、第１の実施形態と実質的に同一の構成要素にはそれぞれ同一の符号を付して示して重複する説明は省略する。

図１２に示されるように、第１フレームでは、まず、１行目から順に階調表示動作における書き込み動作が開始され、階調表示動作における書き込み動作が終了した行から順に、階調表示動作における発光動作が開始される。最終行まで階調表示動作における書き込み動作が終了すると、１行目から順に、黒表示動作における書き込み動作が開始される。そして、黒表示動作における書き込み動作が終了した行から順に、黒表示動作における非発光動作が開始される。

黒表示動作における非発光動作の開始が最終行まで行われると、しきい値検出動作が開始される。しきい値検出動作では、１番目の走査線群から検出対象行として１行目が設定され、１行目の各画素Ｐｘに対する検出データＤｏｕｔが制御部５０のデータ記憶部５２に記憶される。この間、全ての行の画素Ｐｘについて、黒表示が行われている。

第２フレームでは、第１フレームと同様に、１行目から順に階調表示動作と黒表示動作とが行われる。黒表示動作における非発光動作の開始が最終行まで行われると、しきい値検出動作が開始される。第２フレームにおけるしきい値検出動作では、２番目の走査線群から検出対象行として１１行目が設定され、１１行目の各画素Ｐｘに対する検出データＤｏｕｔが制御部５０のデータ記憶部５２に記憶される。この間、全ての行の画素Ｐｘについて、黒表示が行われている。

このように、１つのフレームが表示されるごとに、１行目の画素Ｐｘから５３１行目の画素Ｐｘまで１０行おきに検出対象行がシフトされる。この際に、検出対象行に対する検出データＤｏｕｔは、制御部５０におけるデータ記憶部５２にて、検出対象行に対応づけられた記憶領域に記憶される。そして、次のフレームの表示動作において表示データＤｉｎが生成される際に、先の検出対象行の検出データＤｏｕｔとして更新された検出データＤｏｕｔが用いられる。

図１３に示されるように、第５５フレームでは、１番目の走査線群から検出対象行として２行目が設定され、２行目の各画素Ｐｘに対する検出データＤｏｕｔが制御部５０のデータ記憶部５２に記憶される。そして、しきい値検出動作が終了すると、第５６フレームの表示動作が開始される。第５６フレームでは、２番目の走査線群から検出対象行として１２行目が設定され、１２行目の各画素Ｐｘに対する検出データＤｏｕｔが制御部５０のデータ記憶部５２に記憶される。

このように、１つのフレームが表示されるごとに、２行目の画素Ｐｘから５３２行目の画素Ｐｘまで１０行おきに検出対象行がシフトされる。この際に、検出対象行に対する検出データＤｏｕｔは、制御部５０におけるデータ記憶部５２にて、検出対象行に対応づけられた記憶領域に記憶される。そして、次のフレームの表示動作において表示データＤｉｎが生成される際に、先の検出対象行の検出データＤｏｕｔとして更新された検出データＤｏｕｔが用いられる。

図１４に示されるように、第４８７フレームでは、１番目の走査線群から検出対象行として１０行目が設定され、１０行目の各画素Ｐｘに対する検出データＤｏｕｔが制御部５０のデータ記憶部５２に記憶される。そして、しきい値検出動作が終了すると、第４８８フレームの表示動作が開始される。第４８８フレームでは、２番目の走査線群から検出対象行として２０行目が設定され、２０行目の各画素Ｐｘに対する検出データＤｏｕｔが制御部５０のデータ記憶部５２に記憶される。

このように、１つのフレームが表示されるごとに、１０行目の画素Ｐｘから５４０行目の画素Ｐｘまで１０行おきに検出対象行がシフトされる。この際に、検出対象行に対する検出データＤｏｕｔは、制御部５０におけるデータ記憶部５２にて、検出対象行に対応づけられた記憶領域に記憶される。そして、次のフレームの表示動作において表示データＤｉｎが生成される際に、先の検出対象行の検出データＤｏｕｔとして更新された検出データＤｏｕｔが用いられる。これによって、各行の検出データＤｏｕｔは、フレームがｍ回表示されるごとに１回更新される。

上記第２の実施形態によれば、上記（１）〜（６）の効果の他に下記効果が得られる。
（８）１つのフレームが表示されるごとに、走査方向に沿って１０行おきに検出対象行がシフトされる。検出対象行が１行おきにずらされる場合には、例えば、フレームの表示が１０回繰り返される間に、しきい値電圧Ｖｔｈの検出された行の範囲が表示パネルにおいて１行目から１０行目までに偏る。一方で、検出対象行が１０行おきにずらされる場合、例えば、フレームの表示が１０回繰り返される間に、しきい値電圧Ｖｔｈの検出された行の含まれる範囲が表示パネルにおいて１行目から１００行目までにわたる。それゆえに、検出対象行の含まれる範囲が短い期間で広げられるため、しきい値電圧Ｖｔｈの変動が表示パネルにおいて広い範囲にわたる場合には、表示される画質の劣化が効果的に抑えられる。

（第３の実施形態）
第３の実施形態における表示装置について、第２の実施形態との相違点を中心に説明する。本実施形態は、しきい値検出動作によって得られた検出データＤｏｕｔの記憶の形式が第２の実施形態と異なり、その他の基本的な構成は第２の実施形態と同様である。そのため、第２の実施形態と実質的に同一の構成要素にはそれぞれ同一の符号を付して示し、重複する説明は省略する。

第３の実施形態においても、第２の実施形態と同様に、１つのフレームが表示される期間において、最終行まで黒表示動作が開始された後に、特定の行の画素Ｐｘがしきい値電圧Ｖｔｈの検出対象行として取り扱われる。そして、しきい値電圧Ｖｔｈの検出対象行は、１つのフレームが表示されるごとに、走査方向に沿って１０行おきにずらされる。

制御部５０におけるデータ記憶部５２は、ｍ／１０行×ｎ列の記憶領域を備え、列方向に沿って並ぶ１０個の画素Ｐｘの各々を１つの記憶領域に対応づけている。すなわち、データ記憶部５２は、各走査線群において列方向に沿って並ぶ画素Ｐｘの各々を１つの記憶領域に対応づけている。データ記憶部５２は、データ記憶部５２に入力された画素Ｐｘごとの検出データＤｏｕｔをその画素Ｐｘが対応づけられた記憶領域に記憶する。データ記憶部５２は、画素Ｐｘごとの検出データＤｏｕｔが入力されるごとに、その画素Ｐｘに対応づけられた検出データＤｏｕｔを更新する。

例えば、データ記憶部５２は、１番目の走査線群における１列目の各画素Ｐｘを、１行目１列目の記憶領域に対応づけ、２番目の走査線群における２列目の各画素Ｐｘを、２行目２列目の記憶領域に対応づけている。また、データ記憶部５２は、５４番目の走査線群における９５９列目の画素Ｐｘを、５４行目９５９列目の記憶領域に対応づけ、５４番目の走査線群における９６０列目の各画素Ｐｘを、５４行目９６０列目の記憶領域に対応づけている。

そして、データ記憶部５２は、１行目の各画素Ｐｘに対する検出データＤｏｕｔが入力されるとき、１行目の記憶領域における検出データＤｏｕｔをそれによって更新する。また、データ記憶部５２は、２行目の各画素Ｐｘに対する検出データＤｏｕｔが入力されるときも、１行目の記憶領域における検出データＤｏｕｔをそれによって更新する。データ記憶部５２は、５３９行目の各画素Ｐｘに対する検出データＤｏｕｔが入力されるとき、５４行目の記憶領域における検出データＤｏｕｔをそれによって更新する。また、データ記憶部５２は、５４０行目の各画素Ｐｘに対する検出データＤｏｕｔが入力されるときも、５４行目の記憶領域における検出データＤｏｕｔをそれによって更新する。

制御部５０における補正部５３は、表示データＤｉｎの生成に際し、調整部５１から入力される画素Ｐｘごとの階調データと、その画素Ｐｘが対応づけられた検出データＤｏｕｔとを読み込む。補正部５３は、画素Ｐｘごとの階調データに対し、その画素Ｐｘが対応づけられた検出データＤｏｕｔに基づく加減演算を施して画素Ｐｘごとの表示データＤｉｎとして出力する。

上記第３の実施形態によれば、上記（１）〜（６）（８）の他に下記効果が得られる。
（９）データ記憶部５２がｍ行×ｎ列の記憶領域を備える構成と比較して、データ記憶部５２の記憶容量が抑えられる。

（１０）電流制御トランジスタＴｒ３を構成する各薄膜の膜特性は、しきい値電圧Ｖｔｈの変動量を支配することは少なくなく、こうした薄膜の膜特性は、相互に隣り合う行において近しい。それゆえに、相互に隣り合う行においては、しきい値電圧Ｖｔｈの変動量が近くなる場合が少なくない。この点で、第３の実施形態によれば、相互に隣り合う行において、一方の行に対する検出データＤｏｕｔが、他の行に対する検出データＤｏｕｔとしても用いられる。結果として、全ての画素Ｐｘに対して検出データＤｏｕｔを更新することに際し、検出データＤｏｕｔの更新される周期が短くなる。したがって、しきい値電圧Ｖｔｈの変動量が単位時間あたりに大きい場合には、表示される画質の劣化が効果的に抑えられる。

（変形例）
上記各実施形態は、以下のように変更して実施することが可能である。
・第２の実施形態および第３の実施形態における検出対象行は、１つのフレームが表示されるごとに走査方向に沿って２行以上ずれていればよい。この場合に、１つのフレームが表示されるごとの検出対象行のシフト量がＳｆとして設定されるとき、第３の実施形態でのデータ記憶部５２は、ｍ／Ｓｆ行×ｎ列の記憶領域を備え、列方向に沿って並ぶＳｆ個の画素Ｐｘの各々が１つの記憶領域に対応づけられる。

・列方向に沿って並ぶＳｆ個の画素Ｐｘが１つのグループとして設定され、第３の実施形態において、各グループの最初の行のみが検出対象行として設定されてもよい。すなわち、検出対象行は、１行目、１１行目、２１行目、…、５１１行目、５２１行目、５３１行目の順にフレームごとに繰り返しシフトする構成であってもよい。また、各グループの最初の行に限らず、各グループ内の特定の行が検出対象行として設定され、グループ内の各行の検出データＤｏｕｔが、常に特定の行の検出データＤｏｕｔによって代表する構成であってもよい。

・第１の実施形態および第２の実施形態において、今回のフレームが表示される期間にて得られる検出データＤｏｕｔが、次回のフレームが表示される期間にて、全ての行の検出データＤｏｕｔとして取り扱われてもよい。この場合に、データ記憶部５２は、１行×ｎ列の記憶領域を備え、列方向に沿って並ぶｍ個の画素Ｐｘの各々を１つの記憶領域に対応づけている。例えば、電流制御トランジスタＴｒ３の動作温度がしきい値電圧Ｖｔｈの変動量を支配するときには、全ての電流制御トランジスタＴｒ３においてしきい値電圧Ｖｔｈの変動量が近くなる。この点で、上述の構成によれば、１つの行に対する検出データＤｏｕｔが、他の行に対する検出データＤｏｕｔとしても用いられるため、上記（９）（１０）に準ずる効果が顕著になる。

・検出対象行は、フレームごとに同一行に設定されてもよい。また、検出対象行は、フレームごとに不規則に設定されてもよい。なお、検出対象行がフレームごとに不規則に設定される場合には、例えば、１からｍまでの間でフレームごとに乱数を発生させるランダム関数が制御部５０にて用いられる。そして、検出用シフトクロック信号Ｃｌｋｒにてシフト待機部分の出力されるタイミングと、マスクパルス信号ＭＰにてマスク解除部分の出力されるタイミングとが同期し、且つ、発生された乱数に応じた時間だけこれらがスタートパルス信号ＳＰ２から遅れる構成であればよい。

・検出対象行は、フレームごとに２以上設定されてもよい。この際に、検出用シフトクロック信号Ｃｌｋｒでは、相互に異なるタイミングで２つのシフト待機部分が出力され、マスクパルス信号ＭＰでも、相互に異なるタイミングで２つのマスク解除部分が出力される。そして、２つのシフト待機部分の各々が出力されるタイミングと、２つのマスク解除部分の各々が出力されるタイミングとが同期する。

・例えば、表示装置が起動されるとき、表示装置が休止してから復帰するとき等、１つのフレームが表示される期間以外において、全ての行、もしくは、一部の行の各画素回路ＰＣＣに対して、しきい値検出動作が行われてもよい。

・１回のしきい値検出動作において印加される検出用電圧Ｖｍは、データ線Ｌｄごとに相互に異なる構成であってもよい。この際に、しきい値検出動作では、複数のデータ線Ｌｄの各々は、相互に異なる配線を通じてアナログ電源７０に接続されてもよい。あるいは、検出用電圧Ｖｍは、デジタルデータとしてデータドライバ回路４０からデータ線Ｌｄに供給されてもよい。

・１回のしきい値検出動作において検出用電圧Ｖｍの印加されるデータ線Ｌｄは、全てのデータ線Ｌｄにおける一部であってもよい。この際に、１回のしきい値検出動作では、検出用電圧Ｖｍの印加の対象となる一部のデータ線Ｌｄのみが、検出用電圧スイッチＳＷｓを介してアナログ電源７０と接続される。

・上記実施形態では、電流制御トランジスタＴｒ３の特性としてしきい値電圧Ｖｔｈが検出され、検出されたしきい値電圧Ｖｔｈに基づいて表示用電圧Ｖｄが補正される。これに限らず、電流制御トランジスタＴｒ３の特性として電流増幅率βが検出され、検出された電流増幅率βに基づいて表示用電圧Ｖｄが補正されてもよい。また、電流制御トランジスタＴｒ３の特性としてしきい値電圧Ｖｔｈと電流増幅率βとの両方が検出されてもよい。要するに、しきい値検出動作における検出対象は、電流制御トランジスタＴｒ３の素子特性のうち、有機ＥＬ素子ＯＥＬに供給される駆動電流に対し影響を与えるパラメータであれよい。

・表示用電圧Ｖｄの補正に際しては、電流制御トランジスタＴｒ３の素子特性に加えて、発光輝度などの有機ＥＬ素子ＯＥＬの発光特性が用いられてもよい。
・画素回路ＰＣＣの構成は、上述の構成に限られない。電流制御トランジスタを通じて有機ＥＬ素子ＯＥＬに駆動電流が供給される回路であれば、画素回路ＰＣＣに備えられる素子の種類や回路の構成は任意である。また、発光素子は、有機ＥＬ素子に限らず、無機ＥＬ素子やＬＥＤ等であってもよく、電流制御トランジスタを通じて駆動電流の供給によって発光する素子であればよい。

β…電流増幅率、ｔ…緩和時間、Ｃｅ…画素容量、Ｃｐ…寄生容量、Ｃｓ…保持容量、Ｉｄ…ドレイン電流、Ｌ１，Ｌ２…曲線、Ｌａ…電源線、Ｌｄ…データ線、ＬＰ…ラッチパルス信号、Ｌｓ…走査線、ＭＰ…マスクパルス信号、Ｐｘ…画素、ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔｄ１，ｔｄ２，ｔｄ３，ｔｄ４…タイミング、ｔｓ…飽和時間、Ｖｄ…表示用電圧、Ｖｍ…検出用電圧、Ｄｉｎ…表示データ、ＯＥＬ…有機ＥＬ素子、ＰＣＣ…画素回路、ＳＰ１，ＳＰ２…スタートパルス信号、ＳＷ１…入力スイッチ、ＳＷ２…出力スイッチ、ＳＷｄ…表示用スイッチ、ＳＷｍ…検出用スイッチ、ＳＷｓ…検出用電圧スイッチ、Ｔｒ１…サンプリングトランジスタ、Ｔｒ２…スイッチングトランジスタ、Ｔｒ３…電流制御トランジスタ、ＶＥＥ…アナログ基準電圧、ＶｇＨ…選択電圧、ＶｇＬ…非選択電圧、Ｖｇｓ…ゲート‐ソース間電圧、ＶＬｄ…データ線電位、Ｖｔｈ…しきい値電圧、ΔＶｔｈ…シフト量、Ｃｌｋｄ…データシフトクロック信号、Ｃｌｋｓ…表示用シフトクロック信号、Ｃｌｋｒ…検出用シフトクロック信号、Ｄｏｕｔ…検出データ、ＤＶＳＳ…アナログ電源電圧、ＬＶＤＤ…ロジック電源電圧、ＬＶＳＳ…ロジック基準電圧、ＶＬｄｓ…飽和電圧、ＥＬＶＤＤ…駆動電圧、ＥＬＶＳＳ…基準電圧、ＳＷｔｒｓ…転送スイッチ、ＷＤＶＳＳ…書き込み電圧、１０…表示パネル、２０…選択ドライバ回路、２１…シフトレジスタ回路、２２…レベルシフタ回路、２３…バッファ回路、３０…電源ドライバ、４０…データドライバ回路、４１…シフトレジスタ回路、４２…データレジスタ回路、４３…データラッチ回路、４３ａ…データラッチ、４４…ＤＡＣ／ＡＤＣ回路、４５…バッファ回路、４６…レベルシフタ、５０…制御部、５１…調整部、５２…データ記憶部、５３…補正部、５４…クロック生成部、５５…パルス生成部、６０…ロジック電源、７０…アナログ電源。

Claims (8)

1. 発光素子に駆動電流を供給するトランジスタを各々が含む複数の画素回路と、
   複数の走査線のいずれか１つを選択対象として選択する選択ドライバと、
   前記選択ドライバの駆動を制御する制御部と、を備え、
   前記制御部は、
   各走査線を順に選択させ、各選択対象に接続される前記画素回路に対しデータ線を通じて階調表示電圧を印加して前記発光素子を階調表示状態にする階調表示動作と、
   各走査線を順に選択させ、各選択対象に接続される前記画素回路に対しデータ線を通じて非階調表示電圧を印加して前記発光素子を非階調表示状態にする非階調表示動作と、
   すべての前記発光素子が前記非階調表示状態であるときに前記複数の走査線の一部を選択させ、前記選択対象に接続された前記画素回路に対しデータ線を通じて前記トランジスタの特性を検出する検出動作と、
   をこの順に繰り返し、
   前記制御部はさらに、
   前記画素回路が含むトランジスタの特性に基づいて前記階調表示電圧の補正を行い、
   前記補正に用いられるトランジスタの特性は、前記検出動作によって得られた前記トランジスタの特性である
   表示装置。
2. 前記制御部は、
   前記検出動作における前記選択対象を前記検出動作ごとに変える
   請求項１に記載の表示装置。
3. 前記制御部は、
   １回の前記検出動作における前記選択対象の本数を１本に設定する
   請求項１または２に記載の表示装置。
4. 前記制御部は、
   前記検出動作における前記選択対象を前記検出動作ごとに１本ずつ変位させる
   請求項３に記載の表示装置。
5. 前記制御部は、
   前記検出動作における前記選択対象を前記検出動作ごとに複数本ずつ等間隔で変位させる
   請求項３に記載の表示装置。
6. 前記制御部は、
   前記複数の走査線を、相互に隣り合う複数の走査線からなる複数の走査線群に区画し、
   前記検出動作によって得られた検出結果に関するデータを前記選択対象が含まれる前記走査線群に対応づけて記憶する記憶部を備え、
   前記検出動作における前記選択対象を前記検出動作ごとに前記走査線群ずつ変位させ、
   前記走査線群に対応づけられた前記データを用いて該走査線群に接続された前記画素回路への前記階調表示電圧を補正する
   請求項５に記載の表示装置。
7. 前記選択ドライバは、
   前記複数の走査線の中で前記選択対象の候補を順に切り替え、
   前記制御部は、
   前記階調表示動作における前記切り替えの周期、および、前記非階調表示動作における前記切り替えの周期よりも、前記検出動作における前記切り替えの周期を短くする
   請求項１から６のいずれか１つに記載の表示装置。
8. 発光素子に駆動電流を供給するトランジスタを含む画素回路が接続された複数の走査線のいずれか１つを選択対象として設定し、
   各走査線を順に選択し、各選択対象に接続される前記画素回路に対しデータ線を通じて階調表示電圧を印加して前記発光素子を階調表示状態にする階調表示動作と、
   各走査線を順に選択し、各選択対象に接続される前記画素回路に対しデータ線を通じて非階調表示電圧を印加して前記発光素子を非階調表示状態にする非階調表示動作と、
   すべての前記発光素子が前記非階調表示状態であるときに前記複数の走査線の一部を選択させ、前記選択対象に接続された前記画素回路に対しデータ線を通じて前記トランジスタの特性を検出する検出動作と、
   をこの順に繰り返し、
   さらに、
   前記画素回路が含むトランジスタの特性に基づいて前記階調表示電圧の補正を行い、
   前記補正に用いられるトランジスタの特性は、前記検出動作によって得られた前記トランジスタの特性である
   表示方法。

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