KR20150093654A - 표시 장치 및 표시 방법 - Google Patents

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Abstract

표시 장치(10)는, 발광 소자(Px)와, 트랜지스터(Tr)를 포함하는 복수의 화소 회로(PCC)와, 화소 회로(PCC)에 접속된 복수의 주사선(Ls)과, 화소 회로(PCC)에 접속된 복수의 데이터선(Ld)과, 복수의 주사선(Ls) 중 어느 하나를 선택 대상으로서 선택하는 선택 드라이버(20)와, 제어부(50)를 구비한다. 제어부(50)는, 대응하는 발광 소자(Px)를 계조 표시 상태로 하는 계조 표시 동작과, 대응하는 발광 소자(Px)를 비계조 표시 상태로 하는 비계조 표시 동작과, 비계조 표시 상태에서 복수의 주사선(Ls)의 일부를 검출 대상으로서 선택하고, 그 검출 대상에 접속된 화소 회로(PCC)의 트랜지스터(Tr)의 특성을 데이터선(Ld)을 통해서 검출하는 검출 동작을, 이 순서대로 반복하고, 검출 동작에 의해 얻어진 검출 결과를 사용해서 계조 표시 전압(Vd)을 보정하도록 구성되어 있다.

Description

표시 장치 및 표시 방법{DISPLAY DEVICE AND DISPLAY METHOD}
본 개시의 기술은, 트랜지스터를 통해서 구동 전류가 공급되는 발광 소자를 구비하는 표시 장치 및 표시 방법에 관한 것이다.
특허문헌 1 및 2에 기재된 표시 장치는, 매트릭스 형상으로 배치된 복수의 일렉트로 루미네센스 소자(EL 소자)를, 주사선의 주사에 의해 순차 구동한다. 특허문헌 1에 기재된 표시 장치에서는, 유기 EL 소자마다 설치된 2개의 트랜지스터인 전류 제어 트랜지스터와 샘플링 트랜지스터가, 1개의 주사선에 접속되는 복수의 유기 EL 소자의 각각에의 구동 전류의 공급을 제어한다. 샘플링 트랜지스터가 도통 상태로 전환될 때마다, 전류 제어 트랜지스터의 게이트-소스간에는, 표시 데이터에 따른 레벨로 전압이 인가된다. 이에 의해, 전류 제어 트랜지스터의 게이트-소스간 전압에 기초하는 드레인 전류가 구동 전류로서 유기 EL 소자에 공급되고, 발광 휘도의 계조가 유기 EL 소자마다 제어된다.
일본 특허 공개 평 8-330600호 공보 일본 특허 공개 제2010 -128397호 공보
그러나, 전류 제어 트랜지스터에 있어서의 임계값 전압 등의 소자 특성은 경시 등에 의해 변화된다. 따라서, 전류 제어 트랜지스터의 게이트-소스간 전압이 동일한 경우에도, 전류 제어 트랜지스터를 통해서 공급되는 구동 전류가 짧은 기간에 상이한 값으로 되는 경우가 있다. 결과로서, 전류 구동 트랜지스터의 소자 특성의 변화에 따라, 유기 EL 소자의 발광 휘도에 대한 계조 제어의 정밀도가 저하되어, 표시 장치가 표시하는 화상의 휘도, 콘트라스트 및 색조 등의 화질이 바뀔 우려가 있다.
본 개시의 기술은, 발광 소자에 구동 전류를 공급하는 화소 회로에서의 소자 특성의 변화에 의해 화질이 변화되는 것을 억제하는 것이 가능한 표시 장치 및 표시 방법을 제공하는 것을 목적으로 한다.
본 개시에 있어서의 표시 장치의 일 형태는, 복수의 발광 소자와, 상기 발광 소자에 각각 구동 전류를 공급하는 트랜지스터를 포함하는 복수의 화소 회로와, 상기 화소 회로에 접속된 복수의 주사선과, 상기 화소 회로에 접속된 복수의 데이터선과, 복수의 주사선 중 어느 하나를 선택 대상으로서 선택하는 선택 드라이버와, 상기 선택 드라이버의 구동을 제어하는 제어부를 구비한다. 상기 제어부는, 계조 표시 동작과 비계조 표시 동작과 검출 동작을 이 순서대로 반복한다. 상기 계조 표시 동작에서는, 상기 주사선을 1개씩 순서대로 선택 대상으로서 선택하고, 그 선택 대상에 접속된 상기 화소 회로에 대하여 상기 데이터선을 통해서 계조 표시 전압을 인가하여, 대응하는 상기 발광 소자를 계조 표시 상태로 한다. 상기 비계조 표시 동작에서는, 상기 주사선을 1개씩 순서대로 선택 대상으로서 선택하고, 그 선택 대상에 접속된 상기 화소 회로에 대하여 상기 데이터선을 통해서 비계조 표시 전압을 인가하여, 대응하는 상기 발광 소자를 비계조 표시 상태로 한다. 상기 검출 동작에서는, 상기 비계조 표시 상태에서 상기 복수의 주사선의 일부를 검출 대상으로서 선택하고, 그 검출 대상에 접속된 상기 화소 회로의 상기 트랜지스터의 특성을 상기 데이터선을 통해서 검출한다. 그리고, 상기 제어부는, 상기 검출 동작에 의한 검출 결과를 사용해서 상기 계조 표시 전압을 보정하도록 구성되어 있다.
본 개시에 있어서의 표시 방법의 일 형태는, 발광 소자에 구동 전류를 공급하는 트랜지스터를 포함하는 화소 회로가 접속된 복수의 주사선을 1개씩 순서대로 선택 대상으로서 선택하고, 그 선택 대상에 접속된 상기 화소 회로에 대하여 데이터선을 통해서 계조 표시 전압을 인가하여, 대응하는 상기 발광 소자를 계조 표시 상태로 하는 계조 표시 동작과, 상기 주사선을 1개씩 순서대로 선택 대상으로서 선택하고, 그 선택 대상에 접속된 상기 화소 회로에 대하여 데이터선을 통해서 비계조 표시 전압을 인가하여, 대응하는 상기 발광 소자를 비계조 표시 상태로 하는 비계조 표시 동작과, 상기 비계조 표시 상태에서 상기 복수의 주사선의 일부를 검출 대상으로서 선택하고, 그 검출 대상에 접속된 상기 화소 회로의 상기 트랜지스터의 특성을 데이터선을 통해서 검출하는 검출 동작을, 이 순서대로 반복하는 것과, 상기 검출 동작에 의해 얻어진 검출 결과를 사용해서 상기 계조 표시 전압을 보정하는 것을 포함한다.
상기 구성에 의하면, 화소 회로에 있어서의 트랜지스터의 특성이 검출 동작에 의해 검출되고, 화소 회로에 공급되는 계조 표시 전압이 검출 결과에 기초해서 보정된다. 그러므로, 트랜지스터의 특성이 변동되었을 때에는, 트랜지스터의 특성 변동에 맞춰서 계조 표시 전압이 보정된다. 결과로서, 트랜지스터의 특성이 변동됨으로써 화질이 변동되는 것, 나아가서는, 트랜지스터의 특성이 변동됨으로써 화질이 열화되는 것이 억제된다.
또한, 계조 표시 동작과 비계조 표시 동작과 검출 동작이 이 순서대로 반복되기 때문에, 예를 들어 표시 장치의 시동 시에만 검출 동작이 행하여지는 구성과 비교하여, 계조 표시 동작의 타이밍과 검출 동작의 타이밍과의 시간 차이가 짧아진다. 따라서, 트랜지스터의 특성이 짧은 기간에 크게 바뀔 때에는, 화질의 열화가 효과적으로 억제된다. 게다가, 일부의 주사선에 접속된 화소 회로에 대해서만 검출 동작이 행하여지기 때문에, 1회의 검출 동작으로 모든 화소 회로에 대하여 검출 동작이 행하여지는 구성과 비교하여, 1회의 검출 동작에 필요해지는 시간이 짧아진다. 그러므로, 검출 동작에 필요해지는 시간에 따라 비표시 상태가 필요 이상으로 길어지는 것이 억제된다. 결과로서, 표시 장치에 있어서의 화상의 표시 성능 그 자체에 검출 동작이 영향을 주는 것이 억제된다.
본 개시에 있어서의 표시 장치의 다른 형태에서는, 상기 제어부는, 상기 검출 대상을 상기 검출 동작마다 바꾸도록 구성되어 있다.
상기 구성에 의하면, 트랜지스터의 특성이 검출되는 화소 회로는, 검출 대상으로서 설정되고, 검출 대상은 검출 동작마다 바뀐다. 그로 인해, 검출 대상이 검출 동작마다 동일한 구성과 비교하여, 검출 대상의 범위가 넓어진다. 그러므로, 트랜지스터의 특성이 검출되는 화소 회로와, 보정된 계조 표시 전압이 인가되는 화소 회로가 동일할 때에는, 화질의 열화가 억제되는 범위가 넓어진다.
또한, 트랜지스터의 특성 변동이, 트랜지스터의 제조 과정이나 트랜지스터의 동작 온도에 의존할 때, 그 변동의 정도는, 서로 상이한 복수의 화소 회로간에 있어서 가까워지는 경우가 있다. 그로 인해, 1개의 화소 회로에 대하여 그것의 계조 표시 전압이 보정될 때에는, 다른 화소 회로에 있어서의 검출 결과가 사용되는 경우도 있다. 이 점에서, 상술한 구성이면, 검출 대상의 범위가 넓어지기 때문에, 1개의 화소 회로에 대하여 그것의 계조 표시 전압이 보정될 때에는, 그 보정에 사용되는 검출 결과의 후보가 증가한다. 결과로서, 트랜지스터의 특성 변동이 서로 가깝다고 상정되는 화소 회로간에서의 검출 결과의 공유도 가능하게 되기 때문에, 계조 표시 전압의 보정 정밀도를 높이는 것도 가능하게 된다.
본 개시에 있어서의 표시 장치의 다른 형태에서는, 상기 제어부는, 1회의 상기 검출 동작에 있어서의 상기 검출 대상의 개수를 1개로 설정하도록 구성되어 있다.
상기 구성에 의하면, 1회의 검출 동작에서는, 1개의 주사선에 접속된 화소 회로에 대해서만, 트랜지스터의 특성이 검출된다. 그러므로, 1회의 검출 동작으로 선택되는 검출 대상의 개수가 2개 이상으로 설정되는 구성과 비교하여, 1회의 검출 동작에 필요해지는 시간이 짧아진다. 결과로서, 표시 장치로서의 화상의 표시 성능에 검출 동작이 영향을 주는 것을 억제할 수 있다.
본 개시에 있어서의 표시 장치의 다른 형태에서는, 상기 제어부는, 상기 검출 대상을 상기 검출 동작마다 인접하는 것으로 전환하도록 구성되어 있다.
상기 구성에 의하면, 트랜지스터의 특성이 검출되는 화소 회로의 위치를, 검출 동작마다 1개의 주사 선분씩 인접하는 것으로 전환하기 때문에, 검출 동작에 있어서의 검출 대상을, 검출 동작마다 2개 이상 이격된 것으로 전환하는 구성과 비교하여, 화질의 열화가 세밀하게 억제된다.
본 개시에 있어서의 표시 장치의 다른 형태에서는, 상기 제어부는, 상기 검출 대상을 상기 검출 동작마다 복수개 이격한 것으로 전환하도록 구성되어 있다.
상기 구성에 의하면, 검출 대상을 검출 동작마다 1개씩 인접하는 것으로 전환하는 구성과 비교하여, 트랜지스터의 특성이 검출되는 화소 회로의 위치는, 단위 시간당 분산된다. 그러므로, 트랜지스터의 특성 변동이 넓은 범위에 점재하는 경우에는, 검출 대상을 검출 동작마다 1개씩 인접하는 것으로 전환하는 구성과 비교하여, 화질의 열화를 효과적으로 억제할 수 있다.
본 개시에 있어서의 표시 장치의 다른 형태에서는, 상기 제어부는, 상기 복수의 주사선을, 서로 인접하는 복수의 주사선을 포함하는 복수의 주사선군으로 구획하고, 상기 검출 결과에 관한 데이터를 상기 검출 대상이 포함되는 상기 주사선군에 대응지어서 기억하고, 상기 검출 대상을 상기 검출 동작마다 상기 주사선군씩 전환하고, 상기 주사선군에 대응지어진 상기 데이터를 사용해서 상기 주사선군에 접속된 상기 화소 회로에의 상기 계조 표시 전압을 보정하도록 구성되어 있다.
상기 구성에 의하면, 트랜지스터의 특성 검출 결과에 관한 데이터가, 주사선군마다 기억된다. 그로 인해, 트랜지스터의 특성 검출 결과에 관한 데이터가, 주사선마다 기억되는 구성과 비교하여, 기억부에 필요해지는 기억 용량이 작아지고, 또한 그 데이터가 갱신되는 주기도 짧아진다.
본 개시의 표시 장치에 있어서의 다른 형태에서는, 상기 선택 드라이버는, 상기 계조 표시 동작 및 상기 비계조 표시 동작의 각각에 있어서, 상기 선택 대상의 후보를 표시 주기로 순서대로 절환함과 함께, 상기 검출 동작에 있어서, 상기 검출 대상의 후보를 검출 주기로 순서대로 전환하도록 구성되고, 상기 제어부는, 상기 표시 주기보다도 상기 검출 주기를 짧게 하도록 구성되어 있다.
상기 구성에 의하면, 1개의 주사선이 대상으로서 선택될 때, 대상 후보의 전환이 복수의 주사선 중에서 순서대로 진행된다. 이때, 검출 동작에 있어서의 전환의 주기는, 다른 동작에 있어서의 전환의 주기보다도 짧기 때문에, 특정한 대상이 선택될 때까지 필요해지는 시간은, 다른 동작과 비교해서 짧아진다. 결과로서, 1회의 검출 동작에 필요해지는 시간이 짧아지기 때문에, 검출 동작에 필요해지는 시간에 따라 비표시 상태가 필요 이상으로 길어지는 것이 더욱 억제된다.
본 개시의 표시 장치 및 표시 방법에 의하면, 발광 소자에 구동 전류를 공급하는 화소 회로에서의 소자 특성의 변화에 의해 화질이 변화되는 것이 억제된다.
도 1은 제1 실시 형태에 있어서의 표시 장치의 전체 구성을 도시하는 블록도.
도 2는 도 1의 표시 장치의 제어부 구성을 기능적으로 도시하는 블록도.
도 3은 도 1의 표시 장치의 화소 회로의 구성과 데이터 드라이버의 구성을 도시하는 회로도.
도 4는 도 3의 화소 회로에 인가되는 표시용 전압과 전류 제어 트랜지스터에 있어서의 드레인 전류와의 관계를 도시하는 도면.
도 5는 도 1의 표시 장치의 임계값 검출 동작에서의 각 제어 신호의 레벨의 추이를 각 스위치의 상태와 함께 도시하는 타이밍차트.
도 6은 도 1의 표시 장치의 데이터선 전위와 완화 시간과의 관계를 도시하는 도면.
도 7은 도 1의 표시 장치의 표시 동작 기간에서의 각 제어 신호의 레벨의 추이를 각 스위치의 상태와 함께 도시하는 타이밍차트.
도 8은 도 1의 표시 장치의 제1 프레임에서 행하여지는 각종 동작의 타이밍을 1행째의 화소부터 540행째의 화소의 각각에 대해서 모식적으로 도시하는 도면.
도 9는 도 1의 표시 장치의 제2 프레임에서 행하여지는 각종 동작의 타이밍을 1행째의 화소부터 540행째의 화소의 각각에 대해서 모식적으로 도시하는 도면.
도 10은 도 1의 표시 장치의 제540 프레임에서 행하여지는 각종 동작의 타이밍을 1행째의 화소부터 540행째의 화소의 각각에 대해서 모식적으로 도시하는 도면.
도 11은 도 1의 표시 장치의 1개의 프레임이 표시되는 기간에서의 각종 제어 신호의 레벨의 추이를 주사선 및 전원선마다 도시하는 타이밍차트.
도 12는 제2 실시 형태에 있어서의 프레임마다의 임계값 검출 동작에서의 검출 대상행의 번호의 추이를 모식적으로 도시하는 도면.
도 13은 제2 실시 형태에 있어서의 프레임마다의 임계값 검출 동작에서의 검출 대상행의 번호의 추이를 모식적으로 도시하는 도면.
도 14는 제2 실시 형태에 있어서의 프레임마다의 임계값 검출 동작에서의 검출 대상행의 번호의 추이를 모식적으로 도시하는 도면.
(제1 실시 형태)
도 1 내지 도 11을 참조하여 제1 실시 형태에 있어서의 표시 장치에 대해서 설명한다.
본 실시 형태의 표시 장치는, 액티브 매트릭스 구동 방식을 사용하고, 발광 소자로서의 유기 EL 소자를 발광시킨다. 표시 장치에 있어서의 1개의 프레임의 표시 동작은, 표시 데이터에 기초하는 화상이 표시되는 계조 표시 동작과, 흑색의 화상이 표시되는 흑색 표시 동작을 포함한다. 이때, 흑색 표시 동작이 행하여지는 기간에서는, 특정한 주사선에 접속되는 복수의 화소의 각각에 대하여, 화소 회로에 포함되는 전류 제어 트랜지스터의 임계값 전압에 관한 전압이 검출되고, 표시 데이터에 기초해서 인가되는 화소 회로에의 표시용 전압은, 임계값 전압에 관한 검출 결과를 사용해서 보정된다. 즉, 1개의 프레임이 표시되는 기간에는, 계조 표시 동작과 흑색 표시 동작이 교대로 반복되는 표시 동작과, 임계값 전압에 관한 전압을 검출하는 임계값 검출 동작이 포함된다. 또한, 흑색 표시 동작이 비계조 표시 동작이며, 임계값 검출 동작이 검출 동작이다. 이하에서는, 이들 표시 동작과 임계값 검출 동작을 중심으로 설명한다.
[표시 장치의 구성]
도 1을 참조하여, 표시 장치의 전체 구성에 대해서 설명한다.
도 1에 도시되는 바와 같이, 표시 패널(10)에는, 복수의 화소 Px가 m행×n열의 매트릭스 형상으로 배치되어 있다. m은 1 이상의 정수이며, 또한 n도 1 이상의 정수이다. 복수의 화소 Px의 각각에는, 1개의 유기 EL 소자와 그 유기 EL 소자에 구동 전류를 공급하는 1개의 화소 회로가 배치되어 있다.
복수의 화소 Px의 각각은, 행방향을 따라 연장되는 m개의 주사선 Ls 1개와, 열방향을 따라 연장되는 n개의 데이터선 Ld 1개를 평면에서 보았을 때 교점 부근에 배치되어 있다. 행방향을 따라 배열되는 n개의 화소 Px는, 공통되는 1개의 주사선 Ls와, 공통되는 1개의 전원선 La에 접속되어 있다. 열방향을 따라 배열되는 m개의 화소 Px는, 공통되는 1개의 데이터선 Ld에 접속되어 있다.
m개의 주사선 Ls의 각각은 선택 드라이버 회로(20)에 접속되고, m개의 전원선 La의 각각은 전원 드라이버(30)에 접속되고, n개의 데이터선 Ld의 각각은 데이터 드라이버 회로(40)에 접속되어 있다. 선택 드라이버 회로(20), 전원 드라이버(30) 및 데이터 드라이버 회로(40)의 각각은, 제어부(50)에 의해 구동된다. 제어부(50)는, 중앙 처리 장치나 기억부를 갖는 마이크로 컴퓨터를 중심으로 구성되고, 제어부(50)에 입력되는 화상 데이터를 사용해서 표시 데이터를 생성한다.
선택 드라이버 회로(20)는, 예를 들어 시프트 레지스터나 버퍼 등으로 구성된다. 선택 드라이버 회로(20)는, 제어부(50)로부터의 제어 신호에 따라, 하이 레벨의 선택 전압 VgH와 로우 레벨의 비선택 전압 VgL 중 어느 하나를 주사선 Ls마다 인가한다. 선택 드라이버 회로(20)는, 선택 전압 VgH가 인가되는 주사선 Ls를 선택 대상으로서 설정하고, 선택 대상의 후보를 1행째의 주사선 Ls부터 최종행인 m행째의 주사선 Ls까지 순서대로 전환한다.
전원 드라이버(30)는, 예를 들어 시프트 레지스터나 버퍼 등을 포함한다. 전원 드라이버(30)는, 제어부(50)로부터의 제어 신호에 따라, 하이 레벨의 구동 전압 ELVDD와 로우 레벨의 기입 전압 WDVSS 중 어느 하나를 각 전원선 La에 인가한다. 전원 드라이버(30)는, 구동 전압 ELVDD의 인가의 대상행을 1행째의 전원선 La부터 최종행인 m행째의 전원선 La까지 주사선 Ls의 선택에 맞춰서 전환한다.
데이터 드라이버 회로(40)는, 계조 표시 동작에 있어서, 제어부(50)로부터 입력되는 제어 신호에 따라, 계조 표시용의 표시 데이터에 기초하는 표시용 전압 Vd를 계조 표시 전압으로서 데이터선 Ld마다 생성한다. 데이터 드라이버 회로(40)는, 제어부(50)로부터 입력되는 제어 신호에 따라, n개의 데이터선 Ld에 대하여 일제히 대응하는 계조 표시용의 표시용 전압 Vd를 인가한다.
데이터 드라이버 회로(40)는, 흑색 표시 동작에 있어서, 제어부(50)로부터 입력되는 제어 신호에 따라, 흑색 표시용의 표시 데이터에 기초하는 표시용 전압 Vd를 비계조 표시 전압으로서 데이터선 Ld마다 생성한다. 데이터 드라이버 회로(40)는, 제어부(50)로부터 입력되는 제어 신호에 따라, n개의 데이터선 Ld에 대하여 일제히 대응하는 흑색 표시용의 표시용 전압 Vd를 인가한다.
데이터 드라이버 회로(40)는, 임계값 검출 동작에 있어서, 제어부(50)로부터 입력되는 제어 신호에 따라, n개의 데이터선 Ld에 대하여 공통되는 검출용 전압 Vm을 일제히 인가한다. 데이터 드라이버 회로(40)는, 제어부(50)로부터 입력되는 제어 신호에 따라, n개의 데이터선 Ld의 각각의 전압의 검출 결과를 1개째의 데이터선 Ld부터 순서대로 제어부(50)에 출력한다.
[제어부(50)의 구성]
도 2를 참조하여 제어부(50)의 구성에 대해서 설명한다.
도 2에 도시되는 바와 같이, 조정부(51)는, 조정부(51)에 입력되는 화상 데이터를 화소 Px마다의 계조 데이터로서 취급한다. 조정부(51)는, 화소 Px마다의 계조 데이터에 각종 조정을 행하기 위한 룩업 테이블과, 조정부(51)에 입력되는 화상 데이터를 사용하고, 화소 Px마다의 계조 데이터에 대하여 감마 보정, 휘도 조정 및 색도 조정 등의 각종 조정을 행한다.
데이터 기억부(52)는, 복수(m행×n열)의 화소 Px의 각각에 대응지어진 m행×n열의 기억 영역을 구비하고 있다. 데이터 기억부(52)는, 화소 Px마다의 임계값 전압 Vth에 관한 데이터인 검출 데이터 Dout를 데이터 드라이버 회로(40)로부터 입력한다. 데이터 기억부(52)는, 데이터 기억부(52)에 입력된 화소 Px마다의 검출 데이터 Dout를, 그 화소 Px가 대응지어진 기억 영역에 기억한다. 데이터 기억부(52)는, 화소 Px마다의 검출 데이터 Dout가 입력될 때마다, 그 화소 Px에 대응지어진 검출 데이터 Dout를 갱신한다.
보정부(53)는, 데이터 기억부(52)에 기억된 화소 Px마다의 검출 데이터 Dout와, 조정부(51)로부터 입력되는 화소 Px마다의 계조 데이터를 읽어들인다. 보정부(53)는, 화소 Px마다의 계조 데이터에 대하여 화소 Px마다의 검출 데이터 Dout에 기초하는 가감 연산을 실시해서 화소 Px마다의 표시 데이터 Din으로서 출력한다.
클럭 생성부(54)는, 데이터 시프트 클럭 신호 Clkd, 표시용 시프트 클럭 신호 Clks 및, 검출용 시프트 클럭 신호 Clkr을 생성한다. 클럭 생성부(54)는, 데이터 시프트 클럭 신호 Clkd를 데이터 드라이버 회로(40)에 출력하고, 표시용 시프트 클럭 신호 Clks와 검출용 시프트 클럭 신호 Clkr을 서로 상이한 타이밍에서 선택 드라이버 회로(20)에 출력한다.
데이터 시프트 클럭 신호 Clkd는, 화소 Px마다의 표시 데이터 Din이 보정부(53)로부터 데이터 드라이버 회로(40)에 입력되는 타이밍을 정한다. 데이터 드라이버 회로(40)는, 데이터 시프트 클럭 신호 Clkd가 상승될 때마다, 1열째의 화소 Px에 대응하는 표시 데이터 Din, 2열째의 화소에 대응하는 표시 데이터 Din, …, n열째의 화소 Px에 대응하는 표시 데이터 Din의 순서대로, 화소 Px마다의 표시 데이터 Din을 입력한다. 데이터 드라이버 회로(40)는, 데이터 시프트 클럭 신호 Clkd의 클럭 주기로, 화소 Px마다의 표시 데이터 Din을 그 화소 Px가 접속된 데이터선 Ld에 대응짓는다.
표시용 시프트 클럭 신호 Clks는, 계조 표시 동작에 있어서, 선택 대상의 후보가 전환되는 주기를 정한다. 또한, 표시용 시프트 클럭 신호 Clks는, 흑색 표시 동작에 있어서, 이것도 또한 선택 대상의 후보가 전환되는 주기를 정한다. 선택 드라이버 회로(20)는, 표시용 시프트 클럭 신호 Clks가 상승될 때마다, 1행째의 주사선 Ls, 2행째의 주사선 Ls, …, m행째의 주사선 Ls의 순서대로, 주사선 Ls를 1개씩 선택한다. 표시용 시프트 클럭 신호 Clks의 클럭 주기인 표시용 클럭 주기는, 데이터 시프트 클럭 신호 Clkd의 클럭 주기보다도 충분히 길다. 예를 들어, 표시용 클럭 주기는, 데이터 시프트 클럭 신호 Clkd의 클럭 주기의 n배이다.
검출용 시프트 클럭 신호 Clkr은, 임계값 검출 동작에 있어서, 선택 대상(검출 대상)의 후보가 전환되는 주기를 정한다. 선택 드라이버 회로(20)는, 검출용 시프트 클럭 신호 Clkr이 상승될 때마다, 1행째의 주사선 Ls, 2행째의 주사선 Ls, …, m행째의 주사선 Ls의 순서대로, 선택 전압 VgH가 인가되는 후보를 1개씩 전환한다. 검출용 시프트 클럭 신호 Clkm의 클럭 주기인 검출용 클럭 주기는, 표시용 주기보다도 충분히 짧다.
예를 들어, 검출용 클럭 주기는, 데이터 시프트 클럭 신호 Clkd의 클럭 주기와 동일하다. 그리고, 선택 드라이버 회로(20)는, 계조 표시 동작에서는, 선택 전압 VgH가 인가되는 후보를 표시용 클럭 주기로 주사하고, 흑색 표시 동작에서도, 선택 전압 VgH가 인가되는 후보를 표시용 클럭 주기로 주사한다. 한편, 임계값 검출 동작에서는, 표시용 클럭 주기보다도 짧은 검출용 클럭 주기로, 선택 전압 VgH가 인가되는 후보를 주사한다.
검출용 시프트 클럭 신호 Clkr은, 검출용 클럭 주기로 반복되는 하이 레벨 및 로우 레벨의 부분과, 로우 레벨이 임계값 검출 기간만큼 유지되는 시프트 대기 부분을 포함한다. 시프트 대기 부분이 출력되는 타이밍은, 검출용 시프트 클럭 신호 Clkr이 출력되는 기회마다, 즉, 임계값 검출 동작이 행하여질 때마다 시프트된다.
예를 들어, 금회의 임계값 검출 동작에서는, 검출용 시프트 클럭 신호 Clkr에서, 하이 레벨과 로우 레벨이 클럭 주기로 q회 반복되고(1≤q≤m), 그 후에, 시프트 대기 부분이 출력된다. 한편, 다음번의 임계값 검출 동작에서는, 검출용 시프트 클럭 신호 Clkr에서, 하이 레벨과 로우 레벨이 q+1회 반복되고(1≤q≤m), 그 후에, 시프트 대기 부분이 출력된다. 이에 의해, 금회의 임계값 검출 동작에서는, 1개째의 주사선 Ls부터 q개째의 주사선 Ls까지가, 선택 대상의 후보로서 검출용 클럭 주기로 순서대로 전환된다. 그리고, 임계값 검출 기간이 경과한 후에, 다시, q+1개째의 주사선 Ls부터 m개째의 주사선 Ls까지가, 선택 대상의 후보로서 검출용 클럭 주기로 순서대로 전환된다. 또한, 다음번의 임계값 검출 동작에서는, 1개째의 주사선 Ls부터 q+1개째의 주사선 Ls까지가, 선택 대상의 후보로서 검출용 클럭 주기로 전환된다. 그리고, 임계값 검출 기간이 경과한 후에, 다시, q+2개째의 주사선 Ls부터 m개째의 주사선 Ls까지가, 선택 대상의 후보로서 검출용 클럭 주기로 주사된다.
펄스 생성부(55)는, 스타트 펄스 신호 SP1, 래치 펄스 신호 LP, 스타트 펄스 신호 SP2 및, 마스크 펄스 신호 MP를 생성한다. 펄스 생성부(55)는, 스타트 펄스 신호 SP1 및 래치 펄스 신호 LP를 데이터 드라이버 회로(40)에 출력한다. 또한, 펄스 생성부(55)는, 선택 드라이버 회로(20) 및 클럭 생성부(54)에 대하여 스타트 펄스 신호 SP2를 출력하고, 선택 드라이버 회로(20) 및 클럭 생성부(54)에 대하여 마스크 펄스 신호 MP를 출력한다.
스타트 펄스 신호 SP1은, 1행분의 표시 데이터 Din이 보정부(53)로부터 데이터 드라이버 회로(40)에 입력되는 타이밍을 제어하는 제어 신호이다. 데이터 드라이버 회로(40)는, 스타트 펄스 신호 SP1이 입력될 때마다, 1열째의 화소 Px에 대응하는 표시 데이터 Din부터 n열째의 화소 Px에 대응하는 표시 데이터 Din까지를 포함하는, 1행분의 화소 Px마다의 표시 데이터 Din을 입력한다.
래치 펄스 신호 LP는, 1행분의 표시 데이터 Din이 데이터 드라이버 회로(40)에 유지되는 타이밍을 제어하는 제어 신호이다. 데이터 드라이버 회로(40)는, 래치 펄스 신호 LP가 입력될 때마다, 1열째의 화소 Px에 대응하는 표시 데이터 Din부터 n열째의 화소 Px에 대응하는 표시 데이터 Din까지를 포함하는, 1행분의 표시 데이터 Din을 유지한다.
스타트 펄스 신호 SP2는, 선택 대상 후보의 전환을 개시하는 타이밍을 제어하는 제어 신호이다. 선택 드라이버 회로(20)는, 스타트 펄스 신호 SP2가 입력될 때마다, 선택 대상의 후보로서, 1행째의 주사선 Ls부터 m행째의 주사선 Ls까지를 순서대로 전환한다.
스타트 펄스 신호 SP2는, 선택 대상 후보의 전환에 사용되는 시프트 클럭 신호를, 표시용 클럭 주기와 검출용 클럭 주기 사이에서 전환되는 타이밍을 제어하는 제어 신호이다. 클럭 생성부(54)는, 스타트 펄스 신호 SP2를 전환 대상 횟수만큼 입력할 때마다, 선택 대상 후보의 전환에 사용되는 시프트 클럭 신호를 표시용 클럭 주기로부터 검출용 클럭 주기로 전환한다.
본 실시 형태에서는, 전환 대상 횟수가 3회로 설정되고, 클럭 생성부(54)는, 스타트 펄스 신호 SP2가 3회 입력될 때마다, 시프트 클럭 신호를 표시용 클럭 주기로부터 검출용 클럭 주기로 변경한다. 이에 의해, 계조 표시 동작에서는, m개의 주사선 Ls가 선택 대상의 후보로서 표시용 클럭 주기로 순서대로 전환된다. 흑색 표시 동작에서는, 먼저, m개의 주사선 Ls가 선택 대상의 후보로서 표시용 클럭 주기로 순서대로 전환되고, 그 후에, 임계값 검출 동작에서는, m개의 주사선 Ls가 선택 대상의 후보로서 검출용 클럭 주기로 순서대로 전환된다.
마스크 펄스 신호 MP는, 선택 드라이버 회로(20)에서 생성되는 시프트 신호의 출력을 제어하는 제어 신호이다. 마스크 펄스 신호 MP가 하이 레벨일 때, 선택 드라이버 회로(20)에서는, 선택 드라이버 회로(20)에서 생성되는 시프트 신호에 기초하여, 주사선 Ls 중 어느 하나에 선택 전압 VgH가 인가된다. 한편, 마스크 펄스 신호 MP가 로우 레벨일 때, 선택 드라이버 회로(20)에서는, 선택 드라이버 회로(20)에서 생성되는 시프트 신호에 관계없이, 모든 주사선 Ls에 비선택 전압 VgL이 인가된다.
마스크 펄스 신호 MP는, 통상은 하이 레벨로 설정되고, 스타트 펄스 신호 SP2가 전환 대상 횟수만큼 출력될 때마다, 하이 레벨부터 로우 레벨로 전환되고, 또한 하이 레벨이 임계값 검출 기간만큼 유지되는 마스크 해제 부분을 포함한다. 마스크 해제 부분이 출력되는 타이밍은, 상기 시프트 대기 부분의 출력과 동기되고, 임계값 검출 동작이 행하여질 때마다 시프트한다.
예를 들어, 금회의 임계값 검출 동작에서는, 검출용 시프트 클럭 신호 Clkr에서 하이 레벨과 로우 레벨이 q회 반복되고(1≤q≤m), 그 후에 마스크 해제 부분이 출력된다. 한편, 다음번의 임계값 검출 동작에서는, 검출용 시프트 클럭 신호 Clkr에서 하이 레벨과 로우 레벨이 q+1회 반복되고(1≤q≤m), 그 후에 마스크 해제 부분이 출력된다. 이에 의해, 금회의 임계값 검출 동작에서는, 먼저, 1개째의 주사선 Ls부터 q개째의 주사선 Ls까지가, 선택 대상의 후보로서, 검출용 클럭 주기로 순서대로 전환된다. 그리고, 이 기간에서는, 주사선 Ls에 대한 선택 전압 VgH의 인가가 금지된다. 이어서, 선택 대상 후보의 전환이 정지되는 임계값 검출 기간에서, 그때의 후보인 q행째의 주사선 Ls에 대하여, 선택 전압 VgH가 인가된다. 한편, 다음번의 임계값 검출 동작에서는, 먼저, 1개째의 주사선 Ls부터 q+1개째의 주사선 Ls까지가, 선택 대상의 후보로서, 검출용 클럭 주기로 주사된다. 그리고, 이 기간에서는, 주사선 Ls에 대한 선택 전압 VgH의 인가가 금지된다. 이어서, 선택 대상 후보의 전환이 정지되는 임계값 검출 기간에, 그때의 후보인 q+1행째의 주사선 Ls에 대하여, 선택 전압 VgH가 인가된다.
[선택 드라이버 회로(20)의 구성]
도 2를 참조하여 선택 드라이버 회로(20)의 구성에 대해서 설명한다.
도 2에 도시되는 바와 같이, 시프트 레지스터 회로(21)는, 제어부(50)로부터, 스타트 펄스 신호 SP2, 표시용 시프트 클럭 신호 Clks 및 검출용 시프트 클럭 신호 Clkr을 입력한다. 시프트 레지스터 회로(21)는, 스타트 펄스 신호 SP2를 입력할 때마다, 1개의 선택 대상 비트가 포함되는 m비트의 패러렐 신호를 시프트 신호로서 생성한다. 시프트 레지스터 회로(21)는, 표시용 시프트 클럭 신호 Clks를 입력할 때마다, 시프트 신호에 있어서의 1개의 선택 대상 비트를 1행째부터 m행째까지 1행씩 순서대로 시프트시킨다. 시프트 레지스터 회로(21)는, 검출용 시프트 클럭 신호 Clkr을 입력할 때마다, 이것도 또한, 시프트 신호에 있어서의 1개의 선택 대상 비트를 1행째부터 m행째까지 1행씩 순서대로 시프트시킨다.
시프트 레지스터 회로(21)는, 시프트 레지스터 회로(21)에 입력되는 마스크 펄스 신호 MP가 하이 레벨일 때, 시프트 레지스터 회로(21)에서 생성되는 시프트 신호를 출력한다. 한편, 시프트 레지스터 회로(21)는, 시프트 레지스터 회로(21)에 입력되는 마스크 펄스 신호 MP가 로우 레벨일 때, 시프트 레지스터 회로(21)에서 생성된 시프트 신호에 관계없이, 선택 대상 비트가 포함되지 않는 시프트 신호를 출력한다. 그리고, 시프트 클럭 신호가 표시용 시프트 클럭 신호 Clks일 때, 시프트 레지스터 회로(21)는, 하이 레벨의 마스크 펄스 신호 MP의 입력에 기초하여, 선택 대상 비트가 포함되는 시프트 신호를 출력한다. 한편, 시프트 클럭 신호가 검출용 시프트 클럭 신호 Clkr일 때, 시프트 레지스터 회로(21)는, 임계값 검출 기간 이외에 있어서, 로우 레벨의 마스크 펄스 신호 MP의 입력에 기초하여, 선택 대상 비트가 포함되지 않는 시프트 신호를 출력한다. 이러한 시프트 신호의 출력의 제어는, 예를 들어 시프트 레지스터 회로(21)의 출력단에 시프트 신호의 각 비트에 대응하는 m개의 논리곱 회로가 구비되고, m개의 논리곱 회로의 각각에 마스크 펄스 신호 MP가 입력됨으로써 실현된다.
레벨 시프터 회로(22)는, 저내압 회로로부터 고내압 회로에의 전압 조정 회로이며, 시프트 레지스터 회로(21)로부터 시프트 신호를 입력해서 시프트 신호의 전압을 버퍼 회로(23)의 구동 레벨로 조정한다. 버퍼 회로(23)는, 전압이 조정된 시프트 신호를 레벨 시프터 회로(22)로부터 입력해서 시프트 신호의 전압을 화소의 구동 레벨로 조정한다.
[데이터 드라이버 회로(40)의 구성]
도 3을 참조하여, 데이터 드라이버 회로(40)의 구성에 대해서 설명한다.
도 3에 도시되는 바와 같이, 시프트 레지스터 회로(41), 데이터 레지스터 회로(42) 및 데이터 래치 회로(43)는, 저내압 회로로서 구성되고, 이들 회로에는, 로직 전원(60)으로부터, 하이 레벨의 로직 전원 전압 LVDD 및 로우 레벨의 로직 기준 전압 LVSS가 인가된다. DAC/ADC 회로(44) 및 버퍼 회로(45)는, 고내압 회로로서 구성되고, 이들 회로에는, 아날로그 전원(70)으로부터, 하이 레벨의 아날로그 전원 전압 DVSS 및 로우 레벨의 아날로그 기준 전압 VEE가 인가된다. 아날로그 전원 전압 DVSS는, 기입 전압 WDVSS 및 기준 전압 ELVSS와 등전위로 설정된다.
시프트 레지스터 회로(41)는, 제어부(50)로부터 스타트 펄스 신호 SP1과 데이터 시프트 클럭 신호 Clkd를 입력한다. 시프트 레지스터 회로(41)는, 스타트 펄스 신호 SP1을 입력할 때마다, 1개의 선택 대상 비트가 포함되는 n비트의 패러렐 신호로서 시프트 신호를 출력한다. 시프트 레지스터 회로(41)는, 데이터 시프트 클럭 신호 Clkd를 입력할 때마다, 시프트 신호에 있어서의 1개의 선택 대상 비트를 순서대로 시프트시켜서 출력한다.
데이터 레지스터 회로(42)는, 시프트 신호의 각 비트에 대응지어진 n개의 레지스터를 구비하고, 1개의 레지스터는, 예를 들어 8비트의 계조 데이터를 제어부(50)로부터 입력한다. 데이터 레지스터 회로(42)는, 1개의 선택 대상 비트에 의해 선택되는 1개의 레지스터에 계조 데이터를 입력한다. 데이터 레지스터 회로(42)에서는, 1개의 선택 대상 비트의 시프트에 의해 모든 레지스터가 선택되어, 1행분의 표시 데이터 Din이 제어부(50)로부터 도입된다.
데이터 래치 회로(43)는, 데이터 레지스터 회로(42)의 각 레지스터에 대응지어진 n개의 데이터 래치(43a)를 구비하고, n개의 데이터 래치(43a)의 각각에 대하여 공통되는 래치 펄스 신호 LP를 제어부(50)로부터 입력한다.
n개의 데이터 래치(43a)의 각각의 입력단은, 계조 표시 동작 및 흑색 표시 동작에 있어서, 데이터 레지스터 회로(42)에 있어서의 대응하는 레지스터에 접속된다. n개의 데이터 래치(43a)의 각각은, 대응하는 레지스터에 기억된 계조 데이터를 유지하고, 그 유지를 래치 펄스 신호 LP에 동기시킨다. n개의 데이터 래치(43a)의 각각은, 그 데이터 래치(43a)에 유지되는 계조 데이터를 DAC/ADC 회로(44)에 출력한다. 이에 의해, 데이터 래치 회로(43)는, 데이터 레지스터 회로(42)에 도입된 1행분의 표시 데이터 Din을 래치 펄스 신호 LP의 입력마다 유지하고, 유지된 1행분의 표시 데이터 Din을 DAC/ADC 회로(44)에 출력한다.
n개의 데이터 래치(43a)의 각각의 입력단은, 임계값 검출 동작에 있어서, 표시용 DAC/ADC(44)에 있어서의 대응하는 검출용 ADC(44b)에 접속된다. n개의 데이터 래치(43a)의 각각은, 대응하는 검출용 ADC(44b)로부터 출력되는 데이터를 검출 데이터 Dout로서 유지하고, 그 유지를 래치 펄스 신호 LP에 동기시킨다.
p열째 (1≤p≤n)의 데이터 래치(43a)의 입력단은, 임계값 검출 동작에 있어서, p+1열째의 데이터 래치(43a)의 출력단에 접속된다. p열째의 데이터 래치(43a)의 각각은, p+1열째의 데이터 래치(43a)에 유지되는 데이터를 검출 데이터 Dout로서 유지하고, 그 유지를 래치 펄스 신호 LP에 동기시킨다.
1열째의 데이터 래치(43a)의 출력단은, 임계값 검출 동작에 있어서, 제어부(50)에 접속되고, 1열째의 데이터 래치(43a)에 유지되는 검출 데이터 Dout를 제어부(50)에 출력한다. 이에 의해, 1열째의 데이터 래치(43a)는, p+1열째의 데이터 래치(43a)에 유지되는 모든 데이터를 2열째의 데이터 래치(43a)로부터 순서대로 유지하고, 그 유지된 데이터를 순서대로 제어부(50)에 출력한다.
데이터 래치 회로(43)는, n개의 데이터 래치(43a)와, n개의 데이터 래치(43a)의 각각의 입력단에 접속된 n개의 입력 스위치 SW1과, n개의 데이터 래치(43a)의 각각의 출력단에 접속된 n개의 출력 스위치 SW2를 구비하고 있다. 또한, 데이터 래치 회로(43)는, 1열째의 출력 스위치 SW2와 제어부(50)에 접속된 전송 스위치 SWtrs를 구비하고 있다.
입력 스위치 SW1은, 제어부(50)로부터의 제어 신호에 기초하여 구동되고, p열째의 데이터 래치(43a)의 입력단을, 데이터 레지스터 회로(42)에 있어서의 p열째의 레지스터와, p열째의 검출용 ADC(44b)와, p+1열째의 데이터 래치(43a)의 출력단 중 어느 하나에 접속한다.
데이터 래치(43a)의 입력단과 데이터 레지스터 회로(42)가 접속될 때, 데이터 래치(43a)는, 래치 펄스 신호 LP에 동기한 타이밍에서, 데이터 레지스터 회로(42)에 기억되는 표시 데이터 Din을 유지한다.
데이터 래치(43a)의 입력단과 검출용 ADC(44b)가 접속될 때, 데이터 래치(43a)는, 래치 펄스 신호 LP에 동기한 타이밍에서, 검출용 ADC(44b)로부터 출력되는 데이터를 검출 데이터 Dout로서 유지한다.
p열째의 데이터 래치(43a)의 입력단과 p+1열째의 데이터 래치(43a)의 출력단이 접속될 때, p열째의 데이터 래치(43a)는, 래치 펄스 신호 LP에 동기한 타이밍에서, p+1열째의 데이터 래치(43a)가 유지하는 검출 데이터 Dout를 유지한다. 또한, 마직막 열인 n열째의 데이터 래치(43a)는, 로직 전원(60)에 접속되고, n열째의 데이터 래치(43a)에는 로직 기준 전압 LVSS가 인가된다.
출력 스위치 SW2는, 제어부(50)로부터의 제어 신호에 기초하여 구동되고, p+1열째의 데이터 래치(43a)의 출력단을, DAC/ADC 회로(44)의 표시용 DAC(44a)와, p열째의 데이터 래치(43a)의 입력단 중 어느 하나에 접속한다.
데이터 래치(43a)의 출력단과 DAC/ADC 회로(44)의 표시용 DAC(44a)가 접속될 때, 데이터 래치(43a)에 유지된 표시 데이터 Din은, 래치 펄스 신호 LP에 동기한 타이밍에서, 표시용 DAC(44a)에 입력된다.
p+1열째의 데이터 래치(43a)의 출력단과 p열째의 데이터 래치(43a)의 입력단이 접속될 때, p+1열째의 데이터 래치(43a)가 유지하는 검출 데이터 Dout는, 래치 펄스 신호 LP에 동기한 타이밍에서, p열째의 데이터 래치(43a)에 유지된다.
전송 스위치 SWtrs는, 제어부(50)로부터의 제어 신호에 기초하여 구동되고, 1열째의 데이터 래치(43a)와 제어부(50)와의 접속과 절단을 전환한다. 1열째의 데이터 래치(43a)와 제어부(50)가 접속될 때, 1열째의 데이터 래치(43a)에 유지된 검출 데이터 Dout는 제어부(50)에 출력된다.
DAC/ADC 회로(44)는, 리니어 전압 디지털-아날로그 변환 회로인 n개의 표시용 DAC(44a)와, 아날로그-디지털 변환 회로인 n개의 검출용 ADC(44b)를 구비하고 있다. n개의 표시용 DAC(44a)의 각각은, 그 표시용 DAC(44a)에 접속되는 데이터 래치(43a)에 유지된 표시 데이터 Din을 아날로그 신호 전압으로 변환하고, 그 표시용 DAC(44a)에 접속되는 버퍼 회로(45)에 출력한다. n개의 검출용 ADC(44b)의 각각은, 그 검출용 ADC(44b)에 접속되는 버퍼 회로(45)로부터 출력되는 아날로그 신호 전압을 예를 들어 8비트의 검출 데이터 Dout로 변환하고, 그 검출용 ADC(44b)에 접속되는 데이터 래치(43a)에 검출 데이터 Dout를 출력한다.
표시용 DAC(44a)에 있어서는, 입력되는 디지털 데이터에 대하여 출력되는 아날로그 신호 전압의 입출력 특성이 선형성을 갖고 있다. 변환되는 아날로그 신호 전압은, 아날로그 전원(70)으로부터 인가되는 아날로그 전원 전압 DVSS로부터 아날로그 기준 전압 VEE의 범위 내에서 설정된다. 또한, 검출용 ADC(44b)에 있어서도, 입력되는 아날로그 신호 전압에 대하여 출력되는 디지털 데이터의 입출력 특성이 선형성을 갖고 있다. 표시용 DAC(44a)와 검출용 ADC(44b)는, 전압 변환시의 디지털 데이터의 비트 길이가 동일한 비트 길이인 예를 들어 8비트로 설정되어 있다.
출력 스위치 SW2와 표시용 DAC(44a) 사이에는, 저내압 회로로부터 고내압 회로에의 전압 조정 회로인 레벨 시프터(46a)가 설치되어 있다. 또한, 검출용 ADC(44b)와 입력 스위치 SW1 사이에는, 고내압 회로로부터 저내압 회로에의 전압 조정 회로인 레벨 시프터(46b)가 설치되어 있다.
버퍼 회로(45)는, 데이터선 Ld에 표시용 전압 Vd를 인가하는 버퍼(45a)와, 데이터선 Ld의 전압을 도입하는 버퍼(45b)와, 데이터선 Ld와 버퍼(45a)와의 접속과 절단을 전환하는 표시용 스위치 SWd를 데이터선 Ld마다 구비하고 있다. 또한, 버퍼 회로(45)는, 데이터선 Ld와 버퍼(45b)와의 접속과 절단을 전환하는 검출용 스위치 SWm과, 데이터선 Ld와 아날로그 전원(70)과의 접속과 절단을 전환하는 검출용 전압 스위치 SWs를 데이터선 Ld마다 구비하고 있다.
버퍼(45a)는, 표시용 DAC(44a)로부터 입력된 아날로그 신호 전압을 화소 회로의 구동 레벨로 증폭해서 표시용 전압 Vd를 생성한다. 표시용 스위치 SWd는, 제어부(50)로부터의 제어 신호에 기초하여 구동되고, 버퍼(45a)와 데이터선 Ld를 접속해서 버퍼(45a)로부터 데이터선 Ld에 표시용 전압 Vd를 인가한다.
버퍼(45b)는, 데이터선 Ld의 전압을 도입하고, 도입된 전압을 검출용 ADC(44b)의 구동 레벨로 증폭해서 검출용 ADC(44b)에 출력한다. 검출용 스위치 SWm은, 제어부(50)로부터의 제어 신호에 기초하여 구동되고, 버퍼(45b)와 데이터선 Ld를 접속해서 데이터선 Ld의 전압을 버퍼(45b)에 도입한다.
검출용 전압 스위치 SWs는, 아날로그 전원(70)으로부터 데이터선 Ld에의 검출용 전압 Vm의 인가를 제어한다.
[화소 회로 PCC의 구성]
도 3을 참조하여, 화소 회로 PCC의 구성에 대해서 설명한다.
도 3에 도시되는 바와 같이, 화소 Px는, 유기 EL 소자 OEL과, 유기 EL 소자 OEL을 발광시키는 화소 회로 PCC를 구비하고 있다. 화소 회로 PCC는, 박막 트랜지스터인 3개의 트랜지스터 Tr1 내지 Tr3과 유지 용량 Cs를 구비하고 있다. 트랜지스터 Tr1 내지 Tr3은, 아몰퍼스 박막 트랜지스터이어도 되고, 폴리실리콘 박막 트랜지스터이어도 된다. 본 실시 형태에서는, 트랜지스터 Tr1 내지 Tr3은, n채널형 아몰퍼스 박막 트랜지스터이다.
샘플링 트랜지스터 Tr1에서는, 소스 단자가 데이터선 Ld에 접속되고, 드레인 단자가 유기 EL 소자 OEL의 애노드에 접속되고, 게이트 단자가 주사선 Ls에 접속되어 있다. 샘플링 트랜지스터 Tr1은, 주사선 Ls에 하이 레벨의 선택 전압 VgH가 인가될 때 도통 상태가 되고, 주사선 Ls에 로우 레벨의 비선택 전압 VgL이 인가될 때 비도통 상태가 된다.
스위칭 트랜지스터 Tr2에서는, 소스 단자가 전류 제어 트랜지스터 Tr3의 게이트 단자에 접속되고, 드레인 단자가 전원선 La에 접속되고, 게이트 단자가 샘플링 트랜지스터 Tr1의 게이트 단자에 접속되어 있다. 스위칭 트랜지스터 Tr2는, 주사선 Ls에 하이 레벨의 선택 전압 VgH가 인가될 때 도통 상태가 되고, 주사선 Ls에 로우 레벨의 비선택 전압 VgL이 인가될 때 비도통 상태가 된다.
전류 제어 트랜지스터 Tr3에서는, 소스 단자가 유기 EL 소자 OEL의 애노드에 접속되고, 드레인 단자가 스위칭 트랜지스터 Tr2의 드레인 단자에 접속되고, 게이트 단자가 스위칭 트랜지스터 Tr2의 소스 단자에 접속되어 있다. 본 실시 형태에서는, 전류 제어 트랜지스터 Tr3에 있어서의 드레인 전류의 임계값 전압 Vth가, 임계값 검출 동작에 있어서의 검출 대상이 된다.
유지 용량 Cs는, 전류 제어 트랜지스터 Tr3의 게이트 단자와 소스 단자 사이에 접속되어 있다. 유지 용량 Cs는, 전류 제어 트랜지스터 Tr3의 게이트 단자와 소스 단자 사이에 형성되는 기생 용량이어도 되고, 기생 용량 외에 다른 용량 소자가 병렬로 접속되어도 된다.
유기 EL 소자 OEL의 캐소드 단자에는, 기준 전압 ELVSS가 인가되고, 기준 전압 ELVSS는, 아날로그 기준 전압 VEE보다도 고전위인 예를 들어 접지 전위이다. 또한, 화소 Px에서는, 유기 EL 소자 OEL에 화소 용량 Ce가 포함되고, 데이터선 Ld에 기생 용량 Cp가 포함되어 있다.
표시 동작에 있어서, q행째의 전원선 La에 기입 전압 WDVSS가 인가되고, q행째의 주사선 Ls에 하이 레벨의 선택 신호(선택 전압 VgH)가 공급될 때, q행째의 샘플링 트랜지스터 Tr1과 q행째의 스위칭 트랜지스터 Tr2가 도통 상태가 된다. q행째의 샘플링 트랜지스터 Tr1과 q행째의 스위칭 트랜지스터 Tr2가 도통 상태일 때, q행째의 전류 제어 트랜지스터 Tr3은 포화 영역에서 구동된다. 이 상태에서 n개의 데이터선 Ld의 각각에 표시용 전압 Vd가 인가되면, 기입 전압 WDVSS와 표시용 전압 Vd와의 차에 따라, q행째의 전류 제어 트랜지스터 Tr3의 각각의 게이트-소스간 전압 Vgs는, 기입 전압으로서 유지 용량 Cs에 유지된다.
q행째의 유지 용량 Cs에 기입 전압이 유지된 후에, q행째의 주사선 Ls에 비선택 전압 VgL이 인가될 때, q행째의 샘플링 트랜지스터 Tr1과 q행째의 스위칭 트랜지스터 Tr2가 비도통 상태가 된다. q행째의 샘플링 트랜지스터 Tr1과 q행째의 스위칭 트랜지스터 Tr2가 비도통 상태일 때, q행째의 전원선 La에 구동 전압 ELVDD가 인가되면, q행째의 전류 제어 트랜지스터 Tr3은, 그 게이트-소스간 전압 Vgs에 기초하여, 드레인 전류를 유기 EL 소자 OEL에 흘린다. 이때, q행째의 전류 제어 트랜지스터 Tr3에 있어서의 드레인 전류는, 그 포화 영역에 있어서, 게이트-소스간 전압 Vgs와, 전류 제어 트랜지스터 Tr3에 있어서의 임계값 전압 Vth와의 차에 따라서 변한다. 즉, 유지 용량 Cs에 유지된 기입 전압과, 전류 제어 트랜지스터 Tr3에 있어서의 임계값 전압 Vth와의 차에 따른 드레인 전류가, 유기 EL 소자 OEL에 흐른다.
그리고, 계조 표시용의 표시 데이터에 기초하는 표시용 전압 Vd가 데이터선 Ld에 인가된 경우에는, 그 표시용 전압 Vd에 상당하는 드레인 전류가 유기 EL 소자 OEL에 흘러서, 유기 EL 소자 OEL이 계조 표시 상태가 된다. 또한, 흑색 표시용의 표시 데이터에 기초하는 표시용 전압 Vd가 데이터선 Ld에 인가된 경우에는, 드레인 전류의 흐름이 유기 EL 소자 OEL에 의해 억제되고, 유기 EL 소자 OEL이 비계조 표시 상태, 즉, 흑색 표시 상태가 된다. 또한, 전류 제어 트랜지스터 Tr3의 임계값 전압 Vth란, 전류 제어 트랜지스터 Tr3의 드레인 전류가 흐르기 시작할 때의 전류 제어 트랜지스터 Tr3에 있어서의 게이트-소스간 전압 Vgs를 나타낸다.
[표시 장치의 작용]
도 4 내지 도 7을 참조하여, 임계값 검출 동작과 표시 동작에 대해서 설명한다. 먼저, 도 4를 참조하여, 전류 제어 트랜지스터 Tr3의 드레인 전류에 대한 표시용 전압 Vd의 의존성에 대해서 설명한다. 또한, 도 4에서는, 전류 제어 트랜지스터 Tr3의 임계값 전압 Vth가 서로 상이한 2개의 경우를 예시한다.
도 4에서 실선으로 나타내지는 곡선 L1은, 전류 제어 트랜지스터 Tr3의 드레인 전류 Id에 대한 표시용 전압 Vd의 의존성을 나타내고, 전류 제어 트랜지스터 Tr3의 임계값 전압 Vth와, 화소 회로 PCC에 있어서의 전류 증폭률β가 초기값일 때를 나타낸다. 임계값 전압 Vth의 초기값을 Vth0으로 하면, 초기 상태에서의 화소 회로 PCC를 흐르는 드레인 전류 Id는, 하기 식 1로 표시된다. 또한, V0은, 기입 전압 WDVSS이다.
Id=β(V0-Vd-Vth0)2 … (1)
도 4에서 파선으로 도시되는 곡선 L2는, 전류 제어 트랜지스터 Tr3의 드레인 전류 Id에 대한 표시용 전압 Vd의 의존성을 나타내고, 전류 제어 트랜지스터 Tr3의 드레인 전류 Id가 경시에 의해 초기 상태로부터 변동되었을 때를 나타낸다. 임계값 전압 Vth를 Vth1(=Vth0+ΔVth)로 하면, 이 상태에서의 화소 회로 PCC를 흐르는 드레인 전류 Id는, 하기 식 2로 표시된다.
Id=β(V0-Vd-Vth1)2 … (2)
도 4 및 상기 식(1) 및 (2)에 표시되는 바와 같이, 곡선 L2는, 곡선 L1이 시프트량ΔVth만큼 병진된 형상을 나타내고, 임계값 전압 Vth의 변동의 전후에는, 이들 곡선 L1과 곡선 L2의 형상은 거의 변함이 없다. 이것은, 임계값 전압 Vth의 변동에 비하여 전류 증폭률β의 변동이 무시될 정도인 것, 그리고, 전류 제어 트랜지스터 Tr3에 있어서의 시프트량ΔVth를 사용해서 표시용 전압 Vd가 보정됨으로써, 전류 제어 트랜지스터 Tr3의 드레인 전류 Id가 보정되는 것을 시사한다. 본 실시 형태에서는, 임계값 전압 Vth 검출 동작에 있어서 이러한 전류 제어 트랜지스터 Tr3의 임계값 전압 Vth를 검출하고, 데이터선 Ld를 통해서 화소 회로 PCC에 인가되는 표시용 전압 Vd의 보정을 행한다.
[임계값 검출 동작]
도 5를 참조하여, 임계값 검출 동작 중 상기 임계값 검출 기간에서의 각 드라이버 회로(20, 30, 40)의 구동 상태의 추이에 대해서 설명한다. 임계값 검출 동작에서는, 전압 유지 동작과, 전압 포화 동작과, 전압 측정 동작과, 전압 출력 동작이 이 순서대로 행하여진다. 또한, 도 5는, q행째의 각 화소 Px가 임계값 전압 Vth의 검출 대상행일 때의 각 드라이버 회로(20, 30, 40의 구동 상태를 도시하는 타이밍차트이다.
도 5의 하측에 도시되는 바와 같이, 임계값 검출 동작이 q행째의 각 화소 Px에 대하여 행하여지는 기간에는, q행째의 전원선 La에는 기입 전압 WDVSS가 계속해서 인가된다. 또한, 표시용 스위치 SWd는 오프로 유지되고, q행째의 각 화소 회로 PCC는, 데이터 드라이버 회로(40)에 있어서의 시프트 레지스터 회로(41) 및 데이터 레지스터 회로(42)로부터 절단된다. 또한, 출력 스위치 SW2는 인접하는 다른 데이터 래치(43a)에 계속해서 접속된다.
먼저, 타이밍 t1에서는, 입력 스위치 SW1은 검출용 ADC(44b)에 접속되고, 전송 스위치 SWtrs는 오프로 유지된다. 이 상태에서, q행째의 주사선 Ls에 선택 전압 VgH가 인가됨으로써, q행째의 각 스위칭 트랜지스터 Tr2와 q행째의 각 샘플링 트랜지스터 Tr1이 도통 상태가 되고, q행째의 각 전류 제어 트랜지스터 Tr3이 포화 영역에서 구동된다. 또한, 검출용 전압 스위치 SWs가 온으로 전환됨으로써, 아날로그 전원(70)으로부터 각 데이터선 Ld에 대하여 일제히 검출용 전압 Vm이 인가된다.
이때, 전류 제어 트랜지스터 Tr3의 게이트-소스간에 상정되는 임계값 전압 Vth보다도 큰 전압이 인가되도록, 검출용 전압 Vm이 설정된다. 즉, 전류 제어 트랜지스터 Tr3의 게이트-소스간에 상정되는 임계값 전압 Vth보다도, 기입 전압 WDVSS와 검출용 전압 Vm과의 차가 커지도록, 검출용 전압 Vm이 설정된다. 또한, 검출용 전압 Vm이 인가되는 각 데이터선 Ld의 전위는, 기입 전압 WDVSS가 인가되는 전원선 La의 전위보다도 낮고, 또한 유기 EL 소자 OEL의 캐소드 단자보다도 낮다.
검출용 전압 Vm이 각 데이터선 Ld에 인가되면, 검출용 전압 Vm과 기입 전압 WDVSS와의 차에 따른 화소 Px마다의 전류가, q행째의 각 전류 제어 트랜지스터 Tr3과 q행째의 각 샘플링 트랜지스터 Tr1을 통해서 아날로그 전원(70)에 흐른다. 이에 따라, q행째의 각 유지 용량 Cs에는, 그것이 접속되는 전류 제어 트랜지스터 Tr3의 게이트-소스간 전압 Vgs가 유지되고, 이에 의해 전압 유지 동작이 종료된다. 또한, 유기 EL 소자 OEL의 애노드의 전위가 캐소드측의 전위 이하이기 때문에, 유기 EL 소자 OEL은 발광되지 않는다.
타이밍 t2에서는, q행째의 주사선 Ls에 대한 선택 전압 VgH의 인가가 유지되고, 또한 검출용 스위치 SWm이 오프로 유지된 상태에서, 검출용 전압 스위치 SWs만이 오프로 전환된다. 이에 의해, 각 데이터선 Ld에서는, 샘플링 트랜지스터 Tr1과 접속되는 부위에 대하여 데이터 드라이버 회로(40) 측의 부위가 하이 임피던스 상태로 전환된다.
이때, q행째의 각 전류 제어 트랜지스터 Tr3의 게이트-소스간 전압 Vgs가, q행째의 각 유지 용량 Cs에 유지되어 있다. 그로 인해, q행째의 각 전류 제어 트랜지스터 Tr3에 있어서의 소스 단자의 전위가, q행째의 각 전류 제어 트랜지스터 Tr3의 드레인 단자의 전위에 근접하도록, q행째의 각 전류 제어 트랜지스터 Tr3에서 드레인 전류가 계속해서 흐른다. 그리고, 타이밍 t2부터 경과한 시간인 완화 시간 t가 진행될수록, q행째의 각 유지 용량 Cs에 축적된 전하는 방전되고, 각 유지 용량 Cs의 양쪽 단자간의 전압은, 즉, q행째의 각 전류 제어 트랜지스터 Tr3에 있어서의 게이트-소스간 전압 Vgs는, 드레인 전류가 흐르지 않게 되는 임계값 전압 Vth까지 저하된다. 그리고, q행째의 각 전류 제어 트랜지스터 Tr3의 임계값 전압 Vth에 상당하는 전압이 q행째의 각 유지 용량 Cs에 유지되고, 전압 포화 동작이 종료된다. 또한, 각 데이터선 Ld에 검출용 전압 Vm을 인가하기 위한 검출용 스위치 SWm은, 타이밍 t2 이후에 있어서 오프로 유지된다.
타이밍 t3에서는, q행째의 주사선 Ls에 대한 선택 전압 VgH의 인가가 유지되고, 또한 검출용 스위치 SWm만이 온으로 전환된다. 이에 의해, 각 데이터선 Ld와 각 검출용 ADC(44b)가 접속되고, 하이 임피던스 상태이었던 각 데이터선 Ld의 전위가 각 검출용 ADC(44b)에 도입된다.
이때, q행째의 각 유지 용량 Cs에는, q행째의 각 전류 제어 트랜지스터 Tr3의 임계값 전압 Vth에 상당하는 전압이 유지되고 있다. 그러므로, 각 검출용 ADC(44b)에 도입되는 전위와 기입 전압 WDVSS와의 전위차로부터, q행째의 각 전류 제어 트랜지스터 Tr3에 있어서의 게이트-소스간 전압 Vgs, 즉, q행째의 각 전류 제어 트랜지스터 Tr3의 임계값 전압 Vth에 대응하는 전압이 검출된다. 검출된 각 데이터선 Ld의 전위는, 각 검출용 ADC(44b)에 의해 디지털 데이터인 검출 데이터 Dout로 변환되어, 레벨 시프터(46b)를 통해서 각 데이터 래치(43a)에 출력된다. 그리고, 각 데이터 래치(43a)는, 출력된 검출 데이터 Dout를 유지하고, 이에 의해, 전압 측정 동작이 종료된다.
타이밍 t4에서는, q행째의 주사선 Ls에 비선택 전압 VgL이 인가되고, q행째의 각 스위칭 트랜지스터 Tr2와 q행째의 각 샘플링 트랜지스터 Tr1이 비도통 상태로 전환된다. 이 상태에서, 각 검출용 스위치 SWm이 오프로 전환되고, 전송 스위치 SWtrs가 온으로 전환된다. 또한, 입력 스위치 SW1은 인접하는 데이터 래치(43a)에 접속되어 각 데이터 래치(43a)가 직렬로 접속된다.
이때, 제어부(50)로부터 데이터 드라이버 회로(40)에 래치 펄스 신호 LP가 출력되고, 각 데이터 래치(43a)에 유지되어 있는 검출 데이터 Dout는, 래치 펄스 신호 LP의 타이밍에 동기해서 제어부(50)에 순서대로 전송된다. 이에 의해, q행째에 배열되는 n개의 전류 제어 트랜지스터 Tr3의 각각의 임계값 전압 Vth에 관한 데이터가 제어부(50)에 순서대로 전송된다. 또한, 도 5에서는, 설명의 편의상, 래치 펄스 신호 LP가 반복되는 횟수가 생략되어 있다.
타이밍 t5에서는, q행째의 주사선 Ls에 대한 비선택 전압 VgL의 인가가 유지되고, 또한 전송 스위치 SWtrs가 오프로 전환되고, 또한 입력 스위치 SW1은, 데이터 래치(43a)의 입력단을 데이터 레지스터 회로(42)에 있어서의 레지스터에 접속한다. 이에 의해, 전압 출력 동작이 종료되고, q행째에 배열된 n개의 전류 제어 트랜지스터 Tr3에 대하여, 임계값 검출 동작이 종료된다.
도 6을 참조하여, 상기 타이밍 t2부터 상기 타이밍 t3까지의 기간에 있어서의 데이터선 Ld의 전위인 데이터선 전위 VLd의 추이에 대해서 설명한다.
도 6에 도시되는 바와 같이, 타이밍 t2부터 경과된 시간인 완화 시간 t가 진행되면, 데이터선 전위 VLd는, 그 데이터선 Ld에 접속된 유지 용량 Cs에서의 축적 전하의 방전에 따라, 검출용 전압 Vm으로부터 기입 전압 WDVSS에 가까워진다. 그리고, 완화 시간 t가 포화 시간 ts까지 진행되면, 데이터선 전위 VLd는, 포화 전압 VLds에서 포화되고, 드레인 전류가 흐르지 않게 된다. 이때, 기입 전압 WDVSS와 포화 전압 VLds와의 차가 임계값 전압 Vth로서 설정된다. 또한, 포화 시간 ts는, 예를 들어 3nsec 내지 10nsec이며, 타이밍 t2부터 타이밍 t3까지의 기간은, 이러한 포화 시간 ts 이상으로 설정되어 있다.
[표시 동작]
도 7을 참조하여, 계조 표시 동작에 있어서의 각 드라이버 회로(20, 30, 40)의 구동 상태의 추이에 대해서 설명한다. 계조 표시 동작에서는, 기입 동작과 발광 동작이 이 순서대로 행하여진다. 또한, 흑색 표시 동작에 있어서의 각 드라이버 회로(20, 30, 40)의 구동 상태의 추이는, 그 개시부터 임계값 검출 동작이 행하여질 때까지의 기간에 있어서 계조 표시 동작과 마찬가지이다.
도 7의 하측에 도시되는 바와 같이, 계조 표시 동작이 행하여지는 기간에서는, 각 검출용 스위치 SWm, 각 검출용 전압 스위치 SWs 및 전송 스위치 SWtrs는, 오프로 유지된다. 또한, 각 출력 스위치 SW2의 각각은, 데이터 래치(43a)와 표시용 DAC(44a)를 접속하는 상태로 유지되고, 각 입력 스위치 SW1의 각각은, 데이터 래치(43a)와 데이터 레지스터 회로(42)를 접속하는 상태로 유지된다.
먼저, 타이밍 td1에서는, 각 표시용 스위치 SWd가 온으로 전환됨으로써, 시프트 레지스터 회로(41), 데이터 레지스터 회로(42), 데이터 래치(43a), 표시용 DAC(44a), 버퍼(45a) 및 데이터선 Ld가 직렬로 접속된다. 이어서, 스타트 펄스 신호 SP1이 데이터 드라이버 회로(40)에 입력됨으로써, 시프트 신호가 시프트 레지스터 회로(41)로부터 데이터 레지스터 회로(42)에 입력되고, 이에 의해, 1행째의 표시 데이터 Din이 제어부(50)로부터 데이터 레지스터 회로(42)에 도입된다.
타이밍 td2에서는, 1행째의 주사선 Ls에 선택 전압 VgH가 인가되고, 또한 1행째의 전원선 La에 기입 전압 WDVSS가 인가되어, 1행째의 각 샘플링 트랜지스터 Tr1과 1행째의 각 스위칭 트랜지스터 Tr2가 도통 상태가 된다. 또한, 1행째의 각 전류 제어 트랜지스터 Tr3의 각각이 포화 영역에서 구동할 수 있는 상태로 된다.
이때, 래치 펄스 신호 LP가 데이터 드라이버 회로(40)에 출력됨으로써, 각 데이터 래치(43a)에 1행째의 표시 데이터 Din이 일제히 유지된다. n개의 데이터 래치(43a)에 유지된 1행째의 표시 데이터 Din은, n개의 레벨 시프터(46a)를 통하여 n개의 표시용 DAC(44a)에 의해 아날로그 신호 전압으로 변환되어, 각 열의 표시용 전압 Vd로서 각 데이터선 Ld에 출력된다. 그리고, 1행째의 각 전류 제어 트랜지스터 Tr3의 게이트-소스간 전압 Vgs는, 기입 전압 WDVSS와 표시용 전압 Vd와의 차에 따른 값이 되고, 기입 전압으로서 유지 용량 Cs에 유지된다. 이에 의해, 1행째의 각 화소 Px에 대한 기입 동작이 종료된다. 또한, 각 데이터선 Ld에 인가되는 표시용 전압 Vd는, 1행째의 각 화소 Px에 대응지어진 검출 데이터 Dout와 기준이 되는 임계값 전압 Vth와의 차분이, 조정 후의 계조 데이터에 가감 연산됨으로써 얻어지는 전압값이다.
또한, 이때, 스타트 펄스 신호 SP1이 다시 데이터 드라이버 회로(40)에 출력됨으로써, 시프트 신호가 시프트 레지스터 회로(41)로부터 데이터 레지스터 회로(42)에 출력된다. 이에 의해, 2행째의 표시 데이터 Din이 제어부(50)로부터 데이터 레지스터 회로(42)에 도입된다.
타이밍 td3에서는, 1행째의 주사선 Ls에 비선택 전압 VgL이 인가되고, 또한 1행째의 전원선 La에 구동 전압 ELVDD가 인가되고, 1행째의 각 샘플링 트랜지스터 Tr1과 1행째의 각 스위칭 트랜지스터 Tr2가 비도통 상태로 된다. 그리고, 1행째의 각 전류 제어 트랜지스터 Tr3의 각각은, 1행째의 각 유지 용량 Cs에 유지된 기입 전압과, 그것이 접속된 전류 제어 트랜지스터 Tr3에 있어서의 임계값 전압 Vth와의 차에 따른 드레인 전류를, 대응하는 유기 EL 소자 OEL에 공급한다. 이때, 각 데이터선 Ld에 인가되는 표시용 전압 Vd에서는, 임계값 전압 Vth의 변동분이 보정되어 있기 때문에, 유기 EL 소자 OEL에 공급되는 드레인 전류도, 임계값 전압 Vth의 변동분이 보정되어 있다. 이에 의해, 1행째의 각 화소 Px에 대한 발광 동작이 행하여진다.
또한, 이때, 2행째의 주사선 Ls에 선택 전압 VgH가 인가되고, 또한 2행째의 전원선 La에 기입 전압 WDVSS가 인가되고, 2행째의 각 샘플링 트랜지스터 Tr1과 2행째의 각 스위칭 트랜지스터 Tr2가 도통 상태가 된다. 또한, 2행째의 각 전류 제어 트랜지스터 Tr3은, 포화 영역에서 구동할 수 있는 상태로 된다. 또한, 래치 펄스 신호 LP가 다시 데이터 드라이버 회로(40)에 출력됨으로써, 각 데이터 래치(43a)에 2행째의 표시 데이터 Din이 유지된다. 각 데이터 래치(43a)에 유지된 2행째의 표시 데이터 Din은, 각 레벨 시프터(46a)를 통해서 각 표시용 DAC(44a)에 의해 아날로그 신호 전압으로 변환되어, 각 열의 표시용 전압 Vd로서 각 데이터선 Ld에 출력된다. 그리고, 2행째의 각 전류 제어 트랜지스터 Tr3의 게이트-소스간 전압 Vgs는, 기입 전압 WDVSS와 표시용 전압 Vd와의 차에 따른 값이 되고, 2행째의 각 유지 용량 Cs에 기입 전압으로서 유지된다. 이에 의해 2행째의 각 화소 Px에 대한 기입 동작이 종료된다.
기입 동작과 발광 동작이 행마다 이 순서대로 행하여지고, 이러한 계조 표시 동작이 1행째부터 n행째까지 순서대로 표시용 클럭 주기로 행하여진다. 이에 의해, 1개의 프레임으로서 화상이 표시된다. 또한, 표시 동작으로서, 흑색의 화상을 표시하는 흑색 표시가 행하여지는 경우에는, 흑색의 화상을 표시하기 위한 화상 데이터인 흑색 표시 데이터가 사용된다.
[검출 동작 타이밍]
도 8 내지 도 10을 참조하여, 흑색 표시 동작 중에서 행하여지는 임계값 검출 동작의 타이밍에 대해서 설명한다. 또한, 이하에서는, 하나의 예로서, 화소 Px가 540행×960열로 배치되고, 프레임 레이트가 60fps인 경우에 대해서 설명한다. 또한, 도 8은, 제1 프레임에서의 흑색 표시 동작에 있어서의 임계값 검출 동작의 타이밍을 나타내고, 도 9는, 제2 프레임에서의 흑색 표시 동작에 있어서의 임계값 검출 동작의 타이밍을 나타내고, 도 10은, 제540 프레임에서의 흑색 표시 동작에 있어서의 임계값 검출 동작의 타이밍을 나타낸다.
도 8에 도시되는 바와 같이, 먼저, 타이밍 Tf1a에서는, 계조 표시 동작에 있어서의 기입 동작이 1행째의 각 화소 Px에서 개시된다. 계조 표시 동작에 있어서의 기입 동작이 1행째의 각 화소 Px에서 종료되면, 계조 표시 동작에 있어서의 발광 동작이 1행째의 각 화소 Px에서 개시됨과 함께, 계조 표시 동작에 있어서의 기입 동작이 2행째의 각 화소 Px에서 개시된다. 이렇게 해서, 계조 표시 동작에 있어서의 기입 동작이 1행째부터 540행째까지 순서대로 표시용 클럭 주기로 개시되고, 계조 표시 동작에 있어서의 기입 동작이 종료된 행으로부터 순서대로, 계조 표시 동작에 있어서의 발광 동작이 개시된다.
타이밍 Tf1b에서는, 계조 표시 동작에 있어서의 기입 동작이 최종행인 540행째까지 종료되고, 흑색 표시 동작에 있어서의 기입 동작이 1행째의 각 화소 Px에서 개시된다. 흑색 표시 동작에 있어서의 기입 동작이 1행째의 각 화소 Px에서 종료되면, 흑색 표시 동작에 있어서의 비발광 동작이 1행째의 각 화소 Px에서 개시됨과 함께, 흑색 표시 동작에 있어서의 기입 동작이 2행째의 각 화소 Px에서 개시된다. 이렇게 해서, 흑색 표시 동작에 있어서의 기입 동작이 1행째부터 540행째까지 순서대로 표시용 클럭 주기로 개시되고, 흑색 표시 동작에 있어서의 기입 동작이 종료된 행으로부터 순서대로, 흑색 표시 동작에 있어서의 비발광 동작이 개시된다.
타이밍 Tf1c에서는, 흑색 표시 동작에 있어서의 비발광 동작의 개시가 최종행인 540행째까지 종료되고, 선택 전압 VgH가 인가되는 후보가 1행째부터 540행째까지 순서대로 검출용 클럭 주기로 주사된다. 이때, 먼저, 선택 전압 VgH가 인가되는 후보, 즉, 임계값 전압 Vth가 검출되는 검출 대상행으로서 1행째가 설정되고, 1행째의 각 화소 Px에 대한 임계값 검출 동작이 임계값 검출 기간에 행하여진다.
이에 의해, 1행째의 각 전류 제어 트랜지스터 Tr3에 관한 검출 데이터 Dout가 제어부(50)의 데이터 기억부(52)에 기억된다. 그리고, 1행째의 각 화소 Px에 대한 임계값 검출 동작이 종료되면, 검출용 클럭 주기에서의 선택 대상 비트의 시프트가, 2행째부터 540행째까지 순서대로 반복되는 한편, 모든 주사선 Ls에 대해서는 비선택 전압 VgL이 인가된다. 결과로서, 모든 화소 Px는 흑색 표시 상태에서 대기한다.
타이밍 Tf2a에서는, 검출용 클럭 주기에서의 선택 대상 비트의 시프트가 검출용 시프트 클럭 신호 Clkr의 입력에 의해 최종행인 540행째까지 진행되고, 1행째의 각 화소 Px에 대하여, 다시 계조 표시 동작에 있어서의 기입 동작이 개시된다.
도 9에 도시되는 바와 같이, 타이밍 Tf2a에서는, 계조 표시 동작에 있어서의 기입 동작이 1행째부터 540행째까지 순서대로 다시 개시되고, 계조 표시 동작에 있어서의 기입 동작이 종료된 행으로부터 순서대로, 계조 표시 동작에 있어서의 발광 동작이 개시된다.
타이밍 Tf2b에서는, 계조 표시 동작에 있어서의 기입 동작이 최종행인 540행째까지 표시용 클럭 주기로 진행되고, 계조 표시 동작에 있어서의 기입 동작이 종료된 행으로부터 순서대로, 계조 표시 동작에 있어서의 발광 동작이 개시된다. 이어서, 흑색 표시 동작에 있어서의 기입 동작이 1행째부터 540행째까지 순서대로 표시용 클럭 주기로 다시 진행되고, 흑색 표시 동작에 있어서의 기입 동작이 종료된 행으로부터 순서대로, 흑색 표시 동작에 있어서의 비발광 동작이 개시된다.
타이밍 Tf2c에서는, 흑색 표시 동작에 있어서의 비발광 동작의 개시가 최종행인 540행째까지 종료되어, 선택 전압 VgH가 인가되는 후보가 1행째부터 540행째까지 순서대로 검출용 클럭 주기로 주사된다. 이때, 임계값 전압 Vth가 검출되는 검출 대상행으로서 2행째가 설정되고, 먼저, 검출용 클럭 주기에서의 선택 대상 비트의 시프트가, 2행째까지 진행된다. 또한, 선택 전압 VgH가 인가되는 후보가 1행째일 때, 주사선 Ls에 대하여 비선택 전압 VgL이 인가된다. 그리고, 선택 전압 VgH가 인가되는 후보가 2행째일 때, 2행째의 각 화소 Px에 대한 임계값 검출 동작이 임계값 검출 기간에 행하여진다.
이에 의해, 2행째의 각 전류 제어 트랜지스터 Tr3에 관한 검출 데이터 Dout가 제어부(50)의 데이터 기억부(52)에 기억된다. 그리고, 2행째의 각 화소 Px에 대한 임계값 검출 동작이 종료되면, 검출용 클럭 주기에서의 선택 대상 비트의 시프트가, 3행째부터 540행째까지 순서대로 반복되는 한편, 모든 주사선 Ls에 대해서는 비선택 전압 VgL이 인가된다. 결과로서, 모든 화소 Px는 흑색 표시의 상태에서 대기한다.
타이밍 Tf3a에서는, 검출용 클럭 주기에서의 선택 대상 비트의 시프트가 검출용 시프트 클럭 신호 Clkr의 입력에 의해 최종행인 540행째까지 진행되고, 1행째의 각 화소 Px에 대하여, 다시 계조 표시 동작에 있어서의 기입 동작이 개시된다.
도 10에 도시되는 바와 같이, 타이밍 Tfma에서는, 계조 표시 동작에 있어서의 기입 동작이 1행째부터 540행째까지 순서대로 다시 개시되고, 계조 표시 동작에 있어서의 기입 동작이 종료된 행으로부터 순서대로, 계조 표시 동작에 있어서의 발광 동작이 개시된다.
타이밍 Tfmb에서는, 계조 표시 동작에 있어서의 기입 동작이 최종행인 540행째까지 표시용 클럭 주기로 진행되고, 계조 표시 동작에 있어서의 기입 동작이 종료된 행으로부터 순서대로, 계조 표시 동작에 있어서의 발광 동작이 개시된다. 이어서, 흑색 표시 동작에 있어서의 기입 동작이 1행째부터 540행째까지 순서대로 표시용 클럭 주기로 다시 진행되고, 흑색 표시 동작에 있어서의 기입 동작이 종료된 행으로부터 순서대로, 흑색 표시 동작에 있어서의 비발광 동작이 개시된다.
타이밍 Tfmc에서는, 흑색 표시 동작에 있어서의 비발광 동작의 개시가 최종행인 540행째까지 종료되어, 선택 전압 VgH가 인가되는 후보가 1행째부터 540행째까지 순서대로 검출용 클럭 주기로 주사된다. 이때, 임계값 전압 Vth가 검출되는 검출 대상행으로서 540행째가 설정되고, 선택 전압 VgH가 인가되는 후보가 1행째부터 539행째일 때, 주사선 Ls에 대해서는 비선택 전압 VgL이 인가된다. 그리고, 선택 전압 VgH가 인가되는 후보가 540행째일 때, 540행째의 각 화소 Px에 대한 임계값 검출 동작이 임계값 검출 기간에 행하여진다. 이에 의해, 540행째의 각 전류 제어 트랜지스터 Tr3에 관한 검출 데이터 Dout가 제어부(50)의 데이터 기억부(52)에 기억된다.
타이밍 Tfme에서는, 540행째의 각 화소 Px에 대한 임계값 검출 동작이 종료되고, 1행째의 각 화소 Px에 대하여, 다시 계조 표시 동작에 있어서의 기입 동작이 개시된다.
이와 같이, 1개의 프레임이 표시되는 기간에서는, 540행째까지 흑색 표시 동작에 있어서의 비발광 동작이 개시된 후에, 특정한 행의 화소 Px에 대하여 임계값 검출 동작이 행하여진다. 임계값 전압 Vth의 검출 대상행은, 프레임마다, 1행째의 화소 Px로부터 주사 방향을 따라서 순서대로 1행씩 어긋나게 놓여진다. 즉, 제k 프레임(k는 1 이상의 정수)에 있어서, q행째(1≤q≤539)의 화소 Px에 대한 임계값 검출 동작이 행하여지면, 제k+1 프레임에서는, q+1행째의 화소 Px에 대한 임계값 검출 동작이 행하여진다. 검출 대상행이 최종행까지 도달하면, 검출 대상행은 1행째로 복귀된다.
이때, 검출 대상행이 q행째일 때 얻어진 검출 데이터 Dout는, 제어부(50)에 있어서의 데이터 기억부(52)에서, q행째의 각 화소 Px가 대응지어진 기억 영역에 기억되어 갱신된다. 그러므로, 제k+1 프레임에서는, 제어부(50)는, 표시 동작에 있어서 표시 데이터 Din을 생성할 때, q행째의 검출 데이터 Dout로서 최신의 검출 데이터 Dout가 사용된다. 그리고, 제어부(50)는, q행째 이외의 검출 데이터 Dout에 대해서는 제k 프레임에서 사용된 이전의 검출 데이터 Dout를 사용한다. 이에 의해, 각 행의 검출 데이터 Dout는, 프레임의 표시가 540회 반복될 때마다 갱신된다.
도 11을 참조하여, 1개의 프레임이 표시되는 기간에 있어서의 각 제어 신호의 추이에 대해서 상세하게 설명한다. 또한, 이하에서는, 제k 프레임에 있어서의 검출 대상행이 q행째의 각 화소 Px인 경우에 대해서 설명한다.
선택 드라이버 회로(20)에서는, 먼저, 스타트 펄스 신호 SP2의 입력에 따라, 표시용 클럭 주기로 시프트 신호가 생성되고, 시프트 신호에 기초하는 타이밍에서 각 주사선 Ls에 순서대로 선택 전압 VgH가 인가된다. 이때, 1행째의 주사선 Ls부터 540행째의 주사선 Ls까지 순서대로, 표시용 클럭 주기로 선택 전압 VgH가 인가된다. 또한, 1행째의 전원선 La부터 540행째의 전원선 La까지 순서대로, 이것도 또한 표시용 클럭 주기로, 기입 전압 WDVSS가 각 전원선 La에 인가된다. 그리고, q행째의 주사선 Ls에 선택 전압 VgH가 인가되고, q행째의 전원선 La에 기입 전압 WDVSS가 인가되고 있을 때, q행째의 각 화소 회로 PCC에는, 계조 표시용의 표시 데이터 Din에 기초하는 표시용 전압 Vd가, 각 데이터선 Ld를 통해서 인가된다. 또한, 선택 전압 VgH가 인가된 행으로부터 순서대로, 주사선 Ls에 비선택 전압 VgL이 인가되고, 기입 전압 WDVSS가 인가된 행으로부터 순서대로, 전원선 La에 구동 전압 ELVDD가 인가된다. 그리고, q행째의 주사선 Ls에 비선택 전압 VgL이 인가되고, q행째의 전원선 La에 구동 전압 ELVDD가 인가되고 있을 때, q행째의 각 화소 회로 PCC에서는, 계조 표시용의 표시 데이터 Din에 기초하는 드레인 전류가 유기 EL 소자 OEL에 공급된다.
최종행인 540행째까지 기입 동작이 종료되면, 스타트 펄스 신호 SP2의 입력에 따라, 다시 1행째의 주사선 Ls부터 540행째의 주사선 Ls까지 순서대로, 표시용 클럭 주기로 선택 전압 VgH가 각 주사선 Ls에 인가된다. 또한, 1행째의 전원선 La부터 540행째의 전원선 La까지 순서대로, 이것도 또한 표시용 클럭 주기로 기입 전압 WDVSS가 각 전원선 La에 인가된다. 그리고, q행째의 주사선 Ls에 선택 전압 VgH가 인가되고, q행째의 전원선 La에 기입 전압 WDVSS가 인가되고 있을 때, q행째의 각 화소 회로 PCC에는, 흑색 표시용의 표시 데이터 Din에 기초하는 표시용 전압 Vd가 각 데이터선 Ld를 통해서 인가된다. 또한, 선택 전압 VgH가 인가된 행으로부터 순서대로, 주사선 Ls에 비선택 전압 VgL이 인가되고, 기입 전압 WDVSS가 인가된 행으로부터 순서대로, 전원선 La에 구동 전압 ELVDD가 인가된다. 그리고, q행째의 주사선 Ls에 비선택 전압 VgL이 인가되고, q행째의 전원선 La에 구동 전압 ELVDD가 인가되고 있을 때, q행째의 각 화소 회로 PCC에서는, 흑색 표시용의 표시 데이터 Din에 기초하여, 유기 EL 소자 OEL에 대하여 드레인 전류의 공급이 억제된다.
최종행인 540행째까지 흑색 표시 동작의 개시가 진행되면, 각 전원선 La에 기입 전압 WDVSS가 인가된다. 또한, 스타트 펄스 신호 SP2의 입력이 전환 대상 횟수가 되고, 주사선 Ls의 주사에 사용되는 시프트 클럭 신호가 표시용 클럭 주기로부터 검출용 클럭 주기로 전환된다. 그리고, 선택 드라이버 회로(20)의 시프트 레지스터 회로(21)에서는, 검출용 클럭 주기로 시프트 신호가 생성되고, 시프트 신호에 있어서의 선택 대상 비트가 q-1행째까지 시프트된다. 이 기간에서는, 마스크 펄스 신호 MP가 로우 레벨로 유지되어, 선택 드라이버 회로(20)의 시프트 레지스터 회로(21)에서는, 생성된 시프트 신호에 관계없이, 선택 대상 비트가 포함되지 않는 시프트 신호가 계속해서 출력된다.
선택 대상 비트가 q행째까지 시프트되는 타이밍에서, 마스크 펄스 신호 MP가 하이 레벨로 전환되어, q행째의 주사선 Ls에 선택 전압 VgH가 인가된다. 그리고, q행째의 각 화소 Px에 대하여, 임계값 전압 Vth의 검출이 개시된다. q행째의 각 화소 Px에 대한 검출 데이터 Dout가 데이터 드라이버 회로(40)로부터 출력되고, 마스크 펄스 신호 MP의 하이 레벨로의 절환으로부터 임계값 검출 기간이 경과되면, 마스크 펄스 신호 MP가, 다시 로우 레벨로 전환된다. 그리고, 선택 드라이버 회로(20)의 시프트 레지스터 회로(21)에서는, 검출용 클럭 주기로 시프트 신호가 생성되고, 시프트 신호에 있어서의 선택 대상 비트가 540행째까지 시프트된다. 이 기간에서는, 마스크 펄스 신호 MP가 로우 레벨로 유지되기 때문에, 선택 드라이버 회로(20)의 시프트 레지스터 회로(21)에서는, 생성된 시프트 신호에 관계없이, 선택 대상 비트가 포함되지 않는 시프트 신호가 계속해서 출력된다.
시프트 신호에 있어서의 선택 대상 비트가 540행째까지 시프트되면, 스타트 펄스 신호 SP2의 입력에 따라, 다시 마스크 펄스 신호 MP가 하이 레벨로 전환된다. 그리고, 1행째의 주사선 Ls부터 540행째의 주사선 Ls까지 순서대로, 표시용 클럭 주기로 선택 전압 VgH가 각 주사선 Ls에 인가되고, 1행째의 화소 Px로부터 순서대로, 다시 계조 표시 동작에 있어서의 기입 동작이 개시된다.
상기 제1 실시 형태에 따르면, 이하에 열거하는 효과가 얻어진다.
(1) 임계값 검출 동작에 의해, 화소 회로 PCC에 있어서의 전류 제어 트랜지스터 Tr3의 임계값 전압 Vth가 측정된다. 그리고, 측정된 임계값 전압 Vth에 기초하는 검출 데이터 Dout를 사용해서 화상 데이터가 보정되어, 표시 데이터 Din이 생성된다. 화소 회로 PCC에는, 표시 데이터 Din에 기초하는 표시용 전압 Vd가 인가된다. 따라서, 전류 제어 트랜지스터 Tr3의 임계값 전압 Vth가 변동된다고 해도, 변동 후의 임계값 전압 Vth에 따라서 화상 데이터가 보정되기 때문에, 표시되는 화질의 열화를 억제하는 것이 가능하게 된다.
(2) 1개의 프레임이 표시되는 기간에 임계값 검출 동작이 행하여지기 때문에, 임계값 검출 동작이 표시 장치의 기동시나 휴지 상태로부터의 복귀시 등에만 행하여지는 경우와 비교하여, 검출 데이터 Dout가 갱신되는 주기가 짧아진다. 즉, 검출 데이터 Dout의 취득시와, 보정된 데이터인 표시 데이터 Din의 출력 시와의 시간차가 짧아진다. 따라서, 콘트라스트가 높은 화상을 표시하는 경우 등, 전류 제어 트랜지스터 Tr3의 임계값 전압 Vth의 변동이 단기간에 커지는 경우에도, 표시되는 화질의 열화가 억제된다.
(3) 1회의 임계값 검출 동작에서는, 임계값 전압 Vth에 관한 데이터의 검출이, 1개의 주사선 Ls에 접속되어 있는 n개의 화소 Px에 대해서만 행하여진다. 따라서, 임계값 전압 Vth에 관한 데이터의 검출이, 모든 화소 Px, 또는, 복수행의 화소 Px에 대하여 한번에 행하여지는 경우와 비교하여, 한번의 임계값 검출 동작에 필요로 하는 시간이 짧아진다. 그로 인해, 1개의 프레임이 표시되는 기간에 임계값 검출 동작이 내장되었다고 해도, 임계값 검출 동작이 표시 장치로서의 화상의 표시 성능에 영향을 주는 것이 억제된다.
(4) 특히, 동화상의 표시를 선명하게 하기 위해서 삽입되는 흑색 표시 동작이 행하여지고 있는 기간에 임계값 검출 동작이 행하여지기 때문에, 임계값 검출 동작이 화상의 표시 성능에 끼치는 영향이 효과적으로 억제된다.
(5) 또한, 임계값 검출 동작에서는, 검출 대상행의 후보가, 1행째부터 최종행까지 순서대로 전환된다. 즉, 임계값 검출 동작에 있어서도, 계조 표시 동작이나 흑색 표시 동작과 마찬가지로, 선택 대상 후보의 전환은 진행된다. 그로 인해, 선택 드라이버 회로(20)는, 1개의 프레임이 표시될 때마다 검출 대상행을 바꾸는 구성으로서도 기능한다.
(6) 또한, 임계값 검출 동작에서는, 검출 대상행의 후보가 전환되는 주기가, 표시용 클럭 주기보다도 짧은 검출용 클럭 주기이다. 그러므로, 검출 대상행의 후보가 전환되는 주기가 표시용 클럭 주기일 경우와 비교하여, 임계값 검출 동작에 필요로 하는 시간이 짧아진다.
(7) 임계값 전압 Vth의 검출 대상행은, 1개의 프레임이 표시될 때마다, 1행째의 화소 Px로부터 주사 방향으로 순서대로 1행씩 어긋나게 놓여진다. 따라서, 임계값 전압 Vth의 검출 대상행이 주사 방향을 따라서 간헐적으로 설정되는 구성과 비교하여, 임계값 전압 Vth에 기초하는 표시 데이터 Din의 보정이, 주사 방향에 있어서 정교해진다.
(제2 실시 형태)
도 12 내지 도 14를 참조하여, 제2 실시 형태에 있어서의 표시 장치에 대해서, 제1 실시 형태의 표시 장치와의 상위점을 중심으로 설명한다. 제2 실시 형태에서는, m행의 주사선이, 서로 인접하는 10행의 주사선을 포함하는 복수의 주사선군으로 구획된다. 제2 실시 형태에서는, 프레임마다의 임계값 검출 대상이 제1 실시 형태와는 달리, 주사선군마다 설정되고, 그 밖의 기본적인 구성은 제1 실시 형태와 마찬가지이다. 그로 인해, 제1 실시 형태와 실질적으로 동일한 구성 요소에는 각각 동일한 부호를 부여해서 나타내서 중복되는 설명은 생략한다.
도 12에 도시되는 바와 같이, 제1 프레임에서는, 먼저 1행째부터 순서대로 계조 표시 동작에 있어서의 기입 동작이 개시되고, 계조 표시 동작에 있어서의 기입 동작이 종료된 행으로부터 순서대로, 계조 표시 동작에 있어서의 발광 동작이 개시된다. 최종행까지 계조 표시 동작에 있어서의 기입 동작이 종료되면, 1행째부터 순서대로, 흑색 표시 동작에 있어서의 기입 동작이 개시된다. 그리고, 흑색 표시 동작에 있어서의 기입 동작이 종료된 행으로부터 순서대로, 흑색 표시 동작에 있어서의 비발광 동작이 개시된다.
흑색 표시 동작에 있어서의 비발광 동작의 개시가 최종행까지 행하여지면, 임계값 검출 동작이 개시된다. 임계값 검출 동작에서는, 1번째의 주사선군으로부터 검출 대상행으로서 1행째가 설정되고, 1행째의 각 화소 Px에 대한 검출 데이터 Dout가 제어부(50)의 데이터 기억부(52)에 기억된다. 이 사이, 모든 행의 화소 Px에 대해서, 흑색 표시가 행하여지고 있다.
제2 프레임에서는, 제1 프레임과 마찬가지로, 1행째부터 순서대로 계조 표시 동작과 흑색 표시 동작이 행하여진다. 흑색 표시 동작에 있어서의 비발광 동작의 개시가 최종행까지 행하여지면, 임계값 검출 동작이 개시된다. 제2 프레임에 있어서의 임계값 검출 동작에서는, 2번째의 주사선군으로부터 검출 대상행으로서 11행째가 설정되고, 11행째의 각 화소 Px에 대한 검출 데이터 Dout가 제어부(50)의 데이터 기억부(52)에 기억된다. 이 사이, 모든 행의 화소 Px에 대해서, 흑색 표시가 행하여지고 있다.
이와 같이, 1개의 프레임이 표시될 때마다, 1행째의 화소 Px부터 531행째의 화소 Px까지 10행 걸러 검출 대상행이 시프트된다. 이때, 검출 대상행에 대한 검출 데이터 Dout는, 제어부(50)에 있어서의 데이터 기억부(52)에서, 검출 대상행에 대응지어진 기억 영역에 기억된다. 그리고, 다음 프레임의 표시 동작에 있어서 표시 데이터 Din이 생성될 때, 전의 검출 대상행의 검출 데이터 Dout로서 갱신된 검출 데이터 Dout가 사용된다.
도 13에 도시되는 바와 같이, 제55 프레임에서는, 1번째의 주사선군으로부터 검출 대상행으로서 2행째가 설정되고, 2행째의 각 화소 Px에 대한 검출 데이터 Dout가 제어부(50)의 데이터 기억부(52)에 기억된다. 그리고, 임계값 검출 동작이 종료되면, 제56 프레임의 표시 동작이 개시된다. 제56 프레임에서는, 2번째의 주사선군으로부터 검출 대상행으로서 12행째가 설정되고, 12행째의 각 화소 Px에 대한 검출 데이터 Dout가 제어부(50)의 데이터 기억부(52)에 기억된다.
이와 같이, 1개의 프레임이 표시될 때마다, 2행째의 화소 Px부터 532행째의 화소 Px까지 10행 걸러 검출 대상행이 시프트된다. 이때, 검출 대상행에 대한 검출 데이터 Dout는, 제어부(50)에 있어서의 데이터 기억부(52)에서, 검출 대상행에 대응지어진 기억 영역에 기억된다. 그리고, 다음 프레임의 표시 동작에 있어서 표시 데이터 Din이 생성될 때, 전의 검출 대상행의 검출 데이터 Dout로서 갱신된 검출 데이터 Dout가 사용된다.
도 14에 도시되는 바와 같이, 제487 프레임에서는, 1번째의 주사선군으로부터 검출 대상행으로서 10행째가 설정되고, 10행째의 각 화소 Px에 대한 검출 데이터 Dout가 제어부(50)의 데이터 기억부(52)에 기억된다. 그리고, 임계값 검출 동작이 종료되면, 제488 프레임의 표시 동작이 개시된다. 제488 프레임에서는, 2번째의 주사선군으로부터 검출 대상행으로서 20행째가 설정되고, 20행째의 각 화소 Px에 대한 검출 데이터 Dout가 제어부(50)의 데이터 기억부(52)에 기억된다.
이와 같이, 1개의 프레임이 표시될 때마다, 10행째의 화소 Px부터 540행째의 화소 Px까지 10행 걸러 검출 대상행이 시프트된다. 이때, 검출 대상행에 대한 검출 데이터 Dout는, 제어부(50)에 있어서의 데이터 기억부(52)에서, 검출 대상행에 대응지어진 기억 영역에 기억된다. 그리고, 다음 프레임의 표시 동작에 있어서 표시 데이터 Din이 생성될 때, 전의 검출 대상행의 검출 데이터 Dout로서 갱신된 검출 데이터 Dout가 사용된다. 이에 의해, 각 행의 검출 데이터 Dout는, 프레임이 m회 표시될 때마다 1회 갱신된다.
상기 제2 실시 형태에 따르면, 상기 (1) 내지 (6)의 효과 이외에 하기 효과가 얻어진다.
(8) 1개의 프레임이 표시될 때마다, 주사 방향을 따라서 10행 걸러 검출 대상행이 시프트된다. 검출 대상행이 1행 걸러 어긋나게 놓여지는 경우에는, 예를 들어 프레임의 표시가 10회 반복되는 동안, 임계값 전압 Vth가 검출된 행의 범위가 표시 패널에 있어서 1행째부터 10행째까지 치우친다. 한편, 검출 대상행이 10행 걸러 어긋나게 놓여지는 경우, 예를 들어 프레임의 표시가 10회 반복되는 동안, 임계값 전압 Vth가 검출된 행이 포함되는 범위가 표시 패널에 있어서 1행째부터 100행째까지에 걸친다. 그러므로, 검출 대상행이 포함되는 범위가 짧은 기간에 확장될 수 있기 때문에, 임계값 전압 Vth의 변동이 표시 패널에 있어서 넓은 범위에 걸치는 경우에는, 표시되는 화질의 열화가 효과적으로 억제된다.
(제3 실시 형태)
제3 실시 형태에 있어서의 표시 장치에 대해서, 제2 실시 형태와의 상위점을 중심으로 설명한다. 본 실시 형태는, 임계값 검출 동작에 의해 얻어진 검출 데이터 Dout의 기억의 형식이 제2 실시 형태와 상이하고, 그 밖의 기본적인 구성은 제2 실시 형태와 마찬가지이다. 그로 인해, 제2 실시 형태와 실질적으로 동일한 구성 요소에는 각각 동일한 부호를 부여해서 나타내고, 중복되는 설명은 생략한다.
제3 실시 형태에 있어서도, 제2 실시 형태와 마찬가지로, 1개의 프레임이 표시되는 기간에 있어서, 최종행까지 흑색 표시 동작이 개시된 후에, 특정한 행의 화소 Px가 임계값 전압 Vth의 검출 대상행으로서 취급된다. 그리고, 임계값 전압 Vth의 검출 대상행은, 1개의 프레임이 표시될 때마다, 주사 방향을 따라서 10행 걸러 어긋나게 놓여진다.
제어부(50)에 있어서의 데이터 기억부(52)는, m/10행×n열의 기억 영역을 구비하고, 1개의 주사선군에 포함되어 열방향을 따라 배열되는 10개의 화소 Px의 각각을 1개의 기억 영역에 대응짓고 있다. 즉, 데이터 기억부(52)는, 1개의 주사선군에 있어서 열방향을 따라 배열되는 화소 Px의 각각을 1개의 기억 영역에 대응짓고 있다. 데이터 기억부(52)는, 데이터 기억부(52)에 입력된 화소 Px마다의 검출 데이터 Dout를 그 화소 Px가 대응지어진 기억 영역에 기억한다. 데이터 기억부(52)는, 화소 Px마다의 검출 데이터 Dout가 입력될 때마다, 그 화소 Px에 대응지어진 검출 데이터 Dout를 갱신한다.
예를 들어, 데이터 기억부(52)는, 1번째의 주사선군에 있어서의 1열째의 각 화소 Px를, 1행째 1열째의 기억 영역에 대응짓고, 2번째의 주사선군에 있어서의 2열째의 각 화소 Px를, 2행째 2열째의 기억 영역에 대응짓고 있다. 또한, 데이터 기억부(52)는, 54번째의 주사선군에 있어서의 959열째의 화소 Px를, 54행째 959열째의 기억 영역에 대응짓고, 54번째의 주사선군에 있어서의 960열째의 각 화소 Px를, 54행째 960열째의 기억 영역에 대응짓고 있다.
그리고, 데이터 기억부(52)는, 1행째의 각 화소 Px에 대한 검출 데이터 Dout가 입력될 때, 1행째의 기억 영역에 있어서의 검출 데이터 Dout를 그것에 의해서 갱신한다. 또한, 데이터 기억부(52)는, 2행째의 각 화소 Px에 대한 검출 데이터 Dout가 입력될 때도, 1행째의 기억 영역에 있어서의 검출 데이터 Dout를 그것에 의해서 갱신한다. 데이터 기억부(52)는, 539행째의 각 화소 Px에 대한 검출 데이터 Dout가 입력될 때, 54행째의 기억 영역에 있어서의 검출 데이터 Dout를 그것에 의해서 갱신한다. 또한, 데이터 기억부(52)는, 540행째의 각 화소 Px에 대한 검출 데이터 Dout가 입력될 때도, 54행째의 기억 영역에 있어서의 검출 데이터 Dout를 그것에 의해서 갱신한다.
제어부(50)에 있어서의 보정부(53)는, 표시 데이터 Din의 생성 시에, 조정부(51)로부터 입력되는 화소 Px마다의 계조 데이터와, 그 화소 Px가 대응지어진 검출 데이터 Dout를 읽어들인다. 보정부(53)는, 화소 Px마다의 계조 데이터에 대하여, 그 화소 Px가 대응지어진 검출 데이터 Dout에 기초하는 가감 연산을 실시해서 화소 Px마다의 표시 데이터 Din으로서 출력한다.
상기 제3 실시 형태에 따르면, 상기 (1) 내지 (6)(8) 이외에 하기 효과가 얻어진다.
(9) 데이터 기억부(52)가 m행×n열의 기억 영역을 구비하는 구성과 비교하여, 데이터 기억부(52)의 기억 용량이 억제된다.
(10) 전류 제어 트랜지스터 Tr3을 구성하는 각 박막의 막 특성은, 임계값 전압 Vth의 변동량을 지배하는 경우는 적지 않고, 이러한 박막의 막 특성은, 서로 인접하는 행에 있어서 가깝다. 그러므로, 서로 인접하는 행에 있어서는, 임계값 전압 Vth의 변동량이 가까워지는 경우가 적지 않다. 이 점에서, 제3 실시 형태에 따르면, 서로 인접하는 행에 있어서, 한쪽 행에 대한 검출 데이터 Dout가, 다른 행에 대한 검출 데이터 Dout로서도 사용된다. 결과로서, 모든 화소 Px에 대하여 검출 데이터 Dout를 갱신할 때, 검출 데이터 Dout가 갱신되는 주기가 짧아진다. 따라서, 임계값 전압 Vth의 변동량이 단위 시간당 큰 경우에는, 표시되는 화질의 열화가 효과적으로 억제된다.
(변형예)
상기 각 실시 형태는, 이하와 같이 변경해서 실시하는 것이 가능하다.
·제2 실시 형태 및 제3 실시 형태에 있어서의 검출 대상행은, 1개의 프레임이 표시될 때마다 주사 방향을 따라서 2행 이상 어긋나 있으면 된다. 이 경우에, 1개의 프레임이 표시될 때마다의 검출 대상행의 시프트량이 Sf로서 설정될 때, 제3 실시 형태에서의 데이터 기억부(52)는, m/Sf행×n열의 기억 영역을 구비하고, 열방향을 따라 배열되는 Sf개의 화소 Px의 각각이 1개의 기억 영역에 대응지어진다.
·열방향을 따라 배열되는 Sf개의 화소 Px가 1개의 그룹으로서 설정되고, 제3 실시 형태에 있어서, 각 그룹의 최초의 행만이 검출 대상행으로서 설정되어도 된다. 즉, 검출 대상행은, 1행째, 11행째, 21행째, …, 511행째, 521행째, 531행째의 순서대로 프레임마다 반복해서 시프트되는 구성이어도 된다. 또한, 각 그룹의 최초의 행에 한하지 않고, 각 그룹 내의 특정한 행이 검출 대상행으로서 설정되고, 그룹 내의 각 행의 검출 데이터 Dout가, 항상 특정한 행의 검출 데이터 Dout에 의해 대표되는 구성이어도 된다.
·제1 실시 형태 및 제2 실시 형태에 있어서, 금회의 프레임이 표시되는 기간에서 얻어지는 검출 데이터 Dout가, 다음 회의 프레임이 표시되는 기간에서, 모든 행의 검출 데이터 Dout로서 취급되어도 된다. 이 경우에, 데이터 기억부(52)는, 1행×n열의 기억 영역을 구비하고, 열방향을 따라 배열되는 m개의 화소 Px의 각각을 1개의 기억 영역에 대응짓고 있다. 예를 들어, 전류 제어 트랜지스터 Tr3의 동작 온도가 임계값 전압 Vth의 변동량을 지배할 때에는, 모든 전류 제어 트랜지스터 Tr3에 있어서 임계값 전압 Vth의 변동량이 가까워진다. 이 점에서, 상술한 구성에 의하면, 1개의 행에 대한 검출 데이터 Dout가, 다른 행에 대한 검출 데이터 Dout로서도 사용되기 때문에, 상기 (9)(10)에 준하는 효과가 현저해진다.
·검출 대상행은, 프레임마다 동일 행에 설정되어도 된다. 또한, 검출 대상행은, 프레임마다 불규칙하게 설정되어도 된다. 또한, 검출 대상행이 프레임마다 불규칙하게 설정되는 경우에는, 예를 들어 1부터 m까지의 사이에서 프레임마다 난수를 발생시키는 랜덤 함수가 제어부(50)에서 사용된다. 그리고, 검출용 시프트 클럭 신호 Clkr에서 시프트 대기 부분이 출력되는 타이밍과, 마스크 펄스 신호 MP에서 마스크 해제 부분이 출력되는 타이밍이 동기되고, 또한 발생된 난수에 따른 시간만큼 이들이 스타트 펄스 신호 SP2로부터 지연되는 구성이면 된다.
·검출 대상행은, 프레임마다 2 이상 설정되어도 된다. 이때, 검출용 시프트 클럭 신호 Clkr에서는, 서로 상이한 타이밍에서 2개의 시프트 대기 부분이 출력되고, 마스크 펄스 신호 MP에서도, 서로 상이한 타이밍에서 2개의 마스크 해제 부분이 출력된다. 그리고, 2개의 시프트 대기 부분의 각각이 출력되는 타이밍과, 2개의 마스크 해제 부분의 각각이 출력되는 타이밍이 동기된다.
·예를 들어, 표시 장치가 기동될 때, 표시 장치가 휴지되고 나서 복귀할 때 등, 1개의 프레임이 표시되는 기간 이외에 있어서, 모든 행, 또는, 일부의 행의 각 화소 회로 PCC에 대하여, 임계값 검출 동작이 행하여져도 된다.
·1회의 임계값 검출 동작에 있어서 인가되는 검출용 전압 Vm은, 데이터선 Ld마다 서로 상이한 구성이어도 된다. 이때, 임계값 검출 동작에서는, 복수의 데이터선 Ld의 각각은, 서로 상이한 배선을 통해서 아날로그 전원(70)에 접속되어도 된다. 또는, 검출용 전압 Vm은, 디지털 데이터로서 데이터 드라이버 회로(40)로부터 데이터선 Ld에 공급되어도 된다.
·1회의 임계값 검출 동작에 있어서 검출용 전압 Vm이 인가되는 데이터선 Ld는, 모든 데이터선 Ld에 있어서의 일부이어도 된다. 이때, 1회의 임계값 검출 동작에서는, 검출용 전압 Vm의 인가의 대상이 되는 일부의 데이터선 Ld만이, 검출용 전압 스위치 SWs를 통해서 아날로그 전원(70)과 접속된다.
·상기 실시 형태에서는, 전류 제어 트랜지스터 Tr3의 특성으로서 임계값 전압 Vth가 검출되고, 검출된 임계값 전압 Vth에 기초하여 표시용 전압 Vd가 보정된다. 이것에 한정되지 않고, 전류 제어 트랜지스터 Tr3의 특성으로서 전류 증폭률β가 검출되고, 검출된 전류 증폭률β에 기초하여 표시용 전압 Vd가 보정되어도 된다. 또한, 전류 제어 트랜지스터 Tr3의 특성으로서 임계값 전압 Vth와 전류 증폭률β의 양쪽이 검출되어도 된다. 요컨대, 임계값 검출 동작에 있어서의 검출 대상은, 전류 제어 트랜지스터 Tr3의 소자 특성 중, 유기 EL 소자 OEL에 공급되는 구동 전류에 대하여 영향을 주는 파라미터이면 된다.
·표시용 전압 Vd의 보정 시에는, 전류 제어 트랜지스터 Tr3의 소자 특성 외에, 발광 휘도 등의 유기 EL 소자 OEL의 발광 특성이 사용되어도 된다.
·화소 회로 PCC의 구성은, 상술한 구성에 한정되지 않는다. 전류 제어 트랜지스터를 통해서 유기 EL 소자 OEL에 구동 전류가 공급되는 회로라면, 화소 회로 PCC에 구비되는 소자의 종류나 회로의 구성은 임의이다. 또한, 발광 소자는, 유기 EL 소자에 한하지 않고, 무기 EL소자나 LED 등이어도 되고, 전류 제어 트랜지스터를 통해서 구동 전류의 공급에 의해 발광되는 소자이면 된다.

Claims (8)

  1. 복수의 발광 소자와,
    상기 발광 소자에 각각 구동 전류를 공급하는 트랜지스터를 포함하는 복수의 화소 회로와,
    상기 화소 회로에 접속된 복수의 주사선과,
    상기 화소 회로에 접속된 복수의 데이터선과,
    복수의 주사선 중 어느 하나를 선택 대상으로서 선택하는 선택 드라이버와,
    상기 선택 드라이버의 구동을 제어하는 제어부를 구비하고,
    상기 제어부는,
    상기 주사선을 1개씩 순서대로 선택 대상으로서 선택하고, 그 선택 대상에 접속된 상기 화소 회로에 대하여 상기 데이터선을 통해서 계조 표시 전압을 인가하여, 대응하는 상기 발광 소자를 계조 표시 상태로 하는 계조 표시 동작과,
    상기 주사선을 1개씩 순서대로 선택 대상으로서 선택하고, 그 선택 대상에 접속된 상기 화소 회로에 대하여 상기 데이터선을 통해서 비계조 표시 전압을 인가하여, 대응하는 상기 발광 소자를 비계조 표시 상태로 하는 비계조 표시 동작과,
    상기 비계조 표시 상태에서 상기 복수의 주사선의 일부를 검출 대상으로서 선택하고, 그 검출 대상에 접속된 상기 화소 회로의 상기 트랜지스터의 특성을 상기 데이터선을 통해서 검출하는 검출 동작을, 이 순서대로 반복하고,
    상기 검출 동작에 의해 얻어진 검출 결과를 사용해서 상기 계조 표시 전압을 보정하도록 구성되어 있는 표시 장치.
  2. 제1항에 있어서,
    상기 제어부는, 상기 검출 대상을 상기 검출 동작마다 바꾸도록 구성되어 있는 표시 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제어부는, 1회의 상기 검출 동작에 있어서의 상기 검출 대상의 개수를 1개로 설정하도록 구성되어 있는 표시 장치.
  4. 제3항에 있어서,
    상기 제어부는, 상기 검출 대상을 상기 검출 동작마다 인접하는 것으로 전환하도록 구성되어 있는 표시 장치.
  5. 제3항에 있어서,
    상기 제어부는, 상기 검출 대상을 상기 검출 동작마다 복수개 이격한 것으로 전환하도록 구성되어 있는 표시 장치.
  6. 제5항에 있어서,
    상기 제어부는,
    상기 복수의 주사선을, 서로 인접하는 복수의 주사선을 포함하는 복수의 주사선군으로 구획하고,
    상기 검출 결과에 관한 데이터를 상기 검출 대상이 포함되는 상기 주사선군에 대응지어서 기억하고,
    상기 검출 대상을 상기 검출 동작마다 상기 주사선군씩 전환하고,
    상기 주사선군에 대응지어진 상기 데이터를 사용해서 상기 주사선군에 접속된 상기 화소 회로에의 상기 계조 표시 전압을 보정하도록 구성되어 있는 표시 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 선택 드라이버는, 상기 계조 표시 동작 및 상기 비계조 표시 동작의 각각에 있어서, 상기 선택 대상의 후보를 표시 주기로 순서대로 절환함과 함께, 상기 검출 동작에 있어서, 상기 검출 대상의 후보를 검출 주기로 순서대로 전환하도록 구성되고,
    상기 제어부는,
    상기 표시 주기보다도 상기 검출 주기를 짧게 하도록 구성되어 있는 표시 장치.
  8. 발광 소자에 구동 전류를 공급하는 트랜지스터를 포함하는 화소 회로가 접속된 복수의 주사선을 1개씩 순서대로 선택 대상으로서 선택하고, 그 선택 대상에 접속된 상기 화소 회로에 대하여 데이터선을 통해서 계조 표시 전압을 인가하여, 대응하는 상기 발광 소자를 계조 표시 상태로 하는 계조 표시 동작과,
    상기 주사선을 1개씩 순서대로 선택 대상으로서 선택하고, 그 선택 대상에 접속된 상기 화소 회로에 대하여 데이터선을 통해서 비계조 표시 전압을 인가하여, 대응하는 상기 발광 소자를 비계조 표시 상태로 하는 비계조 표시 동작과,
    상기 비계조 표시 상태에서 상기 복수의 주사선의 일부를 검출 대상으로서 선택하고, 그 검출 대상에 접속된 상기 화소 회로의 상기 트랜지스터의 특성을 데이터선을 통해서 검출하는 검출 동작을, 이 순서대로 반복하는 것과,
    상기 검출 동작에 의해 얻어진 검출 결과를 사용해서 상기 계조 표시 전압을 보정하는 것을 포함하는 표시 방법.
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