JP2010145709A - 画像表示装置 - Google Patents
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- G09G3/2007—Display of intermediate tones
- G09G3/2014—Display of intermediate tones by modulation of the duration of a single pulse during which the logic level remains constant
Abstract
【課題】従来よりも高輝度で画像を表示する高輝度表示モードと、通常の表示輝度モードとを切り替え可能な画像表示装置を提供する。
【解決手段】第１駆動モードと、第２駆動モードとを有し、第１フレームと第２フレームを連続する２個のフレームとするとき、前記第１駆動モード時に、第１フレームの書込期間において、前記走査回路は、奇数番目の表示ラインを順次選択するとともに、前記駆動回路は、奇数番目の表示ライン用のアナログ映像電圧を各信号線に供給し、第２フレームの書込期間において、前記走査回路は、偶数番目の表示ラインを順次選択するとともに、前記駆動回路は、偶数番目の表示ライン用のアナログ映像電圧を各信号線に供給し、前記第２駆動モード時に、全てのフレームの書込期間において、前記走査回路は、全ての表示ラインを順次選択するとともに、前記駆動回路は、全ての表示ライン用のアナログ映像電圧を各信号線に供給する。
【選択図】図５
【解決手段】第１駆動モードと、第２駆動モードとを有し、第１フレームと第２フレームを連続する２個のフレームとするとき、前記第１駆動モード時に、第１フレームの書込期間において、前記走査回路は、奇数番目の表示ラインを順次選択するとともに、前記駆動回路は、奇数番目の表示ライン用のアナログ映像電圧を各信号線に供給し、第２フレームの書込期間において、前記走査回路は、偶数番目の表示ラインを順次選択するとともに、前記駆動回路は、偶数番目の表示ライン用のアナログ映像電圧を各信号線に供給し、前記第２駆動モード時に、全てのフレームの書込期間において、前記走査回路は、全ての表示ラインを順次選択するとともに、前記駆動回路は、全ての表示ライン用のアナログ映像電圧を各信号線に供給する。
【選択図】図５
Description
本発明は、画像表示装置に係り、特に、発光素子として有機エレクトロルミネッセンス素子を使用するアクティブマトリクス型の画像表示装置に関する。
発光素子として有機エレクトロルミネッセンス素子（以下、有機ＥＬ素子という）を用いたアクティブマトリクス駆動の有機エレクトロルミネッセンスディスプレイ（以下、有機ＥＬディスプレイという）は、次世代のフラットパネルディスプレイとして期待されている。
このアクティブマトリクス型の有機ＥＬディスプレイでは、映像電圧や電流を伝える配線をマトリクス状に配線し、画素には有機ＥＬ素子の他に、アクティブ素子である薄膜トランジスタ（以下、ＴＦＴという）で形成した画素回路を内蔵している。有機ＥＬ素子の発光輝度は、画素回路が有機ＥＬ素子へ供給する電流を制御することによって行われる。
有機ＥＬディスプレイの画素回路には、映像電圧を保持するための容量素子が信号線に接続された容量直結型の画素回路（例えば、下記特許文献１参照）と、容量素子がスイッチングトランジスタによって信号線と分離された容量分離型の画素回路（例えば、下記特許文献２参照）が知られている。
このアクティブマトリクス型の有機ＥＬディスプレイでは、映像電圧や電流を伝える配線をマトリクス状に配線し、画素には有機ＥＬ素子の他に、アクティブ素子である薄膜トランジスタ（以下、ＴＦＴという）で形成した画素回路を内蔵している。有機ＥＬ素子の発光輝度は、画素回路が有機ＥＬ素子へ供給する電流を制御することによって行われる。
有機ＥＬディスプレイの画素回路には、映像電圧を保持するための容量素子が信号線に接続された容量直結型の画素回路（例えば、下記特許文献１参照）と、容量素子がスイッチングトランジスタによって信号線と分離された容量分離型の画素回路（例えば、下記特許文献２参照）が知られている。
なお、本願発明に関連する先行技術文献としては以下のものがある。
特開２００３−１２２３０１号公報
特開２００８−４０３２６号公報
容量直結型の画素回路は、信号線と容量素子との間のスイッチ素子が不要であるために、一般的にＴＦＴ数が少なく、画素回路をよりコンパクトに出来るメリットがある。その反面、前述の特許文献１の図９に記載されているように、１フレーム期間が映像電圧を書き込むための書込期間と、画像を表示するための発光（点灯）期間に分割される。
つまり、容量直結型の画素回路の発光時間は１フレーム期間よりも書込時間分だけ短くなるために、容量分離型に比べて表示輝度が暗くなるという課題があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、従来よりも高輝度で画像を表示する高輝度表示モードと、通常の表示輝度モードとを切り替え可能な画像表示装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
つまり、容量直結型の画素回路の発光時間は１フレーム期間よりも書込時間分だけ短くなるために、容量分離型に比べて表示輝度が暗くなるという課題があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、従来よりも高輝度で画像を表示する高輝度表示モードと、通常の表示輝度モードとを切り替え可能な画像表示装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素と、前記各画素に映像電圧を入力する複数の信号線と、前記各画素に走査電圧を入力する複数の制御線と、前記各信号線にアナログ映像電圧を供給する駆動回路と、前記各制御線に走査電圧を供給する走査回路とを具備し、前記各画素は、発光素子と、前記発光素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲート電極と前記信号線との間に接続される容量素子とを有する画像表示装置であって、第１駆動モードと、第２駆動モードとを有し、各フレームには、信号線を通して前記画素に映像電圧を供給するための書込期間と、前記画素に供給された映像電圧に従って前記発光素子を発光させるための発光期間とを有し、Ｎを２以上の整数（Ｎ≧２）、第１ないし第Ｎフレームを連続するＮ個のフレーム、ｊを１以上の整数とするとき、前記第１駆動モード時に、第ｋ（１≦ｋ≦Ｎ）フレームの書込期間において、前記走査回路は、第（ｋ＋Ｎ（ｊ−１））番目の表示ラインを順次選択するとともに、前記駆動回路は、第（ｋ＋Ｎ（ｊ−１））番目の表示ライン用のアナログ映像電圧を各信号線に供給し、前記第２駆動モード時に、全てのフレームの書込期間において、前記走査回路は、全ての表示ラインを順次選択するとともに、前記駆動回路は、全ての表示ライン用のアナログ映像電圧を各信号線に供給する。
（１）複数の画素と、前記各画素に映像電圧を入力する複数の信号線と、前記各画素に走査電圧を入力する複数の制御線と、前記各信号線にアナログ映像電圧を供給する駆動回路と、前記各制御線に走査電圧を供給する走査回路とを具備し、前記各画素は、発光素子と、前記発光素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲート電極と前記信号線との間に接続される容量素子とを有する画像表示装置であって、第１駆動モードと、第２駆動モードとを有し、各フレームには、信号線を通して前記画素に映像電圧を供給するための書込期間と、前記画素に供給された映像電圧に従って前記発光素子を発光させるための発光期間とを有し、Ｎを２以上の整数（Ｎ≧２）、第１ないし第Ｎフレームを連続するＮ個のフレーム、ｊを１以上の整数とするとき、前記第１駆動モード時に、第ｋ（１≦ｋ≦Ｎ）フレームの書込期間において、前記走査回路は、第（ｋ＋Ｎ（ｊ−１））番目の表示ラインを順次選択するとともに、前記駆動回路は、第（ｋ＋Ｎ（ｊ−１））番目の表示ライン用のアナログ映像電圧を各信号線に供給し、前記第２駆動モード時に、全てのフレームの書込期間において、前記走査回路は、全ての表示ラインを順次選択するとともに、前記駆動回路は、全ての表示ライン用のアナログ映像電圧を各信号線に供給する。
（２）（１）において、前記Ｎは２であり、前記第１駆動モード時に、第１フレームの書込期間において、前記走査回路は、奇数番目の表示ラインを順次選択するとともに、前記駆動回路は、奇数番目の表示ライン用のアナログ映像電圧を各信号線に供給し、第２フレームの書込期間において、前記走査回路は、偶数番目の表示ラインを順次選択するとともに、前記駆動回路は、偶数番目の表示ライン用のアナログ映像電圧を各信号線に供給し、前記第２駆動モード時に、全てのフレームの書込期間において、前記走査回路は、全ての表示ラインを順次選択するとともに、前記駆動回路は、全ての表示ライン用のアナログ映像電圧を各信号線に供給する。
（３）（１）または（２）において、前記各画素は、前記駆動トランジスタのゲート電極とドレイン電極との間に接続されるスイッチングトランジスタを有し、前記スイッチングトランジスタのゲート電極は、前記複数の制御線の中の対応する制御線に接続される。
（３）（１）または（２）において、前記各画素は、前記駆動トランジスタのゲート電極とドレイン電極との間に接続されるスイッチングトランジスタを有し、前記スイッチングトランジスタのゲート電極は、前記複数の制御線の中の対応する制御線に接続される。
（４）（３）において、前記各画素に走査電圧を入力する複数の点灯制御線を具備し、前記各画素は、ソースまたはドレインのいずれかの電極が前記駆動トランジスタのドレイン電極に接続され、ソースまたはドレインのもう一方の電極が前記発光素子の一端に接続される点灯トランジスタを有し、前記点灯トランジスタのゲート電極は、前記複数の点灯制御線の中の対応する点灯制御線に接続される。
（５）（１）または（２）において、前記第１駆動モード時および前記第２駆動モード時のそれぞれの発光期間に、前記駆動回路は、基準電圧を各信号線に供給し、前記第１駆動モード時の発光期間の前記各画素内の前記発光素子の発光時間は、前記第２駆動モード時の発光期間の前記各画素内の前記発光素子の発光時間よりも長い。
（６）（１）または（２）において、前記第１駆動モード時および前記第２駆動モード時のそれぞれの発光期間は調整可能である。
（７）（２）において、前記第２駆動モード時に前記走査回路へ供給するクロックをクロックＦとするとき、前記第１駆動モード時に前記走査回路へ供給するクロックは、前記クロックＦと、前記クロックＦと同一周波数で、位相が異なるクロックｆとを合体したクロックである。
（５）（１）または（２）において、前記第１駆動モード時および前記第２駆動モード時のそれぞれの発光期間に、前記駆動回路は、基準電圧を各信号線に供給し、前記第１駆動モード時の発光期間の前記各画素内の前記発光素子の発光時間は、前記第２駆動モード時の発光期間の前記各画素内の前記発光素子の発光時間よりも長い。
（６）（１）または（２）において、前記第１駆動モード時および前記第２駆動モード時のそれぞれの発光期間は調整可能である。
（７）（２）において、前記第２駆動モード時に前記走査回路へ供給するクロックをクロックＦとするとき、前記第１駆動モード時に前記走査回路へ供給するクロックは、前記クロックＦと、前記クロックＦと同一周波数で、位相が異なるクロックｆとを合体したクロックである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の画像表示装置によれば、従来よりも高輝度で画像を表示する高輝度表示モードと、通常の表示輝度モードとを切り替えることが可能となる。
本発明の画像表示装置によれば、従来よりも高輝度で画像を表示する高輝度表示モードと、通常の表示輝度モードとを切り替えることが可能となる。
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の画像表示装置の有機ＥＬ表示パネルの概略構成を示すブロック図である。
図１に示すように、有機ＥＬ表示パネルの表示領域内には複数の画素１０がマトリクス状に設けられる。画素１０には、信号線１１、書込制御線１２、点灯制御線１３、および電源線１４がそれぞれ接続される。
書込制御線１２と点灯制御線１３は、走査回路２０に接続される。走査回路２０は、書込制御線１２と点灯制御線１３に駆動電圧を供給し、表示ラインを選択する。信号線１１は駆動回路３０に接続される。駆動回路３０には、ラインメモリ３１とデジタルアナログ変換器（ＤＡＣ）が内蔵されており、ラインメモリ３１は有機ＥＬ表示パネルの外部からシリアルに供給されるデジタル映像データ（Ｄａｔａ）をシリアル・パラレル変換し、ＤＡＣはパラレルのデジタル映像データを、アナログ映像電圧に変換する。
ここで、画素１０、走査回路２０、駆動回路３０等の各回路は全て、一般に良く知られている低温多結晶シリコン薄膜を用いてガラス基板（ＧＬＡＳ）上に構成されている。また、実際には画素１０は、有機ＥＬ表示パネルの表示領域内に多数個配置されるが、図面の簡略化のために図１では、３列×４行＝１２画素のみを記載してあるが、例えば、画面の解像度がカラーＶＧＡの場合、画素の列数は１９２０列、行数は４８０行になる。
また、画素１０には、他にも共通接地線が配線されているが、これらの記載は省略してある。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の画像表示装置の有機ＥＬ表示パネルの概略構成を示すブロック図である。
図１に示すように、有機ＥＬ表示パネルの表示領域内には複数の画素１０がマトリクス状に設けられる。画素１０には、信号線１１、書込制御線１２、点灯制御線１３、および電源線１４がそれぞれ接続される。
書込制御線１２と点灯制御線１３は、走査回路２０に接続される。走査回路２０は、書込制御線１２と点灯制御線１３に駆動電圧を供給し、表示ラインを選択する。信号線１１は駆動回路３０に接続される。駆動回路３０には、ラインメモリ３１とデジタルアナログ変換器（ＤＡＣ）が内蔵されており、ラインメモリ３１は有機ＥＬ表示パネルの外部からシリアルに供給されるデジタル映像データ（Ｄａｔａ）をシリアル・パラレル変換し、ＤＡＣはパラレルのデジタル映像データを、アナログ映像電圧に変換する。
ここで、画素１０、走査回路２０、駆動回路３０等の各回路は全て、一般に良く知られている低温多結晶シリコン薄膜を用いてガラス基板（ＧＬＡＳ）上に構成されている。また、実際には画素１０は、有機ＥＬ表示パネルの表示領域内に多数個配置されるが、図面の簡略化のために図１では、３列×４行＝１２画素のみを記載してあるが、例えば、画面の解像度がカラーＶＧＡの場合、画素の列数は１９２０列、行数は４８０行になる。
また、画素１０には、他にも共通接地線が配線されているが、これらの記載は省略してある。
各画素１０は、発光素子としての有機エレクトロルミネッセンス素子（以下、有機ＥＬ素子という。）１を有しており、有機ＥＬ素子１のカソード電極は共通電極１５に接続される。また、アノード電極は、点灯用のｎ型薄膜トランジスタ（以下、点灯ＴＦＴという。）（Ｑ３）と、ｐ型薄膜トランジスタ（以下、駆動ＴＦＴという。）（Ｑ１）を介して電源線１４に接続されている。
駆動ＴＦＴ（Ｑ１）のソース電極は全ての画素１０に共通である電源線１４に接続されている。有機ＥＬ素子１の発光に必要となる電流は、外部の電源４０から、電源線１４と共通電極１５に供給される。
また、駆動ＴＦＴ（Ｑ１）のゲート電極は、容量素子（保持コンデンサ）（ＣＳ）を介して、何れかの信号線１１に接続され、駆動ＴＦＴ（Ｑ１）のドレイン電極とゲート電極との間には、書込み用のｎ型薄膜トランジスタ（以下、書込ＴＦＴという。）（Ｑ２）が設けられる。なお、書込ＴＦＴ（Ｑ２）のゲート電極は、何れかの書込制御線１２に接続される。また、点灯ＴＦＴ（Ｑ３）のゲート電極は、何れかの点灯制御線１３に接続される。
なお、駆動ＴＦＴ（Ｑ１）、書込ＴＦＴ（Ｑ２）、および点灯ＴＦＴ（Ｑ３）は、それぞれ、半導体層にポリシリコンを用いる多結晶シリコン薄膜トランジスタを用いてガラス基板上に構成されている。なお、多結晶シリコン薄膜トランジスタ、あるいは、有機ＥＬ素子１の製造方法などに関しては、一般に報告されているものと大きな相違はないため、ここではその説明は省略する。
駆動ＴＦＴ（Ｑ１）のソース電極は全ての画素１０に共通である電源線１４に接続されている。有機ＥＬ素子１の発光に必要となる電流は、外部の電源４０から、電源線１４と共通電極１５に供給される。
また、駆動ＴＦＴ（Ｑ１）のゲート電極は、容量素子（保持コンデンサ）（ＣＳ）を介して、何れかの信号線１１に接続され、駆動ＴＦＴ（Ｑ１）のドレイン電極とゲート電極との間には、書込み用のｎ型薄膜トランジスタ（以下、書込ＴＦＴという。）（Ｑ２）が設けられる。なお、書込ＴＦＴ（Ｑ２）のゲート電極は、何れかの書込制御線１２に接続される。また、点灯ＴＦＴ（Ｑ３）のゲート電極は、何れかの点灯制御線１３に接続される。
なお、駆動ＴＦＴ（Ｑ１）、書込ＴＦＴ（Ｑ２）、および点灯ＴＦＴ（Ｑ３）は、それぞれ、半導体層にポリシリコンを用いる多結晶シリコン薄膜トランジスタを用いてガラス基板上に構成されている。なお、多結晶シリコン薄膜トランジスタ、あるいは、有機ＥＬ素子１の製造方法などに関しては、一般に報告されているものと大きな相違はないため、ここではその説明は省略する。
本実施例では、予め１／６０秒に設定されている１フレーム期間は、「書込み期間」と「発光期間」とに２分割されている。
図２は、各画素１０への映像電圧の書込みと発光動作を説明する図である。
図２において、Ｄは、信号線１１に供給される映像電圧を、ＧＷは、書込制御線１２に供給される駆動電圧を、ＧＬは、点灯制御線１３に供給される駆動電圧を示している。以下、［書込み期間］と［発光期間］について説明する。
［書込み期間］
書込み時に、信号線１１には、駆動回路３０より映像電圧（Ｄ）として、アナログ映像電圧（Ｖｄａｔａ）が供給される。
次に、時刻Ｔ０で、駆動電圧（ＧＷ）と駆動電圧（ＧＬ）がＨｉｇｈレベル（以下、Ｈレベル）になると、書込ＴＦＴ（Ｑ２）と点灯ＴＦＴ（Ｑ３）とがオンになる。これにより、駆動ＴＦＴ（Ｑ１）はゲート電極とドレイン電極とが接続されたダイオード接続になり、前のフィールドで容量素子（ＣＳ）に記憶されていた駆動ＴＦＴ（Ｑ１）のゲート電極の電圧はクリアされる。
次に、時刻Ｔ１で、駆動電圧（ＧＬ）がＬｏｗｈレベル（以下、Ｌレベル）になると、点灯ＴＦＴ（Ｑ３）がオフになる。これにより、駆動ＴＦＴ（Ｑ１）と有機ＥＬ素子１とは強制的に電流オフ状態になるが、このとき、駆動ＴＦＴ（Ｑ１）のゲート電極とドレイン電極は書込ＴＦＴ（Ｑ２）で短絡されているため、容量素子（ＣＳ）の一端でもある駆動ＴＦＴ（Ｑ１）のゲート電極の電圧は、電源線１４の電圧よりしきい値電圧（Ｖｔｈ）だけ低い電圧に自動的にリセットされる。
次に、時刻Ｔ２で、駆動電圧（ＧＷ）がＬレベルとなると、書込ＴＦＴ（Ｑ２）がオフとなり、容量素子（ＣＳ）の両端の電位差はこのまま容量素子（ＣＳ）に記憶される。
図２は、各画素１０への映像電圧の書込みと発光動作を説明する図である。
図２において、Ｄは、信号線１１に供給される映像電圧を、ＧＷは、書込制御線１２に供給される駆動電圧を、ＧＬは、点灯制御線１３に供給される駆動電圧を示している。以下、［書込み期間］と［発光期間］について説明する。
［書込み期間］
書込み時に、信号線１１には、駆動回路３０より映像電圧（Ｄ）として、アナログ映像電圧（Ｖｄａｔａ）が供給される。
次に、時刻Ｔ０で、駆動電圧（ＧＷ）と駆動電圧（ＧＬ）がＨｉｇｈレベル（以下、Ｈレベル）になると、書込ＴＦＴ（Ｑ２）と点灯ＴＦＴ（Ｑ３）とがオンになる。これにより、駆動ＴＦＴ（Ｑ１）はゲート電極とドレイン電極とが接続されたダイオード接続になり、前のフィールドで容量素子（ＣＳ）に記憶されていた駆動ＴＦＴ（Ｑ１）のゲート電極の電圧はクリアされる。
次に、時刻Ｔ１で、駆動電圧（ＧＬ）がＬｏｗｈレベル（以下、Ｌレベル）になると、点灯ＴＦＴ（Ｑ３）がオフになる。これにより、駆動ＴＦＴ（Ｑ１）と有機ＥＬ素子１とは強制的に電流オフ状態になるが、このとき、駆動ＴＦＴ（Ｑ１）のゲート電極とドレイン電極は書込ＴＦＴ（Ｑ２）で短絡されているため、容量素子（ＣＳ）の一端でもある駆動ＴＦＴ（Ｑ１）のゲート電極の電圧は、電源線１４の電圧よりしきい値電圧（Ｖｔｈ）だけ低い電圧に自動的にリセットされる。
次に、時刻Ｔ２で、駆動電圧（ＧＷ）がＬレベルとなると、書込ＴＦＴ（Ｑ２）がオフとなり、容量素子（ＣＳ）の両端の電位差はこのまま容量素子（ＣＳ）に記憶される。
即ち、駆動ＴＦＴ（Ｑ１）のゲート・ソース間電圧の絶対値｜Ｖｇｓ｜には、駆動ＴＦＴ（Ｑ１）のしきい値電圧（Ｖｔｈ）、もしくはそれに近い電圧値（Ｖｔ）が発生する。すると、容量素子（ＣＳ）には、この電圧（Ｖｔ）とアナログ映像電圧（Ｖｄａｔａ）の差電圧が記憶される。
このとき、容量素子（ＣＳ）の信号線１１側に入力する電圧値が、Ｖｄａｔａのアナログ映像電圧よりも高ければ駆動ＴＦＴ（Ｑ１）はオフ状態であり、容量素子（ＣＳ）の信号線１１側に入力する電圧値が、Ｖｄａｔａのアナログ映像電圧よりも低ければ駆動ＴＦＴ（Ｑ１）はオン状態となる。
但し、他の行の表示ライン上の画素１０を走査している期間は、当該画素１０の点灯ＴＦＴ（Ｑ３）は常時オフ状態であるから、信号線１１のアナログ映像電圧の高低にかかわらず、有機ＥＬ素子１が点灯することはない。
さてアナログ映像電圧の画素への書込みはこのように行毎に順次行われ、全ての画素への書込みが終了した時点で１フレームの「書込み期間」は終了する。
このとき、容量素子（ＣＳ）の信号線１１側に入力する電圧値が、Ｖｄａｔａのアナログ映像電圧よりも高ければ駆動ＴＦＴ（Ｑ１）はオフ状態であり、容量素子（ＣＳ）の信号線１１側に入力する電圧値が、Ｖｄａｔａのアナログ映像電圧よりも低ければ駆動ＴＦＴ（Ｑ１）はオン状態となる。
但し、他の行の表示ライン上の画素１０を走査している期間は、当該画素１０の点灯ＴＦＴ（Ｑ３）は常時オフ状態であるから、信号線１１のアナログ映像電圧の高低にかかわらず、有機ＥＬ素子１が点灯することはない。
さてアナログ映像電圧の画素への書込みはこのように行毎に順次行われ、全ての画素への書込みが終了した時点で１フレームの「書込み期間」は終了する。
［発光期間］
１フレームの「発光期間」においては、走査回路２０は停止し、駆動電圧（ＧＷ）がＬレベル、駆動電圧（ＧＬ）がＨレベルとなるので、全画素の点灯ＴＦＴ（Ｑ３）が一斉にオン状態となる。このとき、信号線１１には、一定の基準電圧（Ｖｒｅｆ）が入力される。
ここで、点灯ＴＦＴ（Ｑ３）は常時オン状態にあるため、各画素１０の有機ＥＬ素子１は、予め書込まれたＶｄａｔａのアナログ映像電圧と信号線１１に供給される基準電圧（Ｖｒｅｆ）との電圧関係によって、駆動ＴＦＴ（Ｑ１）により駆動される。
駆動ＴＦＴ（Ｑ１）が飽和領域で駆動されているならば、有機ＥＬ素子１に流れる電流（ＩＬＥＤ）は近似的に、ＩＬＥＤ＝β（Ｖｇｓ−Ｖｔ）２として表すことができる。ここで、βは薄膜トランジスタの利得係数である。
信号線１１の電圧をある一定電圧の基準電圧（Ｖｒｅｆ）に保つことによって、Ｖｇｓ＝Ｖｄａｔａ−Ｖｒｅｆ＋Ｖｔとなるので、ＩＬＥＤ＝β（Ｖｄａｔａ−Ｖｒｅｆ）２となり、アナログ映像電圧（Ｖｄａｔａ）で一意的に決まる電流Ｉを有機ＥＬ素子１に流すことができる。
なお、発光期間に、一定の基準電圧（Ｖｒｅｆ）に代えて、三角波電圧を用いるようにしてもよい。
１フレームの「発光期間」においては、走査回路２０は停止し、駆動電圧（ＧＷ）がＬレベル、駆動電圧（ＧＬ）がＨレベルとなるので、全画素の点灯ＴＦＴ（Ｑ３）が一斉にオン状態となる。このとき、信号線１１には、一定の基準電圧（Ｖｒｅｆ）が入力される。
ここで、点灯ＴＦＴ（Ｑ３）は常時オン状態にあるため、各画素１０の有機ＥＬ素子１は、予め書込まれたＶｄａｔａのアナログ映像電圧と信号線１１に供給される基準電圧（Ｖｒｅｆ）との電圧関係によって、駆動ＴＦＴ（Ｑ１）により駆動される。
駆動ＴＦＴ（Ｑ１）が飽和領域で駆動されているならば、有機ＥＬ素子１に流れる電流（ＩＬＥＤ）は近似的に、ＩＬＥＤ＝β（Ｖｇｓ−Ｖｔ）２として表すことができる。ここで、βは薄膜トランジスタの利得係数である。
信号線１１の電圧をある一定電圧の基準電圧（Ｖｒｅｆ）に保つことによって、Ｖｇｓ＝Ｖｄａｔａ−Ｖｒｅｆ＋Ｖｔとなるので、ＩＬＥＤ＝β（Ｖｄａｔａ−Ｖｒｅｆ）２となり、アナログ映像電圧（Ｖｄａｔａ）で一意的に決まる電流Ｉを有機ＥＬ素子１に流すことができる。
なお、発光期間に、一定の基準電圧（Ｖｒｅｆ）に代えて、三角波電圧を用いるようにしてもよい。
図３は、図１に示す走査回路２０の回路構成を示す回路図である。
走査回路２０は、複数のＤ型フリップ・フロップ回路（Ｄ−Ｆ．Ｆ．）で構成されるシフトレジスタ回路（ＳＲ）と、アンド回路（ＡＮＤ１，ＡＮＤ２）と、オア回路（ＯＲ）でされる。
シフトレジスタ回路（ＳＲ）には、Ｄ型フリップ・フロップ回路（Ｄ−Ｆ．Ｆ．）を同期動作させるためのクロック（ＣＫ）が入力される。
ＧＷ＿ＥＮは、１番目ないし４番目の書込制御線１２に供給される駆動電圧（ＧＷ１〜ＧＷ４）のパルス幅を決定する制御信号であり、駆動電圧（ＧＷ１〜ＧＷ４）は、アンド回路（ＡＮＤ１）において、制御信号（ＧＷ＿ＥＮ）とシフトレジスタ回路（ＳＲ）の各段の出力との論理積をとることにより生成される。
ＧＬ＿ＥＮは、１番目ないし４番目の点灯制御線１３に供給される駆動電圧（ＧＬ１〜ＧＬ４）のパルス幅を決定する制御信号であり、駆動電圧（ＧＬ１〜ＧＬ４）は、アンド回路（ＡＮＤ２）において、制御信号（ＧＬ＿ＥＮ）とシフトレジスタ回路（ＳＲ）の各段の出力との論理積をとることにより生成される。
また、ＧＬ＿Ｈは、発光期間内に、駆動電圧（ＧＬ１〜ＧＬ４）を全てＨレベルにするための制御信号であり、発光期間内のＨレベルの駆動電圧（ＧＬ１〜ＧＬ４）は、オア回路（ＯＲ）において、制御信号（ＧＬ＿Ｈ）と各アンド回路（ＡＮＤ２）の出力との論理和をとることにより生成される。
走査回路２０は、複数のＤ型フリップ・フロップ回路（Ｄ−Ｆ．Ｆ．）で構成されるシフトレジスタ回路（ＳＲ）と、アンド回路（ＡＮＤ１，ＡＮＤ２）と、オア回路（ＯＲ）でされる。
シフトレジスタ回路（ＳＲ）には、Ｄ型フリップ・フロップ回路（Ｄ−Ｆ．Ｆ．）を同期動作させるためのクロック（ＣＫ）が入力される。
ＧＷ＿ＥＮは、１番目ないし４番目の書込制御線１２に供給される駆動電圧（ＧＷ１〜ＧＷ４）のパルス幅を決定する制御信号であり、駆動電圧（ＧＷ１〜ＧＷ４）は、アンド回路（ＡＮＤ１）において、制御信号（ＧＷ＿ＥＮ）とシフトレジスタ回路（ＳＲ）の各段の出力との論理積をとることにより生成される。
ＧＬ＿ＥＮは、１番目ないし４番目の点灯制御線１３に供給される駆動電圧（ＧＬ１〜ＧＬ４）のパルス幅を決定する制御信号であり、駆動電圧（ＧＬ１〜ＧＬ４）は、アンド回路（ＡＮＤ２）において、制御信号（ＧＬ＿ＥＮ）とシフトレジスタ回路（ＳＲ）の各段の出力との論理積をとることにより生成される。
また、ＧＬ＿Ｈは、発光期間内に、駆動電圧（ＧＬ１〜ＧＬ４）を全てＨレベルにするための制御信号であり、発光期間内のＨレベルの駆動電圧（ＧＬ１〜ＧＬ４）は、オア回路（ＯＲ）において、制御信号（ＧＬ＿Ｈ）と各アンド回路（ＡＮＤ２）の出力との論理和をとることにより生成される。
図４は、本実施例の有機ＥＬ表示パネルの通常モードの書込み期間における走査回路２０の入力波形と出力波形を示す図である。制御信号（ＧＷ＿ＥＮ，ＧＬ＿ＥＮ）は、クロック（ＣＫｎ）に同期して入力される。
シフトレジスタ回路（ＳＲ）に、スタート信号（ＳＴ）が入力されることによって、シフトレジスタ回路（ＳＲ）の走査が開始され、１番目ないし４番目の書込制御線１２に、クロック（ＣＫｎ）に同期して駆動電圧（ＧＷ１〜ＧＷ４）が出力され、１番目ないし４番目の点灯制御線１３に、クロック（ＣＫｎ）に同期して駆動電圧（ＧＬ１〜ＧＬ４）が出力される。
シフトレジスタ回路（ＳＲ）に、スタート信号（ＳＴ）が入力されることによって、シフトレジスタ回路（ＳＲ）の走査が開始され、１番目ないし４番目の書込制御線１２に、クロック（ＣＫｎ）に同期して駆動電圧（ＧＷ１〜ＧＷ４）が出力され、１番目ないし４番目の点灯制御線１３に、クロック（ＣＫｎ）に同期して駆動電圧（ＧＬ１〜ＧＬ４）が出力される。
図５は、本実施例の有機ＥＬ表示パネルの高輝度モードの書込み期間における走査回路２０の入力波形と出力波形を示す図である。
高輝度モードの書込み期間の場合、クロック（ＣＫｒ）は、クロック（ＣＫ１）とクロック（ＣＫ２）とが合体されたクロックとなる。ここで、クロック（ＣＫ１）とクロック（ＣＫ２）とは、通常モードの書込み期間の場合のクロック（ＣＫｎ）と同一周波数で、かつ、位相が異なるクロックである。
また、制御信号（ＧＷ＿ＥＮ，ＧＬ＿ＥＮ）は、通常モードの書込み期間と同じ波形の信号が入力される。
スタート信号（ＳＴ）が入力されるタイミングは、奇数フレームと偶数フレームで異なっている。奇数フレームにおいては、スタートパルス（ＳＴ）を２つのクロック（ＣＫ１、ＣＫ２）の中のクロック（ＣＫ２）とオーバーラップさせることによって、奇数行の表示ラインの画素１０にのみ駆動電圧が出力されるように、１番目と３番目の書込制御線１２に、クロック（ＣＫ２）に同期して駆動電圧（ＧＷ１，ＧＷ３）が出力され、１番目と３番目の点灯制御線１３に、クロック（ＣＫ２）に同期して駆動電圧（ＧＬ１，ＧＬ３）が出力される。
偶数フレームにおいては、スタートパルス（ＳＴ）を２つのクロック（ＣＫ１、ＣＫ２）の中のクロック（ＣＫ１）とオーバーラップさせることによって、偶数行の表示ラインの画素１０にのみ駆動電圧が出力されるように、２番目と４番目の書込制御線１２に、クロック（ＣＫ１）に同期して駆動電圧（ＧＷ１，ＧＷ３）が出力され、２番目と４番目の点灯制御線１３に、クロック（ＣＫ１）に同期して駆動電圧（ＧＬ１，ＧＬ３）が出力される。
高輝度モードの書込み期間の場合、クロック（ＣＫｒ）は、クロック（ＣＫ１）とクロック（ＣＫ２）とが合体されたクロックとなる。ここで、クロック（ＣＫ１）とクロック（ＣＫ２）とは、通常モードの書込み期間の場合のクロック（ＣＫｎ）と同一周波数で、かつ、位相が異なるクロックである。
また、制御信号（ＧＷ＿ＥＮ，ＧＬ＿ＥＮ）は、通常モードの書込み期間と同じ波形の信号が入力される。
スタート信号（ＳＴ）が入力されるタイミングは、奇数フレームと偶数フレームで異なっている。奇数フレームにおいては、スタートパルス（ＳＴ）を２つのクロック（ＣＫ１、ＣＫ２）の中のクロック（ＣＫ２）とオーバーラップさせることによって、奇数行の表示ラインの画素１０にのみ駆動電圧が出力されるように、１番目と３番目の書込制御線１２に、クロック（ＣＫ２）に同期して駆動電圧（ＧＷ１，ＧＷ３）が出力され、１番目と３番目の点灯制御線１３に、クロック（ＣＫ２）に同期して駆動電圧（ＧＬ１，ＧＬ３）が出力される。
偶数フレームにおいては、スタートパルス（ＳＴ）を２つのクロック（ＣＫ１、ＣＫ２）の中のクロック（ＣＫ１）とオーバーラップさせることによって、偶数行の表示ラインの画素１０にのみ駆動電圧が出力されるように、２番目と４番目の書込制御線１２に、クロック（ＣＫ１）に同期して駆動電圧（ＧＷ１，ＧＷ３）が出力され、２番目と４番目の点灯制御線１３に、クロック（ＣＫ１）に同期して駆動電圧（ＧＬ１，ＧＬ３）が出力される。
図６は、図１に示した複数の画素１０のうち、左端縦１ライン分の４つの画素の、通常モードにおける動作波形を表している。
第１フレーム（例えば、奇数フレーム）の書き込み期間においては、信号線１１には駆動回路３０からアナログ映像電圧Ｖ（１，１）〜Ｖ（１，４）が順次供給される。
さらに、１番目ないし４番目の書込制御線１２には、図４に図示した駆動電圧（ＧＷ１〜ＧＷ４）が供給され、１番目ないし４番目の点灯制御線１３には、図４に図示した駆動電圧（ＧＬ１〜ＧＬ４）が供給される。
それによって、縦１ライン分の４つの画素１０には、アナログ映像電圧Ｖ（１，１）〜Ｖ（１，４）が容量素子（ＣＳ）にそれぞれ記憶され、発光期間において、有機ＥＬ素子１を流れる電流Ｉ（１，１）〜Ｉ（１，４）が規定される。
以降、第２フレーム（例えば、偶数フレーム）〜第４フレームにおいても同様な動作が行われる。
第１フレーム（例えば、奇数フレーム）の書き込み期間においては、信号線１１には駆動回路３０からアナログ映像電圧Ｖ（１，１）〜Ｖ（１，４）が順次供給される。
さらに、１番目ないし４番目の書込制御線１２には、図４に図示した駆動電圧（ＧＷ１〜ＧＷ４）が供給され、１番目ないし４番目の点灯制御線１３には、図４に図示した駆動電圧（ＧＬ１〜ＧＬ４）が供給される。
それによって、縦１ライン分の４つの画素１０には、アナログ映像電圧Ｖ（１，１）〜Ｖ（１，４）が容量素子（ＣＳ）にそれぞれ記憶され、発光期間において、有機ＥＬ素子１を流れる電流Ｉ（１，１）〜Ｉ（１，４）が規定される。
以降、第２フレーム（例えば、偶数フレーム）〜第４フレームにおいても同様な動作が行われる。
図７は、図１に示した複数の画素１０のうち、左端縦１ライン分の４つの画素の、高輝度モードにおける動作波形を表している。
第１フレーム（例えば、奇数フレーム）の書込み期間においては、信号線１１には駆動回路３０から奇数表ライン上の画素１０に書き込むアナログ映像電圧Ｖ（１，１）、Ｖ（１，３）のみが順次供給される。
さらに、１番目ないし４番目の書込制御線１２には、図５に図示した駆動電圧（ＧＷ１〜ＧＷ４）が供給され、１番目ないし４番目の点灯制御線１３には、図５に図示した奇数フレームにおける駆動電圧（ＧＬ１〜ＧＬ４）が供給される。
これによって、奇数表示ライン上の画素１０にのみ書き込みが実施され、書き込み期間は通常モードの半分の時間で完了する。
発光期間においては、奇数表示ライン上の有機ＥＬ素子１を流れる電流Ｉ（１，１）、Ｉ（１，３）のみが更新され、偶数表示ライン上の有機ＥＬ素子１を流れる電流Ｉ（０，２）、Ｉ（０，４）は更新されない（“０”は第一フレームの１つ前のフレームに書き込まれたことを意味している）。
第１フレーム（例えば、奇数フレーム）の書込み期間においては、信号線１１には駆動回路３０から奇数表ライン上の画素１０に書き込むアナログ映像電圧Ｖ（１，１）、Ｖ（１，３）のみが順次供給される。
さらに、１番目ないし４番目の書込制御線１２には、図５に図示した駆動電圧（ＧＷ１〜ＧＷ４）が供給され、１番目ないし４番目の点灯制御線１３には、図５に図示した奇数フレームにおける駆動電圧（ＧＬ１〜ＧＬ４）が供給される。
これによって、奇数表示ライン上の画素１０にのみ書き込みが実施され、書き込み期間は通常モードの半分の時間で完了する。
発光期間においては、奇数表示ライン上の有機ＥＬ素子１を流れる電流Ｉ（１，１）、Ｉ（１，３）のみが更新され、偶数表示ライン上の有機ＥＬ素子１を流れる電流Ｉ（０，２）、Ｉ（０，４）は更新されない（“０”は第一フレームの１つ前のフレームに書き込まれたことを意味している）。
第２フレーム（例えば、偶数フレーム）の書込み期間においては、信号線１１には駆動回路３０から偶数表示ライン上の画素１０に書き込むアナログ映像電圧Ｖ（２，２）、Ｖ（２，４）のみが順次供給される。
さらに、１番目ないし４番目の書込制御線１２には、図５に図示した駆動電圧（ＧＷ１〜ＧＷ４）が供給され、１番目ないし４番目の点灯制御線１３には、図５に図示した偶数フレームにおける駆動電圧（ＧＬ１〜ＧＬ４）が供給される。
これによって、偶数表示ライン上の画素１０にのみ書き込みが実施され、書込み期間は通常モードの半分の時間で完了する。
発光期間においては、偶数表示ライン上の有機ＥＬ素子１を流れる電流Ｉ（２，２）、Ｉ（２，４）のみが更新され、奇数表示ライン上の有機ＥＬ素子１を流れる電流Ｉ（１，１）、Ｉ（１，３）は更新されない。
第３、第４フレームにおいても、第１、第２フレームと同様な動作が行われる。
以上説明したように、図７に示す高輝度モードにおける駆動により、書込み期間は常に通常モードのそれの半分になるため、発光期間を書き込み期間の短縮分だけ長くすることができる。
その代償として、書込み動作を間引くことにより各画素１０では２フレームに１回の書き換えになるために動画応答が遅くなるが、あまり高速な表示の鑑賞に用いない用途に限定すれば問題にはならない。
また、２フレーム間で電流量Ｉは容量素子（ＣＳ）が記憶する電圧によって一定に保たれているので、フリッカを発生しない。
さらに、１番目ないし４番目の書込制御線１２には、図５に図示した駆動電圧（ＧＷ１〜ＧＷ４）が供給され、１番目ないし４番目の点灯制御線１３には、図５に図示した偶数フレームにおける駆動電圧（ＧＬ１〜ＧＬ４）が供給される。
これによって、偶数表示ライン上の画素１０にのみ書き込みが実施され、書込み期間は通常モードの半分の時間で完了する。
発光期間においては、偶数表示ライン上の有機ＥＬ素子１を流れる電流Ｉ（２，２）、Ｉ（２，４）のみが更新され、奇数表示ライン上の有機ＥＬ素子１を流れる電流Ｉ（１，１）、Ｉ（１，３）は更新されない。
第３、第４フレームにおいても、第１、第２フレームと同様な動作が行われる。
以上説明したように、図７に示す高輝度モードにおける駆動により、書込み期間は常に通常モードのそれの半分になるため、発光期間を書き込み期間の短縮分だけ長くすることができる。
その代償として、書込み動作を間引くことにより各画素１０では２フレームに１回の書き換えになるために動画応答が遅くなるが、あまり高速な表示の鑑賞に用いない用途に限定すれば問題にはならない。
また、２フレーム間で電流量Ｉは容量素子（ＣＳ）が記憶する電圧によって一定に保たれているので、フリッカを発生しない。
図８は、本実施例の画像表示装置の概略構成を示すブロック図である。図８において、８０は画素１０がマトリクス状に配置される表示領域を表している。
画像表示装置のアプリケーション機器から供給される映像データ（Ｄａｔａ）は、一旦フレームメモリ５２に記憶される。
アプリケーション機器からは、通常モード／高輝度モード切り替え信号（Ｓ−ＮＨ）を受け、タイミングコントローラ５０とアドレス回路５１に供給する。
アドレス回路５１は、フレームメモリ５２に対して、通常モードでは順次映像データを読み出すように、高輝度モードでは奇数／偶数フレームで、奇数行／偶数行の映像データのみを読み出すようにアドレスデータ（Ａ−ｄａｔａ）を出力する。
タイミングコントローラ５０は、図４、図５に示した走査回路２０のクロック、制御信号を生成（ＣＫ，ＳＴ，ＧＷ＿ＥＮ，ＧＬ＿ＥＮ，ＧＬ＿Ｈ）し、通常モードでは、図４の入力波形を、高輝度モードでは図５の入力波形を発生する。
画像表示装置のアプリケーション機器から供給される映像データ（Ｄａｔａ）は、一旦フレームメモリ５２に記憶される。
アプリケーション機器からは、通常モード／高輝度モード切り替え信号（Ｓ−ＮＨ）を受け、タイミングコントローラ５０とアドレス回路５１に供給する。
アドレス回路５１は、フレームメモリ５２に対して、通常モードでは順次映像データを読み出すように、高輝度モードでは奇数／偶数フレームで、奇数行／偶数行の映像データのみを読み出すようにアドレスデータ（Ａ−ｄａｔａ）を出力する。
タイミングコントローラ５０は、図４、図５に示した走査回路２０のクロック、制御信号を生成（ＣＫ，ＳＴ，ＧＷ＿ＥＮ，ＧＬ＿ＥＮ，ＧＬ＿Ｈ）し、通常モードでは、図４の入力波形を、高輝度モードでは図５の入力波形を発生する。
なお、前述の説明では、連続する２フレーム内の各フレームにおいて、１／２表示ラインの書込を行うようにしたが、図９に示すように、連続するＮフレーム（図９では３フレーム）内の各フレームにおいて、１／Ｎ表示ラインの書込を行うようにするようにしてもよい。この場合は、より発光期間を長くすることができるので、より高輝度で画像を表示することができる。
さらに、図１０に示すように、「発光期間」の後に「消灯期間」を設けるようにしてもよい。図１０に示す駆動方法の場合、明るさを調節することができる。
図１１は、本実施例の画像表示装置を適用したモバイル用電子機器を示す図である。
モバイル用電子機器１００は、本実施例の画像表示装置１０１の他に、アンテナ１０２、マイク１０３、スピーカ１０４、撮像素子１０５、光センサ１０６、オーディオ再生ボタン１０７を装備している。また、モバイル用電子機器１００には、電力を供給するためのバッテリー１０８が内蔵されている。
図１２は、本実施例の画像表示装置を適用したＴＶあるいは映像モニタの構造を示す図である。
ＴＶあるいは映像モニタ２００の、フレーム２０１の内部に、本実施例の画像表示装置１０１が搭載されている。フレーム２０１の一部には光センサ１０６が設けられている。
さらに、図１０に示すように、「発光期間」の後に「消灯期間」を設けるようにしてもよい。図１０に示す駆動方法の場合、明るさを調節することができる。
図１１は、本実施例の画像表示装置を適用したモバイル用電子機器を示す図である。
モバイル用電子機器１００は、本実施例の画像表示装置１０１の他に、アンテナ１０２、マイク１０３、スピーカ１０４、撮像素子１０５、光センサ１０６、オーディオ再生ボタン１０７を装備している。また、モバイル用電子機器１００には、電力を供給するためのバッテリー１０８が内蔵されている。
図１２は、本実施例の画像表示装置を適用したＴＶあるいは映像モニタの構造を示す図である。
ＴＶあるいは映像モニタ２００の、フレーム２０１の内部に、本実施例の画像表示装置１０１が搭載されている。フレーム２０１の一部には光センサ１０６が設けられている。
本実施例の画像表示装置は、高輝度モードによって表示輝度を高くすることができるので、図１１に示すモバイル用電子機器１００や、図１２に示すＴＶあるいは映像モニタ２００に表示される表示画像の視認性を高めることができる。
また、光センサ１０６に照射される周囲の明るさに応じて標準モード／高輝度モードを切り替えることで、表示輝度を可変できるので、周囲の照度変化に合わせて表示映像の視認性を高めることができる。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
また、光センサ１０６に照射される周囲の明るさに応じて標準モード／高輝度モードを切り替えることで、表示輝度を可変できるので、周囲の照度変化に合わせて表示映像の視認性を高めることができる。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
１ 有機エレクトロルミネッセンス素子
１０ 画素
１１ 信号線
１２ 書込制御線
１３ 点灯制御線
１４ 電源線
１５ 共通電極
２０ 走査回路
３０ 駆動回路
３１ ラインメモリ
４０ 外部の電源
５０ タイミングコントローラ
５１ アドレス回路
５２ フレームメモリ
８０ 表示領域
１００ モバイル用電子機器
１０１ 画像表示装置
１０２ アンテナ
１０３ マイク
１０４ スピーカ
１０５ 撮像素子
１０６ 光センサ
１０７ オーディオ再生ボタン
１０８ バッテリー
２００ ＴＶあるいは映像モニタ
２０１ フレーム
ＤＡＣ デジタルアナログ変換器
Ｑ１ 薄膜トランジスタ（駆動ＴＦＴ）
Ｑ２ 薄膜トランジスタ（書込ＴＦＴ）
Ｑ３ 薄膜トランジスタ（点灯ＴＦＴ）
ＣＳ 容量素子
Ｄ−Ｆ．Ｆ． Ｄ型フリップ・フロップ回路
ＳＲ シフトレジスタ回路
ＡＮＤ１，ＡＮＤ２ アンド回路
ＯＲ オア回路
１０ 画素
１１ 信号線
１２ 書込制御線
１３ 点灯制御線
１４ 電源線
１５ 共通電極
２０ 走査回路
３０ 駆動回路
３１ ラインメモリ
４０ 外部の電源
５０ タイミングコントローラ
５１ アドレス回路
５２ フレームメモリ
８０ 表示領域
１００ モバイル用電子機器
１０１ 画像表示装置
１０２ アンテナ
１０３ マイク
１０４ スピーカ
１０５ 撮像素子
１０６ 光センサ
１０７ オーディオ再生ボタン
１０８ バッテリー
２００ ＴＶあるいは映像モニタ
２０１ フレーム
ＤＡＣ デジタルアナログ変換器
Ｑ１ 薄膜トランジスタ（駆動ＴＦＴ）
Ｑ２ 薄膜トランジスタ（書込ＴＦＴ）
Ｑ３ 薄膜トランジスタ（点灯ＴＦＴ）
ＣＳ 容量素子
Ｄ−Ｆ．Ｆ． Ｄ型フリップ・フロップ回路
ＳＲ シフトレジスタ回路
ＡＮＤ１，ＡＮＤ２ アンド回路
ＯＲ オア回路
Claims (7)
- 複数の画素と、
前記各画素に映像電圧を入力する複数の信号線と、
前記各画素に走査電圧を入力する複数の制御線と、
前記各信号線にアナログ映像電圧を供給する駆動回路と、
前記各制御線に走査電圧を供給する走査回路とを具備し、
前記各画素は、発光素子と、
前記発光素子を駆動する駆動トランジスタと、
前記駆動トランジスタのゲート電極と前記信号線との間に接続される容量素子とを有する画像表示装置であって、
第１駆動モードと、第２駆動モードとを有し、
各フレームには、前記信号線を通して前記画素に映像電圧を供給するための書込期間と、前記画素に供給された前記映像電圧に従って前記発光素子を発光させるための発光期間とを有し、
Ｎを２以上の整数（Ｎ≧２）、第１ないし第Ｎフレームを連続するＮ個のフレーム、ｊを１以上の整数とするとき、前記第１駆動モード時に、第ｋ（１≦ｋ≦Ｎ）フレームの書込期間において、前記走査回路は、第（ｋ＋Ｎ（ｊ−１））番目の表示ラインを順次選択するとともに、前記駆動回路は、第（ｋ＋Ｎ（ｊ−１））番目の表示ライン用のアナログ映像電圧を各信号線に供給し、
前記第２駆動モード時に、全てのフレームの書込期間において、前記走査回路は、全ての表示ラインを順次選択するとともに、前記駆動回路は、全ての表示ライン用のアナログ映像電圧を各信号線に供給することを特徴とする画像表示装置。 - 前記Ｎは２であり、
前記第１駆動モード時に、第１フレームの書込期間において、前記走査回路は、奇数番目の表示ラインを順次選択するとともに、前記駆動回路は、奇数番目の表示ライン用のアナログ映像電圧を各信号線に供給し、第２フレームの書込期間において、前記走査回路は、偶数番目の表示ラインを順次選択するとともに、前記駆動回路は、偶数番目の表示ライン用のアナログ映像電圧を各信号線に供給し、
前記第２駆動モード時に、全てのフレームの書込期間において、前記走査回路は、全ての表示ラインを順次選択するとともに、前記駆動回路は、全ての表示ライン用のアナログ映像電圧を各信号線に供給することを特徴とする請求項１に記載の画像表示装置。 - 前記各画素は、前記駆動トランジスタのゲート電極とドレイン電極との間に接続されるスイッチングトランジスタを有し、
前記スイッチングトランジスタのゲート電極は、前記制御線に接続されることを特徴とする請求項１または請求項２に記載の画像表示装置。 - 前記各画素に走査電圧を入力する複数の点灯制御線を具備し、
前記各画素は、ソースまたはドレインのいずれか一方の電極が前記駆動トランジスタのドレイン電極に接続され、ソースまたはドレインのもう一方の電極が前記発光素子の一端に接続される点灯トランジスタを有し、
前記点灯トランジスタのゲート電極は、前記点灯制御線に接続されることを特徴とする請求項３に記載の画像表示装置。 - 前記第１駆動モード時および前記第２駆動モード時のそれぞれの発光期間に、前記駆動回路は、基準電圧を各信号線に供給し、
前記第１駆動モード時の発光期間の前記各画素内の前記発光素子の発光時間は、前記第２駆動モード時の発光期間の前記各画素内の前記発光素子の発光時間よりも長いことを特徴とする請求項１または請求項２に記載の画像表示装置。 - 前記第１駆動モード時および前記第２駆動モード時のそれぞれの発光期間は調整可能であることを特徴とする請求項１または請求項２に記載の画像表示装置。
- 前記第２駆動モード時に前記走査回路へ供給するクロックをクロックＦとするとき、前記第１駆動モード時に前記走査回路へ供給するクロックは、前記クロックＦと、前記クロックＦと同一周波数で、位相が異なるクロックｆとを合体したクロックであることを特徴とする請求項２に記載の画像表示装置。
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- 2009-12-15 US US12/637,826 patent/US20100156966A1/en not_active Abandoned
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