JP4203656B2 - 表示装置及び表示パネルの駆動方法 - Google Patents

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Description

本発明は、発光素子を画素ごとに備える表示パネルを駆動する表示パネルの駆動方法、及び、前記表示パネルと前記データ側駆動回路と選択走査ドライバとを備える表示装置に関する。

一般に、液晶ディスプレイにはアクティブマトリクス駆動方式のものと、単純マトリクス駆動方式のものがある。アクティブマトリクス駆動方式の液晶ディスプレイにおいては、単純マトリクス駆動方式の液晶ディスプレイに比較しても高コントラスト及び高精細な画面表示が行われる。アクティブマトリクス駆動方式の液晶ディスプレイにおいては、キャパシタとしても機能する液晶素子と、画素スイッチング素子として機能するトランジスタとが、画素ごとに設けられている。アクティブマトリクス駆動方式では、シフトレジスタである走査ドライバによって走査線が選択されている時に、輝度を表すレベルの電圧がデータドライバによって信号線に印加されると、トランジスタを介して液晶素子に電圧が印加される。走査線の選択が終了してから次にその走査線が選択されるまでの間においてトランジスタがオフになっても、液晶素子がキャパシタとして機能するため、走査線の選択が終了してから次にその走査線が選択されるまでの間、電圧レベルが保持される。以上のように、走査線が選択されている時において液晶素子の光透過率が新たにリフレッシュされて、バックライトの光がリフレッシュされた光透過率で液晶素子を透過することによって、液晶ディスプレイの階調表現が行われる。

一方、自発光素子である有機EL(Electro Luminescence:エレクトロルミネッセンス)素子を用いた有機エレクトロルミネッセンスディスプレイは、液晶ディスプレイのようにバックライトを必要とせず、薄型化に最適であるとともに、液晶ディスプレイのような視野角の制限もないため、次世代の表示装置として実用化が大きく期待されている。

高輝度、高コントラスト、高精細といった観点から、有機エレクトロルミネッセンスディスプレイも、液晶ディスプレイと同様にアクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイが開発されている。例えば特許文献1に記載された従来のアクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイにおいては、有機EL素子を駆動するための画素回路(特許文献1においては、有機EL素子駆動回路と称されている。)が画素ごとに設けられている。画素回路は、有機EL素子(2、52)、駆動TFT(5、55)、第1のスイッチング素子(7、57)及びスイッチTFT(10、60)等から構成されている。制御線(4、54)が選択されると、信号ドライバにより駆動TFTのゲートに輝度データとして電圧が印加されることになる。これにより、駆動TFTがオンになり、ゲート電圧のレベルに応じた大きさの駆動電流が電源線から有機EL素子を介して駆動TFTに流れ、有機EL素子が電流の大きさに応じた輝度で発光する。制御線の選択が終了すると、駆動TFTのゲート電圧が第1のスイッチング素子によって保持され、有機EL素子の発光が保持される。その後、スイッチTFTのゲートにブランキング信号が入力されると、駆動TFTのゲート電圧が下がって駆動TFTがオフし、有機EL素子が消灯して1フレーム期間が終了する。
特開2000−221942号公報(第1図、第5図)

ところで、一般的にトランジスタは、周囲の温度変化によってチャネル抵抗が変化したり、長時間の使用によりチャネル抵抗が変化したりするために、ゲート閾値電圧が経時変化したり、ゲート閾値電圧がトランジスタごとに異なる。従って、従来の信号電圧によって輝度階調制御される電圧制御型アクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイでは、信号線からの信号電圧によって駆動TFTのゲート電圧のレベルを変化させることで有機EL素子に流れる電流の大きさを変化させることを行っても、駆動TFTのゲート電圧のレベルで有機EL素子に流れる電流の大きさを一義的に指定するのは困難である。つまり、複数の画素において同じレベルのゲート電圧を駆動TFTに印加したものとしても、有機EL素子の発光輝度が画素ごとに異なってしまい、表示面内で輝度のバラツキが生じてしまう。また、駆動TFTは経時的に劣化してしまうため、初期時と同じゲート電圧を印加しても初期時と同じ電流値の駆動電流にならないので有機EL素子の発光輝度も異なってしまう。

そこで、本発明は、上記のような問題点を解決しようとしてなされたものであり、高品質な表示を行うことができる表示装置及び表示パネルの駆動方法を提供することを目的とする。

以上の課題を解決するために、本発明の表示装置は、
複数の選択走査線と複数の信号線との各交差部に配置され、流れる電流の大きさに従った輝度で発光する有機エレクトロルミネッセンス素子である複数の発光素子と、
前記複数の選択走査線に対応して平行な複数の電源走査線と、
前記複数の選択走査線を順次選択する選択走査ドライバと、
前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうち前半に、リセット電圧を前記複数の信号線に印加し、前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうちリセット電圧を印加した後に、映像信号に従った大きさの指定電流を前記複数の信号線に流すデータ側駆動回路と、
前記複数の選択走査線及び前記複数の信号線にそれぞれ接続され、前記選択走査ドライバが前記選択走査線を選択することにより、前記信号線に流れる指定電流の大きさを記憶し、前記記憶した指定電流に従った大きさの駆動電流を前記複数の発光素子にそれぞれ流す複数の画素回路と、を備え
前記複数の画素回路の各々は、
ゲートが前記選択走査線に接続され、ドレインとソースのうちの一方が前記信号線に接続された第一トランジスタと、
ゲートが前記選択走査線に接続され、ドレインとソースのうちの一方が前記電源走査線に接続された第二トランジスタと、
ゲートが前記第二トランジスタのドレインとソースのうちの他方に接続され、ドレインとソースとのうちの一方が前記電源走査線に接続され、ドレインとソースのうちの他方が前記第一トランジスタのドレインとソースのうちの他方及び前記有機エレクトロルミネッセンス素子の一方の電極に直接接続された第三トランジスタと、
前記第三トランジスタのゲート−ソース間の電圧を保持することによって記憶するキャパシタと、を有し、
前記リセット電圧は、前記有機エレクトロルミネッセンス素子の他方の電極の電圧以下であり、
前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうち前半に、前記電源走査線に印加される電圧は前記リセット電圧に等しく、前記電源走査線の選択を解除した時に前記電源走査線に印加する電圧が前記有機エレクトロルミネッセンス素子の他方の電極の電圧を越えるように設定されていることを特徴とする。

好ましくは、前記データ側駆動回路は、
前記選択走査ドライバが前記複数の選択走査線を各々選択している時の前半に前記複数の信号線に対してリセット電圧を印加した状態に切り換える切換部と、
前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうち前記切換部がリセット電圧を印加した後から、前記選択走査ドライバが前記複数の選択走査線各々の選択を解除するまでの間に、映像信号に従った大きさの指定電流を前記複数の信号線に流す信号ドライバと、を有する。

好ましくは、前記複数の画素回路の各々は、
前記選択走査ドライバが前記選択走査線を選択している時に前記信号線に流れる指定電流を取り込んでその指定電流の大きさを電圧のレベルに変換して記憶し、
前記選択走査ドライバが前記選択走査線の選択を解除している時に前記信号線に流れる指定電流を遮断し、前記指定電流に応じて変換された電圧のレベルに従った駆動電流を前記発光素子に流す。

好ましくは、前記発光素子が有機エレクトロルミネッセンス素子であり、前記有機エレクトロルミネッセンス素子の一方の電極が前記画素回路に接続されている。

好ましくは、前記データ側駆動回路により印加するリセット電圧が前記有機エレクトロルミネッセンス素子の他方の電極の電圧以下に設定されている。

前記複数の選択走査線に対応して平行な複数の電源走査線が設けられ、
前記選択走査ドライバが前記複数の選択走査線を順次選択するのに同期して、前記複数の電源走査線を順次選択する電源走査ドライバが設けられ、
前記複数の画素回路の各々は、
ゲートが前記選択走査線に接続され、ドレインとソースのうちの一方が前記信号線に接続された第一トランジスタと、
ゲートが前記選択走査線に接続され、ドレインとソースのうちの一方が前記電源走査線に接続された第二トランジスタと、
ゲートが前記第二トランジスタのドレインとソースのうちの他方に接続され、ドレインとソースとのうちの一方が前記電源走査線に接続され、ドレインとソースのうちの他方が前記第一トランジスタのドレインとソースのうちの他方及び前記有機エレクトロルミネッセンス素子の一方の電極に接続された第三トランジスタと、
前記第三トランジスタのゲート−ソース間の電圧を保持することによって記憶するキャパシタと、を有する。

好ましくは、前記選択走査ドライバが前記選択走査線を選択して前記第一トランジスタをオンしている時に、前記第一トランジスタが前記電源走査線から前記第三トランジスタのドレイン−ソース間を介して前記信号線に指定電流を流すことによって、前記第三トランジスタが指定電流の大きさをゲート−ソース間電圧のレベルに変換して前記キャパシタが変換された電圧のレベルを記憶し、
前記選択走査ドライバが前記選択走査線の選択を解除して前記第一トランジスタをオフしている時に、前記第三トランジスタが、前記キャパシタによって記憶されたゲート−ソース間電圧のレベルに従った大きさの駆動電流を前記有機エレクトロルミネッセンス素子へ流す。

好ましくは、前記電源走査ドライバが前記電源走査線を選択している時に前記電源走査線に印加する電圧が前記有機エレクトロルミネッセンス素子の他方の電極の電圧以下に設定されており、前記電源走査ドライバが前記電源走査線の選択を解除した時に前記電源走査線に印加する電圧が前記有機エレクトロルミネッセンス素子の他方の電極の電圧を越えるように設定されている。

そして、本発明の表示装置は、
複数の選択走査線と複数の信号線との各交差部に配置され、流れる電流の大きさに従った輝度で発光する複数の発光素子と、
前記複数の選択走査線を順次選択する選択走査ドライバと、
前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうち前半に、リセット電圧を前記複数の信号線に印加し、前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうちリセット電圧を印加した後に、映像信号に従った大きさの指定電流を前記複数の信号線に流すデータ側駆動回路と、
前記複数の選択走査線及び前記複数の信号線にそれぞれ接続され、前記選択走査ドライバが前記選択走査線を選択することにより、前記信号線と前記発光素子とを導通させる複数の画素回路と、を備えることを特徴とする。

また、本発明のデータ側駆動回路は、複数の選択走査線と前記複数の信号線とにそれぞれ接続され、流れる電流の大きさに従った輝度で発光する複数の発光素子と、前記複数の選択走査線を順次選択する選択走査ドライバと、前記複数の発光素子の各々に接続された複数の画素回路と、を備えるアクティブマトリクス駆動方式の表示装置におけるデータ側駆動回路であって、
前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうち前半に、リセット電圧を前記複数の信号線に印加し、前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうちリセット電圧を印加した後に、映像信号に従った大きさの指定電流を前記複数の信号線に流すことを特徴とする。

好ましくは、前記データ側駆動回路は、
前記選択走査ドライバが前記複数の選択走査線を各々選択している時の前半に前記複数の信号線に対してリセット電圧を印加した状態に切り換える切換部と、
前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうち前記切換部がリセット電圧を印加した後から、前記選択走査ドライバが前記複数の選択走査線各々の選択を解除するまでの間に、映像信号に従った大きさの指定電流を前記複数の信号線に流す信号ドライバと、を備える。

また、本発明の表示パネルの駆動方法は、
複数の選択走査線と複数の信号線との各交差部に配置され、流れる電流の大きさに従った輝度で発光する有機エレクトロルミネッセンス素子である複数の発光素子と、前記選択走査線及び前記信号線にそれぞれ接続した複数の画素回路と、を備える表示パネルを駆動する方法であって、
前記表示パネルは、
前記複数の選択走査線に対応して平行な複数の電源走査線と、
前記複数の選択走査線を順次選択する選択走査ドライバと、
前記複数の選択走査線及び前記複数の信号線にそれぞれ接続され、前記選択走査ドライバが前記選択走査線を選択することにより、前記信号線に流れる指定電流の大きさを記憶し、前記記憶した指定電流に従った大きさの駆動電流を前記複数の発光素子にそれぞれ流す複数の画素回路と、を備え、
前記複数の画素回路の各々は、
ゲートが前記選択走査線に接続され、ドレインとソースのうちの一方が前記信号線に接続された第一トランジスタと、
ゲートが前記選択走査線に接続され、ドレインとソースのうちの一方が前記電源走査線に接続された第二トランジスタと、
ゲートが前記第二トランジスタのドレインとソースのうちの他方に接続され、ドレインとソースとのうちの一方が前記電源走査線に接続され、ドレインとソースのうちの他方が前記第一トランジスタのドレインとソースのうちの他方及び前記有機エレクトロルミネッセンス素子の一方の電極に直接接続された第三トランジスタと、
前記第三トランジスタのゲート−ソース間の電圧を保持することによって記憶するキャパシタと、を有し、
前記複数の選択走査線を順次選択し、
前記複数の選択走査線が各々選択されている時のうち前半に、前記有機エレクトロルミネッセンス素子の他方の電極の電圧以下のリセット電圧を前記複数の信号線に印加するとともに前記電源走査線に前記リセット電圧に等しい電圧を印加し、
前記複数の選択走査線が各々選択されている時のうち前記リセット電圧を印加した後に、前記電源走査線に印加する電圧が前記有機エレクトロルミネッセンス素子の他方の電極の電圧を越えるようにして、映像信号に従った大きさの指定電流を前記複数の信号線に流し、
前記選択走査線が選択されることにより、前記信号線に流れる指定電流の大きさを記憶し、前記記憶した指定電流の大きさに従った大きさの駆動電流を前記画素回路によって前記発光素子に流すことを特徴とする。

本発明では、複数の選択走査線のうち或る選択走査線が選択されている時のうちの前半に、その選択走査線に交差する信号線にリセット電圧が印加されることによって、信号線の寄生容量によって蓄積された電荷を放出することができる。

本発明によれば、選択期間中に選択走査線の選択によって信号線と発光素子とが導通している間にリセット電圧を印加することで信号線のみならず、発光素子に蓄積された電荷を放出することで正確な電流値の電流を発光素子に流すことができ、高品質な画面表示を行うことができる。

以下に、本発明を実施するための最良の形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。

〔第1の実施の形態〕
図1は、本発明の有機エレクトロルミネッセンスディスプレイを適用した第1の実施形態における有機エレクトロルミネッセンスディスプレイ1を示した図面である。図1に示されるように、有機エレクトロルミネッセンスディスプレイ1は、基本構成として、m本の選択走査線X1〜Xm、m本の電源走査線Z1〜Zm、n本の信号線Y1〜Yn及び画素P1,1〜Pm,n等を有する有機エレクトロルミネッセンス表示パネル2と、有機エレクトロルミネッセンス表示パネル2を縦方向に線状走査する走査側駆動回路9と、この走査側駆動回路9と連動して階調指定電流IDATAをそれぞれの信号線Y1〜Ynに流すデータ側駆動回路7と、を備える。ここで、m、nは2以上の自然数である。

走査側駆動回路9は、選択走査線X1〜Xmを順次選択する選択走査ドライバ5と、選択走査ドライバ5が選択走査線X1〜Xmを順次選択することに同期して電源走査線Z1〜Zmを順次選択する電源走査ドライバ6と、を備える。また、データ側駆動回路7は、n個の電流端子CT1〜CTnを有するとともに電流端子CT1〜CTnそれぞれに階調指定電流IDATAが流れるようにする信号ドライバ3と、電流端子CT1〜CTnと信号線Y1〜Ynとの間に介在した切換部S1〜Snと、を備える。

有機エレクトロルミネッセンス表示パネル2は、映像が実質的に表示される表示部4が透明基板上に設けられた構造となっている。表示部4の周囲に選択走査ドライバ5、電源走査ドライバ6、信号ドライバ3及び切換部S1〜Snが配設されている。選択走査ドライバ5、電源走査ドライバ6、信号ドライバ3及び切換部S1〜Snのうちの少なくとも1つの一部又は全体が、前記透明基板上に設けられた状態で有機エレクトロルミネッセンス表示パネル2と一体に設けられても良いし、有機エレクトロルミネッセンス表示パネル2とは別にチップ化された状態で有機エレクトロルミネッセンス表示パネル2の周囲に設けられていても良い。なお、透明基板の変わりに樹脂シート等のような可撓性シートに表示部4を設けても良い。

表示部4においては、(m×n)個の画素P1,1〜Pm,nがマトリクス状となって前記透明基板上に設けられており、縦方向つまり列方向にm個の画素が配列され、横方向つまり行方向にn個の画素が配列されている。ここで、上からi番目(つまり、i行目)であって左からj番目(つまり、j列目)である画素が画素Pi,jとなる。但し、iは1以上m以下の任意自然数であり、jは1以上n以下の任意自然数である。従って、

また、表示部4においては、行方向に延在するm本の選択走査線X1〜Xmが互いに平行に配列して前記透明基板上に設けられている。行方向に延在するm本の電源走査線Z1〜Zmが選択走査線X1〜Xmと対応するように互いに平行に配列して前記透明基板上に設けられている。電源走査線Zk(1≦k≦m−1)は選択走査線Xkと選択走査線Xk+1との間に配置され、選択走査線Xmは電源走査線Zm-1と電源走査線Zmとの間に配置されている。また、列方向に延在するn本の信号線Y1〜Ynが互いに平行に配列して前記透明基板上に設けられている。これら選択走査線X1〜Xm、電源走査線Z1〜Zm及び信号線Y1〜Ynは、介在する絶縁膜等によって離間されているので互いに絶縁されている。i行目の選択走査線Xi及び電源走査線Ziには、行方向に沿って配列されたn個の画素Pi,1〜Pi,nが接続されており、j列目の信号線Yjには、列方向に沿って配列されたm個の画素P1,j〜Pm,jが接続されており、選択走査線Xiと信号線Yjとの交差部に画素Pi,jが配されている。選択走査線X1〜Xmは選択走査ドライバ5のそれぞれの出力端子に接続されており、電源走査線Z1〜Zmは電源走査ドライバ6のそれぞれの出力端子に接続されている。

次に、図2及び図3を用いて画素P1,1〜Pm,nについて説明する。図2は画素Pi,jを示した平面図であり、図3は隣接する四つの画素Pi,j,Pi+1,j,Pi,j+1,Pi+1,j+1等の等価回路図である。図2においては、より理解しやすいように、画素Pi,j中の電極を主に示す。

画素Pi,jは、電流の大きさに従った輝度で発光する自発光素子としての有機エレクトロルミネッセンス(Electro Luminescence)素子Ei,jと、有機エレクトロルミネッセンス素子Ei,jの周辺に設けられているとともに有機エレクトロルミネッセンス素子Ei,jを駆動する画素回路Di,jと、から構成されている。なお、以下では、有機エレクトロルミネッセンス素子を有機EL素子と略称する。

有機EL素子Ei,jは、アノードとして機能する画素電極51と、電界により注入された正孔及び電子を輸送し、輸送した正孔と電子を再結合し且つその再結合により生成された励起子により発光する広義の発光層として機能する有機EL層52と、カソードとして機能する共通電極とをこの順に前記透明基板上に積層した積層構造となっている。なお、図2の平面図において、全体を被覆するように共通電極が成膜されているが、画素電極51、有機EL層52及び画素回路Di,j等を把握しやすいように、共通電極の図示を省略する。

画素電極51は、信号線Y1〜Ynと選択走査線X1〜Xmと電源走査線Z1〜Zmに囲まれる各囲繞領域に、画素P1,1〜Pm,nごとにパターニングされている。

画素電極51は、透明電極である。つまり、画素電極51は、導電性を有しているとともに、可視光に対して透過性を有している。また、画素電極51は、比較的仕事関数の高いものであり、有機EL層52へ正孔を効率よく注入するものが好ましい。画素電極51としては、例えば、錫ドープ酸化インジウム(ITO)、亜鉛ドープ酸化インジウム、酸化インジウム(In23)、酸化スズ(SnO2)、酸化亜鉛(ZnO)又はカドミウム−錫酸化物(CTO)を主成分としたものがある。

各々の画素電極51上に有機EL層52が成膜されている。有機EL層52も画素P1,1〜Pm,nごとにパターニングされている。有機EL層52には、有機化合物である発光材料(蛍光体)が含有されているが、発光材料は高分子系材料であっても良いし、低分子系材料であっても良い。特に、有機EL層52は、画素電極51から順に正孔輸送層、狭義の発光層の順に積層した二層構造である。正孔輸送層は、導電性高分子であるPEDOT(ポリチオフェン)及びドーパントであるPSS(ポリスチレンスルホン酸)からなり、狭義の発光層は、ポリフルオレン系発光材料からなる。なお、有機EL層52は、二層構造の他に、画素電極51から順に正孔輸送層、狭義の発光層、電子輸送層となる三層構造であっても良いし、狭義の発光層からなる一層構造であっても良いし、これらの層構造において適切な層間に電子或いは正孔の注入層が介在した積層構造であっても良いし、その他の積層構造であっても良い。

この有機エレクトロルミネッセンス表示パネル2は、フルカラー表示又はマルチカラー表示が可能であり、この場合、画素P1,1〜Pm,nの有機EL層52はそれぞれ、例えば赤色、緑色、青色の何れかに発光する機能を有する広義の発光層である。つまり、赤色に発光する有機EL層52、緑色に発光する有機EL層52、青色に発光する有機EL層52が規則正しく配列され、これにより表示部4ではこれらの色が適宜合成された色調で表示が行われる。

また、有機EL層52は、電子的に中立な有機化合物であることが望ましく、これにより正孔及び電子が有機EL層52でバランス良く注入され、輸送される。また、電子輸送性の物質が狭義の発光層に適宜混合されていても良いし、正孔輸送性の物質が狭義の発光層に適宜混合されていても良いし、電子輸送性の物質及び正孔輸送性の物質の両方が狭義の発光層に適宜混合されていても良い。また、電子輸送層又は正孔輸送層である電荷輸送層を、電子と正孔を再結合する再結合領域として機能させ、この電荷輸送層に蛍光体を混在させることによって発光させても良い。

有機EL層52上に形成されている共通電極は、全ての画素P1,1〜Pm,nに共通して形成された電極である。なお、全ての画素P1,1〜Pm,nに共通した共通電極の代わりに、各列毎に分割された複数のストライプ形状の電極や各行毎に分割された複数のストライプ形状の電極のように複数に分割されていてもよい。有機EL層52は一般的に発光色毎に材料が異なり電流密度に対する発光特性も材料に応じて異なるので、各発光色の輝度バランスを調整するために、有機EL層52の発光色毎に流れる電流値を設定するために発光色が同じ画素同士を互いに接続した画素であってもよい。すなわち相対的に低い電流密度で所定の輝度を発光する第一発光色画素と同じ輝度を発光するために高い電流密度が要求される第二発光色画素には、第一発光色画素よりも大きい各階調電流が流れるようにすることで発光色のバランスを調整することができる。

いずれにしても共通電極は、選択走査線X1〜Xm、信号線Y1〜Yn、電源走査線Z1〜Zmと電気的に絶縁されている。共通電極は、仕事関数の低い材料で形成されており、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金で形成されている。また、共通電極は、上記各種材料の層が積層された積層構造となっていても良いし、以上の各種材料の層に加えて金属層が堆積した積層構造となっていても良く、具体的には、有機EL層52と接する界面側に設けられた低仕事関数の高純度のバリウム層と、バリウム層を被覆するように設けられたアルミニウム層との積層構造や、下層にリチウム層、上層にアルミニウム層が設けられた積層構造が挙げられる。また、画素電極51を透明電極とし、有機EL層52で発する光を画素電極51を介して前記透明基板側から出射させる場合、共通電極は有機EL層52で発する光に対して遮光性を有することが好ましく、有機EL層52で発する光に対して高い反射性を有することがさらに好ましい。

以上のように積層構造となる有機EL素子Ei,jでは、画素電極51と共通電極との間に順バイアス電圧(画素電極51が共通電極よりも高電位)が印加されると、正孔が画素電極51から有機EL層52に注入され、電子が共通電極から有機EL層52に注入される。そして、有機EL層52で正孔及び電子が輸送されて、有機EL層52にて正孔及び電子が再結合することによって励起子が生成され、励起子が有機EL層52を励起して、有機EL層52で発光する。

有機EL素子Ei,jの発光輝度は有機EL素子Ei,jに流れる電流の大きさに依存し、流れる電流が大きくなるにつれて有機EL素子Ei,jの発光輝度も増大する。つまり、有機EL素子Ei,jの劣化を考慮しなければ、有機EL素子Ei,jに流れる電流の大きさが定まると、有機EL素子Ei,jの輝度が一義的に定まる。

各画素回路D1,1〜Dm,nは、三つの薄膜トランジスタ(以下単にトランジスタと記述する。)21,22,23と、キャパシタ24と、を備える。

トランジスタ21,22,23は、ゲート、ドレイン、ソース、半導体層44、不純物半導体層、ゲート絶縁膜等から構成されたNチャネルMOS型の電界効果トランジスタであり、特にアモルファスシリコンを半導体層44(チャネル領域)としたa−Siトランジスタであるが、ポリシリコンを半導体層44としたp−Siトランジスタであってもよい。何れのトランジスタ21,22,23もNチャネルの電界効果トランジスタである。トランジスタ21,22,23の構造は逆スタガ型であっても良いし、コプラナ型であっても良い。

また、トランジスタ21,22,23は同一工程で同時に形成されても良いが、この場合、ゲート、ドレイン、ソース、半導体層44、不純物半導体層、ゲート絶縁膜等の組成はトランジスタ21,22,23のあいだで同じであり、トランジスタ21,22,23の形状、大きさ、寸法、チャネル幅、チャネル長等はトランジスタ21,22,23のそれぞれの機能に応じて異なる。以下では、トランジスタ21を第一トランジスタ21と、トランジスタ22を第二トランジスタ22と、トランジスタ23を第三トランジスタ23と称する。

キャパシタ24は、第三トランジスタ23のゲート23gと接続された電極24Aと、トランジスタ23のソース23sと接続された電極24Bと、これら二つの電極の間に介在するゲート絶縁膜(誘電体膜)と、で構成され、第三トランジスタ23のゲート23gとソース23sとの間に電荷を蓄積する機能を有する。

i行目の画素回路Di,1〜Di,nそれぞれの第二トランジスタ22においては、ゲート22gがi行目の選択走査線Xiに接続され、ドレイン22dがi行目の電源走査線Ziに接続されている。i行目の画素回路Di,1〜Di,nそれぞれの第三トランジスタ23においては、ドレイン23dがコンタクトホール26を介してi行目の電源走査線Ziに接続されている。i行目の画素回路Di,1〜Di,nそれぞれの第一トランジスタ21においては、ゲート21gがi行目の選択走査線Xiに接続されている。j列目の画素回路D1,j〜Dm,jそれぞれの第一トランジスタ21においては、ソース21sがj列目の信号線Yjに接続されている。

画素P1,1〜Pm,nそれぞれにおいては、第二トランジスタ22のソース22sが、コンタクトホール25を通じて第三トランジスタ23のゲート23gに接続されているとともにキャパシタ24の一方の電極に接続されている。第三トランジスタ23のソース23sは、キャパシタ24の他方の電極に接続されているとともに第一トランジスタ21のドレイン21dに接続されている。第三トランジスタ23のソース23s、キャパシタ24の他方の電極及び第一トランジスタ21のドレイン21dは何れも画素電極51に接続されている。

有機EL素子E1,1〜Em,nの共通電極の電圧は、一定の基準電圧VSSに保たれており、本実施形態では、有機EL素子E1,1〜Em,nの共通電極が接地されることで基準電圧VSSが0〔V〕に設定されている。
画素電極51は、信号線Y1〜Ynと選択走査線X1〜Xmと電源走査線Z1〜Zmとに囲まれる各囲繞領域に囲まれた画素毎に分割されるようにパターニングされており、且つ各画素回路の三つのトランジスタ21,22,23を覆う窒化シリコン又は酸化シリコンを有する層間絶縁膜で周縁を覆われているとともにその層間絶縁膜に設けられたコンタクトホール55により中央上面が露出されている。なお層間絶縁膜は、窒化シリコン又は酸化シリコンの第一層の上にさらにポリイミド等の絶縁膜からなる第二層が設けられていてもよい。
選択走査線Xiと信号線Yjとの間、並びに電源走査線Ziと信号線Yjとの間には、ゲート絶縁膜に加え、各トランジスタ21〜23の半導体層44と同一膜をパターニングして形成された保護膜44Aが設けられている。なお、トランジスタ21、22、23の半導体層44のチャネルとなる表面がパターニングの際に用いられるエッチャントに晒されて荒れないように半導体層44の両端部を除いて窒化シリコン等からなるブロッキング絶縁層を設けてもよく、この場合、選択走査線Xiと信号線Yjとの間、並びに電源走査線Ziと信号線Yjとの間にブロッキング絶縁層と同一膜をパターニングして形成された保護膜を設けてもよく、この保護膜及び保護膜44Aを重ね合わせてもよい。

次に、選択走査ドライバ5、電源走査ドライバ6、切換部S1〜Sn及び信号ドライバ3について図4を用いて説明する。ここで、図4は、上から順に、選択走査線X1の電位、電源走査線Z2の電位、選択走査線X2の電位、電源走査線Z2の電位、選択走査線X3の電位、電源走査線Z3の電位、選択走査線Xmの電位、電源走査線Zmの電位、切換信号inv.φのレベル(電圧値)、切換信号φのレベル、信号線Yjの電位、有機EL素子E1,jの画素電極51の電位、有機EL素子E1,jの発光輝度、有機EL素子E2,jの画素電極51の電位、有機EL素子E2,jの発光輝度を示したタイミングチャートである。図4において、横軸は共通の時間を表す。

選択走査ドライバ5は、いわゆるシフトレジスタであり、m個のフリップフロップ回路等を直列に接続した構成を有する。つまり、選択走査ドライバ5は、選択走査線X1から選択走査線Xmへの順(選択走査線Xmの次は選択走査線X1)に選択信号を順次出力することで、選択走査線X1〜Xmを順次選択するものであり、選択走査線X1〜Xmにそれぞれ接続された各行の第一トランジスタ21及び第二トランジスタ22を順次選択するものである。

詳細には図4に示されるように、選択走査ドライバ5は、選択信号としてハイレベル(オンレベル)のオン電圧VON(基準電圧VSSよりも十分に高い。)又は非選択信号としてローレベルのオフ電圧VOFF(基準電圧VSS以下である。)の何れかのレベルの電圧を選択走査線X1〜Xmに個別に印加することによって、選択走査線X1〜Xmを順次選択する。

即ち、選択走査ドライバ5がオン電圧VONを選択走査線Xiに印加するように設定されており、これによりi行目の選択走査線Xiが選択される。選択走査ドライバ5がオン電圧VONをi行目の選択走査線Xiに印加することによりi行目の選択走査線Xiが選択されている期間を、i行目の選択期間TSEと称する。なお、選択走査ドライバ5がオン電圧VONを選択走査線Xiに印加している時、選択走査ドライバ5が他の選択走査線X1〜Xm(但し、選択走査線Xiを除く。)にオフ電圧VOFFを印加し、これにより選択走査線X1〜Xmの選択期間TSEは互いに重ならない。

選択走査ドライバ5がオン電圧VONをi行目の選択走査線Xiに印加することにより、i行目の選択走査線Xiに接続された画素回路Di,1〜Di,nそれぞれでは、第一トランジスタ21及び第二トランジスタ22がオン状態になる。第一トランジスタ21がオン状態になることによって信号線Y1〜Ynに流れる電流がそれぞれ画素回路Di,1〜Di,nに流れ得るようになる。

一方、i行目の選択走査線Xiが選択されている選択期間TSEの後では、選択走査ドライバ5がオフ電圧VOFFを選択走査線Xiに印加して、選択走査線Xiの選択を解除する。これにより、i行目の選択走査線Xiに接続された画素回路Di,1〜Di,nそれぞれでは、第一トランジスタ21及び第二トランジスタ22がオフ状態になる。第一トランジスタ21がオフ状態になることで、信号線Y1〜Ynに流れる電流はそれぞれ画素回路Di,1〜Di,nに流れ得ないようになる。なお、選択走査ドライバ5がオフ電圧VOFFをi行目の選択走査線Xiに印加することによりi行目の選択走査線Xiの選択が解除されている期間を、i行目の非選択期間TNSEと称する。ここで、TSE+TNSE=TSCで表される期間、つまりi行目の選択走査線Xiの選択期間TSEの開始時刻からi行目の選択走査線Xiの次の選択期間TSEの開始時刻までの期間がi行目の1フレーム期間である。

電源走査ドライバ6は、いわゆるシフトレジスタであり、m個のフリップフロップ回路等を直列に接続した構成を有する。つまり、電源走査ドライバ6は、選択走査ドライバ5に同期して、電源走査線Z1から電源走査線Zmへの順(電源走査線Zmの次は電源走査線Z1)に選択信号を順次出力することで、電源走査線Z1〜Zmを順次選択するものであり、電源走査線Z1〜Zmにそれぞれ接続された各行の第三トランジスタ23を順次選択するものである。

詳細には図4に示されるように、電源走査ドライバ6は、選択信号としてローレベルの階調指定電流用基準電圧VLOW(基準電圧VSSと等電圧であるか、又は基準電圧VSS未満である。)又は非選択信号としてハイレベルの駆動電流用基準電圧VHIGH(基準電圧VSSよりも高く、且つ階調指定電流用基準電圧VLOWよりも高い。)の何れかのレベルの電圧を電源走査線Z1〜Zmに個別に印加することによって、電源走査線Z1〜Zmを順次選択する。

即ち、i行目の選択走査線Xiが選択される選択期間TSEでは、電源走査ドライバ6が階調指定電流用基準電圧VLOWをi行目の電源走査線Ziに印加するように設定されており、これによりi行目の電源走査線Ziが選択される。なお、電源走査ドライバ6が階調指定電流用基準電圧VLOWを電源走査線Ziに印加している時、電源走査ドライバ6が他の電源走査線Z1〜Zm(但し、電源走査線Ziを除く。)に駆動電流用基準電圧VHIGHを印加する。

一方、i行目の選択走査線Xiが選択されていない非選択期間TNSEでは、電源走査ドライバ6は、駆動電流用基準電圧VHIGHを電源走査線Ziに印加して、i行目の電源走査線Ziの選択を解除する。駆動電流用基準電圧VHIGHは基準電圧VSSよりも高く、トランジスタ23がオン状態となっているとともにトランジスタ21がオフ状態となっていれば、電源走査線Ziから有機EL素子Ei,jへと電流が流れる。

電源走査ドライバ6によって印加される階調指定電流用基準電圧VLOWは基準電圧VSS以下に設定されているため、選択期間TSE中に各画素P1,1〜Pm,nの第三トランジスタ23がオン状態となっても、有機EL素子E1,1〜Em,nのアノード−カソード間にはゼロ電圧又は逆バイアス電圧が印加されていることになる。従って、選択期間TSE中では有機EL素子E1,1〜Em,nに電流が流れないので、有機EL素子E1,1〜Em,nが発光することがない。一方、電源走査ドライバ6によって印加される駆動電流用基準電圧VHIGHが基準電圧VSSより高く、図5に示されるように、第三トランジスタ23のソース−ドレイン間電圧VDSが飽和領域になるように設定されている。そのため、非選択期間TNSEに第三トランジスタ23がオン状態となっていれば、有機EL素子E1,1〜Em,nに順バイアス電圧が印加されていることになる。従って、非選択期間TNSE中では有機EL素子E1,1〜Em,nに電流が流れ、有機EL素子E1,1〜Em,nが発光する。

駆動電流用基準電圧VHIGHについて説明する。図5は、Nチャネル型の電界効果トランジスタの電流−電圧特性を表したグラフである。図5において、横軸はドレイン−ソース間の電圧のレベルを表し、縦軸はドレイン−ソース間の電流の大きさを表す。図中の不飽和領域(ソース−ドレイン間電圧VDS<ドレイン飽和閾電圧VTHとなっている領域:ドレイン飽和閾電圧VTHはゲート−ソース間電圧VGSの関数であり、ゲート−ソース間電圧VGSが定まればゲート−ソース間電圧VGSによってドレイン飽和閾電圧VTHが一義的に定まる。)では、ゲート−ソース間電圧VGSが一定であると、ソース−ドレイン間電圧VDSが大きくなるにつれてソース−ドレイン間電流IDSが大きくなる。更に、図中の飽和領域(ソース−ドレイン間電圧VDS≧ドレイン飽和閾電圧VTH)では、ゲート−ソース間電圧VGSが一定であると、ソース−ドレイン間電圧VDSが大きくなってもソース−ドレイン間電流IDSはほぼ一定となる。

また、図5において、ゲート−ソース間電圧VGS1〜VGSMAXは、0〔V〕<VGS1<VGS2<VGS3<VGS4<VGSMAXの関係となっている。つまり、図5から明らかなように、ソース−ドレイン間電圧VDSが一定の場合、ゲート−ソース間電圧VGSが大きくなるにつれて、不飽和領域、飽和領域のいずれであってもドレイン−ソース間電流IDSが大きくなる。更に、ゲート−ソース間電圧VGSが大きくなるにつれて、ドレイン飽和閾電圧VTHが大きくなる。

以上のことから、不飽和領域では、ゲート−ソース間電圧VGSが一定のもとでソース−ドレイン間電圧VDSがわずかに変わるとソース−ドレイン間電流IDSが変わってしまうが、飽和領域では、ゲート−ソース間電圧VGSによってドレイン−ソース間電流IDSが一義的に定まる。

ここで、第三トランジスタ23に最大のゲート−ソース間電圧VGSMAXが印加されている時のドレイン−ソース間電流IDSは、最大輝度で発光する有機EL素子Ei,jの画素電極51と共通電極との間に流れる電流に設定されている。
また、非選択期間に第三トランジスタ23のゲート−ソース間電圧VGSが最大電圧VGSMAXであっても、第三トランジスタ23が選択期間TSE中に飽和領域を維持するように、下記に示す条件式を満たしている。
LOW=VHIGH−VE−VSS≧VTHMAX
ここで、VEは、発光寿命期間中に有機EL素子Ei,jを最高輝度で発光するのに要するアノード−カソード間の電圧である。VTHMAXは、VGSMAX時のトランジスタ23のソース−ドレイン間の飽和閾電圧レベルである。以上の条件式を満たすように駆動電流用基準電圧VHIGHが設定されている。従って、第三トランジスタ23と直列に接続された有機EL素子Ei,jの分圧により第三トランジスタ23のソース−ドレイン間電圧VDSが低くなっても、ソース−ドレイン間電圧VDSが常に飽和状態の範囲内なので、第三トランジスタ23に流れるソース−ドレイン間電流IDSはゲート−ソース間電圧VGSにより一義的に決まることになる。

図1、図3に示されるように、信号ドライバ3の電流端子CT1〜CTnには、それぞれ切換部S1〜Snを介して、それぞれ信号線Y1〜Ynが接続されている。信号ドライバ3には、8bitのデジタル階調映像信号が入力される。信号ドライバ3に取り込まれたデジタル階調映像信号は、信号ドライバ3内のD/Aコンバータによってアナログ変換される。そして、信号ドライバ3は、アナログ変換された映像信号に従った大きさの階調指定電流IDATAをそれぞれ電流端子CT1〜CTnに発生させるものである。信号ドライバ3は、図4に示すように、各行の選択期間TSEごとに電流端子CT1〜CTnそれぞれの階調指定電流IDATAの大きさを映像信号に従った大きさに制御し、それぞれのリセット期間TRが終了してからその選択期間TSEが終了するまでの間では階調指定電流IDATAの大きさを一定となるように制御する。ここで、信号ドライバ3は、階調指定電流IDATAを信号線Y1〜Ynからそれぞれの切換部S1〜Snを介して、信号ドライバ3のそれぞれの電流端子CT1〜CTnに向かって流す。

図1、図3に示されるように、切換部S1〜Snはそれぞれ信号線Y1〜Ynに接続されており、更に信号ドライバ3の電流端子CT1〜CTnが切換部S1〜Snにそれぞれ接続されている。更に、切換部S1〜Snはリセット入力端子41に接続されており、リセット電圧VRがリセット入力端子41を介して切換部S1〜Snに印加される。また、切換部S1〜Snは切換信号入力端子42が接続されており、切換信号φが切換信号入力端子42を介して切換部S1〜Snに入力される。また、切換部S1〜Snは切換信号入力端子43が接続されており、切換信号φを反転した切換信号inv.φが切換信号入力端子43を介して切換部S1〜Snに入力される。ここで、リセット電圧VRは一定であり、階調指定電流用基準電圧VLOWと同じレベル(電圧値)である。詳細には、リセット入力端子41が接地されることでリセット電圧VRが0〔V〕に設定されている。

切換部Sj(切換部Sjは、j列目の信号線Yjとj列目の電流端子CTjに介在している。)は、信号ドライバ3による階調指定電流IDATAを信号線Yjに流す状態と、リセット電圧VRを信号線Yjに印加する状態とを切り換える。つまり、図4に示されるように、切換信号φがハイレベルであり且つ切換信号inv.φがローレベルである場合には、切換部Sjは電流端子CTjの電流を遮断するとともにリセット電圧VRを信号線Yj及び第一トランジスタ21のドレイン21d、キャパシタ24の電極24B、第三トランジスタ23のソース23s、有機EL素子Ex,j(1≦x≦m)の画素電極51に印加して、前の選択期間TSE中にこれらに蓄積された電荷を放出する。一方、切換信号φがローレベルであり且つ切換信号inv.φがハイレベルである場合には、切換部Sjは電流端子CTjの電流を信号線Yjに流すとともに信号線Yjに対するリセット電圧VRの印加を遮断する。

ここで、切換信号φ及び切換信号inv.φの周期について説明する。図4に示されるように、切換信号φ及び切換信号inv.φの周期は、選択期間TSEと同じである。つまり、選択走査ドライバ5が選択走査線X1〜Xmのうちの何れかに対してオン電圧VONを印加し始める時(つまり、それぞれの行の選択期間TSEの開始時)に、切換信号φがハイレベルからローレベルになるとともに切換信号inv.φがローレベルからハイレベルになる。そして、選択走査ドライバ5が選択走査線X1〜Xmのうちの何れかに対してオン電圧VONを印加している時(つまり、それぞれの行の選択期間TSE中に)に、切換信号φがローレベルからハイレベルになるとともに切換信号inv.φがハイレベルからローレベルになる。i行目の選択走査線Xiの選択期間TSE中に切換信号φがハイレベルであり且つ切換信号inv.φがローレベルである期間をi行目のリセット期間TRと称する。

切換部Sjの一例について説明する。切換部Sjは、Nチャネル型の電界効果トランジスタ31,32から構成される。トランジスタ31のゲートが切換信号入力端子43に接続され、切換信号inv.φがトランジスタ31のゲートに入力される。また、トランジスタ32のゲートが切換信号入力端子42に接続され、切換信号φがトランジスタ32のゲートに入力される。トランジスタ31のドレインは信号線Yjに接続されており、トランジスタ31のソースは電流端子CTjに接続されている。トランジスタ32のドレインは信号線Yjに接続されている。トランジスタ32のソースはリセット入力端子41に接続され、定電圧であるリセット電圧VRがトランジスタ32のソースに印加されている。この構成では、切換信号φがハイレベルであり切換信号inv.φがローレベルである場合に、トランジスタ32がオン状態になり、トランジスタ31がオフ状態になる。一方、切換信号φがローレベルであり且つ切換信号inv.φがハイレベルの場合に、トランジスタ31がオン状態になり、トランジスタ32がオフ状態になる。トランジスタ31及びトランジスタ32は、画素回路D1,1〜Dm,nのトランジスタ21〜23と同じ工程によって製造されることが可能である。

次に、図6〜図8を用いて画素回路D1,1〜画素回路Dm,nの機能について説明する。ここで、図6〜図8では、電流の流れを矢印で示している。

図6は、i行目の選択期間TSEのうちリセット期間TRにおける電圧の状態を示した回路図である。図6に示されるように、i行目のリセット期間TRでは、選択走査線Xiにはオン電圧VONが選択走査ドライバ5によって印加されているとともに、電源走査線Ziには階調指定電流用基準電圧VLOWが電源走査ドライバ6によって印加されている。更に、i行目のリセット期間TRでは、それぞれの信号線Y1〜Ynにはリセット電圧VRが切換部S1〜Snによって印加されている。従って、i行目のリセット期間TRでは、画素回路Di,1〜Di,nそれぞれの第一トランジスタ21がオン状態となっているので、それぞれの有機EL素子Ei,1〜Ei,nの画素電極51、i行目の第一トランジスタ21のドレイン21d、i行目のキャパシタ24の電極24B、i行目の第三トランジスタ23のソース23s及び信号線Y1〜Ynの電圧が図4に示すように、リセット電圧VRで定常状態となって前の選択期間TSE中にこれらの寄生容量によって蓄積された電荷を放出するので、引き続き次の選択期間TSE中に迅速且つ正確に階調指定電流IDATAを書き込むことができる。また、画素回路Di,1〜Di,nそれぞれの第二トランジスタ22及び第三トランジスタ23がオン状態となっているが、電源走査線Ziに基準電圧VSS以下の階調指定電流用基準電圧VLOWが印加されているので、電源走査線Ziから第三トランジスタ23に流れる階調指定電流IDATAは有機EL素子Ei,1〜Ei,nに流れない。

図7は、i行目の選択期間TSEのうちリセット期間TR後における電流、電圧の状態を示した回路図である。図7に示されるように、i行目の選択期間TSEのうちリセット期間TR後では、選択走査線Xiにはオン電圧VONが選択走査ドライバ5によって引き続き印加されているとともに、電源走査線Ziには階調指定電流用基準電圧VLOWが電源走査ドライバ6によって引き続き印加されている。更に、i行目の選択期間TSEのうちリセット期間TR後では、各切換部S1〜Snがそれぞれ信号線Y1〜Ynからそれぞれ電流端子CT1〜CTnに階調指定電流IDATAを流すように信号ドライバ3によって制御されている。i行目の選択期間TSEでは、i行目の各画素回路Di,1〜Di,nの第二トランジスタ22がオン状態になっている。画素回路Di,1〜Di,nそれぞれの第二トランジスタ22はオン状態となることにより、画素回路Di,1〜Di,nそれぞれの第三トランジスタ23のゲート23gにも電圧が印加され、画素回路Di,1〜Di,nそれぞれの第三トランジスタ23がオン状態となる。更に、画素回路Di,1〜Di,nそれぞれの第一トランジスタ21もオン状態となっているので、画素回路Di,1〜Di,nの何れにおいても第一トランジスタ21が電源走査線Ziから第三トランジスタ23のドレイン23d及びソース23sを介してそれぞれの信号線Y1〜Ynに階調指定電流IDATAを流す。このとき、信号線Yjの電位は図4に示すように階調指定電流IDATAが定常状態になるまで低下する。また、画素回路Di,1〜Di,nそれぞれの第三トランジスタ23がオン状態となっているが、電源走査線Ziにローレベルの階調指定電流用基準電圧VLOWが印加されているので、電源走査線Ziから有機EL素子Ei,1〜Ei,nに電流は流れない。このため、それぞれの信号線Y1〜Ynに流れる階調指定電流IDATAの大きさが第三トランジスタ23のドレイン23d−ソース23s間電流IDSの大きさに等しくなる。また、第三トランジスタ23のゲート23g−ソース23s間の電圧のレベルが、ドレイン23dからソース23sに流れる階調指定電流IDATAの大きさに従ったレベルになる。従って、第三トランジスタ23は階調指定電流IDATAの大きさをゲート23g−ソース23s間の電圧のレベルに変換し、第三トランジスタ23のゲート23g−ソース23s間の電圧のレベルに従った大きさの電荷がキャパシタ24にチャージされる。なお、第三トランジスタ23のゲート23gとドレイン23dとは、第二トランジスタ22を介して接続されており、選択時の第二トランジスタ22のオン抵抗は無視する程度なので第三トランジスタ23のゲート23gに印加された電圧とドレイン23dに印加された電圧はほぼ等しいため、階調指定電流IDATAは図5に示す波線VTHの線上を変位する電流IDSとなる。つまり第三トランジスタ23のゲート23gとドレイン23dが等電位の場合、不飽和領域と飽和領域との間の閾値電圧VTHとなるようなソース23s−ドレイン23d間電圧VDSとなる。

図8は、i行目の非選択期間TNSEにおける電流、電圧の状態を示した回路図である。図8に示されるように、i行目の非選択期間TNSEでは、選択走査線Xiにはオフ電圧VOFFが選択走査ドライバ5によって印加されているとともに、電源走査線Ziには駆動電流用基準電圧VHIGHが電源走査ドライバ6によって印加されている。

i行目の非選択期間TNSEでは、画素回路Di,1〜Di,nそれぞれの第一トランジスタ21がオフ状態となっているので、画素回路Di,1〜Di,nの何れにおいても第一トランジスタ21がそれぞれの信号線Y1〜Ynに流れている階調指定電流IDATAを遮断し、電源走査線Ziから第三トランジスタ23を介してそれぞれの信号線Y1〜Ynに電流が流れないようにする。更に、i行目の画素回路Di,1〜Di,nそれぞれの第二トランジスタ22がオフ状態となることにより第二トランジスタ22がキャパシタ24にチャージされた電荷を閉じ込める。これにより、第二トランジスタ22は、第三トランジスタ23のゲート23g−ソース23s間の変換された電圧のレベルを保持することで第三トランジスタ23のソース−ドレイン間に流れる電流の電流値を記憶する。ここで、電源走査線Ziに、第三トランジスタ23のソース−ドレイン間電圧VDSが飽和領域を維持するようなハイレベルの駆動電流用基準電圧VHIGHが印加されているとともに画素回路Di,1〜Di,nそれぞれの第三トランジスタ23がオン状態となっているので、それぞれの第三トランジスタ23が電源走査線Ziからそれぞれの有機EL素子Ei,1〜Ei,nに駆動電流を流し、駆動電流の電流値に応じた輝度で有機EL素子Ei,1〜Ei,nが発光する。このときの画素回路Di,1〜Di,nそれぞれの第三トランジスタ23のゲート23g−ソース23s間に変換した電圧のレベルは、選択期間TSEの後半にそれぞれ信号線Y1〜Ynに階調指定電流IDATAが流れたときの電圧のレベルと等しいようにキャパシタ24によって保持されている。
ここで、非選択期間TNSE中の有機EL素子Ei,1〜Ei,nの分圧VELは、図5に示すように、駆動電流用基準電圧VHIGHから、階調指定電流IDATAと等しい電流値の駆動電流(図5中のIDSに相当。)が流れるときの一点鎖線のEL負荷線上のVDSを差し引いたものである。このように、有機EL素子Ei,1〜Ei,nの分圧VELは高輝度階調になるほど高くなる傾向を持つ。そして、非選択期間TNSE時において、駆動電流用基準電圧VHIGHは、有機EL素子Ei,1〜Ei,nの最低輝度階調の場合の第三トランジスタのドレイン23d−ソース23s間のオン抵抗VDSにそのときの分圧VELを加えた電圧より高く、且つ有機EL素子Ei,1〜Ei,nの最高輝度階調の場合の第三トランジスタのドレイン23d−ソース23s間のオン抵抗VDSにそのときの分圧VELを加えた電圧より高いように設定されている。また非選択期間TNSE中の第三トランジスタ23のソース23sの電位は、選択期間TSE中に保持されたゲート23g−ソース23s間の電圧VGSが高いほど高くなるが、これにともなってキャパシタ24はソース23sに接続された電極24B側の電荷が変位してしまうが、電極24A側の電荷を等しく変位させてゲート23g−ソース23s間の電圧VGSを常に一定にしている。
したがって、図5に示すように、非選択期間TNSE中の第三トランジスタ23のドレイン23d−ソース23s間は常に飽和領域電位になり、選択期間TSEに保持されたゲート23g−ソース23s間の電荷によって、非選択期間TNSE中に有機EL素子Ei,1〜Ei,nに流れる駆動電流の大きさは階調指定電流IDATAの大きさに等しい。また図4に示すように、高輝度階調になるほど非選択期間TNSE中の有機EL素子Ei,1〜Ei,nの画素電極51での電位は高くなり、画素電極51とカソードである共通電極との電位差は大きくなり、有機EL素子Ei,1〜Ei,nに流れるの発光輝度が大きくなる。
以上のように有機EL素子Ei,1〜Ei,nの発光輝度(単位はnit.)は選択期間TSEにそれぞれの画素回路Di,1〜Di,nに流れる階調指定電流IDATAの大きさによって一義的に決まる。

次に、信号ドライバ3、選択走査ドライバ5、電源走査ドライバ6及び切換部S1〜Snで有機エレクトロルミネッセンス表示パネル2を駆動する方法及び有機エレクトロルミネッセンスディスプレイ1の表示動作について説明する。

図4に示されるように、選択走査ドライバ5が、1行目の選択走査線X1からm行目の選択走査線Xmの順(但し、m行目の選択走査線Xmの次は1行目の選択走査線X1)にオン電圧VONを印加して選択していく。選択走査ドライバ5が選択するのに同期して、電源走査ドライバ6が1行目の電源走査線Z1からm行目の電源走査線Zmの順(但し、m行目の電源走査線Zmの次は1行目の電源走査線Z1)に階調指定電流用基準電圧VLOWを印加して選択していく。それぞれの行の選択期間TSEにおいては、信号ドライバ3が、映像信号に従った大きさの階調指定電流IDATAを電流端子CT1〜CTnに発生させるように制御する。

また、それぞれの行の選択期間TSEの開始時(前の行の選択期間TSEの終了時)に、切換信号φがローレベルからハイレベルになるとともに切換信号inv.φがハイレベルからローレベルになり、信号線Y1〜Ynに蓄積された電荷及び第一トランジスタ21を介して画素電極51に蓄積された電荷を放出するようなリセット電圧VRが印加される。それぞれの行の選択期間TSE中(それぞれの行のリセット期間TRの終了時)に、切換信号φがハイレベルからローレベルになるとともに切換信号inv.φがローレベルからハイレベルになる。これにより、選択期間TSEの前半であるリセット期間TRでは、切換部S1〜Snがそれぞれの電流端子CT1〜CTnとそれぞれの信号線Y1〜Ynとの間の階調指定電流IDATAの流れを許容するとともにそれぞれの信号線Y1〜Ynに対するリセット電圧VRの印加を遮断し、選択期間TSEのうちリセット期間TRの後では、切換部S1〜Snがそれぞれの電流端子CT1〜CTnとそれぞれの信号線Y1〜Ynとの間の電流の流れを遮断するとともにそれぞれの信号線Y1〜Ynに対するリセット電圧VRの印加を許容する。
なお、階調指定電流IDATAは輝度階調が低いほど小さい電流値になり、このときの信号線Y1〜Yn及び画素電極51の電位は階調指定電流用基準電圧VLOW、つまりリセット電圧VRに近似する。また前回の選択期間TSE時に大きい電流値の階調指定電流IDATAが流れていると、信号線Y1〜Yn及び第一トランジスタ21を介して画素電極51の電位がリセット電圧VRより十分低い電位になってしまう。このため切換部S1〜Snを設けないで信号線Y1〜Yn及び画素電極51にリセット電圧を印加しない場合、引き続き低い輝度階調の低い電流値の階調指定電流IDATAを流そうとすると、前回の選択期間TSE時の大きい電流値の階調指定電流IDATAに応じて蓄積された信号線Y1〜Ynの電荷及び画素電極51の電荷のため、第三トランジスタ23のドレイン23d−ソース23s間を流れる電流の電流値が階調指定電流IDATAになるまでに時間がかかってしまい、選択期間TSE中に第三トランジスタ23のゲート23g−ソース23s間に要求する電位が十分チャージできなくなってしまい、非選択期間TNSEの駆動電流が階調指定電流IDATAと異なり正確な階調表示ができなくなる。しかし、リセット期間TRにリセット電圧VRを印加する切換部S1〜Snを設けたので、信号線Y1〜Ynに蓄積された電荷及び第一トランジスタ21を介して画素電極51に蓄積された電荷を速やかに放出し、迅速に第三トランジスタ23のゲート23g−ソース23s間の電位を低い輝度階調の低い電流値の階調指定電流IDATAが流れるような電圧にすることができ、高速表示が可能となり特に動画特性に優れた映像を表示できる。

ここで、図9は、上から順に、選択走査線Xiの電位、電源走査線Ziの電位、切換信号inv.φ、切換信号φ、信号線Yjの階調指定電流IDATAの大きさ、画素回路Di,jの第三トランジスタ23に流れる電流の大きさ、有機EL素子Ei,jの画素電極51の電位、有機EL素子Ei,jに流れる電流の大きさを示したタイミングチャートである。図9において、横軸は共通の時間を表す。

図6、図9に示されるように、選択走査ドライバ5がオン電圧VONをi行目の選択走査線Xiに印加している時(つまり、i行目の選択期間TSE)では、他の選択走査線X1〜Xm(但し、Xiを除く。)にはオフ電圧VOFFが印加されている。従って、i行目の選択期間TSEでは、i行目の各画素回路Di,1〜Di,nの第一トランジスタ21及び第二トランジスタ22がオン状態であり、他の行の画素回路D1,1〜Dm,n(但し、Di,1〜Di,nを除く。)の第一トランジスタ21及び第二トランジスタ22がオフ状態である。

このようにi行目の選択期間TSEでは階調指定電流用基準電圧VLOWが電源走査線Ziに印加されており、i行目の画素回路Di,1〜Di,nそれぞれの第二トランジスタ22がオン状態であるので、i行目の画素回路Di,1〜Di,nそれぞれの第三トランジスタ23のゲート23gにも電圧が印加され、第三トランジスタ23がオン状態となる。

i行目の選択期間TSEのうち前半のリセット期間TRでは、切換部S1〜Snそれぞれのトランジスタ32がオン状態となることによって、電源走査線Ziからそれぞれの画素回路Di,1〜Di,nの第三トランジスタ23及び第一トランジスタ21並びにそれぞれの信号線Y1〜Ynを介して、リセット入力端子41までの間が電気的に導通する。この時、電源走査線Ziからそれぞれの画素回路Di,1〜Di,nの第三トランジスタ23及び第一トランジスタ21並びにそれぞれの信号線Y1〜Ynを介して、リセット入力端子41までの間の電圧が、基準電圧VSS以下のリセット電圧VR(リセット電圧VR=階調指定電流用基準電圧VLOW)となるので、それぞれの有機EL素子Ei,1〜Ei,nの画素電極51の電圧もリセット電圧VRとなる。更には、リセット電圧VRが信号線Y1〜Ynに印加されることによって、信号線Y1〜Ynの寄生容量にチャージされた電荷並びに画素電極51を含む画素回路Di,1〜Di,nの寄生容量にチャージされた電荷が除去され、これらの電位がリセット電圧VRとなる。そのため、i行目のリセット期間TRの開始後すぐに、有機EL素子Ei,1〜Ei,nが消灯する。

図7、図9に示されるように、リセット期間TRに引き続き選択期間TSEの後半でも、オン電圧VONがi行目の選択走査線Xiに印加されているとともに、階調指定電流用基準電圧VLOWがi行目の電源走査線Ziに印加されている。そのため、i行目の画素回路Di,1〜Di,nそれぞれの第一トランジスタ21、第二トランジスタ22及び第三トランジスタ23がオン状態である。選択期間TSEのうちリセット期間TRの後では、切換部S1〜Snそれぞれのトランジスタ31がオン状態となることによって切換部S1〜Snがそれぞれの電流端子CT1〜CTnとそれぞれの信号線Y1〜Ynとの間の電流の流れを許容するので、電流端子CT1〜CTnはi行目の電源走査線Ziに電気的に導通する。この時、信号ドライバ3は、電源走査線Ziからそれぞれの画素回路Di,1〜Di,nの第三トランジスタ23及び第一トランジスタ21、それぞれの信号線Y1〜Yn、それぞれの切換部S1〜Snを介して、それぞれの電流端子CT1〜CTnに向かった階調指定電流IDATAを流す。そして、i行目の選択期間TSEが終了するまでの間、信号ドライバ3はそれぞれの信号線Y1〜Ynに流す階調指定電流IDATAの大きさを映像信号に従った大きさで一定となるように制御する。

i行目の選択期間TSEの後半では、階調指定電流IDATAが電源走査線Zi→画素回路Di,1〜Di,nそれぞれの第三トランジスタ23のドレイン23d−ソース23s間→画素回路Di,1〜Di,nそれぞれの第一トランジスタ21のドレイン21d−ソース21s間→それぞれの信号線Y1〜Yn→それぞれの切換部S1〜Snのトランジスタ31→信号ドライバ3のそれぞれの電流端子CT1〜CTnに向かって流れることによって、i行目の選択期間TSE中に、電源走査線Ziからそれぞれの画素回路Di,1〜Di,nの第三トランジスタ23及び第一トランジスタ21並びにそれぞれの信号線Y1〜Ynを介してそれぞれの電流端子CT1〜CTnまでの間の電圧が定常状態になる。

つまり、i行目の電源走査線Ziからそれぞれの電流端子CT1〜CTnまでの電圧が定常状態になることによって、第三トランジスタ23に流れる階調指定電流IDATAの大きさに従ったレベルの電圧が第三トランジスタ23のゲート23g−ソース23s間に印加され、第三トランジスタ23のゲート23g−ソース23s間の電圧のレベルに従った大きさの電荷がキャパシタ24にチャージされる。これにより、i行目の画素回路Di,1〜Di,nそれぞれの第三トランジスタ23に流れる階調指定電流IDATAの大きさが、第三トランジスタ23のゲート23g−ソース23s間の電圧のレベルに変換される。

上述したようにi行目のリセット期間TRにおいては、リセット電圧VRが信号線Y1〜Ynに印加されたので、電源走査線Ziからそれぞれの画素回路Di,1〜Di,nの第三トランジスタ23及び第一トランジスタ21並びにそれぞれの信号線Y1〜Ynを介して、リセット入力端子41までの間の配線の電位を定常にすることできる。従って、i行目のリセット期間TRの後において、微弱な階調指定電流IDATAが信号線Y1〜Ynに流れる場合であっても、画素回路Di,1〜Di,nそれぞれのキャパシタ24に階調指定電流IDATAに応じた電荷を迅速にチャージすることができる。

以上のように、i行目の画素回路Di,1〜Di,nそれぞれの第三トランジスタ23のドレイン23d−ソース23s間に流れる電流の大きさ及びソース23s−ゲート23g間の電圧のレベルも前回のフレーム期間TSCから上書きされるので、i行目の選択期間TSE中において、i行目の画素回路Di,1〜Di,nのキャパシタ24にチャージされる電荷の大きさが前回のフレーム期間TSCから上書きされる。

ここで、画素回路Di,1〜Di,nそれぞれの第三トランジスタ23から第一トランジスタ21を介してそれぞれの信号線Y1〜Ynまでの間の任意の点での電位は、経時変化するトランジスタ21,22,23の内部抵抗等に因って変化してしまう。しかしながら、本実施形態では、信号ドライバ3が選択期間TSE中に画素回路Di,1〜Di,nそれぞれの第三トランジスタ23から第一トランジスタ21を介してそれぞれの信号線Y1〜Ynへと流れる階調指定電流IDATAを強制的に流しているため、トランジスタ21,22,23の内部抵抗が経時変化しても、階調指定電流IDATAの大きさが所望通りとなる。

また、i行目の選択期間TSEでは、i行目の有機EL素子Ei,1〜Ei,nの共通電極が基準電圧VSSであり、電源走査線Ziが基準電圧VSSと同じ又は基準電圧VSSよりもローレベルの階調指定電流用基準電圧VLOWであるため、i行目の有機EL素子Ei,1〜Ei,nには逆バイアス電圧が印加されるから、i行目の有機EL素子Ei,1〜Ei,nには電流が流れず、有機EL素子Ei,1〜Ei,nは発光しない。

続いて、図8、図9に示されるように、i行目の選択期間TSEの終了時刻(i行目の非選択期間TNSEの開始時刻)では、選択走査ドライバ5から選択走査線Xiに出力される信号がハイレベルのオン電圧VONからローレベルのオフ電圧VOFFになり、i行目の画素回路Di,1〜Di,nそれぞれの第一トランジスタ21のゲート21g及び第二トランジスタ22のゲート22gに対してオフ電圧VOFFが選択走査ドライバ5によって印加される。

このため、i行目の非選択期間TNSEでは、i行目の画素回路Di,1〜Di,nそれぞれの第一トランジスタ21がオフ状態になり、オフ状態の第一トランジスタ21によって電流が電源走査線Ziからそれぞれの信号線Y1〜Ynへ流れないようになる。更に、i行目の非選択期間TNSEでは、i行目の各画素回路Di,1〜Di,nの第二トランジスタ22がオフ状態になると、直前のi行目の選択期間TSEにおいてキャパシタ24にチャージされた電荷が第二トランジスタ22によって閉じ込められている。これにより、i行目の画素回路Di,1〜Di,nの何れにおいても、第三トランジスタ23は、非選択期間TNSE中オン状態を維持し続ける。つまり、i行目の画素回路Di,1〜Di,nの何れにおいても、非選択期間TNSEにおける第三トランジスタ23のゲート23g−ソース23s間の電圧VGSの大きさがその直前の選択期間TSEにおける第三トランジスタ23のゲート23g−ソース23s間の電圧VGSの大きさと等しくなるように、つまり第二トランジスタ22によって電極24A側の電荷が保持されたキャパシタ24が第三トランジスタ23のゲート23g−ソース23s間の電圧VGSを保持する。

また、i行目の非選択期間TNSEでは、電源走査ドライバ6がi行目の電源走査線Ziに駆動電流用基準電圧VHIGHを印加している。ここで、非選択期間TNSEでは、i行目の有機EL素子Ei,1〜Ei,nの共通電極が基準電圧VSSである上、i行目の電源走査線Ziが基準電圧VSSより高い駆動電流用基準電圧VHIGHであり、i行目の画素回路Di,1〜Di,nそれぞれの第三トランジスタ23がオン状態であるため、有機EL素子Ei,1〜Ei,nには順バイアス電圧が印加される。従って、画素回路Di,1〜Di,nの何れにおいても、電源走査線Ziからそれぞれの第三トランジスタ23を通じてそれぞれの有機EL素子Ei,1〜Ei,nへ駆動電流が流れ、それぞれの有機EL素子Ei,1〜Ei,nが発光する。

つまり、i行目の非選択期間TNSE中の画素回路Di,jは、信号線Yjと第三トランジスタ23との間を第一トランジスタ21により電気的に遮断し、キャパシタ24の電荷を第二トランジスタ22により閉じ込めることによって選択期間TSEにおいて変換された第三トランジスタ23のゲート23g−ソース23s間の電圧のレベルを保持し、保持されたゲート23g−ソース23s間の電圧のレベルに応じた大きさの駆動電流を第三トランジスタ23により有機EL素子Ei,jに流す。

ここで、i行目の選択期間TSE中にそれぞれの有機EL素子Ei,1〜Ei,nに流れる駆動電流の大きさは、それぞれの画素回路Di,1〜Di,nの第三トランジスタ23に流れる電流の大きさと同じであり、従って、選択期間TSEにおいてそれぞれの画素回路Di,1〜Di,nの第三トランジスタ23に流れる階調指定電流IDATAの大きさと同じである。上述したように、選択期間TSEでは、それぞれの画素回路Di,1〜Di,nの第三トランジスタ23に流れる階調指定電流IDATAの大きさは所望通りとなるから、所望通りの大きさの駆動電流をそれぞれの有機EL素子Ei,1〜Ei,nに流すことができ、それぞれの有機EL素子Ei,1〜Ei,nを所望の階調輝度で発光させることができる。

i行目の選択期間TSEが終了した後の(i+1)行目のリセット期間TRでは、i行目のリセット期間TRと同様に切換部S1〜Snそれぞれのトランジスタ31がオフ状態になり、切換部S1〜Snそれぞれのトランジスタ32がオン状態になる。従って、(i+1)行目のリセット期間TRでは、何れの信号線Y1〜Ynにも階調指定電流IDATAが流れないが、リセット電圧VRが全ての信号線Y1〜Yn、(i+1)行目の画素電極51、(i+1)行目のキャパシタ24の電極24B及び(i+1)行目の第三トランジスタ23のソース23sに印加される。そして、(i+1)行目の選択期間TSEのうちリセット期間TRの後では、i行目の場合と同様に、(i+1)行目の選択走査線Xi+1が選択走査ドライバ5によって選択されることによって、電源走査線Ziからそれぞれの画素回路Di,1〜Di,nの第三トランジスタ23及び第一トランジスタ21、それぞれの信号線Y1〜Yn、それぞれの切換部S1〜Snを介して、それぞれの電流端子CT1〜CTnに向かって階調指定電流IDATAが流れる。

以上のように、リセット期間TRでは、リセット電圧VRが信号線Y1〜Ynや画素電極51等に強制的に印加されるので、信号線Y1〜Yn等の寄生容量のチャージ量は、小さい電流が流れる時に定常化されるときのチャージ量に近づける。そのため、(i+1)行目のリセット期間TRの後において信号線Y1〜Ynに流れる電流が微小であっても速やかに定常状態にすることができる。

以上のように本実施形態では、非選択期間TNSEにおいて有機EL素子E1,1〜Em,nに流れる駆動電流の大きさは、それぞれの選択期間TSEのうちリセット期間TR後において階調指定電流IDATAの大きさで表されている。従って、例えば、画素回路D1,1〜Dm,nの間で第三トランジスタ23の特性にバラツキがあったとしても、画素回路D1,1〜Dm,nの間で階調指定電流IDATAの大きさが同じであれば、有機EL素子E1,1〜Em,nの間で輝度にバラツキが生じない。つまり、本実施形態では、同じレベルの輝度階調信号が画素に出力されても画素の間で輝度が異なってしまうという面内バラツキを抑えることができる。従って、本実施形態の有機エレクトロルミネッセンスディスプレイ1は、高品質な映像表示を行える。

階調指定電流IDATAは、発光するそれぞれの有機EL素子E1,1〜Em,nの輝度に合わせてそれぞれの有機EL素子E1,1〜Em,nに流れる電流の大きさと等しいために極めて微弱である。ここで信号線Y1〜Ynの配線容量のために、信号線Y1〜Ynに流れる階調指定電流IDATAに遅延が生じてしまい、選択期間TSEが短い場合には第三トランジスタ23のゲート−ソース間に階調指定電流IDATAに応じた電荷をチャージアップできないといった問題を生じていた。しかしながら本実施形態では、それぞれの行のリセット期間TR中に信号線Y1〜Ynに強制的にリセット電圧VRを印加したので、特に階調指定電流IDATAが微弱であっても、選択期間TSEが短くても選択期間TSE内に第三トランジスタ23のゲート−ソース間に階調指定電流IDATAに応じた電荷をチャージアップすることができる。

また、本実施形態では、選択期間TSE中にデータ側駆動回路7によってリセット電圧VRが信号線Y1〜Ynに印加されている。そのため、第一トランジスタ21が、画素回路D1,1〜Dm,nにリセット電圧VRを取り込むスイッチング素子の機能と、画素回路D1,1〜Dm,nに階調指定電流IDATAを取り込むためのスイッチング素子の機能と、を兼ねている。従って、従来(特許文献1)のように画素回路にブランキング信号を取り込むスイッチTFTを第一トランジスタ21とは別に画素回路D1,1〜Dm,nに設ける必要がない。ゆえに、画素回路D1,1〜Dm,nに必要なトランジスタの数が増えず、有機EL素子E1,1〜Em,nを画素回路D1,1〜Dm,nと同一面に作り込む場合、画素P1,1〜Pm,nの開口率の低下を防止することができる。

〔第2の実施の形態〕
図10は、本発明の有機エレクトロルミネッセンスディスプレイを適用した第2の実施形態における有機エレクトロルミネッセンスディスプレイ101を示した図面である。図10に示すように、有機エレクトロルミネッセンスディスプレイ101において、第1の実施形態の有機エレクトロルミネッセンスディスプレイ1のいずれかの部分と同一の部分に対しては同一の符号を付し、同一の部分についての説明は省略する。

この有機エレクトロルミネッセンスディスプレイ101も、図1の有機エレクトロルミネッセンスディスプレイ1と同様に、有機エレクトロルミネッセンス表示パネル2と、走査側駆動回路9と、データ側駆動回路107と、を備える。ここで、有機エレクトロルミネッセンス表示パネル2及び走査側駆動回路9は、第1の実施形態における有機エレクトロルミネッセンス表示パネル2及び走査側駆動回路9とそれぞれ同じである。但し、データ側駆動回路107は、第1の実施形態におけるデータ側駆動回路7と異なる。

このデータ側駆動回路107は、n個の電流端子DT1〜DTnを有するとともに電流端子DT1〜DTnそれぞれに引抜電流IL1を流す電流制御ドライバ103と、電流端子DT1〜DTnに流れる引抜電流IL1を階調指定電流IDATAに変換する第1カレントミラー回路M11〜Mn1及び第2カレントミラー回路M12〜Mn2と、信号線Y1〜Ynと第1カレントミラー回路M11〜Mn1及び第2カレントミラー回路M12〜Mn2との間に介在した切換部T1〜Tnと、を備える。

電流制御ドライバ103には、8bitのデジタル階調映像信号が入力される。電流制御ドライバ103に取り込まれたデジタル階調映像信号は、電流制御ドライバ103内のD/Aコンバータによってアナログ変換される。そして、電流制御ドライバ103は、アナログ変換された映像信号に従った大きさの引抜電流IL1を電流端子DT1〜DTnそれぞれに発生させるものである。電流制御ドライバ103は、行毎に設けられた第1カレントミラー回路M11〜Mn1からそれぞれの電流端子DT1〜DTnに向かって引抜電流IL1を流し、この引抜電流IL1にしたがって、各行の第三トランジスタ23から信号線Y1〜Ynを介して第2カレントミラー回路M12〜Mn2に向かって階調指定電流IDATAを流す。

電流制御ドライバ103の動作タイミングは、第1の実施形態における信号ドライバ3の動作タイミングと同じである。つまり、電流制御ドライバ103は、各行の選択期間TSEごとに電流端子DT1〜DTnそれぞれの引抜電流IL1の大きさを映像信号に従った大きさに制御し、それぞれのリセット期間TRが終了してからその選択期間TSEが終了するまでの間では引抜電流IL1の大きさを定常化するように制御する。ここで、電流制御ドライバ103によって流れる引抜電流IL1は、第1の実施形態における信号ドライバ3階調指定電流IDATAよりも大きく、電流制御ドライバ103によって流れる引抜電流IL1と第1の実施形態における信号ドライバ3が流す階調指定電流IDATAとの関係は比例関係にある。

第1カレントミラー回路M11〜Mn1及び第2カレントミラー回路M12〜Mn2は、電流端子DT1〜DTnに流れる引抜電流IL1を所定の変換率で階調指定電流IDATAに変換するものである。第1カレントミラー回路M11〜Mn1は、二つのPチャネル型MOS型のトランジスタ61,62から構成されている。トランジスタ61,62は、画素回路D1,1〜Dm,nのトランジスタ21〜23と同じ工程によって製造されることが可能である。第2カレントミラー回路M12〜Mn2は、二つのNチャネル型MOS型のトランジスタ63,64から構成されている。トランジスタ63,64は、部分的に画素回路D1,1〜Dm,nのトランジスタ21〜23と同じ工程によって製造されることが可能である。

各第1カレントミラー回路M11〜Mn1において、トランジスタ61のゲート、ドレイン及びトランジスタ62のゲートが互いにそれぞれの電流端子DT1〜DTnと接続されている。そしてトランジスタ61のソース及びトランジスタ62のソースは、接地電位であるリセット電圧VRが出力されているリセット入力端子41に接続されている。
各第2カレントミラー回路M12〜Mn2において、トランジスタ63のゲート、ドレインス及びトランジスタ64のゲートが互いに接続されるとともにトランジスタ62のドレインに接続されている。そしてトランジスタ63のソース及びトランジスタ64のソースは、負電圧VCCが印加されている定電圧入力端子45に接続され、トランジスタ64のドレインが後述する切換部T1〜Tnのトランジスタ32のソースと接続されている。また、第1カレントミラー回路M11〜Mn1では、トランジスタ61のチャネル抵抗は、トランジスタ62のチャネル抵抗より小さい。第2カレントミラー回路M12〜Mn2では、トランジスタ63のチャネル抵抗は、トランジスタ64のチャネル抵抗より小さい。
切換部T1〜Tnは、それぞれ2つのNチャネル型MOSトランジスタ33、34を有している。トランジスタ33及びトランジスタ34は、画素回路D1,1〜Dm,nのトランジスタ21〜23と同じ工程によって製造されることが可能である。ここで切換部Tjの一例について説明する。切換部Tjのトランジスタ34のゲートが切換信号入力端子43に接続され、切換信号inv.φがトランジスタ34のゲートに入力される。また、トランジスタ33のゲートが切換信号入力端子42に接続され、切換信号φがトランジスタ33のゲートに入力される。トランジスタ34のドレイン及びトランジスタ33のドレインは信号線Yjに接続されており、トランジスタ33のソースは第1カレントミラー回路Mi1のトランジスタ61のソースとともにリセット入力端子41に接続されており、トランジスタ34のソースは第2カレントミラー回路Mi2のトランジスタ64のドレインに接続されている。
この構成では、切換信号φがハイレベルであり切換信号inv.φがローレベルである場合に、トランジスタ33がオン状態になり、トランジスタ34がオフ状態になる。一方、切換信号φがローレベルであり且つ切換信号inv.φがハイレベルの場合に、トランジスタ34がオン状態になり、トランジスタ33がオフ状態になる。ここで、切換信号φ及び切換信号inv.φは、第1実施形態の図4と同様の波形となる。したがって、各切換部T1〜Tnは、第1カレントミラー回路M11〜Mn1及び第2カレントミラー回路M12〜Mn2のそれぞれによって引抜電流IL1の大きさが変調された階調指定電流IDATAをそれぞれの第三トランジスタ23及び信号線Y1〜Ynに流す状態と、リセット電圧VRをそれぞれの信号線Y1〜Ynに印加する状態とを切り換える。

電流制御ドライバ103が電流端子DTjに引抜電流IL1を流すと、第1カレントミラー回路Mj1において、トランジスタ62のドレイン−ソース間を流れる電流は、トランジスタ61のチャネル抵抗に対するトランジスタ62のチャネル抵抗の比率にトランジスタ61のドレイン−ソース間の引抜電流IL1の大きさを乗じた値となる。そして、第2カレントミラー回路Mj2において、トランジスタ64のドレイン−ソース間を流れる電流は、トランジスタ63のチャネル抵抗に対するトランジスタ64のチャネル抵抗の比率にトランジスタ63のドレイン−ソース間の電流の大きさを乗じた値となる。ここでトランジスタ63のドレイン−ソース間の電流の大きさは、トランジスタ62のドレイン−ソース間を流れる電流に一致する。したがって、階調指定電流IDATAは、トランジスタ63のチャネル抵抗に対するトランジスタ64のチャネル抵抗の比率に、トランジスタ61のチャネル抵抗に対するトランジスタ62のチャネル抵抗の比率にトランジスタ61のドレイン−ソース間の引抜電流IL1の大きさを乗じた値を、乗じた値になる。

以上のようにして、第1カレントミラー回路M11〜Mn1及び第2カレントミラー回路M12〜Mn2は電流端子DT1〜DTnに流れる引抜電流IL1を階調指定電流IDATAに変換する。そして、第2カレントミラー回路M12〜Mn2の出力側につまりトランジスタ64のドレインに階調指定電流IDATAが流れるので、第2カレントミラー回路M12〜Mn2のトランジスタ64のドレインが、第1の実施形態における信号ドライバ3の電流端子CTjに相当する。つまり、第1カレントミラー回路M11〜Mn1及び第2カレントミラー回路M12〜Mn2と電流制御ドライバ103とを組み合わせた構成が第1の実施形態における信号ドライバ3に相当する。

第1の実施形態では、リセット電圧VRが階調指定電流用基準電圧VLOWと同じレベルであったが、第2の実施形態ではリセット電圧VRが0〔V〕に設定されている。したがって、電極VSSを接地電位に設定すると、有機EL素子E1,1〜Em,nのアノードである画素電極51とカソードである共通電極との間の電位差がなくなり画素電極51に蓄積された電荷を容易に放出することができる。

切換部T1〜Tnが切換動作を行うために、第1の実施形態と同様に切換信号φが切換信号入力端子42に入力され、切換信号inv.φが切換信号入力端子43に入力される。切換信号φ及び切換信号inv.φのタイミングと選択走査ドライバ5及び電源走査ドライバ6が選択していくタイミングとの関係は、第1の実施形態の場合と同様である。また、第2の実施形態における選択走査ドライバ5及び電源走査ドライバ6の動作タイミングは、第1の実施形態のそれと同じである。

そして、第2の実施形態においても、i行目の選択期間TSEのうち前半のリセット期間TRでは、切換部T1〜Tnそれぞれのトランジスタ33がオン状態となることによって、電源走査線Ziからそれぞれの画素回路Di,1〜Di,nの第三トランジスタ23及び第一トランジスタ21並びにそれぞれの信号線Y1〜Ynを介して、リセット入力端子41までの間が電気的に導通する。

また、i行目のリセット期間TRでは、リセット電圧VRが信号線Y1〜Ynや画素電極51に印加されるので、信号線Y1〜Ynの寄生容量に蓄積された電荷及び画素電極51の蓄積容量に蓄積された電荷を迅速に放出することできる。従って、i行目のリセット期間TRの後において、微弱な階調指定電流IDATAが信号線Y1〜Ynに流れる場合であっても、画素回路Di,1〜Di,nそれぞれのキャパシタ24に階調指定電流IDATAに応じた電荷を迅速にチャージすることができる。

また、非選択期間TNSEにおいて有機EL素子E1,1〜Em,nに流れる駆動電流の大きさは、それぞれの選択期間TSEのうちリセット期間TR後における階調指定電流IDATAの大きさで表されている。従って、例えば、画素回路D1,1〜Dm,nの間で第三トランジスタ23の特性にバラツキがあったとしても、第三トランジスタ23に強制的に階調指定電流IDATAを流すので駆動電流にバラツキが生じることがなく、有機EL素子E1,1〜Em,nの間で輝度にバラツキが生じない。

また、第1カレントミラー回路M11〜Mn1及び第2カレントミラー回路M12〜Mn2が設けられることによって、それぞれの信号線Y1〜Ynの階調指定電流IDATAの大きさは、それぞれの電流端子DT1〜DTnの引抜電流IL1に比例するとともに引抜電流IL1より小さい。従って、電流制御ドライバ103等にリーク電流が生じることによって電流端子DT1〜DTnの引抜電流IL1が不意に低減しても、信号線Y1〜Ynの階調指定電流IDATAが大幅に低くなることはない。つまり、電流リークによって電流制御ドライバ103の出力が低下しても、信号線Y1〜Ynの階調指定電流IDATAに大きく影響することはなく、有機EL素子E1,1〜Em,nの発光輝度が大きく低減することがない。
そして、第2の実施形態では、電流制御ドライバ103が有機EL素子の発光特性に見合った階調指定電流IDATA程度の微小電流を発生できなくても十分にデータ側駆動回路107が階調指定電流IDATAを発生することができる。

また、第2の実施形態でも、選択期間TSE中にデータ側駆動回路107によってリセット電圧VRが信号線Y1〜Ynに印加されている。そのため、第一トランジスタ21が、画素回路D1,1〜Dm,nにリセット電圧VRを取り込むスイッチング素子の機能と、画素回路D1,1〜Dm,nに階調指定電流IDATAを取り込むためのスイッチング素子の機能と、を兼ねている。従って、画素回路D1,1〜Dm,nに必要なトランジスタの数が増えず、有機EL素子E1,1〜Em,nを画素回路D1,1〜Dm,nと同一面に作り込む場合、画素P1,1〜Pm,nの開口率の低下を防止することができる。

〔第3の実施の形態〕
図11は、本発明の有機エレクトロルミネッセンスディスプレイを適用した第3の実施形態における有機エレクトロルミネッセンスディスプレイ201を示した図面である。図11に示すように、有機エレクトロルミネッセンスディスプレイ201において、第1の実施形態の有機エレクトロルミネッセンスディスプレイ1のいずれかの部分と同一の部分に対しては同一の符号を付し、同一の部分についての説明は省略する。

この有機エレクトロルミネッセンスディスプレイ201も、有機エレクトロルミネッセンスディスプレイ1と同様に、有機エレクトロルミネッセンス表示パネル2と、走査側駆動回路9と、データ側駆動回路207と、を備える。ここで、有機エレクトロルミネッセンス表示パネル2及び走査側駆動回路9は、第1の実施形態における有機エレクトロルミネッセンス表示パネル2及び走査側駆動回路9とそれぞれ同じである。但し、データ側駆動回路207は、第1の実施形態におけるデータ側駆動回路7と異なる。

このデータ側駆動回路207は、n個の電流端子FT1〜FTnを有するとともに電流端子FT1〜FTnそれぞれに押込電流IL2を流す電流制御ドライバ203と、電流端子FT1〜FTnに流れる押込電流IL2を階調指定電流IDATAに変換するカレントミラー回路M1〜Mnと、信号線Y1〜Ynとカレントミラー回路M1〜Mnとの間に介在した切換部S1〜Snと、を備える。

第2の実施形態では、電流制御ドライバ103がカレントミラー回路M1〜Mnからそれぞれの電流端子DT1〜DTnに向かった引抜電流IL1を流すのに対して、第3の実施形態では、電流制御ドライバ203が電流端子FT1〜FTnからそれぞれのカレントミラー回路M1〜Mnに向かった押込電流IL2を流す。
カレントミラー回路M1〜Mnは、二つのNチャネル型MOSトランジスタ161,162とから構成されている。トランジスタ161及びトランジスタ162は、画素回路D1,1〜Dm,nのトランジスタ21〜23と同じ工程によって製造されることが可能である。
何れのカレントミラー回路M1〜Mnにおいても、トランジスタ161のゲートとドレイン及びトランジスタ162のゲートが互いに接続され、トランジスタ161のソース及びトランジスタ162のソースが定電圧入力端子45に接続されている。定電圧入力端子45には、定電圧Vccが印加されている。定電圧Vccは、階調指定電流用基準電圧VLOW及び基準電圧VSSよりも低レベルである。なお、第1の実施形態と同様に基準電圧VSS又は階調指定電流用基準電圧VLOWが0〔V〕である場合、定電圧Vccは負電位である。
切換部Sjの一例について説明する。切換部Sjは、Nチャネル型の電界効果トランジスタ31,32から構成される。トランジスタ31のゲートが切換信号入力端子43に接続され、切換信号inv.φがトランジスタ31のゲートに入力される。また、トランジスタ32のゲートが切換信号入力端子42に接続され、切換信号φがトランジスタ32のゲートに入力される。トランジスタ31のドレインは信号線Yjに接続されており、トランジスタ31のソースはトランジスタ162のドレインに接続されている。トランジスタ32のドレインは信号線Yjに接続されている。トランジスタ32のソースはリセット入力端子41に接続され、定電圧であるリセット電圧VRがトランジスタ32のソースに印加されている。この構成では、切換信号φがハイレベルであり切換信号inv.φがローレベルである場合に、トランジスタ32がオン状態になり、トランジスタ31がオフ状態になる。一方、切換信号φがローレベルであり且つ切換信号inv.φがハイレベルの場合に、トランジスタ31がオン状態になり、トランジスタ32がオフ状態になる。トランジスタ31及びトランジスタ32は、画素回路D1,1〜Dm,nのトランジスタ21〜23と同じ工程によって製造されることが可能である。リセット電圧VRは、信号線Y1〜Ynの寄生容量に蓄積された電荷や画素電極51の寄生容量によって蓄積された電荷等を完全に放出するために0〔V〕であることが好ましい。
そして、電流制御ドライバ203は、各行の選択期間TSEごとに電流端子FT1〜FTnそれぞれの押込電流IL2の大きさを映像信号に従った大きさに制御し、それぞれのリセット期間TRが終了してからその選択期間TSEが終了するまでの間では押込電流IL2の大きさを一定となるように制御する。ここで、電流制御ドライバ203が流す押込電流IL2は、第1の実施形態における信号ドライバ3が流す階調指定電流IDATAよりも大きく、電流制御ドライバ203が流す押込電流IL2と第1の実施形態における信号ドライバ3が流す階調指定電流IDATAとの関係は比例関係にある。

トランジスタ161のチャネル抵抗はトランジスタ162のチャネル抵抗よりも小さい。そのため、カレントミラー回路M1〜Mnは、それぞれの電流端子FT1〜FTnに流れる押込電流IL2を階調指定電流IDATAに変換する。ここで、階調指定電流IDATAの大きさは、実質的に、トランジスタ161のチャネル抵抗に対するトランジスタ162のチャネル抵抗の比率にトランジスタ161のドレイン−ソース間の押込電流IL2の大きさを乗じた値となる。そして、カレントミラー回路M1〜Mnの出力側につまりトランジスタ162のドレインに階調指定電流IDATAが流れるので、カレントミラー回路M1〜Mnのトランジスタ162のドレインが、第1の実施形態における信号ドライバ3の電流端子CT1〜CTnにそれぞれ相当する。つまり、カレントミラー回路M1〜Mnと電流制御ドライバ203とを組み合わせた構成が第1の実施形態における信号ドライバ3に相当する。

本実施形態の切換信号φ及び切換信号inv.φのタイミングと選択走査ドライバ5及び電源走査ドライバ6が選択していくタイミングとの関係は、第1の実施形態の場合と同様である。また、本実施形態における選択走査ドライバ5及び電源走査ドライバ6の動作タイミングは、第1の実施形態のそれと同じである。従って、第3の実施形態においても、i行目のリセット期間TRでは、画素回路Di,1〜Di,nそれぞれの第一トランジスタ21がオン状態となっているので、それぞれの有機EL素子Ei,1〜Ei,nの画素電極51、i行目の第一トランジスタ21のドレイン21d、i行目のキャパシタ24の電極24B、i行目の第三トランジスタ23のソース23s及び信号線Y1〜Ynの電圧が図4に示すようにリセット電圧VRで定常状態となって前の選択期間TSE中にこれらの寄生容量によって蓄積された電荷を放出するので、引き続き次の選択期間TSE中に迅速且つ正確に階調指定電流IDATAを書き込むことができる。

また、第3の実施形態でも、選択期間TSE中にデータ側駆動回路207によってリセット電圧VRが信号線Y1〜Ynに印加されている。そのため、第一トランジスタ21が、画素回路D1,1〜Dm,nにリセット電圧VRを取り込むスイッチング素子の機能と、画素回路D1,1〜Dm,nに階調指定電流IDATAを取り込むためのスイッチング素子の機能と、を兼ねている。従って、画素回路D1,1〜Dm,nに必要なトランジスタの数が増えず、有機EL素子E1,1〜Em,nを画素回路D1,1〜Dm,nと同一面に作り込む場合、画素P1,1〜Pm,nの開口率の低下を防止することができる。

〔第4の実施の形態〕
図12は、本発明の有機エレクトロルミネッセンスディスプレイを適用した第4の実施形態における有機エレクトロルミネッセンスディスプレイ301を示した図面である。図12に示すように、有機エレクトロルミネッセンスディスプレイ301において、第1の実施形態の有機エレクトロルミネッセンスディスプレイ1のいずれかの部分と同一の部分に対しては同一の符号を付し、同一の部分についての説明は省略する。

この有機エレクトロルミネッセンスディスプレイ301も、有機エレクトロルミネッセンスディスプレイ1と同様に、有機エレクトロルミネッセンス表示パネル2と、走査側駆動回路9と、データ側駆動回路307と、を備える。ここで、有機エレクトロルミネッセンス表示パネル2及び走査側駆動回路9は、第3の実施形態における有機エレクトロルミネッセンス表示パネル2及び走査側駆動回路9とそれぞれ同じである。但し、データ側駆動回路307は、第1の実施形態におけるデータ側駆動回路7と異なる。

このデータ側駆動回路307は、電流制御ドライバ303と、カレントミラー回路M1〜Mnと、スイッチング素子K1〜Knと、切換部としてのスイッチング素子W1〜Wnと、を備える。

電流制御ドライバ303は、n個の電流端子GT1〜GTnを有する。電流制御ドライバ303には、8bitのデジタル階調映像信号が入力される。電流制御ドライバ303に取り込まれたデジタル階調映像信号は、電流制御ドライバ303内のD/Aコンバータによってアナログ変換される。そして、電流制御ドライバ303は、アナログ変換された映像信号に従った大きさの押込電流IL3を電流端子GT1〜GTnそれぞれに発生させる。そして、電流制御ドライバ303は、各行の選択期間TSEごとに電流端子GT1〜GTnそれぞれの押込電流IL3の大きさを映像信号に従った大きさに制御し、それぞれのリセット期間TRが終了してからその選択期間TSEが終了するまでの間では押込電流の大きさを一定となるように制御する。ここで、電流制御ドライバ303が流す押込電流IL3は、第1の実施形態における信号ドライバ3が流す階調指定電流IDATAよりも大きく、電流制御ドライバ303が流す押込電流IL3と後述するトランジスタ362に流れる階調指定電流IDATAとの関係は比例関係にある。

カレントミラー回路M1〜Mnは、それぞれの電流端子GT1〜GTnに流れる押込電流IL3を階調指定電流IDATAに変換するものである。何れのカレントミラー回路M1〜Mnも二つのトランジスタ361,362を有する。カレントミラー回路Mjにおいては、トランジスタ361のゲートがトランジスタ362のゲートに接続され、トランジスタ361のドレインが電流端子GTjに接続されとともにトランジスタ362のゲート及びトランジスタ361のゲートに接続されている。トランジスタ362のドレインは信号線Yjに接続されている。トランジスタ361のソース及びトランジスタ362のソースは共通の電圧端子344に接続されている。電圧端子344には、定電圧Vccが印加されている。定電圧Vccは、階調指定電流用基準電圧VLOW及び基準電圧VSSよりも低レベルである。なお、第1の実施形態と同様に基準電圧VSS又は階調指定電流用基準電圧VLOWが0〔V〕である場合、定電圧Vccは負電位である。

ここで、階調指定電流IDATAの大きさは、実質的に、トランジスタ361のチャネル抵抗に対するトランジスタ362のチャネル抵抗の比率にトランジスタ361のドレイン−ソース間の押込電流IL3の大きさを乗じた値となる。つまり、カレントミラー回路M1〜Mnと電流制御ドライバ303とを組み合わせた構成が信号ドライバに相当する。

何れのスイッチング素子W1〜Wnのドレインがそれぞれの電流端子GT1〜GTn及びそれぞれのカレントミラー回路M1〜Mnのトランジスタ361のドレイン及びゲートに接続されている。スイッチング素子W1〜Wnのソースが電圧端子344に接続されている。スイッチング素子W1〜Wnのゲートは切換信号入力端子42に接続されている。スイッチング素子W1〜Wnは、それぞれのカレントミラー回路M1〜Mnのトランジスタ361のドレインに対して定電圧Vccの印加の切換を行うものである。なお、スイッチング素子W1〜Wnが電流制御ドライバ303に内蔵されていても良い。

本実施形態の切換信号のタイミングと選択走査ドライバ5及び電源走査ドライバ6が選択していくタイミングとの関係は、第1の実施形態の場合と同様である。

従って、i行目の選択期間TSEのうち前半のリセット期間TRでは、トランジスタW1〜Wnがオン状態となることによって、トランジスタ361のソースとドレインが等電位になる。そのため、選択期間TSEのうちリセット期間TRの後において、信号線Y1〜Ynに対するカレントミラー回路M1〜Mnの寄生容量の影響を除くことができる。

何れのスイッチング素子K1〜Knにおいても、ドレインとソースのうちの一方がリセット入力端子41に接続され、ドレインとソースのうちの他方がそれぞれの信号線Y1〜Ynに接続され、ゲートが切換信号信号入力端子42に接続されている。スイッチング素子K1〜Knは、信号線Y1〜Ynに対してリセット電圧VRの印加の切換を行うものである。ここで、リセット電圧VRは0〔V〕に設定されている。なお、信号線Y1〜Ynとトランジスタ362との接続部の反対側において、スイッチング素子K1〜Knのドレインとソースのうちの他方が信号線Y1〜Ynに接続されており、スイッチング素子K1〜Knが有機エレクトロルミネッセンス表示パネル2に形成されていても良い。

そして、i行目の選択期間TSEのうち前半のリセット期間TRでは、スイッチング素子K1〜Knがオン状態となることによって、画素電極51並びにそれぞれの信号線Y1〜Ynが、リセット入力端子41に電気的に導通して接地されたリセット電圧VRが印加されているため、i行目のリセット期間TRの開始してすぐに、信号線Y1〜Ynの寄生容量に蓄積された電荷、画素電極51の寄生容量に蓄積された電荷、キャパシタ24の電極24Bの寄生容量に蓄積された電荷、及び第2トランジスタ23のソースの寄生容量に蓄積された電荷を除去する。そのため、正確且つ迅速に微小電流値の階調指定電流IDATAを流すことができる。リセット期間TR後には、スイッチング素子K1〜Kn及びスイッチング素子W1〜Wnがオフ状態になり、電流制御ドライバ303の電流端子GT1〜GTnに階調に応じた電流値の電流が流れてカレントミラー回路M1〜Mnによって変調された階調指定電流IDATAが信号線Y1〜Yn及び第三トランジスタ23に流れることになる。

また、第4の実施形態でも、選択期間TSE中にデータ側駆動回路307によってリセット電圧VRが信号線Y1〜Ynに印加されている。そのため、第一トランジスタ21が、画素回路D1,1〜Dm,nにリセット電圧VRを取り込むスイッチング素子の機能と、画素回路D1,1〜Dm,nに階調指定電流IDATAを取り込むためのスイッチング素子の機能と、を兼ねている。従って、画素回路D1,1〜Dm,nに必要なトランジスタの数が増えず、有機EL素子E1,1〜Em,nを画素回路D1,1〜Dm,nと同一面に作り込む場合、画素P1,1〜Pm,nの開口率の低下を防止することができる。

なお、本発明は、上記実施の形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。
例えば、上記各実施の形態では発光素子として有機EL素子を用いているが、整流性のある他の発光素子を用いても良い。つまり、逆バイアス電圧が印加された場合には電流が流れないとともに順バイアス電圧が印加された場合には電流が流れるような発光素子であって、流れる電流の大きさに従った輝度で発光する発光素子であっても良い。整流性のある発光素子としては、例えばLED(Light Emitting Diode)素子が挙げられる。
また電源走査ドライバ6の階調指定電流用基準電圧VLOWは、選択期間TSE中に有機EL素子に階調指定電流IDATAの一部又は全部が流れなければ、図4に示す最高輝度階調時のEL負荷線よりも右側に位置してもよい。

本発明を適用した第1の実施形態における有機エレクトロルミネッセンスディスプレイ1のブロック図である。 有機エレクトロルミネッセンスディスプレイ1の画素Pi,jの平面図である。 有機エレクトロルミネッセンスディスプレイ1の隣接する四つの画素Pi,j,Pi+1,j,Pi,j+1,Pi+1,j+1の等価回路図である。 有機エレクトロルミネッセンスディスプレイ1における信号のレベルを示したタイミングチャート。 Nチャネル型の電界効果トランジスタの電流−電圧特性を表したグラフである。 i行目の隣り合う二つの画素Pi,j,Pi,j+1の等価回路図とともに、i行目のリセット期間TRの電流、電圧の状態を示した図である。 i行目の隣り合う二つの画素Pi,j,Pi,j+1の等価回路図とともに、i行目の選択期間TSEのうちリセット期間TRの後の電流、電圧の状態を示した図である。 i行目の隣り合う二つの画素Pi,j,Pi,j+1の等価回路図とともに、i行目の非選択期間TNSEの電流、電圧の状態を示した図である。 画素Pi,jに関連する電流、電圧のレベルを示したタイミングチャートである。 本発明を適用した第2の実施形態における有機エレクトロルミネッセンスディスプレイ101のブロック図である。 本発明を適用した第3の実施形態における有機エレクトロルミネッセンスディスプレイ201のブロック図である。 本発明を適用した第4の実施形態における有機エレクトロルミネッセンスディスプレイ301のブロック図である。

符号の説明

1、101、201、301 … 有機エレクトロルミネッセンスディスプレイ(表示装置)
2 … 有機エレクトロルミネッセンス表示パネル(表示パネル)
3 … 信号ドライバ
5 … 選択走査ドライバ
6 … 電源走査ドライバ
7、107、207、307 … データ側駆動回路
21 … 第一トランジスタ
22 … 第二トランジスタ
23 … 第三トランジスタ
1,1〜Em,n … 有機EL素子(発光素子)
1〜Kn … スイッチング素子(切換部)
1〜Sn … 切換部
1〜Yn … 信号線
1〜Xn … 選択走査線
1〜Zn … 電源走査線
1,1〜Pm,n … 画素
1,1〜Dm,n … 画素回路

Claims (6)

  1. 複数の選択走査線と複数の信号線との各交差部に配置され、流れる電流の大きさに従った輝度で発光する有機エレクトロルミネッセンス素子である複数の発光素子と、
    前記複数の選択走査線に対応して平行な複数の電源走査線と、
    前記複数の選択走査線を順次選択する選択走査ドライバと、
    前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうち前半に、リセット電圧を前記複数の信号線に印加し、前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうちリセット電圧を印加した後に、映像信号に従った大きさの指定電流を前記複数の信号線に流すデータ側駆動回路と、
    前記複数の選択走査線及び前記複数の信号線にそれぞれ接続され、前記選択走査ドライバが前記選択走査線を選択することにより、前記信号線に流れる指定電流の大きさを記憶し、前記記憶した指定電流に従った大きさの駆動電流を前記複数の発光素子にそれぞれ流す複数の画素回路と、を備え
    前記複数の画素回路の各々は、
    ゲートが前記選択走査線に接続され、ドレインとソースのうちの一方が前記信号線に接続された第一トランジスタと、
    ゲートが前記選択走査線に接続され、ドレインとソースのうちの一方が前記電源走査線に接続された第二トランジスタと、
    ゲートが前記第二トランジスタのドレインとソースのうちの他方に接続され、ドレインとソースとのうちの一方が前記電源走査線に接続され、ドレインとソースのうちの他方が前記第一トランジスタのドレインとソースのうちの他方及び前記有機エレクトロルミネッセンス素子の一方の電極に直接接続された第三トランジスタと、
    前記第三トランジスタのゲート−ソース間の電圧を保持することによって記憶するキャパシタと、を有し、
    前記リセット電圧は、前記有機エレクトロルミネッセンス素子の他方の電極の電圧以下であり、
    前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうち前半に、前記電源走査線に印加される電圧は前記リセット電圧に等しく、前記電源走査線の選択を解除した時に前記電源走査線に印加する電圧が前記有機エレクトロルミネッセンス素子の他方の電極の電圧を越えるように設定されていることを特徴とする表示装置。
  2. 前記データ側駆動回路は、
    前記選択走査ドライバが前記複数の選択走査線を各々選択している時の前半に前記複数の信号線に対してリセット電圧を印加した状態に切り換える切換部と、
    前記選択走査ドライバが前記複数の選択走査線を各々選択している時のうち前記切換部がリセット電圧を印加した後から、前記選択走査ドライバが前記複数の選択走査線各々の選択を解除するまでの間に、映像信号に従った大きさの指定電流を前記複数の信号線に流す信号ドライバと、を有することを特徴とする請求項1に記載の表示装置。
  3. 前記複数の画素回路の各々は、
    前記選択走査ドライバが前記選択走査線を選択している時に前記信号線に流れる指定電流を取り込んでその指定電流の大きさを電圧のレベルに変換して記憶し、
    前記選択走査ドライバが前記選択走査線の選択を解除している時に前記信号線に流れる指定電流を遮断し、前記指定電流に応じて変換された電圧のレベルに従った駆動電流を前記発光素子に流すことを特徴とする請求項1又は2に記載の表示装置。
  4. 前記選択走査ドライバが前記複数の選択走査線を順次選択するのに同期して、前記複数の電源走査線を順次選択する電源走査ドライバが設けられていることを特徴とする請求項記載の表示装置。
  5. 前記選択走査ドライバが前記選択走査線を選択して前記第一トランジスタをオンしている時に、前記第一トランジスタが前記電源走査線から前記第三トランジスタのドレイン−ソース間を介して前記信号線に指定電流を流すことによって、前記第三トランジスタが指定電流の大きさをゲート−ソース間電圧のレベルに変換して前記キャパシタが変換された電圧のレベルを記憶し、
    前記選択走査ドライバが前記選択走査線の選択を解除して前記第一トランジスタをオフしている時に、前記第三トランジスタが、前記キャパシタによって記憶されたゲート−ソース間電圧のレベルに従った大きさの駆動電流を前記有機エレクトロルミネッセンス素子へ流すことを特徴とする請求項に記載の表示装置。
  6. 複数の選択走査線と複数の信号線との各交差部に配置され、流れる電流の大きさに従った輝度で発光する有機エレクトロルミネッセンス素子である複数の発光素子と、前記選択走査線及び前記信号線にそれぞれ接続した複数の画素回路と、を備える表示パネルを駆動する方法であって、
    前記表示パネルは、
    前記複数の選択走査線に対応して平行な複数の電源走査線と、
    前記複数の選択走査線を順次選択する選択走査ドライバと、
    前記複数の選択走査線及び前記複数の信号線にそれぞれ接続され、前記選択走査ドライバが前記選択走査線を選択することにより、前記信号線に流れる指定電流の大きさを記憶し、前記記憶した指定電流に従った大きさの駆動電流を前記複数の発光素子にそれぞれ流す複数の画素回路と、を備え、
    前記複数の画素回路の各々は、
    ゲートが前記選択走査線に接続され、ドレインとソースのうちの一方が前記信号線に接続された第一トランジスタと、
    ゲートが前記選択走査線に接続され、ドレインとソースのうちの一方が前記電源走査線に接続された第二トランジスタと、
    ゲートが前記第二トランジスタのドレインとソースのうちの他方に接続され、ドレインとソースとのうちの一方が前記電源走査線に接続され、ドレインとソースのうちの他方が前記第一トランジスタのドレインとソースのうちの他方及び前記有機エレクトロルミネッセンス素子の一方の電極に直接接続された第三トランジスタと、
    前記第三トランジスタのゲート−ソース間の電圧を保持することによって記憶するキャパシタと、を有し、
    前記複数の選択走査線を順次選択し、
    前記複数の選択走査線が各々選択されている時のうち前半に、前記有機エレクトロルミネッセンス素子の他方の電極の電圧以下のリセット電圧を前記複数の信号線に印加するとともに前記電源走査線に前記有機エレクトロルミネッセンス素子の他方の電極の電圧以下である電圧を印加し、
    前記複数の選択走査線が各々選択されている時のうち前半に、前記有機エレクトロルミネッセンス素子の他方の電極の電圧以下のリセット電圧を前記複数の信号線に印加するとともに前記電源走査線に前記リセット電圧に等しい電圧を印加し、
    前記複数の選択走査線が各々選択されている時のうち前記リセット電圧を印加した後に、前記電源走査線に印加する電圧が前記有機エレクトロルミネッセンス素子の他方の電極の電圧を越えるようにして、映像信号に従った大きさの指定電流を前記複数の信号線に流し、
    前記選択走査線が選択されることにより、前記信号線に流れる指定電流の大きさを記憶し、前記記憶した指定電流の大きさに従った大きさの駆動電流を前記画素回路によって前記発光素子に流すことを特徴とする表示パネルの駆動方法。
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