JP4797555B2 - 表示装置及びその駆動方法 - Google Patents

Description

本発明は、信号線と走査線が交差する部分にＲＧＢ３色の画素回路がマトリクス状に配置されてなるアクティブマトリクス型のカラー表示装置に関する。より詳しくは、有機エレクトロルミネッセンス素子（有機ＥＬ素子）などの発光素子をＲＧＢ画素に用いたカラー表示装置及びその駆動方法に関する。

国際公開０１／５４１０７号 特開２００４−２４６３２０

近年、フラットパネルディスプレイ（ＦＰＤ）として有機ＥＬ表示装置に関心が高まっている。現在、ＦＰＤでは液晶表示装置（ＬＣＤ）が主流を占めているが、液晶表示装置は自発光デバイスではないので、バックライトや偏光板などの他部材を必要とする。このため、表示装置の厚みが増したり、輝度が不足するなどの事情が避けられない。これに対して有機ＥＬ表示装置は自発光デバイスであり、バックライトなど他部材が原理的に不要で、薄型化や高輝度の実現性などの点でＬＣＤと比較して有利である。特に、各画素にトランジスタなどのスイッチング素子を形成したアクティブマトリクス型有機ＥＬ表示装置では、各画素をホールド点灯することで消費電流を低く抑えることができ、大画面化および高精細化が比較的容易に行えることから盛んに開発が進められており、次世代ＦＰＤの主流になると期待されている。

また、近年ではデジタルスチルカメラ、デジタルカムコーダーなどに代表される個人用撮影機器が発達しており、それらのファインダー表示素子として、結晶珪素基板上に画素回路および駆動回路が形成されたＬｉｑｕｉｄ Ｃｒｙｓｔａｌ ｏｎ Ｓｉｌｉｃｏｎ所謂ＬＣＯＳあるいは高温または低温多結晶シリコンＬＣＤが用いられている。ＬＣＤを用いたファインダー素子では、透過型ではバックライトが、反射型ではフロントライトが必要であり、必然的にモジュール厚が増してしまい、機器の薄型化に不利となる。また、個人用撮影機器の小型化とともにファインダー自体も小型され、それに伴い画素自体も微細化される傾向にあり、透過型ＬＣＤでは開口部が十分にとれず、性能限界に近づきつつある。反射型ではＬＣＯＳが主流になりつつあるが、やはり照明系は必要であり、機器の薄型化に寄与しない。一方、有機ＥＬをビューファインダー表示素子として用いた場合には、自発光であるのでＬＣＤのような照明系を必要せず、機器の薄型化に寄与できる。また、有機ＥＬの素子構造として上面発光の素子を用いることで、開口率も性能上十分な値を確保できる。

また、近年ではビューファインダーも高精細化の道をたどりつつあり、ＱＶＧＡ（Ｑｕａｒｔｅｒ Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ：３２０×２４０画素）からＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ：６４０×４８０画素）、さらにはＳＶＧＡ（Ｓｕｐｅｒ Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ：８００×６００画素）やＸＧＡ（Ｅｘｔｅｎｄｅｄ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ：１０２４×７６８画素）対応への要求が機器メーカーから出ている。これらの高精細化の要求に対応するには、ＬＣＯＳのようにＭＯＳプロセスを用いるのは当然のこととして、さらに画素回路の素子数を減少させる必要がある。

一般的に有機ＥＬを駆動する画素回路では、トランジスタの閾値変動やトランスコンダクタンス変動を補償する機構が必要で、様々な技術が提案されている。しかし、これらの回路の大部分は、トランジスタ数が５個程度と多い。また、ＭＯＳプロセスによりトランジスタを形成した場合には、ＭＯＳトランジスタの移動度が約３００〜６００ｃｍ^２／Ｖ・ｓと大きく、高精細な微小画素を駆動する場合には、電流供給能力が大きすぎる。ＭＯＳプロセスによくフィットし、且つ素子数が少ない画素回路としては、上記特許文献１に記載された回路が知られている。この画素回路は２個のトランジスタと１個の容量で形成されている。

以下、この従来の画素回路について図面を用いて説明する。図１２は従来の画素回路を示し、また図１３は図１２の回路の動作タイミングを示している。回路構成としては、トランジスタは全てＰ型で構成されており、サンプリングトランジスタＴ１１のゲートに映像信号の取り込み制御を行う走査線ＷＳが接続され、ソースには映像信号線ＳＩＧが、ドレインには容量Ｃｓの一端と駆動トランジスタＴ１２のゲートが接続される。駆動トランジスタＴ１２のソースには電源Ｖｃｃが与えられ、ドレインには発光素子ＥＬのアノード電極が接続される。発光素子ＥＬのカソード電極はカソード電源Ｖｋのラインに接続される。容量Ｃｓの他端には、電圧Ｖｃｓの供給ラインＬＶｃｓが接続される。

この画素回路の動作は、図１３の時点ｔｍ１で、走査線ＷＳの走査パルスを低電位にすることでサンプリングトランジスタＴ１１をオンにする。これにより、容量Ｃｓの一端であるノードＮＡの電位を映像信号電位に設定する。即ち映像信号線ＳＩＧによって与えられる信号電圧Ｖｓを容量Ｃｓに書き込む。このとき、容量Ｃｓに電圧Ｖｃｓを供給するラインＬＶｓｃは、ある基準電位Ｖｒｅｆに固定される（Ｖｃｓ＝Ｖｒｅｆ）。

時点ｔｍ２で走査線ＷＳの走査パルスが高電位とされ、サンプリングトランジスタＴ１１がカットオフされる。この時点ｔｍ２で、ラインＬＶｃｓから容量Ｃｓに与えられる電圧Ｖｃｓは、基準電位Ｖｒｅｆから最高電位Ｖｒまで時間的に増加するランプ信号とされる。このランプ信号の周期は１フレームより十分短く、通常１水平期間に設定される。このとき、容量Ｃｓの容量カップリングにより、ランプ信号による電圧Ｖｃｓの増加に伴ってノードＮＡの電位、即ち駆動トランジスタＴ１２のゲート電圧は、信号電圧ＶｓからＶｓ＋Ｖｒまで増加することになる。この電圧増加期間中において、ある時点でノードＮＡの電位が駆動トランジスタＴ１２のカットオフ電圧（閾値電圧Ｖｔｈ）に到達する。すると、駆動トランジスタＴ１２は遮断され、発光素子ＥＬへの電流Ｉｅｌの供給は停止される。その時点まで、つまり駆動トランジスタＴ１２が導通している間は、駆動トランジスタＴ１２を介して発光素子ＥＬに電流Ｉｅｌが供給されるため、発光素子ＥＬは発光している。期間ｔｍ２〜ｔｍ３にこのような動作が行われるが、期間ｔｍ３〜ｔｍ４、期間ｔｍ４〜ｔｍ５も同様の動作が行われる。即ち例えば１フレーム内の１水平期間（ｔｍ１〜ｔｍ２）において映像信号電位Ｖｓの書込が行われた後は、そのフレーム内の後続する各水平期間でランプ信号によって期間ｔｍ２〜ｔｍ３と同様の動作が行われることになる。なお、駆動トランジスタＴ１２は線形領域で動作しておりスイッチング素子として用いられているため、駆動トランジスタＴ１２がオンしている期間は、電源Ｖｃｃと発光素子ＥＬのアノードが直結されており、いわゆる定電圧駆動となっている。

ここで、駆動トランジスタＴ１２がオンしている時間Ｔｏｎは、ランプ信号波形が直線的に増加するとして、以下の式で表現される。
Ｔｏｎ＝（Ｖｔｈ／Ｖｒ）・Ｔｈ＋（Ｖｃｃ−Ｖｓ）／Ｖｒ・Ｔｈ ・・・（式１）
但しＶｔｈは駆動トランジスタＴ１２の閾値電圧、Ｖｒは電圧Ｖｃｓの振幅、Ｖｃｃは電源電圧、Ｖｓは映像信号電位、Ｔｈは一水平期間の周期を表す。駆動トランジスタＴ１２がオンしている時間Ｔｏｎは、発光素子ＥＬが発光する期間であり、つまり発光素子ＥＬは、例えば１水平期間（１Ｈ）内において、ノードＮＡに与えられる映像信号電圧Ｖｓに応じた時間だけ発光することになる。このように発光素子ＥＬが映像信号電圧Ｖｓに応じた時間だけ発光することで階調制御される。

ところで一般にトランジスタの閾値電圧Ｖｔｈは経時変動する。ここで、閾値電圧Ｖｔｈが±ΔＶｔｈだけ変動すると、
Ｔｏｎ＝（（Ｖｔｈ±ΔＶｔｈ）／Ｖｒ）・Ｔｈ＋（Ｖｃｃ−Ｖｓ）／Ｖｒ・Ｔｈ
・・・（式２）
となり、駆動トランジスタＴ１２のオン時間Ｔｏｎが変動してしまう。ところが、ＭＯＳトランジスタの閾値電圧変動ΔＶｔｈは±１０ｍＶ程度であることから、ランプ信号振幅Ｖｒを十分大きく、例えば１Ｖ程度にすることで、閾値電圧変動ΔＶｔｈを、その１％程度に抑え込むことが可能であり、実用上問題無い。つまりオン時間Ｔｏｎが閾値電圧変動ΔＶｔｈによって大きく影響を受けるものとはならない。また、オン時間Ｔｏｎにより階調制御しているので、ランプ信号振幅Ｖｒを大きく設定すれば、各画素での駆動トランジスタＴ１２の特性バラツキ起因による階調ズレや面内ザラツキを抑制できる。さらに、ランプ信号の周期が一水平周期と高速であるので、フリッカも無い。

しかしながら、図１２のような従来回路では、発光時には発光素子ＥＬに定電圧が印加される。一般に有機ＥＬ素子を駆動する際、定電流駆動のほうが定電圧駆動に比較して、有機ＥＬ寿命が長い。これを図１４を用いて説明する。図１４（ａ）は有機ＥＬの電流−電圧特性（Ｉ−Ｖ曲線）を示し、図１４（ｂ）は電流−輝度特性（Ｉ−Ｌ曲線）を示している。まず図１４（ａ）のＩ−Ｖ曲線であるが、初期の特性は実線のようになるが、経時劣化により破線のようになる。すると初期には、電圧Ｖｏで電流Ｉｏであったものが、経時劣化でΔＩだけ電流が低下する。すなわち、ある定電圧Ｖｏで駆動した場合には、ΔＩだけ電流が劣化する。次に図１４（ｂ）のＩ−Ｌ曲線を見ると、初期の特性は実線のようになるが、経時劣化により破線のようになる。すると定電流駆動している場合には、初期の＜Ａ＞点から＜Ｂ＞点までの経時劣化で収まるが、定電圧駆動の場合には図１４（ａ）に見られたようにΔＩだけ電流が劣化するので、Ｉ−Ｌ劣化は＜Ｃ＞点まで進み、劣化度合いが大きい。このことから、有機ＥＬ表示装置の長寿命化のためには定電流駆動が望ましいものとなるが、図１２で示した従来回路では定電流駆動は不可能である。

また図１２で示した画素回路以外で、ランプ信号を用いてトランジスタ特性バラツキの影響を緩和する画素回路が上記特許文献２に記載されているが、その画素回路は低温多結晶シリコンの特性を基にしているため、基本回路の素子数が７トランジスタ＋１容量と多く、高精細な画素には不向きである。

上述した従来の技術の課題に鑑み、本発明は少ない素子数で定電流駆動を実現可能な表示装置及びその駆動方法を提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明は、信号線と走査線とが交差する部分に形成されるカラー画素回路がマトリクス状に配置されて成る画素アレイと、各カラー画素回路にバイアス電圧を供給するバイアス回路とを含む表示装置であって、各カラー画素回路は、赤色、緑色及び青色が割り当てられた３個の発光素子と、該３個の発光素子に共通に設けられた１個の第１のトランジスタと、各色の発光素子に対応して設けられた３組の第２及び第３のトランジスタと、該３個の発光素子に共通に設けられた１個の容量とを含み、各色の発光素子を対応する組の第２及び第３のトランジスタと、共通の第１のトランジスタと、同じく共通の容量とにより発光駆動するため、前記第１のトランジスタのゲートに前記走査線が接続され、前記第１のトランジスタのソース／ドレインの一方に前記信号線が接続され、他方に前記容量の一端と前記第３のトランジスタのゲートとが接続され、前記容量の他端には時間的に増減するランプ信号が印加され、前記第２のトランジスタのゲートは該バイアス回路に接続され、前記第２のトランジスタのソース／ドレインの一方は電源に接続され、他方は前記第３のトランジスタに接続されている。前記第１のトランジスタは、前記走査線から供給される走査パルスに応じて導通し、前記容量は、前記第１のトランジスタが導通した時前記信号線から供給される映像信号が書き込まれ、前記第２のトランジスタは、そのゲートに前記バイアス回路からバイアス電圧が印加されているときに駆動電流を供給し、前記第３のトランジスタは、前記容量に書き込まれた映像信号及び前記容量に印加されたランプ信号に応じて動作し、前記第２のトランジスタから供給された駆動電流を対応する色の発光素子に流して発光を行なうことを特徴とする。

好ましくは、前記第２のトランジスタは、そのゲートに印加された前記バイアス電圧に応じて飽和領域で動作し、定電流源として一定の駆動電流を対応する色の発光素子に供給する。又前記第３のトランジスタは、前記ランプ信号と前記映像信号によりスイッチング動作し、前記映像信号のレベルに応じた時間だけ前記駆動電流を対応する色の発光素子に流す。又前記バイアス回路は、前記バイアス電圧の印加時間を色別に制御し、以って各色の発光素子に対して時分割で駆動電流を供給する。又前記バイアス回路は、各色の発光素子に対して異なるレベルの駆動電流を供給するため、各色毎に前記バイアス電圧のレベルを別個に設定できる。又前記ランプ信号は、前記第１のトランジスタが導通状態にあるときは所定の基準電位に設定され、前記第１のトランジスタが非導通状態にあるときは、１フレーム周期より十分高速な周期で増減を繰り返す。又前記第１、第２及び第３のトランジスタは、結晶珪素を素子領域とする電界効果トランジスタである。

本願発明は表示装置の駆動方法も包含している。即ち信号線と走査線とが交差する部分に形成されるカラー画素回路がマトリクス状に配置されて成る画素アレイと、各カラー画素回路にバイアス電圧を供給するバイアス回路とを含み、各カラー画素回路は、赤色、緑色及び青色が割り当てられた３個の発光素子と、該３個の発光素子に共通に設けられた１個の第１のトランジスタと、各色の発光素子に対応して設けられた３組の第２及び第３のトランジスタと、該３個の発光素子に共通に設けられた１個の容量とを含む表示装置の駆動方法であって、各色の発光素子を対応する組の第２及び第３のトランジスタと、共通の第１のトランジスタと、同じく共通の容量とにより発光駆動するため、前記第１のトランジスタのゲートに前記走査線が接続され、前記第１のトランジスタのソース／ドレインの一方に前記信号線が接続され、他方に前記容量の一端と前記第３のトランジスタのゲートとが接続され、前記容量の他端には時間的に増減するランプ信号が印加され、前記第２のトランジスタのゲートは該バイアス回路に接続され、前記第２のトランジスタのソース／ドレインの一方は電源に接続され、他方は前記第３のトランジスタに接続されており、前記走査線に走査パルスを供給して、前記第１のトランジスタを導通させ、前記信号線に映像信号を供給して、前記第１のトランジスタが導通した時、前記容量に該映像信号を書き込み、前記第２のトランジスタのゲートに前記バイアス回路からバイアス電圧を印加して駆動電流を生成し、前記容量に書き込まれた映像信号及び前記容量に印加されたランプ信号に応じて前記第３のトランジスタを動作させ、以って前記駆動電流を対応する色の発光素子に流して発光を行なうことを特徴とする。

本発明によれば、直流バイアスで制御される定電流源トランジスタ（第２のトランジスタ）で生成される電流を信号値（アナログ映像信号電位）と時間的に増減するランプ信号を用いて、駆動トランジスタ（第３のトランジスタ）を制御することでトランジスタ特性バラツキの影響を受けづらい定電流パルス幅変調を行う。このようにして定電流駆動での有機ＥＬ薄膜の発光動作を行うことで、少素子の画素回路構成において長寿命化が実現でき、またトランジスタ特性バラツキの影響を受けにくいことや、少素子の画素回路構成により、高精細かつ高画質化に有利なものとなる。

特に本発明によれば、定電流源トランジスタ（第２のトランジスタ）及び駆動トランジスタ（第３のトランジスタ）はＲＧＢ各色の画素回路毎に設ける一方、映像信号をサンプリングする書き込みトランジスタ（第１のトランジスタ）とサンプリングされた映像信号を保持する容量は、各画素回路に共通に設ける。これにより画素アレイ全体としてトランジスタや容量などの素子数を削減することが出来る。即ち、画素回路を構成する素子の一部をＲＧＢ画素回路間で共用することで、素子数の節約を図っている。一方この様にして素子の共用化を図った画素アレイを駆動する場合には、ＲＧＢ画素回路間で時分割駆動を行っている。具体的には、定電流源トランジスタのオンオフを制御するバイアス電圧の印加時間を色別に制御し、以って各色の発光素子に対して時分割で駆動電流を供給している。例えば１フレームをＲＧＢ画素別に３つのサブフィールド又はサブフレームに分け、サブフィールド又はサブフレーム毎にバイアス電圧を切り換え、以ってフィールドシーケンシャル駆動を実現している。

また上記バイアス電圧としては、Ｒ画素回路に対するＲ画素用バイアス電圧、Ｇ画素回路に対するＧ画素用バイアス電圧、Ｂ画素回路に対するＢ画素用バイアス電圧を、それぞれ個別に設定することで、Ｒ、Ｇ、Ｂの各色の発光効率や色の見え方に応じた適切な電流量を各有機ＥＬ薄膜に印加でき、高画質化を実現できると共に、バイアス設定によってホワイトバランス調整が可能となる。

また第１のトランジスタが導通している期間（つまり信号値の容量への書込期間）は、上記容量の他端には所定の基準電圧が印加されるが、この所定の基準電圧を、上記第３のトランジスタの閾値電圧を越える電圧とすることで、第１のトランジスタを確実に非導通状態（有機ＥＬ薄膜と直列の場合）、或いは導通状態（有機ＥＬ薄膜と並列の場合）とすることができ、サンプリング期間における有機ＥＬ薄膜の偽発光を防止できる。これにより高コントラストの有機ＥＬ表示装置を実現できる。

以下図面を参照して本発明の実施形態を詳細に説明する。図１は本発明にかかるアクティブマトリクス型のカラー表示装置の全体構成を示すブロック図である。本発明の表示装置では、画素アレイ１としてカラー画素回路１０がｍ行×ｎ列のマトリクス状に配列されている。１つのカラー画素回路１０は、Ｒ（赤）画素回路１０Ｒ、Ｂ（青）画素回路１０Ｂ、Ｇ（緑）画素回路１０Ｇと、これらＲＢＧ画素回路に共通する部分とで構成されている。この様なカラー画素回路１０（１１）〜１０（ｎｍ）がマトリクス状に配列される。図では画素アレイ１における四隅のカラー画素回路１０（１１）、１０（１ｎ）、１０（ｍ１）、１０（ｎｍ）のみを示し、他は省略している。

この様な画素アレイ１に対して、映像信号線駆動回路２、走査線駆動回路３及びバイアス回路４が設けられる。映像信号線駆動回路２には、水平クロックＨＣＫ、水平スタート信号ＨＳＴ及び映像信号（Ｖｉｄｅｏ）が入力される。映像信号線駆動回路２はこれらの信号に基づいて、画素アレイ１の各列に対して配設された映像信号線ＳＩＧに対して、各水平期間毎に映像信号を与える。
映像信号線ＳＩＧはカラー画素回路１０の各列に対応して設けられている。カラー画素回路１０はｎ列である為、画素アレイ１に対して、映像信号線ＳＩＧ（１）・・・ＳＩＧ（ｎ）が設けられることになり、映像信号線駆動回路２は、これらの映像信号線ＳＩＧに対してそれぞれ１水平期間毎に、列方向の各カラー画素回路１０に応じた映像信号を印加する。その際、ＲＧＢ３色に分かれた時分割駆動を行うため、映像信号Ｖｉｄｅｏは予め信号処理され、フィールドシーケンシャルなデータ配列とされている。

走査線駆動回路３には、垂直走査クロックＶＣＫ，垂直スタート信号ＶＳＴ、ランプ信号、及び基準電圧Ｖｒｅｆが与えられる。ランプ信号は、例えば１水平期間の周期で電圧値が０から最大値に増加する鋸歯波状信号である。走査線駆動回路３はこれらの信号に基づいて、画素アレイ１の各行に対して配設された走査線ＷＳに対して走査パルスを与え、また電圧印加線ＬＶｃｓを駆動する。画素アレイ１はｍ行のカラー画素回路１０が配列されていることから、走査線ＷＳとしては走査線ＷＳ（１）〜ＷＳ（ｍ）が設けられ、また電圧印加線ＬＶｃｓ（１）〜ＬＶｃｓ（ｍ）が設けられる。走査線駆動回路３は、各サブフレーム期間内において、一水平期間毎に走査線ＷＳ（１）〜ＷＳ（ｍ）を順次選択する走査パルスを印加する。この線順次走査を３個のサブフレームで３回繰り返すことにより、１フレームが表示される。各カラー画素回路１０には、それぞれ対応する行の走査線ＷＳから走査パルスが印加され、対応する電圧印加線ＬＶｃｓからランプ信号Ｖｃｓが与えられる。

バイアス回路４は各カラー画素回路１０に対して３種類のバイアス電圧ＶｂＲ，ＶｂＢ及びＶｂＧを供給する。バイアス回路４によるこれら３種類のバイアス電圧ＶｂＲ，ＶｂＢ，ＶｂＧの供給タイミングは、フィールドシーケンシャル駆動に合わせて順次切換えられる。バイアス回路４はカラー画素回路１０に含まれる画素回路１０Ｒに対してバイアス電圧ＶｂＲを供給し、画素回路１０Ｂに対してバイアス電圧ＶｂＢを供給し、画素回路１０Ｇに対してバイアス電圧ＶｂＧを供給する。

画素アレイ１の各カラー画素回路１０に対しては、電源電圧Ｖｃｃとカソード電圧Ｖｋが与えられる。

図２は、図１に示した表示装置の画素アレイ１に含まれる各カラー画素回路１０の構成を示す回路図である。図示する様に、カラー画素回路１０は信号線ＳＩＧと走査線ＷＳとが交差する部分に形成されている。画素回路１０は、赤色Ｒ、緑色Ｇ，青色Ｂが割り当てられた３個の発光素子ＥＬ−Ｒ、ＥＬ−Ｇ、ＥＬ−Ｂと、３個の発光素子ＥＬ−Ｒ、ＥＬ−Ｇ、ＥＬ−Ｂに共通に設けられた１個の第１のトランジスタＴ１と、各色の発光素子ＥＬ−Ｒ、ＥＬ−Ｇ、ＥＬ−Ｂに対応して設けられた３組の第２及び第３のトランジスタＴ２〜Ｔ７と、３個の発光素子ＥＬ−Ｒ、ＥＬ−Ｇ、ＥＬ−Ｂに共通に設けられた１個の容量Ｃｓとを含んでいる。図では、発光素子ＥＬ−Ｒと第２のトランジスタＴ２と第３のトランジスタＴ３とで画素回路１０Ｒを構成している。また発光素子ＥＬ−Ｇと第２のトランジスタＴ４と第３のトランジスタＴ５とで画素回路１０Ｇを構成している。さらに発光素子ＥＬ−Ｂと第２のトランジスタＴ６と第３のトランジスタＴ７とで画素回路１０Ｂを構成している。一方第１のトランジスタＴ１と容量Ｃｓは各発光素子ＥＬ−Ｒ，ＥＬ−Ｇ，ＥＬ−Ｂに共通に設けられており、カラー画素回路１０の共通部となっている。各色の発光素子は対応する組の第２及び第３のトランジスタと、共通の第１のトランジスタと、同じく共通の容量とにより発光駆動される。例えば画素回路１０Ｒに着目すると、発光素子ＥＬ−Ｒを対応する組の第２トランジスタＴ２及び第３トランジスタＴ３と、共通の第１トランジスタＴ１と、同じく共通の容量Ｃｓとで発光駆動している。この為、第１のトランジスタＴ１のゲートに走査線ＷＳが接続され、第１のトランジスタＴ１のソース／ドレインの一方に信号線ＳＩＧが接続され、他方に容量Ｃｓの一端と第３トランジスタＴ３のゲートとが接続され、容量Ｃｓの他端には、電圧印加線ＬＶｃｓを介して時間的に増減するランプ信号が印加されている。また第２のトランジスタＴ２のゲートは、バイアス回路からバイアス電圧ＶｂＲが印加されている。第２のトランジスタＴ２のソース／ドレインの一方は電源Ｖｃｃに接続され、他方は第３のトランジスタＴ３に接続されている。

第１のトランジスタＴ１は、走査線ＷＳから供給される走査パルスに応じて導通し、容量Ｃｓは、第１のトランジスタＴ１が導通したとき信号線ＳＩＧから供給される映像信号が書き込まれる。第２のトランジスタＴ２は、そのゲートにバイアス回路からバイアス電圧ＶｂＲが印加されているときに駆動電流を供給する。第３のトランジスタＴ３は、容量Ｃｓに書き込まれた映像信号及び容量Ｃｓに印加されたランプ信号に応じて動作し、第２のトランジスタＴ２から供給された駆動電流を対応する発光素子ＥＬ−Ｒに流して発光を行う。発光素子ＥＬ−Ｇも同様にしてトランジスタＴ１，Ｔ４，Ｔ５及び容量Ｃｓによって発光駆動される。また発光素子ＥＬ−ＢもトランジスタＴ１，Ｔ６，Ｔ７及び容量Ｃｓによって同様に駆動される。この様に本発明では、３個の発光素子ＥＬ−Ｒ、ＥＬ−Ｇ、ＥＬ−Ｂを駆動する為、７個のトランジスタＴ１〜Ｔ７と１個の容量Ｃｓとでカラー画素回路１０を構成している。これに対し単純に発光素子ＥＬ−Ｒ、ＥＬ−Ｇ、ＥＬ−Ｂ毎に画素回路を分けて駆動すると、１色当り３個のトランジスタと１個の容量を用いる為、ＲＧＢ画素ユニットでは９個のトランジスタと３個の容量が必要になる。したがって本発明は１個のＲＧＢ画素回路当り、２個のトランジスタと２個の容量の節約となっている。

図３は、映像信号の処理内容を示すタイミングチャートである。この映像信号処理は、外部から入力された映像信号の通常のフォーマットを、本発明に従ったフィールドシーケンシャル駆動に適したフォーマットに変換するものである。この処理によって変換された映像信号が図１に示した表示装置の映像信号線駆動回路２に入力される。

図示のタイミングチャートにおいて、垂直同期信号ＶＳＹＮＣは１フレーム期間を規定する同期信号である。また水平同期信号ＨＳＹＮＣは垂直クロック信号ＶＣＫの元になる信号であり、１水平期間（１Ｈ）を規定している。これらの同期信号は、外部から入力された元の映像信号から分離された同期信号である。なおタイミングチャートでは図示を容易にする為、ＶＳＹＮＣの時間軸に比べＨＳＹＮＣの時間軸を延ばしてある。実際には、１フレーム内で同期信号ＨＳＹＮＣのパルスは数百個含まれる。

外部から供給された映像信号の入力データはＲＢＧを一組として、ドットクロック単位で配列されている。本発明ではこの入力データを３倍の速度のドットクロックで再サンプリングし、出力データとして並び替えている。即ち、ＲＧＢを一組として順次入力されたデータは初めにＲ１〜Ｒｎまで再配列され、次にＢ１〜Ｂｎまで再配列され、最後にＧ１〜Ｇｎまで配列し直される。この様な再サンプリングにより、１フレーム期間のうち最初の第１サブフレームでＲデータが並び、次の第２サブフレームでＢデータが並び、最後の第３サブフレームでＧデータが配列した出力データとなって、図１の映像信号線駆動回路２に供給される。この再サンプリングで用いるドットクロックは、映像信号線駆動回路２に入力される水平クロック信号ＨＣＫの元になる信号である。通常に比べ、３倍速のドットクロックとなっている。

図４は、図２に示した画素回路の動作説明に供する部分回路図であり、説明を容易にするためトランジスタＴ１，Ｔ２，Ｔ３と容量素子Ｃｓとで、対応する発光素子ＥＬを駆動している。残るトランジスタＴ４〜Ｔ７の部分は図示及び説明を省略する。第１のトランジスタＴ１（以下、サンプリングトランジスタＴ１）は、そのゲートが映像信号取り込み制御のための走査線ＷＳに接続される。またドレインには映像信号線ＳＩＧが接続され、ソースには容量Ｃｓの一端と第３のトランジスタＴ３（以下、駆動トランジスタＴ３）のゲートが接続される。この駆動トランジスタＴ３のゲートをノードＮＡとして示している。容量Ｃｓの他端には、電圧印加線ＬＶｃｓが接続され、上記の走査線駆動回路３により電圧Ｖｃｓが印加される。

第２のトランジスタＴ２（以下、電流源トランジスタＴ２）のソースには電源Ｖｃｃのラインが接続され、またゲートには電流調整用バイアス電圧ＶｂのラインＬＶｂが接続される。ドレインは駆動トランジスタＴ３のソースと接続される。駆動トランジスタＴ３のドレインには発光素子ＥＬのアノードが接続され、発光素子ＥＬのカソードはカソード電源Ｖｋのラインに接続される。電流源トランジスタＴ２は、飽和領域で動作するように設定されており定電流Ｉｏを流す。バイアス電位Ｖｂは電流Ｉｏが、駆動する発光素子ＥＬで必要とされる電流値となるように設定される。例えば、輝度２００ｎｉｔを得るのに５ｎＡ必要なら、Ｉｏ＝５ｎＡと設定する。駆動トランジスタＴ３がオンとされる期間、定電流Ｉｏが、発光素子ＥＬに電流Ｉｅｌとして流れ、発光素子ＥＬが発光することになる。

図５は、図４に示した画素回路１０の動作原理を示すタイミングチャートである。まず時点ｔｍ１において、走査線ＷＳの走査パルスを低電位にすることで、サンプリングトランジスタＴ１をオン状態にする。すると映像信号線ＳＩＧより映像信号が容量Ｃｓに充電されて、ノードＮＡの電位は映像信号電位Ｖｓとなる。なお、このサンプリングトランジスタＴ１がオン状態の間は、電圧印加線ＬＶｃｓの電圧Ｖｃｓは基準電位Ｖｒｅｆに固定される。基準電圧Ｖｒｅｆは通常グランドレベルに設定される。即ち走査線ＷＳの走査パルスが低電位とされている期間ｔｍ１〜ｔｍ２は、映像信号の書込期間であり、基準電圧Ｖｒｅｆがグランドレベルであることで、ノードＮＡの電位を映像信号電位Ｖｓとする期間である。

時点ｔｍ２で走査線ＷＳが高電位になることでサンプリングトランジスタＴ１がオフとされる。同時に時点ｔｍ２から電圧印加線ＬＶｃｓの電圧Ｖｃｓは、電圧値を基準電圧ＶｒｅｆからＶｒまで時間的に増加させるランプ信号電圧とする。このランプ信号の周期は、１サブフレーム期間より十分短く設定する。例えば、１水平周期（１Ｈ）が適当である。電圧Ｖｃｓの増加に伴い、ノードＮＡの電位は容量Ｃｓの電荷保持により、信号電位ＶｓからＶｓ＋Ｖｒまで上昇する。この間において、ノードＮＡの電位が駆動トランジスタＴ３の閾値電圧Ｖｔｈに到達すると、駆動トランジスタＴ３が遮断され、発光素子ＥＬへの電流供給は停止される。その時点まで、つまり駆動トランジスタＴ３がオンとされている間は、電流源トランジスタＴ２とバイアス電位Ｖｂにより決定される一定電流Ｉｏが発光素子ＥＬに流れることになる。期間ｔｍ２〜ｔｍ３にこのような動作が行われるが、期間ｔｍ３〜ｔｍ４、期間ｔｍ４〜ｔｍ５も同様の動作が行われる。即ち例えば第１サブフレーム内の１水平期間（ｔｍ１〜ｔｍ２）において映像信号電位Ｖｓの書込が行われた後は、第１サブフレーム期間内で後続する各水平期間に、ランプ信号による電圧Ｖｃｓの時間的増加に応じて期間ｔｍ２〜ｔｍ３と同様の動作が行われることになる。

ここで、駆動トランジスタＴ３がオンになっている時間Ｔｏｎは、上述した式１のとおり、Ｔｏｎ＝（Ｖｔｈ／Ｖｒ）・Ｔｈ＋（Ｖｃｃ−Ｖｓ）／Ｖｒ・Ｔｈで表現され、電圧Ｖｒ、即ちランプ信号振幅が十分大きければ、駆動トランジスタＴ３の閾値電圧Ｖｔｈの変動には、ほとんど左右されない。つまり、ＭＯＳトランジスタの閾値電圧変動ΔＶｔｈは±１０ｍＶ程度であることから、ランプ信号振幅Ｖｒを十分大きく、例えば１Ｖ程度にすることで、閾値電圧変動ΔＶｔｈを、その１％程度に抑え込むことが可能であり、オン時間Ｔｏｎが閾値電圧変動ΔＶｔｈによって大きく影響を受けるものとはならない。結局、人間が視認する明るさＹは、Ｙ＝Ｉｏ・Ｔｏｎとなり、階調はＴｏｎで制御される。そしてこのようにオン時間Ｔｏｎで階調制御しているので、ランプ信号振幅Ｖｒを大きく設定すれば、各画素での駆動トランジスタＴ３の特性バラツキ起因による階調ズレや面内ザラツキを抑制できる。さらに、ランプ信号の周期が一水平周期と高速であるので、フリッカも無い。

そしてこの画素回路１０の場合、発光素子ＥＬは発光期間中、定電流Ｉｏにより駆動されるので、劣化は定電圧駆動する場合に比べて小さいものとできる。つまり先に述べた図１４に沿っていえば、初期に図１４（ｂ）の＜Ａ＞点の輝度が得られていたときに、経時劣化によっては輝度は＜Ｂ＞点までしか下がらず、＜Ｃ＞点まで劣化してしまう従来の画素回路に比べて劣化の度合いが小さい。これによって長寿命化が実現される。

図６は、図１の表示装置構成において、画素回路１０の１フレームでの動作を模式的に表している。各行の走査線ＷＳ（１）、ＷＳ（２）・・・ＷＳ（ｘ）・・・は、それぞれ１サブフレーム内で順次選択されるように走査線駆動回路３からの走査パルスが与えられる。これによって各行の画素回路１０は、その走査パルスがローレベルである最小の１Ｈの期間に、映像信号のサンプリング動作を行い、容量Ｃｓに書き込む。以下この映像信号のサンプリング動作は１Ｈずつ次の行にシフトしていく。これに応じて対応する行の画素の発光素子に順次駆動電流Ｉｅｌ（１）、Ｉｅｌ（２）・・・Ｉｅｌ（ｘ）・・・が流れ、赤色の発光素子が発光する。第１サブフレーム期間で赤色の発光素子の駆動が終わると、次の第２サブフレームに入り緑色の発光素子の駆動が行われる。最後に第３サブフレームで青色の発光素子の駆動を行う。以上の様にしてフィールドシーケンシャル駆動を実現することが出来る。

図７は、図１に示した表示装置に含まれる。走査線駆動回路３の構成例を示す回路図である。走査線駆動回路３は、画素アレイ１の各行に対応してレジスタ３１（１）〜３１（ｍ）によるｍ段のシフトレジスタが形成される。レジスタ３１（１）には垂直スタートパルスＶＳＴが入力されるとともに、各レジスタ３１（１）〜３１（ｍ）は、水平期間周期の垂直走査クロックＶＣＫに従って、垂直スタートパルスＶＳＴを出力すると共に後段のレジスタに送る。各レジスタ３１（１）〜３１（ｍ）に対しては、レベルシフト回路３２，バッファアンプ３３，スイッチ３４，３６、インバータ３５が設けられている（図ではレジスタ３１（１）についてのみ示している）。レジスタ３１（１）から出力されたパルスはレベルシフト回路３２でレベルシフトされ、例えば低電位０Ｖ、高電位６Ｖの走査パルスとされる。そしてバッファアンプ３３を介して走査線ＷＳ（１）に出力される。続く各レジスタ３１（２）〜３１（ｍ）に対しても、同様の回路で走査線ＷＳ（２）〜ＷＳ（ｍ）に走査パルスが出力されることで、上記図６のように、各行が順次選択された走査パルスが画素アレイ１に与えられる。また、端子３７には上述したように振幅Ｖｒで、１水平期間を１周期としたランプ信号が入力されている。さらに端子３８には、例えばグランド電位（０Ｖ）としての基準電圧Ｖｒｅｆが与えられている。スイッチ３４はレベルシフト回路３２からの走査パルスが制御パルスとして与えられてオン／オフされる。またスイッチ３６は、インバータ３５による走査パルスの反転信号が制御パルスとして与えられてオン／オフされる。ここでスイッチ３４，３６は、それぞれ制御パルスが高電位のときにオンとされる。従って、走査線ＷＳの走査パルスが低電位の期間は、電圧印加線ＬＶｃｓに基準電圧Ｖｒｅｆが与えられ、走査線ＷＳの走査パルスが低電位の期間は、電圧印加線ＬＶｃｓにランプ信号が与えられることになり、画素回路１０の容量Ｃｓの他端に与えられる電圧Ｖｃｓは、図５に示したようになる。

図８は、図１に示した表示装置に含まれるバイアス回路４の構成例を示す回路図である。図示を容易にする為、赤色画素用のバイアス電圧ＶｂＲを生成する部分のみを示してある。このバイアス回路４は第１サブフレームにてＶｂＲを選択してＲ画素用のバイアスとする様に、一対のスイッチＳＷを制御している。この様に、第１サブフレームで赤色画素のみを発光させる場合、画素回路１０に含まれるトランジスタＴ２のゲート電位をバイアス電位ＶｂＲとし、他の定電流源トランジスタＴ４，Ｔ６のゲート電位はＶｃｃとすることで、緑画素と青画素の発光を抑える。次の第２サブフレームでは緑画素のみを発光する為、トランジスタＴ４のゲートに正規のバイアス電圧ＶｂＧを印加する一方、残りの定電流源トランジスタＴ２，Ｔ６のゲートには電源電位Ｖｃｃを与えて、カットオフにする。また第３サブフレームで青色画素のみ発光させる場合には、対応する定電流源トランジスタＴ６のゲートに正規のバイアス電位ＶｂＢを与える一方、残りの定電流源トランジスタＴ２，Ｔ４のゲートには電源電位Ｖｃｃを印加しておく。

カラー画素回路１０は、それぞれ発光素子ＥＬ−Ｒ、ＥＬ−Ｂ、ＥＬ−Ｇに対して時分割で定電流駆動を行う訳であるが、バイアス電圧Ｖｂのレベルは、それぞれＲ、Ｂ、Ｇに対して個別に設定することが出来る。即ちＲ画素回路１０Ｒではバイアス電圧ＶｂＲが設定されて定電流ＩＲの値が決められる。Ｂ画素回路１０Ｂではバイアス電圧ＶｂＢが設定されて定電流ＩＢの値が決められる。Ｇ画素回路１０Ｇではバイアス電圧ＶｂＧが設定されて定電流ＩＧの値が決められる。このように色毎にバイアス電位を設定することで、カラー表示の際のホワイトバランス調整でピーク電流を設定できる。従って、ホワイトバランス調整では物理的にトランジスタサイズを調整することなく、外部からの電気的調整を直流電位で設定できることになるため、映像信号のダイナミックレンジを色毎に設定する必要がなく、外部回路を簡略化できる。また、パネルごとに生じるトランジスタ特性バラツキによる補正も外部バイアス電源電位を変更することで容易に対応できる。また発光効率や色の見え方は、Ｒ、Ｂ、Ｇ各色で異なるが、それに応じた調整もバイアス電圧ＶｂＲ、ＶｂＢ、ＶｂＧの設定で可能となる。さらには発光素子ＥＬとしての薄膜の材料などによっても発光効率が変動するが、それに対する調整も可能である。一例として、例えば電流ＩＲは１．８ｎＡ、電流ＩＢは３ｎＡ、電流ＩＧは５ｎＡなどに調整することが考えられる。

図９は、参考例にかかる画素回路構成を示す模式的な回路図である。この参考例は、赤色画素回路１０Ｒ、青色画素回路１０Ｂ及び緑色画素回路１０Ｇを単純に３つ組み合わせて、１個のカラー画素回路としている。赤色画素回路１０Ｒは赤色発光素子ＥＬ−Ｒを駆動するため、３個のトランジスタＴ１，Ｔ２，Ｔ３と１個の容量Ｃｓとで構成されている。同様に青色画素回路１０Ｂも青色発光素子ＥＬ−Ｂを駆動するため、３個のトランジスタＴ１，Ｔ２，Ｔ３と容量Ｃｓとで構成されている。同じく緑色画素１０Ｇは緑色発光素子ＥＬ−Ｇを駆動するため、３個のトランジスタＴ１，Ｔ２，Ｔ３と容量Ｃｓとで構成されている。したがってカラー画素回路は全体として３個の容量Ｃｓと９個のトランジスタＴ１，Ｔ２，Ｔ３を用いており、本発明のカラー画素回路に比べ容量素子数が２つ多くトランジスタ素子数も２つ多くなっている。

図１０は、画素回路１０の他の実施形態を示す回路図である。この実施形態でも画素回路１０はＭＯＳプロセスで形成されたものであり、発光素子ＥＬを駆動するためＮ型のサンプリングトランジスタＴ１、Ｐ型の電流源トランジスタＴ２、Ｎ型の駆動トランジスタＴ３と、１つの容量Ｃｓとで、１個の発光素子ＥＬを駆動している。なお図示しないが、残りの２個の発光素子を駆動するため、Ｐ型の電流源トランジスタＴ２が２個とＮ個の駆動トランジスタＴ３が２個追加される。

この画素回路１０はＭＯＳプロセスで形成される。ＭＯＳプロセスでは結晶ケイ素基板（シリコンウェハ）上に不純物添加、拡散を行い、ポリシリコン導電膜、酸化膜、層間絶縁膜などを成膜していくことで電界効果型のトランジスタを形成し、また素子間の配線のためアルミニウムまたは銅などの金属配線を形成して所要の回路を構成する。本例の画素回路１０の場合、トランジスタＴ１，Ｔ２，Ｔ３及び容量Ｃｓが形成されると共に、金属配線が形成される。各層の間はコンタクトとして層間プラグＣＴが形成されて電気的に接続される。そして最上層に、アノード電極、有機薄膜、カソード電極が蒸着形成され、有機ＥＬ素子を構成する。

サンプリングトランジスタＴ１は、そのゲートが映像信号取り込み制御のための走査線ＷＳに接続される。またドレインには映像信号線ＳＩＧが接続され、ソースは容量Ｃｓの一端と駆動トランジスタＴ３のゲート、即ちノードＮＡに接続される。容量Ｃｓの他端には、電圧印加線ＬＶｃｓが接続され、図１の走査線駆動回路３により電圧Ｖｃｓが印加される。電流源トランジスタＴ２のソースには電源Ｖｃｃのラインが接続され、ゲートには電流調整用バイアス電圧ＶｂのラインＬＶｂが接続される。またドレインは駆動トランジスタＴ３のドレインおよび発光素子ＥＬのアノードと接続される。駆動トランジスタＴ３のソースは固定電位Ｖｌｏのラインが接続される。発光素子ＥＬのカソードにはカソード電源Ｖｋのラインが接続される。電流源トランジスタＴ２は、飽和領域で動作するように設定されており定電流Ｉｏを流す。バイアス電位Ｖｂは電流Ｉｏが、駆動する発光素子ＥＬで必要とされる電流値となるように設定される。例えば、輝度２００ｎｉｔを得るのに５ｎＡ必要なら、Ｉｏ＝５ｎＡと設定する。この場合、駆動トランジスタＴ３と発光素子ＥＬは並列とされている。従って、駆動トランジスタＴ３がオフとされる期間、定電流Ｉｏが、発光素子ＥＬに電流Ｉｅｌとして流れ、発光素子ＥＬが発光することになる。駆動トランジスタＴ３がオンである期間は定電流Ｉｏは、電流Ｉｔとして固定電位ＶＩｏ側に流れ込むことになる。

図１１により回路動作を説明する。まず、時点ｔｍ１で走査線ＷＳを高電位にすることで、ＮチャンネルのサンプリングトランジスタＴ１をオン状態にする。すると映像信号線ＳＩＧよりアナログ映像信号電位Ｖｓが容量Ｃｓに充電されてノードＮＡの電位はＶｓとなる。この期間ｔｍ１〜ｔｍ２で表される映像信号の書込期間、つまりサンプリングトランジスタＴ１がオン状態の間は、電圧印加線ＬＶｃｓからの電圧Ｖｃｓは基準電位Ｖｒｅｆ（例えばグランドレベル）に固定される。

時点ｔｍ２で走査線ＷＳが低電位になることでサンプリングトランジスタＴ１がオフとされる。同時に時点ｔｍ２から電圧印加線ＬＶｃｓの電圧Ｖｃｓは、電圧値を基準電圧ＶｒｅｆからＶｒまで時間的に増加させるランプ信号電圧とする。このランプ信号の周期は、１サブフレーム期間より十分短く設定する。例えば、１水平周期（１Ｈ）が適当である。電圧Ｖｃｓの増加に伴い、ノードＮＡの電位は容量Ｃｓの電荷保持により、信号電位ＶｓからＶｓ＋Ｖｒまで上昇する。この間において、ノードＮＡの電位が駆動トランジスタＴ３の閾値電圧Ｖｔｈに到達すると、駆動トランジスタＴ３が導通される。この導通時点までは、電流源トランジスタＴ２とバイアス電位Ｖｂにより決定される定電流Ｉｏが発光素子ＥＬに流れる。駆動トランジスタＴ３が導通した後は、駆動トランジスタＴ３の導通時のオン抵抗は発光素子ＥＬのオン抵抗よりも十分小さいため、電流源トランジスタＴ２より供給される電流Ｉｏは、駆動トランジスタＴ３を介して固定電位Ｖｌｏに流れ込み、発光素子ＥＬへは、殆ど流れないことになる。期間ｔｍ２〜ｔｍ３にこのような動作が行われるが、期間ｔｍ３〜ｔｍ４、期間ｔｍ４〜ｔｍ５も同様の動作が行われる。即ち例えば１サブフレーム内の１水平期間（ｔｍ１〜ｔｍ２）において映像信号電位Ｖｓの書込が行われた後は、１サブフレーム期間内で後続する各水平期間に、ランプ信号による電圧Ｖｃｓの時間的増加に応じて期間ｔｍ２〜ｔｍ３と同様の動作が行われることになる。

ここで、駆動トランジスタＴ３がオフとされて発光素子ＥＬに電流が流れている時間Ｔｏｎは、
Ｔｏｎ＝（Ｖｔｈ／Ｖｒ）・Ｔｈ＋（Ｖｌｏ−Ｖｓ）／Ｖｒ・Ｔｈ・・・（式３）
となる。ただしＶｔｈは駆動トランジスタＴ３の閾値電圧、Ｖｒはランプ振幅、Ｔｈはランプ信号周期、Ｖｌｏは駆動トランジスタＴ３のソース電圧、Ｖｓは映像信号電圧である。そしてこの時間Ｔｏｎは、電圧Ｖｒ、即ちランプ信号振幅が十分大きければ、駆動トランジスタＴ３の閾値電圧Ｖｔｈの変動には、ほとんど左右されない。つまり、ＭＯＳトランジスタの閾値電圧変動ΔＶｔｈは±１０ｍＶ程度であることから、ランプ信号振幅Ｖｒを十分大きく、例えば１Ｖ程度にすることで、閾値電圧変動ΔＶｔｈを、その１％程度に抑え込むことが可能であり、オン時間Ｔｏｎが閾値電圧変動ΔＶｔｈによって大きく影響を受けるものとはならない。結局、人間が視認する明るさＹは、Ｙ＝Ｉｏ・Ｔｏｎとなり、階調はＴｏｎで制御される。そしてこのようにオン時間Ｔｏｎで階調制御しているので、ランプ信号振幅Ｖｒを大きく設定すれば、各画素での駆動トランジスタＴ３の特性バラツキ起因による階調ズレや面内ザラツキを抑制できる。さらに、ランプ信号の周期が一水平周期と高速であるので、フリッカも無い。そしてこの画素回路１０の場合、発光素子ＥＬは発光期間中、定電流Ｉｏにより駆動されるので、上述した第１の実施の形態と同様、発光素子ＥＬの劣化は定電圧駆動する場合に比べて小さいものとできる。

この第２の実施の形態においても、第１の実施の形態と同様の効果、即ち少素子、長寿命、高精細かつ高画質である有機ＥＬ表示装置を実現できる。また、この図１０の画素回路１０は、バイアス電圧Ｖｂが色毎に独立して設定されることで、ホワイトバランス調整等ができ、外部回路の簡略化や各種調整の容易性が得られることも第１の実施の形態と同様である。この場合のバイアス回路４については図８とほぼ同様の構成でよい。また走査線駆動回路３については図７とほぼ同様の構成でよい。但しこの第２の実施の形態ではサンプリングトランジスタＴ１がＮ型であるため、走査線ＷＳに与える走査線パルスは第１の実施の形態の走査パルスに対して反転したものとなる。そして、その走査パルスの高電位期間にスイッチ３６がオンとされ、また低電位期間にスイッチ３４がオンとされる構成となる。

本発明にかかる表示装置の全体構成を示す模式的なブロック図である。 図１に示した画素アレイを構成する各カラー画素回路の構成を示す回路図である。 図１に示した表示装置に入力される映像信号の前処理を示すタイミングチャートである。 図２に示したカラー画素回路の動作説明に供する部分回路図である。 図４に示した画素回路の動作説明に供するタイミングチャートである。 同じく動作説明に供するタイミングチャートである。 図１に示した表示装置に含まれる走査線駆動回路の構成例を示す回路図である。 同じく図１に示した表示装置に含まれるバイアス回路の構成例を示す回路図である。 参考例にかかるカラー画素回路を示す回路図である。 画素回路の他の実施形態を示す回路図である。 図１０に示した画素回路の動作説明に供するタイミングチャートである。 従来の画素回路の一例を示す回路図である。 図１２に示した従来の画素回路の動作説明に供するタイミングチャートである。 同じく図１２に示した従来の画素回路の動作説明に供するグラフである。

符号の説明

１・・・画素アレイ、２・・・映像信号線駆動回路、３・・・走査線駆動回路、４・・・バイアス回路、１０・・・カラー画素回路、Ｔ１・・・第１トランジスタ、Ｔ２，Ｔ４，Ｔ６・・・第２トランジスタ、Ｔ３，Ｔ５，Ｔ７・・・第３トランジスタ、ＥＬ−Ｒ，ＥＬ−Ｇ，ＥＬ−Ｂ・・・発光素子

Claims (8)

1. 信号線と走査線とが交差する部分に形成されるカラー画素回路がマトリクス状に配置されて成る画素アレイと、各カラー画素回路にバイアス電圧を供給するバイアス回路とを含む表示装置であって、
   各カラー画素回路は、赤色、緑色及び青色が割り当てられた３個の発光素子と、該３個の発光素子に共通に設けられた１個の第１のトランジスタと、各色の発光素子に対応して設けられた３組の第２及び第３のトランジスタと、該３個の発光素子に共通に設けられた１個の容量とを含み、
   各色の発光素子を対応する組の第２及び第３のトランジスタと、共通の第１のトランジスタと、同じく共通の容量とにより発光駆動するため、
   前記第１のトランジスタのゲートに前記走査線が接続され、
   前記第１のトランジスタのソース／ドレインの一方に前記信号線が接続され、他方に前記容量の一端と前記第３のトランジスタのゲートとが接続され、
   前記容量の他端には時間的に増減するランプ信号が印加され、
   前記第２のトランジスタのゲートは該バイアス回路に接続され、
   前記第２のトランジスタのソース／ドレインの一方は電源に接続され、他方は前記第３のトランジスタに接続されており、
   前記第１のトランジスタは、前記走査線から供給される走査パルスに応じて導通し、
   前記容量は、前記第１のトランジスタが導通した時前記信号線から供給される映像信号が書き込まれ、
   前記第２のトランジスタは、そのゲートに前記バイアス回路からバイアス電圧が印加されているときに駆動電流を供給し、
   前記第３のトランジスタは、前記容量に書き込まれた映像信号及び前記容量に印加されたランプ信号に応じて動作し、前記第２のトランジスタから供給された駆動電流を対応する色の発光素子に流して発光を行なうことを特徴とする表示装置。
2. 前記第２のトランジスタは、そのゲートに印加された前記バイアス電圧に応じて飽和領域で動作し、定電流源として一定の駆動電流を対応する色の発光素子に供給することを特徴とする請求項１記載の表示装置。
3. 前記第３のトランジスタは、前記ランプ信号と前記映像信号によりスイッチング動作し、前記映像信号のレベルに応じた時間だけ前記駆動電流を対応する色の発光素子に流すことを特徴とする請求項１記載の表示装置。
4. 前記バイアス回路は、前記バイアス電圧の印加時間を色別に制御し、以って各色の発光素子に対して時分割で駆動電流を供給する様にしたことを特徴とする請求項１記載の表示装置。
5. 前記バイアス回路は、各色の発光素子に対して異なるレベルの駆動電流を供給するため、各色毎に前記バイアス電圧のレベルを別個に設定できることを特徴とする請求項４記載の表示装置。
6. 前記ランプ信号は、前記第１のトランジスタが導通状態にあるときは所定の基準電位に設定され、前記第１のトランジスタが非導通状態にあるときは、１フレーム周期より十分高速な周期で増減を繰り返すことを特徴とする請求項１記載の表示装置。
7. 前記第１、第２及び第３のトランジスタは、結晶珪素を素子領域とする電界効果トランジスタであることを特徴とする請求項１記載の表示装置。
8. 信号線と走査線とが交差する部分に形成されるカラー画素回路がマトリクス状に配置されて成る画素アレイと、各カラー画素回路にバイアス電圧を供給するバイアス回路とを含み、
   各カラー画素回路は、赤色、緑色及び青色が割り当てられた３個の発光素子と、該３個の発光素子に共通に設けられた１個の第１のトランジスタと、各色の発光素子に対応して設けられた３組の第２及び第３のトランジスタと、該３個の発光素子に共通に設けられた１個の容量とを含む表示装置の駆動方法であって、
   各色の発光素子を対応する組の第２及び第３のトランジスタと、共通の第１のトランジスタと、同じく共通の容量とにより発光駆動するため、
   前記第１のトランジスタのゲートに前記走査線が接続され、
   前記第１のトランジスタのソース／ドレインの一方に前記信号線が接続され、他方に前記容量の一端と前記第３のトランジスタのゲートとが接続され、
   前記容量の他端には時間的に増減するランプ信号が印加され、
   前記第２のトランジスタのゲートは該バイアス回路に接続され、
   前記第２のトランジスタのソース／ドレインの一方は電源に接続され、他方は前記第３のトランジスタに接続されており、
   前記走査線に走査パルスを供給して、前記第１のトランジスタを導通させ、
   前記信号線に映像信号を供給して、前記第１のトランジスタが導通した時、前記容量に該映像信号を書き込み、
   前記第２のトランジスタのゲートに前記バイアス回路からバイアス電圧を印加して駆動電流を生成し、
   前記容量に書き込まれた映像信号及び前記容量に印加されたランプ信号に応じて前記第３のトランジスタを動作させ、以って前記駆動電流を対応する色の発光素子に流して発光を行なうことを特徴とする表示装置の駆動方法。
   

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