JP2006215296A - 表示装置、画素駆動方法 - Google Patents
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Abstract
【課題】有機EL素子を用いた画素回路において少ない素子数で定電流駆動を実現するとともに、高精細かつ低コストの装置構成を実現する。
【解決手段】
有機EL表示装置のMOSプロセスで形成された画素回路において、駆動トランジスタT2のゲートに直列に容量Csを接続して、駆動トランジスタT2のゲート容量とのカップリングにより実効ゲート電位を低減させるようにしている。これにより、信号線SIGに与えられる信号電圧の範囲を、駆動トランジスタT2のゲート電圧制御範囲より広くとることができるようにし、信号線駆動回路側で容易に正確な階調制御ができるようにする。
【選択図】 図2
【解決手段】
有機EL表示装置のMOSプロセスで形成された画素回路において、駆動トランジスタT2のゲートに直列に容量Csを接続して、駆動トランジスタT2のゲート容量とのカップリングにより実効ゲート電位を低減させるようにしている。これにより、信号線SIGに与えられる信号電圧の範囲を、駆動トランジスタT2のゲート電圧制御範囲より広くとることができるようにし、信号線駆動回路側で容易に正確な階調制御ができるようにする。
【選択図】 図2
Description
本発明は、信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、特に発光素子として有機エレクトロルミネッセンス素子(有機EL素子)を用いた表示装置と、その画素駆動方法に関する。
近年、フラットパネルディスプレイ(FPD)として有機EL表示装置に関心が高まっている。現在、FPDでは液晶表示装置(LCD)が主流を占めているが、液晶表示装置は自発光デバイスではないので、バックライトや偏光板などの他部材を必要とする。このため、表示装置の厚みが増したり、輝度が不足するなどの事情が避けられない。
これに対して有機EL表示装置は自発光デバイスであり、バックライトなど他部材が原理的に不要で、薄型化や高輝度の実現性などの点でLCDと比較して有利である。特に、各画素にスイッチング素子を形成したアクティブマトリクス型有機EL表示装置では、各画素にホールド点灯させることで消費電流を低く抑えることができ、大画面化および高精細化が比較的容易に行えることから、各社で開発が進められており、次世代FPDの主流になると期待されている。
これに対して有機EL表示装置は自発光デバイスであり、バックライトなど他部材が原理的に不要で、薄型化や高輝度の実現性などの点でLCDと比較して有利である。特に、各画素にスイッチング素子を形成したアクティブマトリクス型有機EL表示装置では、各画素にホールド点灯させることで消費電流を低く抑えることができ、大画面化および高精細化が比較的容易に行えることから、各社で開発が進められており、次世代FPDの主流になると期待されている。
また、近年ではデジタルスチルカメラ、デジタルカムコーダーなどに代表される個人用撮影機器が発達しており、それらのファインダー表示素子として、結晶珪素基板上に画素回路および駆動回路が形成されたLiquid Crystal on Silicon所謂LCOSあるいは高温または低温多結晶シリコンLCDが用いられている。
LCDを用いたファインダー素子では、透過型ではバックライトが、反射型ではフロントライトが必要であり、必然的にモジュール厚が増してしまい、機器の薄型化に不利となる。また、個人用撮影機器の小型化とともにファインダー自体も小型され、それに伴い画素自体も縮小される傾向にあり、透過型LCDでは開口部が十分にとれず、性能限界に近づきつつある。反射型ではLCOSが主流になりつつあるが、やはり照明系は必要であり、機器の薄型化に寄与しない。
一方、有機ELをビューファインダー表示素子として用いた場合には、自発光であるのでLCDのような照明系を必要せず、機器の薄型化に寄与できる。また、有機ELの素子構造として上面発光の素子を用いることで、開口率も性能上十分な値を確保できる。
LCDを用いたファインダー素子では、透過型ではバックライトが、反射型ではフロントライトが必要であり、必然的にモジュール厚が増してしまい、機器の薄型化に不利となる。また、個人用撮影機器の小型化とともにファインダー自体も小型され、それに伴い画素自体も縮小される傾向にあり、透過型LCDでは開口部が十分にとれず、性能限界に近づきつつある。反射型ではLCOSが主流になりつつあるが、やはり照明系は必要であり、機器の薄型化に寄与しない。
一方、有機ELをビューファインダー表示素子として用いた場合には、自発光であるのでLCDのような照明系を必要せず、機器の薄型化に寄与できる。また、有機ELの素子構造として上面発光の素子を用いることで、開口率も性能上十分な値を確保できる。
また、近年ではビューファインダーも高精細化の道をたどりつつあり、QVGA(Quarter Video Graphics Array:320×240画素)からVGA(Video Graphics Array:640×480画素)、さらにはSVGA(Super Video Graphics Array:800×600画素)やXGA(Extended Graphics Array:1024×768画素)の要求が機器メーカーから出ている。
これらの高精細化の要求に対応するには、LCOSのようにMOSプロセスを用いるのは当然のこととして、さらに画素駆動回路の素子数を減少させるか、あるいは画素駆動回路内の素子サイズの縮小が必要となる。
なお、上記特許文献1,2には有機EL素子を用いた画素回路に関する技術が記載されている。
これらの高精細化の要求に対応するには、LCOSのようにMOSプロセスを用いるのは当然のこととして、さらに画素駆動回路の素子数を減少させるか、あるいは画素駆動回路内の素子サイズの縮小が必要となる。
なお、上記特許文献1,2には有機EL素子を用いた画素回路に関する技術が記載されている。
一般的に有機ELを駆動する画素回路では、トランジスタの閾値変動やトランスコンダクタンス変動を補償する機構が必要で、様々な技術が提案されている。これらの回路の大部分は、トランジスタ数が5個程度と多い。しかしながら、MOSプロセスによりトランジスタを形成した場合には、隣接画素間のトランジスタ閾値差は5mVと大変小さく、特に閾値電圧Vthを補正する回路を必要としない場合が多い。だが、MOSトランジスタの移動度が約300〜600cm2/V・sと大きく、高精細な微小画素を駆動する場合には、電流供給能力が大きすぎる。
通常、ビデオカメラのビューファインダーで用いられるようなディスプレイの画素ピッチは10umよりも小さく、かつ直視型の場合には輝度は100nit程度しか必要としないため、有機EL駆動電流は5nA程度と小さい。
通常、ビデオカメラのビューファインダーで用いられるようなディスプレイの画素ピッチは10umよりも小さく、かつ直視型の場合には輝度は100nit程度しか必要としないため、有機EL駆動電流は5nA程度と小さい。
図6は、一般的な有機EL画素駆動回路を示し、図7にその動作を示す。この回路は、3個のP型トランジスタT11,T12,T13と1個の容量Csで構成される。
信号線SIGからは映像信号電圧が与えられるが、図7(a)のように走査線WSによってトランジスタT11が導通されるタイミングで、図7(b)の信号線SIGからのアナログ映像信号電圧Vsがサンプリングされる。このサンプリングされた映像信号電圧VsによってトランジスタT12のゲート電圧が決まることになり、トランジスタT12がアノード電源Vccからの電流を有機EL素子4に流す動作を行う。このトランジスタT12は、発光時の定電流動作を保証するため飽和領域で動作する。
なお、トランジスタT13は、輝度あるいはホワイトバランス調整用に設けられており、デューティ制御線DSからのパルスにより1フレーム間でON・OFF動作を行う。このため図7(c)(d)のように、デューティ制御線DSが低電位とされ、トランジスタT13が導通される時点で、有機EL素子4に、トランジスタT12からの定電流Ielが流れることになる。
信号線SIGからは映像信号電圧が与えられるが、図7(a)のように走査線WSによってトランジスタT11が導通されるタイミングで、図7(b)の信号線SIGからのアナログ映像信号電圧Vsがサンプリングされる。このサンプリングされた映像信号電圧VsによってトランジスタT12のゲート電圧が決まることになり、トランジスタT12がアノード電源Vccからの電流を有機EL素子4に流す動作を行う。このトランジスタT12は、発光時の定電流動作を保証するため飽和領域で動作する。
なお、トランジスタT13は、輝度あるいはホワイトバランス調整用に設けられており、デューティ制御線DSからのパルスにより1フレーム間でON・OFF動作を行う。このため図7(c)(d)のように、デューティ制御線DSが低電位とされ、トランジスタT13が導通される時点で、有機EL素子4に、トランジスタT12からの定電流Ielが流れることになる。
この図6の画素回路で、有機EL素子4に流れる電流Ielは、
Iel=K(Vgs−Vth)2 ・・・(式1)
で決定される。但し、Vgs:トランジスタT12のゲート・ソース間電圧、Vth:トランジスタT12の閾値電圧 K:トランジスタT12の定数である。
Iel=K(Vgs−Vth)2 ・・・(式1)
で決定される。但し、Vgs:トランジスタT12のゲート・ソース間電圧、Vth:トランジスタT12の閾値電圧 K:トランジスタT12の定数である。
ここで、電流Ielが約5nAと非常に小さいため、上式から、電流を制限するには、ゲート・ソース間電圧Vgsを小さくする(映像信号振幅を小さくする)か、定数Kを小さくする必要がある。
例えば、画素ピッチが10μmピッチ程度で、トランジスタサイズW/L=1μm/1μm程度であれば、信号線SIGから与える映像信号振幅ΔVsとしては0.5V〜0.7V程度で十分である。
例えば、画素ピッチが10μmピッチ程度で、トランジスタサイズW/L=1μm/1μm程度であれば、信号線SIGから与える映像信号振幅ΔVsとしては0.5V〜0.7V程度で十分である。
しかしながら、映像信号振幅0.7Vで多階調表現、例えば256階調を行おうとすると1階調あたり1.97mVと大変小さく正確な制御を行うことが困難となる。即ち信号線SIGに映像信号を与える信号線駆動回路において、正確に階調を表現する映像信号を信号線SIGに印加することが困難である。或いは、このような小さい信号振幅のなかで十分な階調表現を行う信号線駆動回路を実現するには、非常に分解能の高い高性能な回路が必要となり、大幅なコストアップが生ずる。
一方で、例えば映像信号振幅を2V程度に広げて、信号線駆動回路側で比較的容易に十分な階調表現ができるようにすると、今度は画素回路側でトランジスタのチャネル長を大きくする必要がある。例えばチャネル長が1μmから64μm程度に拡大することとなってしまい、現実的ではない。
一方で、例えば映像信号振幅を2V程度に広げて、信号線駆動回路側で比較的容易に十分な階調表現ができるようにすると、今度は画素回路側でトランジスタのチャネル長を大きくする必要がある。例えばチャネル長が1μmから64μm程度に拡大することとなってしまい、現実的ではない。
本発明は上記のような問題点を鑑みなされたもので、有機EL素子を用いた画素回路として、少ない素子数で定電流駆動を実現し、高精細かつ低コストである有機EL表示装置を提供することを目的とする。
本発明の表示装置は、信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、上記各画素回路は、有機エレクトロルミネッセンス素子が、MOSプロセスで形成された第1,第2,第3のトランジスタと容量とを有する回路によって発光駆動される構成とされる。そしてこの画素回路は、上記第1のトランジスタ(サンプリングトランジスタ)のゲートに上記走査線が接続され、上記第1のトランジスタのソース/ドレインの一方に上記信号線が、他方に上記容量の一端が接続され、上記第2のトランジスタ(駆動トランジスタ)のゲートに上記容量の他端が接続され、上記第2のトランジスタのソース/ドレインの一方に駆動電源が、他方に有機エレクトロルミネッセンス素子のアノードが接続され、上記第3のトランジスタ(リセットトランジスタ)のゲートにリセット制御線が接続され、上記第3のトランジスタのソース/ドレインの一方に上記第1のトランジスタのゲートが、他方にリセット電源が接続されている。
また上記第2のトランジスタのゲート電位は、そのゲート容量と上記容量との容量カップリングにより決まる構成とする。
また上記第2のトランジスタは、飽和領域で動作するように設定されている。
上記リセット電源は、上記第2のトランジスタがカットオフする電位に設定される。
また、上記走査線からの走査パルスにより、上記第1のトランジスタが導通される期間における前半に、上記信号線による電位を最高電位とすると共に、上記リセット制御線からのリセットパルスにより上記第3のトランジスタを導通させることで、上記容量の一端を上記最高電位に、上記容量の他端を上記リセット電位に設定し、上記第1のトランジスタが導通される期間における後半に、上記信号線から信号電位を与える。
また上記第2のトランジスタのゲート電位は、そのゲート容量と上記容量との容量カップリングにより決まる構成とする。
また上記第2のトランジスタは、飽和領域で動作するように設定されている。
上記リセット電源は、上記第2のトランジスタがカットオフする電位に設定される。
また、上記走査線からの走査パルスにより、上記第1のトランジスタが導通される期間における前半に、上記信号線による電位を最高電位とすると共に、上記リセット制御線からのリセットパルスにより上記第3のトランジスタを導通させることで、上記容量の一端を上記最高電位に、上記容量の他端を上記リセット電位に設定し、上記第1のトランジスタが導通される期間における後半に、上記信号線から信号電位を与える。
本発明の画素駆動方法は、上記構成の画素回路において、上記走査線からの走査パルスにより、上記第1のトランジスタが導通される期間における前半に、上記信号線による電位を最高電位とすると共に、上記リセット制御線からのリセットパルスにより上記第3のトランジスタを導通させることで、上記容量の一端を上記最高電位に、上記容量の他端を上記リセット電位に設定する第1のステップと、上記第1のトランジスタが導通される期間における後半に、上記信号線から信号電位を与え、上記信号電位に対して、上記容量と上記第2のトランジスタのゲート容量との容量カップリングで決まるゲート電圧に応じて上記第2のトランジスタが動作し、上記有機エレクトロルミネッセンス素子への電流印加による発光が開始される第2のステップとを実行する。
このような本発明では、MOSプロセスを用いて形成される画素回路において、信号線から与えられる信号電圧(映像信号電圧)が、第2のトランジスタ(駆動トランジスタ)のゲートと直列接続している容量と第2のトランジスタのゲート容量との容量カップリングで決まるゲート電圧として反映されて駆動トランジスタが動作する。つまり容量カップリングにより、第2のトランジスタの実効ゲート電圧を低減させる。
本発明によれば、有機EL表示装置の画素回路、特にMOSプロセスで形成された画素回路において、第2のトランジスタ(駆動トランジスタ)のゲートに直列に容量を接続して、第2のトランジスタのゲート容量とのカップリングにより実効ゲート電位を低減させるようにしている。これにより、信号線に与えられる信号電圧の範囲は、第2のトランジスタのゲート電圧制御範囲より広くとることができる。例えばゲート電圧振幅を0.7V程度とする場合において、信号線に与える映像信号の信号電圧振幅を、その2倍から3倍の1.4V〜2.1V程度とすることができる。映像信号の振幅を広くとれるということは、信号線駆動回路側で容易に正確な階調制御ができることを意味する。即ち本発明によれば、画素ピッチが小さくトランジスタのチャネル長も小さい微細画素による、小型で高精細の表示装置を信号線駆動回路に負担をかけずに実現できる。このため、低コストかつ高精細である有機EL表示装置を提供できるという効果がある。
以下、本発明の実施の形態としての有機EL表示装置を説明する。
図1に実施の形態の表示装置の構成を示す。本例の表示装置では、画素アレイ1としてカラー画素ユニットGSがm行×n列のマトリクス状に配列されている。
1つのカラー画素ユニットは、R(赤)画素回路10R、B(青)画素回路10B、G(緑)画素回路10Gから構成される。そしてこのようなカラー画素ユニットGS11〜GSnmがマトリクス状に配列される。図では画素アレイ1における4隅のカラー画素ユニットGS11、GS1n、GSm1、GSnmのみを示し、他は省略している。
図1に実施の形態の表示装置の構成を示す。本例の表示装置では、画素アレイ1としてカラー画素ユニットGSがm行×n列のマトリクス状に配列されている。
1つのカラー画素ユニットは、R(赤)画素回路10R、B(青)画素回路10B、G(緑)画素回路10Gから構成される。そしてこのようなカラー画素ユニットGS11〜GSnmがマトリクス状に配列される。図では画素アレイ1における4隅のカラー画素ユニットGS11、GS1n、GSm1、GSnmのみを示し、他は省略している。
このような画素アレイ1に対して、映像信号線駆動回路2,走査線駆動回路3が設けられる。
映像信号線駆動回路2には、水平クロックHCK、水平スタート信号HST、及び映像信号(Video)が入力される。映像信号線駆動回路2はこれらの信号に基づいて、画素アレイ1の各列に対して配設された映像信号線SIGに対して、各水平期間毎に映像信号を与える。
映像信号線SIGとしては、列方向に並ぶR画素回路10Rに対する映像信号線SIG−R、列方向に並ぶB画素回路10Bに対する映像信号線SIG−B、列方向に並ぶG画素回路10Gに対する映像信号線SIG−Gが設けられる。カラー画素ユニットGSはn列であるため、画素アレイ1に対して、映像信号線SIG−R(1)〜SIG−R(n)、SIG−B(1)〜SIG−B(n)、SIG−G(1)〜SIG−G(n)が設けられることになり、映像信号線駆動回路2は、これらの映像信号線SIGに対してそれぞれ1水平期間毎に、列方向の各画素に応じたR映像信号、B映像信号、G映像信号を印加する。
映像信号線駆動回路2には、水平クロックHCK、水平スタート信号HST、及び映像信号(Video)が入力される。映像信号線駆動回路2はこれらの信号に基づいて、画素アレイ1の各列に対して配設された映像信号線SIGに対して、各水平期間毎に映像信号を与える。
映像信号線SIGとしては、列方向に並ぶR画素回路10Rに対する映像信号線SIG−R、列方向に並ぶB画素回路10Bに対する映像信号線SIG−B、列方向に並ぶG画素回路10Gに対する映像信号線SIG−Gが設けられる。カラー画素ユニットGSはn列であるため、画素アレイ1に対して、映像信号線SIG−R(1)〜SIG−R(n)、SIG−B(1)〜SIG−B(n)、SIG−G(1)〜SIG−G(n)が設けられることになり、映像信号線駆動回路2は、これらの映像信号線SIGに対してそれぞれ1水平期間毎に、列方向の各画素に応じたR映像信号、B映像信号、G映像信号を印加する。
走査線駆動回路3には、垂直走査クロックVCK、垂直スタート信号VSTが与えられる。走査線駆動回路3はこれらの信号に基づいて、画素アレイ1の各行に対して配設された走査線WSに対して走査パルスを与え、また各行に対して配設されたリセット制御線RSを駆動する。
画素アレイ1はm行の画素が構成されることから、走査線WSとしては走査線WS(1)〜WS(m)が設けられ、またリセット制御線RS(1)〜RS(m)が設けられる。走査線駆動回路3は、1フレーム期間内において、1水平期間毎に走査線WS(1)〜WS(m)を順次選択する走査パルスを印加し、またリセット制御線RS(1)〜RS(m)のそれぞれにリセットパルスを印加する。
各画素回路10(10R、10B、10G)には、それぞれ対応する行の走査線WSからの走査パルスと、リセット制御線RSからのリセットパルスが与えられる。
画素アレイ1はm行の画素が構成されることから、走査線WSとしては走査線WS(1)〜WS(m)が設けられ、またリセット制御線RS(1)〜RS(m)が設けられる。走査線駆動回路3は、1フレーム期間内において、1水平期間毎に走査線WS(1)〜WS(m)を順次選択する走査パルスを印加し、またリセット制御線RS(1)〜RS(m)のそれぞれにリセットパルスを印加する。
各画素回路10(10R、10B、10G)には、それぞれ対応する行の走査線WSからの走査パルスと、リセット制御線RSからのリセットパルスが与えられる。
画素アレイ1の各画素回路10(10R、10B、10G)に対しては、電源電圧Vccとカソード電圧Vkとリセット電圧Vresが与えられる。
図1の表示装置構成における画素回路10(10R、10B、10G)の構成を図2に示す。
この画素回路10は有機EL素子4を駆動する回路がN型の第1のトランジスタT1(サンプリングトランジスタ)と、P型の第2のトランジスタT2(駆動トランジスタ)と、N型の第3のトランジスタT3(リセットトランジスタ)と、容量Csで形成されている。
サンプリングトランジスタT1のゲートには走査線が接続される。また、ドレインには映像信号線SIGが接続され、ソースには容量Csの一端が接続される。
容量Csの他端には、駆動トランジスタT2のゲートとリセットトランジスタT3のドレインが接続される。
駆動トランジスタT2のソースには駆動用アノード電源Vccのラインが接続され、ドレインは有機EL素子4のアノードに接続される。
駆動トランジスタT2は定電流動作のため飽和領域で動作するように設定される。
リセットトランジスタT3のゲートにはリセット制御線RSが接続される。リセットトランジスタT3のソースはリセット電源Vresのラインに接続される。
有機EL素子4のカソードはカソード電源Vkのラインに接続される。
なお、容量Csの一端側をノードNA、容量Csの他端側をノードNBとする。
この画素回路10は有機EL素子4を駆動する回路がN型の第1のトランジスタT1(サンプリングトランジスタ)と、P型の第2のトランジスタT2(駆動トランジスタ)と、N型の第3のトランジスタT3(リセットトランジスタ)と、容量Csで形成されている。
サンプリングトランジスタT1のゲートには走査線が接続される。また、ドレインには映像信号線SIGが接続され、ソースには容量Csの一端が接続される。
容量Csの他端には、駆動トランジスタT2のゲートとリセットトランジスタT3のドレインが接続される。
駆動トランジスタT2のソースには駆動用アノード電源Vccのラインが接続され、ドレインは有機EL素子4のアノードに接続される。
駆動トランジスタT2は定電流動作のため飽和領域で動作するように設定される。
リセットトランジスタT3のゲートにはリセット制御線RSが接続される。リセットトランジスタT3のソースはリセット電源Vresのラインに接続される。
有機EL素子4のカソードはカソード電源Vkのラインに接続される。
なお、容量Csの一端側をノードNA、容量Csの他端側をノードNBとする。
この画素回路10の電位設定としては、まずリセット電位Vresは駆動トランジスタT2がカットオフする電位に設定される。例えば、リセット電位Vresを駆動電源Vccの電位と等しくても良い。
この画素回路10の動作を図3で説明する。
図3では、例えば時点tm1〜tm3が1水平期間(1H)であり、その時間軸において、図3(a)(b)は或る画素回路10に対してリセット制御線RSから与えられるリセットパルスと、走査線WSから与えられる走査パルスを示している。また図3(d)(e)(f)は、その画素回路10におけるノードNA,NBの電位状態と、有機EL素子4に流れる電流Ielを示している。さらに、図3(c)は映像信号線駆動回路2から、その画素回路10を含む或る列の信号線SIGに与えられる映像信号電圧を示している。
図3では、例えば時点tm1〜tm3が1水平期間(1H)であり、その時間軸において、図3(a)(b)は或る画素回路10に対してリセット制御線RSから与えられるリセットパルスと、走査線WSから与えられる走査パルスを示している。また図3(d)(e)(f)は、その画素回路10におけるノードNA,NBの電位状態と、有機EL素子4に流れる電流Ielを示している。さらに、図3(c)は映像信号線駆動回路2から、その画素回路10を含む或る列の信号線SIGに与えられる映像信号電圧を示している。
まず画素回路10に対しては、時点tm1に走査線駆動回路3によって走査線WSの走査パルスを高電位にすることで、サンプリングトランジスタT1をオン状態にする。これと同時に、走査線駆動回路3はリセット制御線RSを高電位にしてリセットトランジスタT3もオン状態にする。リセット制御線RSは時点tm2まで高電位とされる。
ここでリセットトランジスタT3がオン状態とされる時点tm1〜tm2の間は、映像信号線駆動回路2は、信号線SIGの電位を最高電位Vsmaxに設定する。
このときサンプリングトランジスタT1は導通しているため、ノードNAの電位は最高電位Vsmaxに設定され、またリセットトランジスタT3が導通しているため、ノードNBの電位はリセット電位Vresに設定されることになる。
上述のようにリセット電位Vresは、駆動トランジスタT2がカットオフする電位に設定されているため、この時点tm1〜tm2の期間、駆動トランジスタT2はカットオフされ、有機EL素子4に電流は流れない。
ここでリセットトランジスタT3がオン状態とされる時点tm1〜tm2の間は、映像信号線駆動回路2は、信号線SIGの電位を最高電位Vsmaxに設定する。
このときサンプリングトランジスタT1は導通しているため、ノードNAの電位は最高電位Vsmaxに設定され、またリセットトランジスタT3が導通しているため、ノードNBの電位はリセット電位Vresに設定されることになる。
上述のようにリセット電位Vresは、駆動トランジスタT2がカットオフする電位に設定されているため、この時点tm1〜tm2の期間、駆動トランジスタT2はカットオフされ、有機EL素子4に電流は流れない。
次に時点tm2で、走査線駆動回路3は、走査線WSは高電位を維持させたまま、リセット制御線RSを低電位とする。つまりサンプリングトランジスタT1を導通させたまま、リセットトランジスタT3をオフ状態ににする。
この時点tm2からtm3までの期間で、映像信号線駆動回路2は、信号線SIGの電位を実際に発光させたい映像信号レベルVsに設定する。このためノードNAの電位は映像信号電圧Vsとなる。
このノードNAの電位に応じて、容量Csの他端のノードNBの電位も変動する。そして駆動トランジスタT2は、ノードNBの電位、つまりゲート電圧に応じて電流を有機EL素子4に流す動作を開始し、有機EL素子4の発光が開始される。駆動トランジスタT2は飽和領域で動作し、有機EL素子4に定電流印加を行う。
この時点tm2からtm3までの期間で、映像信号線駆動回路2は、信号線SIGの電位を実際に発光させたい映像信号レベルVsに設定する。このためノードNAの電位は映像信号電圧Vsとなる。
このノードNAの電位に応じて、容量Csの他端のノードNBの電位も変動する。そして駆動トランジスタT2は、ノードNBの電位、つまりゲート電圧に応じて電流を有機EL素子4に流す動作を開始し、有機EL素子4の発光が開始される。駆動トランジスタT2は飽和領域で動作し、有機EL素子4に定電流印加を行う。
以上のように、この画素回路10では、サンプリングトランジスタT1が導通される期間(tm1〜tm3)における前半(tm1〜tm2)に、信号線SIGによる電位を最高電位Vsmaxとすると共に、リセット制御線RSからのリセットパルスによりリセットトランジスタT3を導通させることで、容量Csの一端(ノードNA)を最高電位Vsmaxに、容量Csの他端(ノードNB)をリセット電位Vresに設定する。
そしてサンプリングトランジスタT1が導通される期間における後半(tm2〜tm3)に、信号線SIGから映像信号電位Vsを与え、信号電位Vsに対して、容量Csと駆動トランジスタT2のゲート容量との容量カップリングで決まるゲート電圧に応じて駆動トランジスタT2が動作し、有機EL素子4への電流供給による発光が開始されるようにしている。
そしてサンプリングトランジスタT1が導通される期間における後半(tm2〜tm3)に、信号線SIGから映像信号電位Vsを与え、信号電位Vsに対して、容量Csと駆動トランジスタT2のゲート容量との容量カップリングで決まるゲート電圧に応じて駆動トランジスタT2が動作し、有機EL素子4への電流供給による発光が開始されるようにしている。
ここで、実際に駆動トランジスタT2に印加されるゲート電位Vgは、容量Csと、駆動トランジスタT2のゲート容量Cgの容量カップリングにより、次式で表すことができる。
Vg=Vres−{Cs/(Cs+Cg)}・(Vsmax−Vs) ・・・(式2)
この式2から分かるように、駆動トランジスタT2のゲート電位Vgの振幅ΔVgは、映像信号の変化ΔVsより小さくできる。
従って、容量Csをゲート容量Cgより小さくすれば、必要なゲート振幅Vgが得られる。例えば、ΔVs=3V、ΔVg=0.5Vなら、式2より容量Csをゲート容量Cgの1/5に設計すればよい。
Vg=Vres−{Cs/(Cs+Cg)}・(Vsmax−Vs) ・・・(式2)
この式2から分かるように、駆動トランジスタT2のゲート電位Vgの振幅ΔVgは、映像信号の変化ΔVsより小さくできる。
従って、容量Csをゲート容量Cgより小さくすれば、必要なゲート振幅Vgが得られる。例えば、ΔVs=3V、ΔVg=0.5Vなら、式2より容量Csをゲート容量Cgの1/5に設計すればよい。
つまり本例では、サンプリングトランジスタT1のソースと駆動トランジスタT2のゲートの間に容量Csが直列接続されており、容量Csとゲート容量Cgとの容量カップリングにより、駆動トランジスタの実効ゲート電圧を低減させるものである。図3においてノードNAの電圧範囲、つまり映像信号の変化ΔVsは最高電位Vsmax〜最低電位Vsminの範囲であるが、ノードNB、つまりゲート電圧の振幅ΔVgは、リセット電位Vres〜電位Vbminの範囲となる。
従って、例えば飽和領域で動作する駆動トランジスタT2は、振幅ΔVgとしての動作範囲が0.5V〜0.7V程度と小さいが、映像信号の振幅を0.5V〜0.7V程度とする必要はない。例えば映像信号振幅は1.4V、2.1V、或いは3V程度としてもよい。
つまり容量Csの設定値により映像信号振幅をゲート電圧振幅の2倍或いは3倍以上に大きくすることができるため、映像信号線駆動回路2は、例えば256階調などの映像信号の階調表現を通常の回路で容易に実現でき、高精度な信号処理回路を必要としない。
即ち本発明によれば、画素ピッチが小さくトランジスタのチャネル長も小さい微細画素による、小型で高精細の表示装置を、信号線駆動回路に負担をかけずに実現できる。このため、低コストかつ高精細である有機EL表示装置を提供できる。
さらには、容量Csを小さい値に設定できるので、画素面積に占める容量面積を小さくでき、その点でも高精細画素に適している。
また、容量Csの面積を小さくし、画素サイズを小型化できれば、表示パネル全体もより小さくできることはいうまでもなく、例えば1枚のウエハーから取れるパネル数も多く、製造歩留まりの向上や低コスト化が実現できる。
もちろん、例えばビデオカメラ装置のビューファインダなどにも用いられる有機EL表示パネルとしての小型化、高精細化に好適である。
従って、例えば飽和領域で動作する駆動トランジスタT2は、振幅ΔVgとしての動作範囲が0.5V〜0.7V程度と小さいが、映像信号の振幅を0.5V〜0.7V程度とする必要はない。例えば映像信号振幅は1.4V、2.1V、或いは3V程度としてもよい。
つまり容量Csの設定値により映像信号振幅をゲート電圧振幅の2倍或いは3倍以上に大きくすることができるため、映像信号線駆動回路2は、例えば256階調などの映像信号の階調表現を通常の回路で容易に実現でき、高精度な信号処理回路を必要としない。
即ち本発明によれば、画素ピッチが小さくトランジスタのチャネル長も小さい微細画素による、小型で高精細の表示装置を、信号線駆動回路に負担をかけずに実現できる。このため、低コストかつ高精細である有機EL表示装置を提供できる。
さらには、容量Csを小さい値に設定できるので、画素面積に占める容量面積を小さくでき、その点でも高精細画素に適している。
また、容量Csの面積を小さくし、画素サイズを小型化できれば、表示パネル全体もより小さくできることはいうまでもなく、例えば1枚のウエハーから取れるパネル数も多く、製造歩留まりの向上や低コスト化が実現できる。
もちろん、例えばビデオカメラ装置のビューファインダなどにも用いられる有機EL表示パネルとしての小型化、高精細化に好適である。
ところで本例の図2の画素回路10は、MOSプロセスにより形成される。この画素回路10を実現するレイアウト図を図4に示し、また有機EL画素回路の断面構造例を図5に模式的に示す。
まず図5でMOSプロセスで形成される画素回路10の構造を述べる。なお、この図5はあくまで一般的なモデルとしての層構造の参考図であり、図2の回路を実現する図4のレイアウトに対応するものではない。
まず図5でMOSプロセスで形成される画素回路10の構造を述べる。なお、この図5はあくまで一般的なモデルとしての層構造の参考図であり、図2の回路を実現する図4のレイアウトに対応するものではない。
既に公知であるように、MOSプロセスでは結晶珪素基板(シリコンウエハ)上に不純物添加、拡散を行い、ポリシリコン膜、酸化膜、層間絶縁膜等を成膜していくことでトランジスタを形成し、また素子間の配線のためのアルミまたは銅などによる金属配線膜を生成して所要の回路を構成する。
有機EL画素回路の場合、例えば図5に示すようにトランジスタTa,Tb,Tc及び容量Csが形成されるとともに、3層に金属配線膜(第1金属配線膜MT1,第2金属配線膜MT2、第3金属配線膜MT3)が形成される。各層の間はコンタクトとして層間プラグCTが形成されて電気的に接続される。
そして最上層としてアノード電極41,EL薄膜42,カソード電極43が蒸着形成される。
図2の画素回路10の場合、駆動トランジスタT2のドレインが有機EL素子4のアノードに接続されるが、このためには例えば図5の例におけるトランジスタTcの部分において示すように、トランジスタのドレイン領域から層間プラグCTや金属配線膜MT1,MT2,MT3を介してアノード電極41に接続されることになる。
有機EL画素回路の場合、例えば図5に示すようにトランジスタTa,Tb,Tc及び容量Csが形成されるとともに、3層に金属配線膜(第1金属配線膜MT1,第2金属配線膜MT2、第3金属配線膜MT3)が形成される。各層の間はコンタクトとして層間プラグCTが形成されて電気的に接続される。
そして最上層としてアノード電極41,EL薄膜42,カソード電極43が蒸着形成される。
図2の画素回路10の場合、駆動トランジスタT2のドレインが有機EL素子4のアノードに接続されるが、このためには例えば図5の例におけるトランジスタTcの部分において示すように、トランジスタのドレイン領域から層間プラグCTや金属配線膜MT1,MT2,MT3を介してアノード電極41に接続されることになる。
この図5は、あくまで模式的に層構造を示したものであるが、図2の画素回路10に対応したレイアウト例は図4のようになる。
図4においては実線で各素子の構造領域を示し、破線で第1金属配線膜MT1を、一点鎖線で第2金属配線膜MT2を、点線で第3金属配線膜MT3を示している。また層間プラグ(コンタクト)CTとしての上下層のコンタクト部分を「○」で示している。
図4においては実線で各素子の構造領域を示し、破線で第1金属配線膜MT1を、一点鎖線で第2金属配線膜MT2を、点線で第3金属配線膜MT3を示している。また層間プラグ(コンタクト)CTとしての上下層のコンタクト部分を「○」で示している。
まず実線で示すように、サンプリングトランジスタT1、駆動トランジスタT2、リセットトランジスタT3、容量Csが形成される。
また破線で示す第1金属配線膜MT1により、映像信号線SIGと必要な素子間配線が形成される。また一点鎖線で示す第2金属配線膜MT2により走査線WS、リセット制御線RSが形成される。点線で示す第3金属配線膜MT3によっては電源電圧Vccラインとリセット電位Vresラインが形成される。
また破線で示す第1金属配線膜MT1により、映像信号線SIGと必要な素子間配線が形成される。また一点鎖線で示す第2金属配線膜MT2により走査線WS、リセット制御線RSが形成される。点線で示す第3金属配線膜MT3によっては電源電圧Vccラインとリセット電位Vresラインが形成される。
第1金属配線膜MT1による映像信号線SIGはコンタクトCT12によりサンプリングトランジスタT1のドレイン領域(D)に接続される。
サンプリングトランジスタT1のゲート領域(G)はコンタクトCT11により、第2金属配線膜MT2の走査線WSに接続される。
サンプリングトランジスタT1のソース領域(S)は、コンタクトCT10により第1金属配線膜MT1の配線と接続され、コンタクトCT6により容量Csの一方の電極に接続される。
この容量Csの他方の電極は、コンタクトCT7,第1金属配線膜MT1、コンタクトCT3を介して駆動トランジスタT2のゲート領域(G)に接続される。
さらにこの容量Csの他方の電極と駆動トランジスタT2のゲート領域は、第1金属配線膜MT1、コンタクトCT5を介してリセットトランジスタT3のドレイン領域(D)に接続される。
リセットトランジスタT3のソース領域(S)はコンタクトCT9により第3金属配線膜MT3によるリセット電位Vresラインに接続される。
リセットトランジスタT3のゲート領域(G)はコンタクトCT8により第2金属配線膜MT2によるリセット制御線RSに接続される。
駆動トランジスタT2のドレイン領域(D)は、コンタクトCT4により、上部層のアノード電極41に接続されることになる。
駆動トランジスタT2のソース領域(S)は、コンタクトCT2、第1金属配線膜MT1、コンタクトCT1を介して第3金属配線膜MT3による電源電圧Vccラインに接続される。
例えばこのようなレイアウトで図2の画素回路10を形成できる。
サンプリングトランジスタT1のゲート領域(G)はコンタクトCT11により、第2金属配線膜MT2の走査線WSに接続される。
サンプリングトランジスタT1のソース領域(S)は、コンタクトCT10により第1金属配線膜MT1の配線と接続され、コンタクトCT6により容量Csの一方の電極に接続される。
この容量Csの他方の電極は、コンタクトCT7,第1金属配線膜MT1、コンタクトCT3を介して駆動トランジスタT2のゲート領域(G)に接続される。
さらにこの容量Csの他方の電極と駆動トランジスタT2のゲート領域は、第1金属配線膜MT1、コンタクトCT5を介してリセットトランジスタT3のドレイン領域(D)に接続される。
リセットトランジスタT3のソース領域(S)はコンタクトCT9により第3金属配線膜MT3によるリセット電位Vresラインに接続される。
リセットトランジスタT3のゲート領域(G)はコンタクトCT8により第2金属配線膜MT2によるリセット制御線RSに接続される。
駆動トランジスタT2のドレイン領域(D)は、コンタクトCT4により、上部層のアノード電極41に接続されることになる。
駆動トランジスタT2のソース領域(S)は、コンタクトCT2、第1金属配線膜MT1、コンタクトCT1を介して第3金属配線膜MT3による電源電圧Vccラインに接続される。
例えばこのようなレイアウトで図2の画素回路10を形成できる。
1 画素アレイ、2 映像信号線駆動回路、3 走査線駆動回路、4 有機EL素子、10 画素回路、10R R画素回路、10B B画素回路、10G G画素回路、Cs 容量、T1 サンプリングトランジスタ、T2 駆動トランジスタ、T3 リセットトランジスタ、SIG 映像信号線、WS 走査線、RS リセット制御線
Claims (6)
- 信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、
上記各画素回路は、有機エレクトロルミネッセンス素子が、MOSプロセスで形成された第1,第2,第3のトランジスタと容量とを有する回路によって発光駆動される構成とされ、
上記第1のトランジスタのゲートに上記走査線が接続され、
上記第1のトランジスタのソース/ドレインの一方に上記信号線が、他方に上記容量の一端が接続され、
上記第2のトランジスタのゲートに上記容量の他端が接続され、
上記第2のトランジスタのソース/ドレインの一方に駆動電源が、他方に有機エレクトロルミネッセンス素子のアノードが接続され、
上記第3のトランジスタのゲートにリセット制御線が接続され、
上記第3のトランジスタのソース/ドレインの一方に上記第1のトランジスタのゲートが、他方にリセット電源が接続されていることを特徴とする表示装置。 - 上記第2のトランジスタのゲート電位は、そのゲート容量と上記容量との容量カップリングにより決まる構成であることを特徴とする請求項1に記載の表示装置。
- 上記第2のトランジスタは、飽和領域で動作するように設定されていることを特徴とする請求項1に記載の表示装置。
- 上記リセット電源は、上記第2のトランジスタがカットオフする電位に設定されていることを特徴とする請求項1に記載の表示装置。
- 上記走査線からの走査パルスにより、上記第1のトランジスタが導通される期間における前半に、上記信号線による電位を最高電位とすると共に、上記リセット制御線からのリセットパルスにより上記第3のトランジスタを導通させることで、上記容量の一端を上記最高電位に、上記容量の他端を上記リセット電位に設定し、
上記第1のトランジスタが導通される期間における後半に、上記信号線から信号電位を与えることを特徴とする請求項1に記載の表示装置。 - 信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、上記各画素回路は、有機エレクトロルミネッセンス素子が、MOSプロセスで形成された第1,第2,第3のトランジスタと容量とを有する回路によって発光駆動される構成とされ、
上記第1のトランジスタのゲートに上記走査線が接続され、
上記第1のトランジスタのソース/ドレインの一方に上記信号線が、他方に上記容量の一端が接続され、
上記第2のトランジスタのゲートに上記容量の他端が接続され、
上記第2のトランジスタのソース/ドレインの一方に駆動電源が、他方に有機エレクトロルミネッセンス素子のアノードが接続され、
上記第3のトランジスタのゲートにリセット制御線が接続され、
上記第3のトランジスタのソース/ドレインの一方に上記第1のトランジスタのゲートが、他方にリセット電源が接続されていることを表示装置の画素駆動方法として、
上記走査線からの走査パルスにより、上記第1のトランジスタが導通される期間における前半に、上記信号線による電位を最高電位とすると共に、上記リセット制御線からのリセットパルスにより上記第3のトランジスタを導通させることで、上記容量の一端を上記最高電位に、上記容量の他端を上記リセット電位に設定する第1のステップと、
上記第1のトランジスタが導通される期間における後半に、上記信号線から信号電位を与え、上記信号電位に対して、上記容量と上記第2のトランジスタのゲート容量との容量カップリングで決まるゲート電圧に応じて上記第2のトランジスタが動作し、上記有機エレクトロルミネッセンス素子への電流印加による発光が開始される第2のステップと、
を実行することを特徴とする画素駆動方法。
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