JP4934964B2 - 表示装置、画素駆動方法 - Google Patents

Description

本発明は、信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、特に発光素子として有機エレクトロルミネッセンス素子（有機ＥＬ素子）を用いた表示装置に関する。また、その表示装置の画素駆動方法に関する。

国際公開０１／５４１０７号 特開２００４−２４６３２０

近年、フラットパネルディスプレイ（ＦＰＤ）として有機ＥＬ表示装置に関心が高まっている。現在、ＦＰＤでは液晶表示装置（ＬＣＤ）が主流を占めているが、液晶表示装置は自発光デバイスではないので、バックライトや偏光板などの他部材を必要とする。このため、表示装置の厚みが増したり、輝度が不足するなどの事情が避けられない。
これに対して有機ＥＬ表示装置は自発光デバイスであり、バックライトなど他部材が原理的に不要で、薄型化や高輝度の実現性などの点でＬＣＤと比較して有利である。特に、各画素にスイッチング素子を形成したアクティブマトリクス型有機ＥＬ表示装置では、各画素にホールド点灯させることで消費電流を低く抑えることができ、大画面化および高精細化が比較的容易に行えることから、各社で開発が進められており、次世代ＦＰＤの主流になると期待されている。

また、近年ではデジタルスチルカメラ、デジタルカムコーダーなどに代表される個人用撮影機器が発達しており、それらのファインダー表示素子として、結晶珪素基板上に画素回路および駆動回路が形成されたLiquid Crystal on Silicon所謂ＬＣＯＳあるいは高温または低温多結晶シリコンＬＣＤが用いられている。
ＬＣＤを用いたファインダー素子では、透過型ではバックライトが、反射型ではフロントライトが必要であり、必然的にモジュール厚が増してしまい、機器の薄型化に不利となる。また、個人用撮影機器の小型化とともにファインダー自体も小型され、それに伴い画素自体も縮小される傾向にあり、透過型ＬＣＤでは開口部が十分にとれず、性能限界に近づきつつある。反射型ではＬＣＯＳが主流になりつつあるが、やはり照明系は必要であり、機器の薄型化に寄与しない。
一方、有機ＥＬをビューファインダー表示素子として用いた場合には、自発光であるのでＬＣＤのような照明系を必要せず、機器の薄型化に寄与できる。また、有機ＥＬの素子構造として上面発光の素子を用いることで、開口率も性能上十分な値を確保できる。

また、近年ではビューファインダーも高精細化の道をたどりつつあり、ＱＶＧＡ（Quarter Video Graphics Array：３２０×２４０画素）からＶＧＡ（Video Graphics Array：６４０×４８０画素）、さらにはＳＶＧＡ（Super Video Graphics Array：８００×６００画素）やＸＧＡ（Extended Graphics Array：１０２４×７６８画素）の要求が機器メーカーから出ている。
これらの高精細化の要求に対応するには、ＬＣＯＳのようにＭＯＳプロセスを用いるのは当然のこととして、さらに画素駆動回路の素子数を減少させる必要がある。

一般的に有機ＥＬを駆動する画素回路では、トランジスタの閾値変動やトランスコンダクタンス変動を補償する機構が必要で、様々な技術が提案されている。しかし、これらの回路の大部分は、トランジスタ数が５個程度と多い。また、ＭＯＳプロセスによりトランジスタを形成した場合には、ＭＯＳトランジスタの移動度が約３００〜６００ｃｍ²／Ｖ・ｓと大きく、高精細な微小画素を駆動する場合には、電流供給能力が大きすぎる。
ＭＯＳプロセスによくフィットし、且つ素子数が少ない回路としては、上記特許文献１に記載された回路が知られている。この画素回路は２個のトランジスタと１個の容量で形成されている。

以下、この従来の画素回路について図面を用いて説明する。図１３は従来の画素回路を示し、また図１４は図１３の回路の動作タイミングを示している。
回路構成としては、トランジスタは全てＰ型で構成されており、サンプリングトランジスタＴ１１のゲートに映像信号の取り込み制御を行う走査線ＷＳが接続され、ソースには映像信号線ＳＩＧが、ドレインには容量Ｃｓの一端と駆動トランジスタＴ１２のゲートが接続される。
駆動トランジスタＴ１２のソースには電源Ｖｃｃが与えられ、ドレインには有機ＥＬ素子４のアノード電極が接続される。有機ＥＬ素子４のカソードはカソード電源Ｖｋのラインに接続される。
容量Ｃｓの他端には、電圧Ｖｃｓの供給ラインＬＶｃｓが接続される。

この画素回路の動作は、図１４の時点ｔｍ１で、走査線ＷＳの走査パルスを低電位にすることでサンプリングトランジスタＴ１をオンにする。これにより、容量Ｃｓの一端であるノードＮＡの電位を映像信号電位に設定する。即ち映像信号線ＳＩＧによって与えられる信号電圧Ｖｓを容量Ｃｓに書き込む。
このとき、容量Ｃｓに電圧Ｖｃｓを供給するラインＬＶｓｃは、ある基準電位Ｖｒｅｆに固定される（Ｖｃｓ＝Ｖｒｅｆ）。

時点ｔｍ２で走査線ＷＳの走査パルスが高電位とされ、サンプリングトランジスタＴ１がカットオフされる。この時点ｔｍ２で、ラインＬＶｃｓから容量Ｃｓに与えられる電圧Ｖｃｓは、基準電位Ｖｒｅｆから最高電位Ｖｒまで時間的に増加するランプ信号とされる。このランプ信号の周期は１フレームより十分短く、通常１水平期間に設定される。
このとき、容量Ｃｓの容量カップリングにより、ランプ信号による電圧Ｖｃｓの増加に伴ってノードＮＡの電位、即ち駆動トランジスタＴ１２のゲート電圧は、信号電圧ＶｓからＶｓ＋Ｖｒまで増加することになる。この電圧増加期間中において、ある時点でノードＮＡの電位が駆動トランジスタＴ１２のカットオフ電圧（閾値電圧Ｖｔｈ）に到達する。すると、駆動トランジスタＴ１２は遮断され、有機ＥＬ４への電流Ｉｅｌの供給は停止される。
その時点まで、つまり駆動トランジスタＴ１２が導通されている間は、駆動トランジスタＴ１２を介して有機ＥＬ素子４に電流Ｉｅｌが供給されるため、有機ＥＬ素子４は発光している。
時点ｔｍ２〜ｔｍ３にこのような動作が行われるが、時点ｔｍ３〜ｔｍ４、時点ｔｍ４〜ｔｍ５も同様の動作が行われる。即ち例えば１フレーム内の１水平期間（ｔｍ１〜ｔｍ２）において映像信号電位Ｖｓの書込が行われた後は、そのフレーム内の後続する各水平期間でランプ信号によって時点ｔｍ２〜ｔｍ３と同様の動作が行われることになる。
なお、駆動トランジスタＴ１２は線形領域で動作しておりスイッチング素子として用いられているため、駆動トランジスタＴ１２がオンしている期間は、電源Ｖｃｃと有機ＥＬ素子４のアノードが直結されており、いわゆる定電圧駆動となっている。

ここで、駆動トランジスタＴ１２がオンしている時間Ｔｏｎは、ランプ信号波形が直線的に増加するとして、以下の式で表現される。
Ｔｏｎ＝（Ｖｔｈ／Ｖｒ）・Ｔｈ＋（Ｖｃｃ−Ｖｓ）／Ｖｒ・Ｔｈ ・・・（式１）
但しＶｔｈは駆動トランジスタＴ１２の閾値電圧、Ｖｒは電圧Ｖｃｓ振幅、Ｖｃｃは電源電圧、Ｖｓは映像信号電位、Ｔｈは一水平期間の周期を表す。
駆動トランジスタＴ１２がオンしている時間Ｔｏｎは、有機ＥＬ素子４が発光する期間であり、つまり有機ＥＬ素子４は、例えば１水平期間（１Ｈ）内において、ノードＮＡに与えられる映像信号電圧Ｖｓに応じた時間だけ発光することになる。このように有機ＥＬ素子４が映像信号電圧Ｖｓに応じた時間だけ発光することで階調制御される。

ところで一般にトランジスタの閾値電圧Ｖｔｈは経時変動する。
ここで、閾値電圧Ｖｔｈが±ΔＶｔｈだけ変動すると、
Ｔｏｎ＝（（Ｖｔｈ±ΔＶｔｈ）／Ｖｒ）・Ｔｈ＋（Ｖｃｃ−Ｖｓ）／Ｖｒ・Ｔｈ
・・・（式２）
となり、駆動トランジスタＴ１２のオン時間Ｔｏｎが変動してしまう。
ところが、ＭＯＳトランジスタの閾値電圧変動ΔＶｔｈは±１０ｍＶ程度であることから、ランプ信号振幅Ｖｒを十分大きく、例えば１Ｖ程度にすることで、閾値電圧変動ΔＶｔｈを、その１％程度に抑え込むことが可能であり、実用上問題無い。つまりオン時間Ｔｏｎが閾値電圧変動ΔＶｔｈによって大きく影響うけるものとはならない。
また、オン時間Ｔｏｎにより階調制御しているので、ランプ信号振幅Ｖｒを大きく設定すれば、各画素での駆動トランジスタＴ１２の特性バラツキ起因による階調ズレや面内ザラツキを抑制できる。さらに、ランプ信号の周期が一水平周期と高速であるので、フリッカも無い。

しかしながら、図１３のような従来回路では、発光時には有機ＥＬ素子４に定電圧が印加される。
一般に有機ＥＬ素子を駆動する際、定電流駆動のほうが定電圧駆動に比較して、有機ＥＬ寿命が長い。これを図１５を用いて説明する。
図１５（ａ）は有機ＥＬの電流−電圧特性（Ｉ−Ｖ曲線）を示し、図１５（ｂ）は電流−輝度特性（Ｉ−Ｌ曲線）を示している。
まず図１５（ａ）のＩ−Ｖ曲線であるが、初期の特性は実線のようになるが、経時劣化により破線のようになる。すると、初期には、電圧Ｖｏで電流Ｉｏであったものが、経時劣化でΔＩだけ電流が低下する。すなわち、ある定電圧Ｖｏで駆動した場合には、ΔＩだけ電流が劣化する。
次に図１５（ｂ）のＩ−Ｌ曲線を見ると、初期の特性は実線のようになるが、経時劣化により破線のようになる。すると、定電流駆動している場合には、初期の＜Ａ＞点から＜Ｂ＞点までの経時劣化で収まるが、定電圧駆動の場合には図１５（ａ）に見られたようにΔＩだけ電流が劣化するので、Ｉ−Ｌ劣化は＜Ｃ＞点まで進み、劣化度合いが大きい。
このことから、有機ＥＬ表示装置の長寿命化のためには定電流駆動が望ましいものとなるが、図１３で示した従来回路では定電流駆動は不可能である。

また図１３で示した回路以外で、ランプ信号を用いてトランジスタ特性バラツキの影響を緩和する画素回路が上記特許文献２に記載されているが、その画素回路は低温多結晶シリコンの特性を基にしているため、基本回路の素子数が７トランジスタ＋１容量と多く、高精細な画素には不向きである。

これらのことから、少ない素子数で定電流駆動を実現し、またトランジスタの特性ばらつきを緩和することで、長寿命、高精細かつ高画質である有機ＥＬ表示装置の画素駆動回路が求められている。

さらには、図１３で示した画素回路では、図１４の時点ｔｍ１〜ｔｍ２の映像信号取り込み時には、階調には殆ど依存せずに有機ＥＬ素子４に電源電圧Ｖｃｃが印加されることになり、有機ＥＬ素子４に電流Ｉｐが流れる。つまり時点ｔｍ１〜ｔｍ２の映像信号取り込み時に有機ＥＬ素子４は偽発光状態となってしまう。
この場合の１フレームでの平均電流Ｉａｖｅは、
Ｉａｖｅ＝｛Ｉｐ＋（Ｔｏｎ／Ｔｈ）・（Ｎｖ−１）・Ｉｐ｝／Ｎｖ ・・・（式３）
となる。但しＩｐはピーク電流、Ｔｏｎは１水平期間内でのＯＮ時間、Ｔｈは１水平周期、Ｎｖは垂直ライン数である。
ここで、黒表示の場合には、Ｔｏｎ＝０であるのでＩａｖｅ＝Ｉｐ／Ｎｖであり、黒が浮いてしまう。白表示の場合には、Ｔｏｎ＝Ｔｈであるので、Ｉａｖｅ＝Ｉｐとなる。よって、コントラスト比はＮｖとなり、垂直ライン数で規定されてしまい、原理的にＮｖ以上のコントラストを実現することはできないものとなる。
このことから、コントラスト比が高く鮮明な画像を表示可能で、かつ長寿命、高精細である有機ＥＬ表示装置の画素駆動回路の実現も求められている。

本発明は上記のような問題点を鑑みなされたもので、第１に、少ない素子数で定電流駆動を実現し、またトランジスタ特性ばらつきを緩和することで、長寿命、高精細かつ高画質である有機ＥＬ表示装置の画素駆動回路を提供することを目的とする。さらに第２に、コントラスト比が高く鮮明な画像を表示可能とすることを目的とする。

本発明の表示装置は、信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、各画素回路は、有機エレクトロルミネッセンス薄膜が、ＭＯＳプロセスにより結晶珪素で形成された第１，第２，第３のトランジスタ及び容量により発光駆動される構成とされる。各画素回路において、上記第１のトランジスタのゲートには上記走査線が、ソース／ドレインの一方には上記信号線が、他方には上記容量の一端と上記第３のトランジスタのゲートとが接続される。また上記容量の他端には時間的に増減するランプ信号が印加される。上記第２のトランジスタのゲートはバイアス電源に接続され、ソース／ドレインの一方は正電源に、他方は上記第３のトランジスタに接続される。そして上記第１のトランジスタは、上記走査線から供給される走査パルスに応じて導通され、導通時に、上記信号線からの信号値が上記容量に書き込まれ、また上記第２のトランジスタが定電流源として動作するように上記バイアス電源が設定され、上記第３のトランジスタの非導通期間に、上記第２のトランジスタによる定電流が上記有機エレクトロルミネッセンス薄膜に流れて発光が行われるように構成されている。
また、上記第３のトランジスタのソース／ドレインの一方が固定電位に接続され、他方が、上記第２のトランジスタと上記有機エレクトロルミネッセンス薄膜のアノード電極に接続されており、上記第３のトランジスタの非導通期間に、上記第２のトランジスタによる定電流が上記有機エレクトロルミネッセンス薄膜に流れて発光が行われる。
また上記第３のトランジスタは、上記容量に書き込まれた信号値と、上記ランプ信号とによるゲート電圧によりスイッチングされる。
また上記画素回路として、Ｒ画素回路、Ｇ画素回路、Ｂ画素回路の組が１単位としてマトリクス状に配列され、上記バイアス電源によるバイアス電圧としては、Ｒ画素回路に対するＲ画素用バイアス電圧、Ｇ画素回路に対するＧ画素用バイアス電圧、Ｂ画素回路に対するＢ画素用バイアス電圧が、それぞれ設定される。
また上記ランプ信号は、上記第１のトランジスタが非導通の期間に、１フレーム周期より十分短い周期で増減を繰り返す信号として、上記容量の他端に印加されるとともに、上記第１のトランジスタが導通されている期間は、上記容量の他端には所定の基準電圧が印加される。
また上記所定の基準電圧とは、上記第３のトランジスタの閾値電圧を越える所定の基準電圧であるものとする。

本発明の画素駆動方法は、信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置され、各画素回路は、有機エレクトロルミネッセンス薄膜が、結晶珪素基板上にＭＯＳプロセスにより形成された第１，第２，第３のトランジスタ及び容量により発光駆動される構成とされ、上記第１のトランジスタのゲートに上記走査線が接続され、上記第１のトランジスタのソース／ドレインの一方に上記信号線が、他方に上記容量の一端と上記第３のトランジスタのゲートとが接続され、上記容量の他端には時間的に増減するランプ信号が印加され、上記第２のトランジスタのゲートはバイアス電源に接続され、上記第２のトランジスタのソース／ドレインの一方は正電源に、他方は上記第３のトランジスタに接続されている表示装置の画素駆動方法である。そして上記第２のトランジスタが定電流源として動作するように上記バイアス電源を設定するとともに、上記走査線から供給される走査パルスにより上記第１のトランジスタを導通させて上記信号線からの信号値を上記容量に書き込み、上記容量に書き込まれた信号値と、上記ランプ信号とによるゲート電圧により上記第３のトランジスタをスイッチングさせ、上記第３のトランジスタの非導通期間に、上記第２のトランジスタによる定電流が上記有機エレクトロルミネッセンス薄膜に流れて発光が行われるようにする。

このような本発明では、ＭＯＳプロセスを用いて形成される画素回路において、第２のトランジスタを定電流源とし、第３のトランジスタと直列または並列に接続された有機ＥＬ薄膜に対して、第３のトランジスタの導通期間または非導通期間に、定電流を印加して有機ＥＬ薄膜を発光させるものである。
第３のトランジスタが、上記容量に書き込まれた信号値と、上記ランプ信号とによるゲート電圧によりスイッチングされることで、信号値に応じた期間、有機ＥＬ薄膜が発光される。つまり映像信号値に応じて階調制御が行われて表示動作が行われる。

本発明によれば、有機ＥＬ表示装置として、そのＭＯＳプロセスで形成された画素回路において、直流バイアスで制御される定電流源トランジスタ（第２のトランジスタ）で生成される電流を信号値（アナログ映像信号電位）と時間的に増減するランプ信号を用いて、駆動トランジスタ（第３のトランジスタ）を制御することでトランジスタ特性バラツキの影響を受けづらい定電流パルス幅変調を行う。このようにして定電流駆動での有機ＥＬ薄膜の発光動作を行うことで、少素子の画素回路構成において長寿命化が実現でき、またトランジスタ特性バラツキの影響を受けにくいことや、少素子の画素回路構成により、高精細かつ高画質化に有利なものとなる。

また上記バイアス電圧としては、Ｒ画素回路に対するＲ画素用バイアス電圧、Ｇ画素回路に対するＧ画素用バイアス電圧、Ｂ画素回路に対するＢ画素用バイアス電圧が、それぞれ個別に設定されることで、Ｒ、Ｇ、Ｂの各色の発光効率や色の見え方に応じた適切な電流量を各有機ＥＬ薄膜に印加でき、高画質化を実現できると共に、バイアス設定によってホワイトバランス調整が可能となる。

また第１のトランジスタが導通されている期間（つまり信号値の容量への書込期間）は、上記容量の他端には所定の基準電圧が印加されるが、この所定の基準電圧を、上記第３のトランジスタの閾値電圧を越える電圧とすることで、第１のトランジスタを確実に非導通状態（有機ＥＬ薄膜と直列の場合）、或いは導通状態（有機ＥＬ薄膜と並列の場合）とすることができ、有機ＥＬ薄膜の偽発光を防止できる。これにより高コントラストの有機ＥＬ表示装置を実現できる。

以下、本発明の実施の形態として、表示装置全体構成を説明した後、第１〜第４の実施の形態として画素回路構成や動作を説明する。

［表示装置構成］

図１に実施の形態の表示装置の構成を示す。本例の表示装置では、画素アレイ１としてカラー画素ユニットＧＳがｍ行×ｎ列のマトリクス状に配列されている。
１つのカラー画素ユニットは、Ｒ（赤）画素回路１０Ｒ、Ｂ（青）画素回路１０Ｂ、Ｇ（緑）画素回路１０Ｇから構成される。そしてこのようなカラー画素ユニットＧＳ１１〜ＧＳｎｍがマトリクス状に配列される。図では画素アレイ１における４隅のカラー画素ユニットＧＳ１１、ＧＳ１ｎ、ＧＳｍ１、ＧＳｎｍのみを示し、他は省略している。

このような画素アレイ１に対して、映像信号線駆動回路２，走査線駆動回路３が設けられる。
映像信号線駆動回路２には、水平クロックＨＣＫ、水平スタート信号ＨＳＴ、及び映像信号（Ｖｉｄｅｏ）が入力される。映像信号線駆動回路２はこれらの信号に基づいて、画素アレイ１の各列に対して配設された映像信号線ＳＩＧに対して、各水平期間毎に映像信号を与える。
映像信号線ＳＩＧとしては、列方向に並ぶＲ画素回路１０Ｒに対する映像信号線ＳＩＧ−Ｒ、列方向に並ぶＢ画素回路１０Ｂに対する映像信号線ＳＩＧ−Ｂ、列方向に並ぶＧ画素回路１０Ｇに対する映像信号線ＳＩＧ−Ｇが設けられる。カラー画素ユニットＧＳはｎ列であるため、画素アレイ１に対して、映像信号線ＳＩＧ−Ｒ（１）〜ＳＩＧ−Ｒ（ｎ）、ＳＩＧ−Ｂ（１）〜ＳＩＧ−Ｂ（ｎ）、ＳＩＧ−Ｇ（１）〜ＳＩＧ−Ｇ（ｎ）が設けられることになり、映像信号線駆動回路２は、これらの映像信号線ＳＩＧに対してそれぞれ１水平期間毎に、列方向の各画素に応じたＲ映像信号、Ｂ映像信号、Ｇ映像信号を印加する。

走査線駆動回路３には、垂直走査クロックＶＣＫ、垂直スタート信号ＶＳＴ、ランプ信号、及び基準電圧Ｖｒｅｆが与えられる。ランプ信号は、例えば１水平期間の周期で電圧値が０から最大値に増加する鋸歯状波信号とされる。
走査線駆動回路３はこれらの信号に基づいて、画素アレイ１の各行に対して配設された走査線ＷＳに対して走査パルスを与え、また電圧印加線ＬＶｃｓを駆動する。
画素アレイ１はｍ行の画素が構成されることから、走査線ＷＳとしては走査線ＷＳ（１）〜ＷＳ（ｍ）が設けられ、また電圧印加線ＬＶｃｓ（１）〜ＬＶｃｓ（ｍ）が設けられる。走査線駆動回路３は、１フレーム期間内において、１水平期間毎に走査線ＷＳ（１）〜ＷＳ（ｍ）を順次選択する走査パルスを印加する。
各画素回路１０（１０Ｒ、１０Ｂ、１０Ｇ）には、それぞれ対応する行の走査線ＷＳからの走査パルスと、電圧印加線ＬＶｃｓからの電圧Ｖｃｓが与えられる。
走査線駆動回路３の構成については後に図５で説明する。

画素アレイ１の各画素回路１０（１０Ｒ、１０Ｂ、１０Ｇ）に対しては、電源電圧Ｖｃｃとカソード電圧Ｖｋが与えられる。
また、画素アレイ１のＲ画素回路１０Ｒに対してはバイアス電圧ＶｂＲが、画素回路１０Ｂに対してはバイアス電圧ＶｂＢが、画素回路１０Ｇに対してはバイアス電圧ＶｂＧが、それぞれ与えられる。

［第１の実施の形態］

以下、上記図１の表示装置構成における画素回路１０（１０Ｒ、１０Ｂ、１０Ｇ）の実施の形態として、第１〜第４の実施の形態を説明していく。
図２は第１の実施の形態としての画素回路１０を示している。
この画素回路１０は有機ＥＬ素子４を駆動する回路が３つのＰ型トランジスタＴ１，Ｔ２，Ｔ３と１つの容量Ｃｓで形成されている。
第１のトランジスタＴ１（以下、サンプリングトランジスタＴ１）は、そのゲートが映像信号取り込み制御のための走査線ＷＳに接続される。またドレインには映像信号線ＳＩＧが接続され、ソースには容量Ｃｓの一端と第３のトランジスタＴ３（以下、駆動トランジスタＴ３）のゲートが接続される。この駆動トランジスタＴ３のゲートノードをノードＮＡとして示している。
容量Ｃｓの他端には、電圧印加線ＬＶｃｓが接続され、上記の走査線駆動回路３により電圧Ｖｃｓが印加される。

第２のトランジスタＴ２（以下、電流源トランジスタＴ２）のソースには電源Ｖｃｃのラインが接続され、またゲートには電流調整用バイアス電源Ｖｂのラインが接続される。ドレインは駆動トランジスタＴ３のソースと接続される。
駆動トランジスタＴ３のドレインには有機ＥＬ４のアノードが接続され、有機ＥＬ４のカソードはカソード電源Ｖｋのラインに接続される。
電流源トランジスタＴ２は、飽和領域で動作するように設定されており定電流Ｉｏを流す。バイアス電位Ｖｂは電流Ｉｏが、駆動する有機ＥＬ素子４で必要とされる電流値となるように設定される。例えば、輝度２００ｎｉｔを得るのに５ｎＡ必要なら、Ｉｏ＝５ｎＡと設定する。
駆動トランジスタＴ３がオンとされる期間、定電流Ｉｏが、有機ＥＬ素子４に電流Ｉｅｌとして流れ、有機ＥＬ素子４が発光することになる。

図３に、図２の画素回路１０の動作原理を示す。
まず時点ｔｍ１において、走査線ＷＳの走査パルスを低電位にすることで、サンプリングトランジスタＴ１をオン状態にする。すると映像信号線ＳＩＧより映像信号が容量Ｃｓに充電されて、ノードＮＡの電位は映像信号電位Ｖｓとなる。なお、このサンプリングトランジスタＴ１がオン状態の間は、電圧印加線ＬＶｃｓの電圧Ｖｃｓは基準電位Ｖｒｅｆに固定される。基準電圧Ｖｒｅｆは通常グランドレベルに設定される。
即ち走査線ＷＳの走査パルスが低電位とされている時点ｔｍ１〜ｔｍ２は、映像信号の書込期間であり、基準電圧Ｖｒｅｆがグランドレベルであることで、ノードＮＡの電位を映像信号電位Ｖｓとする期間である。

時点ｔｍ２で走査線ＷＳが高電位になることでサンプリングトランジスタＴ１がオフとされる。同時に時点ｔｍ２から電圧印加線ＬＶｃｓの電圧Ｖｃｓは、電圧値を基準電圧ＶｒｅｆからＶｒまで時間的に増加させるランプ信号電圧とする。このランプ信号の周期は、１フレーム期間より十分短く設定する。例えば、１水平周期（１Ｈ）が適当である。
電圧Ｖｃｓの増加に伴い、ノードＮＡの電位は容量Ｃｓの電荷保持により、信号電位ＶｓからＶｓ＋Ｖｒまで上昇する。この間において、ノードＮＡの電位が駆動トランジスタＴ３の閾値電圧Ｖｔｈに到達すると、駆動トランジスタＴ３が遮断され、有機ＥＬ素子４への電流供給は停止される。その時点まで、つまり駆動トランジスタＴ３がオンとされている間は、電流源トランジスタＴ２とバイアス電位Ｖｂにより決定される一定電流Ｉｏが有機ＥＬ素子４に流れることになる。
時点ｔｍ２〜ｔｍ３にこのような動作が行われるが、時点ｔｍ３〜ｔｍ４、時点ｔｍ４〜ｔｍ５も同様の動作が行われる。即ち例えば１フレーム内の１水平期間（ｔｍ１〜ｔｍ２）において映像信号電位Ｖｓの書込が行われた後は、１フレーム期間内で後続する各水平期間に、ランプ信号による電圧Ｖｃｓの時間的増加に応じて時点ｔｍ２〜ｔｍ３と同様の動作が行われることになる。

ここで、駆動トランジスタＴ３がオンになっている時間Ｔｏｎは、上述した式１のとおり、Ｔｏｎ＝（Ｖｔｈ／Ｖｒ）・Ｔｈ＋（Ｖｃｃ−Ｖｓ）／Ｖｒ・Ｔｈで表現され、電圧Ｖｒ、即ちランプ信号振幅が十分大きければ、駆動トランジスタＴ３の閾値電圧Ｖｔｈの変動には、ほとんど左右されない。
つまり、ＭＯＳトランジスタの閾値電圧変動ΔＶｔｈは±１０ｍＶ程度であることから、ランプ信号振幅Ｖｒを十分大きく、例えば１Ｖ程度にすることで、閾値電圧変動ΔＶｔｈを、その１％程度に抑え込むことが可能であり、オン時間Ｔｏｎが閾値電圧変動ΔＶｔｈによって大きく影響うけるものとはならない。
結局、人間が視認する明るさＹは、
Ｙ＝Ｉｏ・Ｔｏｎ
となり、階調はＴｏｎで制御される。
そしてこのようにオン時間Ｔｏｎで階調制御しているので、ランプ信号振幅Ｖｒを大きく設定すれば、各画素での駆動トランジスタＴ３の特性バラツキ起因による階調ズレや面内ザラツキを抑制できる。さらに、ランプ信号の周期が一水平周期と高速であるので、フリッカも無い。

そしてこの画素回路１０の場合、有機ＥＬ素子４は発光期間中、定電流Ｉｏにより駆動されるので、劣化は定電圧駆動する場合に比べて小さいものとできる。つまり先に述べた図１５に沿っていえば、初期に図１５（ｂ）の＜Ａ＞点の輝度が得られていたときに、経時劣化によっては輝度は＜Ｂ＞点までしか下がらず、＜Ｃ＞点まで劣化してしまう従来の画素回路に比べて劣化の度合いが小さい。これによって長寿命化が実現される。

図４は、図１の表示装置構成において、画素回路１０の１フレームでの動作を模式的に表している。
各行の走査線ＷＳ（１）、ＷＳ（２）・・・ＷＳ（ｘ）・・・は、それぞれ順次選択されるように走査線駆動回路３からの走査パルスが与えられる。これによって各行の画素回路１０は、その走査パルスのローレベル期間を、上記図３の時点ｔｍ１〜ｔｍ２として上述の動作を行い、駆動トランジスタＴ３のスイッチングに応じた期間、つまり映像信号線ＳＩＧから与えられた映像信号電位Ｖｓに応じた期間、有機ＥＬ素子４に電流Ｉｅｌを流して発光駆動する。図４に示すように、各行の画素回路１０では、フレーム毎に書き込まれる映像信号に応じて、有機ＥＬ素子４への電流Ｉｅｌ（１）、Ｉｅｌ（２）・・・Ｉｅｌ（ｘ）・・・として定電流Ｉｏの通電時間が変化している。

ここで、図５により走査線駆動回路３の構成例を示しておく。
走査線駆動回路３は、画素アレイ１の各行に対応してレジスタ２１（１）〜２１（ｍ）によるｍ段のシフトレジスタが形成される。レジスタ２１（１）には垂直スタートパルスＶＳＴが入力されるとともに、各レジスタ２１（１）〜２１（ｍ）は、水平期間周期の垂直走査クロックＶＣＫに従って、垂直スタートパルスＶＳＴを出力すると共に後段のレジスタに送る。
各レジスタ２１（１）〜２１（ｍ）に対しては、レベルシフト回路２２，バッファアンプ２３，スイッチ２４，２６、インバータ２５が設けられている（図ではレジスタ２１（１）についてのみ示している）。
レジスタ２１（１）から出力されたパルスはレベルシフト回路２２でレベルシフトされ、例えば低電位０Ｖ、高電位６Ｖの走査パルスとされる。そしてバッファアンプ２３を介して走査線ＷＳ（１）に出力される。
続く各レジスタ２１（２）〜２１（ｍ）に対しても、同様の回路で走査線ＷＳ（２）〜ＷＳ（ｍ）に走査パルスが出力されることで、上記図４のように、各行が順次選択された走査パルスが画素アレイ１に与えられる。
また、端子２７には上述したように振幅Ｖｒで、１水平期間を１周期としたランプ信号が入力されている。さらに端子２８には、例えばグランド電位（０Ｖ）としての基準電圧Ｖｒｅｆが与えられている。
スイッチ２４はレベルシフト回路２２からの走査パルスが制御パルスとして与えられてオン／オフされる。またスイッチ２６は、インバータ２５による走査パルスの反転信号が制御パルスとして与えられてオン／オフされる。ここでスイッチ２４，２６は、それぞれ制御パルスが高電位のときにオンとされる。
従って、走査線ＷＳの走査パルスが低電位の期間は、電圧印加線ＬＶｃｓに基準電圧Ｖｒｅｆが与えられ、走査線ＷＳの走査パルスが低電位の期間は、電圧印加線ＬＶｃｓにランプ信号が与えられることになり、画素回路１０の容量Ｃｓの他端に与えられる電圧Ｖｃｓは、図３に示したようになる。

ところで、図２では１つの画素回路１０のみについて示したが、図１で述べたように１つのカラー画素ユニットＧＳは、Ｒ画素回路１０Ｒ、Ｂ画素回路１０Ｂ、Ｇ画素回路１０Ｇから成る。この１つのカラー画素ユニットＧＳとして見た場合の回路構成を図６に示す。
Ｒ画素回路１０Ｒ、Ｂ画素回路１０Ｂ、Ｇ画素回路１０Ｇは、それぞれが図２で説明した構成となり、図３の動作を行う。これによってＲ画素回路１０Ｒでは、映像信号線ＳＩＧ−Ｒに与えられたＲ映像信号電位に応じた期間、有機ＥＬ素子４Ｒが発光駆動され、同様に、Ｂ画素回路１０Ｂ、Ｇ画素回路１０Ｇは、それぞれ映像信号線ＳＩＧ−Ｂ、ＳＩＧ−Ｇに与えられたＢ映像信号電位、Ｇ映像信号電位に応じた期間、有機ＥＬ素子４Ｂ、４Ｒが発光駆動される。

ここで、各画素回路１０Ｒ、１０Ｂ、１０Ｇは、それぞれ有機ＥＬ素子４Ｒ、４Ｂ、４Ｇに対して定電流駆動を行うわけであるが、バイアス電圧Ｖｂは、それぞれＲ、Ｂ、Ｇに対して個別に設定される。即ちＲ画素回路１０Ｒではバイアス電圧ＶｂＲが設定されて定電流ＩRの値が決められる。Ｂ画素回路１０Ｂではバイアス電圧ＶｂＢが設定されて定電流ＩBの値が決められる。Ｇ画素回路１０Ｇではバイアス電圧ＶｂＧが設定されて定電流ＩGの値が決められる。
このように色毎にバイアス電位を設定することで、カラー表示の際のホワイトバランス調整でピーク電流を設定できる。従って、ホワイトバランス調整でトランジスタサイズを調整することなく、外部からの調整を直流電位で設定できることになるため、映像信号のダイナミックレンジを色毎に設定する必要がなく、外部回路を簡略化できる。
また、チップ間トランジスタ特性バラツキによる補正も外部バイアス電源電位を変更することで容易に対応できる。
また発光効率や色の見え方は、Ｒ、Ｂ、Ｇ各色で異なるが、それに応じた調整もバイアス電圧ＶｂＲ、ＶｂＢ、ＶｂＧの設定で可能となる。さらには有機ＥＬ素子４としての薄膜の材料などによっても発光効率が変動するが、それに対する調整も可能である。
一例として、例えば電流ＩRは１．８ｎＡ、電流ＩBは３ｎＡ、電流ＩGは５ｎＡなどに調整することが考えられる。

図２の画素回路１０は、ＭＯＳプロセスにより形成される。この画素回路１０を実現するレイアウト図を図７に示し、また有機ＥＬ画素回路の断面構造例を図８に模式的に示す。
まず図８でＭＯＳプロセスで形成される画素回路１０の構造を述べる。既に公知であるように、ＭＯＳプロセスでは結晶珪素基板（シリコンウエハ）上に不純物添加、拡散を行い、ポリシリコン膜、酸化膜、層間絶縁膜等を成膜していくことでトランジスタを形成し、また素子間の配線のためのアルミまたは銅などによる金属配線膜を生成して所要の回路を構成する。
本例の有機ＥＬ画素回路の場合、図示するようにトランジスタＴ１，Ｔ２，Ｔ３及び容量Ｃｓが形成されるとともに、３層に金属配線膜（第１金属配線膜ＭＴ１，第２金属配線膜ＭＴ２、第３金属配線膜ＭＴ３）が形成される。各層の間はコンタクトとして層間プラグＣＴが形成されて電気的に接続される。
そして最上層としてアノード電極４１，ＥＬ薄膜４２，カソード電極４３が蒸着形成される。
図２の画素回路１０の場合、駆動トランジスタＴ３のドレインが有機ＥＬ素子４のアノードに接続されるが、このためには例えば図８のように、駆動トランジスタＴ３のドレイン領域が、層間プラグＣＴや金属配線膜ＭＴ１，ＭＴ２，ＭＴ３を介してアノード電極４１に接続されることになる。

この図８は、あくまで模式的に層構造を示したものであるが、図２の画素回路１０に対応したレイアウト例は図７のようになる。
図７（ａ）は第１金属配線膜ＭＴ１以下の層を、図７（ｂ）は第１金属配線膜ＭＴ１と第２金属配線膜ＭＴ２を、図７（ｃ）は第２金属配線膜ＭＴ２と第３金属配線膜ＭＴ３を、それぞれ示している。各図において、層間プラグ（コンタクト）ＣＴとしての上下層のコンタクト部分を「○」で示している。

図７（ａ）において、破線でソース領域、ドレイン領域、容量Ｃｓの一方の電極領域を、また一点鎖線でゲート領域及び容量Ｃｓの他方の電極領域を示しており、図示するようにサンプリングトランジスタＴ１、電流源トランジスタＴ２、駆動トランジスタＴ３、容量Ｃｓが形成される。
また実線で示す第１金属配線膜ＭＴ１により、映像信号線ＳＩＧと必要な素子間配線が形成される。
また図７（ｂ）では第１金属配線膜ＭＴ１を破線で、第２金属配線膜ＭＴ２を実線で示しているが、第２金属配線膜ＭＴ２により走査線ＷＳ、電圧印加線ＬＶｃｓが形成される。
さらに図７（ｃ）では第２金属配線膜ＭＴ２を破線で、第３金属配線膜ＭＴ３を実線で示しているが、第３金属配線膜ＭＴ３により電源電圧Ｖｃｃラインと、バイアス電圧Ｖｂラインが形成される。

まず図７（ａ）からわかるように、第１金属配線膜ＭＴ１による映像信号線ＳＩＧはコンタクトＣＴ１１によりサンプリングトランジスタＴ１のドレイン領域（破線部）に接続される。
サンプリングトランジスタＴ１のゲート領域（一点鎖線部）はコンタクトＣＴ１０により、図７（ｂ）の第２金属配線膜ＭＴ２の走査線ＷＳに接続される。
図７（ａ）のサンプリングトランジスタＴ１のソース領域（破線部）は、コンタクトＣＴ９により第１金属配線膜ＭＴ１の配線と接続され、コンタクトＣＴ４により、駆動トランジスタＴ３のゲート領域（一点鎖線部）に接続される。また、この第１金属配線膜ＭＴ１の配線に対してはコンタクトＣＴ７で、容量Ｃｓの一方の電極（破線部）が接続される。
容量Ｃｓの他方の電極（一点鎖線部）は、コンタクトＣＴ８により、図７（ｂ）の第２金属配線膜ＭＴ２による電圧印加線ＬＶｃｓに接続される。
図７（ａ）の駆動トランジスタＴ３のドレイン領域（破線部）は、コンタクトＣＴ５で第１金属配線膜ＭＴ１に接続され、さらにこのコンタクトＣＴ６で図７（ｂ）（ｃ）の第２金属配線膜ＭＴ２、第３金属配線膜ＭＴ３に接続される。そしてさらに第３金属配線膜ＭＴ３からコンタクトＣＴ６で上面の図示しないアノード電極４１に接続されることになる。
図７（ａ）の駆動トランジスタＴ３のソース領域と電流源トランジスタＴ２のドレイン領域は連続領域（破線部）とされる。電流源トランジスタＴ２のゲート領域（一点鎖線部）はコンタクトＣＴ３により、第１金属配線膜ＭＴ１、第２金属配線膜ＭＴ２を介して、図７（ｃ）の第３金属配線膜ＭＴ３によるバイアス電圧Ｖｂラインに接続される。
電流源トランジスタＴ２のソース領域（破線部）はコンタクトＣＴ２により第１金属配線膜ＭＴ１に接続され、この第１金属配線膜ＭＴ１からコンタクトＣＴ１により第２金属配線膜ＭＴ２を介して図７（ｃ）の第３金属配線膜ＭＴ３による電源電圧Ｖｃｃラインに接続される。

以上のようなレイアウトで画素回路１０が形成できるが、例えばこの画素回路１０の縦横サイズとしては、９．０μｍ×３．０μｍ程度とすることが可能である。

ここまで第１の実施の形態の画素回路１０について説明してきたが、このような画素回路１０を有する有機ＥＬ表示装置は、特にＭＯＳプロセスで形成された有機ＥＬ画素回路において、直流バイアスＶｂで制御される定電流源トランジスタＴ２で生成される電流Ｉｏを、アナログ映像信号電位Ｖｓと時間的に増減するランプ信号によってスイッチングされる駆動トランジスタＴ３で制御して有機ＥＬ素子４に供給するようにしている。これにより、トランジスタ特性バラツキの影響を受けづらい定電流パルス幅変調を行い、少素子、長寿命、高精細かつ高画質である有機ＥＬ表示装置を実現できる。

［第２の実施の形態］

図９，図１０により第２の実施の形態としての画素回路１０を説明する。
図９の画素回路１０も上記第１の実施の形態と同様にＭＯＳプロセスで生成される回路であり、有機ＥＬ素子４を駆動する回路が、Ｎ型のサンプリングトランジスタＴ１、Ｐ型の電流源トランジスタＴ２、Ｎ型の駆動トランジスタＴ３としての３つのトランジスタと、１つの容量Ｃｓで形成されている。
サンプリングトランジスタＴ１は、そのゲートが映像信号取り込み制御のための走査線ＷＳに接続される。またドレインには映像信号線ＳＩＧが接続され、ソースは容量Ｃｓの一端と駆動トランジスタＴ３のゲート、即ちノードＮＡに接続される。
容量Ｃｓの他端には、電圧印加線ＬＶｃｓが接続され、図１の走査線駆動回路３により電圧Ｖｃｓが印加される。
電流源トランジスタＴ２のソースには電源Ｖｃｃのラインが接続され、ゲートには電流調整用バイアス電源Ｖｂのラインが接続される。またドレインは駆動トランジスタＴ３のドレインおよび有機ＥＬ素子４のアノードと接続される。
駆動トランジスタＴ３のソースは固定電位Ｖｌｏのラインが接続される。有機ＥＬ素子４のカソードにはカソード電源Ｖｋのラインが接続される。
電流源トランジスタＴ２は、飽和領域で動作するように設定されており定電流Ｉｏを流す。バイアス電位Ｖｂは電流Ｉｏが、駆動する有機ＥＬ素子４で必要とされる電流値となるように設定される。例えば、輝度２００ｎｉｔを得るのに５ｎＡ必要なら、Ｉｏ＝５ｎＡと設定する。
この場合、駆動トランジスタＴ３と有機ＥＬ素子４は並列とされている。従って、駆動トランジスタＴ３がオフとされる期間、定電流Ｉｏが、有機ＥＬ素子４に電流Ｉｅｌとして流れ、有機ＥＬ素子４が発光することになる。駆動トランジスタＴ３がオンである期間は定電流Ｉｏは、電流Ｉｔとして固定電位ＶＩｏ側に流れ込むことになる。

図１０により回路動作を説明する。まず、時点ｔｍ１で走査線ＷＳを高電位にすることで、ＮチャンネルのサンプリングトランジスタＴ１をオン状態にする。すると映像信号線ＳＩＧよりアナログ映像信号電位Ｖｓが容量Ｃｓに充電されてノードＮＡの電位はＶｓとなる。この時点ｔｍ１〜ｔｍ２の映像信号の書込期間、つまりサンプリングトランジスタＴ１がオン状態の間は、電圧印加線ＬＶｃｓからの電圧Ｖｃｓは基準電位Ｖｒｅｆ（例えばグランドレベル）に固定される。

時点ｔｍ２で走査線ＷＳが低電位になることでサンプリングトランジスタＴ１がオフとされる。同時に時点ｔｍ２から電圧印加線ＬＶｃｓの電圧Ｖｃｓは、電圧値を基準電圧ＶｒｅｆからＶｒまで時間的に増加させるランプ信号電圧とする。このランプ信号の周期は、１フレーム期間より十分短く設定する。例えば、１水平周期（１Ｈ）が適当である。
電圧Ｖｃｓの増加に伴い、ノードＮＡの電位は容量Ｃｓの電荷保持により、信号電位ＶｓからＶｓ＋Ｖｒまで上昇する。この間において、ノードＮＡの電位が駆動トランジスタＴ３の閾値電圧Ｖｔｈに到達すると、駆動トランジスタＴ３が導通される。この導通時点までは、電流源トランジスタＴ２とバイアス電位Ｖｂにより決定される定電流Ｉｏが有機ＥＬ素子４に流れる。駆動トランジスタＴ３が導通した後は、駆動トランジスタＴ３の導通時のオン抵抗は有機ＥＬ素子４のオン抵抗よりも十分小さいため、電流源トランジスタＴ２より供給される電流Ｉｏは、駆動トランジスタＴ３を介して固定電位Ｖｌｏに流れ込み、有機ＥＬ素子４へは、殆ど流れないことになる。
時点ｔｍ２〜ｔｍ３にこのような動作が行われるが、時点ｔｍ３〜ｔｍ４、時点ｔｍ４〜ｔｍ５も同様の動作が行われる。即ち例えば１フレーム内の１水平期間（ｔｍ１〜ｔｍ２）において映像信号電位Ｖｓの書込が行われた後は、１フレーム期間内で後続する各水平期間に、ランプ信号による電圧Ｖｃｓの時間的増加に応じて時点ｔｍ２〜ｔｍ３と同様の動作が行われることになる。

ここで、駆動トランジスタＴ３がオフとされて有機ＥＬ素子４に電流が流れている時間Ｔｏｎは、
Ｔｏｎ＝（Ｖｔｈ／Ｖｒ）・Ｔｈ＋（Ｖｌｏ−Ｖｓ）／Ｖｒ・Ｔｈ・・・（式４）
となる。ただしＶｔｈは駆動トランジスタＴ３の閾値電圧、Ｖｒはランプ振幅、Ｔｈはランプ信号周期、Ｖｌｏは駆動トランジスタＴ３のソース電圧、Ｖｓは映像信号電圧である。
そしてこの時間Ｔｏｎは、電圧Ｖｒ、即ちランプ信号振幅が十分大きければ、駆動トランジスタＴ３の閾値電圧Ｖｔｈの変動には、ほとんど左右されない。
つまり、ＭＯＳトランジスタの閾値電圧変動ΔＶｔｈは±１０ｍＶ程度であることから、ランプ信号振幅Ｖｒを十分大きく、例えば１Ｖ程度にすることで、閾値電圧変動ΔＶｔｈを、その１％程度に抑え込むことが可能であり、オン時間Ｔｏｎが閾値電圧変動ΔＶｔｈによって大きく影響うけるものとはならない。
結局、人間が視認する明るさＹは、
Ｙ＝Ｉｏ・Ｔｏｎ
となり、階調はＴｏｎで制御される。
そしてこのようにオン時間Ｔｏｎで階調制御しているので、ランプ信号振幅Ｖｒを大きく設定すれば、各画素での駆動トランジスタＴ３の特性バラツキ起因による階調ズレや面内ザラツキを抑制できる。さらに、ランプ信号の周期が一水平周期と高速であるので、フリッカも無い。
そしてこの画素回路１０の場合、有機ＥＬ素子４は発光期間中、定電流Ｉｏにより駆動されるので、上述した第１の実施の形態と同様、有機ＥＬ素子４の劣化は定電圧駆動する場合に比べて小さいものとできる。

この第２の実施の形態においても、第１の実施の形態と同様の効果、即ち少素子、長寿命、高精細かつ高画質である有機ＥＬ表示装置を実現できる。
また、この図９の画素回路１０は図１の各画素回路１０Ｒ、１０Ｂ、１０Ｇとしての構成であるが、バイアス電圧Ｖｂが色毎に独立して設定されることで、ホワイトバランス調整等ができ、外部回路の簡略化や各種調整の容易性が得られることも第１の実施の形態と同様である。
この場合の走査線駆動回路３については図５とほぼ同様の構成でよい。但しこの第２の実施の形態ではサンプリングトランジスタＴ１がＮ型であるため、走査線ＷＳに与える走査線パルスは第１の実施の形態の走査パルスに対して反転したものとなる。そして、その走査パルスの高電位期間にスイッチ２６がオンとされ、また低電位期間にスイッチ２４がオンとされる構成となる。

［第３の実施の形態］

第３の実施の形態を説明する。第３の実施の形態の画素回路１０の構成は、図２と同様であり、その駆動方式が図３とは異なり、図１１に示すようになる。
まず時点ｔｍ１で走査線ＷＳを低電位にすることで、Ｐ型のサンプリングトランジスタＴ１をオン状態にする。すると映像信号線ＳＩＧより映像信号が容量Ｃｓに充電されてノードＮＡの電位は映像信号電位Ｖｓとなる。このようにサンプリングトランジスタＴ１がオン状態とされて映像信号の取り込みを行う時点ｔｍ１〜ｔｍ２の書込期間では、電圧印加線ＬＶｃｓから与えられる電圧Ｖｃｓは、所定の基準電位Ｖrｅｆ２に固定される。この基準電位Ｖｒｅｆ２は、駆動トランジスタＴ３の閾値電圧Ｖｔｈより高い電位に設定されている。そして容量Ｃｓに書き込まれる映像信号は、電圧範囲としては、駆動トランジスタＴ３がカットオフするように設定される。従って映像信号の取り込みを行う書込期間ｔｍ１〜ｔｍ２では、ノードＮＡの電位は駆動トランジスタＴ３の閾値電圧Ｖｔｈより高電位となり、駆動トランジスタＴ３は非導通状態を維持するため、有機ＥＬ素子４には電流が流れないものとなる。

次に時点ｔｍ２で走査線ＷＳが高電位とされ、サンプリングトランジスタＴ１がカットオフされると同時に、電圧印加線ＬＶｃｓの電圧Ｖｃｓを、上記基準電位Ｖｒｅｆ２から０Ｖにする。すると、ノードＮＡの電位は容量カップリングによりＶｓ−Ｖｒｅｆ２となる。ここで、駆動トランジスタＴ３はオン状態となり、有機ＥＬ素子４には、定電流トランジスタＴ２で決定される電流Ｉｏが流れる。
時点ｔｍ２からの電圧印加線ＬＶｃｓの電圧Ｖｃｓはランプ信号によるものであり、電圧Ｖｃｓは、０ＶからＶrまで時間的に増加する。また、そのランプ信号周期は１フレーム期間より十分短い、例えば１水平周期に設定する。
ランプ信号による電圧Ｖｃｓの増加に伴い、ノードＮＡの電位は容量Ｃｓの電荷保持により信号電位Ｖｓ−Ｖｒｅｆ２からＶｓ−Ｖｒｅｆ２＋Ｖｒまで上昇する。ノードＮＡの電位が、駆動トランジスタＴ３のカットオフ電位に到達すると、駆動トランジスタＴ３が遮断され有機ＥＬ素子４への電流供給は停止される。その時点まで、つまり駆動トランジスタＴ３が導通している期間は、電流源トランジスタＴ２とバイアス電位Ｖｂにより決定される一定電流Ｉｏが有機ＥＬ素子４に流れる。

この場合も、上記第１の実施の形態と同様、駆動トランジスタＴ３のオンとなって有機ＥＬ素子４が発光している時間Ｔｏｎは、Ｔｏｎ＝（Ｖｔｈ／Ｖｒ）・Ｔｈ＋（Ｖｃｃ−Ｖｓ）／Ｖｒ・Ｔｈで表現され、ランプ信号振幅Ｖｒが十分大きければ、駆動トランジスタＴ３の閾値電圧Ｖｔｈの変動には、ほとんど左右されない。
結局、人間が視認する明るさＹは、Ｙ＝Ｉｏ・Ｔｏｎとなり、階調はオン時間Ｔｏｎで制御される。また、発光期間中は、有機ＥＬ素子４を定電流Ｉｏにより駆動するので、ＥＬ劣化は定電圧駆動する場合に比べて小さい。
さらに、この第３の実施の形態の場合、時点ｔｍ１〜ｔｍ２の映像信号取り込み期間中には駆動トランジスタＴ３はオフとされ、従って有機ＥＬ素子４が偽発光をしないものとなる。このため、コントラスト比も向上させることができ、さらなる高画質化を実現できる。

なお、この第３の実施の形態の場合、時点ｔｍ１〜ｔｍ２で電圧印加線ＬＶｃｓの電圧Ｖｃｓを基準電位Ｖｒｅｆ２とするものであるが、このためには走査線駆動回路３において図５の端子２８に入力される基準電圧Ｖｒｅｆを、上記の基準電位Ｖｒｅｆ２に変更すれば良いものである。

［第４の実施の形態］

第４の実施の形態を説明する。第４の実施の形態の画素回路１０の構成は、図９と同様であり、その駆動方式が図１０とは異なり、図１２に示すようになる。
まず時点ｔｍ１で、走査線ＷＳを高電位にすることで、Ｎ型のサンプリングトランジスタＴ１をオン状態にする。すると映像信号線ＳＩＧよりアナログ映像信号が容量Ｃｓに充電されてノードＮＡの電位は映像信号電位Ｖｓとなる。
このサンプリングトランジスタＴ１がオン状態の時点ｔｍ１〜ｔｍ２の間、電圧印加線ＬＶｃｓによる電圧Ｖｃｓは基準電位Ｖｒｅｆ２に固定される。この基準電位Ｖｒｅｆ２は、駆動トランジスタＴ３の閾値電圧Ｖｔｈより高い電位に設定されている。そして容量Ｃｓに書き込まれる映像信号は、電圧範囲としては、駆動トランジスタＴ３の閾値電圧以上を維持する範囲に設定される。従って映像信号の取り込みを行う書込期間ｔｍ１〜ｔｍ２では、ノードＮＡの電位は駆動トランジスタＴ３の閾値電圧Ｖｔｈより高電位となり、Ｎ型の駆動トランジスタＴ３は導通状態を維持するため、駆動トランジスタＴ３と並列接続された有機ＥＬ素子４側には電流が流れないものとなる。

時点ｔｍ２で走査線ＷＳが低電位とされてサンプリングトランジスタＴ１がカットオフすると同時に、電圧印加線ＬＶｃｓの電圧ＶｃｓをＶｒｅｆ２から０Ｖにする。すると、容量カップリングによりノードＮＡの電位はＶｓからＶｓ−Ｖｒｅｆ２となり、駆動トランジスタＴ３はカットオフし、駆動トランジスタＴ３と並列接続された有機ＥＬ素子４に定電流Ｉｏが流れ、発光する。
その後、電圧Ｖｃｓはランプ信号によるものであり、０からＶｒまで時間的に増加する。ランプ信号周期は１フレーム期間より十分短い、例えば１水平周期に設定する。
ランプ信号による電圧Ｖｃｓの増加に伴い、ノードＮＡの電位は容量Ｃｓの電荷保持により信号電位Ｖｓ−Ｖｒｅｆ２からＶｓ−Ｖｒｅｆ２＋Ｖｒまで上昇する。ノードＮＡの電位が、駆動トランジスタＴ３のカットオン電位に到達すると、駆動トランジスタＴ３が導通する。導通時の駆動トランジスタＴ３のオン抵抗は有機ＥＬ素子４のオン抵抗よりも十分小さいため、電流源トランジスタＴ２より供給される電流Ｉｏは、駆動トランジスタＴ３を介して固定電位Ｖｌｏに流れ込み、有機ＥＬ素子４へは、殆ど流れない。そのカットオフ時点まで、つまり駆動トランジスタＴ３がオフとされている間は、電流源トランジスタＴ２とバイアス電位Ｖｂにより決定される定電流Ｉｏが有機ＥＬ素子４に流れる。

ここで、有機ＥＬ素子４へ電流が流れている時間Ｔｏｎは、上記第２の実施の形態の場合と同様、Ｔｏｎ＝（Ｖｔｈ／Ｖｒ）・Ｔｈ＋（Ｖｌｏ−Ｖｓ）／Ｖｒ・Ｔｈで表現される。ランプ信号振幅Ｖｒが十分大きければ、駆動トランジスタＴ３の閾値電圧Ｖｔｈ変動によっても発光時間Ｔｏｎは、ほとんど左右されない。
結局、人間が視認する明るさは、Ｙ＝Ｉｏ・Ｔｏｎとなり、階調は時間Ｔｏｎで制御される。また、発光期間中は、定電流Ｉｏにより駆動するので、ＥＬ劣化は定電圧駆動する場合に比べて小さい。さらに、この実施の形態の場合も、上記第３の実施の形態と同様、時点ｔｍ１〜ｔｍ２の映像信号取り込み期間中に有機ＥＬ素子４が偽発光をしないので、コントラスト比も向上し、さらなる高画質化を実現できる。

なお、この第４の実施の形態の場合、走査線駆動回路３については図５とほぼ同様の構成でよい。但しこの第４の実施の形態ではサンプリングトランジスタＴ１がＮ型であるため、走査線ＷＳに与える走査線パルスは第１の実施の形態の走査パルスに対して反転したものとなる。そして、その走査パルスの高電位期間にスイッチ２６がオンとされ、また低電位期間にスイッチ２４がオンとされる構成となる。また、第３の実施の形態の場合と同様、走査線駆動回路３において図５の端子２８に入力される基準電圧Ｖｒｅｆを、上記の基準電位Ｖｒｅｆ２に変更すれば良い。

本発明の実施の形態の表示装置の構成のブロック図である。 第１の実施の形態の画素回路の回路図である。 第１の実施の形態の画素回路の動作の説明図である。 第１の実施の形態の画素回路の１フレームでの動作の説明図である。 第１の実施の形態の走査線駆動回路のブロック図である。 実施の形態のＲ、Ｇ、Ｂ画素回路の説明図である。 第１の実施の形態の画素回路を形成するレイアウトの説明図である。 実施の形態の画素回路の模式的な断面構造の説明図である。 第２の実施の形態の画素回路の回路図である。 第２の実施の形態の画素回路の動作の説明図である。 第３の実施の形態の画素回路の動作の説明図である。 第４の実施の形態の画素回路の動作の説明図である。 従来の画素回路の回路図である。 従来の画素回路の動作の説明図である。 有機ＥＬ素子の経時劣化の説明図である。

符号の説明

１ 画素アレイ、２ 映像信号線駆動回路、３ 走査線駆動回路、４ 有機ＥＬ素子、１０ 画素回路、１０Ｒ Ｒ画素回路、１０Ｂ Ｂ画素回路、１０Ｇ Ｇ画素回路、Ｃｓ 容量、Ｔ１ サンプリングトランジスタ、Ｔ２ 電流源トランジスタ、Ｔ３ 駆動トランジスタ、ＳＩＧ 映像信号線、ＷＳ 走査線、ＬＶｃｓ 電圧印加線

Claims (11)

1. 信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、
   各画素回路は、有機エレクトロルミネッセンス薄膜が、ＭＯＳプロセスにより形成された第１，第２，第３のトランジスタ及び容量により発光駆動される構成とされ、
   上記第１のトランジスタのゲートに上記走査線が接続され、
   上記第１のトランジスタのソース／ドレインの一方に上記信号線が接続され、他方に上記容量の一端と上記第３のトランジスタのゲートとが接続され、
   上記容量の他端には時間的に増減するランプ信号が印加され、
   上記第２のトランジスタのゲートはバイアス電源に接続され、
   上記第２のトランジスタのソース／ドレインの一方は正電源に接続され、他方は上記第３のトランジスタに接続されており、
   上記第１のトランジスタは、上記走査線から供給される走査パルスに応じて導通され、導通時に、上記信号線からの信号値が上記容量に書き込まれ、
   上記第２のトランジスタが定電流源として動作するように上記バイアス電源が設定され、
   上記第３のトランジスタの非導通期間に、上記第２のトランジスタによる定電流が上記有機エレクトロルミネッセンス薄膜に流れて発光が行われるように構成されている表示装置。
2. 信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、
   各画素回路は、有機エレクトロルミネッセンス薄膜が、ＭＯＳプロセスにより形成された第１，第２，第３のトランジスタ及び容量により発光駆動される構成とされ、
   上記第１のトランジスタのゲートに上記走査線が接続され、
   上記第１のトランジスタのソース／ドレインの一方に上記信号線が接続され、他方に上記容量の一端と上記第３のトランジスタのゲートとが接続され、
   上記容量の他端には時間的に増減するランプ信号が印加され、
   上記第２のトランジスタのゲートはバイアス電源に接続され、
   上記第２のトランジスタのソース／ドレインの一方は正電源に接続され、他方は上記第３ のトランジスタに接続されており、
   上記第１のトランジスタは、上記走査線から供給される走査パルスに応じて導通され、導通時に、上記信号線からの信号値が上記容量に書き込まれ、
   上記第２のトランジスタが定電流源として動作するように上記バイアス電源が設定され、
   上記第３のトランジスタのソース／ドレインの一方が固定電位に接続され、他方が上記第２のトランジスタと上記有機エレクトロルミネッセンス薄膜のアノード電極に接続される表示装置。
3. 信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、
   各画素回路は、有機エレクトロルミネッセンス薄膜、第１，第２，第３のトランジスタ及び容量を備え、
   上記第１のトランジスタのゲートに上記走査線が接続され、
   上記第１のトランジスタのソース／ドレインの一方に上記信号線が接続され、他方に上記容量の一端と上記第３のトランジスタのゲートとが接続され、
   上記容量の他端には時間的に増減するランプ信号が印加され、
   上記第２のトランジスタのゲートはバイアス電源に接続され、
   上記第２のトランジスタのソース／ドレインの一方は電源に接続され、他方は上記第３のトランジスタに接続されており、
   上記第３のトランジスタのソース／ドレインの一方が固定電位に接続され、他方が上記第２のトランジスタと上記有機エレクトロルミネッセンス薄膜に接続される表示装置。
4. 上記第３のトランジスタは、上記容量に書き込まれた信号値と、上記ランプ信号とによるゲート電圧によりスイッチングされる請求項１ないし請求項３のいずれか１項に記載の表示装置。
5. 上記画素回路として、Ｒ画素回路、Ｇ画素回路、Ｂ画素回路の組が１単位としてマトリクス状に配列され、
   上記バイアス電源によるバイアス電圧としては、Ｒ画素回路に対するＲ画素用バイアス電圧、Ｇ画素回路に対するＧ画素用バイアス電圧、Ｂ画素回路に対するＢ画素用バイアス電圧が、それぞれ設定される請求項１ないし請求項３のいずれか１項に記載の表示装置。
6. 上記ランプ信号は、上記第１のトランジスタが非導通の期間に、１フレーム周期より十分短い周期で増減を繰り返す信号として、上記容量の他端に印加されるとともに、
   上記第１のトランジスタが導通されている期間は、上記容量の他端には所定の基準電圧が印加される請求項１ないし請求項３のいずれか１項に記載の表示装置。
7. 上記ランプ信号は、上記第１のトランジスタが非導通の期間に、１フレーム周期より十分短い周期で増減を繰り返す信号として、上記容量の他端に印加されるとともに、
   上記第１のトランジスタが導通されている期間は、上記容量の他端には、上記第３のトランジスタの閾値電圧を越える所定の基準電圧が印加される請求項１ないし請求項３のいずれか１項に記載の表示装置。
8. 信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置され、
   各画素回路は、有機エレクトロルミネッセンス薄膜が、ＭＯＳプロセスにより形成された第１，第２，第３のトランジスタ及び容量により発光駆動される構成とされ、
   上記第１のトランジスタのゲートに上記走査線が接続され、
   上記第１のトランジスタのソース／ドレインの一方に上記信号線が接続され、他方に上記容量の一端と上記第３のトランジスタのゲートとが接続され、
   上記容量の他端には時間的に増減するランプ信号が印加され、
   上記第２のトランジスタのゲートはバイアス電源に接続され、
   上記第２のトランジスタのソース／ドレインの一方は正電源に接続され、他方は上記第３のトランジスタに接続されている表示装置の画素駆動方法として、
   上記第２のトランジスタが定電流源として動作するように上記バイアス電源を設定するとともに、
   上記走査線から供給される走査パルスにより上記第１のトランジスタを導通させて、上記信号線からの信号値を上記容量に書き込み、
   上記容量に書き込まれた信号値と、上記ランプ信号とによるゲート電圧により上記第３のトランジスタをスイッチングさせ、
   上記第３のトランジスタの非導通期間に、上記第２のトランジスタによる定電流が上記有機エレクトロルミネッセンス薄膜に流れて発光が行われるようにした画素駆動方法。
9. 信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置され、
   各画素回路は、有機エレクトロルミネッセンス薄膜が、ＭＯＳプロセスにより形成された第１，第２，第３のトランジスタ及び容量により発光駆動される構成とされ、
   上記第１のトランジスタのゲートに上記走査線が接続され、
   上記第１のトランジスタのソース／ドレインの一方に上記信号線が接続され、他方に上記容量の一端と上記第３のトランジスタのゲートとが接続され、
   上記容量の他端には時間的に増減するランプ信号が印加され、
   上記第２のトランジスタのゲートはバイアス電源に接続され、
   上記第２のトランジスタのソース／ドレインの一方は正電源に接続され、他方は上記第３ のトランジスタに接続され、
   上記第３のトランジスタのソース／ドレインの一方が固定電位に接続され、他方が上記第２のトランジスタと上記有機エレクトロルミネッセンス薄膜のアノード電極に接続されている表示装置の画素駆動方法として、
   上記第２のトランジスタが定電流源として動作するように上記バイアス電源を設定するとともに、
   上記走査線から供給される走査パルスにより上記第１のトランジスタを導通させて、上記信号線からの信号値を上記容量に書き込み、
   上記容量に書き込まれた信号値と、上記ランプ信号とによるゲート電圧により上記第３のトランジスタをスイッチングさせて、上記第２のトランジスタによる定電流が上記有機エレクトロルミネッセンス薄膜に流れて発光が行われるようにした画素駆動方法。
10. 上記第１のトランジスタが非導通の期間に、１フレーム周期より十分短い周期で増減を繰り返す信号としての上記ランプ信号を、上記容量の他端に印加するとともに、
    上記第１のトランジスタが導通している期間は、上記容量の他端には所定の基準電圧を印加する請求項８または請求項９に記載の画素駆動方法。
11. 上記第１のトランジスタが非導通の期間に、１フレーム周期より十分短い周期で増減を繰り返す信号としての上記ランプ信号を、上記容量の他端に印加するとともに、
    上記第１のトランジスタが導通している期間は、上記容量の他端には、上記第３のトランジスタの閾値電圧を越える所定の基準電圧を印加する請求項８または請求項９に記載の画素駆動方法。

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