JP2006243176A - 表示装置、信号線駆動方法 - Google Patents
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Abstract
【課題】画素回路がMOSプロセスで形成された有機EL表示装置において、映像信号線駆動回路における階調表現の容易性と、画素回路に適した映像信号電圧印加を両立させる。
【解決手段】
信号線駆動回路の出力回路部(アンプブロック25)で、容量カップリング(C1とCsig)によりアナログ映像信号電圧を低減させることで、信号線SIGに出力する映像信号電圧を、MOSプロセスで形成された画素回路に適切な微小振幅(例えば0.7V程度の振幅)の映像信号とする。つまり信号線駆動回路は、十分に大きい信号電圧振幅の状態で階調制御を行った後に、容量カップリングで信号電圧振幅を低減させることで、容易に正確な階調制御を実現しつつ、画素回路に適した映像信号を与える。
【選択図】 図3
【解決手段】
信号線駆動回路の出力回路部(アンプブロック25)で、容量カップリング(C1とCsig)によりアナログ映像信号電圧を低減させることで、信号線SIGに出力する映像信号電圧を、MOSプロセスで形成された画素回路に適切な微小振幅(例えば0.7V程度の振幅)の映像信号とする。つまり信号線駆動回路は、十分に大きい信号電圧振幅の状態で階調制御を行った後に、容量カップリングで信号電圧振幅を低減させることで、容易に正確な階調制御を実現しつつ、画素回路に適した映像信号を与える。
【選択図】 図3
Description
本発明は、信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、特に発光素子として有機エレクトロルミネッセンス素子(有機EL素子)を用いた表示装置と、その信号線駆動方法に関する。
近年、フラットパネルディスプレイ(FPD)として有機EL表示装置に関心が高まっている。現在、FPDでは液晶表示装置(LCD)が主流を占めているが、液晶表示装置は自発光デバイスではないので、バックライトや偏光板などの他部材を必要とする。このため、表示装置の厚みが増したり、輝度が不足するなどの事情が避けられない。
これに対して有機EL表示装置は自発光デバイスであり、バックライトなど他部材が原理的に不要で、薄型化や高輝度の実現性などの点でLCDと比較して有利である。特に、各画素にスイッチング素子を形成したアクティブマトリクス型有機EL表示装置では、各画素にホールド点灯させることで消費電流を低く抑えることができ、大画面化および高精細化が比較的容易に行えることから、各社で開発が進められており、次世代FPDの主流になると期待されている。
これに対して有機EL表示装置は自発光デバイスであり、バックライトなど他部材が原理的に不要で、薄型化や高輝度の実現性などの点でLCDと比較して有利である。特に、各画素にスイッチング素子を形成したアクティブマトリクス型有機EL表示装置では、各画素にホールド点灯させることで消費電流を低く抑えることができ、大画面化および高精細化が比較的容易に行えることから、各社で開発が進められており、次世代FPDの主流になると期待されている。
また、近年ではデジタルスチルカメラ、デジタルカムコーダーなどに代表される個人用撮影機器が発達しており、それらのファインダー表示素子として、結晶珪素基板上に画素回路および駆動回路が形成されたLiquid Crystal on Silicon所謂LCOSあるいは高温または低温多結晶シリコンLCDが用いられている。
LCDを用いたファインダー素子では、透過型ではバックライトが、反射型ではフロントライトが必要であり、必然的にモジュール厚が増してしまい、機器の薄型化に不利となる。また、個人用撮影機器の小型化とともにファインダー自体も小型され、それに伴い画素自体も縮小される傾向にあり、透過型LCDでは開口部が十分にとれず、性能限界に近づきつつある。反射型ではLCOSが主流になりつつあるが、やはり照明系は必要であり、機器の薄型化に寄与しない。
一方、有機ELをビューファインダー表示素子として用いた場合には、自発光であるのでLCDのような照明系を必要せず、機器の薄型化に寄与できる。また、有機ELの素子構造として上面発光の素子を用いることで、開口率も性能上十分な値を確保できる。
LCDを用いたファインダー素子では、透過型ではバックライトが、反射型ではフロントライトが必要であり、必然的にモジュール厚が増してしまい、機器の薄型化に不利となる。また、個人用撮影機器の小型化とともにファインダー自体も小型され、それに伴い画素自体も縮小される傾向にあり、透過型LCDでは開口部が十分にとれず、性能限界に近づきつつある。反射型ではLCOSが主流になりつつあるが、やはり照明系は必要であり、機器の薄型化に寄与しない。
一方、有機ELをビューファインダー表示素子として用いた場合には、自発光であるのでLCDのような照明系を必要せず、機器の薄型化に寄与できる。また、有機ELの素子構造として上面発光の素子を用いることで、開口率も性能上十分な値を確保できる。
また、近年ではビューファインダーも高精細化の道をたどりつつあり、QVGA(Quarter Video Graphics Array:320×240画素)からVGA(Video Graphics Array:640×480画素)、さらにはSVGA(Super Video Graphics Array:800×600画素)やXGA(Extended Graphics Array:1024×768画素)の要求が機器メーカーから出ている。
これらの高精細化の要求に対応するには、LCOSのようにMOSプロセスを用いるのは当然のこととして、さらに画素駆動回路の素子数を減少させるか、あるいは画素駆動回路内の素子サイズの縮小が必要となる。
なお、上記特許文献1,2には有機EL素子を用いた画素回路に関する技術が記載されている。
これらの高精細化の要求に対応するには、LCOSのようにMOSプロセスを用いるのは当然のこととして、さらに画素駆動回路の素子数を減少させるか、あるいは画素駆動回路内の素子サイズの縮小が必要となる。
なお、上記特許文献1,2には有機EL素子を用いた画素回路に関する技術が記載されている。
一般的に有機ELを駆動する画素回路では、トランジスタの閾値変動やトランスコンダクタンス変動を補償する機構が必要で、様々な技術が提案されている。これらの回路の大部分は、トランジスタ数が5個程度と多い。しかしながら、MOSプロセスによりトランジスタを形成した場合には、隣接画素間のトランジスタ閾値差は5mVと大変小さく、特に閾値電圧Vthを補正する回路を必要としない場合が多い。だが、MOSトランジスタの移動度が約300〜600cm2/V・sと大きく、高精細な微小画素を駆動する場合には、電流供給能力が大きすぎる。
通常、ビデオカメラのビューファインダーで用いられるようなディスプレイの画素ピッチは10umよりも小さく、かつ直視型の場合には輝度は100nit程度しか必要としないため、有機EL駆動電流は5nA程度と小さい。
通常、ビデオカメラのビューファインダーで用いられるようなディスプレイの画素ピッチは10umよりも小さく、かつ直視型の場合には輝度は100nit程度しか必要としないため、有機EL駆動電流は5nA程度と小さい。
図9は、有機EL画素駆動回路の例を示し、図10にその動作を示す。この回路は、3個のP型トランジスタT1,T2,T3と1個の容量Csで構成される。
信号線SIGからは映像信号電圧が与えられるが、図10(a)のように走査線WSによってトランジスタT1が導通されるタイミングで、図10(b)の信号線SIGからのアナログ映像信号電圧Vsがサンプリングされる。このサンプリングされた映像信号電圧VsによってトランジスタT2のゲート電圧が決まることになり、トランジスタT2がアノード電源Vccからの電流を有機EL素子4に流す動作を行う。このトランジスタT2は、発光時の定電流動作を保証するため飽和領域で動作する。
なお、トランジスタT3は、輝度あるいはホワイトバランス調整用に設けられており、デューティ制御線DSからのパルスにより1フレーム間でON・OFF動作を行う。このため図10(c)(d)のように、デューティ制御線DSが低電位とされ、トランジスタT3が導通される時点で、有機EL素子4に、トランジスタT2からの定電流Ielが流れることになる。
信号線SIGからは映像信号電圧が与えられるが、図10(a)のように走査線WSによってトランジスタT1が導通されるタイミングで、図10(b)の信号線SIGからのアナログ映像信号電圧Vsがサンプリングされる。このサンプリングされた映像信号電圧VsによってトランジスタT2のゲート電圧が決まることになり、トランジスタT2がアノード電源Vccからの電流を有機EL素子4に流す動作を行う。このトランジスタT2は、発光時の定電流動作を保証するため飽和領域で動作する。
なお、トランジスタT3は、輝度あるいはホワイトバランス調整用に設けられており、デューティ制御線DSからのパルスにより1フレーム間でON・OFF動作を行う。このため図10(c)(d)のように、デューティ制御線DSが低電位とされ、トランジスタT3が導通される時点で、有機EL素子4に、トランジスタT2からの定電流Ielが流れることになる。
この図9の画素回路で、有機EL素子4に流れる電流Ielは、
Iel=K(Vgs−Vth)2 ・・・(式1)
で決定される。但し、Vgs:トランジスタT2のゲート・ソース間電圧、Vth:トランジスタT2の閾値電圧 K:トランジスタT2の定数である。
Iel=K(Vgs−Vth)2 ・・・(式1)
で決定される。但し、Vgs:トランジスタT2のゲート・ソース間電圧、Vth:トランジスタT2の閾値電圧 K:トランジスタT2の定数である。
ここで、電流Ielが約5nAと非常に小さいため、上式から、電流を制限するには、ゲート・ソース間電圧Vgsを小さくする(映像信号振幅を小さくする)か、定数Kを小さくする必要がある。
例えば、画素ピッチが10μmピッチ程度で、トランジスタサイズW/L=1μm/1μm程度であれば、信号線SIGから与える映像信号振幅ΔVsとしては0.5V〜0.7V程度で十分である。
例えば、画素ピッチが10μmピッチ程度で、トランジスタサイズW/L=1μm/1μm程度であれば、信号線SIGから与える映像信号振幅ΔVsとしては0.5V〜0.7V程度で十分である。
しかしながら、映像信号振幅0.7Vで多階調表現、例えば256階調を行おうとすると1階調あたり1.97mVと大変小さく正確な制御を行うことが困難となる。即ち信号線SIGに映像信号を与える信号線駆動回路において、正確に階調を表現する映像信号を信号線SIGに印加することが困難である。或いは、このような小さい信号振幅のなかで十分な階調表現を行う信号線駆動回路を実現するには、非常に分解能の高い高性能な回路が必要となり、大幅なコストアップが生ずる。
一方で、例えば映像信号振幅を2V程度に広げて、信号線駆動回路側で比較的容易に十分な階調表現ができるようにすると、今度は画素回路側でトランジスタのチャネル長を大きくする必要がある。例えばチャネル長が1μmから64μm程度に拡大することとなってしまい、現実的ではない。
また、LCD用の信号線駆動回路は、通常4V振幅の映像信号で信号線を駆動しており、これを、そのまま有機EL表示装置に転用することもできない。
一方で、例えば映像信号振幅を2V程度に広げて、信号線駆動回路側で比較的容易に十分な階調表現ができるようにすると、今度は画素回路側でトランジスタのチャネル長を大きくする必要がある。例えばチャネル長が1μmから64μm程度に拡大することとなってしまい、現実的ではない。
また、LCD用の信号線駆動回路は、通常4V振幅の映像信号で信号線を駆動しており、これを、そのまま有機EL表示装置に転用することもできない。
本発明は上記のような問題点を鑑みなされたもので、特に画素回路がMOSプロセスで形成された有機EL表示装置において、映像信号線駆動回路における階調表現の容易性と、画素回路に適した映像信号電圧印加を両立させることを目的とする。
本発明の表示装置は、複数列の信号線と複数行の走査線が配されるとともに、各信号線と各走査線の交差部分に有機エレクトロルミネッセンス素子を発光素子としてMOSプロセスで形成された画素回路が配置されて成る画素アレイと、上記各信号線に映像信号電圧を与える信号線駆動回路と、上記各走査線に走査パルスを与える走査線駆動回路とを有する表示装置である。そして上記信号線駆動回路には、映像信号電圧を上記信号線に与える出力回路部として、入力されたアナログ映像信号電圧を、容量カップリングで得られる電圧に変換して上記信号線に出力する出力回路部が設けられる。
上記画素回路は、上記信号線から与えられた映像信号電圧を電流に変換して有機エレクトロルミネッセンス素子に供給する構成である。
上記画素回路は、上記信号線から与えられた映像信号電圧を電流に変換して有機エレクトロルミネッセンス素子に供給する構成である。
また特に上記出力回路部は、入力されたアナログ映像信号を増幅する増幅回路と、容量素子と、上記増幅回路の出力端と上記容量素子の一端の間をオン/オフする第1のスイッチと、上記容量素子の一端と第1の基準電位の間をオン/オフする第2のスイッチと、上記容量素子の他端と第2の基準電位の間をオン/オフする第3のスイッチとを有し、上記容量素子の他端が、上記信号線に接続されている構成とする。
この場合、上記出力回路部は、入力されたアナログ映像信号電圧を、上記容量素子と、上記信号線の容量との容量カップリングで得られる電圧に変換して上記信号線に出力する。
この場合、上記出力回路部は、入力されたアナログ映像信号電圧を、上記容量素子と、上記信号線の容量との容量カップリングで得られる電圧に変換して上記信号線に出力する。
または、上記出力回路部は、第1の容量素子と、上記第1の容量素子の一端とアナログ映像信号の入力端の間をオン/オフする第1のスイッチと、上記容量素子の一端と第1の基準電位の間をオン/オフする第2のスイッチと、上記容量素子の他端と第2の基準電位の間をオン/オフする第3のスイッチと、上記容量素子の他端と接地電位の間に接続される第2の容量素子と、上記容量素子の他端に接続される増幅回路とを有し、上記増幅回路の出力端が上記信号線に接続されている構成とする。
この場合、上記出力回路部は、入力されたアナログ映像信号電圧を、上記第1の容量素子と、上記第2の容量素子との容量カップリングで得られる電圧に変換した後、上記増幅回路を介して上記信号線に出力する。
この場合、上記出力回路部は、入力されたアナログ映像信号電圧を、上記第1の容量素子と、上記第2の容量素子との容量カップリングで得られる電圧に変換した後、上記増幅回路を介して上記信号線に出力する。
本発明の走査線駆動方法は、上記構成の表示装置における信号線駆動方法であり、アナログ映像信号電圧を、容量カップリングで得られる電圧に変換して上記信号線に出力することを特徴とする。
これらの本発明は、有機EL表示装置の信号線駆動回路が、映像信号線に印加される実効電圧を容量カップリングにより低減させることで、MOSプロセスで形成された電圧−電流変換型の画素回路に適した電圧にするものである。
本発明では、信号線駆動回路の出力回路部で、容量カップリングによりアナログ映像信号電圧を低減させることで、信号線に出力する映像信号電圧を、MOSプロセスで形成された画素回路に適切な微小振幅(例えば0.7V程度の振幅)の映像信号とする。
つまり信号線駆動回路は、十分に大きい信号電圧振幅の状態で階調制御を行った後に、容量カップリングで信号電圧振幅を低減させるため、容易に正確な階調制御ができるとともに、画素回路に適した映像信号を与えることができる。換言すれば、画素回路にとって適切な信号振幅を出力する信号線駆動回路を容易に実現できる。
従って、例えば画素ピッチが小さくトランジスタのチャネル長も小さい微細画素による小型で高精細の表示装置を、信号線駆動回路に階調制御のための負担をかけずに実現でき、低コストかつ高精細な有機EL表示装置を実現できる。
つまり信号線駆動回路は、十分に大きい信号電圧振幅の状態で階調制御を行った後に、容量カップリングで信号電圧振幅を低減させるため、容易に正確な階調制御ができるとともに、画素回路に適した映像信号を与えることができる。換言すれば、画素回路にとって適切な信号振幅を出力する信号線駆動回路を容易に実現できる。
従って、例えば画素ピッチが小さくトランジスタのチャネル長も小さい微細画素による小型で高精細の表示装置を、信号線駆動回路に階調制御のための負担をかけずに実現でき、低コストかつ高精細な有機EL表示装置を実現できる。
以下、本発明の実施の形態としての有機EL表示装置を説明する。
図1に実施の形態の表示装置の構成を示す。本例の表示装置では、画素アレイ1としてカラー画素ユニットGSがm行×n列のマトリクス状に配列されている。
1つのカラー画素ユニットは、R(赤)画素回路10R、B(青)画素回路10B、G(緑)画素回路10Gから構成される。そしてこのようなカラー画素ユニットGS11〜GSnmがマトリクス状に配列される。図では画素アレイ1における4隅のカラー画素ユニットGS11、GS1n、GSm1、GSnmのみを示し、他は省略している。
図1に実施の形態の表示装置の構成を示す。本例の表示装置では、画素アレイ1としてカラー画素ユニットGSがm行×n列のマトリクス状に配列されている。
1つのカラー画素ユニットは、R(赤)画素回路10R、B(青)画素回路10B、G(緑)画素回路10Gから構成される。そしてこのようなカラー画素ユニットGS11〜GSnmがマトリクス状に配列される。図では画素アレイ1における4隅のカラー画素ユニットGS11、GS1n、GSm1、GSnmのみを示し、他は省略している。
このような画素アレイ1に対して、映像信号線駆動回路2,走査線駆動回路3が設けられる。
映像信号線駆動回路2には、水平クロックHCK、水平スタート信号HST、及びデジタル映像信号(D・Video)が入力される。また映像信号線駆動回路2にはラッチ制御信号STB、スイッチ制御信号S1,S2,S3が入力される。さらに基準電圧Vr1,Vr2が供給される。映像信号線駆動回路2は、後述する図2の構成において、これらの信号に基づいて、画素アレイ1の各列に対して配設された映像信号線SIGに対して、各水平期間毎に映像信号を与える。
映像信号線SIGとしては、列方向に並ぶR画素回路10Rに対する映像信号線SIG−R、列方向に並ぶB画素回路10Bに対する映像信号線SIG−B、列方向に並ぶG画素回路10Gに対する映像信号線SIG−Gが設けられる。カラー画素ユニットGSはn列であるため、画素アレイ1に対して、映像信号線SIG−R(1)〜SIG−R(n)、SIG−B(1)〜SIG−B(n)、SIG−G(1)〜SIG−G(n)が設けられることになり、映像信号線駆動回路2は、これらの映像信号線SIGに対してそれぞれ1水平期間毎に、列方向の各画素に応じたR映像信号、B映像信号、G映像信号を印加する。
映像信号線駆動回路2には、水平クロックHCK、水平スタート信号HST、及びデジタル映像信号(D・Video)が入力される。また映像信号線駆動回路2にはラッチ制御信号STB、スイッチ制御信号S1,S2,S3が入力される。さらに基準電圧Vr1,Vr2が供給される。映像信号線駆動回路2は、後述する図2の構成において、これらの信号に基づいて、画素アレイ1の各列に対して配設された映像信号線SIGに対して、各水平期間毎に映像信号を与える。
映像信号線SIGとしては、列方向に並ぶR画素回路10Rに対する映像信号線SIG−R、列方向に並ぶB画素回路10Bに対する映像信号線SIG−B、列方向に並ぶG画素回路10Gに対する映像信号線SIG−Gが設けられる。カラー画素ユニットGSはn列であるため、画素アレイ1に対して、映像信号線SIG−R(1)〜SIG−R(n)、SIG−B(1)〜SIG−B(n)、SIG−G(1)〜SIG−G(n)が設けられることになり、映像信号線駆動回路2は、これらの映像信号線SIGに対してそれぞれ1水平期間毎に、列方向の各画素に応じたR映像信号、B映像信号、G映像信号を印加する。
走査線駆動回路3には、垂直走査クロックVCK、垂直スタート信号VSTが与えられる。走査線駆動回路3はこれらの信号に基づいて、画素アレイ1の各行に対して配設された走査線WSに対して走査パルスを与え、また各行に対して配設されたデューティ制御線DSを駆動する。
画素アレイ1はm行の画素が構成されることから、走査線WSとしては走査線WS(1)〜WS(m)が設けられ、またデューティ制御線DS(1)〜DS(m)が設けられる。走査線駆動回路3は、1フレーム期間内において、1水平期間毎に走査線WS(1)〜WS(m)を順次選択する走査パルスを印加する。
また1フレーム期間において各行に対して、各画素における輝度あるいはホワイトバランス調整のために、デューティ制御線DS(1)〜DS(m)に、所定のタイミングでH/Lレベルが切り換えられる制御パルスを印加する。
各画素回路10(10R、10B、10G)には、それぞれ対応する行の走査線WSからの走査パルスと、デューティ制御線DSからの制御パルスが与えられる。
画素アレイ1はm行の画素が構成されることから、走査線WSとしては走査線WS(1)〜WS(m)が設けられ、またデューティ制御線DS(1)〜DS(m)が設けられる。走査線駆動回路3は、1フレーム期間内において、1水平期間毎に走査線WS(1)〜WS(m)を順次選択する走査パルスを印加する。
また1フレーム期間において各行に対して、各画素における輝度あるいはホワイトバランス調整のために、デューティ制御線DS(1)〜DS(m)に、所定のタイミングでH/Lレベルが切り換えられる制御パルスを印加する。
各画素回路10(10R、10B、10G)には、それぞれ対応する行の走査線WSからの走査パルスと、デューティ制御線DSからの制御パルスが与えられる。
画素アレイ1の各画素回路10(10R、10B、10G)に対しては、電源電圧Vccとカソード電圧Vkが与えられる。
図1の表示装置構成における画素回路10(10R、10B、10G)の構成は、例えば上述した図9のような構成となる。
上述したように、図9の画素回路10は、有機EL素子4を駆動する回路が3つのP型トランジスタT1,T2,T3と1つの容量Csで形成されている。この画素回路10の構成及び動作は、既に説明したため、ここでの再度の説明は避けるが、この画素回路10はMOSプロセスにより形成され、映像信号線駆動回路2によって信号線SIGに与えられた映像信号電圧を電流に変換して有機EL素子4に流し、発光を行うものである。
上述したように、図9の画素回路10は、有機EL素子4を駆動する回路が3つのP型トランジスタT1,T2,T3と1つの容量Csで形成されている。この画素回路10の構成及び動作は、既に説明したため、ここでの再度の説明は避けるが、この画素回路10はMOSプロセスにより形成され、映像信号線駆動回路2によって信号線SIGに与えられた映像信号電圧を電流に変換して有機EL素子4に流し、発光を行うものである。
図9の画素回路10はMOSプロセスにより形成されるが、MOSプロセスにより、この画素回路10を実現するレイアウト例を図7に示し、また有機EL画素回路の断面構造例を図8に模式的に示す。
まず図8でMOSプロセスで形成される画素回路10の構造を述べる。既に公知であるように、MOSプロセスでは結晶珪素基板(シリコンウエハ)上に不純物添加、拡散を行い、ポリシリコン膜、酸化膜、層間絶縁膜等を成膜していくことでトランジスタを形成し、また素子間の配線のためのアルミまたは銅などによる金属配線膜を生成して所要の回路を構成する。
本例の有機EL画素回路の場合、図示するようにトランジスタT1,T2,T3及び容量Csが形成されるとともに、3層に金属配線膜(第1金属配線膜MT1,第2金属配線膜MT2、第3金属配線膜MT3)が形成される。各層の間はコンタクトとして層間プラグCTが形成されて電気的に接続される。
そして最上層としてアノード電極41,EL薄膜42,カソード電極43が蒸着形成される。
図9の画素回路10の場合、デューティ制御トランジスタT3のドレインが有機EL素子4のアノードに接続されるが、このためには例えば図8のように、デューティ制御トランジスタT3のドレイン領域が、層間プラグCTや金属配線膜MT1,MT2,MT3を介してアノード電極41に接続されることになる。
まず図8でMOSプロセスで形成される画素回路10の構造を述べる。既に公知であるように、MOSプロセスでは結晶珪素基板(シリコンウエハ)上に不純物添加、拡散を行い、ポリシリコン膜、酸化膜、層間絶縁膜等を成膜していくことでトランジスタを形成し、また素子間の配線のためのアルミまたは銅などによる金属配線膜を生成して所要の回路を構成する。
本例の有機EL画素回路の場合、図示するようにトランジスタT1,T2,T3及び容量Csが形成されるとともに、3層に金属配線膜(第1金属配線膜MT1,第2金属配線膜MT2、第3金属配線膜MT3)が形成される。各層の間はコンタクトとして層間プラグCTが形成されて電気的に接続される。
そして最上層としてアノード電極41,EL薄膜42,カソード電極43が蒸着形成される。
図9の画素回路10の場合、デューティ制御トランジスタT3のドレインが有機EL素子4のアノードに接続されるが、このためには例えば図8のように、デューティ制御トランジスタT3のドレイン領域が、層間プラグCTや金属配線膜MT1,MT2,MT3を介してアノード電極41に接続されることになる。
この図8は、あくまで模式的に層構造を示したものであるが、図9の画素回路10に対応したレイアウト例は図7のようになる。
図7においては実線で各素子の構造領域を示し、破線で第1金属配線膜MT1を、一点鎖線で第2金属配線膜MT2を示し、第3金属配線膜MT3は省略している。また層間プラグ(コンタクト)CTとしての上下層のコンタクト部分を「○」で示している。
図7においては実線で各素子の構造領域を示し、破線で第1金属配線膜MT1を、一点鎖線で第2金属配線膜MT2を示し、第3金属配線膜MT3は省略している。また層間プラグ(コンタクト)CTとしての上下層のコンタクト部分を「○」で示している。
実線で示すように、サンプリングトランジスタT1、駆動トランジスタT2、デューティ制御トランジスタT3、容量Csが形成される。
また破線で示す第1金属配線膜MT1により、映像信号線SIGと必要な素子間配線が形成される。また一点鎖線で示す第2金属配線膜MT2により走査線WS、デューティ制御線DSが形成される。図示しない第3金属配線膜MT3によってはアノード電源Vccラインが形成される。
また破線で示す第1金属配線膜MT1により、映像信号線SIGと必要な素子間配線が形成される。また一点鎖線で示す第2金属配線膜MT2により走査線WS、デューティ制御線DSが形成される。図示しない第3金属配線膜MT3によってはアノード電源Vccラインが形成される。
この図7からわかるように、第1金属配線膜MT1による映像信号線SIGはコンタクトCT9によりサンプリングトランジスタT1のドレイン領域(D)に接続される。
サンプリングトランジスタT1のゲート領域(G)はコンタクトCT8により、第2金属配線膜MT2の走査線WSに接続される。
サンプリングトランジスタT1のソース領域(S)は、コンタクトCT7により第1金属配線膜MT1の配線と接続され、コンタクトCT5により容量Csの一方の電極に接続される。さらに、この容量Csの一方の電極は、コンタクトCT4,第1金属配線膜MT1の配線、コンタクトCT10を介して駆動トランジスタT2のゲート領域(G)に接続される。
駆動トランジスタT2のソース(S)はコンタクトCT1から図示しないアノード電源Vccラインに接続される。容量Csの他端も、コンタクトCT6から図示しないアノード電源Vccラインに接続される。
駆動トランジスタT2のドレイン領域(D)は、デューティ制御トランジスタT3のソース領域(S)と共用され、デューティ制御トランジスタT3のゲート領域(G)はコンタクトCT2により、第2金属配線膜MT2によるデューティ制御線DSに接続される。
デューティ制御トランジスタT3のドレイン(D)は、コンタクトCT3から図示しないアノード電極41に接続されることになる。
例えばこのようなレイアウトで画素回路10を形成できる。
サンプリングトランジスタT1のゲート領域(G)はコンタクトCT8により、第2金属配線膜MT2の走査線WSに接続される。
サンプリングトランジスタT1のソース領域(S)は、コンタクトCT7により第1金属配線膜MT1の配線と接続され、コンタクトCT5により容量Csの一方の電極に接続される。さらに、この容量Csの一方の電極は、コンタクトCT4,第1金属配線膜MT1の配線、コンタクトCT10を介して駆動トランジスタT2のゲート領域(G)に接続される。
駆動トランジスタT2のソース(S)はコンタクトCT1から図示しないアノード電源Vccラインに接続される。容量Csの他端も、コンタクトCT6から図示しないアノード電源Vccラインに接続される。
駆動トランジスタT2のドレイン領域(D)は、デューティ制御トランジスタT3のソース領域(S)と共用され、デューティ制御トランジスタT3のゲート領域(G)はコンタクトCT2により、第2金属配線膜MT2によるデューティ制御線DSに接続される。
デューティ制御トランジスタT3のドレイン(D)は、コンタクトCT3から図示しないアノード電極41に接続されることになる。
例えばこのようなレイアウトで画素回路10を形成できる。
続いて図2で映像信号線駆動回路2の構成を説明する。
この映像信号線駆動回路2は画素アレイ1に対して線順次駆動方式で映像信号を与える回路であり、シフトレジスタ21,第1ラッチ回路22,第2ラッチ回路23,D/A変換器24,及びアンプブロック25を有する。
シフトレジスタ21には水平クロックHCK、水平スタート信号HSTが入力される。そして水平クロックHCKに従って水平スタート信号HSKを内部のレジスタで順次シフトさせ、第1ラッチ回路22に対するラッチ制御信号を出力する。
第1ラッチ回路22にはデジタル映像信号としてのストリームデータが入力され、これを順次ラッチする。
第2ラッチ回路23は、ラッチ制御信号STBに基づくタイミングで、第1ラッチ回路22に取り込まれた1水平期間分のデジタル映像信号をラッチする。つまり1水平期間に各信号線SIGに与えるべきデジタル映像信号を取り込み、それをD/A変換器24に供給する。
D/A変換器24は、各信号線SIGに対して供給されたデジタル映像信号をそれぞれその信号値、つまり階調に応じた電圧レベルのアナログ映像信号に変換し、アンプブロック25に供給する。
アンプブロック25は、信号線SIGに対する出力回路部であり、出力動作のためにスイッチ制御信号S1,S2,S3が入力される。また基準電圧Vr1,Vr2が供給される。このアンプブロック25は、各信号線SIGのそれぞれに対応して、次の図3に示した構成を有している。
この映像信号線駆動回路2は画素アレイ1に対して線順次駆動方式で映像信号を与える回路であり、シフトレジスタ21,第1ラッチ回路22,第2ラッチ回路23,D/A変換器24,及びアンプブロック25を有する。
シフトレジスタ21には水平クロックHCK、水平スタート信号HSTが入力される。そして水平クロックHCKに従って水平スタート信号HSKを内部のレジスタで順次シフトさせ、第1ラッチ回路22に対するラッチ制御信号を出力する。
第1ラッチ回路22にはデジタル映像信号としてのストリームデータが入力され、これを順次ラッチする。
第2ラッチ回路23は、ラッチ制御信号STBに基づくタイミングで、第1ラッチ回路22に取り込まれた1水平期間分のデジタル映像信号をラッチする。つまり1水平期間に各信号線SIGに与えるべきデジタル映像信号を取り込み、それをD/A変換器24に供給する。
D/A変換器24は、各信号線SIGに対して供給されたデジタル映像信号をそれぞれその信号値、つまり階調に応じた電圧レベルのアナログ映像信号に変換し、アンプブロック25に供給する。
アンプブロック25は、信号線SIGに対する出力回路部であり、出力動作のためにスイッチ制御信号S1,S2,S3が入力される。また基準電圧Vr1,Vr2が供給される。このアンプブロック25は、各信号線SIGのそれぞれに対応して、次の図3に示した構成を有している。
図3は第1の実施の形態としてのアンプブロック25の構成を示している。なお、図ではアンプブロック25において、1つの信号線SIGに対応する回路構成のみを示している。アンプブロック25には、画素アレイ1に対して設けられた全ての信号線SIGのそれぞれ対応して、図3の構成が設けられることになる。
図3においては、出力段としてのアンプブロック25の負荷となる1つの信号線SIGを示している。抵抗Rsigは信号線SIGの抵抗成分、容量Csigは信号線SIGの容量成分を示す。
この信号線SIGに対して、アンプブロック25においては、増幅回路30,スイッチ31,32,33、及び容量C1が設けられる。
増幅回路30には、D/A変換器24からのアナログ映像信号が入力Sinとして供給される。増幅回路30はアナログ映像信号に対してゲインkの増幅処理(増幅または減衰)を行う。
増幅回路30の出力点をノードNAとする。また容量C1の一端側をノードNB、他端側をノードNCとする。
増幅回路30と出力点(ノードNA)と容量C1の一端(ノードNB)の間にはスイッチ31が設けられる。スイッチ31はスイッチ制御信号S1によりオン/オフされる。
また容量C1の一端(ノードNB)と基準電圧Vr1の間にはスイッチ32が設けられる。スイッチ32はスイッチ制御信号S2によりオン/オフされる。
さらに容量C1の他端(ノードNC)と基準電圧Vr2の間にはスイッチ33が設けられる。スイッチ33はスイッチ制御信号S3によりオン/オフされる。
容量C1の他端、つまりノードNCは、信号線SIGに対する映像信号の出力点となる。
この信号線SIGに対して、アンプブロック25においては、増幅回路30,スイッチ31,32,33、及び容量C1が設けられる。
増幅回路30には、D/A変換器24からのアナログ映像信号が入力Sinとして供給される。増幅回路30はアナログ映像信号に対してゲインkの増幅処理(増幅または減衰)を行う。
増幅回路30の出力点をノードNAとする。また容量C1の一端側をノードNB、他端側をノードNCとする。
増幅回路30と出力点(ノードNA)と容量C1の一端(ノードNB)の間にはスイッチ31が設けられる。スイッチ31はスイッチ制御信号S1によりオン/オフされる。
また容量C1の一端(ノードNB)と基準電圧Vr1の間にはスイッチ32が設けられる。スイッチ32はスイッチ制御信号S2によりオン/オフされる。
さらに容量C1の他端(ノードNC)と基準電圧Vr2の間にはスイッチ33が設けられる。スイッチ33はスイッチ制御信号S3によりオン/オフされる。
容量C1の他端、つまりノードNCは、信号線SIGに対する映像信号の出力点となる。
このアンプブロック25の動作を図4のタイミングチャートで説明する。図4(a)には入力Sinとして供給されるアナログ映像信号の電圧Vinを示している。D/A変換器24から出力されるアナログ映像信号の電圧範囲を、Vin_maxからVin_minとしている。
図4(b)(c)(d)にスイッチ制御信号S1,S2,S3を示している。スイッチ31,32,33は、それぞれスイッチ制御信号S1,S2,S3が高電位となることでオンとされるとする。
図4(e)(f)(g)は、ノードNA,NB,NCの電位状態を示している。
ノードNAの電圧範囲を、Va_maxからVa_minとしている。最高電位Va_max=基準電圧Vr1である。
ノードNBの電圧範囲を、Vb_maxからVb_minとしている。最高電位Vb_max=基準電圧Vr1である。
ノードNCの電圧範囲を、Vc_maxからVc_minとしている。最高電位Vc_max=基準電圧Vr2である。
図4(b)(c)(d)にスイッチ制御信号S1,S2,S3を示している。スイッチ31,32,33は、それぞれスイッチ制御信号S1,S2,S3が高電位となることでオンとされるとする。
図4(e)(f)(g)は、ノードNA,NB,NCの電位状態を示している。
ノードNAの電圧範囲を、Va_maxからVa_minとしている。最高電位Va_max=基準電圧Vr1である。
ノードNBの電圧範囲を、Vb_maxからVb_minとしている。最高電位Vb_max=基準電圧Vr1である。
ノードNCの電圧範囲を、Vc_maxからVc_minとしている。最高電位Vc_max=基準電圧Vr2である。
このアンプブロック25においては、D/A変換器24からの入力Sinとしてアナログ映像信号が入力される時点tm1において、スイッチ制御信号S1,S2,S3により、スイッチ31はオフ状態、スイッチ32,33はオン状態とされる。これにより、容量C1の一端であるノードNBの電位は基準電圧Vr1とされ、また他端のノードNCは基準電圧Vr2とされる。また信号線SIGの電位も基準電圧Vr2となる。
その後、時点tm2でスイッチ32,33をオフ状態にして、容量C1の両端の電位を確定する。
なお、時点tm1以降、入力Sinとしての映像信号電圧Vinに応じて、増幅回路30の出力点(ノードNA)の電位は、電圧Vaとなる。
その後、時点tm2でスイッチ32,33をオフ状態にして、容量C1の両端の電位を確定する。
なお、時点tm1以降、入力Sinとしての映像信号電圧Vinに応じて、増幅回路30の出力点(ノードNA)の電位は、電圧Vaとなる。
その後、時点tm3では、スイッチ31をオン状態とし、スイッチ32,33はオフ状態のままとする。これによりノードNAとノードNBが接続されて、ノードNBが増幅回路出力である電位Vaとなる。このとき、容量C1と信号線SIGの容量Csigとの容量カップリングにより、ノードNCの電位は基準電圧Vr2からΔVcだけ変動して出力電位Vcが確定する。
ここで出力電位Vcは、
Vc=Vr2−ΔVc
=Vr2−{C1/(C1+Csig)}・(Vr1−Va) ・・・(式2)
となる。
式2より、信号線SIGに与えられる出力電位Vcは、基準電圧Vr2をオフセットとして、振幅は基準電圧Vr1と、増幅回路出力電位Vaと、容量C1と、信号線SIGの容量Csigにより一意に決定される。
例えば、上記のように増幅回路30の出力電位最高値Va_maxを基準電圧Vr1とし、最低電位をVa_minとすると、出力振幅Vcppは、
Vcpp={C1/(C1+Csig)}・(Vr1−Vamin) ・・・(式3)
となる。
Vc=Vr2−ΔVc
=Vr2−{C1/(C1+Csig)}・(Vr1−Va) ・・・(式2)
となる。
式2より、信号線SIGに与えられる出力電位Vcは、基準電圧Vr2をオフセットとして、振幅は基準電圧Vr1と、増幅回路出力電位Vaと、容量C1と、信号線SIGの容量Csigにより一意に決定される。
例えば、上記のように増幅回路30の出力電位最高値Va_maxを基準電圧Vr1とし、最低電位をVa_minとすると、出力振幅Vcppは、
Vcpp={C1/(C1+Csig)}・(Vr1−Vamin) ・・・(式3)
となる。
ここで、図9で示した画素回路10を駆動する場合、増幅回路30の出力振幅が2Vで、信号線SIGの出力振幅として0.5Vを必要とする場合には、式3より容量C1を信号線容量Csigの1/3倍の値で設計すれば良いことがわかる。信号線容量Csigは形成プロセスとレイアウトから一意に決まるので、容量C1も一意に決めることが出来る。
また、D/A変換器24からの入力振幅が過大の場合でも、増幅回路30のゲインと容量比で任意の電圧を出力できる。
したがって、MOSプロセスで形成された微小画素で構成された有機EL表示装置の画素回路10、つまり電圧−電流変換型画素回路の微小な映像信号振幅に容易に対応できることになる。
また、D/A変換器24からの入力振幅が過大の場合でも、増幅回路30のゲインと容量比で任意の電圧を出力できる。
したがって、MOSプロセスで形成された微小画素で構成された有機EL表示装置の画素回路10、つまり電圧−電流変換型画素回路の微小な映像信号振幅に容易に対応できることになる。
即ち本実施の形態によれば、アンプブロック25で、容量カップリングによりアナログ映像信号電圧を低減させることで、信号線SIGに出力する映像信号電圧を、MOSプロセスで形成された画素回路に適切な微小振幅の映像信号とする。このため前段のD/A変換器24においては、十分な電圧幅の中で階調表現ができ、画素回路に対応する微小振幅に応じた高い分解能を備える必要はない。また増幅回路30も必要以上に高性能とすることを要求されない。
このため信号線駆動回路2、特にD/A変換器24や増幅回路10において構成上の負担をかけないまま、低コストかつ高精細な有機EL表示装置を実現できる。
また信号線駆動回路2においてシフトレジスタ21からD/A変換器24までについては従前の回路を用いることができることから、設計の効率化、迅速化も可能である。
このため信号線駆動回路2、特にD/A変換器24や増幅回路10において構成上の負担をかけないまま、低コストかつ高精細な有機EL表示装置を実現できる。
また信号線駆動回路2においてシフトレジスタ21からD/A変換器24までについては従前の回路を用いることができることから、設計の効率化、迅速化も可能である。
次に、図5,図6により第2の実施の形態のアンプブロック25を説明する。
図5は、上記図3と同様に、アンプブロック25として、1つの信号線SIGに対応する回路構成のみを示している。
図示するように、この第2の実施の形態のアンプブロック25は、増幅回路40,スイッチ41,42,43、及び容量C11、C12が設けられる。
D/A変換器24からのアナログ映像信号が入力Sinとして供給されるが、この入力Sinはスイッチ41を介して容量C11の一端(ノードND)に供給される。スイッチ41はスイッチ制御信号S1によりオン/オフされる。
また容量C11の一端(ノードND)と基準電圧Vr1の間にはスイッチ42が設けられる。スイッチ42はスイッチ制御信号S2によりオン/オフされる。
さらに容量C11の他端(ノードNE)と基準電圧Vr2の間にはスイッチ43が設けられる。スイッチ43はスイッチ制御信号S3によりオン/オフされる。
容量C11の他端(ノードNE)とグランド電位の間には、容量C12が接続される。
また容量C11の他端(ノードNE)に増幅回路40の入力端が接続される。増幅回路40はノードNEの映像信号に対してゲインkの増幅処理(増幅または減衰)を行う。
増幅回路40の出力点(ノードNF)が、信号線SIGと接続された出力点となる。
図5は、上記図3と同様に、アンプブロック25として、1つの信号線SIGに対応する回路構成のみを示している。
図示するように、この第2の実施の形態のアンプブロック25は、増幅回路40,スイッチ41,42,43、及び容量C11、C12が設けられる。
D/A変換器24からのアナログ映像信号が入力Sinとして供給されるが、この入力Sinはスイッチ41を介して容量C11の一端(ノードND)に供給される。スイッチ41はスイッチ制御信号S1によりオン/オフされる。
また容量C11の一端(ノードND)と基準電圧Vr1の間にはスイッチ42が設けられる。スイッチ42はスイッチ制御信号S2によりオン/オフされる。
さらに容量C11の他端(ノードNE)と基準電圧Vr2の間にはスイッチ43が設けられる。スイッチ43はスイッチ制御信号S3によりオン/オフされる。
容量C11の他端(ノードNE)とグランド電位の間には、容量C12が接続される。
また容量C11の他端(ノードNE)に増幅回路40の入力端が接続される。増幅回路40はノードNEの映像信号に対してゲインkの増幅処理(増幅または減衰)を行う。
増幅回路40の出力点(ノードNF)が、信号線SIGと接続された出力点となる。
図5のアンプブロック25の動作を図6のタイミングチャートで説明する。図6(a)には入力Sinとして供給されるアナログ映像信号の電圧Vinを示している。
図6(b)(c)(d)にスイッチ制御信号S1,S2,S3を示している。スイッチ41,42,43は、それぞれスイッチ制御信号S1,S2,S3が高電位となることでオンとされるとする。
図6(e)(f)(g)は、ノードND,NE,NFの電位状態を示している。
図6(b)(c)(d)にスイッチ制御信号S1,S2,S3を示している。スイッチ41,42,43は、それぞれスイッチ制御信号S1,S2,S3が高電位となることでオンとされるとする。
図6(e)(f)(g)は、ノードND,NE,NFの電位状態を示している。
このアンプブロック25においては、D/A変換器24からの入力Sinとしてアナログ映像信号が入力される時点tm1において、スイッチ制御信号S1,S2,S3により、スイッチ41はオフ状態、スイッチ42,43はオン状態とされる。これにより、ノードNDは基準電圧Vr1、ノードNEは基準電圧Vr2とされ、容量C11と容量C12の電位が基準電源Vr1,Vr2の電位に設定される。
容量C11と容量C12の電位確定後に、時点tm2で全てのスイッチをオフ状態にする。そして時点tm3で、スイッチ41をオン状態に、スイッチ42、43をオフ状態にする。すると、入力信号電圧Vinが容量C11の一端(ノードND)に印加され、容量C11と容量C12の容量カップリングにより、ノードNEの電位が基準電圧Vr2からΔVeだけ変動する。このノードNEの電位は、増幅回路40により増幅されて信号線SIGに出力される。
容量C11と容量C12の電位確定後に、時点tm2で全てのスイッチをオフ状態にする。そして時点tm3で、スイッチ41をオン状態に、スイッチ42、43をオフ状態にする。すると、入力信号電圧Vinが容量C11の一端(ノードND)に印加され、容量C11と容量C12の容量カップリングにより、ノードNEの電位が基準電圧Vr2からΔVeだけ変動する。このノードNEの電位は、増幅回路40により増幅されて信号線SIGに出力される。
ここで時点tm3以降、つまりスイッチ41がオン状態になったときのノードNEの電位Veは、
Ve=Vr2−ΔVe
=Vr2−{C1/(C1+C2)}・(Vr1−Vin) ・・・(式4)
となる。そしてこのアンプブロック25の出力電位Vfは、
Vf=k×Ve ・・・(式5)
であり、出力振幅Vfppは、
Vfpp=k×{C1/(C1+C2)}・(Vr1−Vin) ・・・(式6)
となる。
Ve=Vr2−ΔVe
=Vr2−{C1/(C1+C2)}・(Vr1−Vin) ・・・(式4)
となる。そしてこのアンプブロック25の出力電位Vfは、
Vf=k×Ve ・・・(式5)
であり、出力振幅Vfppは、
Vfpp=k×{C1/(C1+C2)}・(Vr1−Vin) ・・・(式6)
となる。
この図5のアンプブロック25の場合、増幅回路40のゲインと容量C11,C12の容量比によって、図3で示した回路と同様に任意の電圧を信号線SIGに出力できる。したがって、MOSプロセスで形成された微小画素で構成された有機EL表示装置の電圧−電流変換型の画素回路の微小な映像信号振幅に容易に対応できる。
また、例えば信号線SIGの容量が大きいと、上記図3のアンプブロック25の場合は容量C1を大きな面積にしなければならない場合があり得るが、図5の回路では、増幅回路入力段にて容量C11,C12により電圧変換を行っているので、信号線SIGの容量に関わらず、容量C11、C12の面積を大面積にする必要は無い。従って表示装置の小型化に有利である。
また、例えば信号線SIGの容量が大きいと、上記図3のアンプブロック25の場合は容量C1を大きな面積にしなければならない場合があり得るが、図5の回路では、増幅回路入力段にて容量C11,C12により電圧変換を行っているので、信号線SIGの容量に関わらず、容量C11、C12の面積を大面積にする必要は無い。従って表示装置の小型化に有利である。
1 画素アレイ、2 映像信号線駆動回路、3 走査線駆動回路、4 有機EL素子、10 画素回路、10R R画素回路、10B B画素回路、10G G画素回路、25 アンプブロック、30,40 増幅回路、31,32,33,41,42,43 スイッチ、C1,C11,C12 容量、SIG 映像信号線、WS 走査線、DS デューティ制御線
Claims (7)
- 複数列の信号線と、複数行の走査線が配されるとともに、各信号線と各走査線の交差部分に、有機エレクトロルミネッセンス素子を発光素子としてMOSプロセスで形成された画素回路が配置されて成る画素アレイと、
上記各信号線に映像信号電圧を与える信号線駆動回路と、
上記各走査線に走査パルスを与える走査線駆動回路と、
を有する表示装置において、
上記信号線駆動回路には、映像信号電圧を上記信号線に与える出力回路部として、入力されたアナログ映像信号電圧を、容量カップリングで得られる電圧に変換して上記信号線に出力する出力回路部が設けられることを特徴とする表示装置。 - 上記出力回路部は、
入力されたアナログ映像信号を増幅する増幅回路と、
容量素子と、
上記増幅回路の出力端と上記容量素子の一端の間をオン/オフする第1のスイッチと、
上記容量素子の一端と、第1の基準電位の間をオン/オフする第2のスイッチと、
上記容量素子の他端と、第2の基準電位の間をオン/オフする第3のスイッチとを有し、
上記容量素子の他端が、上記信号線に接続されている構成であることを特徴とする請求項1に記載の表示装置。 - 上記出力回路部は、入力されたアナログ映像信号電圧を、上記容量素子と、上記信号線の容量との容量カップリングで得られる電圧に変換して上記信号線に出力することを特徴とする請求項2に記載の表示装置。
- 上記出力回路部は、
第1の容量素子と、
上記第1の容量素子の一端と、アナログ映像信号の入力端の間をオン/オフする第1のスイッチと、
上記容量素子の一端と、第1の基準電位の間をオン/オフする第2のスイッチと、
上記容量素子の他端と、第2の基準電位の間をオン/オフする第3のスイッチと、
上記容量素子の他端と、接地電位の間に接続される第2の容量素子と、
上記容量素子の他端に接続される増幅回路とを有し、
上記増幅回路の出力端が、上記信号線に接続されている構成であることを特徴とする請求項1に記載の表示装置。 - 上記出力回路部は、入力されたアナログ映像信号電圧を、上記第1の容量素子と、上記第2の容量素子との容量カップリングで得られる電圧に変換した後、上記増幅回路を介して上記信号線に出力することを特徴とする請求項4に記載の表示装置。
- 上記画素回路は、上記信号線から与えられた映像信号電圧を電流に変換して有機エレクトロルミネッセンス素子に供給する構成であることを特徴とする請求項1に記載の表示装置。
- 複数列の信号線と、複数行の走査線が配されるとともに、各信号線と各走査線の交差部分に、有機エレクトロルミネッセンス素子を発光素子としてMOSプロセスで形成された画素回路が配置されて成る画素アレイと、
上記各信号線に映像信号電圧を与える信号線駆動回路と、
上記各走査線に走査パルスを与える走査線駆動回路と、
を有する表示装置における信号線駆動方法として、
アナログ映像信号電圧を、容量カップリングで得られる電圧に変換して上記信号線に出力することを特徴とする信号線駆動方法。
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