WO2014112278A1 - 表示装置、表示駆動装置、駆動方法、および電子機器 - Google Patents

表示装置、表示駆動装置、駆動方法、および電子機器 Download PDF

Info

Publication number
WO2014112278A1
WO2014112278A1 PCT/JP2013/083963 JP2013083963W WO2014112278A1 WO 2014112278 A1 WO2014112278 A1 WO 2014112278A1 JP 2013083963 W JP2013083963 W JP 2013083963W WO 2014112278 A1 WO2014112278 A1 WO 2014112278A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
voltage
terminal
source
signal
Prior art date
Application number
PCT/JP2013/083963
Other languages
English (en)
French (fr)
Inventor
直史 豊村
Original Assignee
ソニー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニー株式会社 filed Critical ソニー株式会社
Priority to CN201380065611.8A priority Critical patent/CN104919516B/zh
Priority to US14/651,031 priority patent/US9633596B2/en
Priority to KR1020157014332A priority patent/KR102045210B1/ko
Publication of WO2014112278A1 publication Critical patent/WO2014112278A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G09G2300/0866—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes by means of changes in the pixel supply voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/028—Generation of voltages supplied to electrode drivers in a matrix display other than LCD
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes

Definitions

  • the present disclosure relates to a display device having a current-driven display element, a display driving device and a driving method used in such a display device, and an electronic apparatus including such a display device.
  • a display device that uses a current-driven optical element whose emission luminance changes according to a flowing current value, for example, an organic EL (Electro-Luminescence) element, as a light emitting element.
  • Display devices have been developed and commercialized. Unlike a liquid crystal element or the like, a light emitting element is a self light emitting element and does not require a light source (backlight). Therefore, the organic EL display device has features such as higher image visibility, lower power consumption, and faster element response speed than a liquid crystal display device that requires a light source.
  • Patent Document 1 discloses a display panel that includes a shift register and a drive scanner having an inverter connected to each output terminal of the shift register.
  • the drive signal when driving a pixel, the drive signal is often required to have a large amplitude. Therefore, it is desired that the drive circuit generates such a large amplitude drive signal.
  • the display driving device includes a first transistor and a first capacitor element.
  • the first transistor has a gate, a drain, and a source.
  • the first capacitor element has a first terminal and a second terminal connected to the drain or source of the first transistor.
  • a driving method applies a pulse signal to a drain or a source of a first transistor, and a terminal to which a pulse signal of the drain and the source of the first transistor is applied A first capacitor having a second terminal connected to a terminal different from the above, applying another pulse signal to the first terminal and driving the unit pixel based on the voltage of the second terminal It is.
  • An electronic apparatus includes the display device, and includes, for example, a mobile terminal device such as a television device, a digital camera, a personal computer, a video camera, or a mobile phone.
  • a mobile terminal device such as a television device, a digital camera, a personal computer, a video camera, or a mobile phone.
  • the second terminal of the first capacitor is connected to the drain or the source of the first transistor, and the second terminal The unit pixel is driven based on the terminal voltage. At that time, a pulse signal is applied to a terminal different from the terminal to which the first capacitor of the first transistor is connected, and another terminal is connected to the first terminal of the first capacitor. A pulse signal is applied.
  • the first transistor and the first capacitor connected to the drain or the source of the first transistor are provided.
  • a drive signal having a large amplitude can be generated.
  • FIG. 11 is a block diagram illustrating a configuration example of a display device according to an embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a subpixel illustrated in FIG. 1.
  • FIG. 2 is a block diagram illustrating a configuration example of a power supply line driving unit illustrated in FIG. 1.
  • FIG. 4 is a circuit diagram illustrating a configuration example of a charge pump circuit and a drive circuit illustrated in FIG. 3. It is explanatory drawing showing arrangement
  • FIG. 2 is a timing waveform diagram illustrating an operation example of a drive unit illustrated in FIG. 1.
  • FIG. 2 is a timing waveform diagram illustrating an operation example of a subpixel illustrated in FIG. 1.
  • FIG. 5 is a timing waveform diagram illustrating an operation example of the charge pump circuit and the drive circuit illustrated in FIG. 4. It is a circuit diagram showing the example of 1 structure of the charge pump circuit which concerns on a modification. It is a block diagram showing the example of 1 structure of the power supply line drive part which concerns on another modification.
  • FIG. 11 is a circuit diagram illustrating a configuration example of a charge pump circuit illustrated in FIG. 10. It is a perspective view showing the external appearance structure of the television apparatus with which the display apparatus which concerns on embodiment was applied. It is a circuit diagram showing the example of 1 structure of the sub pixel which concerns on another modification.
  • the display unit 10 has a plurality of pixels Pix arranged in a matrix. Each pixel Pix has red, green, and blue sub-pixels 11.
  • the display unit 10 includes a plurality of scanning lines WSL and a plurality of power supply lines PL extending in the row direction, and a plurality of data lines DTL extending in the column direction. One ends of these scanning lines WSL, power supply lines PL, and data lines DTL are connected to the drive unit 20.
  • Each of the sub-pixels 11 described above is disposed at the intersection of the scanning line WSL and the data line DTL.
  • FIG. 2 shows an example of the circuit configuration of the sub-pixel 11.
  • the subpixel 11 includes a write transistor WSTr, a drive transistor DRTr, an organic EL element OLED, and capacitive elements Cs and Csub. That is, in this example, the sub-pixel 11 has a so-called “2Tr2C” configuration including two transistors (the write transistor WSTr and the drive transistor DRTr) and the two capacitance elements Cs and Csub. .
  • the write transistor WSTr and the drive transistor DRTr are composed of, for example, an N-channel MOS (Metal Oxide Semiconductor) type TFT (Thin Film Transistor).
  • the write transistor WSTr has a gate connected to the scanning line WSL, a source connected to the data line DTL, and a drain connected to the gate of the drive transistor DRTr and one end of the capacitive element Cs.
  • the drive transistor DRTr has a gate connected to the drain of the write transistor WSTr and one end of the capacitive element Cs, a drain connected to the power supply line PL, and a source connected to the other end of the capacitive element Cs and the anode of the organic EL element OLED. Has been.
  • the drive unit 20 drives the display unit 10 based on the video signal Sdisp and the synchronization signal Ssync supplied from the outside.
  • the driving unit 20 includes a video signal processing unit 21, a timing generation unit 22, a scanning line driving unit 23, a power line driving unit 26, and a data line driving unit 27. Yes.
  • the video signal processing unit 21 performs predetermined signal processing on the video signal Sdisp supplied from the outside to generate a video signal Sdisp2.
  • Examples of the predetermined signal processing include gamma correction and overdrive correction.
  • the timing generation unit 22 supplies control signals to the scanning line driving unit 23, the power supply line driving unit 26, and the data line driving unit 27 based on the synchronization signal Ssync supplied from the outside, and these are mutually connected. It is a circuit that controls to operate in synchronization.
  • the scanning line driving unit 23 sequentially selects the sub-pixels 11 for each row by sequentially applying the scanning signal WS to the plurality of scanning lines WSL in accordance with the control signal supplied from the timing generation unit 22. .
  • the power supply line driving unit 26 sequentially applies the power supply signal DS to the plurality of power supply lines PL in accordance with the control signal supplied from the timing generation unit 22, thereby performing the light emission operation and the extinction operation of the subpixels 11 for each row. Control is performed.
  • the power signal DS transitions between the voltage Vccp and the voltage Vini.
  • the voltage Vini is a voltage for initializing the sub-pixel 11
  • the voltage Vccp is a voltage for causing the organic EL element OLED to emit light by flowing a current Ids through the driving transistor DRTr.
  • FIG. 3 shows a configuration example of the power supply line driving unit 26.
  • the power supply line drive unit 26 includes a shift register 31, a plurality of charge pump circuits 32, a voltage generation unit 33, and a plurality of drive circuits 34.
  • the shift register 31 includes a plurality of scanning signals Ss (..., Ss (n ⁇ 1),... For selecting a pixel line to be driven based on a control signal (not shown) supplied from the timing generator 22.
  • Each scanning signal Ss is supplied to four church pump circuits 32. Specifically, for example, the scanning signal Ss (n + 1) is supplied to the four charge pump circuits 32 (k ⁇ 1), 32 (k), 32 (k + 1), and 32 (k + 2). .
  • Each scanning signal Ss is a signal that transitions between a high level voltage VH and a low level voltage VL.
  • the high level voltage VH is a voltage lower than the voltage Vccp
  • the low level voltage VL is the same level as the voltage Vini.
  • Each charge pump circuit 32 generates a signal St having an amplitude larger than the amplitude of these scanning signals Ss based on the four scanning signals Ss. Specifically, for example, the charge pump circuit 32 (k) generates the signal St (k) based on the four scanning signals Ss (n ⁇ 1), Ss (n), Ss (n + 1), and Ss (n + 2). Generate.
  • Each charge pump circuit 32 has input terminals SR1 to SR4 to which four scanning signals Ss are input, and an output terminal Out that outputs a signal St.
  • the scanning signal Ss (n ⁇ 1) is input to the input terminal SR1 of the charge pump circuit 32 (k), the scanning signal Ss (n) is input to the input terminal SR2, and the scanning signal Ss is input to the input terminal SR3.
  • N + 1) is input, and the scanning signal Ss (n + 2) is input to the input terminal SR4.
  • Each charge pump circuit 32 is provided corresponding to each pixel line in the display unit 10. Specifically, for example, the kth charge pump circuit 32 (k) is provided corresponding to the kth pixel line.
  • Each drive circuit 34 generates a power signal DS based on the voltage Vccp supplied from the voltage generator 33 and the signal St supplied from the charge pump circuit 32.
  • Each drive circuit 34 has an input terminal InH to which a voltage Vccp is input, an input terminal In to which a signal St is input, and an output terminal Out that outputs a power supply signal DS.
  • Each drive circuit 34 is provided corresponding to each pixel line in the display unit 10.
  • the k-th drive circuit 34 (k) is based on the voltage Vccp supplied from the voltage generation unit 33 and the signal St (k) supplied from the charge pump circuit 32 (k).
  • a k-th power signal DS (k) is generated.
  • the drive circuit 34 (k) applies the power signal DS (k) to the power line PL (k) related to the kth pixel line.
  • a DC voltage VG1 is supplied to the gate of the transistor Tr1, the drain is connected to the input terminal SR2, and the source is connected to one end of the capacitive element C1 and the gate of the transistor Tr2.
  • This voltage VG1 is higher than the low level voltage VL and lower than the high level voltage VH (VH> VG1> VL).
  • the gate of the transistor Tr2 is connected to the source of the transistor Tr1 and one end of the capacitor C1, the drain is connected to the input terminal SR1, and the source is connected to one end of the capacitor C2 and to the output terminal Out.
  • the transistor Tr3 has a gate connected to the other end of the capacitive element C1 and the input terminal SR3, a drain connected to the input terminal SR4, and a source connected to the other end of the capacitive element C2. Note that the drain and the source of these transistors Tr1 to Tr3 may be interchanged.
  • One end of the capacitive element C1 is connected to the source of the transistor Tr1 and the gate of the transistor Tr2, and the other end is connected to the gate of the transistor Tr3 and to the input terminal SR3.
  • One end of the capacitive element C2 is connected to the source of the transistor Tr2 and to the output terminal Out, and the other end is connected to the source of the transistor Tr3.
  • the gate of the transistor Tr4 is connected to the source of the transistor Tr5 and connected to the input terminal In, the drain is connected to the input terminal InH, the source is connected to the gate and drain of the transistor Tr5 and output. Connected to terminal Out.
  • the gate of the transistor Tr5 is connected to the drain of the transistor Tr5 and the source of the transistor Tr4 and to the output terminal Out, and the source is connected to the gate of the transistor Tr4 and to the input terminal In.
  • the charge pump circuit 32 and the drive circuit 34 generate a power supply signal DS having an amplitude (Vccp-Vini) larger than the amplitude (VH-VL) of the scanning signal Ss, as will be described later. .
  • FIG. 5 shows the arrangement of each block in the display device 1.
  • the scanning line drive unit 23 is arranged in the left frame region of the substrate 30 where the display unit 10 is formed, and the power line drive unit 26 is arranged in the right frame region. That is, the power supply line driving unit 26 is formed on the substrate 30 in the same manner as the display unit 10 and the scanning line driving unit 23.
  • the data line driving unit 27 includes a pixel voltage Vsig that indicates the emission luminance of each sub-pixel 11 according to the video signal Sdisp2 supplied from the video signal processing unit 21 and the control signal supplied from the timing generation unit 22.
  • a signal Sig including a voltage Vofs for performing Vth correction described later is generated and applied to each data line DTL.
  • the transistor Tr2 corresponds to a specific example of “first transistor” in the present disclosure.
  • the transistor Tr1 corresponds to a specific example of “second transistor” in the present disclosure.
  • the transistor Tr3 corresponds to a specific example of “third transistor” in the present disclosure.
  • the capacitive element C2 corresponds to a specific example of “first capacitive element” in the present disclosure.
  • the capacitive element C1 corresponds to a specific example of “second capacitive element” in the present disclosure.
  • the transistor Tr4 corresponds to a specific example of “switch” in the present disclosure.
  • the transistor Tr5 corresponds to a specific example of “nonlinear element” in the present disclosure.
  • the sub-pixel 11 corresponds to a specific example of “unit pixel” in the present disclosure.
  • the video signal processing unit 21 performs predetermined signal processing on the video signal Sdisp supplied from the outside to generate a video signal Sdisp2.
  • the timing generation unit 22 supplies control signals to the scanning line driving unit 23, the power supply line driving unit 26, and the data line driving unit 27 based on the synchronization signal Ssync supplied from the outside, and these are synchronized with each other. And control to work.
  • the scanning line driving unit 23 sequentially selects the sub-pixels 11 for each row by sequentially applying the scanning signal WS to the plurality of scanning lines WSL in accordance with the control signal supplied from the timing generation unit 22.
  • the power supply line driving unit 26 sequentially applies the power supply signal DS to the plurality of power supply lines PL in accordance with the control signal supplied from the timing generation unit 22, thereby performing the light emission operation and the extinction operation of the subpixels 11 for each row. Take control.
  • the data line driving unit 27 performs pixel voltage Vsig and Vth correction for instructing the light emission luminance of each sub-pixel 11 in accordance with the video signal Sdisp2 supplied from the video signal processing unit 21 and the control signal supplied from the timing generation unit 22.
  • a signal Sig including a voltage Vofs for performing is generated and applied to each data line DTL.
  • the display unit 10 performs display based on the scanning signal WS, the power supply signal DS, and the signal Sig supplied from the driving unit 20.
  • FIG. 6A and 6B are timing charts of the operation of the drive unit 20.
  • FIG. 6A shows the waveform of the scanning signal WS
  • FIG. 6B shows the waveform of the power supply signal DS
  • FIG. 6C shows the waveform of the signal Sig. Indicates.
  • a scanning signal WS (k) is a scanning signal WS for driving the sub-pixel 11 in the k-th line
  • the scanning signals WS (k + 1), WS (k + 2), WS (K + 3) are scanning signals WS for driving the sub-pixels 11 of the (k + 1) th line, the (k + 2) th line, and the (k + 3) th line, respectively.
  • the data line driving unit 27 applies the pixel voltage Vsig to the data line DTL during a predetermined period including the pulse PP2 (for example, the period from timing t4 to t7), and applies the voltage Vofs during other periods (FIG. 6 ( C)).
  • the drive unit 20 drives the k-th sub-pixel 11 in one horizontal period (for example, timings t1 to t7), and (k + 1) line in the next horizontal period (for example, timings t7 to t8).
  • the sub-pixel 11 of the eye is driven.
  • the driving unit 20 drives all the sub-pixels 11 of the display unit 10 in one frame period.
  • FIG. 7 shows a timing chart of the operation of the sub-pixel 11 in the period from the timing t0 to t7,
  • A shows the waveform of the scanning signal WS
  • B shows the waveform of the power supply signal DS
  • C shows the waveform of the signal Sig
  • D shows the waveform of the gate voltage Vg of the drive transistor DRTr
  • E shows the waveform of the source voltage Vs of the drive transistor DRTr.
  • 7B to 7E show the waveforms using the same voltage axis.
  • the drive unit 20 initializes the sub-pixel 11 within one horizontal period (1H) (initialization period P1), and performs Vth correction for suppressing the influence of the element variation of the drive transistor DRTr on the image quality (Vth In the correction period P2), the pixel voltage Vsig is written to the sub-pixel 11 and ⁇ correction is performed (writing / ⁇ correction period P3). After that, the organic EL element OLED of the sub-pixel 11 emits light with a luminance corresponding to the written pixel voltage Vsig (light emission period P4). The details will be described below.
  • the power supply line driving unit 26 changes the power supply signal DS from the voltage Vccp to the voltage Vini at the timing t0 prior to the initialization period P1 (FIG. 7B).
  • the drive transistor DRTr is turned on, and the source voltage Vs of the drive transistor DRTr is set to the voltage Vini (FIG. 7E).
  • the drive unit 20 performs Vth correction during the period from timing t2 to t3 (Vth correction period P2).
  • the power supply line drive unit 26 changes the power supply signal DS from the voltage Vini to the voltage Vccp at the timing t2 (FIG. 7B).
  • the drive transistor DRTr operates in the saturation region, and a current Ids flows from the drain to the source. With this current Ids, the source voltage Vs rises (FIG. 7E).
  • the organic EL element OLED maintains a reverse bias state, and no current flows through the organic EL element OLED.
  • the gate-source voltage Vgs decreases, and thus the current Ids decreases.
  • the current Ids converges toward “0” (zero).
  • the scanning line driving unit 23 changes the voltage of the scanning signal WS from the high level to the low level at timing t3 (FIG. 7A). As a result, the write transistor WSTr is turned off. Then, the data line driving unit 27 sets the signal Sig to the pixel voltage Vsig at timing t4 (FIG. 7C).
  • the driving unit 20 writes the pixel voltage Vsig to the sub-pixel 11 and performs ⁇ correction during the period from timing t5 to t6 (writing / ⁇ correction period P3).
  • the scanning line driving unit 23 changes the voltage of the scanning signal WS from low level to high level at timing t5 (FIG. 7A). Accordingly, the write transistor WSTr is turned on, and the gate voltage Vg of the drive transistor DRTr rises from the voltage Vofs to the pixel voltage Vsig (FIG. 7D).
  • the gate-source voltage Vgs of the drive transistor DRTr becomes larger than the threshold voltage Vth (Vgs> Vth), and the current Ids flows from the drain to the source, so that the source voltage Vs of the drive transistor DRTr rises (FIG. 7 ( E)).
  • Vgs> Vth the threshold voltage
  • the current Ids flows from the drain to the source, so that the source voltage Vs of the drive transistor DRTr rises
  • the influence of element variations of the drive transistor DRTr is suppressed ( ⁇ (mobility) correction)
  • the gate-source voltage Vgs of the drive transistor DRTr is set to a voltage Vemi corresponding to the pixel voltage Vsig. Is done.
  • the drive unit 20 causes the sub-pixel 11 to emit light in a period after the timing t6 (light emission period P4).
  • the scanning line driving unit 23 changes the voltage of the scanning signal WS from a high level to a low level (FIG. 7A).
  • the write transistor WSTr is turned off, and the gate of the drive transistor DRTr becomes floating, so that the voltage between the terminals of the capacitive element Cs, that is, the gate-source voltage Vgs of the drive transistor DRTr is maintained thereafter.
  • the source voltage Vs of the drive transistor DRTr increases (FIG.
  • the gate voltage Vg of the drive transistor DRTr also increases (FIG. 7D).
  • the source voltage Vs of the drive transistor DRTr becomes larger than the threshold voltage Vel of the organic EL element OLED and the voltage Vcath (Vel + Vcath) by such bootstrap operation, the voltage between the anode and the cathode of the organic EL element OLED is increased. A current flows and the organic EL element OLED emits light. That is, the source voltage Vs increases according to the element variation of the organic EL element OLED, and the organic EL element OLED emits light.
  • the light emission period P4 shifts to the initialization period P1.
  • the drive unit 20 is driven to repeat this series of operations.
  • the source voltage Vs is increased in accordance with the element variation of the organic EL element OLED in the light emission period P ⁇ b> 4, so that deterioration in image quality due to the element variation of the organic EL element OLED can be suppressed. it can.
  • the charge pump circuit 32 generates a signal St based on the four scanning signals Ss supplied from the shift register 31. Then, the drive circuit 34 generates the power signal DS based on the voltage Vccp supplied from the voltage generator 33 and the signal St supplied from the charge pump circuit 32.
  • V1 VG1-Vth1 (1)
  • Vth1 is a threshold voltage of the transistor Tr1. That is, the voltage V1 is lower than the gate voltage (voltage VG1) of the transistor Tr1 by the threshold voltage Vth1 of the transistor Tr1. That is, the gate-source voltage Vgs of the transistor Tr1 is equal to the threshold voltage Vth1 of the transistor Tr1.
  • Vth2 is the threshold voltage of the transistor Tr2. That is, the voltage V2 is lower than the gate voltage (voltage V1) of the transistor Tr2 by the threshold voltage Vth2 of the transistor Tr2. That is, the gate-source voltage Vgs of the transistor Tr2 is equal to the threshold voltage Vth2 of the transistor Tr2.
  • the voltage of the signal SSR3 changes from the low level voltage VL to the high level voltage VH (FIG. 8C).
  • this voltage change is transmitted to the source of the transistor Tr1 through the capacitor C1, and the source voltage (node voltage VN1) of the transistor Tr1 changes to the voltage V3 (FIG. 8E).
  • This voltage V3 is expressed by the following equation.
  • Gain1 is a gain representing a ratio between a voltage change at one end of the capacitive element C1 and a voltage change at the other end of the capacitive element C1, and includes a capacitance value of the capacitive element C1 and parasitic capacitances of the transistors Tr1 and Tr2. It is determined by. In this manner, when the source voltage of the transistor Tr1 increases, the gate-source voltage Vgs of the transistor Tr1 becomes lower than the threshold voltage Vth1 of the transistor Tr1, and the transistor Tr1 is turned off.
  • the power supply signal DS rises as the voltage of the signal St increases (FIG. 8 (H)). Specifically, in the drive circuit 34, the transistor Tr4 is turned on, the transistor Tr5 is turned off, and the power supply signal DS rises toward the voltage Vccp. In this example, since the on-resistance of the transistor Tr4 is not sufficiently low, the voltage of the power supply signal DS is slightly lower than the voltage Vccp.
  • the transistor Tr3 in response to the change of the signal SSR3, in the charge pump circuit 32, the transistor Tr3 is turned on, and the source voltage (node voltage VN2) of the transistor Tr3 changes to the voltage VL (FIG. 8F).
  • the voltage of the signal SSR4 changes from the low level voltage VL to the high level voltage VH (FIG. 8D). Accordingly, the transistor Tr3 is transiently turned on, and the source voltage (node voltage VN2) of the transistor Tr3 is changed to the voltage V5 (FIG. 8F).
  • This voltage V5 is expressed by the following equation.
  • V5 VH-Vth3 (5)
  • Vth3 is a threshold voltage of the transistor Tr3. That is, the voltage V5 is lower than the gate voltage (voltage VH) of the transistor Tr3 by the threshold voltage Vth3 of the transistor Tr3. That is, the gate-source voltage Vgs of the transistor Tr3 is equal to the threshold voltage Vth3 of the transistor Tr3.
  • this voltage change is transmitted to the source of the transistor Tr2 through the capacitive element C2, and the source voltage (signal St) of the transistor Tr2 changes to a voltage V6 higher than the voltage VH.
  • V6 V4 + (V5-VL) x
  • Gain2 VG1-Vth1-Vth2 + (VH-VL) x Gain1 + (VH ⁇ VL ⁇ Vth3) ⁇ Gain2 (6)
  • Gain2 is a gain representing a ratio between a voltage change at one end of the capacitive element C2 and a voltage change at the other end of the capacitive element C2. It depends on the capacity.
  • the gains Gain1 and Gain2 are set so that the voltage V6 is higher than the voltage VH. In this manner, when the source voltage of the transistor Tr2 increases, the gate-source voltage Vgs of the transistor Tr2 becomes lower than the threshold voltage Vth2 of the transistor Tr2, and the transistor Tr2 is turned off.
  • the voltage of the signal SSR1 changes from the high level voltage VH to the low level voltage VL (FIG. 8A). Accordingly, the transistor Tr2 is turned on, and the source voltage (signal St) of the transistor Tr2 is changed to the voltage VL (FIG. 8G).
  • the power supply signal DS falls in accordance with the change in the voltage of the signal St (FIG. 8H). Specifically, in the drive circuit 34, the transistor Tr4 is turned off, the transistor Tr5 is turned on transiently, and the power supply signal DS changes to the voltage Vini.
  • Vth5 is a threshold voltage of the transistor Tr5. That is, the voltage Vini is higher than the source voltage (voltage VL) of the transistor Tr5 by the threshold voltage Vth5 of the transistor Tr5. That is, the gate-source voltage Vgs of the transistor Tr5 is equal to the threshold voltage Vth5 of the transistor Tr5.
  • the voltage of the signal SSR2 changes from the high level voltage VH to the low level voltage VL (FIG. 8B). Accordingly, the transistor Tr1 is turned on, and the source voltage (node voltage VN1) of the transistor Tr1 is changed to the voltage VL (FIG. 8E).
  • the voltage of the signal SSR3 changes from the high level voltage VH to the low level voltage VL (FIG. 8C). Thereby, this voltage change is transmitted to the source (node voltage VN1) of the transistor Tr1 through the capacitor C1, so that the node voltage VN1 changes transiently from the voltage VL (FIG. 8E). However, since the transistor Tr1 is in the ON state, the node voltage VN1 converges again to the voltage VL.
  • the transistor Tr3 is turned off, and the source of the transistor Tr3 becomes high impedance.
  • the source voltage (node voltage VN2) of the transistor Tr3 is maintained (FIG. 8F).
  • the voltage of the signal SSR4 changes from the high level voltage VH to the low level voltage VL (FIG. 8D).
  • the source voltage (node voltage VN2) of the transistor Tr3 is maintained (FIG. 8F), and the source voltage (signal St) of the transistor Tr2 is also maintained (FIG. 8). 8 (G)).
  • the charge pump circuit 32 and the drive circuit 34 continue to generate the power signal DS by repeating the above operation.
  • the display device 1 since the display device 1 is provided with the charge pump circuit 32, the voltage of the signal St can be boosted to the voltage V6 higher than the high level voltage VH, and the drive circuit 34 has a large amplitude.
  • a signal St can be supplied.
  • the drive circuit 34 when the drive circuit 34 outputs the voltage Vccp as the power supply signal DS, the on-resistance of the transistor Tr4 can be sufficiently lowered even when the voltage Vccp is high. That is, the drive circuit 34 can generate the power signal DS having a large amplitude.
  • the charge pump 32 and the drive circuit 34 can generate the power signal DS having a large amplitude based on the scan signal Ss having a small amplitude in this way, for example, the power voltage of the shift register 31 or the like is lowered. Therefore, the power consumption of the display device 1 can be reduced.
  • the second pulse signal makes the first polarity transition after the first pulse signal makes the first polarity transition
  • the third pulse signal has the first polarity transition after the second pulse signal has made the first polarity transition

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

　画素を駆動する際、大きい振幅の駆動信号を生成することを目的とし、ゲートと、ドレインと、ソースとを有する第１のトランジスタ（Ｔｒ２）と、第１の端子と、第１のトランジスタのドレインまたはソースに接続された第２の端子とを有する第１の容量素子（Ｃ２）と、第２の端子の電圧に基づいて駆動される単位画素とを備えた、表示装置、表示駆動装置、駆動方法、あるいは電子機器、である。

Description

表示装置、表示駆動装置、駆動方法、および電子機器
　本開示は、電流駆動型の表示素子を有する表示装置、そのような表示装置に用いられる表示駆動装置および駆動方法、ならびにそのような表示装置を備えた電子機器に関する。
　近年、画像表示を行う表示装置の分野では、発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ（Electro Luminescence）素子を用いた表示装置（有機ＥＬ表示装置）が開発され、商品化が進められている。発光素子は、液晶素子などと異なり自発光素子であり、光源（バックライト）が必要ない。そのため、有機ＥＬ表示装置は、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速いなどの特徴を有する。
　表示装置では、マトリックス状に配置された画素に対して駆動回路が制御を行う。例えば、特許文献１には、シフトレジスタと、そのシフトレジスタの各出力端子に接続されたインバータとを有するドライブスキャナとを備えた表示パネルが開示されている。
特開２００８―５８８５３号公報
　ところで、画素を駆動する際、その駆動信号は、しばしば大きい振幅であることが要求される。よって、駆動回路は、そのような大きい振幅の駆動信号を生成することが望まれる。
　したがって、大きい振幅の駆動信号を生成することができる表示装置、表示駆動装置、駆動方法、および電子機器を提供することが望ましい。
　本開示の一実施形態における表示装置は、第１のトランジスタと、第１の容量素子と、単位画素とを備えている。第１のトランジスタは、ゲートと、ドレインと、ソースとを有するものである。第１の容量素子は、第１の端子と、第１のトランジスタのドレインまたはソースに接続された第２の端子とを有するものである。単位画素は、第２の端子の電圧に基づいて駆動されるものである。
　本開示の一実施形態における表示駆動装置は、第１のトランジスタと、第１の容量素子とを備えている。第１のトランジスタは、ゲートと、ドレインと、ソースとを有するものである。第１の容量素子は、第１の端子と、第１のトランジスタのドレインまたはソースに接続された第２の端子とを有するものである。
　本開示の一実施形態における駆動方法は、第１のトランジスタのドレインまたはソースにパルス信号を印加し、第１の端子と、第１のトランジスタのドレインおよびソースのうちのパルス信号が印加された端子とは異なる端子に接続された第２の端子とを有する第１の容量素子の、第１の端子に他のパルス信号を印加し、第２の端子の電圧に基づいて単位画素を駆動するものである。
　本開示の一実施形態における電子機器は、上記表示装置を備えたものであり、例えば、テレビジョン装置、デジタルカメラ、パーソナルコンピュータ、ビデオカメラあるいは携帯電話等の携帯端末装置などが該当する。
　本開示の一実施形態における表示装置、表示駆動装置、駆動方法、および電子機器では、第１のトランジスタのドレインまたはソースに、第１の容量素子の第２の端子が接続され、その第２の端子の電圧に基づいて単位画素が駆動される。その際、第１のトランジスタのドレインおよびソースのうちの第１の容量素子が接続された端子とは異なる端子にパルス信号が印加されるとともに、第１の容量素子の第１の端子に他のパルス信号が印加される。
　本開示の一実施形態における表示装置、表示駆動装置、駆動方法、および電子機器によれば、第１のトランジスタと、第１のトランジスタのドレインまたはソースに接続された第１の容量素子とを設けるようにしたので、大きい振幅の駆動信号を生成することができる。
本開示の実施の形態に係る表示装置の一構成例を表すブロック図である。 図１に示したサブ画素の一構成例を表す回路図である。 図１に示した電源線駆動部の一構成例を表すブロック図である。 図３に示したチャージポンプ回路および駆動回路の一構成例を表す回路図である。 表示装置における電源線駆動部の配置を表す説明図である。 図１に示した駆動部の一動作例を表すタイミング波形図である。 図１に示したサブ画素の一動作例を表すタイミング波形図である。 図４に示したチャージポンプ回路および駆動回路の一動作例を表すタイミング波形図である。 変形例に係るチャージポンプ回路の一構成例を表す回路図である。 他の変形例に係る電源線駆動部の一構成例を表すブロック図である。 図１０に示したチャージポンプ回路の一構成例を表す回路図である。 実施の形態に係る表示装置が適用されたテレビジョン装置の外観構成を表す斜視図である。 他の変形例に係るサブ画素の一構成例を表す回路図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．適用例
＜１．実施の形態＞
［構成例］
　図１は、実施の形態に係る表示装置の一構成例を表すものである。表示装置１は、有機ＥＬ素子を用いた、アクティブマトリックス方式の表示装置である。なお、本開示の実施の形態に係る駆動装置、駆動方法は、本実施の形態により具現化されるので、併せて説明する。この表示装置１は、表示部１０および駆動部２０を備えている。
　表示部１０は、複数の画素Ｐixがマトリックス状に配置されたものである。各画素Ｐixは、赤色、緑色、青色のサブ画素１１を有している。表示部１０は、行方向に延伸する複数の走査線ＷＳＬおよび複数の電源線ＰＬと、列方向に延伸する複数のデータ線ＤＴＬとを有している。これらの走査線ＷＳＬ、電源線ＰＬ、およびデータ線ＤＴＬの一端は、駆動部２０に接続されている。上記した各サブ画素１１は、走査線ＷＳＬとデータ線ＤＴＬとの交差部に配置されている。
　図２は、サブ画素１１の回路構成の一例を表すものである。サブ画素１１は、書込トランジスタＷＳＴｒと、駆動トランジスタＤＲＴｒと、有機ＥＬ素子ＯＬＥＤと、容量素子Ｃｓ，Ｃsubとを備えている。すなわち、この例では、サブ画素１１は、２つのトランジスタ（書込トランジスタＷＳＴｒ、駆動トランジスタＤＲＴｒ）および２つの容量素子Ｃｓ，Ｃsubを用いて構成される、いわゆる「２Ｔｒ２Ｃ」の構成を有するものである。
　書込トランジスタＷＳＴｒおよび駆動トランジスタＤＲＴｒは、例えば、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴ（Thin Film Transistor；薄膜トランジスタ）により構成されるものである。書込トランジスタＷＳＴｒは、ゲートが走査線ＷＳＬに接続され、ソースがデータ線ＤＴＬに接続され、ドレインが駆動トランジスタＤＲＴｒのゲートおよび容量素子Ｃｓの一端に接続されている。駆動トランジスタＤＲＴｒは、ゲートが書込トランジスタＷＳＴｒのドレインおよび容量素子Ｃｓの一端に接続され、ドレインが電源線ＰＬに接続され、ソースが容量素子Ｃｓの他端および有機ＥＬ素子ＯＬＥＤのアノード等に接続されている。
　容量素子Ｃｓは、一端が駆動トランジスタＤＲＴｒのゲート等に接続され、他端は駆動トランジスタＤＲＴｒのソース等に接続されている。容量素子Ｃsubは、一端が有機ＥＬ素子ＯＬＥＤのアノードに接続され、他端が有機ＥＬ素子ＯＬＥＤのカソードに接続されている。すなわち、この例では、容量素子Ｃsubは、有機ＥＬ素子ＯＬＥＤと並列に接続されている。有機ＥＬ素子ＯＬＥＤは、各サブ画素１１に対応する色（赤色、緑色、青色）の光を射出する発光素子であり、アノードが駆動トランジスタＤＲＴｒのソース等に接続され、カソードには、駆動部２０によりカソード電圧Ｖcathが供給されている。
　駆動部２０は、外部から供給される映像信号Ｓdispおよび同期信号Ｓsyncに基づいて、表示部１０を駆動するものである。この駆動部２０は、図１に示したように、映像信号処理部２１と、タイミング生成部２２と、走査線駆動部２３と、電源線駆動部２６と、データ線駆動部２７とを備えている。
　映像信号処理部２１は、外部から供給される映像信号Ｓdispに対して所定の信号処理を行い、映像信号Ｓdisp2を生成するものである。この所定の信号処理としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
　タイミング生成部２２は、外部から供給される同期信号Ｓsyncに基づいて、走査線駆動部２３、電源線駆動部２６、およびデータ線駆動部２７に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する回路である。
　走査線駆動部２３は、タイミング生成部２２から供給された制御信号に従って、複数の走査線ＷＳＬに対して走査信号ＷＳを順次印加することにより、行ごとにサブ画素１１を順次選択するものである。
　電源線駆動部２６は、タイミング生成部２２から供給された制御信号に従って、複数の電源線ＰＬに対して電源信号ＤＳを順次印加することにより、行ごとにサブ画素１１の発光動作および消光動作の制御を行うものである。電源信号ＤＳは、電圧Ｖccpと電圧Ｖiniとの間で遷移するものである。後述するように、電圧Ｖiniは、サブ画素１１を初期化するための電圧であり、電圧Ｖccpは、駆動トランジスタＤＲＴｒに電流Ｉdsを流して有機ＥＬ素子ＯＬＥＤを発光させるための電圧である。
　図３は、電源線駆動部２６の一構成例を表すものである。電源線駆動部２６は、シフトレジスタ３１と、複数のチャージポンプ回路３２と、電圧生成部３３と、複数の駆動回路３４とを有している。
　シフトレジスタ３１は、タイミング生成部２２から供給される制御信号（図示せず）に基づいて、駆動対象となる画素ラインを選択するための複数の走査信号Ｓｓ（…，Ｓｓ（ｎ－１），Ｓｓ（ｎ），Ｓｓ（ｎ＋１），Ｓｓ（ｎ＋２），Ｓｓ（ｎ＋３），…）を生成するものである。各走査信号Ｓｓは、４つのチャーチポンプ回路３２に供給される。具体的には、例えば、走査信号Ｓｓ（ｎ＋１）は、４つのチャージポンプ回路３２（ｋ－１），３２（ｋ），３２（ｋ＋１），３２（ｋ＋２）に供給されるようになっている。各走査信号Ｓｓは、高レベル電圧ＶＨと低レベル電圧ＶＬとの間で遷移する信号である。高レベル電圧ＶＨは、電圧Ｖccpよりも低い電圧であり、低レベル電圧ＶＬは、電圧Ｖiniと同程度の電圧である。
　各チャージポンプ回路３２は、４つの走査信号Ｓｓに基づいて、これらの走査信号Ｓｓの振幅よりも大きい振幅の信号Ｓｔを生成するものである。具体的には、例えば、チャージポンプ回路３２（ｋ）は、４つの走査信号Ｓｓ（ｎ－１），Ｓｓ（ｎ），Ｓｓ（ｎ＋１），Ｓｓ（ｎ＋２）に基づいて信号Ｓｔ（ｋ）を生成する。各チャージポンプ回路３２は、４つの走査信号Ｓｓが入力される入力端子ＳＲ１～ＳＲ４と、信号Ｓｔを出力する出力端子Ｏutを有する。例えば、チャージポンプ回路３２（ｋ）の入力端子ＳＲ１には走査信号Ｓｓ（ｎ－１）が入力され、入力端子ＳＲ２には走査信号Ｓｓ（ｎ）が入力され、入力端子ＳＲ３には走査信号Ｓｓ（ｎ＋１）が入力され、入力端子ＳＲ４には走査信号Ｓｓ（ｎ＋２）が入力される。各チャージポンプ回路３２は、表示部１０における各画素ラインに対応して設けられている。具体的には、例えば、ｋ番目のチャージポンプ回路３２（ｋ）は、ｋライン目の画素ラインに対応して設けられている。
　電圧生成部３３は、電圧Ｖccpを生成し、この電圧Ｖccpを各駆動回路３４に供給するものである。
　各駆動回路３４は、電圧生成部３３から供給された電圧Ｖccp、チャージポンプ回路３２から供給された信号Ｓｔに基づいて、電源信号ＤＳを生成するものである。各駆動回路３４は、電圧Ｖccpが入力される入力端子ＩｎＨと、信号Ｓｔが入力される入力端子Ｉｎと、電源信号ＤＳを出力する出力端子Ｏutを有する。各駆動回路３４は、表示部１０における各画素ラインに対応して設けられている。具体的には、例えば、ｋ番目の駆動回路３４（ｋ）は、電圧生成部３３から供給された電圧Ｖccp、およびチャージポンプ回路３２（ｋ）から供給された信号Ｓｔ（ｋ）に基づいて、ｋ番目の電源信号ＤＳ（ｋ）を生成する。そして、駆動回路３４（ｋ）は、その電源信号ＤＳ（ｋ）を、ｋライン目の画素ラインに係る電源線ＰＬ（ｋ）に印加するようになっている。
　図４は、チャージポンプ回路３２および駆動回路３４の一構成例を表すものである。チャージポンプ回路３２は、トランジスタＴｒ１～Ｔｒ３と、容量素子Ｃ１，Ｃ２とを有している。駆動回路３４は、トランジスタＴｒ４，Ｔｒ５を有している。トランジスタＴｒ１～Ｔｒ５は、例えば、ＮチャネルＭＯＳ型のＴＦＴにより構成されるものである。
　チャージポンプ回路３２において、トランジスタＴｒ１のゲートには、直流の電圧ＶＧ１が供給され、ドレインは入力端子ＳＲ２と接続され、ソースは容量素子Ｃ１の一端およびトランジスタＴｒ２のゲートに接続されている。この電圧ＶＧ１は、低レベル電圧ＶＬよりも高く、かつ高レベル電圧ＶＨよりも低いものである（ＶＨ＞ＶＧ１＞ＶＬ）。トランジスタＴｒ２のゲートは、トランジスタＴｒ１のソースおよび容量素子Ｃ１の一端に接続され、ドレインは入力端子ＳＲ１に接続され、ソースは容量素子Ｃ２の一端に接続されるとともに出力端子Ｏutに接続されている。トランジスタＴｒ３のゲートは、容量素子Ｃ１の他端に接続されるとともに入力端子ＳＲ３に接続され、ドレインは入力端子ＳＲ４に接続され、ソースは容量素子Ｃ２の他端に接続されている。なお、これらのトランジスタＴｒ１～Ｔｒ３は、ドレインとソースとが入れ替わっていてもよい。容量素子Ｃ１の一端は、トランジスタＴｒ１のソースおよびトランジスタＴｒ２のゲートに接続され、他端はトランジスタＴｒ３のゲートに接続されるとともに入力端子ＳＲ３に接続されている。容量素子Ｃ２の一端は、トランジスタＴｒ２のソースに接続されるとともに出力端子Ｏutに接続され、他端はトランジスタＴｒ３のソースに接続されている。
　駆動回路３４において、トランジスタＴｒ４のゲートは、トランジスタＴｒ５のソースに接続されるとともに入力端子Ｉｎに接続され、ドレインは入力端子ＩｎＨに接続され、ソースはトランジスタＴｒ５のゲートおよびドレインに接続されるとともに出力端子Ｏutに接続されている。トランジスタＴｒ５のゲートは、トランジスタＴｒ５のドレインおよびトランジスタＴｒ４のソースに接続されるとともに出力端子Ｏutに接続され、ソースはトランジスタＴｒ４のゲートに接続されるとともに入力端子Ｉｎに接続されている。
　この構成により、チャージポンプ回路３２および駆動回路３４は、後述するように、走査信号Ｓｓの振幅（ＶＨ－ＶＬ）よりも大きい振幅（Ｖccp－Ｖini）の電源信号ＤＳを生成するようになっている。
　図５は、表示装置１における各ブロックの配置を表すものである。この例では、基板３０のうちの、表示部１０が形成された領域の左側の額縁領域に走査線駆動部２３が配置され、右側の額縁領域に電源線駆動部２６が配置されている。すなわち、電源線駆動部２６は、表示部１０や走査線駆動部２３と同様に、基板３０上に形成されている。
　図１において、データ線駆動部２７は、映像信号処理部２１から供給された映像信号Ｓdisp2およびタイミング生成部２２から供給された制御信号に従って、各サブ画素１１の発光輝度を指示する画素電圧Ｖsig、および後述するＶth補正を行うための電圧Ｖofsを含む信号Ｓigを生成し、各データ線ＤＴＬに印加するものである。
　この構成により、駆動部２０は、後述するように、サブ画素１１に対して、駆動トランジスタＤＲＴｒの素子ばらつきが画質に与える影響を抑えるための補正（Ｖth補正）を行う。その後に、サブ画素１１に対して画素電圧Ｖsigの書込みを行うとともに、上述したＶth補正とは異なるμ（移動度）補正を行う。そして、その後に、サブ画素１１の有機ＥＬ素子ＯＬＥＤが、書き込まれた画素電圧Ｖsigに応じた輝度で発光するようになっている。
　ここで、トランジスタＴｒ２は、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタＴｒ１は、本開示における「第２のトランジスタ」の一具体例に対応する。トランジスタＴｒ３は、本開示における「第３のトランジスタ」の一具体例に対応する。容量素子Ｃ２は、本開示における「第１の容量素子」の一具体例に対応する。容量素子Ｃ１は、本開示における「第２の容量素子」の一具体例に対応する。トランジスタＴｒ４は、本開示における「スイッチ」の一具体例に対応する。トランジスタＴｒ５は、本開示における「非線形素子」の一具体例に対応する。サブ画素１１は、本開示における「単位画素」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の表示装置１の動作および作用について説明する。
（全体動作概要）
　まず、図１を参照して、表示装置１の全体動作概要を説明する。映像信号処理部２１は、外部から供給される映像信号Ｓdispに対して所定の信号処理を行い、映像信号Ｓdisp2を生成する。タイミング生成部２２は、外部から供給される同期信号Ｓsyncに基づいて、走査線駆動部２３、電源線駆動部２６およびデータ線駆動部２７に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する。走査線駆動部２３は、タイミング生成部２２から供給された制御信号に従って、複数の走査線ＷＳＬに対して走査信号ＷＳを順次印加することにより、行ごとにサブ画素１１を順次選択する。電源線駆動部２６は、タイミング生成部２２から供給された制御信号に従って、複数の電源線ＰＬに対して電源信号ＤＳを順次印加することにより、行ごとにサブ画素１１の発光動作および消光動作の制御を行う。データ線駆動部２７は、映像信号処理部２１から供給された映像信号Ｓdisp2およびタイミング生成部２２から供給された制御信号に従って、各サブ画素１１の発光輝度を指示する画素電圧Ｖsig、およびＶth補正を行うための電圧Ｖofsを含む信号Ｓigを生成し、各データ線ＤＴＬに印加する。表示部１０は、駆動部２０から供給された走査信号ＷＳ、電源信号ＤＳ、および信号Ｓigに基づいて表示を行う。
（詳細動作）
　図６は、駆動部２０の動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は電源信号ＤＳの波形を示し、（Ｃ）は信号Ｓigの波形を示す。図６（Ａ）において、走査信号ＷＳ（ｋ）は、ｋライン目のサブ画素１１を駆動する走査信号ＷＳであり、同様に、走査信号ＷＳ（ｋ＋１），ＷＳ（ｋ＋２），ＷＳ（Ｋ＋３）は、それぞれ、（ｋ＋１）ライン目、（ｋ＋２）ライン目、（ｋ＋３）ライン目のサブ画素１１を駆動する走査信号ＷＳである。電源信号ＤＳ（図６（Ｂ））についても同様である。
　駆動部２０の走査線駆動部２３は、走査線ＷＳＬに対して、２つのパルスＰＰ１，ＰＰ２を有する走査信号ＷＳを順次印加する（図６（Ａ））。その際、走査線駆動部２３は、１水平期間（１Ｈ）において、１つの走査線ＷＳＬに対して、２つのパルスＰＰ１，ＰＰ２を印加する。電源線駆動部２６は、電源線ＰＬに対して、パルスＰＰ１の開始タイミング（例えばタイミングｔ１）を含む所定期間（例えばタイミングｔ０～ｔ２の期間）だけ電圧Ｖiniになり、その他の期間は電圧Ｖccpになる電源信号ＤＳを印加する（図６（Ｂ））。データ線駆動部２７は、データ線ＤＴＬに対して、パルスＰＰ２を含む所定期間（例えばタイミングｔ４～ｔ７の期間）に画素電圧Ｖsigを印加し、その他の期間に電圧Ｖofsを印加する（図６（Ｃ））。
　このようにして、駆動部２０は、１水平期間（例えばタイミングｔ１～ｔ７）において、ｋライン目のサブ画素１１を駆動し、次の水平期間（例えばタイミングｔ７～ｔ８）において、（ｋ＋１）ライン目のサブ画素１１を駆動する。そして、駆動部２０は、１フレーム期間において、表示部１０の全てのサブ画素１１を駆動する。
　図７は、タイミングｔ０～ｔ７の期間におけるサブ画素１１の動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は電源信号ＤＳの波形を示し、（Ｃ）は信号Ｓigの波形を示し、（Ｄ）は駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｅ）は駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。図７（Ｂ）～（Ｅ）では、同じ電圧軸を用いて各波形を示している。
　駆動部２０は、１水平期間（１Ｈ）内において、サブ画素１１の初期化を行い（初期化期間Ｐ１）、駆動トランジスタＤＲＴｒの素子ばらつきが画質に与える影響を抑えるためのＶth補正を行い（Ｖth補正期間Ｐ２）、サブ画素１１に対して画素電圧Ｖsigの書込みを行うとともに、μ補正を行う（書込・μ補正期間Ｐ３）。そして、その後に、サブ画素１１の有機ＥＬ素子ＯＬＥＤが、書き込まれた画素電圧Ｖsigに応じた輝度で発光する（発光期間Ｐ４）。以下に、その詳細を説明する。
　まず、電源線駆動部２６は、初期化期間Ｐ１に先立つタイミングｔ０において、電源信号ＤＳを電圧Ｖccpから電圧Ｖiniに変化させる（図７（Ｂ））。これにより、駆動トランジスタＤＲＴｒがオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが、電圧Ｖiniに設定される（図７（Ｅ））。
　次に、駆動部２０は、タイミングｔ１～ｔ２の期間（初期化期間Ｐ１）において、サブ画素１１を初期化する。具体的には、タイミングｔ１において、データ線駆動部２７が、信号Ｓigを電圧Ｖofsに設定し（図７（Ｃ））、走査線駆動部２３が、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図７（Ａ））。これにより、書込トランジスタＷＳＴｒがオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが電圧Ｖofsに設定される（図７（Ｄ））。このようにして、サブ画素１１は、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgs（＝Ｖofs－Ｖini）が、駆動トランジスタＤＲＴｒの閾値電圧Ｖthよりも大きい電圧に設定されることにより、初期化される。
　次に、駆動部２０は、タイミングｔ２～ｔ３の期間（Ｖth補正期間Ｐ２）において、Ｖth補正を行う。具体的には、電源線駆動部２６が、タイミングｔ２において、電源信号ＤＳを電圧Ｖiniから電圧Ｖccpに変化させる（図７（Ｂ））。これにより、駆動トランジスタＤＲＴｒは飽和領域で動作するようになり、ドレインからソースに電流Ｉdsが流れる。この電流Ｉdsにより、ソース電圧Ｖｓが上昇する（図７（Ｅ））。その際、ソース電圧Ｖｓは有機ＥＬ素子ＯＬＥＤのカソードの電圧Ｖcathよりも低いため、有機ＥＬ素子ＯＬＥＤは逆バイアス状態を維持し、有機ＥＬ素子ＯＬＥＤには電流は流れない。このようにソース電圧Ｖｓが上昇することにより、ゲート・ソース間電圧Ｖgsが低下するため、電流Ｉdsは低下する。この負帰還動作により、電流Ｉdsは“０”（ゼロ）に向かって収束していく。言い換えれば、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは、駆動トランジスタＤＲＴｒの閾値電圧Ｖthと等しくなる（Ｖgs＝Ｖth）ように収束していく。
　次に、走査線駆動部２３は、タイミングｔ３において、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図７（Ａ））。これにより、書込トランジスタＷＳＴｒはオフ状態になる。そして、データ線駆動部２７は、タイミングｔ４において、信号Ｓigを画素電圧Ｖsigに設定する（図７（Ｃ））。
　次に、駆動部２０は、タイミングｔ５～ｔ６の期間（書込・μ補正期間Ｐ３）において、サブ画素１１に対して画素電圧Ｖsigの書込みを行うとともにμ補正を行う。具体的には、走査線駆動部２３が、タイミングｔ５において、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図７（Ａ））。これにより、書込トランジスタＷＳＴｒはオン状態になり、駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが、電圧Ｖofsから画素電圧Ｖsigに上昇する（図７（Ｄ））。このとき、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsが閾値電圧Ｖthより大きくなり（Ｖgs＞Ｖth）、ドレインからソースへ電流Ｉdsが流れるため、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが上昇する（図７（Ｅ））。このような負帰還動作により、駆動トランジスタＤＲＴｒの素子ばらつきの影響が抑えられ（μ（移動度）補正）、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは、画素電圧Ｖsigに応じた電圧Ｖemiに設定される。
　次に、駆動部２０は、タイミングｔ６以降の期間（発光期間Ｐ４）において、サブ画素１１を発光させる。具体的には、タイミングｔ６において、走査線駆動部２３は、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図７（Ａ））。これにより、書込トランジスタＷＳＴｒがオフ状態になり、駆動トランジスタＤＲＴｒのゲートがフローティングとなるため、これ以後、容量素子Ｃｓの端子間電圧、すなわち、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは維持される。そして、駆動トランジスタＤＲＴｒに電流Ｉdsが流れるにつれ、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが上昇し（図７（Ｅ））、これに伴って駆動トランジスタＤＲＴｒのゲート電圧Ｖｇも上昇する（図７（Ｄ））。そして、このようなブートストラップ動作により、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが、有機ＥＬ素子ＯＬＥＤの閾値電圧Ｖelと電圧Ｖcathの和（Ｖel＋Ｖcath）よりも大きくなると、有機ＥＬ素子ＯＬＥＤのアノード・カソード間に電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。すなわち、有機ＥＬ素子ＯＬＥＤの素子ばらつきに応じてソース電圧Ｖｓが上昇し、有機ＥＬ素子ＯＬＥＤが発光する。
　その後、表示装置１では、所定の期間（１フレーム期間）が経過したのち、発光期間Ｐ４から初期化期間Ｐ１に移行する。駆動部２０は、この一連の動作を繰り返すように駆動する。
　このように、表示装置１では、Ｖth補正およびμ補正の両方を行うようにしたので、駆動トランジスタＤＲＴｒの素子ばらつきに起因する画質の低下を抑えることができる。また、表示装置１では、発光期間Ｐ４において、有機ＥＬ素子ＯＬＥＤの素子ばらつきに応じてソース電圧Ｖｓが上昇するようにしたので、有機ＥＬ素子ＯＬＥＤの素子ばらつきに起因する画質の低下を抑えることができる。
（チャージポンプ回路３２および駆動回路３４の動作）
　次に、チャージポンプ回路３２および駆動回路３４の詳細動作について説明する。チャージポンプ回路３２は、シフトレジスタ３１から供給された４つの走査信号Ｓｓに基づいて、信号Ｓｔを生成する。そして、駆動回路３４は、電圧生成部３３から供給された電圧Ｖccp、およびチャージポンプ回路３２から供給された信号Ｓｔに基づいて、電源信号ＤＳを生成する。
　図８は、チャージポンプ回路３２および駆動回路３４の動作のタイミング図を表すものであり、（Ａ）～（Ｄ）は、チャージポンプ回路３２の入力端子ＳＲ１～ＳＲ４に印加される信号ＳＳＲ１～ＳＳＲ４の波形をそれぞれ示し、（Ｅ）はトランジスタＴｒ１のソースにおけるノード電圧ＶＮ１の波形を示し、（Ｆ）はトランジスタＴｒ３のソースにおけるノード電圧ＶＮ２の波形を示し、（Ｇ）は信号Ｓｔの波形を示し、（Ｈ）は電源信号ＤＳの波形を示す。
　シフトレジスタ３１は、チャージポンプ回路３２に対して、互いに位相がずれた信号ＳＳＲ１～ＳＳＲ４を供給する。チャージポンプ回路３２は、信号ＳＳＲ１～ＳＳＲ４に基づいて、信号ＳＳＲ１～ＳＳＲ４の振幅よりも大きい振幅の信号Ｓｔを生成する。駆動回路３４は、信号Ｓｔおよび電圧Ｖccpに基づいて、電源信号ＤＳを生成する。以下に、その詳細を説明する。
　まず、タイミングｔ１１において、信号ＳＳＲ１の電圧が低レベル電圧ＶＬから高レベル電圧ＶＨに変化する（図８（Ａ））。このとき、トランジスタＴｒ２のゲート電圧（ノード電圧ＶＮ１）およびソース電圧（信号Ｓｔ）はともに電圧ＶＬである（図８（Ｅ），（Ｇ））。つまり、トランジスタＴｒ２のゲート・ソース間電圧Ｖgsは０Ｖであり、トランジスタＴｒ２はオフ状態になっている。
　次に、タイミングｔ１２において、信号ＳＳＲ２の電圧が低レベル電圧ＶＬから高レベル電圧ＶＨに変化する（図８（Ｂ））。これにより、トランジスタＴｒ１が過渡的にオン状態になり、トランジスタＴｒ１のソース電圧（ノード電圧ＶＮ１）が電圧Ｖ１に変化する（図８（Ｅ））。この電圧Ｖ１は次式で表される。
Ｖ１ ＝ ＶＧ１－Ｖth1　・・・（１）
ここで、Ｖth1は、トランジスタＴｒ１の閾値電圧である。すなわち、電圧Ｖ１は、トランジスタＴｒ１のゲート電圧（電圧ＶＧ１）よりも、トランジスタＴｒ１の閾値電圧Ｖth1だけ低い電圧である。つまり、トランジスタＴｒ１のゲート・ソース間電圧Ｖgsは、トランジスタＴｒ１の閾値電圧Ｖth1と等しくなる。
　さらに、このノード電圧ＶＮ１の変化に応じて、トランジスタＴｒ２が過渡的にオン状態になり、トランジスタＴｒ２のソース電圧（信号Ｓｔ）が電圧Ｖ２に変化する（図８（Ｇ））。この電圧Ｖ２は次式で表される。
Ｖ２ ＝ Ｖ１－Ｖth2
 ＝ ＶＧ１－Ｖth1－Ｖth2　・・・（２）
ここで、Ｖth2は、トランジスタＴｒ２の閾値電圧である。すなわち、電圧Ｖ２は、トランジスタＴｒ２のゲート電圧（電圧Ｖ１）よりも、トランジスタＴｒ２の閾値電圧Ｖth2だけ低い電圧である。つまり、トランジスタＴｒ２のゲート・ソース間電圧Ｖgsは、トランジスタＴｒ２の閾値電圧Ｖth2と等しくなる。
　このように、信号Ｓｔの電圧レベルが低いため、駆動回路３４では、トランジスタＴｒ４，Ｔｒ５はオフ状態を維持する。よって、電源信号ＤＳの電圧は維持される（図８（Ｈ））。
　次に、タイミングｔ１３において、信号ＳＳＲ３の電圧が低レベル電圧ＶＬから高レベル電圧ＶＨに変化する（図８（Ｃ））。これにより、この電圧変化が容量素子Ｃ１を介してトランジスタＴｒ１のソースに伝わり、トランジスタＴｒ１のソース電圧（ノード電圧ＶＮ１）が電圧Ｖ３に変化する（図８（Ｅ））。この電圧Ｖ３は次式で表される。
　Ｖ３ ＝ Ｖ１＋（ＶＨ－ＶＬ）×Ｇain1
　　　 ＝ ＶＧ１－Ｖth1＋（ＶＨ－ＶＬ）×Ｇain1　・・・（３）
ここで、Ｇain1は、容量素子Ｃ１の一端における電圧変化と、容量素子Ｃ１の他端における電圧変化との比を表すゲインであり、容量素子Ｃ１の容量値や、トランジスタＴｒ１，Ｔｒ２の寄生容量などにより定まるものである。このようにして、トランジスタＴｒ１のソース電圧が高くなることにより、トランジスタＴｒ１のゲート・ソース間電圧Ｖgsは、トランジスタＴｒ１の閾値電圧Ｖth1よりも低くなり、トランジスタＴｒ１はオフ状態になる。
　さらに、このノード電圧ＶＮ１の変化に応じて、トランジスタＴｒ２が過渡的にオン状態になり、トランジスタＴｒ２のソース電圧（信号Ｓｔ）が電圧Ｖ４に変化する（図８（Ｇ））。この電圧Ｖ４は次式で表される。
Ｖ４ ＝ Ｖ３－Ｖth2
 ＝ ＶＧ１－Ｖth1－Ｖth2＋（ＶＨ－ＶＬ）×Ｇain1　・・・（４）
すなわち、電圧Ｖ４は、トランジスタＴｒ２のゲート電圧（電圧Ｖ３）よりも、トランジスタＴｒ２の閾値電圧Ｖth2だけ低い電圧である。つまり、トランジスタＴｒ２のゲート・ソース間電圧Ｖgsは、トランジスタＴｒ２の閾値電圧Ｖth2と等しくなる。
　このように、信号Ｓｔの電圧が高くなることにより、電源信号ＤＳが立ち上がる（図８（Ｈ））。具体的には、駆動回路３４において、トランジスタＴｒ４がオン状態になるとともに、トランジスタＴｒ５がオフ状態になり、電源信号ＤＳが電圧Ｖccpに向かって立ち上がる。この例では、トランジスタＴｒ４のオン抵抗が十分に低くなっていないため、電源信号ＤＳの電圧は、電圧Ｖccpよりもやや低いレベルになる。
　また、信号ＳＳＲ３の変化に応じて、チャージポンプ回路３２では、トランジスタＴｒ３がオン状態になり、トランジスタＴｒ３のソース電圧（ノード電圧ＶＮ２）が電圧ＶＬに変化する（図８（Ｆ））。
　次に、タイミングｔ１４において、信号ＳＳＲ４の電圧が低レベル電圧ＶＬから高レベル電圧ＶＨに変化する（図８（Ｄ））。これにより、トランジスタＴｒ３が過渡的にオン状態になり、トランジスタＴｒ３のソース電圧（ノード電圧ＶＮ２）が電圧Ｖ５に変化する（図８（Ｆ））。この電圧Ｖ５は次式で表される。
Ｖ５ ＝ ＶＨ－Ｖth3　・・・（５）
ここで、Ｖth3は、トランジスタＴｒ３の閾値電圧である。すなわち、電圧Ｖ５は、トランジスタＴｒ３のゲート電圧（電圧ＶＨ）よりも、トランジスタＴｒ３の閾値電圧Ｖth3だけ低い電圧である。つまり、トランジスタＴｒ３のゲート・ソース間電圧Ｖgsは、トランジスタＴｒ３の閾値電圧Ｖth3と等しくなる。
 さらに、このノード電圧ＶＮ２の変化に応じて、この電圧変化が容量素子Ｃ２を介してトランジスタＴｒ２のソースに伝わり、トランジスタＴｒ２のソース電圧（信号Ｓｔ）が、電圧ＶＨよりも高い電圧Ｖ６に変化する（図８（Ｇ））。この電圧Ｖ６は次式で表される。
　Ｖ６ ＝ Ｖ４＋（Ｖ５－ＶＬ）×Ｇain2
　　　 ＝ ＶＧ１－Ｖth1－Ｖth2＋（ＶＨ－ＶＬ）×Ｇain1
　　　　　　　　　　　　　＋（ＶＨ－ＶＬ－Ｖth3）×Ｇain2　・・・（６）
ここで、Ｇain2は、容量素子Ｃ２の一端における電圧変化と、容量素子Ｃ２の他端における電圧変化との比を表すゲインであり、容量素子Ｃ２の容量値や、トランジスタＴｒ２，Ｔｒ４，Ｔｒ５の寄生容量などにより定まるものである。この例では、ゲインＧain1，Ｇain2は、電圧Ｖ６が電圧ＶＨよりも高い電圧になるように設定されている。このようにして、トランジスタＴｒ２のソース電圧が高くなることにより、トランジスタＴｒ２のゲート・ソース間電圧Ｖgsは、トランジスタＴｒ２の閾値電圧Ｖth2よりも低くなり、トランジスタＴｒ２はオフ状態になる。
　このようにして、信号Ｓｔが電圧ＶＨよりも高い電圧Ｖ６になることにより、駆動回路３４のトランジスタＴｒ４のオン抵抗が十分に低くなり、電源信号ＤＳが電圧Ｖccpになる（図８（Ｈ））。
　次に、タイミングｔ１５において、信号ＳＳＲ１の電圧が高レベル電圧ＶＨから低レベル電圧ＶＬに変化する（図８（Ａ））。これにより、トランジスタＴｒ２がオン状態になり、トランジスタＴｒ２のソース電圧（信号Ｓｔ）が電圧ＶＬに変化する（図８（Ｇ））。
　さらに、この信号Ｓｔの電圧の変化に応じて、電源信号ＤＳが立ち下がる（図８（Ｈ））。具体的には、駆動回路３４において、トランジスタＴｒ４がオフ状態になるとともに、トランジスタＴｒ５が過渡的にオン状態になり、電源信号ＤＳが電圧Ｖiniに変化する。ここで電圧Ｖiniは次式で表される。
　Ｖini ＝ ＶＬ＋Ｖth5　・・・（７）
ここで、Ｖth5は、トランジスタＴｒ５の閾値電圧である。すなわち、電圧Ｖiniは、トランジスタＴｒ５のソース電圧（電圧ＶＬ）よりも、トランジスタＴｒ５の閾値電圧Ｖth5だけ高い電圧である。つまり、トランジスタＴｒ５のゲート・ソース間電圧Ｖgsは、トランジスタＴｒ５の閾値電圧Ｖth5と等しくなる。
　次に、タイミングｔ１６において、信号ＳＳＲ２の電圧が高レベル電圧ＶＨから低レベル電圧ＶＬに変化する（図８（Ｂ））。これにより、トランジスタＴｒ１がオン状態になり、トランジスタＴｒ１のソース電圧（ノード電圧ＶＮ１）が電圧ＶＬに変化する（図８（Ｅ））。
　次に、タイミングｔ１７において、信号ＳＳＲ３の電圧が高レベル電圧ＶＨから低レベル電圧ＶＬに変化する（図８（Ｃ））。これにより、この電圧変化が容量素子Ｃ１を介してトランジスタＴｒ１のソース（ノード電圧ＶＮ１）に伝わることにより、ノード電圧ＶＮ１が電圧ＶＬから過渡的に変化する（図８（Ｅ））。しかしながら、トランジスタＴｒ１はオン状態であるため、このノード電圧ＶＮ１は、再び電圧ＶＬに収束する。
　また、信号ＳＳＲ３の電圧が低レベル電圧ＶＬに変化することにより、トランジスタＴｒ３がオフ状態になり、トランジスタＴｒ３のソースはハイインピーダンスになる。これにより、トランジスタＴｒ３のソース電圧（ノード電圧ＶＮ２）が維持される（図８（Ｆ））。
　次に、タイミングｔ１８において、信号ＳＳＲ４の電圧が高レベル電圧ＶＨから低レベル電圧ＶＬに変化する（図８（Ｄ））。このとき、トランジスタＴｒ３はオフ状態を維持するため、トランジスタＴｒ３のソース電圧（ノード電圧ＶＮ２）が維持され（図８（Ｆ））、トランジスタＴｒ２のソース電圧（信号Ｓｔ）もまた維持される（図８（Ｇ））。
　チャージポンプ回路３２および駆動回路３４は、以上の動作を繰り返すことにより、電源信号ＤＳを引き続き生成する。
　このように、表示装置１では、チャージポンプ回路３２を設けるようにしたので、信号Ｓｔの電圧を高レベル電圧ＶＨよりも高い電圧Ｖ６にまで昇圧することができ、駆動回路３４に、大きい振幅の信号Ｓｔを供給することができる。これにより、駆動回路３４が電圧Ｖccpを電源信号ＤＳとして出力する際、電圧Ｖccpが高い場合でもトランジスタＴｒ４のオン抵抗を十分に低くすることができる。すなわち、駆動回路３４は、大きい振幅の電源信号ＤＳを生成することができる。
　また、このように、チャージポンプ３２および駆動回路３４が、振幅の小さい走査信号Ｓｓに基づいて、振幅の大きい電源信号ＤＳを生成することができるため、例えば、シフトレジスタ３１などの電源電圧を下げることができ、表示装置１の消費電力を低減することができる。
　また、チャージポンプ回路３２では、２つの容量素子Ｃ１，Ｃ２を設けるようにしたので、より大きい振幅の信号Ｓｔを生成することができる。すなわち、チャージポンプ回路３２では、タイミングｔ１３において、容量素子Ｃ１を用いて信号Ｓｔの電圧を昇圧し、タイミング１４において、容量素子Ｃ２を用いて信号Ｓｔの電圧を再度昇圧するようにしたので、１回昇圧する場合に比べて、信号Ｓｔの電圧をより高いレベルにまで昇圧することができ、大きい振幅の信号Ｓｔを生成することができる。
　また、チャージポンプ回路３２では、トランジスタＴｒ３を設け、タイミングｔ１７においてトランジスタＴｒ３をオフ状態にしたので、タイミングｔ１８における信号ＳＳＲ４の立ち下がりに起因して信号Ｓｔが変化しないようにすることができる。これにより、電源信号ＤＳの波形の乱れを低減することができるため、表示装置１の画質が低下するおそれを低減することができる。
［効果］
以上のように本実施の形態では、チャージポンプ回路を設けるようにしたので、大きい振幅の電源信号ＤＳを生成することができる。
　本実施の形態では、チャージポンプ回路において２つの容量素子を設けるようにしたので、大きい振幅の信号Ｓｔを生成することができる。
　本実施の形態では、チャージポンプ回路においてトランジスタＴｒ３を設けるようにしたので、電源信号の波形の乱れを低減することができ、表示装置の画質が低下するおそれを低減することができる。
［変形例１］
　上記実施の形態では、チャージポンプ回路３２にトランジスタＴｒ３を設けたが、これに限定されるものではなく、これに代えて、例えば、図９に示したように、トランジスタＴｒ３を省いてもよい。このチャージポンプ回路３２Ｂでは、容量素子Ｃ１の他端は、入力端子ＳＲ３に接続されている。また、容量素子Ｃ２の他端は、入力端子ＳＲ４に接続されている。この場合には、入力端子ＳＲ４に入力された信号ＳＳＲ４の遷移に応じて、信号Ｓｔに過渡的変化し、電源信号ＤＳもまた過渡的に変化するおそれがあるが、そのような変化が許容される場合には、この構成を適用することができる。
［変形例２］
　上記実施の形態では、チャージポンプ回路３２は、４つの走査信号Ｓｓに基づいて信号Ｓｔを生成したが、これに限定されるものではなく、これに代えて、３つ以下もしくは５つ以上の走査信号Ｓｓに基づいて信号Ｓｔを生成してもよい。以下に、一例として、２つの走査信号Ｓｓに基づいて信号Ｓｔを生成する場合について詳細に説明する
　図１０は、本変形例に係る電源線駆動部２６Ｃの一構成例を表すものである。電源線駆動部２６Ｃは、シフトレジスタ３１Ｃと、複数のチャージポンプ回路３２Ｃとを有している。シフトレジスタ３１Ｃは、上記実施の形態におけるシフトレジスタ３１と同様の機能を有するものである。各チャージポンプ３２Ｃは、２つの走査信号Ｓｓに基づいて、これらの走査信号Ｓｓの振幅よりも大きい振幅の信号Ｓｔを生成するものである。具体的には、例えば、チャージポンプ回路３２Ｃ（ｋ）は、２つの走査信号Ｓｓ（ｎ），Ｓｓ（ｎ＋１）に基づいて信号Ｓｔ（ｋ）を生成する。同様に、チャージポンプ回路３２Ｃ（ｋ＋１）は、２つの走査信号Ｓｓ（ｎ＋１），Ｓｓ（ｎ＋２）に基づいて信号Ｓｔ（ｋ＋１）を生成する。各チャージポンプ回路３２Ｃは、２つの走査信号Ｓｓが入力される入力端子ＳＲ１，ＳＲ２と、信号Ｓｔを出力する出力端子Ｏutを有する。例えば、チャージポンプ回路３２Ｃ（ｋ）の入力端子ＳＲ１には走査信号Ｓｓ（ｎ）が入力され、入力端子ＳＲ２には走査信号Ｓｓ（ｎ＋１）が入力される。
　図１１は、チャージポンプ回路３２Ｃの一構成例を表すものである。チャージポンプ回路３２Ｃは、トランジスタＴｒ７，Ｔｒ８と、容量素子Ｃ４とを有している。トランジスタＴｒ７，Ｔｒ８は、例えば、ＮチャネルＭＯＳ型のＴＦＴにより構成されるものである。トランジスタＴｒ７のゲートには、直流の電圧ＶＧ１が供給され、ドレインは入力端子ＳＲ１と接続され、ソースは容量素子Ｃ４の一端に接続されるとともに出力端子Ｏutに接続されている。トランジスタＴｒ８のゲートは、入力端子ＳＲ１に接続され、ドレインは入力端子ＳＲ２に接続され、ソースは容量素子Ｃ４の他端に接続されている。容量素子Ｃ４の一端は、トランジスタＴｒ７のソースに接続されるとともに出力端子Ｏutに接続され、他端はトランジスタＴｒ８のソースに接続されている。
　本変形例に係るチャージポンプ回路３２Ｃでも、上記実施の形態に係るチャージポンプ回路３２と同様に、大きい振幅の信号Ｓｔを供給することができる。
［変形例３］
　上記実施の形態では、チャージポンプ回路３２を用いて電源線駆動部２６を構成したが、これに限定されるものではなく、これに代えて、もしくはこれに加え、チャージポンプ回路３２を用いて走査線駆動部２３を構成してもよい。
［変形例４］
　上記実施の形態では、本技術を、有機ＥＬ素子を用いた表示装置に適用したが、これに限定されるものではなく、これに代えて、例えば、液晶表示素子を用いた表示装置に適用してもよい。具体的には、例えば、画素電圧を書き込む画素を選択する回路（上記実施の形態における走査駆動部２３に相当）に適用することができる。
＜２．適用例＞
　次に、上記実施の形態および変形例で説明した表示装置の適用例について説明する。
　図１２は、上記実施の形態等の表示装置が適用されるテレビジョン装置の外観を表すものである。このテレビジョン装置は、例えば、フロントパネル５１１およびフィルターガラス５１２を含む映像表示画面部５１０を有しており、この映像表示画面部５１０は、上記実施の形態等に係る表示装置により構成されている。
　上記実施の形態等の表示装置は、このようなテレビジョン装置の他、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、携帯型ゲーム機、あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、上記実施の形態等の表示装置は、映像を表示するあらゆる分野の電子機器に適用することが可能である。
　以上、実施の形態および変形例、ならびに電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記の各実施の形態では、サブ画素１１において容量素子Ｃsubを設けたが、これに限定されるものではなく、これに代えて、例えば、図１３に示したように、サブ画素１１Ｃにおいて容量素子Ｃsubを設けなくてもよい。すなわち、この例では、サブ画素１１Ｃは、２つのトランジスタ（書込トランジスタＷＳＴｒ、駆動トランジスタＤＲＴｒ）および１つの容量素子Ｃｓを用いて構成される、いわゆる「２Ｔｒ１Ｃ」の構成を有するものである。
　なお、本技術は以下のような構成とすることができる。
（１）ゲートと、ドレインと、ソースとを有する第１のトランジスタと、
　第１の端子と、前記第１のトランジスタのドレインまたはソースに接続された第２の端子とを有する第１の容量素子と、
　前記第２の端子の電圧に基づいて駆動される単位画素と
　を備えた表示装置。
（２）ドレインおよびソースを有する第２のトランジスタと、
　第３の端子と、前記第２のトランジスタのドレインまたはソース、および前記第１のトランジスタのゲートに接続された第４の端子とを有する第２の容量素子と
　をさらに備えた
　前記（１）に記載の表示装置。
（３）ドレインと、ソースと、前記第３の端子に接続されたゲートとを有する第３のトランジスタをさらに備えた
　前記（２）に記載の表示装置。
（４）前記第１のトランジスタのドレインおよびソースのうちの、前記第２の端子に接続された端子とは異なる端子には第１のパルス信号が印加され、
　前記第２のトランジスタのドレインおよびソースのうちの、前記第４の端子に接続された端子とは異なる端子には第２のパルス信号が印加され、
　前記第３の端子には第３のパルス信号が印加され、
　前記第３のトランジスタのドレインおよびソースのうちの、前記第１の端子に接続された端子とは異なる端子には第４のパルス信号が印加される
　前記（３）に記載の表示装置。
（５）前記第２のパルス信号は、前記第１のパルス信号が第１の極性の遷移をした後に前記第１の極性の遷移をし、
　前記第３のパルス信号は、前記第２のパルス信号が前記第１の極性の遷移をした後に前記第１の極性の遷移をし、
　前記第４のパルス信号は、前記第３のパルス信号が前記第１の極性の遷移をした後に前記第１の極性の遷移をする
　前記（４）に記載の表示装置。
（６）前記第１のパルス信号、前記第２のパルス信号、前記第３のパルス信号、および前記第４のパルス信号を生成するシフトレジスタをさらに備えた
　前記（４）に記載の表示装置。
（７）前記第２の端子の電圧に基づいて、直流信号が印加される第５の端子と前記単位画素に接続された第６の端子との間をオンオフ制御するスイッチと、
　前記第２の端子と前記第６の端子との間に挿設された非線形素子と
　をさらに備えた
　前記（１）から（６）のいずれかに記載の表示装置。
（８）前記非線形性素子は、前記第２の端子に接続されたソースと、前記第６の端子に接続されたドレインおよびゲートとを有する第４のトランジスタである
　前記（７）に記載の表示装置。
（９）前記単位画素は、表示素子と、前記表示素子に駆動電流を供給する駆動トランジスタとを有し、
　前記スイッチは、前記駆動トランジスタに前記駆動電流を供給する
　前記（１）から（８）のいずれかに記載の表示装置。
（１０）ゲートと、ドレインと、ソースとを有する第１のトランジスタと、
　第１の端子と、前記第１のトランジスタのドレインまたはソースに接続された第２の端子とを有する第１の容量素子と
　を備えた表示駆動装置。
（１１）第１のトランジスタのドレインまたはソースにパルス信号を印加し、
　第１の端子と、前記第１のトランジスタのドレインおよびソースのうちの前記パルス信号が印加された端子とは異なる端子に接続された第２の端子とを有する第１の容量素子の、前記第１の端子に他のパルス信号を印加し、
　前記第２の端子の電圧に基づいて単位画素を駆動する
　駆動方法。
（１２）表示装置と
　前記表示装置に対して動作制御を行う制御部と
　を備え、
　前記表示装置は、
　ゲートと、ドレインと、ソースとを有する第１のトランジスタと、
　第１の端子と、前記第１のトランジスタのドレインまたはソースに接続された第２の端子を有する第１の容量素子と、
　前記第２の端子の電圧に基づいて駆動される単位画素と
　を含む
　電子機器。
　本出願は、日本国特許庁において２０１３年１月１５日に出願された日本特許出願番号２０１３－４５４２号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (12)

  1. 　ゲートと、ドレインと、ソースとを有する第１のトランジスタと、
    　第１の端子と、前記第１のトランジスタのドレインまたはソースに接続された第２の端子とを有する第１の容量素子と、
    　前記第２の端子の電圧に基づいて駆動される単位画素と
    　を備えた表示装置。
  2. 　ドレインおよびソースを有する第２のトランジスタと、
    　第３の端子と、前記第２のトランジスタのドレインまたはソース、および前記第１のトランジスタのゲートに接続された第４の端子とを有する第２の容量素子と
    　をさらに備えた
    　請求項１に記載の表示装置。
  3. 　ドレインと、ソースと、前記第３の端子に接続されたゲートとを有する第３のトランジスタをさらに備えた
    　請求項２に記載の表示装置。
  4. 　前記第１のトランジスタのドレインおよびソースのうちの、前記第２の端子に接続された端子とは異なる端子には第１のパルス信号が印加され、
    　前記第２のトランジスタのドレインおよびソースのうちの、前記第４の端子に接続された端子とは異なる端子には第２のパルス信号が印加され、
    　前記第３の端子には第３のパルス信号が印加され、
    　前記第３のトランジスタのドレインおよびソースのうちの、前記第１の端子に接続された端子とは異なる端子には第４のパルス信号が印加される
    　請求項３に記載の表示装置。
  5. 　前記第２のパルス信号は、前記第１のパルス信号が第１の極性の遷移をした後に前記第１の極性の遷移をし、
    　前記第３のパルス信号は、前記第２のパルス信号が前記第１の極性の遷移をした後に前記第１の極性の遷移をし、
    　前記第４のパルス信号は、前記第３のパルス信号が前記第１の極性の遷移をした後に前記第１の極性の遷移をする
    　請求項４に記載の表示装置。
  6. 　前記第１のパルス信号、前記第２のパルス信号、前記第３のパルス信号、および前記第４のパルス信号を生成するシフトレジスタをさらに備えた
    　請求項４に記載の表示装置。
  7. 　前記第２の端子の電圧に基づいて、直流信号が印加される第５の端子と前記単位画素に接続された第６の端子との間をオンオフ制御するスイッチと、
    　前記第２の端子と前記第６の端子との間に挿設された非線形素子と
    　をさらに備えた
    　請求項１に記載の表示装置。
  8. 　前記非線形性素子は、前記第２の端子に接続されたソースと、前記第６の端子に接続されたドレインおよびゲートとを有する第４のトランジスタである
    　請求項７に記載の表示装置。
  9. 　前記単位画素は、表示素子と、前記表示素子に駆動電流を供給する駆動トランジスタとを有し、
    　前記スイッチは、前記駆動トランジスタに前記駆動電流を供給する
    　請求項１に記載の表示装置。
  10. 　ゲートと、ドレインと、ソースとを有する第１のトランジスタと、
    　第１の端子と、前記第１のトランジスタのドレインまたはソースに接続された第２の端子とを有する第１の容量素子と
    　を備えた表示駆動装置。
  11. 　第１のトランジスタのドレインまたはソースにパルス信号を印加し、
    　第１の端子と、前記第１のトランジスタのドレインおよびソースのうちの前記パルス信号が印加された端子とは異なる端子に接続された第２の端子とを有する第１の容量素子の、前記第１の端子に他のパルス信号を印加し、
    　前記第２の端子の電圧に基づいて単位画素を駆動する
    　駆動方法。
  12. 　表示装置と
    　前記表示装置に対して動作制御を行う制御部と
    　を備え、
    　前記表示装置は、
    　ゲートと、ドレインと、ソースとを有する第１のトランジスタと、
    　第１の端子と、前記第１のトランジスタのドレインまたはソースに接続された第２の端子を有する第１の容量素子と、
    　前記第２の端子の電圧に基づいて駆動される単位画素と
    　を含む
    　電子機器。
PCT/JP2013/083963 2013-01-15 2013-12-18 表示装置、表示駆動装置、駆動方法、および電子機器 WO2014112278A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201380065611.8A CN104919516B (zh) 2013-01-15 2013-12-18 显示装置、显示驱动装置、驱动方法以及电子设备
US14/651,031 US9633596B2 (en) 2013-01-15 2013-12-18 Display unit, display driving unit, driving method, and electronic apparatus
KR1020157014332A KR102045210B1 (ko) 2013-01-15 2013-12-18 표시 장치, 표시 구동 장치, 구동 방법, 및 전자 기기

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-004542 2013-01-15
JP2013004542A JP2014137398A (ja) 2013-01-15 2013-01-15 表示装置、表示駆動装置、駆動方法、および電子機器

Publications (1)

Publication Number Publication Date
WO2014112278A1 true WO2014112278A1 (ja) 2014-07-24

Family

ID=51209380

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/083963 WO2014112278A1 (ja) 2013-01-15 2013-12-18 表示装置、表示駆動装置、駆動方法、および電子機器

Country Status (6)

Country Link
US (1) US9633596B2 (ja)
JP (1) JP2014137398A (ja)
KR (1) KR102045210B1 (ja)
CN (1) CN104919516B (ja)
TW (1) TWI567715B (ja)
WO (1) WO2014112278A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110379393A (zh) * 2018-08-10 2019-10-25 友达光电股份有限公司 显示装置与栅极驱动器

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI674671B (zh) * 2013-05-28 2019-10-11 日商新力股份有限公司 顯示裝置及電子機器
JP6663289B2 (ja) * 2016-04-26 2020-03-11 株式会社Ｊｏｌｅｄ アクティブマトリクス表示装置
KR102542980B1 (ko) * 2017-11-21 2023-06-15 삼성디스플레이 주식회사 유기전계발광 표시장치 및 그의 구동방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009258275A (ja) * 2008-04-15 2009-11-05 Sony Corp 表示装置および出力バッファ回路
JP2010135050A (ja) * 2008-10-31 2010-06-17 Mitsubishi Electric Corp シフトレジスタ回路
JP2011139309A (ja) * 2009-12-28 2011-07-14 Sony Corp レベルシフト回路、信号駆動回路、表示装置および電子機器
JP2012257211A (ja) * 2011-05-13 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5903248A (en) * 1997-04-11 1999-05-11 Spatialight, Inc. Active matrix display having pixel driving circuits with integrated charge pumps
JP4641710B2 (ja) * 2003-06-18 2011-03-02 株式会社半導体エネルギー研究所 表示装置
JP4860143B2 (ja) * 2003-12-19 2012-01-25 株式会社半導体エネルギー研究所 表示装置
JP2005242323A (ja) * 2004-01-26 2005-09-08 Semiconductor Energy Lab Co Ltd 表示装置及びその駆動方法
US7268332B2 (en) * 2004-01-26 2007-09-11 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method of the same
CN101460989B (zh) * 2006-08-30 2011-04-27 夏普株式会社 显示装置
JP2008058853A (ja) 2006-09-04 2008-03-13 Sony Corp 表示装置及びその製造方法
JP5180510B2 (ja) * 2007-04-16 2013-04-10 長野計器株式会社 Ｌｅｄ表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009258275A (ja) * 2008-04-15 2009-11-05 Sony Corp 表示装置および出力バッファ回路
JP2010135050A (ja) * 2008-10-31 2010-06-17 Mitsubishi Electric Corp シフトレジスタ回路
JP2011139309A (ja) * 2009-12-28 2011-07-14 Sony Corp レベルシフト回路、信号駆動回路、表示装置および電子機器
JP2012257211A (ja) * 2011-05-13 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110379393A (zh) * 2018-08-10 2019-10-25 友达光电股份有限公司 显示装置与栅极驱动器

Also Published As

Publication number Publication date
TWI567715B (zh) 2017-01-21
KR102045210B1 (ko) 2019-11-15
CN104919516A (zh) 2015-09-16
TW201428719A (zh) 2014-07-16
US9633596B2 (en) 2017-04-25
KR20150107715A (ko) 2015-09-23
JP2014137398A (ja) 2014-07-28
CN104919516B (zh) 2017-03-08
US20150332626A1 (en) 2015-11-19

Similar Documents

Publication Publication Date Title
US11380246B2 (en) Electroluminescent display device having pixel driving
JP5939076B2 (ja) 表示装置、駆動回路、駆動方法、および電子機器
JP2007316454A (ja) 画像表示装置
WO2016072140A1 (ja) 表示装置、表示装置の駆動方法、及び、電子機器
CN113053281A (zh) 像素驱动电路以及包括像素驱动电路的电致发光显示装置
WO2013073466A1 (ja) 表示装置およびその駆動方法
JP5726325B2 (ja) 表示装置およびその駆動方法
JP2015232721A (ja) 有機発光ダイオード表示装置及びその駆動方法
JP2015049385A (ja) 駆動回路、表示装置、及び駆動方法
JP2018105917A (ja) 表示パネルおよび表示装置
KR101880330B1 (ko) 구동 회로, 구동 방법, 표시 장치 및 전자 기기
JP6281134B2 (ja) 表示装置、駆動装置、駆動方法、および電子機器
KR102045210B1 (ko) 표시 장치, 표시 구동 장치, 구동 방법, 및 전자 기기
JP2009128404A (ja) 表示装置、表示装置の駆動方法および電子機器
JP2011150270A (ja) 駆動回路および表示装置
JP2015060020A (ja) 表示装置及び電子機器
JP2007108379A (ja) 画素回路、表示装置および表示装置の駆動方法
KR20190136396A (ko) 표시 장치
JP2012243971A (ja) ブートストラップ回路、インバータ回路、走査回路、表示装置、及び、電子機器
JP4687044B2 (ja) 表示装置および表示装置の駆動方法
JP2018097236A (ja) 表示装置および駆動方法
US20140218270A1 (en) Display device, driving method of display device, and electronic apparatus
JP2006078920A (ja) 表示装置および表示装置の駆動方法
JP2010263274A (ja) レベルシフト回路、表示装置および電子機器
JP2010276734A (ja) 表示装置、表示装置の駆動方法および電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13871365

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20157014332

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 14651031

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13871365

Country of ref document: EP

Kind code of ref document: A1