JP5207885B2 - 画素回路、発光表示装置及びそれらの駆動方法 - Google Patents

Description

本発明は、発光表示素子を用いた画素回路、発光表示装置及びそれらの駆動方法に係わる。特に有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、以下ＯＬＥＤという）素子と、ＯＬＥＤ素子に電流を供給するための駆動回路で構成される画素回路、その画素回路をマトリックス状に備えた発光表示装置及びそれらの駆動方法に関する。

近年、有機発光ダイオード（ＯＬＥＤ）を発光素子として用いる、ＯＬＥＤディスプレイの研究開発が進められている。このＯＬＥＤディスプレイでは、ＯＬＥＤ素子と、ＯＬＥＤ素子駆動用の回路とを備えた画素回路で構成されるアクティブマトリックス（Ａｃｔｉｖｅ−Ｍａｔｒｉｘ、以下ＡＭという）型ＯＬＥＤディスプレイが一般的である。ＡＭ型ＯＬＥＤディスプレイは、ＯＬＥＤ素子の寿命を延ばし、消費電力を抑え、また、高品質な画質を実現することができる。画素回路は、薄膜トランジスタ（Ｔｈｉｎ−Ｆｉｌｍ−Ｔｒａｎｓｉｓｔｏｒ、以下ＴＦＴという）を構成要素として備える。ＯＬＥＤディスプレイの、主に基板とＴＦＴ部分をバックプレーンと呼ぶ。

ＡＭ型ＯＬＥＤディスプレイ向けバックプレーンのＴＦＴの半導体材料として、非晶質シリコン（ａｍｏｒｐｈｏｕｓ−Ｓｉ、以下ａ−Ｓｉという）や多結晶シリコン（ｐｏｌｙ−ｃｒｙａｔａｌ−Ｓｉ、以下ｐ−Ｓｉという）などが検討されている。さらに、非晶質酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ、以下ＡＯＳという）の薄膜をＴＦＴのチャネル層として用いるＴＦＴ（以下、ＡＯＳＴＦＴという）が新たに提案されている。

ＡＯＳ材料として、例えば、インジウム（Ｉｎ）とガリウム（Ｇａ）と亜鉛（Ｚｎ）の非晶質酸化物（ａｍｏｒｐｈｏｕｓ−Ｉｎ−Ｇａ−Ｚｎ−Ｏ、以下ａ−ＩＧＺＯという）や、亜鉛（Ｚｎ）とインジウム（Ｉｎ）の非晶質酸化物（ａｍｏｒｈｏｕｓ−Ｚｎ−Ｉｎ−Ｏ、以下ａ−ＺＩＯという）等がある。ＡＯＳ ＴＦＴは、ａ−Ｓｉをチャネル層とするＴＦＴ（以下、ａ−Ｓｉ ＴＦＴという）の１０倍以上の移動度を備え、また、非晶質性に起因する高い均一性が得られると考えられる。従って、これらのＴＦＴは、ディスプレイ向けバックプレーンのＴＦＴとして有望である。非特許文献１と非特許文献２には、ａ−ＩＧＺＯを用いたＴＦＴについての記載がある。

一方、ａ−Ｓｉ ＴＦＴやＡＯＳ ＴＦＴでは電気的・熱的ストレスによる特性変化のために、またｐ−Ｓｉをチャネル層とするＴＦＴ（以下、ｐ−Ｓｉ ＴＦＴという）では結晶粒界起因の特性ばらつきのために、特性変化やばらつきを補正する機能を備える画素回路が検討されている。これらの画素回路は、大きく分けて、ＯＬＥＤ素子に供給する電流を制御するＴＦＴの電流能力を、画素回路外から与える電流により決定する電流書き込み型と、電圧を与えることにより決定する電圧書き込み型との２つある。

電流書き込み型画素回路では、与える電流によりＴＦＴの電圧が決定されるため、ＴＦＴの特性を表すしきい値、移動度の値によらず、ＯＬＥＤに供給する電流を制御できる。一方、電圧書き込み型画素回路では、与える電圧によりＴＦＴの電流が決定されるため、ＯＬＥＤには、しきい値が補正され、移動度が補正されていない電流を供給する。従って、一般に、電流書き込み型画素回路の方が、ＯＬＥＤに供給する電流をより高精度に制御できると言える。

ただし、電流書き込み型画素回路の場合、ディスプレイ上の配線負荷を電流で充放電することから、書き込みに時間がかかる。従って、電流書き込み型画素回路は、ディスプレイサイズが大きいほど配線負荷が大きくなるため、大画面ディスプレイへの適用が難しい。このため、非特許文献３に示すように、書き込む電流に比べＯＬＥＤ素子を駆動する電流を少なくする手段を画素回路に設けることで、電流書き込み型画素回路を大画面ディスプレイに適用することが検討されている。

非特許文献３に示された画素回路は、容量素子を２つ備える。この画素回路は、電流書き込み時の電流により決定された駆動用ＴＦＴのゲート電圧が、ＯＬＥＤ素子駆動時に、１つの容量素子の１端の電圧を下げると、チャージポンプ効果によって下がることを利用して、電流書き込み時に比べ低い電流をＯＬＥＤ素子に供給する。
Ｎｏｍｕｒａ ｅｔ． ａｌ．， Ｎａｔｕｒｅ， ｖｏｌ．４３２，ｐｐ．４８８−４９２， ２００４ Ｙａｂｕｔａ ｅｔ． ａｌ．， ＡＰＬ， ８９， １１２１２３， ２００６ Ｌｅｅ ｅｔ． ａｌ．， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｆ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｖｏｌ．５４， ２４０３， ２００７

ＡＭ型ＯＬＥＤディスプレイで高品質な表示を実現するには、ＯＬＥＤ素子の電圧−輝度特性の経時変化、駆動回路の構成要素であるＴＦＴの特性ばらつき、電気的ストレスによるＴＦＴ特性変化等、構成素子の特性の違いを補正することが求められる。また、特に大画面ディスプレイでは、電流の書き込みに時間がかかるため、高精度の電流書き込み型画素回路を適用することが難しい。

本発明の目的は、非特許文献３に示された画素回路よりも、より簡易な構成及び駆動方法により、上述した課題を解決する発光表示装置及びその駆動方法を提供することにある。

本発明は前記課題を解決するために本発明者らが鋭意検討した結果発明に至ったものである。

本発明の画素回路は、発光素子と、前記発光素子の発光輝度−電流特性に従い階調を制御する第１の電流を前記発光素子へ供給する薄膜トランジスタと、を少なくとも備えた画素回路において、
前記薄膜トランジスタはバックゲート電極を有し、
前記薄膜トランジスタがゲート−ソース間電圧と前記バックゲート電極の電圧に応じて前記発光素子へ前記第１の電流を供給する駆動期間と、前記駆動期間前に前記薄膜トランジスタに第２の電流を流し、前記第２の電流を流したときのゲート−ソース間電圧を、前記駆動期間における前記ゲート−ソース間電圧として保持する書き込み期間と、を少なくとも有し、
前記駆動期間と前記書き込み期間とで、前記バックゲート電極に印加する電圧を変えることで、前記第２の電流を前記第１の電流より大きくしたことを特徴とする。

本発明の発光表示装置は、上記本発明の画素回路が２次元状に配され、行方向に配列された複数の前記画素回路の前記バックゲート電極に行ごとに電圧を与える走査手段を備えたことを特徴とする。

本発明の画素回路の駆動方法は、発光素子と、前記発光素子の発光輝度−電流特性に従い階調を制御する第１の電流を前記発光素子へ供給する薄膜トランジスタと、を少なくとも備えた画素回路の駆動方法において、
前記薄膜トランジスタはバックゲート電極を有し、
前記薄膜トランジスタがゲート−ソース間電圧と前記バックゲート電極の電圧に応じて前記発光素子へ前記第１の電流を供給する駆動期間と、前記駆動期間前に前記薄膜トランジスタに第２の電流を流し、前記第２の電流を流したときのゲート−ソース間電圧を、前記駆動期間における前記ゲート−ソース間電圧として保持する書き込み期間と、を少なくとも有し、
前記駆動期間と前記書き込み期間とで、前記バックゲート電極に印加する電圧を変えることで、前記第２の電流を前記第１の電流より大きくしたことを特徴とする。

本発明の発光表示装置は、上記本発明の画素回路が２次元状に配され、行方向に配列された複数の前記画素回路の前記バックゲート電極に行ごとに電圧を与えることを特徴とする。

また本発明のカメラは、上記本発明の発光表示装置と、被写体を撮像する撮影部と、前記撮影部で撮像された信号を処理する映像信号処理部と、を備え、前記映像信号処理部で信号処理された映像信号を前記発光表示装置で表示してなることを特徴とする。

本発明によれば、外部から電流を書き込むことでしきい値、移動度を補正した高画質表示を可能とした、配線負荷の大きな発光表示装置、例えば、大画面ＯＬＥＤディスプレイが可能となる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。

以下に説明する実施形態では、ａ−ＩＧＺＯをチャネル層とするＡＯＳ ＴＦＴと、ＯＬＥＤ素子からなる発光素子とを有する画素回路を備えたＯＬＥＤディスプレイについて説明する。ただし、ａ−ＩＧＺＯ以外の半導体をチャネル層とするＴＦＴを用いた発光表示装置や、ＯＬＥＤ素子以外の発光素子を用いた発光表示装置にも適用できる。さらに、発光表示装置以外のＴＦＴを用いたＡＭ型デバイス、例えば、感圧素子を用いた圧力センサや、感光素子を用いた光センサなどにも応用することができ、同様な効果が得られる。
ＡＯＳ材料として、a-ＩＧＺＯという以外にも、亜鉛（Ｚｎ）とインジウム（Ｉｎ）の非晶質酸化物（ａｍｏｒｈｏｕｓ−Ｚｎ−Ｉｎ−Ｏ、以下ａ−ＺＩＯという）等がある。チャネル層はａ−ＩＧＺＯ又はａ−ＺＩＯのみからなる材料の他に、ａ−ＩＧＺＯ又はａ−ＺＩＯを主成分とし、他の添加材料を含むものを用いてもよい。また、ＡＯＳ材料以外のｐ−Ｓｉやａ−ＳｉもＴＦＴのチャネル層として使用可能である。

また、本願で用いる「非晶質」とは、Ｘ線回折において明確なピークがみられないことをいうものとする。

本発明者らは、バックゲート電極を有するａ−ＩＧＺＯ ＴＦＴの評価を進めることにより以下の知見を得た。

バックゲート電極を有するａ−ＩＧＺＯ ＴＦＴのドレイン電流−ゲート電圧特性は、バックゲート電極の電圧（以下、バックゲート電圧という）に従って、ゲート電圧に対し平行移動する。言い換えれば、バックゲート電圧の変化に対し、しきい値電圧が変化する一方、移動度の変化は小さい（５％以下）。このように、ＴＦＴのバックゲート電極の電圧の変動による移動度の変化は、５％以下であることが好ましい。移動度の変化は小さいほど好ましい。

ただし、移動度は、しきい値電圧の変化分を補正した同じゲート電圧における移動度とする。例えば、バックゲート電圧を−１Ｖ変化させたことにより、しきい値電圧が＋１Ｖずれた場合には、変化前のゲート電圧１０Ｖでの移動度と、変化後のゲート電圧１１Ｖでの移動度の違いが、変化前の移動度の５％以下であることを意味する。さらに、ａ−ＩＧＺＯ ＴＦＴでは、バックゲート電圧としきい値電圧の間に線形関係が成立する。この平行移動は、バックゲート電圧を−１０Ｖから＋１０Ｖ変動した場合でも成り立つ。この間において、しきい値電圧が、数Ｖの範囲で変化する。

このバックゲート電圧よるＴＦＴのドレイン電流−ゲート電圧特性の平行移動は、ｐ−Ｓｉ ＴＦＴでも知られているが、ａ−ＩＧＺＯ ＴＦＴの場合、バックゲート電圧により制御できる電流−電圧特性の平行移動、及び、しきい値電圧の変化範囲が広い。これは、主にチャネル層に用いられる半導体層のバンドギャップの違いに由来する、と考えられる。

本発明では、画素回路において、画素回路外部から供給される電流を書き込む期間に、ＴＦＴのバックゲート電極へ、画素回路外部から電圧を印加することにより、電流能力を上げる。その後、ＯＬＥＤ素子に電流を供給する駆動期間において、バックゲート電極へ、電流能力を下げるような電圧を印加することにより、ＴＦＴは、書き込まれた電流よりも低い電流を供給し、ＯＬＥＤ素子を駆動する。

従って、電流を書き込む期間において外部から供給される電流を、ディスプレイの配線負荷を充放電できるような電流にすることができ、大画面ディスプレイ等の配線負荷の大きいディスプレイに適用することができる。また、画素回路外部からの電流を書き込むことから、画素回路のＴＦＴのしきい値、移動度共に補正可能であり、電流をＯＬＥＤ素子に供給することからＯＬＥＤ素子のしきい値も補正可能であるため、高精度な画質も実現できる。

また、本発明では、電流を書き込む期間において外部から供給される電流を一定電流にすることで、ディスプレイの配線負荷を充放電する量を減少することが可能となる。さらに、画素回路外部からの電圧の書き込みにより、ＴＦＴのバックゲート電圧を制御することで、ＯＬＥＤ素子に供給する電流を制御することができる。画素回路外部からバックゲート電圧を制御することは、電圧による書き込みであるため、短い書き込み時間で可能である。従って、大画面ＯＬＥＤディスプレイ等の配線負荷の大きいディスプレイに適用することができる。また、画素回路外部からの電流を書き込むことから、画素回路のＴＦＴのしきい値、移動度共に補正可能であり、電流をＯＬＥＤ素子に供給することからＯＬＥＤ素子のしきい値も補正可能であるため、高精度な画質も実現できる。

ＴＦＴとして、ａ−ＩＧＺＯ ＴＦＴを用いることで、広いバックゲート電圧範囲において、ＴＦＴの電流能力、つまり、しきい値を制御できる。従って、電流を書き込む期間における画素回路外部から供給される電流、あるいは、一定電流を、他のＴＦＴに比べ大きくすることが可能である。このため、ディスプレイの配線負荷の充放電に必要な時間を短縮することができ、大画面、高精細のディスプレイへの適用が可能となる。

まず、本実施例で用いる、バックゲート電極を有し、ａ−ＩＧＺＯをチャネル層とするＴＦＴの特性を述べる。

図３はバックゲート電極を有し、ａ−ＩＧＺＯをチャネル層とするＴＦＴの断面図である。

図３に示す構造を持つａ−ＩＧＺＯ ＴＦＴの作製法を以下に説明する。

絶縁基板となるガラス基板１１０上に、スパッタ成膜法により、Ｍｏ膜を１００ｎｍ堆積し、フォトリソグラフィ法とドライエッチングにより、ゲート電極１１１を形成する。

その後、プラズマＣＶＤ成膜法により、ＳｉＯ膜を２００ｎｍ堆積し、ゲート絶縁層１１２を形成する。

その後、室温において、スパッタ成膜法により、ａ−ＩＧＺＯ膜を３０ｎｍ堆積し、フォトリソグラフィ法とウェットエッチングにより、アイランド化する。ａ−ＩＧＺＯ膜は、ＴＦＴのチャネル領域（チャネル層）１１３及びソース・ドレイン領域１１４、１１５の一部として機能する。

その後、スパッタ成膜法により、チャネル保護膜１１６として、ＳｉＯ膜を１００ｎｍ堆積し、フォトリソグラフィ法とドライエッチング法により、チャネルパターンを形成する。

その後、プラズマＣＶＤ成膜法により、層間絶縁膜１１７として、ＳｉＮ膜、ＳｉＯ膜を３００ｎｍ、５０ｎｍ順次積層し、ＳｉＯ／ＳｉＮ積層膜を成膜する。さらに、フォトリソグラフィ法とドライエッチング法により、ソース・ドレイン電極用コンタクトホール、及び、ゲート電極用コンタクトホールを形成する。ここで、ＳｉＮ膜堆積時に、ａ−ＩＧＺＯ膜のスパッタＳｉＯ膜で覆われていない領域が低抵抗化し、ソース・ドレイン領域となる。

その後、スパッタ成膜法により、Ｍｏ膜を２００ｎｍ堆積し、フォトリソグラフィ法とドライエッチング法により、ソース・ドレイン電極１１８，１２０、及び、バックゲート電極１１９を形成する。こうして、図３に示すＴＦＴが形成される。

上述の作製法にて得られるａ−ＩＧＺＯ ＴＦＴの電気的特性を示す。

図４は、ａ−ＩＧＺＯ ＴＦＴの、ドレイン電圧ＶＤが０．１Ｖ、ソース電圧ＶＳが０Ｖ、バックゲート電圧ＶＢＧが−１０、−５、０、５、１０Ｖの場合のドレイン電流ＩＤ−ゲート電圧ＶＧ特性（以下、ＩＤ−ＶＧ特性という）である。ａ−ＩＧＺＯ ＴＦＴのチャネル幅（以下、Ｗという）は６０μｍ、チャネル長（以下、Ｌという）は１０μｍである。

図４は、バックゲート電圧ＶＢＧが低いほど、ゲート電圧に対し、ＩＤ−ＶＧ特性が正側に平行移動することを示している。なお図４において、例えば、１．０Ｅ−５は、１．０×１０^−５を意味する。

これらＩＤ−ＶＧ特性から得られる、バックゲート電圧ＶＢＧに対するしきい値電圧ＶＴＨの依存性を図５に、電界効果移動度μＦＥのＶＢＧ＝０での値に対する変化率を図６に示す。図５より、バックゲート電圧ＶＢＧとしきい値ＶＴＨの関係は、線形関係で表され、この関係を、
ＶＴＨ＝ＶＴＨ０−ａ×ＶＢＧ ・・・式（１）
とすると、得られた測定結果を再現できる。ここで、ＶＴＨ０は、バックゲート電圧ＶＢＧが０Ｖでのしきい値を示す。また、ａ＝ＣＢＧ／ＣＧである。ここで、ＣＧはゲート絶縁膜の単位面積当たりの容量で、１．８６×１０^−８（Ｆ／ｃｍ^２）、ＣＢＧはバックゲート電極とａ−ＩＧＺＯ間にある絶縁膜の単位面積当たりの容量で、１．０８×１０^−８（Ｆ／ｃｍ^２）である。また、図６よりバックゲート電圧変動に対する移動度の変化は３％以下であり、移動度はバックゲート電圧に依存せず、ほぼ一定と考えられる。

これより、ドレイン電流ＩＤは、ＴＦＴの線形領域では、
ＩＤ＝β×［（ＶＧ−ＶＴＨ）×ＶＤ−０．５×ＶＤ^２］ ・・・式（２）
と表すことができ、飽和領域では、
ＩＤ＝０．５×β×（ＶＧ−ＶＴＨ）^２ ・・・式（３）
と表すことができる。ここで、β＝μＦＥ×ＣＧ×（Ｗ／Ｌ）である。

図１５に示すように、ＶＧ＝２０Ｖ、ＶＤ＝０．１Ｖにおける、式（２）から計算したＶＢＧ＝０でのドレイン電流に対するバックゲート電圧依存性（直線）は、実測結果（点）を再現する。このようにａ−ＩＧＺＯ ＴＦＴでは、バックゲート電圧としきい値変化の関係が線形であるため、バックゲート電圧の影響を含むドレイン電流を簡単な式で表すことが可能である。このため、本ＴＦＴを用いることで、設計が容易となる。

本実施例のＯＬＥＤディスプレイの画素回路を図１に示す。本実施例において、画素回路は、ＯＬＥＤ素子（ＯＬＥＤ）、１つのａ−ＩＧＺＯ ＴＦＴ（ＴＦＴ１）、３つのスイッチＳＷ１、ＳＷ２及びＳＷ３、ＴＦＴ１のゲートとソース間にある容量Ｃ１にて構成される。ＯＬＥＤ素子（ＯＬＥＤ）は発光素子、ＴＦＴ１はＯＬＥＤの発光輝度−電流特性に従い階調を制御する電流（第１の電流）をＯＬＥＤへ供給する薄膜トランジスタとなる。ＴＦＴ１は、有機ＥＬ素子（ＯＬＥＤ）に供給する電流を制御する駆動ＴＦＴであり、バックゲート電極を有する。

走査線Ｓ１には、スイッチＳＷ１のＯＮ／ＯＦＦ、スイッチＳＷ２のＯＮ／ＯＦＦ、及びＴＦＴ１のバックゲート電圧を制御する信号が印加され、走査線Ｓ２には、スイッチＳＷ３のＯＮ／ＯＦＦを制御する信号が印加される。電源線ＶＤＤ１はスイッチＳＷ３と接続され、データ線ＤＡＴＡはスイッチＳＷ１と接続され、スイッチＳＷ１を介してＴＦＴ１のゲート及び容量Ｃ１に電流を供給する。

１フレームを、電流書き込み期間と駆動期間の２つの期間に分けて本実施例の動作を説明する。図２に動作のタイミングチャートを示す。

（ａ） 電流書き込み期間
電流書き込み期間は、データ線DATAを通し、画素回路外部から供給される電流ＩＤＡＴＡ（第２の電流となる）をＴＦＴ１へ書き込む期間である。電流書き込み期間は駆動期間前に行われる。

電流書き込み期間において、走査線Ｓ１の電圧をＨレベル（ＶＨ）、走査線Ｓ２の電圧をＬレベル（ＶＬ）に設定する。従って、スイッチＳＷ１，ＳＷ２は導通（ＯＮ）状態、スイッチＳＷ３は非導通（ＯＦＦ）状態となる。また、ＴＦＴ１のバックゲート電圧はＶＨとなり、電流能力が高い状態となっている。

この時、電流ＩＤＡＴＡは、ＴＦＴ１を流れ、ＯＬＥＤ素子（ＯＬＥＤ）に供給される。ＴＦＴ１のゲート電圧は、ＴＦＴ１の電流−電圧特性、つまり、しきい値と移動度に従って、電流ＩＤＡＴＡを流すような電圧に設定される。ＴＦＴ１のドレイン、ゲート間が短絡しているので、ＴＦＴ１は飽和領域で動作する。従って、式（３）より、電流ＩＤＡＴＡとＴＦＴ１の各端子の電圧が以下のような関係式で表される。

ＩＤＡＴＡ＝０．５×β×［（ＶＧ−ＶＳ）−｛ＶＴＨ０−ａ×（ＶＨ−ＶＳ）｝］^２
・・・ 式（４）
ここで、ＶＧ、ＶＳはゲート電圧、ソース電圧であり、μＦＥ、ＶＴＨ０、ＣＧ、ＣＢＧは、前述の移動度、ＶＢＧ＝０でのしきい値、ゲート絶縁膜容量、バックゲート側の容量である。

（ｂ） 駆動期間
駆動期間は、データ線DATAから供給された電流ＩＤＡＴＡを基に制御された電流を、ＯＬＥＤ素子へ供給することで、ＯＬＥＤ素子を駆動する期間である。

駆動期間において、走査線Ｓ１の電圧をＬレベル（ＶＬ）、走査線Ｓ２の電圧をＨレベル（ＶＨ）に設定する。従って、スイッチＳＷ１，ＳＷ２は非導通（ＯＦＦ）状態、スイッチＳＷ３は導通（ＯＮ）状態となる。また、ＴＦＴ１のバックゲート電圧はＶＬとなり、電流書き込み期間よりも電流能力が低い状態となっている。

スイッチＳＷ１、ＳＷ２がＯＦＦ状態であるため、電流書き込み期間で設定されたゲート−ソース間の電圧差が保持されており、ＯＬＥＤ素子を駆動する電流ＩＯＵＴは、以下の式で表される。

ＩＯＵＴ＝０．５×β×［（ＶＧ−ＶＳ）−｛ＶＴＨ０−ａ×（ＶＬ−ＶＳ’）｝］^２
≒［（ＩＤＡＴＡ）^１／２ −ａ×（０．５×β）^１／２×（ＶＨ−ＶＬ）］^２
・・・ 式（５）
ここで、ＶＳ’は駆動期間におけるソース電圧であり、また、式（５）式の下段の近似記号（≒）は、バックゲート電圧とソース電圧との差を省略した意味である。

式（５）の右辺には、しきい値が明白に現われていない。従って、複数の画素回路の間でＴＦＴ１のしきい値が何かの原因で異なっていても、それぞれの電流ＩＯＵＴは均一である。一方、移動度に関しては、β（＝μＦＥ×ＣＧ×（Ｗ／Ｌ））が式（５）の右辺に含まれており、移動度が異なる場合には、電流ＩＯＵＴが異なる。ただし、大括弧［］内の第一項（ＩＤＡＴＡ）^１／２ は、移動度が異なっている場合でも影響を受けないため、単純に移動度が異なる場合に比べ、電流ＩＯＵＴの変化は小さく、移動度の変化やばらつきを補正することができる。

式（５）を用いて移動度の変化やばらつきの影響を検討した結果、ＩＯＵＴをＩＤＡＴＡの１／２とする場合には、移動度の変化やばらつきが５％以下であれば、ＩＯＵＴのばらつきが２％以下となる。２％は、６４表示階調の精度（１／６４≒１．６％）に相当するため、隣接画素での階調表示を満足するためには、移動度の変化やばらつきが５％以下であることが望ましい。本実施例におけるａ−ＩＧＺＯ ＴＦＴは、バックゲート電圧による移動度変化が３％以下であるため、６４階調の電流精度が実現できる。

本実施例において、１フレーム期間の表示階調に相当するＯＬＥＤ素子の輝度の制御、つまり、ＯＬＥＤ素子に供給する電流の制御は、ＩＤＡＴＡを制御することで可能である。１フレーム期間の輝度を決めるＯＬＥＤ素子に供給される平均電流ＩＡＶＧは、以下の式で表される。

ＩＡＶＧ＝［（ＩＤＡＴＡ×ｔ１＋ＩＯＵＴ×ｔ２）／（ｔ１＋ｔ２）］ ・・・式（６）
ここで、ｔ１は電流書き込み期間の長さ（時間）、ｔ２は電流書き込み期間の長さ（時間）である。さらに、式（５）より、ＶＨ、ＶＬ、及びａの値によっても、ＩＯＵＴを制御できる。

以上の動作を実施することで、本実施例の画素回路をマトリックス状に備えるＡＭ型ＯＬＥＤディスプレイは、ａ−ＩＧＺＯ ＴＦＴの特性（しきい値、移動度）変化やばらつきを補正でき、高品質な表示が可能である。特に、ＩＤＡＴＡを、書き込み期間の間にディスプレイの配線負荷を充放電できる程度に大きくすることで、大画面ディスプレイにも適用可能となる。

また、本実施例は、非特許文献３の画素回路と比べ、必要な容量が１つ少なく、容量同士の結合効果を用いていない。従って、面積が小さく、ノイズに強い画素回路が実現できる、と考えられる。

また、本実施例のスイッチＳＷ１，ＳＷ２，ＳＷ３は、ａ−ＩＧＺＯ ＴＦＴによって構成することができる。ａ−ＩＧＺＯ ＴＦＴは、オフ電流、Ｓ値が小さいことから、高い電荷保持能力と高速スイッチングが両立しており、スイッチ向けに適したＴＦＴである。後述する実施例においても、スイッチは、ａ−ＩＧＺＯ ＴＦＴで構成することができる。

また、本実施例のＴＦＴのバックゲート電極とゲート電極の配置の関係は、入れ替えても成立する。本実施例では、ボトムゲート構造のａ−ＩＧＺＯ ＴＦＴとして扱っているが、バックゲート電極をトップゲート扱えば、トップゲート構造のＴＦＴとして扱うことも可能である。注意すべきは、ゲート絶縁膜の単位面積当たりの容量ＣＧと、チャネルバックゲート電極間の絶縁膜の単位面積当たりの容量ＣＢＧの比ａ＝ＣＢＧ／ＣＧである．ボトムゲート構造として考えていたものを、トップゲート構造として考えた場合、比が１／ａになる。ＣＧとＣＢＧが同じであるならば、どちらをゲート、バックゲートとして取り扱っても、同じ結果を得られる。

バックゲート電極とゲート電極と配置の関係は、後述する実施例でも同様である。

また、本実施例において、バックゲート電圧に走査線S１を接続しているが、別途バックゲート電圧向けに信号線を準備しても良い。この場合には、画素のレイアウト面積がやや増加するが、制御の自由度が大きくなる利点がある。

また、本実施例において、ａ−ＩＧＺＯ ＴＦＴのバックゲート電圧としきい値電圧の関係が線形関係で表されているが、線形関係は本実施例や本発明の必要条件ではない。どのような関係でも、バックゲート電圧に対するＴＦＴのドレイン電流−ゲート電圧特性が、ゲート電圧に対し平行移動であるならば、本実施例は適用できる。ただし、式（１）から式（５）は修正する必要がある。例えば、バックゲート電圧が、ＶＨとＶＬの場合のＴＦＴのしきい値を、それぞれ、ＶＴＨ１＝ＶＴＨ０＋Ｖ１、ＶＴＨ２＝ＶＴＨ０＋Ｖ２とするならば、式（５）は以下のように表される。

ＩＯＵＴ＝０．５×β×［（ＶＧ−ＶＳ）−（ＶＴＨ０＋Ｖ２−ＶＳ’）］^２
≒［（ＩＤＡＴＡ）^１／２ ＋（０．５×β）^１／２×（Ｖ１−Ｖ２）］^２
平行移動の条件は、後述する実施例でも同様である。

次に上記画素回路を２次元状に配置したＯＬＥＤディスプレイの全体の回路構成を図１３に示す。Ｒ（赤）Ｇ（緑）Ｂ（青）入力映像信号１０（以下、入力映像信号という）がＯＬＥＤディスプレイの水平画素数の３倍数設けられた列制御回路１に入力される。その後、水平制御信号１１ａは入力回路６に入力され水平制御信号１１を出力して水平シフトレジスタ３に入力される。

補助列制御信号１３ａは入力回路８を介して補助列制御信号１３を出力しゲート回路４及び１６に入力される。水平シフトレジスタ３の各列に対応した出力端子に出力された水平サンプリング信号群１７はゲート回路１６から出力される制御信号２１が入力されたゲート回路１５に入力され、そこで変換された水平サンプリング信号群１８が列制御回路１に入力される。列制御回路１はゲート回路４から出力される制御信号１９が入力されている。垂直制御信号１２ａは入力回路７に入力され垂直制御信号１２を出力して垂直シフトレジスタ５に入力され、走査信号が走査線となる行制御線１０４、１０５に入力される。

列制御回路１からのデータ信号はデータ線１０２を介して、表示領域９の各画素回路２に入力される。

垂直シフトレジスタ（走査手段となる）５により行方向に配列された複数の前記画素回路を行ごとに走査するとともに、列制御回路１により列方向に配列された複数の画素回路に列ごとに電流を書き込むための電気信号が与えられる。垂直シフトレジスタ５が、バックゲート電極に行ごとに電圧を与える走査手段となる。

後述する各実施例の画素回路を有するＯＬＥＤディスプレイにおいても、上述したＯＬＥＤディスプレイの構成を用いることができる。

実施例２のＯＬＥＤディスプレイの画素回路を図７に示す。図７に示すように、本実施例は、実施例１から、スイッチＳＷ３及び走査線Ｓ２を取り除き、スイッチＳＷ１をＴＦＴ１のゲート−ドレイン間に、スイッチＳＷ２をＴＦＴ１のソース−データ線間に接続を切り替えたものである。

以下にその動作を説明する。

（ａ） 電流書き込み期間
電流書き込み期間は、データ線DATAを通し、画素回路外部から供給される電流（ＩＤＡＴＡ）をＴＦＴ１へ書き込む期間である。

電流書き込み期間において、走査線Ｓ１の電圧をＨレベル（ＶＨ）に設定する。従って、スイッチＳＷ１，ＳＷ２は導通（ＯＮ）状態となる。また、ＴＦＴ１のバックゲート電圧はＶＨとなり、電流能力が高い状態となっている。さらに電源線ＶＤＤ１のレベルをＯＬＥＤ素子のしきい値以下とする。

この時、ＩＤＡＴＡは、ＯＬＥＤ素子を流れることなく、ＴＦＴ１を流れる。ＴＦＴ１のゲート電圧は、ＴＦＴ１の電流−電圧特性、つまり、しきい値と移動度に従って、ＩＤＡＴＡを流すような電圧に設定される。ＴＦＴ１のドレイン、ゲート間が短絡しているので、ＴＦＴ１は飽和領域で動作し、ＩＤＡＴＡは式（４）で表される。

（ｂ） 駆動期間
駆動期間は、データ線DATAから供給されたＩＤＡＴＡを基に制御された電流を、ＯＬＥＤ素子へ供給することで、ＯＬＥＤ素子を駆動する期間である。

駆動期間において、走査線Ｓ１の電圧をＬレベル（ＶＬ）に設定する。従って、スイッチＳＷ１，ＳＷ２は非導通（ＯＦＦ）状態となる。また、ＴＦＴ１のバックゲート電圧はＶＬとなり、電流能力が低い状態となっている。さらに、電源線ＶＤＤ１のレベルをＯＬＥＤ素子のしきい値電圧とＴＦＴ１のしきい値電圧の和よりも十分高い電圧とする。

スイッチＳＷ１、ＳＷ２がＯＦＦであるため、電流書き込み期間で設定されたゲート電圧が保持されており、ＯＬＥＤ素子を駆動する電流ＩＯＵＴは、実施例１と同様に式（５）で表される。

また、1フレーム期間の表示階調に相当するＯＬＥＤ素子の輝度の制御、つまり、ＯＬＥＤ素子に供給する電流の制御は、電流ＩＤＡＴＡを制御することで可能である。輝度を決める、ＯＬＥＤ素子に供給される１フレーム間の平均電流は、電流書き込み時にＯＬＥＤ素子へ電流が供給されないため、以下の式になる。

ＩＡＶＧ＝［ＩＯＵＴ×ｔ２／（ｔ１＋ｔ２）］ ・・・式（７）
さらに、式（５）より、ＶＨ、ＶＬ、及びａの値によっても、ＩＯＵＴを制御できる。

以上の動作を実施することで、本実施例の画素回路をマトリックス状に備えるＡＭ型ＯＬＥＤディスプレイは、ａ−ＩＧＺＯ ＴＦＴの特性（しきい値、移動度）変化やばらつきを補正でき、高品質な表示が可能である。特に、ＩＤＡＴＡを、書き込み期間の間にディスプレイの配線負荷を充放電できる程度に大きくすることで、大画面ディスプレイにも適用可能となる。さらに、本実施例は、電源線ＶＤＤ１の電圧を変動することにより、画素回路の構成要素を減らすことができ、より小さな面積で実現することが可能である。

また、本実施例において、バックゲート電圧に走査線S１を接続しているが、別途バックゲート電圧向けに信号線を準備しても良い。この場合には、画素のレイアウト面積がやや増加するが、制御の自由度が大きくなる利点がある。

実施例３のＯＬＥＤディスプレイの画素回路を図８に示す。本実施例の特徴は、実施例１、２で省略していたバックゲート−ソース間の電圧変化を補正可能にした点である。これにより、ＯＬＥＤ素子のしきい値の変化やばらつきの補正も可能になる。

図８に示すように、本実施例は、図７に示す実施例２の構成と比較して、容量Ｃ２、スイッチＳＷ３、スイッチＳＷ４、スイッチＳＷ５、走査線Ｓ２、走査線Ｓ３、参照電圧線ＶＲ１、参照電圧線ＶＲ２を加えている。容量Ｃ２は、ＴＦＴ１のバックゲート−ソース間に配置される。スイッチＳＷ３、ＳＷ４、ＳＷ５は、それぞれ、ＴＦＴ１のバックゲート−参照電圧線ＶＲ１間、ＴＦＴ１のソース−参照電圧線ＶＲ２間、ＴＦＴ１のソース−ＯＬＥＤのアノード間に配置される。走査線Ｓ２はスイッチＳＷ３、ＳＷ４のＯＮ・ＯＦＦを制御し、走査線Ｓ３はスイッチＳＷ５のＯＮ・ＯＦＦを制御する。

本実施例のタイミングチャートを図９に示し、以下にその動作を説明する。

（ａ） 電流設定期間
本実施例では、実施例１、２の電流書き込み期間の前後に、バックゲート電圧書き込み期間を備え、この３つの期間でＯＬＥＤ素子に供給する電流を設定する。

（ａ−１） バックゲート電圧書き込み期間Ｔ１
バックゲート電圧書き込み期間Ｔ１は、電流書き込み期間におけるバックゲート−ソース間の電圧を設定するための期間である。

バックゲート電圧書き込み期間Ｔ１において、走査線Ｓ２の電圧をＨレベル（ＶＨ’）、走査線Ｓ１、Ｓ３の電圧をＬレベル（ＶＬ’）に設定する。従って、スイッチＳＷ３、ＳＷ４はＯＮ状態、スイッチＳＷ１、ＳＷ２、ＳＷ５はＯＦＦ状態となる。

ここで、参照電圧線ＶＲ１の電圧をＨレベル（ＶＨ）、参照電圧線ＶＲ２の電圧を０Ｖとすると、容量Ｃ２へ電圧ＶＨが印加される。

（ａ−２） 電流書き込み期間Ｔ２
電流書き込み期間Ｔ２は、データ線DATAを通し、画素回路外部から供給される電流（ＩＤＡＴＡ）をＴＦＴ１へ書き込む期間である。

電流書き込み期間Ｔ２において、走査線Ｓ１の電圧をＨレベル（ＶＨ’）、走査線Ｓ２，Ｓ３の電圧をＬレベル（ＶＬ’）に設定する。従って、スイッチＳＷ１、ＳＷ２はＯＮ状態、スイッチＳＷ３、ＳＷ４、ＳＷ５はＯＦＦ状態となる。この時、容量Ｃ２によりバックゲート電圧書き込み期間Ｔ１で設定したバックゲート−ソース間の電圧差ＶＨが保持されており、電流能力が高い状態となっている。

電流ＩＤＡＴＡは、スイッチＳＷ５がＯＦＦであるため、ＯＬＥＤ素子を流れることなくＴＦＴ１を流れる。ＴＦＴ１のゲート電圧は、ＴＦＴ１の電流−電圧特性、つまり、しきい値と移動度に従って、電流ＩＤＡＴＡを流すような電圧に設定される。ＴＦＴ１のドレイン、ゲート間が短絡しているので、ＴＦＴ１は飽和領域で動作する。従って、電流ＩＤＡＴＡは、以下の式で表される。

ＩＤＡＴＡ＝０．５×β×［（ＶＧ−ＶＳ）−｛ＶＴＨ０−ａ×ＶＨ｝］^２ ・・・式（４’）
（ａ−３） バックゲート電圧書き込み期間Ｔ３
バックゲート電圧書き込み期間Ｔ３は、ＴＦＴ１のバックゲート電圧をＨレベルからＬレベルへ変更する期間である。

バックゲート電圧書き込み期間Ｔ３において、走査線Ｓ２の電圧をＨレベル（ＶＨ’）、走査線Ｓ１、Ｓ３の電圧をＬレベル（ＶＬ’）に設定する。従って、スイッチＳＷ３、ＳＷ４はＯＮ状態、スイッチＳＷ１、ＳＷ２、ＳＷ５はＯＦＦ状態となる。また、参照電圧線ＶＲ１の電圧をＬレベル（ＶＬ）とし、参照電圧線ＶＲ２の電圧を０Ｖのまま保持する。

この時、電流書き込み時のＴＦＴ１のゲート−ソース間電圧差を保持したまま、バックゲート−ソース間電圧差がＶＬとなる。

（ｂ） 駆動期間
駆動期間は、データ線から供給されたＩＤＡＴＡを基に制御された電流を、ＯＬＥＤ素子へ供給することで、ＯＬＥＤ素子を駆動する期間である。

駆動期間は、走査線Ｓ３の電圧をＨレベル（ＶＨ’）、走査線Ｓ１、Ｓ２の電圧をＬレベル（ＶＬ’）に設定する。従って、スイッチＳＷ５はＯＮ状態、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４はＯＦＦ状態となる。この時、容量Ｃ２により、バックゲート−ソース間の電圧差がＶＬで保持され、電流能力が低い状態となっている。

上記電流設定期間（バックゲート電圧書き込み期間Ｔ１−バックゲート電圧書き込み期間Ｔ３）における動作により、本期間における電流ＩＯＵＴは、
ＩＯＵＴ＝０．５×β×［（ＶＧ−ＶＳ）−｛ＶＴＨ０−ａ×ＶＬ｝］^２
＝［（ＩＤＡＴＡ）^１／２ −ａ×（０．５×β）^１／２×（ＶＨ−ＶＬ）］^２
・・・式（５’）
と表される。

本実施例では、容量Ｃ２、スイッチＳＷ３、ＳＷ４、参照電圧線ＶＲ１、ＶＲ２を用いることにより、バックゲート−ソース間の電圧差を決定している。従って、式（５’）の下段は、近似記号（≒）ではなく、等号（＝）となる。

また、１フレーム期間の表示階調に相当するＯＬＥＤ素子の輝度の制御、つまり、ＯＬＥＤ素子に供給する電流の制御は、電流ＩＤＡＴＡを制御することで可能である。輝度を決めるＯＬＥＤ素子に供給される１フレーム期間の平均電流は、電流書き込み時にＯＬＥＤ素子へ電流が供給されないため、式（７）になる。ただし、本実施例では、ｔ１を、電流書き込み期間ではなく、電流設定期間の長さ（時間）とする。電流設定期間さらに、式（５’）より、ＶＨ、ＶＬ、及びａの値によっても、ＩＯＵＴを制御できる。

以上の動作を実施することで、本実施例は、本実施例の画素回路をマトリックス状に備えるＡＭ型ＯＬＥＤディスプレイは、ａ−ＩＧＺＯ ＴＦＴの特性（しきい値、移動度）変化やばらつきを補正でき、高品質な表示が可能である。特に、ＩＤＡＴＡを、書き込み期間の間にディスプレイの配線負荷を充放電できる程度に大きくすることで、大画面ディスプレイにも適用可能となる。さらに、本実施例は、バックゲート−ソース間の電圧を保持するため、ＴＦＴの特性変化やばらつきのみではなく、ＯＬＥＤ素子の特性変化やばらつきの補正が可能である。

また、本実施例では、バックゲート電圧設定用に参照電圧線ＶＲ２を別途準備したが、電流設定期間において一定電圧である走査線Ｓ３により、代用することが可能である。同様に、本実施例では、電流書き込み期間のために、走査線Ｓ３、及び、スイッチＳＷ５を備えているが、実施例２のように駆動することで、省略することが可能である。

実施例４のＯＬＥＤディスプレイの画素回路を図１０に示す。本実施例の特徴は、画素回路外部から供給され、書き込む電流を一定電流とし、ＯＬＥＤ素子の輝度階調の制御を、画素回路外部からバックゲートに印加する電圧で行うことである。

本実施例は、実施例３に示した回路と同一構成をとる。ただし、実施例３におけるＩＤＡＴＡを供給するデータ線ＤＡＴＡが参照電流線ＩＲ１となり、バックゲート電圧を供給する参照電圧線ＶＲ１がデータ線ＤＡＴＡとなっている点が異なる。

本実施例のタイミングチャートを図１１に示し、以下にその動作を説明する。

（ａ） 電流設定期間
本実施例では、電流書き込み期間の前後に、バックゲート電圧書き込み期間と、階調電圧書き込み期間という、バックゲート電圧を制御する２つの期間を備え、この３つの期間でＯＬＥＤ素子に供給する電流を設定する。

（ａ−１） バックゲート電圧書き込み期間
バックゲート電圧書き込み期間は、電流書き込み期間におけるバックゲート−ソース間の電圧を設定するための期間である。

バックゲート電圧書き込み期間において、走査線Ｓ２の電圧をＨレベル（ＶＨ’）、走査線Ｓ１、Ｓ３の電圧をＬレベル（ＶＬ’）に設定する。従って、スイッチＳＷ３、ＳＷ４はＯＮ状態、スイッチＳＷ１、ＳＷ２、ＳＷ５はＯＦＦ状態となる。

ここで、データ線ＤＡＴＡの電圧をＨレベル（ＶＨ）、参照電圧線ＶＲ２の電圧を０Ｖとすると、容量Ｃ２へ電圧ＶＨが印加される。

（ａ−２） 電流書き込み期間
電流書き込み期間は、電流参照線ＩＲ１を通し、画素回路外部から供給される電流ＩＲをＴＦＴ１へ書き込む期間である。

電流書き込み期間において、走査線Ｓ１の電圧をＨレベル（ＶＨ’）、走査線Ｓ２、Ｓ３の電圧をＬレベル（ＶＬ’）に設定する。従って、スイッチＳＷ１、ＳＷ２はＯＮ状態、スイッチＳＷ３、ＳＷ４、ＳＷ５はＯＦＦ状態となる。この時、容量Ｃ２によりバックゲート電圧書き込み期間で設定したバックゲート−ソース間の電圧差ＶＨが保持されている。

電流ＩＲは、スイッチＳＷ５がＯＦＦであるため、ＯＬＥＤ素子を流れることなくＴＦＴ１を流れる。ＴＦＴ１のゲート電圧は、ＴＦＴ１の電流−電圧特性、つまり、しきい値と移動度に従って、電流ＩＲを流すような電圧に設定される。ＴＦＴ１のドレイン、ゲート間が短絡しているので、ＴＦＴ１は飽和領域で動作する。従って、ＩＲは、以下の式で表される。

ＩＲ＝０．５×β×［（ＶＧ−ＶＳ）−｛ＶＴＨ０−ａ×ＶＨ｝］^２ ・・・式（４’’）
（ａ−３） 階調電圧書き込み期間
階調電圧書き込み期間は、ＴＦＴ１のバックゲート電極に階調に相当する電圧を設定する期間である。

階調電圧書き込み期間において、走査線Ｓ２の電圧をＨレベル（ＶＨ’）、走査線Ｓ１、Ｓ３の電圧をＬレベル（ＶＬ’）に設定する。従って、スイッチＳＷ３、ＳＷ４はＯＮ状態、スイッチＳＷ１、ＳＷ２、ＳＷ５はＯＦＦ状態となる。ここで、データ線ＤＡＴＡの電圧をＶＤＡＴＡとし、参照電圧線ＶＲ２の電圧を０Ｖのまま保持する。

この時、電流書き込み時のＴＦＴ１のゲート−ソース間電圧差を保持したまま、バックゲート−ソース間電圧差がＶＤＡＴＡとなる。

（ｂ） 駆動期間
駆動期間は、データ線ＤＡＴＡから供給されたバックゲート電圧ＶＤＡＴＡを基に制御された電流を、ＯＬＥＤ素子へ供給することで、ＯＬＥＤ素子を駆動する期間である。

本期間において、走査線Ｓ３の電圧をＨレベル（ＶＨ’）、走査線Ｓ１、Ｓ２の電圧をＬレベル（ＶＬ’）に設定する。従って、スイッチＳＷ５はＯＮ状態、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４はＯＦＦ状態となる。この時、容量Ｃ２により、バックゲート−ソース間の電圧差ＶＤＡＴＡが保持されている。

上記電流設定期間における動作により、本駆動期間における電流ＩＯＵＴは、
ＩＯＵＴ＝０．５×β×［（ＶＧ−ＶＳ）−｛ＶＴＨ０−ａ×ＶＤＡＴＡ｝］^２
＝［（ＩＲ）^１／２ −ａ×（０．５×β）^１／２×（ＶＨ−ＶＤＡＴＡ）］^２ ・・・式（５’’）
と表される。

本実施例は、実施例３と同様に、容量Ｃ２、スイッチＳＷ３、ＳＷ４、データ線ＤＡＴＡ、参照電圧線ＶＲ２を用いることにより、バックゲート−ソース間の電圧差を決定している。従って、式（５’’）下段は、近似記号ではなく、等号となる。

また、１フレーム期間の表示階調に相当するＯＬＥＤ素子の輝度の制御、つまり、ＯＬＥＤ素子に供給する電流の制御は、ＶＤＡＴＡを制御することで可能である。輝度を決めるＯＬＥＤ素子に供給される１フレーム期間の平均電流は、電流書き込み時にＯＬＥＤ素子へ電流が供給されないため、式（７）になる。ただし、本実施例では、ｔ１を、電流書き込み期間ではなく、電流設定期間の長さ（時間）とする。電流設定期間さらに、式（５’’）より、ＶＨ、ＶＤＡＴＡ、及びａの値によっても、ＩＯＵＴを制御できる。

以上の動作を実施することで、本実施例は、本実施例の画素回路をマトリックス状に備えるＡＭ型ＯＬＥＤディスプレイは、ａ−ＩＧＺＯ ＴＦＴの特性（しきい値、移動度）変化やばらつきを補正でき、高品質な表示が可能である。また、本実施例は、バックゲート−ソース間の電圧を保持するため、ＴＦＴの特性変化やばらつきのみではなく、ＯＬＥＤ素子の特性変化やばらつきの補正が可能である。

さらに本実施例は、ＩＯＵＴの制御を、書き込まれた一定電流ＩＲを基準電流とした上で、バックゲート電圧に印加する電圧ＶＤＡＴＡによって行う。一定電流を書き込む場合、ディスプレイの配線負荷の充放電は、各画素回路のＴＦＴ１の特性の差を補正するために必要な充放電である。この充放電は電圧で表すと１Ｖ以下であり、実施例１から３の階調を制御するための電流を書き込む際の充放電する電圧の数Ｖに比べ、数分の１から１０分の１である。従って、本実施例で電流を書き込むために必要な期間が短い。バックゲート電極への電圧の書き込みもまた、電圧書き込みであるがゆえに、必要な期間は短い。このため、大画面ディスプレイにも適用可能となる。

また、本実施例は、リーク電流の小さなスイッチを用いることで、長時間一定電流ＩＲを保持できるため、電流設定期間におけるバックゲート電圧書き込み期間と電流書き込み期間を、階調電圧設定期間と駆動期間と別に準備することが可能である。例えば、ＯＬＥＤディスプレイにおいて、通常１秒間に６０フレームであるところを、６１フレームにする。１フレームをバックゲート書き込み期間と電流書き込み期間のみに用い、他の６０フレームを、階調電圧設定期間と駆動期間で構成することが可能である。

ａ−ＩＧＺＯ ＴＦＴは、オフリーク電流が非常に小さいため、本実施例のスイッチとして使用した場合には、上述の駆動が可能である。

本実施例の変形例として、いくつかの画素回路を用いることができる。

例えば、本実施例では、バックゲート電圧設定用に参照電圧線ＶＲ２を別途準備したが、電流設定期間において一定電圧である走査線Ｓ３により、代用することが可能である。

ＶＲ２を使用しない別な変形例として、図１２に示すような、ＴＦＴ１のバックゲート−ドレイン間にスイッチＳＷ４を配する画素回路が考えられる。ただし、階調電圧設定期間におけるＴＦＴ１のソース電圧を固定するため、この期間の電源線ＶＤＤ１の電圧を０Ｖにする。これにより、本派生形でも、ＯＬＥＤ素子に供給される電流ＩＯＵＴは、式（５’’）で表される。ただし、本派生形では、電流書き込み期間のバックゲート−ソース間電圧差は、ゲート−ソース間電圧差と同じＶＧ−ＶＳである。

さらに別な変形例として、本実施例では、電流書き込み期間のために、走査線Ｓ３、及び、スイッチＳＷ５を備えているが、実施例２のように駆動することで、省略することが可能である。

以上のように、各実施形態の、バックゲート電極を有するＴＦＴを備えた画素回路は、バックゲート電極に画素回路外部から与えられる電圧を印加する手段を有し、さらに、画素回路外部から供給された電流を書き込む期間を有する。さらに、各実施形態の画素回路は、電流を書き込む期間と、制御された電流を発光素子に供給する駆動期間、の２つの期間において、前記薄膜トランジスタのバックゲート電極の電圧を制御する。これらの画素回路を発光表示装置に用いることで、配線負荷の大きな発光表示装置を駆動できる。

上述した各実施例の画素回路を有するＯＬＥＤディスプレイは情報処理装置を構成できる。この情報処理装置は携帯電話、携帯コンピュータ、スチルカメラもしくはビデオカメラ等、もしくはそれらの各機能の複数を実現する装置である。情報処理装置は情報入力部を備えている。例えば、携帯電話の場合には情報入力部はアンテナを含んで構成される。ＰＤＡや携帯パソコンの場合には情報入力部はネットワークに対するインターフェース部を含んで構成される。スチルカメラやムービーカメラの場合には情報入力部はＣＣＤやＣＭＯＳなどによるセンサ部（撮像部）を含んで構成される。

以下本発明の好適な実施例として、上述した各実施例の画素回路を有するＡＭ型ＯＬＥＤディスプレイを用いたデジタルカメラについて説明する。

図１４はデジタルスチルカメラの一例のブロック図である。図中、１２９はシステム全体、１２３は被写体を撮像する撮影部、１２４は映像信号処理回路（映像信号処理部となる）、１２５は表示パネル、１２６はメモリ、１２７はＣＰＵ、１２８は操作部を示す。撮像部１２３で撮影した映像または、メモリ１２６に記録された映像を、映像信号処理回路１２４で信号処理し、発光表示装置となる表示パネル１２５で見ることができる。ＣＰＵ１２７では、操作部１２８からの入力によって、撮影部１２３、メモリ１２６、映像信号処理回路１２４などを制御して、状況に適した撮影、記録、再生、表示を行う。

本発明は、携帯コンピュータ、スチルカメラもしくはビデオカメラ等、もしくはそれらの各機能の複数を実現する装置の表示装置に用いることができる。

本発明に係わる実施例１の画素回路の回路構成図である。 実施例１の画素回路の動作を示すタイミングチャートである。 本発明に係わる画素回路に用いるａ−ＩＧＺＯ ＴＦＴの構造を示す断面図である。 本発明に係わる画素回路に用いるａ−ＩＧＺＯ ＴＦＴのＩｄ−Ｖｇ特性とそのバックゲート電圧依存性を示す特性図である。 本発明に係わる画素回路に用いるａ−ＩＧＺＯ ＴＦＴのしきい値電圧のバックゲート電圧依存性を示す特性図である。 バックゲート電圧に対するａ−ＩＧＺＯ ＴＦＴの電界効果移動度の変化率を示す特性図である。 本発明に係わる実施例２の画素回路の回路構成図である。 本発明に係わる実施例３の画素回路の回路構成図である。 実施例３の画素回路の動作を示すタイミングチャートである。 本発明に係わる実施例４の画素回路の回路構成図である。 実施例４の画素回路の動作を示すタイミングチャートである。 実施例４の画素回路の変形例を示す回路構成図である。 各画素回路を２次元状に配置したＯＬＥＤディスプレイの全体の回路構成を示す回路構成図である。 ＡＭ型ＯＬＥＤディスプレイを用いたデジタルカメラの構成を示すブロック図である。 バックゲート電圧依存性とドレイン電流の変動（ΔID／ID）との関係を示す特性図である。

符号の説明

ＯＬＥＤ ＯＬＥＤ素子
ＴＦＴ１ ＴＦＴ
ＳＷ１〜ＳＷ５ スイッチ
ＶＤＤ１ 電源線
ＤＡＴＡ データ線
Ｓ１〜Ｓ３ 走査線
Ｃ１、Ｃ２ 容量

Claims (13)

1. 発光素子と、前記発光素子の発光輝度−電流特性に従い階調を制御する第１の電流を前記発光素子へ供給する薄膜トランジスタと、を少なくとも備えた画素回路において、
   前記薄膜トランジスタはバックゲート電極を有し、
   前記薄膜トランジスタがゲート−ソース間電圧と前記バックゲート電極の電圧に応じて前記発光素子へ前記第１の電流を供給する駆動期間と、前記駆動期間前に前記薄膜トランジスタに第２の電流を流し、前記第２の電流を流したときのゲート−ソース間電圧を、前記駆動期間における前記ゲート−ソース間電圧として保持する書き込み期間と、を少なくとも有し、
   前記駆動期間と前記書き込み期間とで、前記バックゲート電極に印加する電圧を変えることで、前記第２の電流を前記第１の電流より大きくしたことを特徴とする画素回路。
2. 前記薄膜トランジスタのドレインとゲートを短絡するスイッチと前記スイッチを制御する信号線が設けられ、前記バックゲート電極が前記信号線に接続されていることを特徴とする請求項１に記載の画素回路。
3. 前記バックゲート電極が参照電圧線に接続され、前記書き込み期間の前と後に、前記参照電圧線から電圧が供給されることを特徴とする請求項１に記載の画素回路。
4. 前記バックゲート電極が、前記薄膜トランジスタのチャネル領域を間にしてゲート電極と反対側に設けられていることを特徴とする請求項１に記載の画素回路。
5. 前記薄膜トランジスタのチャネル層が非晶質酸化物半導体であることを特徴とする請求項１から４のいずれか１項に記載の画素回路。
6. 前記酸化物半導体は、Ｉｎ、Ｚｎを主成分として含む非晶質酸化物半導体であることを特徴とする請求項５に記載の画素回路。
7. 前記酸化物半導体は、Ｉｎ、Ｚｎ、Ｇａを主成分として含む非晶質酸化物半導体であることを特徴とする請求項５に記載の画素回路。
8. 前記発光素子は有機発光ダイオードであることを特徴とする請求項１から７のいずれか１項に記載の画素回路。
9. 請求項１から８のいずれか１項に記載の画素回路が２次元状に配され、行方向に配列された複数の前記画素回路の前記バックゲート電極に行ごとに電圧を与える走査手段を備えたことを特徴とする発光表示装置。
10. 請求項９に記載の発光表示装置と、被写体を撮像する撮影部と、前記撮影部で撮像された信号を処理する映像信号処理部と、を備え、前記映像信号処理部で信号処理された映像信号を前記発光表示装置で表示してなることを特徴とするカメラ。
11. 発光素子と、前記発光素子の発光輝度−電流特性に従い階調を制御する第１の電流を前記発光素子へ供給する薄膜トランジスタと、を少なくとも備えた画素回路の駆動方法において、
    前記薄膜トランジスタはバックゲート電極を有し、
    前記薄膜トランジスタがゲート−ソース間電圧と前記バックゲート電極の電圧に応じて前記発光素子へ前記第１の電流を供給する駆動期間と、前記駆動期間前に前記薄膜トランジスタに第２の電流を流し、前記第２の電流を流したときのゲート−ソース間電圧を、前記駆動期間における前記ゲート−ソース間電圧として保持する書き込み期間と、を少なくとも有し、
    前記駆動期間と前記書き込み期間とで、前記バックゲート電極に印加する電圧を変えることで、前記第２の電流を前記第１の電流より大きくしたことを特徴とする画素回路の駆動方法。
12. 前記発光素子の輝度を前記第２の電流によって制御することを特徴とする請求項１１に記載の画素回路の駆動方法。
13. 前記発光素子の輝度を前記バックゲート電極の電圧によって制御することを特徴とする請求項１１に記載の画素回路の駆動方法。