JP6558420B2 - 電気光学装置及び電子機器 - Google Patents

Description

本発明は、電気光学装置及び電子機器に関する。

近年、虚像の形成及び観察を可能にする電子機器として、電気光学装置からの映像光を観察者の瞳に導くタイプのヘッドマウントディスプレイ（ＨＭＤ）が提案されている。こうした電子機器では、電気光学装置として、例えば、発光素子である有機ＥＬ（Electro Luminescence）素子を有する有機ＥＬ装置が使用されている。ヘッドマウントディスプレイに使用される有機ＥＬ装置では、高解像度化（画素の微細化）、表示の多階調化、低消費電力化が求められている。

従来の有機ＥＬ装置では、走査線に供給される走査信号により選択トランジスターがオン状態になると、信号線から供給される画像信号に基づく電位が駆動トランジスターのゲートに接続された容量素子に保持される。容量素子に保持された電位、即ち駆動トランジスターのゲート電位に応じて駆動トランジスターがオン状態になると、駆動トランジスターのゲート電位に応じた量の電流が有機ＥＬ素子に流れ、その電流量に応じた輝度で有機ＥＬ素子が発光する。

このように、従来の有機ＥＬ装置では、駆動トランジスターのゲート電位に応じて有機ＥＬ素子に流れる電流を制御するアナログ駆動により階調表示が行われるため、駆動トランジスターの電圧電流特性や閾値電圧のばらつきに起因して、画素間で明るさのばらつきや階調のずれが生じて表示品位が低下するという課題がある。これに対して、駆動トランジスターの電圧電流特性や閾値電圧のばらつきを補償する補償回路を備えた有機ＥＬ装置が提案されている（例えば、特許文献１参照）。

特開２００４−０６２１９９号公報

しかしながら、特許文献１に記載のように補償回路を設けると補償回路にも電流が流れるため、消費電力の増大を招いてしまう。また、従来のアナログ駆動では、表示を多階調化するためには、画像信号を記憶する容量素子の電気容量を大きくする必要があるので、高解像度化（画素の微細化）との両立が困難であるとともに、容量素子の充放電に伴い消費電力も増大する。換言すると、従来の技術では、高解像度で多階調の高品位な画像を低消費電力で表示できる電気光学装置を実現することが困難であるという課題があった。

本発明は、上記課題の少なくとも一部を解決する為になされたものであり、以下の形態又は適用例として実現することが可能である。

（適用例１）本適用例に係る電気光学装置は、走査線と、信号線と、前記走査線と前記信号線との交差に対応して設けられた画素回路と、第１電位線と、前記第１電位線と異なる電位の第２電位線と、を備え、前記画素回路は、発光素子と、第１トランジスターを含む記憶回路と、前記記憶回路と前記信号線との間に配置された第２トランジスターと、第３トランジスターと、を含み、前記第１トランジスターのソースは、前記第１電位線に電気的に接続され、前記第１トランジスターのドレインと前記第２電位線との間に、前記発光素子と前記第３トランジスターとが直列に配置されていることを特徴とする。

本適用例の構成によれば、各画素回路が第１トランジスターを有する記憶回路を含み、第１電位線と第２電位線との間に第１トランジスターと発光素子と第３トランジスターとが配置されるので、オン／オフの２値で動作するデジタル駆動により、発光素子の発光と非発光との割合を制御して階調表示を行うことが可能となる。そのため、各トランジスターの電圧電流特性や閾値電圧のばらつきの影響を受け難くなるので、補償回路がなくても、画素間での明るさのばらつきや階調のずれを低減できる。また、デジタル駆動では、一枚の画像を表示するフィールドにおいて発光素子の発光と非発光とを制御する単位となるサブフィールドの数を増やすことにより、容量素子がなくても、容易に階調数を上げることができる。そのため、画素を微細化して高解像度化することができるとともに容量素子の充放電に伴う電力消費を低減できる。この結果、高解像度で多階調の高品位な画像を低消費電力で表示できる電気光学装置を実現することができる。

（適用例２）本適用例に係る電気光学装置であって、前記第３トランジスターのドレインと前記発光素子とが電気的に接続されていることが好ましい。

本適用例の構成によれば、第３トランジスターをオフ状態にすれば発光素子に電流が流れないので、第３トランジスターをオフ状態のときに記憶回路に信号を書き込めば、記憶回路に信号を低消費電力で確実に書き込む（又は書き換える）ことが可能となる。これにより、信号が正しく書き込まれないことに起因する誤表示や画像表示の品位の低下を抑止できる。

（適用例３）本適用例に係る電気光学装置であって、前記第３トランジスターのオン抵抗は、前記発光素子のオン抵抗に比べて低いことが好ましい。

本適用例の構成によれば、第３トランジスターをオン状態とし発光素子をオン状態として発光素子を発光させる際に、第３トランジスターをほぼ線形に動作させる（以下では、単に線形動作させるという）ことができる。この結果、発光素子と第３トランジスターとで生じる電位降下の大半を発光素子が担うことになるので、発光素子を発光させる際に第３トランジスターの閾値電圧のばらつきの影響を受けにくくなる。これにより、画素間での明るさのばらつきや階調のずれを小さくすることができる。

（適用例４）本適用例に係る電気光学装置であって、前記第１トランジスターのオン抵抗は、前記第３トランジスターのオン抵抗以下であることが好ましい。

本適用例の構成によれば、第１トランジスターの電流駆動能力が第３トランジスターの電流駆動能力以上となるので、発光素子を発光させる際に記憶回路に記憶された信号が書き換わるおそれを低減できる。従って、誤表示の無い高品位な画像表示を実現することができる。さらに、第３トランジスターのオン抵抗が発光素子のオン抵抗に比べて十分に低ければ、発光素子を発光させる際に第１トランジスターと第３トランジスターとを線形動作させることができる。この結果、発光素子と第１トランジスターと第３トランジスターとで生じる電位降下の大半を発光素子が担うことになるので、発光素子を発光させる際に第１トランジスターや第３トランジスターの閾値電圧のばらつきの影響を受けにくくなる。これにより、画素間での明るさのばらつきや階調のずれをより小さくすることができる。

（適用例５）本適用例に係る電気光学装置であって、第２トランジスターがオン状態であるときには、前記第３トランジスターはオフ状態であることが好ましい。

本適用例の構成によれば、第２トランジスターをオン状態として記憶回路に信号を書き込む際には、第３トランジスターはオフ状態となり発光素子に電流が流れないので、記憶回路の信号を低消費電力で確実かつ高速に書き込むことができる。これにより、誤表示の無い高品位な画像表示を実現することができる。

（適用例６）本適用例に係る電気光学装置であって、前記第３トランジスターがオン状態であるときには、前記第２トランジスターはオフ状態であることが好ましい。

本適用例の構成によれば、第３トランジスターをオン状態として発光素子を発光させる際には、第２トランジスターはオフ状態となり記憶回路の信号が書き込まれないので、記憶回路の信号が誤って書き換えられてしまうことに起因する誤表示を抑止できる。さらに、非発光（信号の書き込み）と発光（信号の保持）とを時分割で制御することにより、正確な階調表示を実現することができる。

（適用例７）本適用例に係る電気光学装置であって、制御線を備え、前記第２トランジスターのゲートと前記走査線とが電気的に接続され、前記第３トランジスターのゲートと前記制御線とが電気的に接続されていることが好ましい。

本適用例の構成によれば、走査線と制御線とにより、第２トランジスターと第３トランジスターとを独立に制御できる。これにより、例えば、第２トランジスターをオン状態にした後に第３トランジスターをオフ状態としたり、第２トランジスターをオフ状態にした後に第３トランジスターをオン状態としたりすることができる。

（適用例８）本適用例に係る電気光学装置であって、前記走査線に前記第２トランジスターをオン状態とする選択信号が供給される第１期間に、前記制御線に前記第３トランジスターをオフ状態とする非活性信号が供給されることが好ましい。

本適用例の構成によれば、第２トランジスターがオン状態である第１期間に第３トランジスターがオフ状態であるので、第１期間を、発光素子を発光させない状態で記憶回路に信号を書き込む信号書き込み期間とすることができる。

（適用例９）本適用例に係る電気光学装置であって、前記制御線に前記第３トランジスターをオン状態とする活性信号が供給される第２期間に、前記走査線に前記第２トランジスターをオフ状態とする非選択信号が供給されることが好ましい。

本適用例の構成によれば、第３トランジスターがオン状態である第２期間に第２トランジスターはオフ状態であるので、第２期間を、記憶回路の信号を保持した状態で発光素子を発光させる発光期間（表示期間）とすることができる。また、第１期間と第２期間との長さを制御して、第２期間を第１期間より短くすることが可能となるので、時分割駆動で高階調化を実現することができる。さらに、制御線に供給される制御信号を複数の画素で共有することが可能になるので、電気光学装置の駆動が容易になる。具体的には、複数の走査線をすべて選択し終える一垂直期間よりも発光期間が短くなるサブフィールドがあっても、容易に電気光学装置を駆動することができる。

（適用例１０）本適用例に係る電気光学装置であって、前記第２トランジスターのゲートと前記第３トランジスターのゲートとが前記走査線に電気的に接続され、前記第２トランジスターと前記第３トランジスターとは互いに逆極性であることが好ましい。

本適用例の構成によれば、第２トランジスター及び第３トランジスターの一方がＰ型であり他方がＮ型であるので、走査線から供給される一つの信号により、一方のトランジスターをオン状態とし、他方のトランジスターをオフ状態とすることができる。従って、走査線が制御線の機能を兼ねることで、配線の数を削減できるので配線層の数も削減することができる。これにより、電気光学装置の製造歩留まりを向上させることができる。又、配線の数が減ることで遮光領域を小さくすることができるので、電気光学装置の高解像度化（画素の微細化）が可能となる。

（適用例１１）本適用例に係る電子機器は、上記適用例に記載の電気光学装置を備えたことを特徴とする。

本適用例の構成によれば、例えばヘッドマウントディスプレイ等の電子機器に表示される画像の高品位化を実現することができる。

本実施形態に係る電子機器の概要を説明する図。 本実施形態に係る電子機器の内部構造を説明する図。 本実施形態に係る電子機器の光学系を説明する図。 第１実施形態に係る電気光学装置の構成を示す概略平面図。 第１実施形態に係る電気光学装置の回路ブロック図。 本実施形態に係る画素の構成を説明する図。 本実施形態に係る電気光学装置のデジタル駆動を説明する図。 実施例１に係る画素回路の構成を説明する図。 本実施形態に係る画素回路の駆動方法を説明する図。 変形例１に係る画素回路の構成を説明する図。 実施例２に係る画素回路の構成を説明する図。 変形例２に係る画素回路の構成を説明する図。 実施例３に係る画素回路の構成を説明する図。 変形例３に係る画素回路の構成を説明する図。 実施例４に係る画素回路の構成を説明する図。 変形例４に係る画素回路の構成を説明する図。 実施例５に係る画素回路の構成を説明する図。 変形例５に係る画素回路の構成を説明する図。 実施例６に係る画素回路の構成を説明する図。 変形例６に係る画素回路の構成を説明する図。 実施例７に係る画素回路の構成を説明する図。 変形例７に係る画素回路の構成を説明する図。 実施例８に係る画素回路の構成を説明する図。 変形例８に係る画素回路の構成を説明する図。

以下、本発明の実施形態を、図面を用いて説明する。なお、以下の図面においては、各層や各部材を図面上で認識可能な程度の大きさとする為、各層や各部材毎に縮尺を異ならしめてある。

「電子機器の概要」
まず、図１を参照して電子機器の概要を説明する。図１は、本実施形態に係る電子機器の概要を説明する図である。

ヘッドマウントディスプレイ１００は、本実施形態に係る電子機器の一例であり、電気光学装置１０（図３参照）を備えている。図１に示すように、ヘッドマウントディスプレイ１００は、眼鏡のような外観を有している。このヘッドマウントディスプレイ１００を装着した使用者に対して、画像となる映像光ＧＬ（図３参照）を視認させると共に、使用者に外界光をシースルーで視認させている。要するに、ヘッドマウントディスプレイ１００は、外界光と映像光ＧＬとを重ねて表示させるシースルー機能を持ち、広画角かつ高性能でありながら、小型軽量となっている。

ヘッドマウントディスプレイ１００は、使用者の眼前を覆う透視部材１０１と、透視部材１０１を支持するフレーム１０２と、フレーム１０２の左右両端のカバー部から後方のつる部分（テンプル）にかけての部分に付加された第１内蔵装置部１０５ａと第２内蔵装置部１０５ｂとを備えている。

透視部材１０１は、使用者の眼前を覆う肉厚で湾曲した光学部材（透過アイカバー）であり、第１光学部分１０３ａと第２光学部分１０３ｂとに分かれている。図１で左側の第１光学部分１０３ａと第１内蔵装置部１０５ａとを組み合わせた第１表示機器１５１は、シースルーにて右眼用の虚像を表示する部分であり、単独でも表示機能の付いた電子機器として機能する。又、図１で右側の第２光学部分１０３ｂと第２内蔵装置部１０５ｂとを組み合わせた第２表示機器１５２は、シースルーにて左眼用の虚像を形成する部分であり、単独でも表示機能の付いた電子機器として機能する。第１表示機器１５１と第２表示機器１５２とには電気光学装置１０（図３参照）が組み込まれている。

「電子機器の内部構造」
図２は、本実施形態に係る電子機器の内部構造を説明する図である。図３は、本実施形態に係る電子機器の光学系を説明する図である。次に、図２と図３とを参照して電子機器の内部構造と光学系とを説明する。なお、図２と図３とでは第１表示機器１５１を電子機器の例として説明しているが、第２表示機器１５２に対しても左右対称で殆ど同じ構造をなしている。したがって、第１表示機器１５１について説明し、第２表示機器１５２の詳細な説明は省略する。

図２に示すように、第１表示機器１５１は、投射透視装置１７０と、電気光学装置１０（図３参照）とを備えている。投射透視装置１７０は、導光部材であるプリズム１１０と、光透過部材１５０と、結像用の投射レンズ１３０（図３参照）とを備える。プリズム１１０と光透過部材１５０とは接合によって一体化され、例えばプリズム１１０の上面１１０ｅとフレーム１６１の下面１６１ｅとが接するようにフレーム１６１の下側にしっかりと固定されている。

投射レンズ１３０は、これを収納する鏡筒１６２を介してプリズム１１０の端部に固定されている。投射透視装置１７０のうちプリズム１１０と光透過部材１５０とは、図１における第１光学部分１０３ａに相当し、投射透視装置１７０の投射レンズ１３０と、電気光学装置１０とは、図１における第１内蔵装置部１０５ａに相当する。

投射透視装置１７０のうち、プリズム１１０は、平面視において顔面に沿うように湾曲した円弧状の部材であり、鼻に近い中央側の第１プリズム部分１１１と、鼻から離れた周辺側の第２プリズム部分１１２とに分けて考えることができる。第１プリズム部分１１１は、光出射側に配置され、光学的な機能を有する側面として、第１面Ｓ１１（図３参照）と、第２面Ｓ１２と、第３面Ｓ１３とを有する。

第２プリズム部分１１２は、光入射側に配置され、光学的な機能を有する側面として、第４面Ｓ１４（図３参照）と、第５面Ｓ１５と、を有する。このうち、第１面Ｓ１１と第４面Ｓ１４とが隣接し、第３面Ｓ１３と第５面Ｓ１５とが隣接し、第１面Ｓ１１と第３面Ｓ１３との間に第２面Ｓ１２が配置されている。又、プリズム１１０は、第１面Ｓ１１から第４面Ｓ１４に隣接する上面１１０ｅを有する。

プリズム１１０は、可視域で高い光透過性を示す樹脂材料で形成されており、例えば型内に熱可塑性樹脂を注入し固化させることにより、成形する。プリズム１１０の本体部分１１０ｓ（図３参照）は、一体形成品とされているが、第１プリズム部分１１１と第２プリズム部分１１２とに分けて考えることができる。第１プリズム部分１１１は、映像光ＧＬの導波及び出射を可能にすると共に、外界光の透視を可能にする。第２プリズム部分１１２は、映像光ＧＬの入射及び導波を可能にする。

光透過部材１５０は、プリズム１１０と一体的に固定されている。光透過部材１５０は、プリズム１１０の透視機能を補助する部材（補助プリズム）である。光透過部材１５０は、可視域で高い光透過性を示し、プリズム１１０の本体部分１１０ｓと略同一の屈折率を有する樹脂材料で形成されている。光透過部材１５０は、例えば熱可塑性樹脂の成形によって形成される。

図３に示すように、投射レンズ１３０は、入射側光軸に沿って例えば３つのレンズ１３１，１３２，１３３を有している。各レンズ１３１，１３２，１３３は、レンズの光入射面の中心軸に回転対称なレンズであり、少なくとも１つ以上が非球面レンズとなっている。

投射レンズ１３０は、電気光学装置１０から出射された映像光ＧＬをプリズム１１０内に入射させて眼ＥＹに再結像させる。要するに、投射レンズ１３０は、電気光学装置１０の各画素から出射された映像光ＧＬを、プリズム１１０を介して眼ＥＹに再結像させるためのリレー光学系である。投射レンズ１３０は、鏡筒１６２内に保持され、電気光学装置１０は、鏡筒１６２の一端に固定されている。プリズム１１０の第２プリズム部分１１２は、投射レンズ１３０を保持する鏡筒１６２に連結され、投射レンズ１３０及び電気光学装置１０を間接的に支持している。

ヘッドマウントディスプレイ１００のように使用者の頭部に装着し眼前を覆うタイプの電子機器では、小型で軽量であることが求められる。また、ヘッドマウントディスプレイ１００のような電子機器に使用される電気光学装置１０では、高解像度化（画素の微細化）、表示の多階調化、低消費電力化が求められている。

［電気光学装置の構成］
（第１実施形態）
次に、図４を参照して電気光学装置の構成を説明する。図４は、第１実施形態に係る電気光学装置の構成を示す概略平面図である。第１実施形態では、電気光学装置１０が、発光素子として有機ＥＬ素子を備える有機ＥＬ装置である場合を例に取り説明する。図４に示すように、本実施形態に係る電気光学装置１０は、素子基板１１と、保護基板１２とを有している。素子基板１１には、不図示のカラーフィルターが設けられている。素子基板１１と保護基板１２とは、不図示の充填剤を介して対向配置され接着されている。

素子基板１１は、例えば、単結晶半導体基板（例えば単結晶シリコン基板）で構成されている。素子基板１１は、表示領域Ｅと、表示領域Ｅを囲む非表示領域Ｆとを有している。表示領域Ｅには、例えば、青色（Ｂ）光が発せられるサブ画素４８Ｂと、緑色（Ｇ）光が発せられるサブ画素４８Ｇと、赤色（Ｒ）光が発せられるサブ画素４８Ｒとが、例えばマトリックス状に配列されている。サブ画素４８Ｂ、サブ画素４８Ｇ、サブ画素４８Ｒのそれぞれには、発光素子２０（図６参照）が設けられている。電気光学装置１０では、サブ画素４８Ｂ、サブ画素４８Ｇ、サブ画素４８Ｒを含む画素４９が表示単位となって、フルカラーの表示が提供される。

なお、本明細書では、サブ画素４８Ｂ、サブ画素４８Ｇ、及びサブ画素４８Ｒを区別せず、総称してサブ画素４８と称する場合がある。表示領域Ｅは、サブ画素４８から発せられる光が透過し、表示に寄与する領域である。非表示領域Ｆは、サブ画素４８から発せられる光が透過せず、表示に寄与しない領域である。

素子基板１１は、保護基板１２よりも大きく、保護基板１２からはみ出した素子基板１１の第１辺に沿って、複数の外部接続用端子１３が配列されている。複数の外部接続用端子１３と表示領域Ｅとの間には、信号線駆動回路５３が設けられている。該第１辺と直交する他の第２辺と表示領域Ｅとの間には、走査線駆動回路５２が設けられている。また、該第１辺と直交し第２辺と対向する第３辺と表示領域Ｅとの間には、制御線駆動回路５４が設けられている。

保護基板１２は、素子基板１１よりも小さく、外部接続用端子１３が露出されるように配置されている。保護基板１２は、光透過性の基板であり、例えば石英基板やガラス基板等を使用することができる。保護基板１２は、表示領域Ｅにおいて、サブ画素４８に配置された発光素子２０が損傷しないように保護する役割を有し、少なくとも表示領域Ｅに対向するように配置される。

なお、カラーフィルターは、素子基板１１における発光素子２０上に設けられていてもよいし、保護基板１２に設けられていてもよい。発光素子２０から各色に対応した光が発せられる構成の場合は、カラーフィルターは必須ではない。また、保護基板１２は必須ではなく、保護基板１２の代わりに、素子基板１１に発光素子２０を保護する保護層が設けられた構成であってもよい。

本明細書では、外部接続用端子１３が配列された上記第１辺に沿った方向をＸ方向（行方向）とし、該第１辺と直交し互いに対向する他の２辺（第２辺、第３辺）に沿った方向（列方向）をＹ方向とする。本実施形態では、例えば、同色の発光が得られるサブ画素４８が列方向（Ｙ方向）に配列され、異なる色の発光が得られるサブ画素４８が行方向（Ｘ方向）に配列される、所謂ストライプ方式の配置が採用されている。

なお、行方向（Ｘ方向）におけるサブ画素４８の配置は、図４に示すようなＢ、Ｇ、Ｒの順であることに限定されず、例えば、Ｒ、Ｇ、Ｂの順であってもよい。また、サブ画素４８の配置は、ストライプ方式であることに限定されず、デルタ方式や、ベイヤー方式、Ｓストライプ方式であってもよく、加えて、サブ画素４８Ｂ，４８Ｇ，４８Ｒの形状や大きさは同じであることに限定されない。

「電気光学装置の回路構成」
次に、図５を参照して、電気光学装置の回路構成を説明する。図５は、第１実施形態に係る電気光学装置の回路ブロック図である。図５に示すように、電気光学装置１０の表示領域Ｅには、互いに交差する複数の走査線４２と複数の信号線４３とが形成され、走査線４２と信号線４３との各交差に対応してサブ画素４８が行列状に配列されている。各サブ画素４８には、発光素子２０や第３トランジスター３３（図８参照）等を含む画素回路４１が設けられている。

表示領域Ｅには、各走査線４２に対応して、制御線４４が形成されている。走査線４２と制御線４４とは行方向（Ｘ方向）に延在している。又、表示領域Ｅには、各信号線４３に対応して、相補信号線４５が形成されている。信号線４３と相補信号線４５とは列方向（Ｙ方向）に延在している。

電気光学装置１０では、表示領域Ｅに、Ｍ行×Ｎ列のサブ画素４８が行列状に配置されている。具体的には、表示領域Ｅに、Ｍ本の走査線４２とＭ本の制御線４４とＮ本の信号線４３とＮ本の相補信号線４５とが形成されている。なお、ＭとＮとは２以上の整数であり、本実施形態では一例として、Ｍ＝７２０、Ｎ＝１２８０×ｐとされている。ｐは、１以上の整数であり、表示の基本色の数を表す。本実施形態では、ｐ＝３、即ち、表示の基本色がＲ、Ｇ、Ｂの３色である場合を例に説明する。

電気光学装置１０は、表示領域Ｅ外に駆動部５０を有している。駆動部５０から、表示領域Ｅに配列された各画素回路４１に各種信号が供給され、画素４９（３色のサブ画素４８）を表示単位として画像が表示領域Ｅに表示される。駆動部５０は、駆動回路５１と制御装置５５とを含む。制御装置５５は、表示用信号を駆動回路５１に供給する。駆動回路５１は、表示用信号に基づき複数の走査線４２と複数の信号線４３と複数の制御線４４とを介して各画素回路４１に駆動信号を供給する。

駆動回路５１は、走査線駆動回路５２と信号線駆動回路５３と制御線駆動回路５４とを含む。駆動回路５１は、非表示領域Ｆ（図４参照）に設けられている。本実施形態では、駆動回路５１と画素回路４１とは、図４に示す素子基板１１（本実施形態では、単結晶シリコン基板）上に形成されている。具体的には、駆動回路５１や画素回路４１は、単結晶シリコン基板に形成されたトランジスター等の素子で構成されている。

走査線駆動回路５２には、走査線４２が電気的に接続されている。走査線駆動回路５２は、画素回路４１を行方向に選択又は非選択とする走査信号（Ｓｃａｎ）を各走査線４２に出力し、走査線４２はこの走査信号を画素回路４１に伝える。換言すると、走査信号は選択状態と非選択状態とを有しており、走査線４２は、走査線駆動回路５２からの走査信号を受けて、適宜、選択され得る。

さらに、非表示領域Ｆには、低電位線４６と高電位線４７とが配置されている。低電位線４６は各画素回路４１に低電位（ＶＳＳ）を供給し、高電位線４７は各画素回路４１に高電位（ＶＤＤ）を供給する。なお、低電位線４６と高電位線４７とは、本実施形態では一例として列方向に延在しているが、行方向に延在していてもよいし、行列方向に格子状に配置されていてもよい。

後述するように、第２トランジスター３２と相補第２トランジスター３７とが共にＮ型である場合（図８参照）には、選択状態における走査信号（選択信号）は高電位ＶＤＤ（例えばＶＤＤ＝５Ｖ）である。又、非選択状態における走査信号（非選択信号）は低電位ＶＳＳ（例えばＶＳＳ＝０Ｖ）である。

なお、Ｍ本の走査線４２のうち、１行目の走査線４２に供給される走査信号を特定する際には１行目の走査信号Ｓｃａｎ １と表記し、ｉ行目の走査線４２に供給される走査信号を特定する際にはｉ行目の走査信号Ｓｃａｎ ｉと表記し（図６参照）、Ｍ行目の走査線４２に供給される走査信号を特定する際にはＭ行目の走査信号Ｓｃａｎ Ｍと表記する。走査線駆動回路５２は、不図示のシフトレジスター回路を備えており、シフトレジスター回路をシフトする信号が、一段毎にシフト出力信号として出力される。このシフト出力信号を用いて、走査信号Ｓｃａｎ １〜Ｓｃａｎ Ｍが形成される。

信号線駆動回路５３には、信号線４３と相補信号線４５とが電気的に接続されている。信号線駆動回路５３は、不図示のシフトレジスター回路、或いはデコーダー回路、或いはデマルチプレクサー回路等、を備えている。信号線駆動回路５３は、走査線４２の選択に同期して、Ｎ本の信号線４３の各々に画像信号（Ｄａｔａ）を供給し、Ｎ本の相補信号線４５の各々に相補画像信号を供給する。本実施形態では、画像信号と相補画像信号とは、低電位（例えばＶＳＳ＝０Ｖ）と高電位（例えばＶＤＤ＝５Ｖ）とのいずれかの電位を取るデジタル信号である。

なお、Ｎ本の信号線４３のうち、１列目の信号線４３に供給される画像信号を特定する際には１列目の画像信号Ｄａｔａ １と表記し、ｊ列目の信号線４３に供給される画像信号を特定する際にはｊ列目の画像信号Ｄａｔａ ｊと表記し（図６参照）、Ｎ列目の信号線４３に供給される画像信号を特定する際にはＮ列目の画像信号Ｄａｔａ Ｎと表記する。

同様に、Ｎ本の相補信号線４５のうち、１列目の相補信号線４５に供給される相補画像信号を特定する際には１列目の相補画像信号ＸＤａｔａ １と表記し、ｊ列目の相補信号線４５に供給される相補画像信号を特定する際にはｊ列目の相補画像信号ＸＤａｔａ ｊと表記し（図６参照）、Ｎ列目の相補信号線４５に供給される相補画像信号を特定する際にはＮ列目の相補画像信号ＸＤａｔａ Ｎと表記する。

制御線駆動回路５４には、制御線４４が電気的に接続されている。制御線駆動回路５４は、行毎に分けられた各制御線４４に、行固有の制御信号を出力する。制御線４４は、この制御信号を対応する行の画素回路４１に供給する。制御信号は、第２低電位ＶＳＳ２と第２高電位ＶＤＤ２との間の電位を取る。制御信号は活性状態における制御信号（活性信号）と非活性状態における制御信号（非活性信号）とを有しており、制御線４４は、制御線駆動回路５４からの制御信号を受けて、適宜、活性状態とされ得る。

後述するように、第３トランジスター３３がＮ型である場合（図８参照）には、活性状態における制御信号（活性信号）は第２高電位ＶＤＤ２である。又、非活性状態における制御信号（非活性信号）は第２低電位ＶＳＳ２である。本実施形態では、一例として、第２高電位ＶＤＤ２と高電位ＶＤＤとが等しく（ＶＤＤ２＝ＶＤＤ＝５Ｖ）、第２低電位ＶＳＳ２と低電位ＶＳＳとが等しい（ＶＳＳ２＝ＶＳＳ＝０Ｖ）。

なお、Ｍ本の制御線４４のうち、１行目の制御線４４に供給される制御信号を特定する際には１行目の制御信号Ｅｎｂ １と表記し、ｉ行目の制御線４４に供給される制御信号を特定する際にはｉ行目の制御信号Ｅｎｂ ｉと表記し（図６参照）、Ｍ行目の制御線４４に供給される制御信号を特定する際にはＭ行目の制御信号Ｅｎｂ Ｍと表記する。制御信号は行ごとに活性信号を供給してもよいし、複数行同時に活性信号を供給してもよい。本実施形態では、表示領域Ｅに位置する全ての画素回路４１に同時に活性信号を供給する。

制御装置５５は、駆動回路５１に表示用信号を供給する表示用信号供給回路５６と、フレーム画像等を記憶するＶＲＡＭ回路５７とを含む。表示用信号供給回路５６は、ＶＲＡＭ回路５７に一時的に記憶されたフレーム画像から、表示用信号（画像信号やクロック信号等）を作成し、これを駆動回路５１に供給する。

制御装置５５は、素子基板１１とは別の単結晶半導体基板等からなる基板（図示しない）に形成される半導体集積回路で構成されている。制御装置５５が形成された基板は、フレキシブルプリント基板（Flexible Printed Circuits：ＦＰＣ）により、素子基板１１に設けられた外部接続用端子１３に接続されている。このフレキシブルプリント基板を介して、制御装置５５から駆動回路５１に表示用信号が供給される。

「画素の構成」
次に、図６を参照して、本実施形態に係る画素の構成を説明する。図６は、本実施形態に係る画素の構成を説明する図である。

上述したように、電気光学装置１０では、サブ画素４８（サブ画素４８Ｂ，４８Ｇ，４８Ｒ）を含む画素４９を表示単位として画像が表示される。本実施形態では、サブ画素４８の行方向（Ｘ方向）の長さａは４マイクロメーター（μｍ）であり、サブ画素４８の列方向（Ｙ方向）の長さｂは１２マイクロメーター（μｍ）である。換言すると、サブ画素４８の行方向（Ｘ方向）における配置ピッチは４μｍであり、サブ画素４８の列方向（Ｙ方向）における配置ピッチは１２μｍである。

各サブ画素４８には、発光素子（Light Emitting Device：ＬＥＤ）２０を含む画素回路４１が設けられている。発光素子２０は、白色光を射出する。電気光学装置１０は、発光素子２０から射出された光が透過する不図示のカラーフィルターを備えている。カラーフィルターは、表示の基本色ｐに対応する色のカラーフィルターを含む。本実施形態では、基本色ｐ＝３であり、サブ画素４８Ｂ、サブ画素４８Ｇ、サブ画素４８Ｒのそれぞれに対応してＢ、Ｇ、Ｒの各色のカラーフィルターが配置される。

本実施形態では、発光素子２０の一例として、有機ＥＬ（Electro Luminescence）素子が用いられている。有機ＥＬ素子は、特定波長の光の強度を増幅する光共振構造を有していてもよい。即ち、サブ画素４８Ｂでは発光素子２０が発する白色光から青色の光成分を取り出し、サブ画素４８Ｇでは発光素子２０が発する白色光から緑色の光成分を取り出し、サブ画素４８Ｒでは発光素子２０が発する白色光から赤色の光成分を取り出す構成であってもよい。

また、上述の例の他にも、基本色ｐ＝４として、カラーフィルターにＢ、Ｇ、Ｒ以外の色、例えば、白色光用のカラーフィルター（実質的にカラーフィルターがないサブ画素４８）を準備してもよいし、黄色やシアン等他の色光用のカラーフィルターを準備してもよい。さらに、発光素子２０として、窒化ガリウム（ＧａＮ）等の発光ダイオード素子や、半導体レーザー素子などを用いることとしてもよい。

「電気光学装置のデジタル駆動」
次に、図７を参照して、本実施形態に係る電気光学装置１０におけるデジタル駆動による画像表示方法を説明する。図７は、本実施形態に係る電気光学装置のデジタル駆動を説明する図である。

電気光学装置１０は、デジタル駆動により、表示領域Ｅ（図４参照）に所定の画像を表示する。即ち、各サブ画素４８に配置された発光素子２０（図６参照）は、発光（明表示）又は非発光（暗表示）の２値のいずれかの状態をとり、表示される画像の階調は各発光素子２０の発光期間の割合により決まる。これを時分割駆動と称する。

図７に示すように、時分割駆動では、一枚の画像を表示する１フィールド（Ｆ）を、複数のサブフィールド（ＳＦ）に分割し、サブフィールド（ＳＦ）毎に発光素子２０の発光と非発光とを制御することで階調表示を表現する。ここでは一例として、６ビットの時分割階調方式により、２⁶＝６４階調の表示を行う場合を例として説明する。６ビットの時分割階調方式では、１個のフィールドＦを６個のサブフィールドＳＦ１〜ＳＦ６に分割する。

図７には、１個のフィールドＦにおいて、ｉ番目のサブフィールドをＳＦｉで表し、１番目のサブフィールドＳＦ１から６番目のサブフィールドＳＦ６までの６個のサブフィールドが示されている。各サブフィールドＳＦには、第２期間としての表示期間Ｐ２（Ｐ２−１〜Ｐ２−６）と、必要に応じて第１期間としての非表示期間（信号書き込み期間）Ｐ１（Ｐ１−１〜Ｐ１−６）とが含まれる。

なお、本明細書では、サブフィールドＳＦ１〜ＳＦ６を区別せず総称してサブフィールドＳＦと称し、非表示期間Ｐ１−１〜Ｐ１−６を区別せず総称して非表示期間Ｐ１と称し、表示期間Ｐ２−１〜Ｐ２−６を区別せず総称して表示期間Ｐ２と称する場合がある。

発光素子２０は、表示期間Ｐ２において発光又は非発光となり、非表示期間（信号書き込み期間）Ｐ１において非発光となる。非表示期間Ｐ１は、記憶回路６０（図８参照）への画像信号の書き込みや表示時間の調整等に使用され、最も短いサブフィールド（例えばＳＦ１）が比較的長い場合などは、非表示期間Ｐ１（Ｐ１−１）を省くこともできる。

６ビットの時分割階調方式では、各サブフィールドＳＦの表示期間Ｐ２（Ｐ２−１〜Ｐ２−６）を、（ＳＦ１のＰ２−１）：（ＳＦ２のＰ２−２）：（ＳＦ３のＰ２−３）：（ＳＦ４のＰ２−４）：（ＳＦ５のＰ２−５）：（ＳＦ６のＰ２−６）＝１：２：４：８：１６：３２と設定する。例えば、フレーム周波数が３０Ｈｚのプログレッシブ方式で画像を表示する場合、１フレーム＝１フィールド（Ｆ）＝３３．３ミリ秒（ｍｓｅｃ）である。

上述の例の場合、各サブフィールドＳＦでの非表示期間Ｐ１（Ｐ１−１〜Ｐ１−６）を１ミリ秒とすると、（ＳＦ１のＰ２−１）＝０．４３４ミリ秒、（ＳＦ２のＰ２−２）＝０．８６８ミリ秒、（ＳＦ３のＰ２−３）＝１．７３５ミリ秒、（ＳＦ４のＰ２−４）＝３．４７１ミリ秒、（ＳＦ５のＰ２−５）＝６．９４２ミリ秒、（ＳＦ６のＰ２−６）＝１３．８８４ミリ秒、と設定される。

ここで、非表示期間Ｐ１の時間をｘ（ｓｅｃ）で表し、最も短い表示期間Ｐ２（上述の例の場合、１番目のサブフィールドＳＦ１における表示期間Ｐ２−１）の時間をｙ（ｓｅｃ）で表し、階調のビット数（＝サブフィールドＳＦの数）をｇで表し、フィールド周波数をｆ（Ｈｚ）で表すと、これらの関係は以下の数式１で示される。

電気光学装置１０のデジタル駆動では、１個のフィールドＦ内の総表示期間Ｐ２に対する発光期間の比に基づいて階調表示を実現する。例えば、階調「０」の黒表示では、６個のサブフィールドＳＦ１〜ＳＦ６の全ての表示期間Ｐ２−１〜Ｐ２−６で発光素子２０を非発光とする。一方、階調「６３」の白表示では、６個のサブフィールドＳＦ１〜ＳＦ６の全ての表示期間Ｐ２−１〜Ｐ２−６で発光素子２０を発光とする。

又、６４階調のうち、例えば階調「７」の中間輝度の表示を得る場合には、１番目のサブフィールドＳＦ１の表示期間Ｐ２−１と、２番目のサブフィールドＳＦ２の表示期間Ｐ２−２と、３番目のサブフィールドＳＦ３の表示期間Ｐ２−３とで発光素子２０を発光させ、その他のサブフィールドＳＦ４〜ＳＦ６の表示期間Ｐ２−４〜Ｐ２−６では発光素子２０を非発光とする。このように１個のフィールドＦを構成するサブフィールドＳＦ毎に、その表示期間Ｐ２に発光素子２０を発光させるか非発光とするかを適宜選択することで中間の階調の表示を行うことができる。

ところで、従来のアナログ駆動の電気光学装置（有機ＥＬ装置）では、駆動トランジスターのゲート電位に応じて有機ＥＬ素子に流れる電流をアナログ制御することにより階調表示が行われていたため、駆動トランジスターの電圧電流特性や閾値電圧のばらつきに起因して、画素間で明るさのばらつきや階調のずれが生じて表示品位が低下していた。これに対して、特許文献１に記載のように駆動トランジスターの電圧電流特性や閾値電圧のばらつきを補償する補償回路を設けると、補償回路にも電流が流れるため消費電力の増大を招いていた。

また、従来の有機ＥＬ装置では、表示を多階調化するためには、アナログ信号である画像信号を記憶する容量素子の電気容量を大きくする必要があるので、高解像度化（画素の微細化）との両立が困難であるとともに、大きな容量素子の充放電に伴い消費電力も増大していた。換言すると、従来の有機ＥＬ装置では、高解像度で多階調の高品位な画像を低消費電力で表示できる電気光学装置を実現することが困難であるという課題があった。

本実施形態に係る電気光学装置１０では、オン／オフの２値で動作するデジタル駆動であるため、発光素子２０は発光又は非発光の２値のいずれかの状態を取る。そのため、アナログ駆動の場合と比べて、トランジスターの電圧電流特性や閾値電圧のばらつきの影響を受け難くなるので、画素４９間で明るさのばらつきや階調のずれが少なく高品位な表示画像が得られる。さらに、デジタル駆動では、アナログ駆動の場合に求められる大きな容量の容量素子を保有する必要がないので、画素４９（サブ画素４８）の微細化が可能となり、高解像度化を容易に進めることができるとともに、大きな容量素子の充放電に伴う電力消費を低減できる。

又、電気光学装置１０のデジタル駆動では、１個のフィールドＦを構成するサブフィールドＳＦの数ｇを増やすことにより、容易に階調数を上げることができる。この場合、上述のように非表示期間Ｐ１を有すると、単純に最も短い表示期間Ｐ２を短くすることで階調数を上げることができる。例えば、フレーム周波数ｆ＝３０Ｈｚのプログレッシブ方式でｇ＝８として２５６階調の表示を行う場合、非表示期間Ｐ１の時間ｘ＝１ミリ秒とすると、数式１により、最も短い表示期間（ＳＦ１のＰ２−１）の時間ｙ＝０．１００ミリ秒とするだけでよい。

後で詳述するが、電気光学装置１０のデジタル駆動では、第１期間としての非表示期間Ｐ１を記憶回路６０に画像信号を書き込む信号書き込み期間（又は画像信号を書き換える信号書き換え期間）とすることができる。そのため、信号書き込み期間を変えることなく（即ち、駆動回路５１のクロック周波数を変えることなく）、６ビットの階調表示から８ビットの階調表示に簡単に変えることができる。

さらに、電気光学装置１０のデジタル駆動では、サブフィールドＳＦ間、又は、フィールドＦ間、で、表示を変えるサブ画素４８の記憶回路６０（図８参照）の画像信号が書き換えられる。一方、表示を変えないサブ画素４８の記憶回路６０の画像信号は書き換えられない（保持される）ので、低消費電力が実現する。即ち、本構成とすると、エネルギー消費を低減しつつ、画素４９間での明るさのばらつきや階調のずれが少なく高階調で高解像度な画像を表示する電気光学装置１０を実現することができる。

「画素回路の構成」
次に、第１実施形態に係る画素回路の構成を、複数の実施例と変形例とをあげて説明する。まず、図８を参照して、第１実施形態の実施例１に係る画素回路の構成を説明する。図８は、実施例１に係る画素回路の構成を説明する図である。

（実施例１）
図８に示すように、走査線４２と信号線４３との交差に対応して配置されたサブ画素４８毎に、画素回路４１が設けられている。走査線４２に沿って制御線４４が配置され、信号線４３に沿って相補信号線４５が配置されている。各画素回路４１に対して、走査線４２と信号線４３と制御線４４と相補信号線４５とが対応する。

本実施形態では、低電位線４６が第１電位線であり、低電位線４６から第１電位として低電位ＶＳＳが画素回路４１に供給される。また、高電位線４７が第２電位線であり、高電位線４７から第２電位として高電位ＶＤＤが画素回路４１に供給される。

画素回路４１は、発光素子２０と、第１トランジスター３１を含む記憶回路６０と、記憶回路６０と信号線４３との間に配置された第２トランジスター３２と、第３トランジスター３３と、相補第２トランジスター３７とを含む。画素回路４１が記憶回路６０を含むので、電気光学装置１０はデジタル駆動が可能となり、アナログ駆動の場合と比べて、画素４９（サブ画素４８）間での表示のばらつきを低減できる。

発光素子２０は、本実施形態では有機ＥＬ素子であり、陽極（画素電極）２１と発光部（発光機能層）２２と陰極（対向電極）２３とを含む。発光部２２は、陽極２１側から注入された正孔と陰極２３側から注入された電子とにより励起子が形成され、励起子が消滅する際（正孔と電子とが再結合する際）にエネルギーの一部が蛍光や燐光となって放出されることにより発光が得られるように構成されている。

発光素子２０の陽極２１は第２電位線である高電位線４７に電気的に接続され、発光素子２０の陰極２３は第３トランジスター３３のドレインに電気的に接続されている。即ち、発光素子２０は、第３トランジスター３３に対して高電位側に配置されている。

記憶回路６０は、第１インバーター６１と第２インバーター６２とを含む。記憶回路６０は、これら２つのインバーター６１，６２を環状に接続して構成され、所謂、スタティックメモリーを成して画像信号であるデジタル信号を記憶する。第１インバーター６１の出力端子２５が第２インバーター６２の入力端子２８に電気的に接続され、第２インバーター６２の出力端子２７が第１インバーター６１の入力端子２６に電気的に接続されている。

なお、本明細書で端子（出力又は入力）Ａと端子（出力又は入力）Ｂとが電気的に接続されている状態とは、端子Ａの論理と端子Ｂの論理とが同じになり得る状態を言い、例えば、端子Ａと端子Ｂとの間にトランジスターや抵抗素子、ダイオードなどが配置されていても、電気的に接続されている状態と言える。

記憶回路６０が記憶するデジタル信号は、Ｈｉｇｈ又はＬｏｗの２値である。本実施形態では、第１インバーター６１の出力端子２５がＬｏｗの場合（第２インバーター６２の出力端子２７がＨｉｇｈの場合）に発光素子２０は発光し得る状態となり、第１インバーター６１の出力端子２５がＨｉｇｈの場合（第２インバーター６２の出力端子２７がＬｏｗの場合）に発光素子２０は非発光となる。

本実施形態では、記憶回路６０を構成する２つのインバーター６１，６２が第１電位線である低電位線４６と第２電位線である高電位線４７との間に配置され、２つのインバーター６１，６２に高電位ＶＤＤと低電位ＶＳＳとが供給されるので、Ｈｉｇｈは第２電位としての高電位ＶＤＤに相当し、Ｌｏｗは第１電位としての低電位ＶＳＳに相当する。

例えば、記憶回路６０にデジタル信号が記憶されて、第１インバーター６１の出力端子２５がＬｏｗになると、第２インバーター６２の入力端子２８にＬｏｗが入力されて第２インバーター６２の出力端子２７がＨｉｇｈとなる。そして、第１インバーター６１の入力端子２６にＨｉｇｈが入力されて第１インバーター６１の出力端子２５がＬｏｗとなる。このようにして、記憶回路６０に記憶されたデジタル信号は、次に書き換えが行われるまで安定した状態で保持される。

第１インバーター６１は、Ｎ型の第１トランジスター３１と、Ｐ型の第４トランジスター３４とを含み、ＣＭＯＳ構成である。第１トランジスター３１と第４トランジスター３４とは、低電位線４６と高電位線４７との間に直列に配置されている。第１トランジスター３１のソースは、第１電位線である低電位線４６に電気的に接続されている。第４トランジスター３４のソースは、第２電位線である高電位線４７に電気的に接続されている。

第１トランジスター３１は、記憶回路６０（第１インバーター６１）の一構成部分であると共に、発光素子２０に対する駆動トランジスターでもある。即ち、第１トランジスター３１がオン状態となった際に、発光素子２０は発光し得る。

第２インバーター６２は、Ｎ型の第５トランジスター３５と、Ｐ型の第６トランジスター３６とを含み、ＣＭＯＳ構成である。第５トランジスター３５と第６トランジスター３６とは、低電位線４６と高電位線４７との間に直列に配置されている。第５トランジスター３５のソースは、第１電位線である低電位線４６に電気的に接続されている。第６トランジスター３６のソースは、第２電位線である高電位線４７に電気的に接続されている。

第１インバーター６１の出力端子２５は第１トランジスター３１及び第４トランジスター３４のドレインであり、第２インバーター６２の出力端子２７は第５トランジスター３５及び第６トランジスター３６のドレインである。第１インバーター６１の入力端子２６は第１トランジスター３１及び第４トランジスター３４のゲートであり、第２インバーター６２の出力端子２７に電気的に接続されている。同様に、第２インバーター６２の入力端子２８は第５トランジスター３５及び第６トランジスター３６のゲートであり、第１インバーター６１の出力端子２５に電気的に接続されている。

なお、本実施形態では、第１インバーター６１と第２インバーター６２とが共にＣＭＯＳ構成であることとしたが、これらのインバーター６１，６２がトランジスターと抵抗素子とから構成されていてもよい。例えば、第１インバーター６１は、第１トランジスター３１と、第４トランジスター３４に代る抵抗素子と、で構成されてもよい。又、第２インバーター６２は、第５トランジスター３５と第６トランジスター３６との一方を抵抗素子で置き換えてもよい。

第２トランジスター３２は、Ｎ型トランジスターである。第２トランジスター３２は、記憶回路６０（第１インバーター６１）の出力端子２５と信号線４３との間に配置されている。第２トランジスター３２のソースドレインの一方は信号線４３に電気的に接続され、他方は記憶回路６０（第１インバーター６１）の出力端子２５、即ち第１トランジスター３１のドレインに電気的に接続されている。第２トランジスター３２のゲートは、走査線４２に電気的に接続されている。

第３トランジスター３３は、Ｎ型トランジスターである。第３トランジスター３３は、第１インバーター６１の出力端子２５、即ち第１トランジスター３１のドレインと、第２電位線である高電位線４７との間に、発光素子２０と直列に配置されている。第３トランジスター３３は、発光素子２０よりも低電位側（出力端子２５側）に配置されている。

第３トランジスター３３のドレインは、発光素子２０の陰極２３に電気的に接続されている。第３トランジスター３３のソースは、記憶回路６０（第１インバーター６１）の出力端子２５、即ち第１トランジスター３１のドレインに電気的に接続されている。第３トランジスター３３のゲートは、制御線４４に電気的に接続されている。第３トランジスター３３は、発光素子２０や記憶回路６０に対する制御トランジスターである。

なお、Ｎ型トランジスターでは、ソース電位とドレイン電位とを比較して、電位の低い方がソースである。Ｎ型トランジスターは、通常の場合、発光素子２０よりも低電位側に配置される。又、Ｐ型トランジスターでは、ソース電位とドレイン電位とを比較して、電位の高い方がソースである。Ｐ型トランジスターは、通常の場合、発光素子２０よりも高電位側に配置される。このように配置することで、各トランジスターをほぼ線形に動作させる（以下では、単に線形動作させるという）ことが可能となる。

本実施形態では、第１トランジスター３１、第２トランジスター３２、及び第３トランジスター３３は、共にＮ型である。したがって、第１トランジスター３１と第３トランジスター３３とを発光素子２０よりも低電位側に配置することで、第１トランジスター３１と第３トランジスター３３とを線形動作させることが可能となり、これらのトランジスター３１，３３の閾値電圧のばらつきが表示特性に影響しないようにすることができる。

相補第２トランジスター３７は、Ｎ型トランジスターである。相補第２トランジスター３７は、記憶回路６０（第２インバーター６２）の出力端子２７と相補信号線４５との間に配置されている。相補第２トランジスター３７のソースドレインの一方は相補信号線４５に電気的に接続され、他方は、記憶回路６０（第２インバーター６２）の出力端子２７に電気的に接続されている。相補第２トランジスター３７のゲートは、走査線４２に電気的に接続されている。

本実施形態に係る電気光学装置１０は、表示領域Ｅ（図５参照）に複数の相補信号線４５を備えている。１つの画素回路４１に１本の信号線４３と１本の相補信号線４５とが対応する。１つの画素回路４１に対する信号線４３とその対となる相補信号線４５とには、互いに相補的な信号が供給される。即ち、信号線４３に供給される信号の極性が反転した信号（以下では反転信号という）が相補信号線４５に供給される。例えば、信号線４３にＨｉｇｈが供給される際には、その対となる相補信号線４５にＬｏｗが供給される。又、信号線４３にＬｏｗが供給される際には、その対となる相補信号線４５にＨｉｇｈが供給される。

第２トランジスター３２のゲートと相補第２トランジスター３７のゲートとは、走査線４２に電気的に接続されている。第２トランジスター３２と相補第２トランジスター３７とは、走査線４２に供給される走査信号（選択信号又は非選択信号）に応じて、同時にオン状態とオフ状態とを切り換える。第２トランジスター３２と相補第２トランジスター３７とは、画素回路４１に対する選択トランジスターである。

走査線４２に、走査信号として選択信号が供給されると、第２トランジスター３２と相補第２トランジスター３７とが選択されて共にオン状態となる。そうすると、信号線４３と記憶回路６０の第１インバーター６１の出力端子２５とが導通状態となり、同時に、相補信号線４５と記憶回路６０の第２インバーター６２の出力端子２７とが導通状態となる。これにより、第２インバーター６２の入力端子２８に信号線４３から第２トランジスター３２を介して画像信号が書き込まれ、第１インバーター６１の入力端子２６に相補信号線４５から相補第２トランジスター３７を介して画像信号の反転信号が書き込まれて記憶される。

記憶回路６０に記憶されたデジタル画像信号は、次に第２トランジスター３２と相補第２トランジスター３７とが選択されて共にオン状態となり、信号線４３と相補信号線４５とから画像信号と画像信号の反転信号とが新たに書き込まれるまでは、安定した状態で保持される。

なお、第２トランジスター３２のオン抵抗が第１トランジスター３１のオン抵抗や第４トランジスター３４のオン抵抗よりも低くなるように、各トランジスターの極性やサイズ（ゲート長やゲート幅）、駆動条件（走査信号が選択信号である際の電位）等を定める。同様に、相補第２トランジスター３７のオン抵抗が第５トランジスター３５のオン抵抗や第６トランジスター３６のオン抵抗よりも低くなるように、各トランジスターの極性やサイズ、駆動条件等を定める。このようにすることで、記憶回路６０に記憶された信号を、迅速、且つ確実に、書き換えることができるようになる。

また、本実施形態に係る電気光学装置１０は、表示領域Ｅに複数の制御線４４を備えている。制御線４４には、第３トランジスター３３のゲートが電気的に接続されている。第３トランジスター３３は、制御線４４に供給される制御信号（活性信号又は非活性信号）に応じて、オン状態とオフ状態とを切り換える。

制御線４４に、制御信号として活性信号が供給されると、第３トランジスター３３がオン状態となる。第３トランジスター３３がオン状態となった際に、発光素子２０は発光し得る。一方、制御線４４に、制御信号として非活性信号が供給されると、第３トランジスター３３がオフ状態となる。第３トランジスター３３がオフ状態となった際に、記憶回路６０は誤動作することなく、記憶された画像信号の書き換えを行うことができる。以下にこの点を説明する。

本実施形態では、各画素回路４１に対して、制御線４４と走査線４２とが互いに独立しているので、第２トランジスター３２と第３トランジスター３３とは互いに独立した状態で動作する。その結果、第２トランジスター３２をオン状態とする際に、必ず第３トランジスター３３をオフ状態としていることができる。

即ち、記憶回路６０に画像信号を書き込む際は、第３トランジスター３３をオフ状態にした後に、第２トランジスター３２と相補第２トランジスター３７とをオン状態にして、記憶回路６０に画像信号と画像信号の反転信号とを供給する。第２トランジスター３２がオン状態であるときには第３トランジスター３３はオフ状態であるため、記憶回路６０に画像信号を書き込んでいる間は、発光素子２０は発光しない。これにより、確実に記憶回路６０の画像信号を書き換えることができる。

然る後に、発光素子２０を発光させる際は、第２トランジスター３２と相補第２トランジスター３７とをオフ状態にした後に、第３トランジスター３３をオン状態にする。このとき、高電位線４７（ＶＤＤ）から、発光素子２０と第３トランジスター３３と第１トランジスター３１とを介して、低電位線４６（ＶＳＳ）に至る経路が導通状態になり、発光素子２０に電流が流れる。

第３トランジスター３３がオン状態であるときには、第２トランジスター３２と相補第２トランジスター３７とはオフ状態であるため、発光素子２０を発光させている間は、記憶回路６０に画像信号と画像信号の反転信号とが供給されない。これにより、記憶回路６０に記憶された画像信号が誤って書き換えられてしまうことがないので、誤表示の無い高品位な画像表示を実現することができる。

仮に、デジタル駆動であっても、第３トランジスター３３が存在しなかったり、記憶回路６０の画像信号を書き換える際に第３トランジスター３３がオン状態であったりすると、記憶回路６０の画像信号を書き換えない誤動作が発生するおそれが高まると共に、消費電力も増大する。又、たとえ記憶回路６０の画像信号を書き換えられたとしても、画像信号の書き換えに時間がかかるという不具合が生じる。次にこれを説明する。

一例として、図８に示す画素回路４１に対して第３トランジスター３３が存在しない構成を想定する。第３トランジスター３３が存在しない場合、発光素子２０の陰極２３は、第１インバーター６１の出力端子２５に電気的に接続される。このような構成で、Ｈｉｇｈ＝ＶＤＤ＝５Ｖ、Ｌｏｗ＝ＶＳＳ＝０Ｖ、インバーター６１，６２の論理反転電圧を２．５Ｖ、発光素子２０が発光する閾値電圧を２Ｖ、と想定し、第１インバーター６１の出力端子２５にＨｉｇｈ（５Ｖ）が記憶されている状態から出力端子２５をＬｏｗ（０Ｖ）に書き換えようとする状況を考える。

記憶回路６０の第１インバーター６１の出力端子２５をＬｏｗに書き換えるので、信号線４３は不図示のトランジスターを介して低電位線４６（ＶＳＳ）に電気的に接続される。この状態で第２トランジスター３２がオン状態となると、出力端子２５の電位はＨｉｇｈの５Ｖから低下して行くが、出力端子２５の電位が３Ｖまで低下すると発光素子２０の陽極２１と陰極２３との間の電位差が閾値電圧の２Ｖ以上となるので、発光素子２０を電流が流れ始めて、発光素子２０が発光を開始する。

その結果、高電位線４７（ＶＤＤ）から、発光素子２０と第２トランジスター３２と信号線４３とを介して、低電位線４６（ＶＳＳ）に至る経路が導通状態になる。この結果、出力端子２５の電位降下が遅くなるので、記憶回路６０の画像信号の書き換えに時間がかかると共に、消費電流も増大することとなる。

最悪の場合は、出力端子２５の電位が第１インバーター６１の論理反転電圧（２．５Ｖ）を下回る前に選択期間が終了して、第２トランジスター３２がオフ状態となってしまう。このような状態になると、出力端子２５のＨｉｇｈからＬｏｗへの書き換えがなされなくなる。この結果、記憶回路６０に正しい画像信号が書き込まれないので、誤表示や画像表示の品位の低下を招くこととなる。

これに対して、本実施形態では、第２トランジスター３２をオン状態として記憶回路６０の画像信号を書き換える際には、第３トランジスター３３をオフ状態とし、高電位線４７から発光素子２０を通って記憶回路６０（第１インバーター６１）の出力端子２５に至る経路を電気的に遮断する。この結果、上述のような不具合は回避され、記憶回路６０を、低消費電力で、確実に、短時間で書き換えることができる。従って、誤表示の無い高品位な画像表示を実現することができる。

さらに、記憶回路６０の画像信号を書き換える際には、第３トランジスター３３をオフ状態とすることで発光素子２０は発光しない（非発光となる）。そして、第２トランジスター３２をオフ状態とした上で、第３トランジスター３３をオン状態とすることにより、発光素子２０は画像信号に応じて発光又は非発光となる。要するに、記憶回路６０を書き換える期間に変化する電位の影響を発光素子２０に及ぼす不具合を防止することができる。これにより、発光素子２０の発光と非発光とを時分割で制御することができるので、時分割制御によるデジタル階調表示で正確な階調を表示することができる。

「トランジスターの特性」
本実施形態に係る電気光学装置１０では、第３トランジスター３３のオン抵抗が、発光素子２０のオン抵抗に比べて十分に低いことが好ましい。十分に低いとは、第３トランジスター３３が線形動作する駆動条件で、具体的には、第３トランジスター３３のオン抵抗が発光素子２０のオン抵抗の１／１００以下、好ましくは、１／１０００以下であることをいう。このようにすることで、発光素子２０が発光する際に第３トランジスター３３を線形動作させることができる。

また、第１トランジスター３１のオン抵抗が、第３トランジスター３３のオン抵抗以下であることが好ましい。第１トランジスター３１のオン抵抗が第３トランジスター３３のオン抵抗以下であると、第３トランジスター３３のオン抵抗が発光素子２０のオン抵抗に比べて十分に低いので、第１トランジスター３１のオン抵抗も発光素子２０のオン抵抗に比べて十分に低くなる。

このように、第１トランジスター３１のオン抵抗と第３トランジスター３３のオン抵抗とが発光素子２０のオン抵抗に比べて十分に低いと、発光素子２０がオン状態となって発光する際に、第１トランジスター３１と第３トランジスター３３とを共に線形動作させることができる。これにより、高電位線４７（ＶＤＤ）から低電位線４６（ＶＳＳ）に至る経路において、第１トランジスター３１と発光素子２０と第３トランジスター３３とで生じる電位降下の大半を、発光素子２０が担うことになる。換言すると、第１電位と第２電位との電位差、即ち電源電圧の大半が発光素子２０にかかることになる。この結果、発光素子２０が発光する際に第１トランジスター３１や第３トランジスター３３の閾値電圧のばらつきの影響を受け難くなる。

例えば、第３トランジスター３３のオン抵抗が発光素子２０のオン抵抗の１／１００であれば、第１トランジスター３１のオン抵抗も発光素子２０のオン抵抗の１／１００以下となる。この場合、電源電圧の９９％以上が発光素子２０にかかるため、第１トランジスター３１と第３トランジスター３３とによる電位降下は１％程度以下となるので、両トランジスター３１，３３の閾値電圧のばらつきが発光素子２０の発光特性に及ぼす影響は非常に小さくなる。これにより、共に選択状態となったサブ画素４８を含む画素４９間での明るさのばらつきや階調のずれが少ない画像表示を実現することができる。

さらに、第１トランジスター３１のオン抵抗は、第３トランジスター３３のオン抵抗の半分以下であることがより好ましい。この場合、第１トランジスター３１のオン抵抗は発光素子２０のオン抵抗の１／２００以下となる。

また、第３トランジスター３３のオン抵抗が発光素子２０のオン抵抗の１／１０００以下であれば、第１トランジスター３１のオン抵抗も発光素子２０のオン抵抗の１／１０００以下となる。第１トランジスター３１のオン抵抗が第３トランジスター３３のオン抵抗の半分以下であれば、第１トランジスター３１のオン抵抗は発光素子２０のオン抵抗の１／２０００以下となる。この結果、これら両トランジスター３１，３３の直列抵抗は発光素子２０のオン抵抗の１／１０００程度以下となる。

この場合、電源電圧の９９．９％程度以上が発光素子２０にかかるため、両トランジスター３１，３３による電位降下は０．１％程度以下となるので、両トランジスター３１，３３の閾値電圧のばらつきが発光素子２０の発光特性に及ぼす影響をほとんど無視できることになる。これにより、より一層画素４９間での明るさのばらつきや階調のずれが少なく高品位な画像表示を実現することができる。

トランジスターのオン抵抗は、トランジスターの極性やゲート長、ゲート幅、閾値電圧、ゲート絶縁膜厚等に依存する。本実施形態では、上述した条件を満たすように、トランジスターの極性やゲート長、ゲート幅、閾値電圧、ゲート絶縁膜厚等を定めることとする。以下にこの点を説明する。

本実施形態では、発光素子２０に有機ＥＬ素子を用いており、第１トランジスター３１、第３トランジスター３３等のトランジスターは、単結晶シリコン基板からなる素子基板１１に形成されている。発光素子２０の電圧電流特性は概ね以下の数式２で表される。

数式２において、Ｉ_ELは発光素子２０を通る電流であり、Ｖ_ELは発光素子２０にかかる電圧であり、Ｌ_ELは発光素子２０の長さであり、Ｗ_ELは発光素子２０の幅であり、Ｊ₀は発光素子２０の電流密度係数であり、Ｖ_tmは発光素子２０が有する温度依存のある係数電圧（一定温度では一定の電圧）であり、Ｖ₀は発光素子２０の発光に対する閾値電圧である。

なお、電源電圧をＶ_Pにて表し、第１トランジスター３１と第３トランジスター３３とで生じる電位降下をＶ_dsで表した時に、Ｖ_EL＋Ｖ_ds＝Ｖ_Pである。又、本実施形態では、Ｌ_EL＝１１マイクロメーター（μｍ）、Ｗ_EL＝３マイクロメーター（μｍ）、Ｊ₀＝１．４４９ミリアンペア・パー・スクエアセンチメーター（ｍＡ／ｃｍ²）、Ｖ₀＝２．０ボルト（Ｖ）、Ｖ_tm＝０．５４１ボルト（Ｖ）であった。

電源電圧Ｖ_Pを５Ｖとし、第１トランジスター３１と第３トランジスター３３とを線形動作させた場合、発光素子２０の電圧電流特性は、Ｖ_dsを用いて、Ｖ_ds＝０Ｖ近傍で、以下の数式３に近似される。

本実施形態の場合、数式３によって定義される係数ｋは、ｋ＝２．２６×１０^-7（Ω^-1）である。Ｉ₀は、電源電圧Ｖ_Pの全てが発光素子２０にかかる場合の電流量であり、Ｉ₀＝１．２２１６×１０^-7（Ａ）である。なお、数式３において、Ｖ₁は発光素子２０の電圧電流特性を線形近似した際の係数である。

一方、第１トランジスター３１と第３トランジスター３３とのドレイン電流Ｉ_dsは、以下の数式４で表される。

数式４では、第１トランジスター３１と第３トランジスター３３とは同一導電型であり、ゲート幅もゲート絶縁膜厚も同一である１つのトランジスターとみなしている。数式４において、Ｗは両トランジスター３１，３３のゲート幅、Ｌ₁とＬ₃とは第１トランジスター３１と第３トランジスター３３とのそれぞれのゲート長、ε₀は真空の誘電率、ε_oxはゲート絶縁膜の誘電率、ｔ_oxはゲート絶縁膜の厚み、μは両トランジスター３１，３３の移動度、Ｖ_gsはゲート電圧、Ｖ_dsは両トランジスター３１，３３による電位降下でドレイン電圧、Ｖ_thは両トランジスター３１，３３の閾値電圧である。

本実施形態では、Ｗ＝０．５マイクロメーター（μｍ）、Ｌ₁＝０．５マイクロメーター（μｍ）、Ｌ₃＝１．０マイクロメーター（μｍ）、ｔ_ox＝２０ナノメーター（ｎｍ）、μ＝２４０スクエアセンチメーター・パー・ボルト・パー・秒（ｃｍ²／Ｖｓ）、Ｖ_th＝０．３６Ｖ、Ｖ_gs＝５Ｖ−Ｖ_ds／６である。Ｖ_gsに関しては、両トランジスター３１，３３による電位降下Ｖ_dsの内、第１トランジスター３１での電位降下が１／３程度であるので、第１トランジスター３１のソース電位と第３トランジスター３３のソース電位との平均値をソース電位としている。

このような条件下において、発光素子２０が発光する電圧は、数式２と数式４とで、Ｉ_EL＝Ｉ_dsとなる電圧である。本実施形態では、Ｖ_P＝５Ｖ、Ｖ_ds＝０．００１９Ｖ、Ｖ_EL＝４．９９８１Ｖ、Ｉ_EL＝Ｉ_ds＝１．２１７３×１０^-7Ａであった。又、この際のトランジスターのオン抵抗は１．５６×１０⁴Ωで、発光素子２０のオン抵抗は４．１１×１０⁷Ωであった。

トランジスターのオン抵抗は、第３トランジスター３３が約１．０４×１０⁴Ωで、第１トランジスター３１が０．５２×１０⁴Ωである。従って、第３トランジスター３３のオン抵抗は発光素子２０のオン抵抗の１／１０００よりも低い１／２０００程度であり、電源電圧Ｖ_Pの大半が発光素子２０にかかるようにすることができた。この条件下では、両トランジスター３１，３３の閾値電圧がたとえ３３％変動したとしても（今の場合、Ｖ_thが０．２４Ｖから０．４７Ｖまでの間で変動しても）、Ｖ_ds＝０．００１９Ｖ、Ｖ_EL＝４．９９８１Ｖ、Ｉ_EL＝Ｉ_ds＝１．２１７３×１０^-7Ａは不変である。

通常は、トランジスターの閾値電圧がこのように大きく変動することはない。従って、第３トランジスター３３のオン抵抗を発光素子２０のオン抵抗の１／１０００程度以下とすることで、第１トランジスター３１と第３トランジスター３３との閾値電圧の変動が実質的に発光素子２０の発光量に影響を及ぼさないことになる。

近似的には、数式３と数式４とを連立させてＩ_EL＝Ｉ_dsとすることにより、電流Ｉ_EL＝Ｉ_dsに対する第１トランジスター３１と第３トランジスター３３との閾値電圧の変動の影響を、以下の数式５のように表現できる。

Ｉ₀は電源電圧Ｖ_Pの全てが発光素子２０にかかる場合の電流量であるから、数式５から判るように、発光素子２０を電源電圧Ｖ_Pの近傍で発光させるには、数式４により定義されるＺの値を大きくすればよい。換言すると、Ｚを大きくする程、発光素子２０の発光強度はトランジスターの閾値電圧のばらつきの影響を受け難くなる。

本実施形態の場合、ｋ／Ｚ＝１．６３６×１０^-2Ｖと小さい値となるので、数式５の左辺第２項が、ｋ／（Ｚ（Ｖ_gs−Ｖ_th））＝３．５３×１０^-3となり、０．０１（１％）未満となる。この結果、発光素子２０の発光時の電流（発光輝度）は、両トランジスター３１，３３の閾値電圧の影響を殆ど受けなくなった。即ち、ｋ／（Ｚ（Ｖ_gs−Ｖ_th））の値を０．０１（１％）未満とすることで、発光素子２０の発光輝度に対する両トランジスター３１，３３の閾値電圧のばらつきを排除することができる。

本実施形態では、第１トランジスター３１のオン抵抗は第３トランジスター３３のオン抵抗以下である。上述したように、第１トランジスター３１のオン抵抗は第３トランジスター３３のオン抵抗の半分以下であることが好ましい。したがって、第１トランジスター３１のオン抵抗が第３トランジスター３３のオン抵抗の半分以下となるように、第１トランジスター３１や第３トランジスター３３の極性やサイズ（ゲート長やゲート幅）、駆動条件（制御信号が選択信号である際の電位）等を定める。

第１トランジスター３１のオン抵抗を第３トランジスター３３のオン抵抗以下とすれば、第１トランジスター３１の電流駆動能力が第３トランジスター３３の電流駆動能力よりも高くなる。そして、第１トランジスター３１のオン抵抗を第３トランジスター３３のオン抵抗の半分以下とすれば、第１トランジスター３１の電流駆動能力は第３トランジスター３３の電流駆動能力の倍以上に高くできる。この結果、発光素子２０が発光する際に、記憶回路６０に記憶された画像信号が書き換わるおそれを低減することができる。この点について、以下に説明する。

記憶回路６０（第１インバーター６１）の出力端子２５の電位がＬｏｗの状態で、第３トランジスター３３がオフ状態からオン状態に切り替わり、発光素子２０が発光を開始した状態を想定する。この際に、もしも第１トランジスター３１のオン抵抗が第３トランジスター３３のオン抵抗よりも大きく、しかも発光素子２０のオン抵抗が比較的小さい場合には、出力端子２５の電位（第１トランジスター３１のドレイン電位）が上がり、第１インバーター６１の論理反転電位を超えてしまうおそれがある。

これに対して、本実施形態では、第１トランジスター３１のオン抵抗は第３トランジスター３３のオン抵抗以下であるから、たとえ発光素子２０のオン抵抗がゼロであると仮定しても、出力端子２５の電位は電源電位の半分（通常インバーターの論理反転電位は電源電位の半分にほぼ等しい）迄上昇することはなく、第１インバーター６１の論理反転電位を超えることはない。したがって、本実施形態のように第１トランジスター３１のオン抵抗を第３トランジスター３３のオン抵抗以下とすることで、発光素子２０が発光する際に記憶回路６０に記憶された画像信号が書き換わるおそれをほぼ排除することができる。

また、もしも第１トランジスター３１のオン抵抗が第３トランジスター３３のオン抵抗よりも大きいとすると、出力端子２５の電位はＶＳＳに近いＬｏｗから上昇する。第３トランジスター３３のソースは出力端子２５に電気的に接続されており、出力端子２５の電位が第３トランジスター３３のソースの電位である。そのため、出力端子２５の電位がＬｏｗから上昇すると、第３トランジスター３３のゲート−ソース間の電圧が低下し、第３トランジスター３３のオン抵抗が上昇して、第３トランジスター３３が線形動作しなくなる可能性が生じる。即ち、第３トランジスター３３の閾値電圧のばらつきにより、発光素子２０の発光輝度がばらつく可能性が生じる。

これに対して、本実施形態のように第１トランジスター３１のオン抵抗が第３トランジスター３３のオン抵抗よりも小さいと、第３トランジスター３３が線形動作すれば、第１トランジスター３１も必然的に線形動作することになるので、上述したように、第１トランジスター３１や第３トランジスター３３の閾値電圧のばらつきが、発光素子２０の発光輝度に対して影響を及ぼさなくなる。したがって、本実施形態に係る画素回路４１の構成によれば、誤表示の無い高品位な画像表示が得られる電気光学装置１０を実現することができる。

「画素回路の駆動方法」
次に、図９を参照して、本実施形態に係る電気光学装置１０における画素回路の駆動方法を説明する。図９は、本実施形態に係る画素回路の駆動方法を説明する図である。図９において、横軸は時間軸であり、第１期間（非表示期間）と第２期間（表示期間）とを有する。第１期間は、図７に示すＰ１（Ｐ１−１〜Ｐ１−６）に相当する。第２期間は、図７に示すＰ２（Ｐ２−１〜Ｐ２−６）に相当する。

図９の縦軸において、Ｓｃａｎ １〜Ｓｃａｎ Ｍは、Ｍ本の走査線４２（図５参照）のうち１行目からＭ行目までの各走査線４２に供給される走査信号を示している。走査信号は、選択状態における走査信号（選択信号）と、非選択状態における走査信号（非選択信号）とを有する。また、Ｅｎｂは、制御線４４（図５参照）に供給される制御信号を示している。制御信号は、活性状態における制御信号（活性信号）と、非活性状態における制御信号（非活性信号）とを含む。

図７を参照して説明したように、一枚の画像を表示する１フィールド（Ｆ）が複数のサブフィールド（ＳＦ）に分割され、各サブフィールド（ＳＦ）には、第１期間（非表示期間）と、第１期間が終了した後に始まる第２期間（表示期間）とが含まれる。第１期間（非表示期間）は信号書き込み期間であり、この期間に表示領域Ｅに位置する各画素回路４１（図５参照）において記憶回路６０（図８参照）に画像信号が書き込まれる。第２期間（表示期間）は、表示領域Ｅに位置する各画素回路４１において発光素子２０（図８参照）が発光し得る期間である。

図９に示すように、本実施形態に係る電気光学装置１０では、第１期間（非表示期間）において、全ての制御線４４に制御信号として非活性信号が供給される。制御線４４に非活性信号が供給されると、第３トランジスター３３（図８参照）がオフ状態となるので、表示領域Ｅに位置する全ての画素回路４１において発光素子２０が発光しない状態となる。

そして、第１期間には、各サブフィールド（ＳＦ）で走査線４２のいずれかに走査信号として選択信号が供給される。走査線４２に選択信号が供給されると、選択された画素回路４１において第２トランジスター３２と相補第２トランジスター３７と（図８参照）がオン状態となる。これにより、選択された画素回路４１において、信号線４３及び相補信号線４５（図８参照）から記憶回路６０に画像信号が書き込まれる。このようにして、第１期間に各画素回路４１の記憶回路６０に画像信号が書き込まれて記憶される。

第２期間（表示期間）においては、全ての制御線４４に制御信号として活性信号が供給される。制御線４４に活性信号が供給されると、第３トランジスター３３がオン状態となるので、表示領域Ｅに位置する全ての画素回路４１において発光素子２０が発光し得る状態となる。第２期間には、全ての走査線４２に第２トランジスター３２をオフ状態とする非選択信号が走査信号として供給される。これにより各画素回路４１の記憶回路６０では、そのサブフィールド（ＳＦ）で書き込まれた画像信号が保持される。

このように、本実施形態では、第１期間（非表示期間）と第２期間（表示期間）とを独立に制御できるので、デジタル時分割駆動による階調表示を行うことができる。また、この結果、第２期間を第１期間よりも短くすることが可能となるので、より高階調の表示を実現することができる。

さらに、制御線４４に供給される制御信号を複数の画素回路４１で共有することができるので、電気光学装置１０の駆動が容易になる。具体的には、第１期間を有せぬデジタル駆動の場合、全ての走査線４２を選択し終える一垂直期間よりも発光期間を短くするには非常に複雑な駆動が求められる。これに対して、本実施形態では、制御線４４に供給される制御信号を複数の画素回路４１で共有することにより、全ての走査線４２を選択し終える一垂直期間よりも発光期間が短くなるサブフィールド（ＳＦ）があっても、単純に第２期間を短くするだけで、容易に電気光学装置１０を駆動することができる。

以下に、第１実施形態に係る画素回路の構成について、他の実施例と変形例とを説明する。以下の実施例及び変形例の説明では、前出の実施例又は変形例との相違点を説明し、前出の実施例又は変形例と同じ構成要素については、図面に同一の符号を付してその説明を省略する。なお、上述した画素回路の駆動方法は実施例１と同じであり、以下の実施例及び変形例の構成においても、実施例１と同様の効果が得られる。

（変形例１）
まず、実施例１の変形例である変形例１に係る画素回路を説明する。図１０は、変形例１に係る画素回路の構成を説明する図である。図１０に示すように、変形例１に係る画素回路４１Ａは、第１実施形態に係る画素回路４１に対して、第３トランジスター３３が発光素子２０よりも高電位側に配置される点が異なるが、他の構成は同じである。

変形例１に係る画素回路４１Ａでは、第３トランジスター３３のドレインが第２電位線である高電位線４７に電気的に接続されており、第３トランジスター３３のソースが発光素子２０の陽極２１に電気的に接続されている。発光素子２０の陰極２３は、記憶回路６０（第１インバーター６１）の出力端子２５、即ち第１トランジスター３１のドレインに電気的に接続されている。

なお、変形例１では、第３トランジスター３３が発光素子２０よりも高電位側に配置されていることから、第２期間に第３トランジスター３３のゲート−ソース間の電圧が低下して第３トランジスター３３が線形動作しなくなることを避けるため、第３トランジスター３３のゲートに制御線４４から供給される制御信号（活性信号）の電位を実施例１よりも高く（例えば１０Ｖ程度に）設定することが好ましい。

（実施例２）
続いて、図１１を参照して実施例２に係る画素回路の構成を説明する。図１１は、実施例２に係る画素回路の構成を説明する図である。図１１に示すように、実施例２に係る画素回路４１Ｂは、実施例１及び変形例１に係る画素回路４１，４１Ａに対して、第３トランジスター３３ＡがＰ型トランジスターである点が異なる。

実施例２に係る画素回路４１Ｂは、発光素子２０と、第１トランジスター３１を含む記憶回路６０と、第２トランジスター３２と、第３トランジスター３３Ａと、相補第２トランジスター３７とを含む。Ｐ型トランジスターである第３トランジスター３３Ａは、第１インバーター６１の出力端子２５、即ち第１トランジスター３１のドレインと、第２電位線である高電位線４７との間に、発光素子２０と直列に配置されている。

第３トランジスター３３Ａは、発光素子２０よりも高電位側に配置されている。第３トランジスター３３Ａのソースは第２電位線である高電位線４７に電気的に接続されている。第３トランジスター３３Ａのドレインは、発光素子２０の陽極２１に電気的に接続されている。発光素子２０の陰極２３は、記憶回路６０（第１インバーター６１）の出力端子２５、即ち第１トランジスター３１のドレインに電気的に接続されている。

実施例２では、制御線４４から第３トランジスター３３Ａに供給される制御信号として、例えば、活性状態において第２低電位ＶＳＳ２（ＶＳＳ２＝ＶＳＳ＝０Ｖ）の制御信号（活性信号）が供給され、非活性状態において第２高電位ＶＤＤ２（ＶＤＤ２＝ＶＤＤ＝５Ｖ）の制御信号（非活性信号）が供給される。

第１期間（非表示期間）において、走査線４２から選択信号が供給されて、第２トランジスター３２及び相補第２トランジスター３７がオン状態になると、信号線４３及び相補信号線４５から記憶回路６０に画像信号が書き込まれて記憶される。第２期間（表示期間）において、制御線４４から活性信号が供給されて第３トランジスター３３Ａがオン状態になると、高電位線４７（ＶＤＤ）から、第３トランジスター３３Ａと発光素子２０と第１トランジスター３１とを介して、低電位線４６（ＶＳＳ）に至る経路が、第１トランジスター３１で制御される状態になり、発光素子２０の発光と非発光とが画像信号に応答するようになる。

（変形例２）
続いて、図１２を参照して実施例２の変形例である変形例２に係る画素回路の構成を説明する。図１２は、変形例２に係る画素回路の構成を説明する図である。図１２に示すように、変形例２に係る画素回路４１Ｃは、実施例２に係る画素回路４１Ｂに対して、第３トランジスター３３Ａが発光素子２０よりも低電位側に配置されている点が異なる。

変形例２に係る画素回路４１Ｃでは、第３トランジスター３３Ａのソースが発光素子２０の陰極２３に電気的に接続されており、第３トランジスター３３Ａのドレインが記憶回路６０（第１インバーター６１）の出力端子２５、即ち第１トランジスター３１のドレインに電気的に接続されている。発光素子２０の陽極２１は、第２電位線である高電位線４７に電気的に接続されている。

なお、変形例２では、第３トランジスター３３Ａが発光素子２０よりも低電位側に配置されていることから、第２期間に第３トランジスター３３Ａのゲート−ソース間の電圧が低下して第３トランジスター３３Ａが線形動作しなくなることを避けるため、第３トランジスター３３Ａのゲートに制御線４４から供給される制御信号（活性信号）の電圧を実施例２よりも低く（例えば−５Ｖ程度に）設定することが好ましい。

（実施例３）
続いて、図１３を参照して実施例３に係る画素回路の構成を説明する。図１３は、実施例３に係る画素回路の構成を説明する図である。図１３に示すように、実施例３に係る画素回路４１Ｄは、実施例１に係る画素回路４１に対して、第１トランジスター３１Ａ及び第５トランジスター３５ＡがＰ型トランジスターであり、第４トランジスター３４Ａ及び第６トランジスター３６ＡがＮ型トランジスターである点が異なる。

実施例３に係る画素回路４１Ｄは、発光素子２０と、第１トランジスター３１Ａを含む記憶回路６０Ａと、第２トランジスター３２と、第３トランジスター３３と、相補第２トランジスター３７とを含む。記憶回路６０Ａは、第１インバーター６１Ａと第２インバーター６２Ａとを含む。実施例３では、高電位線４７が第１電位線であり、低電位線４６が第２電位線である。

第１インバーター６１Ａは、Ｐ型の第１トランジスター３１Ａと、Ｎ型の第４トランジスター３４Ａとを含む。第１トランジスター３１Ａのソースは、第１電位線である高電位線４７に電気的に接続されている。第１トランジスター３１Ａは、第１インバーター６１Ａの一構成部分で有ると共に、発光素子２０に対する駆動トランジスターでもある。第４トランジスター３４Ａのソースは、第２電位線である低電位線４６に電気的に接続されている。

第２インバーター６２Ａは、Ｐ型の第５トランジスター３５Ａと、Ｎ型の第６トランジスター３６Ａとを含む。第５トランジスター３５Ａのソースは、第１電位線である高電位線４７に電気的に接続されている。第６トランジスター３６Ａのソースは、第２電位線である低電位線４６に電気的に接続されている。

第３トランジスター３３は、第１インバーター６１Ａの出力端子２５、即ち第１トランジスター３１Ａのドレインと、第２電位線である低電位線４６との間に、発光素子２０と直列に配置されている。第３トランジスター３３は、発光素子２０よりも低電位側に配置されている。より具体的には、第３トランジスター３３のソースは低電位線４６に電気的に接続され、第３トランジスター３３のドレインは発光素子２０の陰極２３に電気的に接続されている。発光素子２０の陽極２１は第１トランジスター３１Ａのドレインに電気的に接続されている。

実施例３では、実施例１と同様に、制御線４４から第３トランジスター３３に、活性信号として第２高電位ＶＤＤ２（ＶＤＤ２＝ＶＤＤ＝５Ｖ）の制御信号が供給され、非活性信号として第２低電位ＶＳＳ２（ＶＳＳ２＝ＶＳＳ＝０Ｖ）の制御信号が供給される。

第１期間（非表示期間）において、走査線４２から選択信号が供給されて、第２トランジスター３２及び相補第２トランジスター３７がオン状態になると、信号線４３及び相補信号線４５から記憶回路６０Ａに画像信号が書き込まれて記憶される。第２期間（表示期間）において、制御線４４から活性信号が供給されて第３トランジスター３３がオン状態になると、高電位線４７（ＶＤＤ）から、第１トランジスター３１Ａと発光素子２０と第３トランジスター３３とを介して、低電位線４６（ＶＳＳ）に至る経路が第１トランジスター３１で制御される状態になり、発光素子２０の発光と非発光とが画像信号に応答するようになる。

（変形例３）
続いて、図１４を参照して実施例３の変形例である変形例３に係る画素回路の構成を説明する。図１４は、変形例３に係る画素回路の構成を説明する図である。図１４に示すように、変形例３に係る画素回路４１Ｅは、実施例３に係る画素回路４１Ｄに対して、第３トランジスター３３が発光素子２０よりも高電位側に配置されている点が異なる。

変形例３に係る画素回路４１Ｅでは、第３トランジスター３３のドレインが第１インバーター６１Ａの出力端子２５、即ち第１トランジスター３１Ａのドレインに電気的に接続されており、第３トランジスター３３のソースが発光素子２０の陽極２１に電気的に接続されている。発光素子２０の陰極２３は、第２電位線である低電位線４６に電気的に接続されている。

なお、変形例３では、第３トランジスター３３が発光素子２０よりも高電位側に配置されていることから、第２期間に第３トランジスター３３のゲート−ソース間の電圧が低下して第３トランジスター３３が線形動作しなくなることを避けるため、第３トランジスター３３のゲートに制御線４４から供給される制御信号（活性信号）の電圧を実施例３よりも高く（例えば１０Ｖ程度に）設定することが好ましい。

（実施例４）
続いて、図１５を参照して実施例４に係る画素回路の構成を説明する。図１５は、実施例４に係る画素回路の構成を説明する図である。図１５に示すように、実施例４に係る画素回路４１Ｆは、実施例３に係る画素回路４１Ｄに対して、第３トランジスター３３ＡがＰ型トランジスターである点が異なる。

実施例４に係る画素回路４１Ｆは、発光素子２０と、第１トランジスター３１Ａを含む記憶回路６０Ａと、第２トランジスター３２と、第３トランジスター３３Ａと、相補第２トランジスター３７とを含む。Ｐ型トランジスターである第３トランジスター３３Ａは、第１インバーター６１Ａの出力端子２５、即ち第１トランジスター３１Ａのドレインと、第２電位線である低電位線４６との間に、発光素子２０と直列に配置されている。

第３トランジスター３３Ａは、発光素子２０よりも高電位側に配置されている。第３トランジスター３３Ａのソースは第１トランジスター３１Ａのドレインに電気的に接続されている。第３トランジスター３３Ａのドレインは、発光素子２０の陽極２１に電気的に接続されている。発光素子２０の陰極２３は低電位線４６に電気的に接続されている。

実施例４では、制御線４４から第３トランジスター３３Ａに供給される制御信号として、例えば、活性状態において第２低電位ＶＳＳ２（ＶＳＳ２＝ＶＳＳ＝０Ｖ）の制御信号（活性信号）が供給され、非活性状態において第２高電位ＶＤＤ２（ＶＤＤ２＝ＶＤＤ＝５Ｖ）の制御信号（非活性信号）が供給される。

第１期間（非表示期間）において、走査線４２から選択信号が供給されて、第２トランジスター３２及び相補第２トランジスター３７がオン状態になると、信号線４３及び相補信号線４５から記憶回路６０Ａに画像信号が書き込まれて記憶される。第２期間（表示期間）において、制御線４４から活性信号が供給されて第３トランジスター３３Ａがオン状態になると、高電位線４７（ＶＤＤ）から、第１トランジスター３１Ａと第３トランジスター３３Ａと発光素子２０とを介して、低電位線４６（ＶＳＳ）に至る経路が第１トランジスター３１で制御される状態になり、発光素子２０の発光と非発光とが画像信号に応答するようになる。

（変形例４）
続いて、図１６を参照して実施例４の変形例である変形例４に係る画素回路の構成を説明する。図１６は、変形例４に係る画素回路の構成を説明する図である。図１６に示すように、変形例４に係る画素回路４１Ｇは、実施例４に係る画素回路４１Ｆに対して、第３トランジスター３３Ａが発光素子２０よりも低電位側に配置されている点が異なる。

変形例４に係る画素回路４１Ｇでは、第３トランジスター３３Ａのソースが発光素子２０の陰極２３に電気的に接続されており、第３トランジスター３３Ａのドレインが第２電位線である低電位線４６に電気的に接続されている。発光素子２０の陽極２１は、第１インバーター６１Ａの出力端子２５、即ち第１トランジスター３１Ａのドレインに電気的に接続されている。

なお、変形例４では、第３トランジスター３３Ａが発光素子２０よりも低電位側に配置されていることから、第２期間に第３トランジスター３３Ａのゲート−ソース間の電圧が低下して第３トランジスター３３Ａが線形動作しなくなることを避けるため、第３トランジスター３３Ａのゲートに制御線４４から供給される制御信号（活性信号）の電圧を実施例４よりも低く（例えば−５Ｖ程度に）設定することが好ましい。

（第２実施形態）
次に、第２実施形態に係る電気光学装置の構成を説明する。図示を省略するが、第２実施形態に係る電気光学装置は、第１実施形態に係る電気光学装置１０に対して、制御線駆動回路５４と制御線４４と（図５参照）を有していない点が異なる。これに伴って、第２実施形態に係る画素回路の構成も、第１実施形態に係る画素回路の構成と異なる。具体的には、第２実施形態に係る画素回路では、第１実施形態に対して、第２トランジスターのゲートと第３トランジスターのゲートとが走査線に電気的に接続されている点と、第２トランジスターと第３トランジスターとが互いに逆極性である点とが異なる。

以下に、第２実施形態に係る画素回路の構成について複数の実施例と変形例とをあげて説明する。なお、以下の実施例及び変形例の説明では、第１実施形態の各実施例又は変形例との相違点を説明し、第１実施形態の実施例又は変形例と同じ構成要素については、図面に同一の符号を付してその説明を省略する。

「画素回路の構成」
（実施例５）
まず、図１７を参照して、実施例５に係る画素回路の構成を説明する。図１７は、実施例５に係る画素回路の構成を説明する図である。図１７に示すように、走査線４２と信号線４３との交差に対応して配置されたサブ画素４８毎に、画素回路７１が設けられている。各画素回路７１に対して、走査線４２と信号線４３と相補信号線４５とが対応する。上述したように、第２実施形態では、制御線を備えておらず、走査線４２が制御線の機能を兼ねる構成となっている。

実施例５に係る画素回路７１は、発光素子２０と、第１トランジスター３１を含む記憶回路６０と、第２トランジスター３２Ａと、第３トランジスター３３と、相補第２トランジスター３７Ａとを含む。実施例５に係る画素回路７１は、第１実施形態の実施例１に係る画素回路４１に対して、第３トランジスター３３のゲートが走査線４２に電気的に接続されている点と、第２トランジスター３２Ａ及び相補第２トランジスター３７Ａが第３トランジスター３３とは逆極性のＰ型トランジスターである点とが異なる。

Ｐ型トランジスターである第２トランジスター３２Ａ及び相補第２トランジスター３７Ａのゲートが走査線４２に電気的に接続され、Ｎ型トランジスターである第３トランジスター３３のゲートも走査線４２に電気的に接続されている。したがって、走査線４２から供給される走査信号（兼制御信号）により、第２トランジスター３２Ａ及び相補第２トランジスター３７Ａがオン状態になると第３トランジスター３３はオフ状態となり、第２トランジスター３２Ａ及び相補第２トランジスター３７Ａがオフ状態になると第３トランジスター３３はオン状態となる。

第１期間（非表示期間）においては、走査線４２から供給される走査信号（兼制御信号）としてＬｏｗ（例えば０Ｖ）の信号（選択信号兼非活性信号）が供給される。そうすると、第２トランジスター３２Ａ及び相補第２トランジスター３７Ａがオン状態になるので、信号線４３と記憶回路６０（第１インバーター６１）の出力端子２５とが導通状態となり、同時に、相補信号線４５と記憶回路６０（第２インバーター６２）の出力端子２７とが導通状態となる。これにより、記憶回路６０に画像信号と画像信号の反転信号とが書き込まれて記憶される。第１期間においては、第３トランジスター３３はオフ状態になるので、発光素子２０は発光しない。

第２期間（表示期間）においては、走査線４２から供給される走査信号（兼制御信号）としてＨｉｇｈ（例えば５Ｖ）の信号（非選択信号兼活性信号）が供給される。そうすると、第３トランジスター３３がオン状態になるので、高電位線４７（ＶＤＤ）から、発光素子２０と第３トランジスター３３と第１トランジスター３１とを介して、低電位線４６（ＶＳＳ）に至る経路が導通状態になる。これにより、発光素子２０が発光し得る状態となる。そして、第２トランジスター３２Ａ及び相補第２トランジスター３７Ａがオフ状態になるので、記憶回路６０に記憶された画像信号が保持される。

なお、実施例５に係る画素回路７１においても、もしも第３トランジスター３３を備えていない場合には、記憶回路６０に画像信号を書き込む際に発光素子２０に電流が流れて発光してしまうため、記憶回路６０の画像信号の書き換えに時間がかかることとなり、記憶回路６０に正しい画像信号が記憶されない場合も生じ得る。本実施例では、記憶回路６０に画像信号を書き込む際に第３トランジスター３３はオフ状態になり発光素子２０に電流が流れないので、誤表示の無い高品位な画像表示が得られる。

このように、第２実施形態の実施例５に係る画素回路７１では、第２トランジスター３２Ａのゲートと第３トランジスター３３のゲートとが走査線４２に電気的に接続され、第２トランジスター３２Ａ（Ｐ型）と第３トランジスター３３（Ｎ型）とは互いに逆極性である。このような構成によれば、走査線４２が制御線を兼ねるため、配線の数を削減できるので配線層の数も削減することができる。

一般に、配線層の数が多いと、層間絶縁層を介して各配線層を形成するため、電気光学装置（素子基板）の製造工数の増大や製造歩留まりの低下を招くおそれがある。第２実施形態の構成によれば、配線層の数が少なくてもデジタル駆動による画像表示が可能となる。そのため、第１実施形態と比べて、製造工数の低下や製造歩留まりの向上を図ることができる。又、遮光性を有する配線の数が減ることで遮光領域を小さくすることができるので、高解像度化（画素の微細化）が可能となる。

（変形例５）
次に、実施例５の変形例である変形例５に係る画素回路を説明する。図１８は、変形例５に係る画素回路の構成を説明する図である。図１８に示すように、変形例５に係る画素回路７１Ａは、実施例５に係る画素回路７１に対して、第３トランジスター３３が発光素子２０よりも高電位側に配置される点が異なる。

変形例５に係る画素回路７１Ａでは、第３トランジスター３３のドレインが第２電位線である高電位線４７に電気的に接続されており、第３トランジスター３３のソースが発光素子２０の陽極２１に電気的に接続されている。発光素子２０の陰極２３は、記憶回路６０（第１インバーター６１）の出力端子２５、即ち第１トランジスター３１のドレインに電気的に接続されている。

なお、変形例５では、第３トランジスター３３が発光素子２０よりも高電位側に配置されていることから、第２期間に第３トランジスター３３のゲート−ソース間の電圧が低下して第３トランジスター３３が線形動作しなくなることを避けるため、第３トランジスター３３のゲートに走査線４２から供給される走査信号（非選択信号兼活性信号）の電圧を実施例５よりも高く（例えば１０Ｖ程度に）設定することが好ましい。

（実施例６）
次に、実施例６に係る画素回路を説明する。図１９は、実施例６に係る画素回路の構成を説明する図である。図１９に示すように、実施例６に係る画素回路７１Ｂは、実施例５に係る画素回路７１に対して、第３トランジスター３３ＡがＰ型トランジスターである点と、第２トランジスター３２及び相補第２トランジスター３７がＮ型トランジスターである点とが異なる。

実施例６に係る画素回路７１Ｂは、発光素子２０と、第１トランジスター３１を含む記憶回路６０と、第２トランジスター３２と、第３トランジスター３３Ａと、相補第２トランジスター３７とを含む。Ｐ型トランジスターである第３トランジスター３３Ａは、第１インバーター６１の出力端子２５、即ち第１トランジスター３１のドレインと、第２電位線である高電位線４７との間に、発光素子２０と直列に配置されている。

第３トランジスター３３Ａは、発光素子２０よりも高電位側に配置されている。第３トランジスター３３Ａのソースは第２電位線である高電位線４７に電気的に接続されている。第３トランジスター３３Ａのドレインは、発光素子２０の陽極２１に電気的に接続されている。発光素子２０の陰極２３は、記憶回路６０（第１インバーター６１）の出力端子２５、即ち第１トランジスター３１のドレインに電気的に接続されている。

第１期間（非表示期間）においては、走査線４２から供給される走査信号（兼制御信号）としてＨｉｇｈ（例えば５Ｖ）の信号（選択信号兼非活性信号）が供給される。そうすると、第２トランジスター３２及び相補第２トランジスター３７がオン状態になるので、信号線４３及び相補信号線４５から記憶回路６０に画像信号が書き込まれて記憶される。第１期間においては、第３トランジスター３３Ａはオフ状態になるので、発光素子２０は発光しない。

第２期間（表示期間）においては、走査線４２から供給される走査信号（兼制御信号）としてＬｏｗ（例えば０Ｖ）の信号（非選択信号兼活性信号）が供給される。そうすると、第３トランジスター３３Ａがオン状態になるので、高電位線４７（ＶＤＤ）から、発光素子２０と第３トランジスター３３Ａと第１トランジスター３１とを介して、低電位線４６（ＶＳＳ）に至る経路が第１トランジスター３１で制御される状態になるので、発光素子２０の発光と非発光とが画像信号に応答するようになる。そして、第２トランジスター３２及び相補第２トランジスター３７がオフ状態になるので、記憶回路６０に記憶された画像信号が保持される。

（変形例６）
続いて、図２０を参照して実施例６の変形例である変形例６に係る画素回路の構成を説明する。図２０は、変形例６に係る画素回路の構成を説明する図である。図２０に示すように、変形例６に係る画素回路７１Ｃは、実施例６に係る画素回路７１Ｂに対して、第３トランジスター３３Ａが発光素子２０よりも低電位側に配置されている点が異なる。

変形例６に係る画素回路７１Ｃでは、第３トランジスター３３Ａのソースが発光素子２０の陰極２３に電気的に接続されており、第３トランジスター３３Ａのドレインが第２電位線である第１インバーター６１の出力端子２５、即ち第１トランジスター３１のドレインに電気的に接続されている。発光素子２０の陽極２１は、高電位線４７に電気的に接続されている。

なお、変形例６では、第３トランジスター３３Ａが発光素子２０よりも低電位側に配置されていることから、第２期間に第３トランジスター３３Ａのゲート−ソース間の電圧が低下して第３トランジスター３３Ａが線形動作しなくなることを避けるため、第３トランジスター３３Ａのゲートに走査線４２から供給される走査信号（非選択信号兼活性信号）の電圧を実施例６よりも低く（例えば−５Ｖ程度に）設定することが好ましい。

（実施例７）
次に、実施例７に係る画素回路を説明する。図２１は、実施例７に係る画素回路の構成を説明する図である。図２１に示すように、実施例７に係る画素回路７１Ｄは、実施例５に係る画素回路７１に対して、第１トランジスター３１Ａ及び第５トランジスター３５ＡがＰ型トランジスターであり、第４トランジスター３４Ａ及び第６トランジスター３６ＡがＮ型トランジスターである点が異なる。

実施例７に係る画素回路７１Ｄは、発光素子２０と、第１トランジスター３１Ａを含む記憶回路６０Ａと、第２トランジスター３２Ａと、第３トランジスター３３と、相補第２トランジスター３７Ａとを含む。記憶回路６０Ａは、第１インバーター６１Ａと第２インバーター６２Ａとを含む。実施例７では、高電位線４７が第１電位線であり、低電位線４６が第２電位線である。

第１インバーター６１Ａは、Ｐ型の第１トランジスター３１Ａと、Ｎ型の第４トランジスター３４Ａとを含む。第１トランジスター３１Ａのソースは、第１電位線である高電位線４７に電気的に接続されている。第１トランジスター３１Ａは、第１インバーター６１Ａの一構成部分であると共に、発光素子２０に対する駆動トランジスターでもある。第４トランジスター３４Ａのソースは、第２電位線である低電位線４６に電気的に接続されている。

第２インバーター６２Ａは、Ｐ型の第５トランジスター３５Ａと、Ｎ型の第６トランジスター３６Ａとを含む。第５トランジスター３５Ａのソースは、第１電位線である高電位線４７に電気的に接続されている。第６トランジスター３６Ａのソースは、第２電位線である低電位線４６に電気的に接続されている。

第３トランジスター３３は、第１インバーター６１Ａの出力端子２５、即ち第１トランジスター３１Ａのドレインと、第２電位線である低電位線４６との間に、発光素子２０と直列に配置されている。第３トランジスター３３は、発光素子２０よりも低電位側に配置されている。より具体的には、第３トランジスター３３のソースは低電位線４６に電気的に接続され、第３トランジスター３３のドレインは発光素子２０の陰極２３に電気的に接続されている。発光素子２０の陽極２１は第１トランジスター３１Ａのドレインに電気的に接続されている。

実施例７では、第１期間（非表示期間）において、走査線４２からＬｏｗの信号（選択信号兼非活性信号）が供給されて、第２トランジスター３２Ａ及び相補第２トランジスター３７Ａがオン状態になると、信号線４３及び相補信号線４５から記憶回路６０Ａに画像信号が書き込まれて記憶される。第２期間（表示期間）において、走査線４２からＨｉｇｈの信号（非選択信号兼活性信号）が供給されて第３トランジスター３３がオン状態になると、高電位線４７（ＶＤＤ）から、第１トランジスター３１Ａと発光素子２０と第３トランジスター３３とを介して、低電位線４６（ＶＳＳ）に至る経路が第１トランジスター３１Ａで制御される状態になり、発光素子２０の発光と非発光とが画像信号に応答するようになる。

（変形例７）
続いて、図２２を参照して実施例７の変形例である変形例７に係る画素回路の構成を説明する。図２２は、変形例７に係る画素回路の構成を説明する図である。図２２に示すように、変形例７に係る画素回路７１Ｅは、実施例７に係る画素回路７１Ｄに対して、第３トランジスター３３が発光素子２０よりも高電位側に配置されている点が異なる。

変形例７に係る画素回路７１Ｅでは、第３トランジスター３３のドレインが第１インバーター６１Ａの出力端子２５、即ち第１トランジスター３１Ａのドレインに電気的に接続されており、第３トランジスター３３のソースが発光素子２０の陽極２１に電気的に接続されている。発光素子２０の陰極２３は、第２電位線である低電位線４６に電気的に接続されている。

なお、変形例７では、第３トランジスター３３が発光素子２０よりも高電位側に配置されていることから、第２期間に第３トランジスター３３のゲート−ソース間の電圧が低下して第３トランジスター３３が線形動作しなくなることを避けるため、第３トランジスター３３のゲートに走査線４２から供給される走査信号（非選択信号兼活性信号）の電圧を実施例７よりも高く（例えば１０Ｖ程度に）設定することが好ましい。

（実施例８）
続いて、図２３を参照して実施例８に係る画素回路の構成を説明する。図２３は、実施例８に係る画素回路の構成を説明する図である。図２３に示すように、実施例８に係る画素回路７１Ｆは、実施例７に係る画素回路７１Ｄに対して、第３トランジスター３３ＡがＰ型トランジスターである点と、第２トランジスター３２及び相補第２トランジスター３７がＮ型トランジスターである点とが異なる。

実施例８に係る画素回路７１Ｆは、発光素子２０と、第１トランジスター３１Ａを含む記憶回路６０Ａと、第２トランジスター３２と、第３トランジスター３３Ａと、相補第２トランジスター３７とを含む。Ｐ型トランジスターである第３トランジスター３３Ａは、第１インバーター６１Ａの出力端子２５、即ち第１トランジスター３１Ａのドレインと、第２電位線である低電位線４６との間に、発光素子２０と直列に配置されている。

第３トランジスター３３Ａは、発光素子２０よりも高電位側に配置されている。第３トランジスター３３Ａのソースは第１トランジスター３１Ａのドレインに電気的に接続されている。第３トランジスター３３Ａのドレインは、発光素子２０の陽極２１に電気的に接続されている。発光素子２０の陰極２３は低電位線４６に電気的に接続されている。

実施例８では、第１期間（非表示期間）において、走査線４２からＨｉｇｈの信号（選択信号兼非活性信号）が供給されて、第２トランジスター３２及び相補第２トランジスター３７がオン状態になると、信号線４３及び相補信号線４５から記憶回路６０Ａに画像信号が書き込まれて記憶される。第２期間（表示期間）において、走査線４２からＬｏｗの信号（非選択信号兼活性信号）が供給されて第３トランジスター３３Ａがオン状態になると、高電位線４７（ＶＤＤ）から、第１トランジスター３１Ａと第３トランジスター３３Ａと発光素子２０とを介して、低電位線４６（ＶＳＳ）に至る経路が第１トランジスター３１Ａで制御される状態になり、発光素子２０の発光と非発光とが画像信号に応答するようになる。

（変形例８）
続いて、図２４を参照して実施例８の変形例である変形例８に係る画素回路の構成を説明する。図２４は、変形例８に係る画素回路の構成を説明する図である。図２４に示すように、変形例８に係る画素回路７１Ｇは、実施例８に係る画素回路７１Ｆに対して、第３トランジスター３３Ａが発光素子２０よりも低電位側に配置されている点が異なる。

変形例８に係る画素回路７１Ｇでは、第３トランジスター３３Ａのソースが発光素子２０の陰極２３に電気的に接続されており、第３トランジスター３３Ａのドレインが第２電位線である低電位線４６に電気的に接続されている。発光素子２０の陽極２１は、第１インバーター６１Ａの出力端子２５、即ち第１トランジスター３１Ａのドレインに電気的に接続されている。

なお、変形例８では、第３トランジスター３３Ａが発光素子２０よりも低電位側に配置されていることから、第２期間に第３トランジスター３３Ａのゲート−ソース間の電圧が低下して第３トランジスター３３Ａが線形動作しなくなることを避けるため、第３トランジスター３３Ａのゲートに走査線４２から供給される走査信号（非選択信号兼活性信号）の電圧を実施例８よりも低く（例えば−５Ｖ程度に）設定することが好ましい。

上述した実施形態（実施例及び変形例）は、あくまでも本発明の一態様を示すものであり、本発明の範囲内で任意に変形および応用が可能である。上記以外の変形例としては、例えば、以下のようなものが考えられる。

（変形例９）
上述した実施形態（実施例及び変形例）の画素回路では、記憶回路６０（又は６０Ａ）が２つのインバーター６１，６２（又は６１Ａ，６２Ａ）を含んでいたが、本発明はこのような形態に限定されない。記憶回路６０（又は６０Ａ）が２つ以上の偶数個のインバーターを含む構成であってもよい。

（変形例１０）
上述した実施形態では、電気光学装置として、単結晶半導体基板（単結晶シリコン基板）からなる素子基板１１に有機ＥＬ素子からなる発光素子２０が７２０行×３８４０（１２８０×３）列配列された有機ＥＬ装置を例に取り説明したが、本発明の電気光学装置はこのような形態に限定されない。例えば、電気光学装置はガラス基板からなる素子基板１１に各トランジスターとして薄膜トランジスター（Thin Film Transistor：ＴＦＴ）が形成された構成を有していてもよいし、ポリイミド等からなるフレキシブル基板に薄膜トランジスターが形成された構成を有していてもよい。また、電気光学装置は、発光素子として微細なＬＥＤ素子を高密度に配列したマイクロＬＥＤディスプレイや、発光素子にナノサイズの半導体結晶物質を用いる量子ドット（Quantum Dots）ディスプレイであってもよい。さらに、カラーフィルターとして入射してきた光を別の波長の光に変換する量子ドットを用いてもよい。

（変形例１１）
上述した実施形態では、電子機器として、電気光学装置１０を組み込んだシースルー型のヘッドマウントディスプレイ１００を例に取り説明したが、本発明の電気光学装置１０はクローズ型のヘッドマントディスプレイを始めとした他の電子機器にも適用できる。他の電子機器としては、例えば、プロジェクター、リアプロジェクション型テレビ、直視型テレビ、携帯電話、携帯用オーディオ機器、パーソナルコンピューター、ビデオカメラのモニター、カーナビゲーション装置、ヘッドアップディスプレイ、ページャー、電子手帳、電卓、腕時計等のウェアラブル機器、ハンドヘルドディスプレイ、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、サイネージディスプレイなどをあげることができる。

１０…電気光学装置、２０…発光素子、３１，３１Ａ…第１トランジスター、３２，３２Ａ…第２トランジスター、３３，３３Ａ…第３トランジスター、４１…画素回路、４２…走査線、４３…信号線、４４…制御線、４６…低電位線（第１電位線又は第２電位線）、４７…高電位線（第１電位線又は第２電位線）、６０，６０Ａ…記憶回路、１００…ヘッドマウントディスプレイ（電子機器）。

Claims (11)

1. 走査線と、信号線と、前記走査線と前記信号線との交差に対応して設けられた画素回路と、第１電位線と、前記第１電位線と異なる電位の第２電位線と、を備え、
   前記画素回路は、発光素子と、記憶回路と、選択トランジスターと、制御トランジスターと、含み、
   前記記憶回路は、第１インバーターと第２インバーターとを含み、
   前記第１インバーターの出力端子は、前記第２インバーターの入力端子と電気的に接続され、
   前記第１インバーターは、駆動トランジスターを含み、
   前記駆動トランジスターのソースは、前記第１電位線に電気的に接続され、
   前記選択トランジスターのソースまたはドレインの一方は、前記第１インバーターの出力端子を介して前記第２インバーターの入力端子と電気的に接続され、
   前記選択トランジスターのソースまたはドレインの他方は、前記信号線と電気的に接続され、
   前記選択トランジスターのゲートは前記走査線に電気的に接続され、
   前記駆動トランジスターのドレインと前記第２電位線との間に、前記発光素子と前記制御トランジスターとが電気的に直列に接続されていることを特徴とする電気光学装置。
2. 前記制御トランジスターのドレインと前記発光素子とが電気的に接続されていることを特徴とする請求項１に記載の電気光学装置。
3. 前記制御トランジスターのオン抵抗は、前記発光素子のオン抵抗に比べて低いことを特徴とする請求項１又は２に記載の電気光学装置。
4. 前記駆動トランジスターのオン抵抗は、前記制御トランジスターのオン抵抗以下であることを特徴とする請求項１乃至３のいずれか一項に記載の電気光学装置。
5. 前記選択トランジスターがオン状態であるときには、前記制御トランジスターはオフ状態であることを特徴とする請求項１乃至４のいずれか一項に記載の電気光学装置。
6. 前記制御トランジスターがオン状態であるときには、前記選択トランジスターはオフ状態であることを特徴とする請求項１乃至５のいずれか一項に記載の電気光学装置。
7. 制御線を備え、
   前記制御トランジスターのゲートと前記制御線とが電気的に接続されていることを特徴とする請求項１乃至６のいずれか一項に記載の電気光学装置。
8. 前記走査線に前記選択トランジスターをオン状態とする選択信号が供給される第１期間に、前記制御線に前記制御トランジスターをオフ状態とする非活性信号が供給されることを特徴とする請求項７に記載の電気光学装置。
9. 前記制御線に前記制御トランジスターをオン状態とする活性信号が供給される第２期間に、前記走査線に前記選択トランジスターをオフ状態とする非選択信号が供給されることを特徴とする請求項８に記載の電気光学装置。
10. 前記選択トランジスターのゲートと前記制御トランジスターのゲートとが前記走査線に電気的に接続され、
    前記選択トランジスターと前記制御トランジスターとは互いに逆極性であることを特徴とする請求項１乃至６のいずれか一項に記載の電気光学装置。
11. 請求項１乃至１０のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。

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