JP5030348B2 - 自発光装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、基板上に形成されたＥＬ素子を、該基板とカバー材の間に封入したＥＬパネルに関する。また、該ＥＬパネルにＩＣを実装したＥＬモジュールに関する。なお本明細書において、ＥＬパネル及びＥＬモジュールを自発光装置と総称する。本発明はさらに、該自発光装置を用いた電子機器に関する。
【０００２】
【従来の技術】
ＥＬ素子は、自ら発光するため視認性が高く、液晶ディスプレイ（ＬＣＤ）で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため、近年、ＥＬ素子を用いた自発光装置はＣＲＴやＬＣＤに代わる表示装置として注目されている。
【０００３】
ＥＬ素子は、電場を加えることで発生するルミネッセンス（Electro Luminescence）が得られる有機化合物を含む層（以下、ＥＬ層と記す）と、陽極層と、陰極層とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の自発光装置では、どちらの発光を用いていても良い。
【０００４】
なお、本明細書では、陽極と陰極の間に設けられた全ての層をＥＬ層と定義する。ＥＬ層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＥＬ素子は、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０００５】
また本明細書において、ＥＬ素子が発光することを、ＥＬ素子が駆動すると呼ぶ。また、本明細書中では、陽極、ＥＬ層及び陰極で形成される素子をＥＬ素子と呼ぶ。
【０００６】
ところで、ＥＬ素子を有する自発光装置の駆動方法には、主にアナログ駆動とデジタル駆動とがある。特にデジタル駆動は、放送電波のデジタル化に対応して、画像情報を有するデジタルのビデオ信号（デジタルビデオ信号）を、アナログに変換せずにそのまま用いて画像を表示することが可能なため、有望である。
【０００７】
デジタルビデオ信号が有する２値の電圧により階調表示を行う駆動方法には、面積分割駆動法と、時間分割駆動法とが挙げられる。
【０００８】
面積分割駆動法とは、１画素を複数の副画素に分割し、各副画素をデジタルビデオ信号に基づいて独立に駆動させることによって階調表示を行う駆動法である。この面積分割駆動法は、１画素が複数の副画素に分割されていなければならなく、さらに各副画素を独立して駆動するために、各副画素にそれぞれ対応する画素電極を設ける必要がある。そのために画素の構造が複雑になるという不都合が生じる。
【０００９】
一方、時間分割駆動法とは、画素の点灯する長さを制御することで階調表示を行う駆動法である。具体的には、１フレーム期間を複数のサブフレーム期間に分割する。そして、各サブフレーム期間において、デジタルビデオ信号により各画素が点灯するかしないかが選択される。１フレーム期間中に出現する全てのサブフレーム期間のうち、画素が点灯したサブフレーム期間の長さを積算することで、該画素の階調が求められる。
【００１０】
一般的に、有機ＥＬ材料は液晶などに比べて応答速度が速いため、ＥＬ素子は時間分割駆動に適している。
【００１１】
【発明が解決しようとする課題】
以下に、単純な二進コード法による時間分割駆動で中間階調を表示した場合について、図２７を用いて詳しく説明する。
【００１２】
図２７（Ａ）に一般的な自発光装置の画素部を示し、図２７（Ｂ）に、該画素部において、１フレーム期間中に出現する全てのサブフレーム期間の長さを示す。
【００１３】
図２７では、１〜６４階調の表示が可能な６ビットのデジタルビデオ信号を用いて画像を表示している。画素部の右半分が３３（３２＋１）階調の表示を行っており、左半分が３２（３１＋１）階調の表示を行っている。
【００１４】
６ビットのデジタルビデオ信号を用いる場合、一般的に１フレーム期間中に６つのサブフレーム期間ＳＦ１〜ＳＦ６が出現する。そしてデジタルビデオ信号の１〜６ビット目のデジタルビデオ信号は、それぞれサブフレーム期間ＳＦ１〜ＳＦ６に対応している。
【００１５】
サブフレーム期間ＳＦ１〜ＳＦ６の長さの比は、２0：２1：２2：２3：２4：２5となる。最上位ビット（この場合６ビット目）のデジタルビデオ信号に対応するサブフレーム期間ＳＦの長さが一番長く、最下位ビット（１ビット目）のデジタルビデオ信号に対応するサブフレーム期間の長さが一番短い。
【００１６】
３２階調の表示を行う場合、サブフレーム期間ＳＦ２〜ＳＦ６において画素を点灯の状態にし、サブフレーム期間ＳＦ１において画素を非点灯の状態にする。
また３３階調の表示を行う場合、サブフレーム期間ＳＦ２〜ＳＦ６において画素を非点灯の状態にし、サブフレーム期間ＳＦ１において画素を点灯の状態にする。
【００１７】
この駆動を行った場合、画素部において３２階調の表示を行っている部分と３３階調の表示を行っている部分との境界部で、偽輪郭が視認されることがある。
【００１８】
偽輪郭とは、二進コード法による時間階調表示を行ったときに度々視認される不自然な輪郭線であって、人間の視覚の特性によって生じる知覚輝度の変動が主な原因とされている。図２８を用いて、偽輪郭の発生のメカニズムについて詳しく説明する。
【００１９】
図２８（Ａ）に偽輪郭が発生して見える自発光装置の画素部を示し、図２８（Ｂ）に、該画素部において、１フレーム期間中において出現するサブフレーム期間の長さの比を示す。
【００２０】
図２８では、１〜６４階調の表示が可能な６ビットのデジタルビデオ信号を用いて画像を表示している。画素部の右半分が３３階調の表示を行っており、左半分が３２階調の表示を行っている。
【００２１】
画素部の３２階調の表示を行っている部分では、１フレーム期間の３１／６３の期間において画素が点灯の状態であり、１フレーム期間の３２／６３の期間において画素が非点灯の状態である。そして画素が点灯の状態の期間と、非点灯の状態の期間とが交互に出現している。
【００２２】
また、画素部の３３階調の表示を行っている部分では、１フレーム期間の３２／６３の期間において画素が点灯の状態であり、１フレーム期間の３１／６３の期間において画素が非点灯の状態である。そして画素が点灯の状態の期間と、非点灯の状態の期間とが交互に出現している。
【００２３】
動画を表示する場合、例えば図２８（Ａ）において、３２階調を表示している部分と３３階調を表示している部分の境界が、点線の方向に移動したとする。つまり境界付近において、画素は３２階調の表示から３３階調の表示に切り替わる。すると、境界付近の画素では、３２階調を表示するための点灯期間の直後に３３階調を表示するための点灯期間が開始される。そのため人間の目には、該画素が１フレーム期間連続して点灯しているように見える。これは画面上に不自然な明るい線として知覚される。
【００２４】
また逆に、例えば図２８（Ａ）において、３２階調を表示している部分と３３階調を表示している部分の境界が、実線の方向に移動したとする。つまり境界付近において、画素は３３階調の表示から３２階調の表示に切り替わる。すると、境界付近の画素では、３３階調を表示するための点灯期間の直後に３２階調を表示するための点灯期間が開始される。そのため人間の目には、該画素が１フレーム期間連続して非点灯の状態に見える。これは画面上に不自然な暗い線として知覚される。
【００２５】
以上のような、画面上に現れて見える不自然な明るい線や暗い線が、偽輪郭（動画偽輪郭）と呼ばれる表示妨害である。
【００２６】
ところで、静止画においても、動画において動画偽輪郭が発生するのと同じ原因により、表示妨害が視認されてしまうことがある。静止画における表示妨害は、階調の境界が揺れ動いて見えるというものである。以下、静止画においてこのような表示妨害が視認される理由を簡単に述べる。
【００２７】
人間の目は一点を凝視しているつもりでも、視点は微妙に動いており、定まった一点を正確に見つめることは難しい。そのため、画素部の３２階調の表示を行っている部分と、３３階調の表示を行っている部分との境目を目で凝視したとき、境目を見つめているつもりでも、実際には視点が左右上下に微妙に動いてしまう。
【００２８】
例えば、視点が３２階調の表示を行っている部分から、３３階調の表示を行っている部分に移動したとする。そして視点が３２階調を表示している部分に置かれたときに画素が非点灯の状態で、視点が３３階調を表示している部分に置かれたときに画素が非点灯の状態だった場合、人間の目には１フレーム期間を通して、画素がずっと非点灯の状態であったかのように視認されてしまう。
【００２９】
逆に例えば、視点が３３階調の表示を行っている部分から、３２階調の表示を行っている部分に移動したとする。そして視点が３３階調を表示している部分に置かれたときに画素が点灯の状態で、視点が３２階調を表示している部分に置かれたときに画素が点灯の状態だった場合、人間の目には１フレーム期間を通して、画素がずっと点灯の状態であったかのように視認されてしまう。
【００３０】
したがって、視点が左右上下に微妙に動いてしまうために、人間の目には１フレーム期間を通して画素がずっと点灯の状態、または非点灯の状態であったかのように見え、あたかも境界部が揺れ動いているように表示妨害が視認されてしまう。
【００３１】
【課題を解決するための手段】
本発明者らは、偽輪郭等の表示妨害の視認を防止するために、期間が長いサブフレーム期間を分割した。そしてなおかつ、分割されたサブフレーム期間（分割サブフレーム期間）が連続して出現しないように、１フレーム期間内に分散させた。
【００３２】
分割するサブフレーム期間は１つでも複数でも良い。ただし上位ビットに対応するサブフレーム期間、言いかえると長さの長いサブフレーム期間から順に分割することが好ましい。
【００３３】
また、サブフレーム期間の分割数は設計者が適宜選択可能であるが、いくつまで分割するかは、自発光装置の駆動速度と、要求される画像の表示品質とのバランスによって決めるのが好ましい。
【００３４】
また同じビットのデジタルビデオ信号に対応する、分割したサブフレーム期間の長さは同じであることが望ましいが、本発明はこれに限定されない。分割サブフレーム期間の長さは必ずしも同じである必要はない。
【００３５】
そして上記駆動方法を、各画素内にメモリーを形成することで実現した。
【００３６】
上記構成によって、二進コード法による時間分割駆動において顕著な、偽輪郭などの表示妨害が視認されるのを防ぐことができる。以下に、その理由について説明する。
【００３７】
図１（Ａ）に自発光装置の画素部を示し、図１（Ｂ）に、該画素部において、１フレーム期間（Ｆ）中に出現するサブフレーム期間ＳＦの長さの比を示す。
【００３８】
図１では、１〜２n階調の表示が可能なｎビットのデジタルビデオ信号を用いて、画像を表示している。画素部の右半分が２n-1＋１階調の表示を行っており、左半分が２n-1階調の表示を行っている。
【００３９】
ｎビットのデジタルビデオ信号を用いる場合、単純な二進コード法によれば、１フレーム期間中にｎ個のサブフレーム期間ＳＦ１〜ＳＦｎが出現する。そしてデジタルビデオ信号の１〜ｎビット目のデジタルビデオ信号は、それぞれサブフレーム期間ＳＦ１〜ＳＦｎに対応している。
【００４０】
サブフレーム期間ＳＦ１〜ＳＦｎの長さの比は、２0：２1：２2：…：２n-2：２n-1となる。最上位ビット（この場合ｎビット目）のデジタルビデオ信号に対応するサブフレーム期間ＳＦｎの長さが一番長く、最下位ビット（１ビット目）のデジタルビデオ信号に対応するサブフレーム期間ＳＦ１の長さが一番短い。
【００４１】
２n-1階調の表示を行う場合、サブフレーム期間ＳＦ１〜ＳＦ（ｎ−１）において画素を点灯の状態にし、サブフレーム期間ＳＦｎにおいて画素を非点灯の状態にする。また２n-1＋１階調の表示を行う場合、サブフレーム期間ＳＦ１〜ＳＦ（ｎ−１）において画素を非点灯の状態にし、サブフレーム期間ＳＦｎにおいて画素を点灯の状態にする。
【００４２】
そして、一番長いサブフレーム期間であるサブフレーム期間ＳＦｎが２つに分割されている。なおここでは、サブフレーム期間ＳＦｎを２つの分割サブフレーム期間に分割しているが、本発明はこれに限定されない。サブフレーム期間の分割数は、駆動回路や画素のＴＦＴの動作速度が追いつく限り、いくつでも良い。
【００４３】
分割されたサブフレーム期間（分割サブフレーム期間）は連続して出現せず、必ず間に他のビットのデジタルビデオ信号に対応するサブフレーム期間が出現するようにする。
【００４４】
なお分割されたサブフレーム期間の長さは全て同じでなくとも良い。また、サブフレーム期間の並び順は、必ずしも制限を設けない。上位ビットに対応したサブフレーム期間から、下位ビットに対応したサブフレーム期間の順に並べるとは限らない。
【００４５】
図２（Ａ）に本発明の駆動方法で表示を行う自発光装置の画素部を示し、図２（Ｂ）に、該画素部において、１フレーム期間中に出現するサブフレーム期間や分割サブフレーム期間を、画素が点灯する期間と点灯しない（非点灯の）期間とに分けて、それぞれの期間の長さを示す。
【００４６】
図２（Ａ）では、画素部の右半分が２n-1＋１階調の表示を行っており、左半分が２n-1階調の表示を行っている。
【００４７】
画素部の２n-1階調の表示を行っている部分では、１フレーム期間中の（２n-1−１）／２nの期間において画素が点灯の状態であり、１フレーム期間中の２n-1／２nの期間において画素が非点灯の状態である。そして画素が点灯の状態の期間と、非点灯の状態の期間とが交互に出現している。
【００４８】
また、画素部の２n-1＋１階調の表示を行っている部分では、１フレーム期間中の２n-1／２nの期間において画素が点灯の状態であり、１フレーム期間中の（２n-1−１）／２nの期間において画素が非点灯の状態である。そして画素が点灯の状態の期間と、非点灯の状態の期間とが交互に出現している。
【００４９】
人間の視点は左右上下に微妙に動いて、たまたま別のサブフレーム期間または分割サブフレーム期間にまたがっていたりすることも十分起こりうる。こういった場合に、人間の視点が非点灯の画素のみを連続して凝視したり、逆に点灯している画素のみを連続して凝視してしまったとしても、１フレーム期間中に点灯期間と非点灯期間とが分割されて交互に出現するので、連続する点灯期間もしくは非点灯期間の長さが、従来の単純な二進コード法による駆動に比べて短いため、偽輪郭の視認を防止することができる。
【００５０】
例えば、破線で示したように、視点が２n-1階調を表示している部分から、２n-1＋１階調を表示している部分に移動したとする。そして本発明の駆動方法では、視点が２n-1階調を表示している部分に置かれたときに画素が非点灯の状態であり、なおかつ視点が２n-1＋１階調を表示している部分に移動したときに画素が非点灯の状態であったとしても、連続して出現する２つの非点灯期間の和が従来に比べて短くなる。そのため、人間の目には１フレーム期間を通して、画素がずっと非点灯の状態であったかのように視認されてしまうのを防ぐことができる。
【００５１】
逆に例えば、実線で示したように、視点が２n-1＋１階調を表示している部分から、２n-1階調を表示している部分に移動したとする。そして本発明の駆動方法では、視点が２n-1＋１階調を表示している部分に置かれたときに画素が点灯の状態であり、なおかつ視点が２n-1階調を表示している部分に移動したときに画素が点灯の状態であったとしても、連続して出現する２つの点灯期間の和が従来に比べて短くなる。そのため、人間の目には１フレーム期間を通して、画素がずっと点灯の状態であったかのように視認されてしまうのを防ぐことができる。
【００５２】
上記構成によって、二進コード法による時間分割駆動において顕著な、偽輪郭などの表示妨害が視認されるのを防ぐことができる。
【００５３】
以下に、本発明の構成を示す。
【００５４】
本発明によって、
ＥＬ素子と、メモリーと、第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴとが設けられた画素を複数有する自発光装置であって、
前記第１のＴＦＴのソース領域とドレイン領域のうち、一方はデジタルビデオ信号が入力され、他方は前記第３のＴＦＴのゲート電極に接続されており、
前記第２のＴＦＴのソース領域とドレイン領域のうち、一方は前記メモリーに接続されており、他方は前記第３のＴＦＴのゲート電極に接続されており、
前記第３のＴＦＴのソース領域は第１の電源に接続されており、ドレイン領域は前記ＥＬ素子に接続されていることを特徴とする自発光装置が提供される。
【００５５】
本発明によって、
ＥＬ素子と、ＳＲＡＭと、第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴとが設けられた画素を複数有する自発光装置であって、
前記第１のＴＦＴのソース領域とドレイン領域のうち、一方はデジタルビデオ信号が入力され、他方は前記第３のＴＦＴのゲート電極に接続されており、
前記第２のＴＦＴのソース領域とドレイン領域のうち、一方は前記ＳＲＡＭに接続されており、他方は前記第３のＴＦＴのゲート電極に接続されており、
前記第３のＴＦＴのソース領域は第１の電源に接続されており、ドレイン領域は前記ＥＬ素子に接続されていることを特徴とする自発光装置が提供される。
【００５６】
本発明によって、
ＥＬ素子と、メモリーと、第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴとが設けられた画素を複数有する自発光装置の駆動方法であって、
前記第１のＴＦＴを介して前記第３のＴＦＴのゲート電極にｐビット目のデジタル信号が入力され、かつ前記第１のＴＦＴ及び前記第２のＴＦＴを介して前記メモリーに前記ｐビット目のデジタル信号が書き込まれる期間を有し、
前記第１のＴＦＴを介して前記第３のＴＦＴのゲート電極にｑビット目のデジタル信号が入力され、かつ前記メモリーに書き込まれたｐビット目のデジタル信号が保持される期間を有し、
前記メモリーに保持されたｐビット目のデジタル信号が読み出され、前記第３のＴＦＴのゲート電極に入力される期間を有し、
前記ｐビット目のデジタル信号と、前記ｑビット目のデジタル信号とによって、前記第３のＴＦＴのスイッチングが制御されることで、前記ＥＬ素子の発光が制御されていることを特徴とする自発光装置の駆動方法が提供される。
【００５７】
本発明によって、
ＥＬ素子と、メモリーと、第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴとが設けられた画素を複数有する自発光装置の駆動方法であって、
前記第１のＴＦＴによってデジタルビデオ信号の前記画素への入力が制御されており、
前記画素へ入力されたデジタルビデオ信号のうち、一部のビットは、前記第２のＴＦＴによって、前記メモリーへの書き込み及び前記メモリーからの読み出しが制御されており、
前記メモリーから読み出された一部のビットのデジタルビデオ信号、または前記画素へ入力されたデジタルビデオ信号によって、前記第３のＴＦＴのスイッチングが制御されており、
前記第３のＴＦＴによって前記ＥＬ素子の発光が制御されていることを特徴とする自発光装置の駆動方法が提供される。
【００５８】
本発明によって、
ＥＬ素子と、メモリーとが設けられた画素を複数有する自発光装置の駆動方法であって、
１フレーム期間に複数のサブフレーム期間が設けられており、
前記複数のサブフレーム期間のうち、少なくとも１つは複数の分割サブフレーム期間からなっており、
前記複数の分割サブフレーム期間のうちの少なくとも１つにおいて、前記メモリーにデジタルビデオ信号が書き込まれており、
前記メモリーにデジタルビデオ信号が書き込まれた分割サブフレーム期間の後に出現する分割サブフレーム期間において、前記メモリーから前記デジタルビデオ信号が読み出されており、
前記ＥＬ素子は、前記画素に入力されたデジタルビデオ信号、または前記読み出されたデジタルビデオ信号によって発光が制御されていることを特徴とする自発光装置の駆動方法が提供される。
【００５９】
本発明によって、
ＥＬ素子と、ＳＲＡＭと、第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴとが設けられた画素を複数有する自発光装置の駆動方法であって、
前記第１のＴＦＴを介して前記第３のＴＦＴのゲート電極にｐビット目のデジタル信号が入力され、かつ前記第１のＴＦＴ及び前記第２のＴＦＴを介して前記ＳＲＡＭに前記ｐビット目のデジタル信号が書き込まれる期間を有し、
前記第１のＴＦＴを介して前記第３のＴＦＴのゲート電極にｑビット目のデジタル信号が入力され、かつ前記ＳＲＡＭに書き込まれたｐビット目のデジタル信号が保持される期間を有し、
前記ＳＲＡＭに保持されたｐビット目のデジタル信号が読み出され、前記第３のＴＦＴのゲート電極に入力される期間を有し、
前記ｐビット目のデジタル信号と、前記ｑビット目のデジタル信号とによって、前記第３のＴＦＴのスイッチングが制御されることで、前記ＥＬ素子の発光が制御されていることを特徴とする自発光装置の駆動方法が提供される。
【００６０】
本発明によって、
ＥＬ素子と、ＳＲＡＭと、第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴとが設けられた画素を複数有する自発光装置の駆動方法であって、
前記第１のＴＦＴによってデジタルビデオ信号の前記画素への入力が制御されており、
前記画素へ入力されたデジタルビデオ信号のうち、一部のビットは、前記第２のＴＦＴによって、前記ＳＲＡＭへの書き込み及び前記ＳＲＡＭからの読み出しが制御されており、
前記ＳＲＡＭから読み出された一部のビットのデジタルビデオ信号、または前記画素へ入力されたデジタルビデオ信号によって、前記第３のＴＦＴのスイッチングが制御されており、
前記第３のＴＦＴによって前記ＥＬ素子の発光が制御されていることを特徴とする自発光装置の駆動方法が提供される。
【００６１】
本発明によって、
ＥＬ素子と、ＳＲＡＭとが設けられた画素を複数有する自発光装置の駆動方法であって、
１フレーム期間に複数のサブフレーム期間が設けられており、
前記複数のサブフレーム期間のうち、少なくとも１つは複数の分割サブフレーム期間からなっており、
前記複数の分割サブフレーム期間のうちの少なくとも１つにおいて、前記ＳＲＡＭにデジタルビデオ信号が書き込まれており、
前記ＳＲＡＭにデジタルビデオ信号が書き込まれた分割サブフレーム期間の後に出現する分割サブフレーム期間において、前記ＳＲＡＭから前記デジタルビデオ信号が読み出されており、
前記ＥＬ素子は、前記画素に入力されたデジタルビデオ信号、または前記読み出されたデジタルビデオ信号によって発光が制御されていることを特徴とする自発光装置の駆動方法が提供される。
【００６２】
本発明は、
前記メモリーが３つのｎチャネル型ＴＦＴと、３つのｐチャネル型ＴＦＴとを有していることを特徴としていても良い。
【００６３】
本発明は、
前記３つのｎチャネル型ＴＦＴのいずれか１つが、ゲート電極が前記第１のＴＦＴのゲート電極に接続されており、
前記３つのｐチャネル型ＴＦＴのいずれか１つのゲート電極が、異なる画素が有する前記第２のＴＦＴのゲート電極に接続されていることを特徴としていても良い。
【００６４】
本発明は、
前記メモリーが、ゲート電極が互いに接続されたｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの組を２つ有し、
前記ｎチャネル型ＴＦＴと前記ｐチャネル型ＴＦＴが、ドレイン領域が互いに接続されており、
前記ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの２つの組が、ゲート電極が他の一対のドレイン領域に互いに接続されており、
前記ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの２つの組のうち、いずれか一対のドレイン領域が前記第２のＴＦＴのソース領域またはドレイン領域に接続されていることを特徴としていても良い。
【００６５】
本発明は、
前記ＳＲＡＭが２つのｎチャネル型ＴＦＴと、２つのｐチャネル型ＴＦＴとを有していることを特徴としていても良い。
【００６６】
本発明は、
前記ＳＲＡＭが、ゲート電極が互いに接続されたｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの組を２つ有し、
前記ｎチャネル型ＴＦＴと前記ｐチャネル型ＴＦＴが、ドレイン領域が互いに接続されており、
前記ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの２つの組が、ゲート電極が他の一対のドレイン領域に互いに接続されており、
前記ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの２つの組のうち、いずれか一対のドレイン領域が前記第２のＴＦＴのソース領域またはドレイン領域に接続されていることを特徴としていても良い。
【００６７】
本発明は、
前記複数の分割サブフレーム期間が、連続して出現しないことを特徴としていても良い。
【００６８】
【発明の実施の形態】
以下、本発明の構成について説明する。
【００６９】
（実施の形態１）
【００７０】
図３は本発明の自発光装置のブロック図であり、１００は画素部、１０１はソース信号線駆動回路、１０２はアドレス用ゲート信号線駆動回路、１０３はメモリー用ゲート信号線駆動回路である。
【００７１】
画素部１００の詳しい構成を図４に示す。画素部１００はソース信号線Ｓ１〜Ｓｘと、アドレス用ゲート信号線Ｇａ１〜Ｇａｙと、メモリー用ゲート信号線Ｇｍ１〜Ｇｍｙと、高電圧側電源線ＨＰＳ１〜ＨＰＳｙと、低電圧側電源線ＬＰＳ１〜ＬＰＳｙとを有している。
【００７２】
ソース信号線、アドレス用ゲート信号線、メモリー用ゲート信号線、高電圧側電源線及び低電圧側電源線を、それぞれ１つづつ有する領域が画素１０４である。画素部１００には、マトリクス状に複数の画素１０４が設けられている。
【００７３】
画素１０４の詳しい構成を図５に示す。図５に示すのは複数の画素１０４のうちの任意の１つであり、ソース信号線Ｓｊ（Ｓ１〜Ｓｘのうちの１つ）、アドレス用ゲート信号線Ｇａｉ（Ｇａ１〜Ｇａｙのうちの１つ）、メモリー用ゲート信号線Ｇｍｉ（Ｇｍ１〜Ｇｍｙのうちの１つ）、高電圧側電源線ＨＰＳｉ（ＨＰＳ１〜ＨＰＳｙのうちの１つ）及び低電圧側電源線ＬＰＳｉ（ＬＰＳ１〜ＬＰＳｙのうちの１つ）を有している。
【００７４】
高電圧側電源線ＨＰＳ１〜ＨＰＳｙは高電圧側電源に、低電圧側電源線ＬＰＳ１〜ＬＰＳｙは低電圧側電源に接続されている。
【００７５】
また画素１０４は、アドレス用ＴＦＴ１０５、メモリー用ＴＦＴ１０６、ＥＬ駆動用ＴＦＴ１０７、ＥＬ素子１０８及びメモリー１０９を有している。
【００７６】
アドレス用ＴＦＴ１０５のゲート電極はアドレス用ゲート信号線Ｇａｉに接続されている。また、アドレス用ＴＦＴ１０５のソース領域とドレイン領域は、一方はソース信号線Ｓｊに、もう一方はＥＬ駆動用ＴＦＴ１０７のゲート電極に接続されている。
【００７７】
また、メモリー用ＴＦＴ１０６のゲート電極はメモリー用ゲート信号線Ｇｍｉに接続されている。また、メモリー用ＴＦＴ１０６のソース領域とドレイン領域は、一方はＥＬ駆動用ＴＦＴ１０７のゲート電極に、もう一方はメモリー１０９に接続されている。つまり、アドレス用ＴＦＴ１０５のソース領域とドレイン領域のうちのソース信号線Ｓｊに接続されていない側と、メモリー用ＴＦＴ１０６のソース領域とドレイン領域のうちのメモリー１０９に接続されていない側とは接続されている。
【００７８】
ＥＬ駆動用ＴＦＴ１０７のソース領域は画素電極側電源１８１に接続されており、ドレイン領域はＥＬ素子１０８が有する画素電極に接続されている。ＥＬ素子１０８は、画素電極と、対向電極と、画素電極と対向電極の間に設けられたＥＬ層とを有している。ＥＬ素子１０８の対向電極は、対向電極側電源１８２に接続されている。
【００７９】
画素電極側電源１８１と対向電極側電源１８２の電位は、画素電極側電源１８１の電位がＥＬ素子１０８の画素電極に与えられたときに、ＥＬ素子１０８が発光する程度に、互いに電位差を有している。
【００８０】
なお図５ではＥＬ駆動用ＴＦＴ１０７がｐチャネル型ＴＦＴの場合について示しているが、本実施の形態はこの構成に限定されない。ＥＬ駆動用ＴＦＴ１０７はｎチャネル型ＴＦＴであっても良い。
【００８１】
なお、ＥＬ駆動用ＴＦＴ１０７がｐチャネル型ＴＦＴの場合、ＥＬ駆動用ＴＦＴ１０７のソース領域に接続される画素電極側電源１８１を高電圧側電源と共通にし、ＥＬ素子１０８の対向電極に接続される対向電極側電源１８２を低電圧側電源と共通にする構成にしても良い。
【００８２】
ＥＬ駆動用ＴＦＴ１０７がｎチャネル型ＴＦＴの場合、ＥＬ駆動用ＴＦＴ１０７のソース領域に接続される画素電極側電源１８１を低電圧側電源と共通にし、ＥＬ素子１０８の対向電極に接続される対向電極側電源１８２を高電圧側電源と共通にする構成にしても良い。
【００８３】
また、ＥＬ素子の画素電極と対向電極は、一方が陽極であり、他方が陰極である。ＥＬ駆動用ＴＦＴ１０７がｐチャネル型ＴＦＴの場合、陽極を画素電極として用い、陰極を対向電極として用いるのが望ましい。逆に、ＥＬ駆動用ＴＦＴ１０７がｎチャネル型ＴＦＴの場合、陰極を画素電極として用い、陽極を対向電極として用いるのが望ましい。
【００８４】
次に、メモリー１０９の詳しい構成について説明する。図６にメモリー１０９の詳しい構成を示す。
【００８５】
メモリー１０９は３つのｐチャネル型ＴＦＴ１１０、１１１、１１２と、３つのｎチャネル型ＴＦＴ１１３、１１４、１１５とを有している。
【００８６】
ｐチャネル型ＴＦＴ１１０のソース領域は高電圧側電源線ＨＰＳｉに、ドレイン領域はｐチャネル型ＴＦＴ１１１のソース領域に接続されている。またｎチャネル型ＴＦＴ１１４のソース領域は低電圧側電源線ＬＰＳｉに、ドレイン領域はｎチャネル型ＴＦＴ１１３のソース領域に接続されている。
【００８７】
ｐチャネル型ＴＦＴ１１１のドレイン領域と、ｎチャネル型ＴＦＴ１１３のドレイン領域は、接続点１１６で接続されている。
【００８８】
また、ｐチャネル型ＴＦＴ１１２のソース領域は高電圧側電源線ＨＰＳｉに接続されており、ｎチャネル型ＴＦＴ１１５のソース領域は低電圧側電源線ＬＰＳｉに接続されている。そしてｐチャネル型ＴＦＴ１１２のドレイン領域と、ｎチャネル型ＴＦＴ１１５のドレイン領域とが接続点１１７において接続されている。
【００８９】
ｐチャネル型ＴＦＴ１１０のゲート電極はアドレス用ゲート信号線Ｇａｉに接続されており、ｎチャネル型ＴＦＴ１１４のゲート電極は、メモリー用ゲート信号線Ｇｍ（ｉ−１）に接続されている。
【００９０】
ｐチャネル型ＴＦＴ１１１とｎチャネル型ＴＦＴ１１３のゲート電極は接続されており、またそれぞれ接続点１１７にも接続されている。ｐチャネル型ＴＦＴ１１２とｎチャネル型ＴＦＴ１１５のゲート電極は接続されており、またそれぞれ接続点１１６にも接続されている。
【００９１】
接続点１１６はメモリー用ＴＦＴ１０６のソース領域またはドレイン領域と接続されている。
【００９２】
なお、本実施の形態においてアドレス用ＴＦＴ１０５と、メモリー用ＴＦＴ１０６とは同じ極性を有していることが必要である。また、アドレス用ＴＦＴ１０５と、メモリー用ＴＦＴ１０６とは、ＥＬ駆動用ＴＦＴ１０７と逆の極性を有していることが必要である。
【００９３】
さらに、メモリー１０９が有するＴＦＴのうち、アドレス用ゲート信号線Ｇａｉにゲート電極が接続されているＴＦＴと、ＥＬ駆動用ＴＦＴ１０７とは同じ極性を有していることが必要である。また、メモリー１０９が有するＴＦＴのうち、隣接する画素が有するメモリー用ゲート信号線Ｇａ（ｉ−１）にゲート電極が接続されているＴＦＴは、アドレス用ＴＦＴ１０５及びメモリー用ＴＦＴ１０６と同じ極性を有していることが必要である。
【００９４】
次に、本実施の形態の自発光装置の駆動について、図７を用いて説明する。
【００９５】
図７では、任意のサブフレーム期間ＳＦｔ〜ＳＦｔ＋２において、ＥＬ駆動用ＴＦＴ１０７のゲート電極と、接続点１１６とに入力されているデジタルビデオ信号のビット数を示している。なおサブフレーム期間ＳＦｔ〜ＳＦｔ＋２のうち、サブフレーム期間ＳＦｔは２つの分割サブフレーム期間（ＳＦｔ＿１、ＳＦｔ＿２）に分割されて出現している。
【００９６】
各サブフレーム期間においてＥＬ素子が発光するかしないかは、各サブフレーム期間に対応するデジタルビデオ信号によって制御される。
【００９７】
分割されたサブフレーム期間ＳＦｔのうち、先に出現する分割サブフレーム期間ＳＦｔ＿１において、アドレス用ゲート信号線駆動回路１０２から出力されるアドレス用選択信号によって、アドレス用ゲート信号線Ｇａ１〜Ｇａｙが順に選択される。
【００９８】
なお本明細書において、アドレス用ゲート信号線が選択されるとは、該アドレス用ゲート信号線にゲート電極が接続された全てのアドレス用ＴＦＴ１０５がオンの状態になることを意味する。
【００９９】
また同時に、メモリー用ゲート信号線駆動回路１０３から出力されるメモリー用選択信号によって、メモリー用ゲート信号線Ｇｍ１〜Ｇｍｙも順に選択される。
【０１００】
本明細書において、メモリー用ゲート信号線が選択されるとは、該メモリー用ゲート信号線にゲート電極が接続された全てのメモリー用ＴＦＴ１０６がオンの状態になることを意味する。
【０１０１】
例えばｉライン目の画素の場合、分割サブフレーム期間ＳＦｔ＿１において、アドレス用ゲート信号線Ｇａｉとメモリー用ゲート信号線Ｇｍｉが同時に選択される。よって、アドレス用ゲート信号線Ｇａｉにゲート電極が接続されたアドレス用ＴＦＴ１０５が全てオンになる。また同時に、メモリー用ゲート信号線Ｇｍｉにゲート電極が接続されたメモリー用ＴＦＴ１０６が全てオンになる。
【０１０２】
さらに、メモリー１０９が有するＴＦＴのうち、ゲート電極がアドレス用ゲート信号線Ｇａｉに接続されたＴＦＴ（本実施の形態の場合ＰＴＦＴ１１０）はオフになる。
【０１０３】
そして、メモリー用ゲート信号線Ｇｍｉが選択されているときは、メモリー用ゲート信号線Ｇｍ（ｉ−１）は選択されていないので、メモリー用ゲート信号線Ｇｍ（ｉ−１）にゲート電極が接続されたＴＦＴ（本実施の形態の場合ＮＴＦＴ１１４）はオフになっている。
【０１０４】
そして、ｔビット目のデジタルビデオ信号が、ソース信号線駆動回路１０１から各ソース信号線Ｓ１〜Ｓｘに入力される。
【０１０５】
その結果、アドレス用ＴＦＴ１０５を介してＥＬ駆動用ＴＦＴ１０７のゲート電極に、ｔビット目のデジタルビデオ信号が入力される。また同時にメモリー用ＴＦＴ１０６を介して、ｔビット目のデジタルビデオ信号が接続点１１６に入力され、メモリー１０９に保持される。
【０１０６】
ｔビット目のデジタルビデオ信号が各画素のＥＬ駆動用ＴＦＴ１０７のゲート電極に入力されると、ｔビット目のデジタルビデオ信号が有する１または０の情報によって、ＥＬ駆動用ＴＦＴ１０７のスイッチングが制御される。
【０１０７】
ＥＬ駆動用ＴＦＴ１０７がオンになると、画素電極側電源１８１の電位がＥＬ素子１０８の画素電極に与えられる。なお、ＥＬ素子１０８の対向電極には対向電極側電源１８２の電位が与えられているため、ＥＬ層に画素電極側電源１８１と、対向電極側電源１８２の電位差であるＥＬ駆動電圧がかかり、ＥＬ素子１０８は発光する。
【０１０８】
逆にＥＬ駆動用ＴＦＴ１０７がオフになると、画素電極側電源１８１の電位はＥＬ素子１０８の画素電極に与えられない。よって、ＥＬ素子１０８の画素電極は対向電極の電位と同じに保たれるため、ＥＬ素子１０８は発光しない。
【０１０９】
このように、アドレス用ゲート信号線とメモリー用ゲート信号線が同時に選択される分割サブフレーム期間を、画素及びメモリー書き込み期間と呼ぶ。
【０１１０】
アドレス用ゲート信号線Ｇａｉとメモリー用ゲート信号線Ｇｍｉの選択が終了すると、アドレス用ＴＦＴ１０５とメモリー用ＴＦＴ１０６は共にオフになる。そしてメモリー１０９が有するＴＦＴのうち、ゲート電極がアドレス用ゲート信号線Ｇａｉに接続されているＴＦＴはオンになる。
【０１１１】
上述した動作を繰り返し、全てのアドレス用ゲート信号線とメモリー用ゲート信号線の選択が終了すると、分割サブフレーム期間ＳＦｔ＿１が終了する。
【０１１２】
次に、サブフレーム期間ＳＦｔ＋１が開始され、アドレス用ゲート信号線駆動回路１０２から出力されるアドレス用選択信号によって、アドレス用ゲート信号線Ｇａ１〜Ｇａｙが順に選択される。
【０１１３】
例えばｉライン目の画素の場合、アドレス用ゲート信号線Ｇａｉが選択されていると、アドレス用ゲート信号線Ｇａｉにゲート電極が接続されたアドレス用ＴＦＴ１０５が全てオンになる。
【０１１４】
さらに、メモリー１０９が有するＴＦＴのうち、ゲート電極がアドレス用ゲート信号線Ｇａｉに接続されたＴＦＴ（本実施の形態の場合ＰＴＦＴ１１０）はオフになる。
【０１１５】
そして、メモリー用ゲート信号線は選択されていないので、メモリー用ゲート信号線Ｇｍｉにゲート電極が接続されたメモリー用ＴＦＴ１０６が全てオフになっている。またメモリー１０９が有するＴＦＴのうち、メモリー用ゲート信号線Ｇｍ（ｉ−１）にゲート電極が接続されたＴＦＴ（本実施の形態の場合ＮＴＦＴ１１４）はオフになっている。
【０１１６】
そして、各アドレス用ゲート信号線が選択されているとき、ｔ＋１ビット目のデジタルビデオ信号が、ソース信号線駆動回路１０１から各ソース信号線Ｓ１〜Ｓｘに入力される。その結果、アドレス用ＴＦＴ１０５を介してＥＬ駆動用ＴＦＴ１０７のゲート電極に、ｔ＋１ビット目のデジタルビデオ信号が入力される。
【０１１７】
なおサブフレーム期間ＳＦｔ＋１において、メモリー用ＴＦＴ１０６は全てオフなので、分割サブフレーム期間ＳＦｔ＿１においてメモリー１０９に入力されたｔビット目のデジタルビデオ信号は、保持されたままである。
【０１１８】
ｔ＋１ビット目のデジタルビデオ信号が各画素のＥＬ駆動用ＴＦＴ１０７のゲート電極に入力されると、分割サブフレーム期間ＳＦｔ＿１のときと同様に、ｔ＋１ビット目のデジタルビデオ信号によってＥＬ駆動用ＴＦＴ１０７のスイッチングが制御され、ＥＬ素子１０８が発光するかしないかが選択される。
【０１１９】
このように、アドレス用ゲート信号線のみが選択され、メモリー用ゲート信号線は選択されない期間を、画素書き込み期間と呼ぶ。
【０１２０】
アドレス用ゲート信号線Ｇａｉの選択が終了すると、アドレス用ＴＦＴ１０５はオフになり、メモリー１０９が有するＴＦＴのうち、ゲート電極がアドレス用ゲート信号線Ｇａｉに接続されたＴＦＴ（本実施の形態の場合ＰＴＦＴ１１０）はオンになる。
【０１２１】
そして、アドレス用ゲート信号線Ｇａ（ｉ＋１）の選択が開始される。
【０１２２】
上述した動作を繰り返し、全てのアドレス用ゲート信号線の選択が終了すると、サブフレーム期間ＳＦｔ＋１が終了する。
【０１２３】
次に、分割サブフレーム期間ＳＦｔ＿２が開始され、メモリー用ゲート信号線駆動回路１０３から出力されるメモリー用選択信号によって、メモリー用ゲート信号線Ｇｍ１〜Ｇｍｙが順に選択される。このとき、各メモリー用ゲート信号線が選択される期間（選択期間）は、互いに半分づつ重なっている。例えばメモリー用ゲート信号線Ｇｍ（ｉ−１）の選択期間が半分過ぎたところで、次にメモリー用ゲート信号線Ｇｍｉの選択期間が開始される。そして、メモリー用ゲート信号線Ｇｍ（ｉ−１）の選択期間が終了すると、メモリー用ゲート信号線Ｇｍ（ｉ＋１）の選択期間が開始される。よってメモリー用ゲート信号線は、最初の１つと最後の１つを除いて、常に２つづつ選択されている。
【０１２４】
なおサブフレーム期間ＳＦｔ＿２において、アドレス用ゲート信号線は選択されないので、アドレス用ＴＦＴ１０５はオフになっている。またメモリー１０９が有するＴＦＴのうち、アドレス用ゲート信号線にゲート電極が接続されているＴＦＴ（本実施の形態では、ＰＴＦＴ１１０）はオンになる。
【０１２５】
例えばｉライン目の画素の場合、メモリー用ゲート信号線Ｇｍ（ｉ−１）の選択期間の前半において、メモリー１０９が有するＴＦＴのうち、メモリー用ゲート信号線Ｇｍ（ｉ−１）にゲート電極が接続されたＴＦＴ（本実施の形態ではＮＴＦＴ１１４）がオンになる。
【０１２６】
そしてメモリー用ゲート信号線Ｇｍｉの選択期間の前半になると、メモリー用ゲート信号線Ｇｍｉにゲート電極が接続されたメモリー用ＴＦＴ１０６が全てオンになる。すると、メモリー１０９が保持しているｔビット目のデジタルビデオ信号が、ＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。
【０１２７】
ｔビット目のデジタルビデオ信号が各画素のＥＬ駆動用ＴＦＴ１０７のゲート電極に入力されると、分割サブフレーム期間ＳＦｔ＿１のときと同様に、ｔビット目のデジタルビデオ信号によってＥＬ駆動用ＴＦＴ１０７のスイッチングが制御され、ＥＬ素子１０８が発光するかしないかが選択される。
【０１２８】
またメモリー用ゲート信号線Ｇｍｉの選択期間の前半において、メモリー用ゲート信号線Ｇｍ（ｉ−１）は選択されているので、ＮＴＦＴ１１４はオンのままである。
【０１２９】
次に、メモリー用ゲート信号線Ｇｍｉの選択期間の後半において、次のメモリー用ゲート信号線Ｇｍ（ｉ−１）の選択期間が終了する。よって、メモリー用ゲート信号線Ｇｍ（ｉ−１）にゲート電極が接続されたＮＴＦＴ１１４はオフになる。メモリー用ゲート信号線Ｇｍｉにゲート電極が接続されたメモリー用ＴＦＴ１０６はオンのままである。
【０１３０】
このように、メモリー用ゲート信号線のみが選択され、アドレス用ゲート信号線は選択されない期間を、メモリー書き込み期間と呼ぶ。
【０１３１】
上述した動作を繰り返し、全てのメモリー用ゲート信号線の選択が終了すると、分割サブフレーム期間ＳＦｔ＿２が終了する。
【０１３２】
そして次に画素及びメモリー書き込み期間である分割サブフレーム期間ＳＦｔ＋２＿１が開始され、アドレス用ゲート信号線と、メモリー用ゲート信号線とが順に選択されていく。
【０１３３】
このように、本実施の形態の自発光装置の駆動方法においては、画素及びメモリー書き込み期間と、画素書き込み期間と、メモリー読み出し期間とが設けられている。
【０１３４】
上述した駆動方法における画素の接続構成を、簡略化して図８に示す。
【０１３５】
図８（Ａ）は、画素及びメモリー書き込み期間の場合であり、ソース信号線Ｓｊから入力したデジタルビデオ信号は、オンのアドレス用ＴＦＴ１０５及びメモリー用ＴＦＴ１０６を介して、ＥＬ駆動用ＴＦＴ１０７のゲート電極と、メモリー１０９とに入力される。
【０１３６】
図８（Ｂ）は、画素書き込み期間の場合であり、ソース信号線Ｓｊから入力したデジタルビデオ信号は、オンのアドレス用ＴＦＴ１０５を介して、ＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。メモリー用ＴＦＴ１０６はオフなので、メモリー１０９には前に入力されたデジタルビデオ信号が保持されている。
【０１３７】
図８（Ｃ）は、メモリー読み出し期間の場合であり、アドレス用ＴＦＴ１０５はオフなのでソース信号線Ｓｊからのデジタルビデオ信号はＥＬ駆動用ＴＦＴ１０７のゲート電極に入力されない。メモリー用ＴＦＴ１０６はオンなので、メモリー１０９に保持されているデジタルビデオ信号がメモリー用ＴＦＴ１０６を介してＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。
【０１３８】
上述した動作を繰り返すことで、各サブフレーム期間においてＥＬ素子の駆動を制御している。
【０１３９】
また、サブフレーム期間及び分割サブフレーム期間が開始されるタイミングは、各ラインの画素毎に異なっている。図９に各ラインの画素において、サブフレーム期間及び分割サブフレーム期間が開始されるタイミングを示す。縦軸は画素の位置を示しており、横軸は時間を示している。
【０１４０】
各ラインの画素ごとに１フレーム期間の開始されるタイミングは異なっているが、１フレーム期間の長さは全ての画素において同じである。
【０１４１】
また各サブフレーム期間の長さは、ＳＦ１：ＳＦ２：…：ＳＦｎ＝２0：２1：…：２n-1を満たしている。サブフレーム期間が複数の分割サブフレーム期間に分割されている場合は、全ての分割された分割サブフレーム期間の和がサブフレーム期間の長さとみなす。例えば、サブフレーム期間ＳＦｔが３つの分割サブフレーム期間ＳＦｔ＿１、ＳＦｔ＿２、ＳＦｔ＿３から成っているとすると、ＳＦｔ＝ＳＦｔ＿１＋ＳＦｔ＿２＋ＳＦｔ＿３となる。
【０１４２】
本実施の形態の駆動方法では、分割フレーム期間を含む各サブフレーム期間においてＥＬ素子の発光を制御することで、階調を表示する。画素の階調は、１フレーム期間中に占める、発光したサブフレーム期間（点灯期間）の和の割合で決まる。
【０１４３】
上述したように、本実施の形態の自発光装置では、１フレーム期間中に点灯期間と非点灯期間とが分割されて交互に出現する。そのため人間の視点が左右上下に微妙に動いて、非点灯の画素のみを連続して凝視したり、逆に点灯している画素のみを連続して凝視してしまったとしても、連続する点灯期間もしくは非点灯期間の長さが、従来の単純な二進コード法による駆動に比べて短いため、偽輪郭の視認を防止することができる。
【０１４４】
上記構成によって、二進コード法による時間分割駆動において顕著な、偽輪郭などの表示妨害が視認されるのを防ぐことができる。
【０１４５】
なお本実施の形態では、アドレス用ゲート信号線とメモリー用ゲート信号線とを異なるゲート信号線駆動回路（アドレス用ゲート信号線駆動回路１０２とメモリー用ゲート信号線駆動回路１０３）で制御しているが、本実施の形態はこれに限定されない。アドレス用ゲート信号線とメモリー用ゲート信号線とを１つのゲート信号線駆動回路で制御しても良い。
【０１４６】
また、本実施の形態において、１つの画素及びメモリー書き込み期間に対してメモリー読み出し期間を１つだけ設ける例について説明したが、本実施の形態はこれに限定されない。メモリー読み出し期間は、間に画素書き込み期間を挟んで複数設けるようにしても良い。
【０１４７】
さらに本実施の形態において、複数の分割サブフレーム期間のうち、最初に出現した分割サブフレーム期間が画素及びメモリー書き込み期間になるような構成を示したが、本実施の形態はこれに限定されない。サブフレーム期間を複数の分割サブフレーム期間に分割した場合、必ずしも最初に出現する分割サブフレーム期間が画素及びメモリー書き込み期間でなくとも良い。また必ずしも分割サブフレーム期間のいずれか１つが画素及びメモリー書き込み期間でなくとも良く、全ての分割サブフレーム期間が画素書き込み期間であっても良い。
【０１４８】
さらに、同じサブフレーム期間から分割された分割サブフレーム期間を連続して出現させなければ、サブフレーム期間や分割サブフレーム期間の出現する順序は、設計者が適宜設定することが可能である。
【０１４９】
また、本実施の形態の自発光装置は、画素内に設けられたメモリーにデジタルビデオ信号が記憶されるので、静止画の場合一度書き込みを行えば、フレーム毎にデジタルビデオ信号の入力を行わなくとも静止画を継続的に表示することができる。すなわち、静止画を表示する際は、最低１フレーム分の信号の処理動作を行った後にソース信号線駆動回路を停止させておくことが可能となり、それに伴って電力消費を大きく低減することが可能となる。
【０１５０】
（実施の形態２）
次に、図３に示した画素部１００の、実施の形態１とは異なる構成について説明する。
【０１５１】
本実施の形態の、画素部１００の詳しい構成を図１０に示す。画素部１００はソース信号線Ｓ１〜Ｓｘと、アドレス用ゲート信号線Ｇａ１〜Ｇａｙと、メモリー用ゲート信号線Ｇｍ１〜Ｇｍｙと、高電圧側電源線ＨＰＳ１〜ＨＰＳｙと、低電圧側電源線ＬＰＳ１〜ＬＰＳｙと、画素電極側電源線Ｖａ１〜Ｖａｙと、対向電極側電源線Ｖｂ１〜Ｖｂｙとを有している。
【０１５２】
ソース信号線、アドレス用ゲート信号線、メモリー用ゲート信号線、高電圧側電源線、低電圧側電源線、画素電極側電源線及び対向電極側電源線を、それぞれ１つづつ有する領域が画素３０４である。画素部１００には、マトリクス状に複数の画素３０４が設けられている。
【０１５３】
画素３０４の詳しい構成を図１１に示す。図１１に示すのは複数の画素３０４のうちの任意の１つであり、ソース信号線Ｓｊ（Ｓ１〜Ｓｘのうちの１つ）、アドレス用ゲート信号線Ｇａｉ（Ｇａ１〜Ｇａｙのうちの１つ）、メモリー用ゲート信号線Ｇｍｉ（Ｇｍ１〜Ｇｍｙのうちの１つ）、高電圧側電源線ＨＰＳｉ（ＨＰＳ１〜ＨＰＳｙのうちの１つ）、低電圧側電源線ＬＰＳｉ（ＬＰＳ１〜ＬＰＳｙのうちの１つ）、画素電極側電源線Ｖａｉ（Ｖａ１〜Ｖａｙのうちの１つ）及び対向電極側電源線Ｖｂｉ（Ｖｂ１〜Ｖｂｙのうちの１つ）を有している。
【０１５４】
高電圧側電源線ＨＰＳ１〜ＨＰＳｙは高電圧側電源に、低電圧側電源線ＬＰＳ１〜ＬＰＳｙは低電圧側電源に接続されている。また、画素電極側電源線Ｖａ１〜Ｖａｙは画素電極側電源に、対向電極側電源線Ｖｂ１〜Ｖｂｙは対向電極側電源にそれぞれ接続されている。
【０１５５】
また画素３０４は、アドレス用ＴＦＴ３０５、メモリー用ＴＦＴ３０６、ＥＬ駆動用ＴＦＴ３０７、ＥＬ素子３０８及びメモリー３０９を有している。
【０１５６】
アドレス用ＴＦＴ３０５のゲート電極はアドレス用ゲート信号線Ｇａｉに接続されている。また、アドレス用ＴＦＴ３０５のソース領域とドレイン領域は、一方はソース信号線Ｓｊに、もう一方はＥＬ駆動用ＴＦＴ３０７のゲート電極に接続されている。
【０１５７】
また、メモリー用ＴＦＴ３０６のゲート電極はメモリー用ゲート信号線Ｇｍｉに接続されている。また、メモリー用ＴＦＴ３０６のソース領域とドレイン領域は、一方はＥＬ駆動用ＴＦＴ３０７のゲート電極に、もう一方はメモリー３０９に接続されている。つまり、アドレス用ＴＦＴ３０５のソース領域とドレイン領域のうちのソース信号線Ｓｊに接続されていない側と、メモリー用ＴＦＴ３０６のソース領域とドレイン領域のうちのメモリー３０９に接続されていない側とは電気的に接続されている。
【０１５８】
ＥＬ駆動用ＴＦＴ３０７のソース領域は画素電極側電源線Ｖａｉに接続されており、ドレイン領域はＥＬ素子３０８が有する画素電極に接続されている。ＥＬ素子３０８は、画素電極と、対向電極と、画素電極と対向電極の間に設けられたＥＬ層とを有している。ＥＬ素子３０８の対向電極は、対向電極側電源線Ｖｂｉに接続されている。
【０１５９】
画素電極側電源線Ｖａｉと対向電極側電源線Ｖｂｉの電位は、画素電極側電源線Ｖａｉの電位がＥＬ素子３０８の画素電極に与えられたときに、ＥＬ素子３０８が発光する程度に、互いに電位差を有している。
【０１６０】
なお図１１ではＥＬ駆動用ＴＦＴ３０７がｐチャネル型ＴＦＴの場合について示しているが、本実施の形態はこの構成に限定されない。ＥＬ駆動用ＴＦＴ３０７はｎチャネル型ＴＦＴであっても良い。
【０１６１】
また、ＥＬ素子の画素電極と対向電極は、一方が陽極であり、他方が陰極である。陽極を画素電極として用い、陰極を対向電極として用いた場合、ＥＬ駆動用ＴＦＴ３０７はｐチャネル型ＴＦＴの方が好ましい。逆に、陰極を画素電極として用い、陽極を対向電極として用いた場合、ＥＬ駆動用ＴＦＴ３０７はｎチャネル型ＴＦＴの方が好ましい。
【０１６２】
次に、メモリー３０９の詳しい構成について説明する。図１２にメモリー３０９の詳しい構成を示す。
【０１６３】
メモリー３０９は２つのｐチャネル型ＴＦＴ（ＰＴＦＴ）３１１、３１２と、２つのｎチャネル型ＴＦＴ（ＮＴＦＴ）３１３、３１４とを有している。
【０１６４】
ｐチャネル型ＴＦＴ３１１、３１２のソース領域は、高電圧側電源線ＨＰＳｉにそれぞれ接続されている。またｎチャネル型ＴＦＴ３１３、３１４のソース領域は、低電圧側電源線ＬＰＳｉにそれぞれ接続されている。
【０１６５】
ｐチャネル型ＴＦＴ３１１のドレイン領域と、ｎチャネル型ＴＦＴ３１３のドレイン領域は、接続点３１６で接続されている。また、ｐチャネル型ＴＦＴ３１２のドレイン領域と、ｎチャネル型ＴＦＴ３１４のドレイン領域は、接続点３１７で接続されている。
【０１６６】
ｐチャネル型ＴＦＴ３１１とｎチャネル型ＴＦＴ３１３のゲート電極は、接続点３１７に接続されている。また、ｐチャネル型ＴＦＴ３１２とｎチャネル型ＴＦＴ３１４のゲート電極は、接続点３１６に接続されている。
【０１６７】
接続点３１６はメモリー用ＴＦＴ３０６のソース領域またはドレイン領域と接続されている。
【０１６８】
なお、アドレス用ＴＦＴ３０５と、メモリー用ＴＦＴ３０６とは同じ極性を有している。
【０１６９】
次に、本実施の形態の自発光装置の駆動について、図１３を用いて説明する。
【０１７０】
図１３では、任意のサブフレーム期間ＳＦｔ〜ＳＦｔ＋２において、アドレス用ゲート信号線Ｇａ（ｉ＋１）、Ｇａｉ、Ｇａ（ｉ−１）に入力される信号の電位と、メモリー用ゲート信号線Ｇｍ（ｉ＋１）、Ｇｍｉ、Ｇｍ（ｉ−１）に入力される信号の電位とが示されている。また、前記各サブフレーム期間において、ＥＬ駆動用ＴＦＴ３０７のゲート電極と、接続点３１６とに入力されているデジタルビデオ信号のビット番号を示している。
【０１７１】
なおサブフレーム期間ＳＦｔ〜ＳＦｔ＋２のうち、サブフレーム期間ＳＦｔは２つの分割サブフレーム期間（ＳＦｔ＿１、ＳＦｔ＿２）に分割されて出現している。またサブフレーム期間ＳＦｔ＋２も複数の分割サブフレーム期間に分割されて出現しており、図１３には、最初に出現する分割サブフレーム期間ＳＦｔ＋２＿１のみ示す。
【０１７２】
各サブフレーム期間及び各分割サブフレーム期間においてＥＬ素子が発光するかしないかは、各期間に対応するデジタルビデオ信号によって制御される。
【０１７３】
分割されたサブフレーム期間ＳＦｔのうち、先に出現する分割サブフレーム期間ＳＦｔ＿１において、アドレス用ゲート信号線駆動回路１０２から出力されるアドレス用選択信号によって、アドレス用ゲート信号線Ｇａ１〜Ｇａｙが順に選択される。
【０１７４】
なお本明細書において、アドレス用ゲート信号線が選択されるとは、該アドレス用ゲート信号線にゲート電極が接続された全てのアドレス用ＴＦＴ３０５がオンの状態になることを意味する。
【０１７５】
また同時に、メモリー用ゲート信号線駆動回路１０３から出力されるメモリー用選択信号によって、メモリー用ゲート信号線Ｇｍ１〜Ｇｍｙも順に選択される。
【０１７６】
本明細書において、メモリー用ゲート信号線が選択されるとは、該メモリー用ゲート信号線にゲート電極が接続された全てのメモリー用ＴＦＴ３０６がオンの状態になることを意味する。
【０１７７】
さらに、高電圧側電源線ＨＰＳ１〜ＨＰＳｙと低電圧側電源線ＬＰＳ１〜ＬＰＳｙとが、順に中間電位に保たれる。なお中間電位とは、高電圧側電源線に与えられる最も高い電位と、低電圧側電源線に与えられる最も低い電位との間の電位である。
【０１７８】
例えばｉライン目の画素の場合、分割サブフレーム期間ＳＦｔ＿１において、アドレス用ゲート信号線Ｇａｉとメモリー用ゲート信号線Ｇｍｉが同時に選択される。よって、アドレス用ゲート信号線Ｇａｉにゲート電極が接続されたアドレス用ＴＦＴ３０５が全てオンになる。また同時に、メモリー用ゲート信号線Ｇｍｉにゲート電極が接続されたメモリー用ＴＦＴ３０６が全てオンになる。
【０１７９】
また、高電圧側電源線ＨＰＳｉと低電圧側電源線ＬＰＳｉとが、順に中間電位に保たれる。
【０１８０】
そして、ｔビット目のデジタルビデオ信号が、ソース信号線駆動回路１０１から各ソース信号線Ｓ１〜Ｓｘに入力される。
【０１８１】
その結果、アドレス用ＴＦＴ３０５を介してＥＬ駆動用ＴＦＴ３０７のゲート電極に、ｔビット目のデジタルビデオ信号が入力される。また同時にメモリー用ＴＦＴ３０６を介して、ｔビット目のデジタルビデオ信号が接続点３１６に入力され、メモリー３０９に保持される。
【０１８２】
ｔビット目のデジタルビデオ信号が各画素のＥＬ駆動用ＴＦＴ３０７のゲート電極に入力されると、ｔビット目のデジタルビデオ信号が有する１または０の情報によって、ＥＬ駆動用ＴＦＴ３０７のスイッチングが制御される。
【０１８３】
ＥＬ駆動用ＴＦＴ３０７がオンになると、画素電極側電源線Ｖａｉの電位がＥＬ素子３０８の画素電極に与えられる。なお、ＥＬ素子３０８の対向電極には対向電極側電源線Ｖｂｉの電位が与えられているため、ＥＬ層に画素電極側電源線Ｖａｉと対向電極側電源線Ｖｂｉの電位差であるＥＬ駆動電圧がかかり、ＥＬ素子３０８は発光する。
【０１８４】
逆にＥＬ駆動用ＴＦＴ３０７がオフになると、画素電極側電源線Ｖａｉの電位はＥＬ素子３０８の画素電極に与えられない。よって、ＥＬ素子３０８の画素電極は対向電極側電源線Ｖｂｉの電位と同じに保たれるため、ＥＬ素子３０８は発光しない。
【０１８５】
このように、アドレス用ゲート信号線とメモリー用ゲート信号線が同時に選択される分割サブフレーム期間を、画素及びメモリー書き込み期間と呼ぶ。
【０１８６】
アドレス用ゲート信号線Ｇａｉとメモリー用ゲート信号線Ｇｍｉの選択が終了すると、アドレス用ＴＦＴ３０５とメモリー用ＴＦＴ３０６は共にオフになる。また、高電圧側電源線ＨＰＳｉと低電圧側電源線ＬＰＳｉとの電位は、それぞれＶｄｄｈとＶｓｓとに保たれる。なお、Ｖｄｄｈ＞Ｖｓｓである。
【０１８７】
そして次に、アドレス用ゲート信号線Ｇａ（ｉ＋１）とメモリー用ゲート信号線Ｇｍ（ｉ＋１）の選択が開始される。
【０１８８】
上述した動作を繰り返し、全てのアドレス用ゲート信号線とメモリー用ゲート信号線の選択が終了すると、分割サブフレーム期間ＳＦｔ＿１が終了する。
【０１８９】
次に、サブフレーム期間ＳＦｔ＋１が開始され、アドレス用ゲート信号線駆動回路１０２から出力されるアドレス用選択信号によって、アドレス用ゲート信号線Ｇａ１〜Ｇａｙが順に選択される。
【０１９０】
例えばｉライン目の画素の場合、アドレス用ゲート信号線Ｇａｉが選択されていると、アドレス用ゲート信号線Ｇａｉにゲート電極が接続されたアドレス用ＴＦＴ３０５が全てオンになる。
【０１９１】
また、メモリー用ゲート信号線は選択されていないので、メモリー用ゲート信号線Ｇｍｉにゲート電極が接続されたメモリー用ＴＦＴ３０６は全てオフになっている。
【０１９２】
また、高電圧側電源線ＨＰＳ１〜ＨＰＳｙと低電圧側電源線ＬＰＳ１〜ＬＰＳｙの電位は、それぞれＶｄｄｈとＶｓｓとに保たれたままである。
【０１９３】
そして、各アドレス用ゲート信号線が選択されているとき、ｔ＋１ビット目のデジタルビデオ信号が、ソース信号線駆動回路１０１から各ソース信号線Ｓ１〜Ｓｘに入力される。その結果、アドレス用ＴＦＴ３０５を介してＥＬ駆動用ＴＦＴ３０７のゲート電極に、ｔ＋１ビット目のデジタルビデオ信号が入力される。
【０１９４】
なおサブフレーム期間ＳＦｔ＋１において、メモリー用ＴＦＴ３０６は全てオフなので、分割サブフレーム期間ＳＦｔ＿１においてメモリー３０９に入力されたｔビット目のデジタルビデオ信号は、保持されたままである。
【０１９５】
ｔ＋１ビット目のデジタルビデオ信号が各画素のＥＬ駆動用ＴＦＴ３０７のゲート電極に入力されると、分割サブフレーム期間ＳＦｔ＿１のときと同様に、ｔ＋１ビット目のデジタルビデオ信号によってＥＬ駆動用ＴＦＴ３０７のスイッチングが制御され、ＥＬ素子３０８が発光するかしないかが選択される。
【０１９６】
このように、アドレス用ゲート信号線のみが選択され、メモリー用ゲート信号線は選択されない期間を、画素書き込み期間と呼ぶ。
【０１９７】
アドレス用ゲート信号線Ｇａｉの選択が終了すると、アドレス用ＴＦＴ３０５はオフになる。そして次に、アドレス用ゲート信号線Ｇａ（ｉ＋１）の選択が開始される。
【０１９８】
上述した動作を繰り返し、全てのアドレス用ゲート信号線の選択が終了すると、サブフレーム期間ＳＦｔ＋１が終了する。
【０１９９】
次に、分割サブフレーム期間ＳＦｔ＿２が開始され、メモリー用ゲート信号線駆動回路１０３から出力されるメモリー用選択信号によって、メモリー用ゲート信号線Ｇｍ１〜Ｇｍｙが順に選択される。
【０２００】
なおサブフレーム期間ＳＦｔ＿２において、アドレス用ゲート信号線は選択されないので、アドレス用ＴＦＴ３０５はオフになっている。
【０２０１】
また、高電圧側電源線ＨＰＳ１〜ＨＰＳｙと低電圧側電源線ＬＰＳ１〜ＬＰＳｙの電位は、それぞれＶｄｄｈとＶｓｓとに保たれたままである。
【０２０２】
例えばｉライン目の画素の場合、メモリー用ゲート信号線Ｇｍｉの選択期間において、メモリー用ゲート信号線Ｇｍｉにゲート電極が接続されたメモリー用ＴＦＴ３０６が全てオンになる。すると、メモリー３０９が保持しているｔビット目のデジタルビデオ信号が、ＥＬ駆動用ＴＦＴ３０７のゲート電極に入力される。
【０２０３】
ｔビット目のデジタルビデオ信号が各画素のＥＬ駆動用ＴＦＴ３０７のゲート電極に入力されると、分割サブフレーム期間ＳＦｔ＿１のときと同様に、ｔビット目のデジタルビデオ信号によってＥＬ駆動用ＴＦＴ３０７のスイッチングが制御され、ＥＬ素子３０８が発光するかしないかが選択される。
【０２０４】
このように、メモリー用ゲート信号線のみが選択され、アドレス用ゲート信号線は選択されない期間を、メモリー読み出し期間と呼ぶ。
【０２０５】
メモリー用ゲート信号線Ｇｍｉの選択が終了すると、メモリー用ＴＦＴ３０６はオフになる。そして次に、メモリー用ゲート信号線Ｇｍ（ｉ＋１）の選択が開始される。
【０２０６】
上述した動作を繰り返し、全てのメモリー用ゲート信号線の選択が終了すると、分割サブフレーム期間ＳＦｔ＿２が終了する。
【０２０７】
そして次に画素及びメモリー書き込み期間である分割サブフレーム期間ＳＦｔ＋２＿１が開始され、アドレス用ゲート信号線と、メモリー用ゲート信号線とが順に選択されていく。
【０２０８】
このように、本実施の形態の自発光装置の駆動方法においては、画素及びメモリー書き込み期間と、画素書き込み期間と、メモリー読み出し期間とが設けられている。
【０２０９】
上述した駆動方法における画素の接続構成を、簡略化して図１４に示す。
【０２１０】
図１４（Ａ）は、画素及びメモリー書き込み期間の場合であり、ソース信号線Ｓｊから入力したデジタルビデオ信号は、オンのアドレス用ＴＦＴ３０５及びメモリー用ＴＦＴ３０６を介して、ＥＬ駆動用ＴＦＴ３０７のゲート電極と、メモリー３０９とに入力される。
【０２１１】
図１４（Ｂ）は、画素書き込み期間の場合であり、ソース信号線Ｓｊから入力したデジタルビデオ信号は、オンのアドレス用ＴＦＴ３０５を介して、ＥＬ駆動用ＴＦＴ３０７のゲート電極に入力される。メモリー用ＴＦＴ３０６はオフなので、メモリー３０９には前に入力されたデジタルビデオ信号が保持されている。
【０２１２】
図１４（Ｃ）は、メモリー読み出し期間の場合であり、アドレス用ＴＦＴ３０５はオフなのでソース信号線Ｓｊからのデジタルビデオ信号はＥＬ駆動用ＴＦＴ３０７のゲート電極に入力されない。メモリー用ＴＦＴ３０６はオンなので、メモリー３０９に保持されているデジタルビデオ信号がメモリー用ＴＦＴ３０６を介してＥＬ駆動用ＴＦＴ３０７のゲート電極に入力される。
【０２１３】
上述した動作を繰り返すことで、各サブフレーム期間においてＥＬ素子の駆動を制御している。
【０２１４】
また、サブフレーム期間及び分割サブフレーム期間が開始されるタイミングは、各ラインの画素毎に異なっている。各ラインの画素において、サブフレーム期間及び分割サブフレーム期間が開始されるタイミングは、図９を参照することができる。
【０２１５】
各ラインの画素ごとに１フレーム期間の開始されるタイミングは異なっているが、１フレーム期間の長さは全ての画素において同じである。
【０２１６】
また各サブフレーム期間の長さは、ＳＦ１：ＳＦ２：…：ＳＦｎ＝２0：２1：…：２n-1を満たしている。サブフレーム期間が複数の分割サブフレーム期間に分割されている場合は、全ての分割された分割サブフレーム期間の和がサブフレーム期間の長さとみなす。例えば、サブフレーム期間ＳＦｔが３つの分割サブフレーム期間ＳＦｔ＿１、ＳＦｔ＿２、ＳＦｔ＿３から成っているとすると、ＳＦｔ＝ＳＦｔ＿１＋ＳＦｔ＿２＋ＳＦｔ＿３となる。
【０２１７】
本実施の形態の駆動方法では、分割フレーム期間を含む各サブフレーム期間においてＥＬ素子の発光を制御することで、階調を表示する。画素の階調は、１フレーム期間中に占める、発光したサブフレーム期間（点灯期間）の和の割合で決まる。
【０２１８】
上述したように、本実施の形態の自発光装置では、１フレーム期間中に点灯期間と非点灯期間とが分割されて交互に出現する。そのため人間の視点が左右上下に微妙に動いて、非点灯の画素のみを連続して凝視したり、逆に点灯している画素のみを連続して凝視してしまったとしても、連続する点灯期間もしくは非点灯期間の長さが、従来の単純な二進コード法による駆動に比べて短いため、偽輪郭の視認を防止することができる。
【０２１９】
上記構成によって、二進コード法による時間分割駆動において顕著な、偽輪郭などの表示妨害が視認されるのを防ぐことができる。
【０２２０】
なお本実施の形態では、アドレス用ゲート信号線とメモリー用ゲート信号線とを異なるゲート信号線駆動回路（アドレス用ゲート信号線駆動回路１０２とメモリー用ゲート信号線駆動回路１０３）で制御しているが、本実施の形態はこれに限定されない。アドレス用ゲート信号線とメモリー用ゲート信号線とを同じゲート信号線駆動回路で制御しても良い。
【０２２１】
また、本実施の形態において、１つの画素及びメモリー書き込み期間に対してメモリー読み出し期間を１つだけ設ける例について説明したが、本実施の形態はこれに限定されない。メモリー読み出し期間は、間に画素書き込み期間を挟んで複数設けるようにしても良い。
【０２２２】
さらに本実施の形態において、複数の分割サブフレーム期間のうち、最初に出現した分割サブフレーム期間が画素及びメモリー書き込み期間になるような構成を示したが、本実施の形態はこれに限定されない。サブフレーム期間を複数の分割サブフレーム期間に分割した場合、必ずしも最初に出現する分割サブフレーム期間が画素及びメモリー書き込み期間でなくとも良い。また必ずしも分割サブフレーム期間のいずれか１つが画素及びメモリー書き込み期間でなくとも良く、全ての分割サブフレーム期間が画素書き込み期間であっても良い。
【０２２３】
さらに、同じサブフレーム期間から分割された分割サブフレーム期間を連続して出現させなければ、サブフレーム期間や分割サブフレーム期間の出現する順序は、適宜設定することが可能である。
【０２２４】
また、本実施の形態の自発光装置は、画素及びメモリー書き込み期間以外の期間において、高電圧側電源線と低電圧側電源線の電位は一定である。そのため、画素内に設けられたメモリーはＳＲＡＭとして機能するため、デジタルビデオ信号がメモリーに記憶されると、再びデジタルビデオ信号がメモリーに入力されるまで、記憶したデジタルビデオ信号を保持する。よって、１ビットのデジタルビデオ信号を用いた静止画の場合、一度書き込みを行えば、フレーム毎にデジタルビデオ信号の入力を行わなくとも静止画を継続的に表示することができる。すなわち、静止画を表示する際は、最低１フレーム分の信号の処理動作を行った後にソース信号線駆動回路を停止させておくことが可能となり、それに伴って電力消費を低減することが可能となる。
【０２２５】
【実施例】
以下に、本発明の実施例について説明する。
【０２２６】
（実施例１）
本実施例では、図４〜図６に示した構成を有する本発明の自発光装置を、８ビットのデジタルビデオ信号を用いて駆動させる例について説明する。
【０２２７】
図１５は本実施例の駆動方法を簡単に示した図であり、ＥＬ駆動用ＴＦＴ１０７のゲート電極と、接続点１１６とに入力されるデジタルビデオ信号のビット番号を示している。なお横軸は時間である。
【０２２８】
ＢＫは、全ての画素において表示を行わないデジタルの信号（非表示信号）を示している。よって、非表示信号は画像情報を有さない。デジタルビデオ信号の代わりに非表示信号がＥＬ駆動用ＴＦＴ１０７のゲート電極に入力されると、ＥＬ駆動用ＴＦＴはオフになり、ＥＬ素子は発光しない。なお本明細書において、非表示信号によって全ての画素が表示を行わない期間を非表示期間（ＢＫＦ）と呼ぶ。
【０２２９】
１フレーム期間が開始されると、まず非表示期間ＢＫＦ１が開始される。非表示期間ＢＫＦ１は画素及びメモリー書き込み期間であり、ソース信号線Ｓｊに入力された非表示信号ＢＫはＥＬ駆動用ＴＦＴ１０７のゲート電極及びメモリー１０９に入力される。
【０２３０】
ＥＬ駆動用ＴＦＴ１０７のゲート電極に非表示信号ＢＫが入力されると、ＥＬ駆動用ＴＦＴ１０７はオフになり、ＥＬ素子は発光しない。
【０２３１】
次にサブフレーム期間ＳＦ１が開始される。サブフレーム期間ＳＦ１は画素書き込み期間であり、１ビット目のデジタルビデオ信号がＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして１ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２３２】
サブフレーム期間ＳＦ１においては、メモリー１０９に非表示信号ＢＫが保持されている。
【０２３３】
次に非表示期間ＢＫＦ２が開始される。非表示期間ＢＫＦ２はメモリー読み出し期間であり、メモリー１０９において保持されている非表示信号ＢＫが読み出され、ＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして、ＥＬ駆動用ＴＦＴ１０７のゲート電極に非表示信号ＢＫが入力されると、ＥＬ駆動用ＴＦＴ１０７はオフになり、ＥＬ素子は発光しない。
【０２３４】
次にサブフレーム期間ＳＦ２が開始される。サブフレーム期間ＳＦ２は画素書き込み期間であるので、２ビット目のデジタルビデオ信号がＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして２ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２３５】
サブフレーム期間ＳＦ２においては、メモリー１０９に非表示信号ＢＫが保持されている。
【０２３６】
次に非表示期間ＢＫＦ３が開始される。非表示期間ＢＫＦ３はメモリー読み出し期間であり、メモリー１０９において保持されている非表示信号ＢＫが読み出され、ＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして、ＥＬ駆動用ＴＦＴ１０７のゲート電極に非表示信号ＢＫが入力されると、ＥＬ駆動用ＴＦＴ１０７はオフになり、ＥＬ素子は発光しない。
【０２３７】
次に分割サブフレーム期間ＳＦ８＿１が開始される。分割サブフレーム期間ＳＦ８＿１は画素及びメモリー書き込み期間であり、ソース信号線Ｓｊに入力された８ビット目のデジタルビデオ信号は、ＥＬ駆動用ＴＦＴ１０７のゲート電極及びメモリー１０９に入力される。そして８ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２３８】
次にサブフレーム期間ＳＦ５が開始される。サブフレーム期間ＳＦ５は画素書き込み期間であるので、５ビット目のデジタルビデオ信号がＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして５ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２３９】
サブフレーム期間ＳＦ５においては、メモリー１０９に８ビット目のデジタルビデオ信号が保持されている。
【０２４０】
次に分割サブフレーム期間ＳＦ８＿２が開始される。分割サブフレーム期間ＳＦ８＿２はメモリー読み出し期間であり、メモリー１０９において保持されている８ビット目のデジタルビデオ信号が読み出され、ＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして８ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２４１】
次に分割サブフレーム期間ＳＦ６＿１が開始される。分割サブフレーム期間ＳＦ６＿１は画素書き込み期間であるので、６ビット目のデジタルビデオ信号がＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして６ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２４２】
分割サブフレーム期間ＳＦ６＿１においては、メモリー１０９に８ビット目のデジタルビデオ信号が保持されている。
【０２４３】
次に分割サブフレーム期間ＳＦ８＿３が開始される。分割サブフレーム期間ＳＦ８＿３はメモリー読み出し期間であり、メモリー１０９において保持されている８ビット目のデジタルビデオ信号が読み出され、ＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして８ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２４４】
次にサブフレーム期間ＳＦ４が開始される。サブフレーム期間ＳＦ４は画素書き込み期間であるので、４ビット目のデジタルビデオ信号がＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして４ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２４５】
サブフレーム期間ＳＦ４においては、メモリー１０９に８ビット目のデジタルビデオ信号が保持されている。
【０２４６】
次に分割サブフレーム期間ＳＦ８＿４が開始される。分割サブフレーム期間ＳＦ８＿４はメモリー読み出し期間であり、メモリー１０９において保持されている８ビット目のデジタルビデオ信号が読み出され、ＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして８ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２４７】
次にサブフレーム期間ＳＦ３が開始される。サブフレーム期間ＳＦ３は画素書き込み期間であるので、３ビット目のデジタルビデオ信号がＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして３ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２４８】
サブフレーム期間ＳＦ３においては、メモリー１０９に８ビット目のデジタルビデオ信号が保持されている。
【０２４９】
次に分割サブフレーム期間ＳＦ８＿５が開始される。分割サブフレーム期間ＳＦ８＿５はメモリー読み出し期間であり、メモリー１０９において保持されている８ビット目のデジタルビデオ信号が読み出され、ＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして８ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２５０】
次に分割サブフレーム期間ＳＦ７＿１が開始される。分割サブフレーム期間ＳＦ７＿１は画素及びメモリー書き込み期間であり、ソース信号線Ｓｊに入力された７ビット目のデジタルビデオ信号は、ＥＬ駆動用ＴＦＴ１０７のゲート電極及びメモリー１０９に入力される。そして７ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２５１】
次に分割サブフレーム期間ＳＦ６＿２が開始される。分割サブフレーム期間ＳＦ６＿２は画素書き込み期間であるので、６ビット目のデジタルビデオ信号がＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして６ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２５２】
分割サブフレーム期間ＳＦ６＿２においては、メモリー１０９に７ビット目のデジタルビデオ信号が保持されている。
【０２５３】
次に分割サブフレーム期間ＳＦ７＿２が開始される。分割サブフレーム期間ＳＦ７＿２はメモリー読み出し期間であり、メモリー１０９において保持されている７ビット目のデジタルビデオ信号が読み出され、ＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして７ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２５４】
分割サブフレーム期間ＳＦ７＿２が終わると、１フレーム期間が終了する。１フレーム期間における発光するサブフレーム期間の長さの和の割合によって、各画素の階調が決まる。
【０２５５】
上記構成によって、二進コード法による時間分割駆動において顕著な、偽輪郭などの表示妨害が視認されるのを防ぐことができる。
【０２５６】
なお本実施例では、図４〜図６に示した構成を有する自発光装置の駆動方法について説明したが、図１０〜図１２に示した構成を有する自発光装置も、本実施例で示した駆動方法を用いることができる。
【０２５７】
（実施例２）
本実施例では、実施の形態１において示した画素とはＴＦＴの極性が異なる例について説明する。
【０２５８】
図１６に本実施例の画素の構成を示す。図１６に示すのは複数の画素２０４のうちの任意の１つであり、ソース信号線Ｓｊ（Ｓ１〜Ｓｘのうちの１つ）、アドレス用ゲート信号線Ｇａｉ（Ｇａ１〜Ｇａｙのうちの１つ）、メモリー用ゲート信号線Ｇｍｉ（Ｇｍ１〜Ｇｍｙのうちの１つ）、高電圧側電源線ＨＰＳｉ（ＨＰＳ１〜ＨＰＳｙのうちの１つ）及び低電圧側電源線ＬＰＳｉ（ＬＰＳ１〜ＬＰＳｙのうちの１つ）を有している。
【０２５９】
また画素２０４は、アドレス用ＴＦＴ２０５、メモリー用ＴＦＴ２０６、ＥＬ駆動用ＴＦＴ２０７、ＥＬ素子２０８及びメモリー２０９を有している。
【０２６０】
アドレス用ＴＦＴ２０５のゲート電極は、アドレス用ゲート信号線Ｇａｉに接続されている。また、アドレス用ＴＦＴ２０５のソース領域とドレイン領域は、一方はソース信号線Ｓｊに、もう一方はＥＬ駆動用ＴＦＴ２０７のゲート電極に接続されている。
【０２６１】
また、メモリー用ＴＦＴ２０６のゲート電極はメモリー用ゲート信号線Ｇｍｉに接続されている。また、メモリー用ＴＦＴ２０６のソース領域とドレイン領域は、一方はＥＬ駆動用ＴＦＴ２０７のゲート電極に、もう一方はメモリー２０９に接続されている。つまり、アドレス用ＴＦＴ２０５のソース領域とドレイン領域のうちのソース信号線Ｓｊに接続されていない側と、メモリー用ＴＦＴ２０６のソース領域とドレイン領域のうちのメモリー２０９に接続されていない側とは接続されている。
【０２６２】
ＥＬ駆動用ＴＦＴ２０７のソース領域は画素電極側電源２８１に接続されており、ドレイン領域はＥＬ素子２０８が有する画素電極に接続されている。ＥＬ素子２０８は、画素電極と、対向電極と、画素電極と対向電極の間に設けられたＥＬ層とを有している。ＥＬ素子２０８の対向電極は、対向電極側電源２８２に接続されている。
【０２６３】
画素電極側電源２８１と対向電極側電源２８２の電位は、画素電極側電源２８１の電位がＥＬ素子２０８の画素電極に与えられたときに、ＥＬ素子２０８が発光する程度に、互いに電位差を有している。
【０２６４】
ＥＬ素子２０８の画素電極と対向電極は、一方が陽極であり、他方が陰極である。本実施例ではＥＬ駆動用ＴＦＴ２０７がｎチャネル型ＴＦＴであるので、陰極を画素電極として用い、陽極を対向電極として用いている。
【０２６５】
なお、ＥＬ駆動用ＴＦＴ１０７のソース領域に接続される画素電極側電源２８１を低電圧側電源と共通にし、ＥＬ素子２０８の対向電極に接続される対向電極側電源２８２を高電圧側電源と共通にする構成にしても良い。
【０２６６】
次に、メモリー２０９の詳しい構成について説明する。図１７にメモリー２０９の詳しい構成を示す。
【０２６７】
メモリー２０９は３つのｎチャネル型ＴＦＴ２１０、２１１、２１２と、３つのｐチャネル型ＴＦＴ２１３、２１４、２１５とを有している。
【０２６８】
ｎチャネル型ＴＦＴ２１０のソース領域は低電圧側電源線ＬＰＳｉに、ドレイン領域はｎチャネル型ＴＦＴ２１１のソース領域に接続されている。またｐチャネル型ＴＦＴ２１４のソース領域は高電圧側電源線ＨＰＳｉに、ドレイン領域はｐチャネル型ＴＦＴ２１３のソース領域に接続されている。
【０２６９】
ｎチャネル型ＴＦＴ２１１のドレイン領域と、ｐチャネル型ＴＦＴ２１３のドレイン領域は、接続点２１６で接続されている。
【０２７０】
また、ｎチャネル型ＴＦＴ２１２のソース領域は低電圧側電源線ＬＰＳｉに接続されており、ｐチャネル型ＴＦＴ２１５のソース領域は高電圧側電源線ＨＰＳｉに接続されている。そしてｎチャネル型ＴＦＴ２１２のドレイン領域と、ｐチャネル型ＴＦＴ２１５のドレイン領域とが接続点２１７において接続されている。
【０２７１】
ｎチャネル型ＴＦＴ２１０のゲート電極はアドレス用ゲート信号線Ｇａｉに接続されており、ｐチャネル型ＴＦＴ２１４のゲート電極は、メモリー用ゲート信号線Ｇｍ（ｉ−１）に接続されている。
【０２７２】
ｎチャネル型ＴＦＴ２１１とｐチャネル型ＴＦＴ２１３のゲート電極は接続されており、またそれぞれ接続点２１７にも接続されている。ｎチャネル型ＴＦＴ２１２とｐチャネル型ＴＦＴ２１５のゲート電極は接続されており、またそれぞれ接続点２１６にも接続されている。
【０２７３】
接続点２１６はメモリー用ＴＦＴ２０６のソース領域またはドレイン領域と接続されている。
【０２７４】
なお、本発明においてアドレス用ＴＦＴ２０５と、メモリー用ＴＦＴ２０６とは同じ極性を有していることが必要である。また、アドレス用ＴＦＴ２０５と、メモリー用ＴＦＴ２０６とは、ＥＬ駆動用ＴＦＴ２０７と逆の極性を有していることが必要である。
【０２７５】
さらに、メモリー２０９が有するＴＦＴのうち、アドレス用ゲート信号線Ｇａｉにゲート電極が接続されているＴＦＴと、ＥＬ駆動用ＴＦＴ２０７とは同じ極性を有していることが必要である。また、メモリー２０９が有するＴＦＴのうち、隣接する画素が有するメモリー用ゲート信号線Ｇａ（ｉ−１）にゲート電極が接続されているＴＦＴは、アドレス用ＴＦＴ２０５及びメモリー用ＴＦＴ２０６と同じ極性を有していることが必要である。
【０２７６】
本実施例は実施例１と自由に組み合わせて実施することが可能である。
【０２７７】
（実施例３）
本実施例は、図５に示した画素において、コンデンサを設けた例について説明する。
【０２７８】
図１８に本実施例の画素の構成を示す。図５に示したものは同じ符号を付す。図１８に示した画素において、コンデンサ以外のＴＦＴやＥＬ素子の詳しい接続の様子については、既に実施の形態において説明したので、ここではコンデンサの接続構成についてのみ説明する。
【０２７９】
コンデンサ１３１は、ＥＬ駆動用ＴＦＴ１０７のゲート電極と高電圧電源線ＨＰＳｉの間に形成される。またコンデンサ１３２と１３３は、高電圧電源線ＨＰＳｉと、ドレイン領域が互いに接続されている２組のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのゲート電極とによって、それぞれ形成されている。
【０２８０】
コンデンサを設けることによって、アドレス用ＴＦＴ１０５やメモリー用ＴＦＴ１０６のオフ電流（オフの際にチャネル形成領域に流れる電流）によって、メモリー１０９に保持されている電荷が減るのを防ぐことができる。
【０２８１】
なおコンデンサ１３１、１３２、１３３は必ずしも設ける必要はない。
【０２８２】
本実施例は、実施例１または２と自由に組み合わせて実施することが可能である。
【０２８３】
（実施例４）
本実施例では、本実施の形態２において示した画素とはＴＦＴの極性が異なる例について説明する。
【０２８４】
画素４０４の詳しい構成を図１９に示す。図１９に示すのは複数の画素４０４のうちの任意の１つであり、ソース信号線Ｓｊ（Ｓ１〜Ｓｘのうちの１つ）、アドレス用ゲート信号線Ｇａｉ（Ｇａ１〜Ｇａｙのうちの１つ）、メモリー用ゲート信号線Ｇｍｉ（Ｇｍ１〜Ｇｍｙのうちの１つ）、高電圧側電源線ＨＰＳｉ（ＨＰＳ１〜ＨＰＳｙのうちの１つ）、低電圧側電源線ＬＰＳｉ（ＬＰＳ１〜ＬＰＳｙのうちの１つ）、画素電極側電源線Ｖａｉ（Ｖａ１〜Ｖａｙのうちの１つ）及び対向電極側電源線Ｖｂｉ（Ｖｂ１〜Ｖｂｙのうちの１つ）を有している。
【０２８５】
高電圧側電源線ＨＰＳ１〜ＨＰＳｙは高電圧側電源に、低電圧側電源線ＬＰＳ１〜ＬＰＳｙは低電圧側電源に接続されている。また、画素電極側電源線Ｖａ１〜Ｖａｙは画素電極側電源に、対向電極側電源線Ｖｂ１〜Ｖｂｙは対向電極側電源にそれぞれ接続されている。
【０２８６】
また画素４０４は、アドレス用ＴＦＴ４０５、メモリー用ＴＦＴ４０６、ＥＬ駆動用ＴＦＴ４０７、ＥＬ素子４０８及びメモリー４０９を有している。本実施例において、アドレス用ＴＦＴ４０５及びメモリー用ＴＦＴ４０６はｐチャネル型ＴＦＴであり、ＥＬ駆動用ＴＦＴ４０７はｎチャネル型ＴＦＴである。
【０２８７】
アドレス用ＴＦＴ４０５のゲート電極はアドレス用ゲート信号線Ｇａｉに接続されている。また、アドレス用ＴＦＴ４０５のソース領域とドレイン領域は、一方はソース信号線Ｓｊに、もう一方はＥＬ駆動用ＴＦＴ４０７のゲート電極に接続されている。
【０２８８】
また、メモリー用ＴＦＴ４０６のゲート電極はメモリー用ゲート信号線Ｇｍｉに接続されている。また、メモリー用ＴＦＴ４０６のソース領域とドレイン領域は、一方はＥＬ駆動用ＴＦＴ４０７のゲート電極に、もう一方はメモリー４０９に接続されている。つまり、アドレス用ＴＦＴ４０５のソース領域とドレイン領域のうちのソース信号線Ｓｊに接続されていない側と、メモリー用ＴＦＴ４０６のソース領域とドレイン領域のうちのメモリー４０９に接続されていない側とは電気的に接続されている。
【０２８９】
ＥＬ駆動用ＴＦＴ４０７のソース領域は画素電極側電源線Ｖａｉに接続されており、ドレイン領域はＥＬ素子４０８が有する画素電極に接続されている。ＥＬ素子４０８は、画素電極と、対向電極と、画素電極と対向電極の間に設けられたＥＬ層とを有している。ＥＬ素子４０８の対向電極は、対向電極側電源線Ｖｂｉに接続されている。
【０２９０】
画素電極側電源線Ｖａｉと対向電極側電源線Ｖｂｉの電位は、画素電極側電源線Ｖａｉの電位がＥＬ素子４０８の画素電極に与えられたときに、ＥＬ素子４０８が発光する程度に、互いに電位差を有している。
【０２９１】
また、ＥＬ素子の画素電極と対向電極は、一方が陽極であり、他方が陰極である。本実施例のようにＥＬ駆動用ＴＦＴ４０７がｎチャネル型ＴＦＴの場合、陰極を画素電極として用い、陽極を対向電極として用いた方が好ましい。
【０２９２】
次に、メモリー４０９の詳しい構成について説明する。図２０にメモリー４０９の詳しい構成を示す。
【０２９３】
メモリー４０９は２つのｎチャネル型ＴＦＴ（ＮＴＦＴ）４１１、４１２と、２つのｐチャネル型ＴＦＴ（ＰＴＦＴ）４１３、４１４とを有している。
【０２９４】
ｎチャネル型ＴＦＴ４１１、４１２のソース領域は、低電圧側電源線ＬＰＳｉにそれぞれ接続されている。またｐチャネル型ＴＦＴ４１３、４１４のソース領域は、高電圧側電源線ＨＰＳｉにそれぞれ接続されている。
【０２９５】
ｎチャネル型ＴＦＴ４１１のドレイン領域と、ｐチャネル型ＴＦＴ４１３のドレイン領域は、接続点４１６で接続されている。また、ｎチャネル型ＴＦＴ４１２のドレイン領域と、ｐチャネル型ＴＦＴ４１４のドレイン領域は、接続点４１７で接続されている。
【０２９６】
ｎチャネル型ＴＦＴ４１１とｐチャネル型ＴＦＴ４１３のゲート電極は、接続点４１７に接続されている。また、ｐチャネル型ＴＦＴ４１２とｎチャネル型ＴＦＴ４１４のゲート電極は、接続点４１６に接続されている。
【０２９７】
接続点４１６はメモリー用ＴＦＴ４０６のソース領域またはドレイン領域と接続されている。
【０２９８】
なお、アドレス用ＴＦＴ４０５と、メモリー用ＴＦＴ４０６とは同じ極性を有している。
【０２９９】
本実施例は実施例１と自由に組み合わせて実施することが可能である。
【０３００】
（実施例５）
本実施例は、図１１に示した画素において、コンデンサを設けた例について説明する。
【０３０１】
図２１に本実施例の画素の構成を示す。図１１に示したものは同じ符号を付す。図２１に示した画素において、コンデンサ以外のＴＦＴやＥＬ素子の詳しい接続の様子については、既に実施の形態において説明したので、ここではコンデンサの接続構成についてのみ説明する。
【０３０２】
コンデンサ３３１は、ＥＬ駆動用ＴＦＴ３０７のゲート電極と画素電極側電源線Ｖａｉの間に形成される。またコンデンサ３３２と３３３は、画素電極側電源線Ｖａｉと、メモリー３０９が有する、ドレイン領域が互いに接続されている２組のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのゲート電極とによって、それぞれ形成されている。
【０３０３】
コンデンサを設けることによって、アドレス用ＴＦＴ３０５やメモリー用ＴＦＴ３０６のオフ電流（オフの際にチャネル形成領域に流れる電流）によって、メモリー３０９に保持されている電荷が減るのを防ぐことができる。
【０３０４】
なおコンデンサ３３１、３３２、３３３は、寄生容量等で十分な場合には、別途設ける必要はない。
【０３０５】
本実施例は、実施例１または４と自由に組み合わせて実施することが可能である。
【０３０６】
（実施例６）
本実施例では、本発明の自発光装置の画素部を駆動させるために用いる、ソース信号線駆動回路、アドレス用ゲート信号線駆動回路及びメモリー用ゲート信号線駆動回路の詳しい構成について説明する。
【０３０７】
図２２に本実施例の自発光装置の駆動回路のブロック図を示す。図２２（Ａ）はソース信号線駆動回路６０１であり、シフトレジスタ６０２、ラッチ（Ａ）６０３、ラッチ（Ｂ）６０４を有している。
【０３０８】
ソース信号線駆動回路６０１において、シフトレジスタ６０２にクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ６０２は、これらのクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ等（図示せず）を通して後段の回路へタイミング信号を順次入力する。
【０３０９】
シフトレジスタ６０２からのタイミング信号は、バッファ等によって緩衝増幅される。タイミング信号が入力される配線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファが設けられる。なおバッファは必ずしも設ける必要はない。
【０３１０】
バッファによって緩衝増幅されたタイミング信号は、ラッチ（Ａ）６０３に入力される。ラッチ（Ａ）６０３は、ｎビットデジタルビデオ信号を処理する複数のステージのラッチを有している。ラッチ（Ａ）６０３は、前記タイミング信号が入力されると、ソース信号線駆動回路６０１の外部から入力されるｎビットのデジタルビデオ信号を順次取り込み、保持する。
【０３１１】
なお、ラッチ（Ａ）６０３にデジタルビデオ信号を取り込む際に、ラッチ（Ａ）６０３が有する複数のステージのラッチに、順にデジタルビデオ信号を入力しても良い。しかし本発明はこの構成に限定されない。ラッチ（Ａ）６０３が有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
【０３１２】
ラッチ（Ａ）６０３の全てのステージのラッチにデジタルビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【０３１３】
１ライン期間が終了すると、ラッチ（Ｂ）６０４にラッチシグナル（Latch Signal）が入力される。この瞬間、ラッチ（Ａ）６０３に書き込まれ保持されているデジタルビデオ信号は、ラッチ（Ｂ）６０４に一斉に送出され、ラッチ（Ｂ）６０４の全ステージのラッチに書き込まれ、保持される。
【０３１４】
デジタルビデオ信号をラッチ（Ｂ）６０４に送出し終えたラッチ（Ａ）６０３には、シフトレジスタ６０２からのタイミング信号に基づき、デジタルビデオ信号の書き込みが順次行われる。
【０３１５】
この２順目の１ライン期間中には、ラッチ（Ｂ）６０３に書き込まれ、保持されているデジタルビデオ信号がソース信号線に入力される。
【０３１６】
図２２（Ｂ）はアドレス用ゲート信号線駆動回路の構成を示すブロック図である。
【０３１７】
アドレス用ゲート信号線駆動回路６０５は、それぞれシフトレジスタ６０６、バッファ６０７を有している。また場合によってはレベルシフトを有していても良い。
【０３１８】
アドレス用ゲート信号線駆動回路６０５において、シフトレジスタ６０６からのタイミング信号がバッファ６０７に入力され、対応するアドレス用ゲート信号線に入力される。アドレス用ゲート信号線には、１ライン分の画素のアドレス用ＴＦＴのゲート電極が接続されている。そして、１ライン分の画素のアドレス用ＴＦＴを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【０３１９】
なおメモリー用ゲート信号線駆動回路はアドレス用ゲート信号線駆動回路の構成と同じであるので、図２２（Ｂ）を参考にする。ただしメモリー用ゲート信号線駆動回路の場合、バッファからの出力はメモリー用ゲート信号線に入力される。またメモリー用ゲート信号線には、１ライン分の画素のメモリー用ＴＦＴのゲート電極が接続されている。そして、１ライン分の画素のメモリー用ＴＦＴを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【０３２０】
本実施例は実施例１〜５と自由に組み合わせて実施することが可能である。
【０３２１】
（実施例７）
本実施例においては、同一基板上に、画素部および画素部の周辺に設ける駆動回路のＴＦＴ（Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。なお本実施例では、画素部のＴＦＴとして代表的にアドレス用ＴＦＴとＥＬ駆動用ＴＦＴのみを示したが、各画素のメモリー用ＴＦＴや、メモリーが有するＴＦＴも同時に形成することができる。
【０３２２】
まず、図２３（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【０３２３】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０３２４】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０[％]として行う。
【０３２５】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm2]で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０３２６】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【０３２７】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。
【０３２８】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９または９９．９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することができる。
【０３２９】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例は、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとする組み合わせで形成することが好ましい。
【０３３０】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【０３３１】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。（図２３（Ａ））
【０３３２】
そして、第１のドーピング処理を行いＮ型を付与する不純物元素を添加する。（図２３（Ｂ））ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１５がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。第１の不純物領域５０１７〜５０２５には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でＮ型を付与する不純物元素を添加する。
【０３３３】
次に、図２３（Ｃ）に示すように第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ(１３．５６[MHz])電力を供給し、プラズマを生成して行う。基板側（試料ステージ）には５０[W]のＲＦ(１３．５６[MHz])電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層５０２６〜５０３１（第１の導電層５０２６ａ〜５０３１ａと第２の導電層５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２６〜５０３１で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【０３３４】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【０３３５】
そして、図２４（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図２３（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第２の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第２の導電層５０２６ａ〜５０３０ａと重なる第３の不純物領域５０３２〜５０４１と、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０４２〜５０５１とを形成する。Ｎ型を付与する不純物元素は、第２の不純物領域で１×１０17〜１×１０19[atoms/cm3]の濃度となるようにし、第３の不純物領域で１×１０16〜１×１０18[atoms/cm3]の濃度となるようにする。
【０３３６】
そして、図２４（Ｂ）に示すように、Ｐチャネル型ＴＦＴを形成する島状半導体層５００４〜５００６に第1の導電型とは逆の導電型の第４の不純物領域５０５２〜５０７４を形成する。第２の導電層５０２７ｂ〜５０３０ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴを形成する島状半導体層５００３および配線部５０３１はレジストマスク５２００で全面を被覆しておく。不純物領域５０５２〜５０７４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を２×１０20〜２×１０21[atoms/cm3]となるようにする。
【０３３７】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第２の導電層５０２６〜５０３０がゲート電極として機能する。また、５０３１は島状のソース信号線として機能する。
【０３３８】
こうして導電型の制御を目的として図２４（Ｃ）に示すように、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、５０２６〜５０３１に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０３３９】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０３４０】
次いで、図２５（Ａ）に示すように、第１の層間絶縁膜５０７５を酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０７６を形成した後、第１の層間絶縁膜５０７５、第２の層間絶縁膜５０７６、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続配線、信号線を含む）５０７７〜５０８２、５０８４をパターニング形成した後、接続配線５０８２に接する画素電極５０８３をパターニング形成する。
【０３４１】
第２の層間絶縁膜５０７６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０７６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすれば良い。
【０３４２】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、Ｎ型の不純物領域５０１７、５０１８またはＰ型の不純物領域５０５２〜５０７４に達するコンタクトホール、配線５０３１に達するコンタクトホール、電流供給線に達するコンタクトホール（図示せず）、およびゲート電極に達するコンタクトホール（図示せず）をそれぞれ形成する。
【０３４３】
また、配線（接続配線、信号線を含む）５０７７〜５０８２、５０８４として、Ｔｉ膜を１００[nm]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【０３４４】
また、本実施例では、画素電極５０８３としてＩＴＯ膜を１１０[nm]の厚さに形成し、パターニングを行った。画素電極５０８３を接続配線５０８２と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５０８３がＥＬ素子の陽極となる。（図２５（Ａ））
【０３４５】
次に、図２５（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、画素電極５０８３に対応する位置に開口部を形成して第３の層間絶縁膜５０８５を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまう。
【０３４６】
次に、ＥＬ層５０８６および陰極（ＭｇＡｇ電極）５０８７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層５０８６の膜厚は８０〜２００[nm]（典型的には１００〜１２０[nm]）、陰極５０８７の厚さは１８０〜３００[nm]（典型的には２００〜２５０[nm]）とすれば良い。
【０３４７】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、ＥＬ層を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層を形成するのが好ましい。
【０３４８】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。
【０３４９】
次に陰極５０８７を形成する。陰極５０８７は、各色のＥＬ層に共通の連続した膜として形成しても良いし、メタルマスクを用いて各色毎に選択的に形成するようにしても良い。なお、全画素にＥＬ層および陰極を形成するまで真空を破らずに処理することが好ましい。
【０３５０】
ここではＲＧＢに対応した３種類のＥＬ素子を形成する方式を用いたが、白色発光のＥＬ素子とカラーフィルタを組み合わせた方式、青色または青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＥＬ素子を重ねる方式などを用いても良い。
【０３５１】
なお、ＥＬ層５０８６としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造をＥＬ層とすれば良い。また、本実施例ではＥＬ素子の陰極としてＭｇＡｇ電極を用いた例を示すが、公知の他の材料であっても良い。
【０３５２】
次いで、ＥＬ層および陰極を覆って保護電極５０８８を形成する。この保護電極５０８８としてはアルミニウムを主成分とする導電膜を用いれば良い。保護電極５０８８はＥＬ層および陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成すれば良い。また、ＥＬ層および陰極を形成した後で大気解放しないで連続的に形成することが好ましい。
【０３５３】
最後に、窒化珪素膜でなるパッシベーション膜５０８９を３００[nm]の厚さに形成する。実際には保護電極５０８８がＥＬ層を水分等から保護する役割を果たすが、さらにパッシベーション膜５０８９を形成しておくことで、ＥＬ素子の信頼性をさらに高めることが出来る。
【０３５４】
こうして図２５（Ｂ）に示すような構造のアクティブマトリクス型自発光装置が完成する。なお、本実施例におけるアクティブマトリクス型自発光装置の作成工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０３５５】
ところで、本実施例のアクティブマトリクス基板は、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、ソース信号線駆動回路の駆動周波数を１０[MHz]以上にすることが可能である。
【０３５６】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のＮチャネル型ＴＦＴとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
【０３５７】
本実施例の場合、Ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ＧＯＬＤ領域、ＬＤＤ領域およびチャネル形成領域を含み、ＧＯＬＤ領域はゲート絶縁膜を介してゲート電極と重なっている。
【０３５８】
また、ＣＭＯＳ回路のＰチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、Ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０３５９】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流値を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、ＬＤＤ領域の一部がゲート絶縁膜を介してゲート電極と重なる構成を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。
【０３６０】
なお、実際には図２５（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＥＬ素子の信頼性が向上する。
【０３６１】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリント基板：ＦＰＣ）を取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中では自発光装置という。
【０３６２】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚（島状半導体層パターン、第１配線パターン（ゲート配線、島状のソース配線、容量配線）、ｎチャネル領域のマスクパターン、コンタクトホールパターン、第２配線パターン（画素電極、接続電極含む））とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【０３６３】
本実施例は実施例１〜６と自由に組み合わせて実施することが可能である。
【０３６４】
（実施例８）
本発明において、三重項励起子からの燐光を発光に利用できるＥＬ材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＥＬ素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０３６５】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
【０３６６】
上記の論文により報告されたＥＬ材料（クマリン色素）の分子式を以下に示す。
【０３６７】
【化１】
【０３６８】
(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
【０３６９】
上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分子式を以下に示す。
【０３７０】
【化２】
【０３７１】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０３７２】
上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分子式を以下に示す。
【０３７３】
【化３】
【０３７４】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【０３７５】
なお本発明の自発光装置に用いられる三重項励起子からの燐光を発光に利用できるＥＬ材料は、上記構成に限定されない。また、本発明の自発光装置に用いられるＥＬ材料は、燐光を発光に利用できるＥＬ材料に限定されず、蛍光を発光に利用できるＥＬ材料を用いても良い。
【０３７６】
なお、本実施例の構成は、実施例１〜実施例７のいずれの構成とも自由に組み合わせて実施することが可能である。
【０３７７】
（実施例９）
自発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。
【０３７８】
本発明の自発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ：Digital Versatile Disc）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、自発光装置を用いることが望ましい。それら電子機器の具体例を図２６に示す。
【０３７９】
図２６（Ａ）はＥＬ表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の自発光装置は表示部２００３に用いることができる。自発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、ＥＬ表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０３８０】
図２６（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の自発光装置は表示部２１０２に用いることができる。
【０３８１】
図２６（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の自発光装置は表示部２２０３に用いることができる。
【０３８２】
図２６（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の自発光装置は表示部２３０２に用いることができる。
【０３８３】
図２６（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明の自発光装置はこれら表示部Ａ、Ｂ２４０３、２４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０３８４】
図２６（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の自発光装置は表示部２５０２に用いることができる。
【０３８５】
図２６（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の自発光装置は表示部２６０２に用いることができる。
【０３８６】
ここで図２６（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明の自発光装置は表示部２７０３に用いることができる。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることができる。
【０３８７】
なお、将来的にＥＬ材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０３８８】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。ＥＬ材料の応答速度は非常に高いため、自発光装置は動画表示に好ましい。
【０３８９】
また、自発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に自発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０３９０】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜８に示したいずれの構成を有する自発光装置を用いても良い。
【０３９１】
【発明の効果】
本発明の自発光装置では、１フレーム期間中に点灯期間と非点灯期間とが分割されて交互に出現する。そのため人間の視点が左右上下に微妙に動いて、非点灯の画素のみを連続して凝視したり、逆に点灯している画素のみを連続して凝視してしまったとしても、連続する点灯期間もしくは非点灯期間の長さが、従来の単純な二進コード法による駆動に比べて短いため、偽輪郭の視認を防止することができる。
【０３９２】
また、実施の形態１に示した本発明の自発光装置は、画素内に設けられたメモリーにデジタルビデオ信号が記憶されるので、静止画の場合一度書き込みを行えば、フレーム毎にデジタルビデオ信号の入力を行わなくとも静止画を継続的に表示することができる。すなわち、静止画を表示する際は、最低１フレーム分の信号の処理動作を行った後にソース信号線駆動回路を停止させておくことが可能となり、それに伴って電力消費を大きく低減することが可能となる。
【０３９３】
また、実施の形態２に示した本発明の自発光装置は、画素及びメモリー書き込み期間以外の期間において、高電圧側電源線と低電圧側電源線の電位は一定である。そのため、画素内に設けられたメモリーはＳＲＡＭとして機能するため、デジタルビデオ信号がメモリーに記憶されると、再びデジタルビデオ信号がメモリーに入力されるまで、記憶したデジタルビデオ信号を保持する。よって、静止画の場合一度書き込みを行えば、フレーム毎にデジタルビデオ信号の入力を行わなくとも静止画を継続的に表示することができる。すなわち、静止画を表示する際は、最低１フレーム分の信号の処理動作を行った後にソース信号線駆動回路を停止させておくことが可能となり、それに伴って電力消費を大きく低減することが可能となる。
【０３９４】
上記構成によって、二進コード法による時間分割駆動において顕著な、偽輪郭などの表示妨害が視認されるのを防ぐことができる。
【図面の簡単な説明】
【図１】 本発明の駆動方法を用いた自発光装置の画素部と、表示期間と分割表示期間の長さの比を表した図。
【図２】 本発明の駆動方法を用いた自発光装置の画素部と、点灯期間と非点灯期間の長さの比を表した図。
【図３】 本発明の自発光装置の上面ブロック図。
【図４】 本発明の自発光装置の画素部。
【図５】 本発明の自発光装置の画素回路図。
【図６】 メモリーの回路図。
【図７】 本発明の自発光装置の駆動方法を示す図。
【図８】 駆動時における画素の接続構成を示す図。
【図９】 本発明の自発光装置の駆動方法を示す図。
【図１０】 本発明の自発光装置の画素部。
【図１１】 本発明の自発光装置の画素回路図。
【図１２】 メモリーの回路図。
【図１３】 本発明の自発光装置の駆動方法を示す図。
【図１４】 駆動時における画素の接続構成を示す図。
【図１５】 本発明の自発光装置の駆動方法を示す図。
【図１６】 本発明の自発光装置の画素回路図。
【図１７】 メモリーの回路図。
【図１８】 本発明の自発光装置の画素回路図。
【図１９】 本発明の自発光装置の画素回路図。
【図２０】 メモリーの回路図。
【図２１】 本発明の自発光装置の画素回路図。
【図２２】 本発明の自発光装置の駆動回路のブロック図。
【図２３】 ＴＦＴの作成方法を示す図。
【図２４】 ＴＦＴの作成方法を示す図。
【図２５】 ＴＦＴの作成方法を示す図。
【図２６】 本発明の自発光装置を用いた電子機器の図。
【図２７】 従来の駆動方法を用いた自発光装置の画素部と、表示期間と分割表示期間の長さの比を表した図。
【図２８】 従来の駆動方法を用いた自発光装置の画素部と、点灯期間と非点灯期間の長さの比を表した図。
【発明の属する技術分野】
本発明は、基板上に形成されたＥＬ素子を、該基板とカバー材の間に封入したＥＬパネルに関する。また、該ＥＬパネルにＩＣを実装したＥＬモジュールに関する。なお本明細書において、ＥＬパネル及びＥＬモジュールを自発光装置と総称する。本発明はさらに、該自発光装置を用いた電子機器に関する。
【０００２】
【従来の技術】
ＥＬ素子は、自ら発光するため視認性が高く、液晶ディスプレイ（ＬＣＤ）で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため、近年、ＥＬ素子を用いた自発光装置はＣＲＴやＬＣＤに代わる表示装置として注目されている。
【０００３】
ＥＬ素子は、電場を加えることで発生するルミネッセンス（Electro Luminescence）が得られる有機化合物を含む層（以下、ＥＬ層と記す）と、陽極層と、陰極層とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の自発光装置では、どちらの発光を用いていても良い。
【０００４】
なお、本明細書では、陽極と陰極の間に設けられた全ての層をＥＬ層と定義する。ＥＬ層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＥＬ素子は、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０００５】
また本明細書において、ＥＬ素子が発光することを、ＥＬ素子が駆動すると呼ぶ。また、本明細書中では、陽極、ＥＬ層及び陰極で形成される素子をＥＬ素子と呼ぶ。
【０００６】
ところで、ＥＬ素子を有する自発光装置の駆動方法には、主にアナログ駆動とデジタル駆動とがある。特にデジタル駆動は、放送電波のデジタル化に対応して、画像情報を有するデジタルのビデオ信号（デジタルビデオ信号）を、アナログに変換せずにそのまま用いて画像を表示することが可能なため、有望である。
【０００７】
デジタルビデオ信号が有する２値の電圧により階調表示を行う駆動方法には、面積分割駆動法と、時間分割駆動法とが挙げられる。
【０００８】
面積分割駆動法とは、１画素を複数の副画素に分割し、各副画素をデジタルビデオ信号に基づいて独立に駆動させることによって階調表示を行う駆動法である。この面積分割駆動法は、１画素が複数の副画素に分割されていなければならなく、さらに各副画素を独立して駆動するために、各副画素にそれぞれ対応する画素電極を設ける必要がある。そのために画素の構造が複雑になるという不都合が生じる。
【０００９】
一方、時間分割駆動法とは、画素の点灯する長さを制御することで階調表示を行う駆動法である。具体的には、１フレーム期間を複数のサブフレーム期間に分割する。そして、各サブフレーム期間において、デジタルビデオ信号により各画素が点灯するかしないかが選択される。１フレーム期間中に出現する全てのサブフレーム期間のうち、画素が点灯したサブフレーム期間の長さを積算することで、該画素の階調が求められる。
【００１０】
一般的に、有機ＥＬ材料は液晶などに比べて応答速度が速いため、ＥＬ素子は時間分割駆動に適している。
【００１１】
【発明が解決しようとする課題】
以下に、単純な二進コード法による時間分割駆動で中間階調を表示した場合について、図２７を用いて詳しく説明する。
【００１２】
図２７（Ａ）に一般的な自発光装置の画素部を示し、図２７（Ｂ）に、該画素部において、１フレーム期間中に出現する全てのサブフレーム期間の長さを示す。
【００１３】
図２７では、１〜６４階調の表示が可能な６ビットのデジタルビデオ信号を用いて画像を表示している。画素部の右半分が３３（３２＋１）階調の表示を行っており、左半分が３２（３１＋１）階調の表示を行っている。
【００１４】
６ビットのデジタルビデオ信号を用いる場合、一般的に１フレーム期間中に６つのサブフレーム期間ＳＦ１〜ＳＦ６が出現する。そしてデジタルビデオ信号の１〜６ビット目のデジタルビデオ信号は、それぞれサブフレーム期間ＳＦ１〜ＳＦ６に対応している。
【００１５】
サブフレーム期間ＳＦ１〜ＳＦ６の長さの比は、２0：２1：２2：２3：２4：２5となる。最上位ビット（この場合６ビット目）のデジタルビデオ信号に対応するサブフレーム期間ＳＦの長さが一番長く、最下位ビット（１ビット目）のデジタルビデオ信号に対応するサブフレーム期間の長さが一番短い。
【００１６】
３２階調の表示を行う場合、サブフレーム期間ＳＦ２〜ＳＦ６において画素を点灯の状態にし、サブフレーム期間ＳＦ１において画素を非点灯の状態にする。
また３３階調の表示を行う場合、サブフレーム期間ＳＦ２〜ＳＦ６において画素を非点灯の状態にし、サブフレーム期間ＳＦ１において画素を点灯の状態にする。
【００１７】
この駆動を行った場合、画素部において３２階調の表示を行っている部分と３３階調の表示を行っている部分との境界部で、偽輪郭が視認されることがある。
【００１８】
偽輪郭とは、二進コード法による時間階調表示を行ったときに度々視認される不自然な輪郭線であって、人間の視覚の特性によって生じる知覚輝度の変動が主な原因とされている。図２８を用いて、偽輪郭の発生のメカニズムについて詳しく説明する。
【００１９】
図２８（Ａ）に偽輪郭が発生して見える自発光装置の画素部を示し、図２８（Ｂ）に、該画素部において、１フレーム期間中において出現するサブフレーム期間の長さの比を示す。
【００２０】
図２８では、１〜６４階調の表示が可能な６ビットのデジタルビデオ信号を用いて画像を表示している。画素部の右半分が３３階調の表示を行っており、左半分が３２階調の表示を行っている。
【００２１】
画素部の３２階調の表示を行っている部分では、１フレーム期間の３１／６３の期間において画素が点灯の状態であり、１フレーム期間の３２／６３の期間において画素が非点灯の状態である。そして画素が点灯の状態の期間と、非点灯の状態の期間とが交互に出現している。
【００２２】
また、画素部の３３階調の表示を行っている部分では、１フレーム期間の３２／６３の期間において画素が点灯の状態であり、１フレーム期間の３１／６３の期間において画素が非点灯の状態である。そして画素が点灯の状態の期間と、非点灯の状態の期間とが交互に出現している。
【００２３】
動画を表示する場合、例えば図２８（Ａ）において、３２階調を表示している部分と３３階調を表示している部分の境界が、点線の方向に移動したとする。つまり境界付近において、画素は３２階調の表示から３３階調の表示に切り替わる。すると、境界付近の画素では、３２階調を表示するための点灯期間の直後に３３階調を表示するための点灯期間が開始される。そのため人間の目には、該画素が１フレーム期間連続して点灯しているように見える。これは画面上に不自然な明るい線として知覚される。
【００２４】
また逆に、例えば図２８（Ａ）において、３２階調を表示している部分と３３階調を表示している部分の境界が、実線の方向に移動したとする。つまり境界付近において、画素は３３階調の表示から３２階調の表示に切り替わる。すると、境界付近の画素では、３３階調を表示するための点灯期間の直後に３２階調を表示するための点灯期間が開始される。そのため人間の目には、該画素が１フレーム期間連続して非点灯の状態に見える。これは画面上に不自然な暗い線として知覚される。
【００２５】
以上のような、画面上に現れて見える不自然な明るい線や暗い線が、偽輪郭（動画偽輪郭）と呼ばれる表示妨害である。
【００２６】
ところで、静止画においても、動画において動画偽輪郭が発生するのと同じ原因により、表示妨害が視認されてしまうことがある。静止画における表示妨害は、階調の境界が揺れ動いて見えるというものである。以下、静止画においてこのような表示妨害が視認される理由を簡単に述べる。
【００２７】
人間の目は一点を凝視しているつもりでも、視点は微妙に動いており、定まった一点を正確に見つめることは難しい。そのため、画素部の３２階調の表示を行っている部分と、３３階調の表示を行っている部分との境目を目で凝視したとき、境目を見つめているつもりでも、実際には視点が左右上下に微妙に動いてしまう。
【００２８】
例えば、視点が３２階調の表示を行っている部分から、３３階調の表示を行っている部分に移動したとする。そして視点が３２階調を表示している部分に置かれたときに画素が非点灯の状態で、視点が３３階調を表示している部分に置かれたときに画素が非点灯の状態だった場合、人間の目には１フレーム期間を通して、画素がずっと非点灯の状態であったかのように視認されてしまう。
【００２９】
逆に例えば、視点が３３階調の表示を行っている部分から、３２階調の表示を行っている部分に移動したとする。そして視点が３３階調を表示している部分に置かれたときに画素が点灯の状態で、視点が３２階調を表示している部分に置かれたときに画素が点灯の状態だった場合、人間の目には１フレーム期間を通して、画素がずっと点灯の状態であったかのように視認されてしまう。
【００３０】
したがって、視点が左右上下に微妙に動いてしまうために、人間の目には１フレーム期間を通して画素がずっと点灯の状態、または非点灯の状態であったかのように見え、あたかも境界部が揺れ動いているように表示妨害が視認されてしまう。
【００３１】
【課題を解決するための手段】
本発明者らは、偽輪郭等の表示妨害の視認を防止するために、期間が長いサブフレーム期間を分割した。そしてなおかつ、分割されたサブフレーム期間（分割サブフレーム期間）が連続して出現しないように、１フレーム期間内に分散させた。
【００３２】
分割するサブフレーム期間は１つでも複数でも良い。ただし上位ビットに対応するサブフレーム期間、言いかえると長さの長いサブフレーム期間から順に分割することが好ましい。
【００３３】
また、サブフレーム期間の分割数は設計者が適宜選択可能であるが、いくつまで分割するかは、自発光装置の駆動速度と、要求される画像の表示品質とのバランスによって決めるのが好ましい。
【００３４】
また同じビットのデジタルビデオ信号に対応する、分割したサブフレーム期間の長さは同じであることが望ましいが、本発明はこれに限定されない。分割サブフレーム期間の長さは必ずしも同じである必要はない。
【００３５】
そして上記駆動方法を、各画素内にメモリーを形成することで実現した。
【００３６】
上記構成によって、二進コード法による時間分割駆動において顕著な、偽輪郭などの表示妨害が視認されるのを防ぐことができる。以下に、その理由について説明する。
【００３７】
図１（Ａ）に自発光装置の画素部を示し、図１（Ｂ）に、該画素部において、１フレーム期間（Ｆ）中に出現するサブフレーム期間ＳＦの長さの比を示す。
【００３８】
図１では、１〜２n階調の表示が可能なｎビットのデジタルビデオ信号を用いて、画像を表示している。画素部の右半分が２n-1＋１階調の表示を行っており、左半分が２n-1階調の表示を行っている。
【００３９】
ｎビットのデジタルビデオ信号を用いる場合、単純な二進コード法によれば、１フレーム期間中にｎ個のサブフレーム期間ＳＦ１〜ＳＦｎが出現する。そしてデジタルビデオ信号の１〜ｎビット目のデジタルビデオ信号は、それぞれサブフレーム期間ＳＦ１〜ＳＦｎに対応している。
【００４０】
サブフレーム期間ＳＦ１〜ＳＦｎの長さの比は、２0：２1：２2：…：２n-2：２n-1となる。最上位ビット（この場合ｎビット目）のデジタルビデオ信号に対応するサブフレーム期間ＳＦｎの長さが一番長く、最下位ビット（１ビット目）のデジタルビデオ信号に対応するサブフレーム期間ＳＦ１の長さが一番短い。
【００４１】
２n-1階調の表示を行う場合、サブフレーム期間ＳＦ１〜ＳＦ（ｎ−１）において画素を点灯の状態にし、サブフレーム期間ＳＦｎにおいて画素を非点灯の状態にする。また２n-1＋１階調の表示を行う場合、サブフレーム期間ＳＦ１〜ＳＦ（ｎ−１）において画素を非点灯の状態にし、サブフレーム期間ＳＦｎにおいて画素を点灯の状態にする。
【００４２】
そして、一番長いサブフレーム期間であるサブフレーム期間ＳＦｎが２つに分割されている。なおここでは、サブフレーム期間ＳＦｎを２つの分割サブフレーム期間に分割しているが、本発明はこれに限定されない。サブフレーム期間の分割数は、駆動回路や画素のＴＦＴの動作速度が追いつく限り、いくつでも良い。
【００４３】
分割されたサブフレーム期間（分割サブフレーム期間）は連続して出現せず、必ず間に他のビットのデジタルビデオ信号に対応するサブフレーム期間が出現するようにする。
【００４４】
なお分割されたサブフレーム期間の長さは全て同じでなくとも良い。また、サブフレーム期間の並び順は、必ずしも制限を設けない。上位ビットに対応したサブフレーム期間から、下位ビットに対応したサブフレーム期間の順に並べるとは限らない。
【００４５】
図２（Ａ）に本発明の駆動方法で表示を行う自発光装置の画素部を示し、図２（Ｂ）に、該画素部において、１フレーム期間中に出現するサブフレーム期間や分割サブフレーム期間を、画素が点灯する期間と点灯しない（非点灯の）期間とに分けて、それぞれの期間の長さを示す。
【００４６】
図２（Ａ）では、画素部の右半分が２n-1＋１階調の表示を行っており、左半分が２n-1階調の表示を行っている。
【００４７】
画素部の２n-1階調の表示を行っている部分では、１フレーム期間中の（２n-1−１）／２nの期間において画素が点灯の状態であり、１フレーム期間中の２n-1／２nの期間において画素が非点灯の状態である。そして画素が点灯の状態の期間と、非点灯の状態の期間とが交互に出現している。
【００４８】
また、画素部の２n-1＋１階調の表示を行っている部分では、１フレーム期間中の２n-1／２nの期間において画素が点灯の状態であり、１フレーム期間中の（２n-1−１）／２nの期間において画素が非点灯の状態である。そして画素が点灯の状態の期間と、非点灯の状態の期間とが交互に出現している。
【００４９】
人間の視点は左右上下に微妙に動いて、たまたま別のサブフレーム期間または分割サブフレーム期間にまたがっていたりすることも十分起こりうる。こういった場合に、人間の視点が非点灯の画素のみを連続して凝視したり、逆に点灯している画素のみを連続して凝視してしまったとしても、１フレーム期間中に点灯期間と非点灯期間とが分割されて交互に出現するので、連続する点灯期間もしくは非点灯期間の長さが、従来の単純な二進コード法による駆動に比べて短いため、偽輪郭の視認を防止することができる。
【００５０】
例えば、破線で示したように、視点が２n-1階調を表示している部分から、２n-1＋１階調を表示している部分に移動したとする。そして本発明の駆動方法では、視点が２n-1階調を表示している部分に置かれたときに画素が非点灯の状態であり、なおかつ視点が２n-1＋１階調を表示している部分に移動したときに画素が非点灯の状態であったとしても、連続して出現する２つの非点灯期間の和が従来に比べて短くなる。そのため、人間の目には１フレーム期間を通して、画素がずっと非点灯の状態であったかのように視認されてしまうのを防ぐことができる。
【００５１】
逆に例えば、実線で示したように、視点が２n-1＋１階調を表示している部分から、２n-1階調を表示している部分に移動したとする。そして本発明の駆動方法では、視点が２n-1＋１階調を表示している部分に置かれたときに画素が点灯の状態であり、なおかつ視点が２n-1階調を表示している部分に移動したときに画素が点灯の状態であったとしても、連続して出現する２つの点灯期間の和が従来に比べて短くなる。そのため、人間の目には１フレーム期間を通して、画素がずっと点灯の状態であったかのように視認されてしまうのを防ぐことができる。
【００５２】
上記構成によって、二進コード法による時間分割駆動において顕著な、偽輪郭などの表示妨害が視認されるのを防ぐことができる。
【００５３】
以下に、本発明の構成を示す。
【００５４】
本発明によって、
ＥＬ素子と、メモリーと、第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴとが設けられた画素を複数有する自発光装置であって、
前記第１のＴＦＴのソース領域とドレイン領域のうち、一方はデジタルビデオ信号が入力され、他方は前記第３のＴＦＴのゲート電極に接続されており、
前記第２のＴＦＴのソース領域とドレイン領域のうち、一方は前記メモリーに接続されており、他方は前記第３のＴＦＴのゲート電極に接続されており、
前記第３のＴＦＴのソース領域は第１の電源に接続されており、ドレイン領域は前記ＥＬ素子に接続されていることを特徴とする自発光装置が提供される。
【００５５】
本発明によって、
ＥＬ素子と、ＳＲＡＭと、第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴとが設けられた画素を複数有する自発光装置であって、
前記第１のＴＦＴのソース領域とドレイン領域のうち、一方はデジタルビデオ信号が入力され、他方は前記第３のＴＦＴのゲート電極に接続されており、
前記第２のＴＦＴのソース領域とドレイン領域のうち、一方は前記ＳＲＡＭに接続されており、他方は前記第３のＴＦＴのゲート電極に接続されており、
前記第３のＴＦＴのソース領域は第１の電源に接続されており、ドレイン領域は前記ＥＬ素子に接続されていることを特徴とする自発光装置が提供される。
【００５６】
本発明によって、
ＥＬ素子と、メモリーと、第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴとが設けられた画素を複数有する自発光装置の駆動方法であって、
前記第１のＴＦＴを介して前記第３のＴＦＴのゲート電極にｐビット目のデジタル信号が入力され、かつ前記第１のＴＦＴ及び前記第２のＴＦＴを介して前記メモリーに前記ｐビット目のデジタル信号が書き込まれる期間を有し、
前記第１のＴＦＴを介して前記第３のＴＦＴのゲート電極にｑビット目のデジタル信号が入力され、かつ前記メモリーに書き込まれたｐビット目のデジタル信号が保持される期間を有し、
前記メモリーに保持されたｐビット目のデジタル信号が読み出され、前記第３のＴＦＴのゲート電極に入力される期間を有し、
前記ｐビット目のデジタル信号と、前記ｑビット目のデジタル信号とによって、前記第３のＴＦＴのスイッチングが制御されることで、前記ＥＬ素子の発光が制御されていることを特徴とする自発光装置の駆動方法が提供される。
【００５７】
本発明によって、
ＥＬ素子と、メモリーと、第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴとが設けられた画素を複数有する自発光装置の駆動方法であって、
前記第１のＴＦＴによってデジタルビデオ信号の前記画素への入力が制御されており、
前記画素へ入力されたデジタルビデオ信号のうち、一部のビットは、前記第２のＴＦＴによって、前記メモリーへの書き込み及び前記メモリーからの読み出しが制御されており、
前記メモリーから読み出された一部のビットのデジタルビデオ信号、または前記画素へ入力されたデジタルビデオ信号によって、前記第３のＴＦＴのスイッチングが制御されており、
前記第３のＴＦＴによって前記ＥＬ素子の発光が制御されていることを特徴とする自発光装置の駆動方法が提供される。
【００５８】
本発明によって、
ＥＬ素子と、メモリーとが設けられた画素を複数有する自発光装置の駆動方法であって、
１フレーム期間に複数のサブフレーム期間が設けられており、
前記複数のサブフレーム期間のうち、少なくとも１つは複数の分割サブフレーム期間からなっており、
前記複数の分割サブフレーム期間のうちの少なくとも１つにおいて、前記メモリーにデジタルビデオ信号が書き込まれており、
前記メモリーにデジタルビデオ信号が書き込まれた分割サブフレーム期間の後に出現する分割サブフレーム期間において、前記メモリーから前記デジタルビデオ信号が読み出されており、
前記ＥＬ素子は、前記画素に入力されたデジタルビデオ信号、または前記読み出されたデジタルビデオ信号によって発光が制御されていることを特徴とする自発光装置の駆動方法が提供される。
【００５９】
本発明によって、
ＥＬ素子と、ＳＲＡＭと、第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴとが設けられた画素を複数有する自発光装置の駆動方法であって、
前記第１のＴＦＴを介して前記第３のＴＦＴのゲート電極にｐビット目のデジタル信号が入力され、かつ前記第１のＴＦＴ及び前記第２のＴＦＴを介して前記ＳＲＡＭに前記ｐビット目のデジタル信号が書き込まれる期間を有し、
前記第１のＴＦＴを介して前記第３のＴＦＴのゲート電極にｑビット目のデジタル信号が入力され、かつ前記ＳＲＡＭに書き込まれたｐビット目のデジタル信号が保持される期間を有し、
前記ＳＲＡＭに保持されたｐビット目のデジタル信号が読み出され、前記第３のＴＦＴのゲート電極に入力される期間を有し、
前記ｐビット目のデジタル信号と、前記ｑビット目のデジタル信号とによって、前記第３のＴＦＴのスイッチングが制御されることで、前記ＥＬ素子の発光が制御されていることを特徴とする自発光装置の駆動方法が提供される。
【００６０】
本発明によって、
ＥＬ素子と、ＳＲＡＭと、第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴとが設けられた画素を複数有する自発光装置の駆動方法であって、
前記第１のＴＦＴによってデジタルビデオ信号の前記画素への入力が制御されており、
前記画素へ入力されたデジタルビデオ信号のうち、一部のビットは、前記第２のＴＦＴによって、前記ＳＲＡＭへの書き込み及び前記ＳＲＡＭからの読み出しが制御されており、
前記ＳＲＡＭから読み出された一部のビットのデジタルビデオ信号、または前記画素へ入力されたデジタルビデオ信号によって、前記第３のＴＦＴのスイッチングが制御されており、
前記第３のＴＦＴによって前記ＥＬ素子の発光が制御されていることを特徴とする自発光装置の駆動方法が提供される。
【００６１】
本発明によって、
ＥＬ素子と、ＳＲＡＭとが設けられた画素を複数有する自発光装置の駆動方法であって、
１フレーム期間に複数のサブフレーム期間が設けられており、
前記複数のサブフレーム期間のうち、少なくとも１つは複数の分割サブフレーム期間からなっており、
前記複数の分割サブフレーム期間のうちの少なくとも１つにおいて、前記ＳＲＡＭにデジタルビデオ信号が書き込まれており、
前記ＳＲＡＭにデジタルビデオ信号が書き込まれた分割サブフレーム期間の後に出現する分割サブフレーム期間において、前記ＳＲＡＭから前記デジタルビデオ信号が読み出されており、
前記ＥＬ素子は、前記画素に入力されたデジタルビデオ信号、または前記読み出されたデジタルビデオ信号によって発光が制御されていることを特徴とする自発光装置の駆動方法が提供される。
【００６２】
本発明は、
前記メモリーが３つのｎチャネル型ＴＦＴと、３つのｐチャネル型ＴＦＴとを有していることを特徴としていても良い。
【００６３】
本発明は、
前記３つのｎチャネル型ＴＦＴのいずれか１つが、ゲート電極が前記第１のＴＦＴのゲート電極に接続されており、
前記３つのｐチャネル型ＴＦＴのいずれか１つのゲート電極が、異なる画素が有する前記第２のＴＦＴのゲート電極に接続されていることを特徴としていても良い。
【００６４】
本発明は、
前記メモリーが、ゲート電極が互いに接続されたｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの組を２つ有し、
前記ｎチャネル型ＴＦＴと前記ｐチャネル型ＴＦＴが、ドレイン領域が互いに接続されており、
前記ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの２つの組が、ゲート電極が他の一対のドレイン領域に互いに接続されており、
前記ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの２つの組のうち、いずれか一対のドレイン領域が前記第２のＴＦＴのソース領域またはドレイン領域に接続されていることを特徴としていても良い。
【００６５】
本発明は、
前記ＳＲＡＭが２つのｎチャネル型ＴＦＴと、２つのｐチャネル型ＴＦＴとを有していることを特徴としていても良い。
【００６６】
本発明は、
前記ＳＲＡＭが、ゲート電極が互いに接続されたｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの組を２つ有し、
前記ｎチャネル型ＴＦＴと前記ｐチャネル型ＴＦＴが、ドレイン領域が互いに接続されており、
前記ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの２つの組が、ゲート電極が他の一対のドレイン領域に互いに接続されており、
前記ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの２つの組のうち、いずれか一対のドレイン領域が前記第２のＴＦＴのソース領域またはドレイン領域に接続されていることを特徴としていても良い。
【００６７】
本発明は、
前記複数の分割サブフレーム期間が、連続して出現しないことを特徴としていても良い。
【００６８】
【発明の実施の形態】
以下、本発明の構成について説明する。
【００６９】
（実施の形態１）
【００７０】
図３は本発明の自発光装置のブロック図であり、１００は画素部、１０１はソース信号線駆動回路、１０２はアドレス用ゲート信号線駆動回路、１０３はメモリー用ゲート信号線駆動回路である。
【００７１】
画素部１００の詳しい構成を図４に示す。画素部１００はソース信号線Ｓ１〜Ｓｘと、アドレス用ゲート信号線Ｇａ１〜Ｇａｙと、メモリー用ゲート信号線Ｇｍ１〜Ｇｍｙと、高電圧側電源線ＨＰＳ１〜ＨＰＳｙと、低電圧側電源線ＬＰＳ１〜ＬＰＳｙとを有している。
【００７２】
ソース信号線、アドレス用ゲート信号線、メモリー用ゲート信号線、高電圧側電源線及び低電圧側電源線を、それぞれ１つづつ有する領域が画素１０４である。画素部１００には、マトリクス状に複数の画素１０４が設けられている。
【００７３】
画素１０４の詳しい構成を図５に示す。図５に示すのは複数の画素１０４のうちの任意の１つであり、ソース信号線Ｓｊ（Ｓ１〜Ｓｘのうちの１つ）、アドレス用ゲート信号線Ｇａｉ（Ｇａ１〜Ｇａｙのうちの１つ）、メモリー用ゲート信号線Ｇｍｉ（Ｇｍ１〜Ｇｍｙのうちの１つ）、高電圧側電源線ＨＰＳｉ（ＨＰＳ１〜ＨＰＳｙのうちの１つ）及び低電圧側電源線ＬＰＳｉ（ＬＰＳ１〜ＬＰＳｙのうちの１つ）を有している。
【００７４】
高電圧側電源線ＨＰＳ１〜ＨＰＳｙは高電圧側電源に、低電圧側電源線ＬＰＳ１〜ＬＰＳｙは低電圧側電源に接続されている。
【００７５】
また画素１０４は、アドレス用ＴＦＴ１０５、メモリー用ＴＦＴ１０６、ＥＬ駆動用ＴＦＴ１０７、ＥＬ素子１０８及びメモリー１０９を有している。
【００７６】
アドレス用ＴＦＴ１０５のゲート電極はアドレス用ゲート信号線Ｇａｉに接続されている。また、アドレス用ＴＦＴ１０５のソース領域とドレイン領域は、一方はソース信号線Ｓｊに、もう一方はＥＬ駆動用ＴＦＴ１０７のゲート電極に接続されている。
【００７７】
また、メモリー用ＴＦＴ１０６のゲート電極はメモリー用ゲート信号線Ｇｍｉに接続されている。また、メモリー用ＴＦＴ１０６のソース領域とドレイン領域は、一方はＥＬ駆動用ＴＦＴ１０７のゲート電極に、もう一方はメモリー１０９に接続されている。つまり、アドレス用ＴＦＴ１０５のソース領域とドレイン領域のうちのソース信号線Ｓｊに接続されていない側と、メモリー用ＴＦＴ１０６のソース領域とドレイン領域のうちのメモリー１０９に接続されていない側とは接続されている。
【００７８】
ＥＬ駆動用ＴＦＴ１０７のソース領域は画素電極側電源１８１に接続されており、ドレイン領域はＥＬ素子１０８が有する画素電極に接続されている。ＥＬ素子１０８は、画素電極と、対向電極と、画素電極と対向電極の間に設けられたＥＬ層とを有している。ＥＬ素子１０８の対向電極は、対向電極側電源１８２に接続されている。
【００７９】
画素電極側電源１８１と対向電極側電源１８２の電位は、画素電極側電源１８１の電位がＥＬ素子１０８の画素電極に与えられたときに、ＥＬ素子１０８が発光する程度に、互いに電位差を有している。
【００８０】
なお図５ではＥＬ駆動用ＴＦＴ１０７がｐチャネル型ＴＦＴの場合について示しているが、本実施の形態はこの構成に限定されない。ＥＬ駆動用ＴＦＴ１０７はｎチャネル型ＴＦＴであっても良い。
【００８１】
なお、ＥＬ駆動用ＴＦＴ１０７がｐチャネル型ＴＦＴの場合、ＥＬ駆動用ＴＦＴ１０７のソース領域に接続される画素電極側電源１８１を高電圧側電源と共通にし、ＥＬ素子１０８の対向電極に接続される対向電極側電源１８２を低電圧側電源と共通にする構成にしても良い。
【００８２】
ＥＬ駆動用ＴＦＴ１０７がｎチャネル型ＴＦＴの場合、ＥＬ駆動用ＴＦＴ１０７のソース領域に接続される画素電極側電源１８１を低電圧側電源と共通にし、ＥＬ素子１０８の対向電極に接続される対向電極側電源１８２を高電圧側電源と共通にする構成にしても良い。
【００８３】
また、ＥＬ素子の画素電極と対向電極は、一方が陽極であり、他方が陰極である。ＥＬ駆動用ＴＦＴ１０７がｐチャネル型ＴＦＴの場合、陽極を画素電極として用い、陰極を対向電極として用いるのが望ましい。逆に、ＥＬ駆動用ＴＦＴ１０７がｎチャネル型ＴＦＴの場合、陰極を画素電極として用い、陽極を対向電極として用いるのが望ましい。
【００８４】
次に、メモリー１０９の詳しい構成について説明する。図６にメモリー１０９の詳しい構成を示す。
【００８５】
メモリー１０９は３つのｐチャネル型ＴＦＴ１１０、１１１、１１２と、３つのｎチャネル型ＴＦＴ１１３、１１４、１１５とを有している。
【００８６】
ｐチャネル型ＴＦＴ１１０のソース領域は高電圧側電源線ＨＰＳｉに、ドレイン領域はｐチャネル型ＴＦＴ１１１のソース領域に接続されている。またｎチャネル型ＴＦＴ１１４のソース領域は低電圧側電源線ＬＰＳｉに、ドレイン領域はｎチャネル型ＴＦＴ１１３のソース領域に接続されている。
【００８７】
ｐチャネル型ＴＦＴ１１１のドレイン領域と、ｎチャネル型ＴＦＴ１１３のドレイン領域は、接続点１１６で接続されている。
【００８８】
また、ｐチャネル型ＴＦＴ１１２のソース領域は高電圧側電源線ＨＰＳｉに接続されており、ｎチャネル型ＴＦＴ１１５のソース領域は低電圧側電源線ＬＰＳｉに接続されている。そしてｐチャネル型ＴＦＴ１１２のドレイン領域と、ｎチャネル型ＴＦＴ１１５のドレイン領域とが接続点１１７において接続されている。
【００８９】
ｐチャネル型ＴＦＴ１１０のゲート電極はアドレス用ゲート信号線Ｇａｉに接続されており、ｎチャネル型ＴＦＴ１１４のゲート電極は、メモリー用ゲート信号線Ｇｍ（ｉ−１）に接続されている。
【００９０】
ｐチャネル型ＴＦＴ１１１とｎチャネル型ＴＦＴ１１３のゲート電極は接続されており、またそれぞれ接続点１１７にも接続されている。ｐチャネル型ＴＦＴ１１２とｎチャネル型ＴＦＴ１１５のゲート電極は接続されており、またそれぞれ接続点１１６にも接続されている。
【００９１】
接続点１１６はメモリー用ＴＦＴ１０６のソース領域またはドレイン領域と接続されている。
【００９２】
なお、本実施の形態においてアドレス用ＴＦＴ１０５と、メモリー用ＴＦＴ１０６とは同じ極性を有していることが必要である。また、アドレス用ＴＦＴ１０５と、メモリー用ＴＦＴ１０６とは、ＥＬ駆動用ＴＦＴ１０７と逆の極性を有していることが必要である。
【００９３】
さらに、メモリー１０９が有するＴＦＴのうち、アドレス用ゲート信号線Ｇａｉにゲート電極が接続されているＴＦＴと、ＥＬ駆動用ＴＦＴ１０７とは同じ極性を有していることが必要である。また、メモリー１０９が有するＴＦＴのうち、隣接する画素が有するメモリー用ゲート信号線Ｇａ（ｉ−１）にゲート電極が接続されているＴＦＴは、アドレス用ＴＦＴ１０５及びメモリー用ＴＦＴ１０６と同じ極性を有していることが必要である。
【００９４】
次に、本実施の形態の自発光装置の駆動について、図７を用いて説明する。
【００９５】
図７では、任意のサブフレーム期間ＳＦｔ〜ＳＦｔ＋２において、ＥＬ駆動用ＴＦＴ１０７のゲート電極と、接続点１１６とに入力されているデジタルビデオ信号のビット数を示している。なおサブフレーム期間ＳＦｔ〜ＳＦｔ＋２のうち、サブフレーム期間ＳＦｔは２つの分割サブフレーム期間（ＳＦｔ＿１、ＳＦｔ＿２）に分割されて出現している。
【００９６】
各サブフレーム期間においてＥＬ素子が発光するかしないかは、各サブフレーム期間に対応するデジタルビデオ信号によって制御される。
【００９７】
分割されたサブフレーム期間ＳＦｔのうち、先に出現する分割サブフレーム期間ＳＦｔ＿１において、アドレス用ゲート信号線駆動回路１０２から出力されるアドレス用選択信号によって、アドレス用ゲート信号線Ｇａ１〜Ｇａｙが順に選択される。
【００９８】
なお本明細書において、アドレス用ゲート信号線が選択されるとは、該アドレス用ゲート信号線にゲート電極が接続された全てのアドレス用ＴＦＴ１０５がオンの状態になることを意味する。
【００９９】
また同時に、メモリー用ゲート信号線駆動回路１０３から出力されるメモリー用選択信号によって、メモリー用ゲート信号線Ｇｍ１〜Ｇｍｙも順に選択される。
【０１００】
本明細書において、メモリー用ゲート信号線が選択されるとは、該メモリー用ゲート信号線にゲート電極が接続された全てのメモリー用ＴＦＴ１０６がオンの状態になることを意味する。
【０１０１】
例えばｉライン目の画素の場合、分割サブフレーム期間ＳＦｔ＿１において、アドレス用ゲート信号線Ｇａｉとメモリー用ゲート信号線Ｇｍｉが同時に選択される。よって、アドレス用ゲート信号線Ｇａｉにゲート電極が接続されたアドレス用ＴＦＴ１０５が全てオンになる。また同時に、メモリー用ゲート信号線Ｇｍｉにゲート電極が接続されたメモリー用ＴＦＴ１０６が全てオンになる。
【０１０２】
さらに、メモリー１０９が有するＴＦＴのうち、ゲート電極がアドレス用ゲート信号線Ｇａｉに接続されたＴＦＴ（本実施の形態の場合ＰＴＦＴ１１０）はオフになる。
【０１０３】
そして、メモリー用ゲート信号線Ｇｍｉが選択されているときは、メモリー用ゲート信号線Ｇｍ（ｉ−１）は選択されていないので、メモリー用ゲート信号線Ｇｍ（ｉ−１）にゲート電極が接続されたＴＦＴ（本実施の形態の場合ＮＴＦＴ１１４）はオフになっている。
【０１０４】
そして、ｔビット目のデジタルビデオ信号が、ソース信号線駆動回路１０１から各ソース信号線Ｓ１〜Ｓｘに入力される。
【０１０５】
その結果、アドレス用ＴＦＴ１０５を介してＥＬ駆動用ＴＦＴ１０７のゲート電極に、ｔビット目のデジタルビデオ信号が入力される。また同時にメモリー用ＴＦＴ１０６を介して、ｔビット目のデジタルビデオ信号が接続点１１６に入力され、メモリー１０９に保持される。
【０１０６】
ｔビット目のデジタルビデオ信号が各画素のＥＬ駆動用ＴＦＴ１０７のゲート電極に入力されると、ｔビット目のデジタルビデオ信号が有する１または０の情報によって、ＥＬ駆動用ＴＦＴ１０７のスイッチングが制御される。
【０１０７】
ＥＬ駆動用ＴＦＴ１０７がオンになると、画素電極側電源１８１の電位がＥＬ素子１０８の画素電極に与えられる。なお、ＥＬ素子１０８の対向電極には対向電極側電源１８２の電位が与えられているため、ＥＬ層に画素電極側電源１８１と、対向電極側電源１８２の電位差であるＥＬ駆動電圧がかかり、ＥＬ素子１０８は発光する。
【０１０８】
逆にＥＬ駆動用ＴＦＴ１０７がオフになると、画素電極側電源１８１の電位はＥＬ素子１０８の画素電極に与えられない。よって、ＥＬ素子１０８の画素電極は対向電極の電位と同じに保たれるため、ＥＬ素子１０８は発光しない。
【０１０９】
このように、アドレス用ゲート信号線とメモリー用ゲート信号線が同時に選択される分割サブフレーム期間を、画素及びメモリー書き込み期間と呼ぶ。
【０１１０】
アドレス用ゲート信号線Ｇａｉとメモリー用ゲート信号線Ｇｍｉの選択が終了すると、アドレス用ＴＦＴ１０５とメモリー用ＴＦＴ１０６は共にオフになる。そしてメモリー１０９が有するＴＦＴのうち、ゲート電極がアドレス用ゲート信号線Ｇａｉに接続されているＴＦＴはオンになる。
【０１１１】
上述した動作を繰り返し、全てのアドレス用ゲート信号線とメモリー用ゲート信号線の選択が終了すると、分割サブフレーム期間ＳＦｔ＿１が終了する。
【０１１２】
次に、サブフレーム期間ＳＦｔ＋１が開始され、アドレス用ゲート信号線駆動回路１０２から出力されるアドレス用選択信号によって、アドレス用ゲート信号線Ｇａ１〜Ｇａｙが順に選択される。
【０１１３】
例えばｉライン目の画素の場合、アドレス用ゲート信号線Ｇａｉが選択されていると、アドレス用ゲート信号線Ｇａｉにゲート電極が接続されたアドレス用ＴＦＴ１０５が全てオンになる。
【０１１４】
さらに、メモリー１０９が有するＴＦＴのうち、ゲート電極がアドレス用ゲート信号線Ｇａｉに接続されたＴＦＴ（本実施の形態の場合ＰＴＦＴ１１０）はオフになる。
【０１１５】
そして、メモリー用ゲート信号線は選択されていないので、メモリー用ゲート信号線Ｇｍｉにゲート電極が接続されたメモリー用ＴＦＴ１０６が全てオフになっている。またメモリー１０９が有するＴＦＴのうち、メモリー用ゲート信号線Ｇｍ（ｉ−１）にゲート電極が接続されたＴＦＴ（本実施の形態の場合ＮＴＦＴ１１４）はオフになっている。
【０１１６】
そして、各アドレス用ゲート信号線が選択されているとき、ｔ＋１ビット目のデジタルビデオ信号が、ソース信号線駆動回路１０１から各ソース信号線Ｓ１〜Ｓｘに入力される。その結果、アドレス用ＴＦＴ１０５を介してＥＬ駆動用ＴＦＴ１０７のゲート電極に、ｔ＋１ビット目のデジタルビデオ信号が入力される。
【０１１７】
なおサブフレーム期間ＳＦｔ＋１において、メモリー用ＴＦＴ１０６は全てオフなので、分割サブフレーム期間ＳＦｔ＿１においてメモリー１０９に入力されたｔビット目のデジタルビデオ信号は、保持されたままである。
【０１１８】
ｔ＋１ビット目のデジタルビデオ信号が各画素のＥＬ駆動用ＴＦＴ１０７のゲート電極に入力されると、分割サブフレーム期間ＳＦｔ＿１のときと同様に、ｔ＋１ビット目のデジタルビデオ信号によってＥＬ駆動用ＴＦＴ１０７のスイッチングが制御され、ＥＬ素子１０８が発光するかしないかが選択される。
【０１１９】
このように、アドレス用ゲート信号線のみが選択され、メモリー用ゲート信号線は選択されない期間を、画素書き込み期間と呼ぶ。
【０１２０】
アドレス用ゲート信号線Ｇａｉの選択が終了すると、アドレス用ＴＦＴ１０５はオフになり、メモリー１０９が有するＴＦＴのうち、ゲート電極がアドレス用ゲート信号線Ｇａｉに接続されたＴＦＴ（本実施の形態の場合ＰＴＦＴ１１０）はオンになる。
【０１２１】
そして、アドレス用ゲート信号線Ｇａ（ｉ＋１）の選択が開始される。
【０１２２】
上述した動作を繰り返し、全てのアドレス用ゲート信号線の選択が終了すると、サブフレーム期間ＳＦｔ＋１が終了する。
【０１２３】
次に、分割サブフレーム期間ＳＦｔ＿２が開始され、メモリー用ゲート信号線駆動回路１０３から出力されるメモリー用選択信号によって、メモリー用ゲート信号線Ｇｍ１〜Ｇｍｙが順に選択される。このとき、各メモリー用ゲート信号線が選択される期間（選択期間）は、互いに半分づつ重なっている。例えばメモリー用ゲート信号線Ｇｍ（ｉ−１）の選択期間が半分過ぎたところで、次にメモリー用ゲート信号線Ｇｍｉの選択期間が開始される。そして、メモリー用ゲート信号線Ｇｍ（ｉ−１）の選択期間が終了すると、メモリー用ゲート信号線Ｇｍ（ｉ＋１）の選択期間が開始される。よってメモリー用ゲート信号線は、最初の１つと最後の１つを除いて、常に２つづつ選択されている。
【０１２４】
なおサブフレーム期間ＳＦｔ＿２において、アドレス用ゲート信号線は選択されないので、アドレス用ＴＦＴ１０５はオフになっている。またメモリー１０９が有するＴＦＴのうち、アドレス用ゲート信号線にゲート電極が接続されているＴＦＴ（本実施の形態では、ＰＴＦＴ１１０）はオンになる。
【０１２５】
例えばｉライン目の画素の場合、メモリー用ゲート信号線Ｇｍ（ｉ−１）の選択期間の前半において、メモリー１０９が有するＴＦＴのうち、メモリー用ゲート信号線Ｇｍ（ｉ−１）にゲート電極が接続されたＴＦＴ（本実施の形態ではＮＴＦＴ１１４）がオンになる。
【０１２６】
そしてメモリー用ゲート信号線Ｇｍｉの選択期間の前半になると、メモリー用ゲート信号線Ｇｍｉにゲート電極が接続されたメモリー用ＴＦＴ１０６が全てオンになる。すると、メモリー１０９が保持しているｔビット目のデジタルビデオ信号が、ＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。
【０１２７】
ｔビット目のデジタルビデオ信号が各画素のＥＬ駆動用ＴＦＴ１０７のゲート電極に入力されると、分割サブフレーム期間ＳＦｔ＿１のときと同様に、ｔビット目のデジタルビデオ信号によってＥＬ駆動用ＴＦＴ１０７のスイッチングが制御され、ＥＬ素子１０８が発光するかしないかが選択される。
【０１２８】
またメモリー用ゲート信号線Ｇｍｉの選択期間の前半において、メモリー用ゲート信号線Ｇｍ（ｉ−１）は選択されているので、ＮＴＦＴ１１４はオンのままである。
【０１２９】
次に、メモリー用ゲート信号線Ｇｍｉの選択期間の後半において、次のメモリー用ゲート信号線Ｇｍ（ｉ−１）の選択期間が終了する。よって、メモリー用ゲート信号線Ｇｍ（ｉ−１）にゲート電極が接続されたＮＴＦＴ１１４はオフになる。メモリー用ゲート信号線Ｇｍｉにゲート電極が接続されたメモリー用ＴＦＴ１０６はオンのままである。
【０１３０】
このように、メモリー用ゲート信号線のみが選択され、アドレス用ゲート信号線は選択されない期間を、メモリー書き込み期間と呼ぶ。
【０１３１】
上述した動作を繰り返し、全てのメモリー用ゲート信号線の選択が終了すると、分割サブフレーム期間ＳＦｔ＿２が終了する。
【０１３２】
そして次に画素及びメモリー書き込み期間である分割サブフレーム期間ＳＦｔ＋２＿１が開始され、アドレス用ゲート信号線と、メモリー用ゲート信号線とが順に選択されていく。
【０１３３】
このように、本実施の形態の自発光装置の駆動方法においては、画素及びメモリー書き込み期間と、画素書き込み期間と、メモリー読み出し期間とが設けられている。
【０１３４】
上述した駆動方法における画素の接続構成を、簡略化して図８に示す。
【０１３５】
図８（Ａ）は、画素及びメモリー書き込み期間の場合であり、ソース信号線Ｓｊから入力したデジタルビデオ信号は、オンのアドレス用ＴＦＴ１０５及びメモリー用ＴＦＴ１０６を介して、ＥＬ駆動用ＴＦＴ１０７のゲート電極と、メモリー１０９とに入力される。
【０１３６】
図８（Ｂ）は、画素書き込み期間の場合であり、ソース信号線Ｓｊから入力したデジタルビデオ信号は、オンのアドレス用ＴＦＴ１０５を介して、ＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。メモリー用ＴＦＴ１０６はオフなので、メモリー１０９には前に入力されたデジタルビデオ信号が保持されている。
【０１３７】
図８（Ｃ）は、メモリー読み出し期間の場合であり、アドレス用ＴＦＴ１０５はオフなのでソース信号線Ｓｊからのデジタルビデオ信号はＥＬ駆動用ＴＦＴ１０７のゲート電極に入力されない。メモリー用ＴＦＴ１０６はオンなので、メモリー１０９に保持されているデジタルビデオ信号がメモリー用ＴＦＴ１０６を介してＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。
【０１３８】
上述した動作を繰り返すことで、各サブフレーム期間においてＥＬ素子の駆動を制御している。
【０１３９】
また、サブフレーム期間及び分割サブフレーム期間が開始されるタイミングは、各ラインの画素毎に異なっている。図９に各ラインの画素において、サブフレーム期間及び分割サブフレーム期間が開始されるタイミングを示す。縦軸は画素の位置を示しており、横軸は時間を示している。
【０１４０】
各ラインの画素ごとに１フレーム期間の開始されるタイミングは異なっているが、１フレーム期間の長さは全ての画素において同じである。
【０１４１】
また各サブフレーム期間の長さは、ＳＦ１：ＳＦ２：…：ＳＦｎ＝２0：２1：…：２n-1を満たしている。サブフレーム期間が複数の分割サブフレーム期間に分割されている場合は、全ての分割された分割サブフレーム期間の和がサブフレーム期間の長さとみなす。例えば、サブフレーム期間ＳＦｔが３つの分割サブフレーム期間ＳＦｔ＿１、ＳＦｔ＿２、ＳＦｔ＿３から成っているとすると、ＳＦｔ＝ＳＦｔ＿１＋ＳＦｔ＿２＋ＳＦｔ＿３となる。
【０１４２】
本実施の形態の駆動方法では、分割フレーム期間を含む各サブフレーム期間においてＥＬ素子の発光を制御することで、階調を表示する。画素の階調は、１フレーム期間中に占める、発光したサブフレーム期間（点灯期間）の和の割合で決まる。
【０１４３】
上述したように、本実施の形態の自発光装置では、１フレーム期間中に点灯期間と非点灯期間とが分割されて交互に出現する。そのため人間の視点が左右上下に微妙に動いて、非点灯の画素のみを連続して凝視したり、逆に点灯している画素のみを連続して凝視してしまったとしても、連続する点灯期間もしくは非点灯期間の長さが、従来の単純な二進コード法による駆動に比べて短いため、偽輪郭の視認を防止することができる。
【０１４４】
上記構成によって、二進コード法による時間分割駆動において顕著な、偽輪郭などの表示妨害が視認されるのを防ぐことができる。
【０１４５】
なお本実施の形態では、アドレス用ゲート信号線とメモリー用ゲート信号線とを異なるゲート信号線駆動回路（アドレス用ゲート信号線駆動回路１０２とメモリー用ゲート信号線駆動回路１０３）で制御しているが、本実施の形態はこれに限定されない。アドレス用ゲート信号線とメモリー用ゲート信号線とを１つのゲート信号線駆動回路で制御しても良い。
【０１４６】
また、本実施の形態において、１つの画素及びメモリー書き込み期間に対してメモリー読み出し期間を１つだけ設ける例について説明したが、本実施の形態はこれに限定されない。メモリー読み出し期間は、間に画素書き込み期間を挟んで複数設けるようにしても良い。
【０１４７】
さらに本実施の形態において、複数の分割サブフレーム期間のうち、最初に出現した分割サブフレーム期間が画素及びメモリー書き込み期間になるような構成を示したが、本実施の形態はこれに限定されない。サブフレーム期間を複数の分割サブフレーム期間に分割した場合、必ずしも最初に出現する分割サブフレーム期間が画素及びメモリー書き込み期間でなくとも良い。また必ずしも分割サブフレーム期間のいずれか１つが画素及びメモリー書き込み期間でなくとも良く、全ての分割サブフレーム期間が画素書き込み期間であっても良い。
【０１４８】
さらに、同じサブフレーム期間から分割された分割サブフレーム期間を連続して出現させなければ、サブフレーム期間や分割サブフレーム期間の出現する順序は、設計者が適宜設定することが可能である。
【０１４９】
また、本実施の形態の自発光装置は、画素内に設けられたメモリーにデジタルビデオ信号が記憶されるので、静止画の場合一度書き込みを行えば、フレーム毎にデジタルビデオ信号の入力を行わなくとも静止画を継続的に表示することができる。すなわち、静止画を表示する際は、最低１フレーム分の信号の処理動作を行った後にソース信号線駆動回路を停止させておくことが可能となり、それに伴って電力消費を大きく低減することが可能となる。
【０１５０】
（実施の形態２）
次に、図３に示した画素部１００の、実施の形態１とは異なる構成について説明する。
【０１５１】
本実施の形態の、画素部１００の詳しい構成を図１０に示す。画素部１００はソース信号線Ｓ１〜Ｓｘと、アドレス用ゲート信号線Ｇａ１〜Ｇａｙと、メモリー用ゲート信号線Ｇｍ１〜Ｇｍｙと、高電圧側電源線ＨＰＳ１〜ＨＰＳｙと、低電圧側電源線ＬＰＳ１〜ＬＰＳｙと、画素電極側電源線Ｖａ１〜Ｖａｙと、対向電極側電源線Ｖｂ１〜Ｖｂｙとを有している。
【０１５２】
ソース信号線、アドレス用ゲート信号線、メモリー用ゲート信号線、高電圧側電源線、低電圧側電源線、画素電極側電源線及び対向電極側電源線を、それぞれ１つづつ有する領域が画素３０４である。画素部１００には、マトリクス状に複数の画素３０４が設けられている。
【０１５３】
画素３０４の詳しい構成を図１１に示す。図１１に示すのは複数の画素３０４のうちの任意の１つであり、ソース信号線Ｓｊ（Ｓ１〜Ｓｘのうちの１つ）、アドレス用ゲート信号線Ｇａｉ（Ｇａ１〜Ｇａｙのうちの１つ）、メモリー用ゲート信号線Ｇｍｉ（Ｇｍ１〜Ｇｍｙのうちの１つ）、高電圧側電源線ＨＰＳｉ（ＨＰＳ１〜ＨＰＳｙのうちの１つ）、低電圧側電源線ＬＰＳｉ（ＬＰＳ１〜ＬＰＳｙのうちの１つ）、画素電極側電源線Ｖａｉ（Ｖａ１〜Ｖａｙのうちの１つ）及び対向電極側電源線Ｖｂｉ（Ｖｂ１〜Ｖｂｙのうちの１つ）を有している。
【０１５４】
高電圧側電源線ＨＰＳ１〜ＨＰＳｙは高電圧側電源に、低電圧側電源線ＬＰＳ１〜ＬＰＳｙは低電圧側電源に接続されている。また、画素電極側電源線Ｖａ１〜Ｖａｙは画素電極側電源に、対向電極側電源線Ｖｂ１〜Ｖｂｙは対向電極側電源にそれぞれ接続されている。
【０１５５】
また画素３０４は、アドレス用ＴＦＴ３０５、メモリー用ＴＦＴ３０６、ＥＬ駆動用ＴＦＴ３０７、ＥＬ素子３０８及びメモリー３０９を有している。
【０１５６】
アドレス用ＴＦＴ３０５のゲート電極はアドレス用ゲート信号線Ｇａｉに接続されている。また、アドレス用ＴＦＴ３０５のソース領域とドレイン領域は、一方はソース信号線Ｓｊに、もう一方はＥＬ駆動用ＴＦＴ３０７のゲート電極に接続されている。
【０１５７】
また、メモリー用ＴＦＴ３０６のゲート電極はメモリー用ゲート信号線Ｇｍｉに接続されている。また、メモリー用ＴＦＴ３０６のソース領域とドレイン領域は、一方はＥＬ駆動用ＴＦＴ３０７のゲート電極に、もう一方はメモリー３０９に接続されている。つまり、アドレス用ＴＦＴ３０５のソース領域とドレイン領域のうちのソース信号線Ｓｊに接続されていない側と、メモリー用ＴＦＴ３０６のソース領域とドレイン領域のうちのメモリー３０９に接続されていない側とは電気的に接続されている。
【０１５８】
ＥＬ駆動用ＴＦＴ３０７のソース領域は画素電極側電源線Ｖａｉに接続されており、ドレイン領域はＥＬ素子３０８が有する画素電極に接続されている。ＥＬ素子３０８は、画素電極と、対向電極と、画素電極と対向電極の間に設けられたＥＬ層とを有している。ＥＬ素子３０８の対向電極は、対向電極側電源線Ｖｂｉに接続されている。
【０１５９】
画素電極側電源線Ｖａｉと対向電極側電源線Ｖｂｉの電位は、画素電極側電源線Ｖａｉの電位がＥＬ素子３０８の画素電極に与えられたときに、ＥＬ素子３０８が発光する程度に、互いに電位差を有している。
【０１６０】
なお図１１ではＥＬ駆動用ＴＦＴ３０７がｐチャネル型ＴＦＴの場合について示しているが、本実施の形態はこの構成に限定されない。ＥＬ駆動用ＴＦＴ３０７はｎチャネル型ＴＦＴであっても良い。
【０１６１】
また、ＥＬ素子の画素電極と対向電極は、一方が陽極であり、他方が陰極である。陽極を画素電極として用い、陰極を対向電極として用いた場合、ＥＬ駆動用ＴＦＴ３０７はｐチャネル型ＴＦＴの方が好ましい。逆に、陰極を画素電極として用い、陽極を対向電極として用いた場合、ＥＬ駆動用ＴＦＴ３０７はｎチャネル型ＴＦＴの方が好ましい。
【０１６２】
次に、メモリー３０９の詳しい構成について説明する。図１２にメモリー３０９の詳しい構成を示す。
【０１６３】
メモリー３０９は２つのｐチャネル型ＴＦＴ（ＰＴＦＴ）３１１、３１２と、２つのｎチャネル型ＴＦＴ（ＮＴＦＴ）３１３、３１４とを有している。
【０１６４】
ｐチャネル型ＴＦＴ３１１、３１２のソース領域は、高電圧側電源線ＨＰＳｉにそれぞれ接続されている。またｎチャネル型ＴＦＴ３１３、３１４のソース領域は、低電圧側電源線ＬＰＳｉにそれぞれ接続されている。
【０１６５】
ｐチャネル型ＴＦＴ３１１のドレイン領域と、ｎチャネル型ＴＦＴ３１３のドレイン領域は、接続点３１６で接続されている。また、ｐチャネル型ＴＦＴ３１２のドレイン領域と、ｎチャネル型ＴＦＴ３１４のドレイン領域は、接続点３１７で接続されている。
【０１６６】
ｐチャネル型ＴＦＴ３１１とｎチャネル型ＴＦＴ３１３のゲート電極は、接続点３１７に接続されている。また、ｐチャネル型ＴＦＴ３１２とｎチャネル型ＴＦＴ３１４のゲート電極は、接続点３１６に接続されている。
【０１６７】
接続点３１６はメモリー用ＴＦＴ３０６のソース領域またはドレイン領域と接続されている。
【０１６８】
なお、アドレス用ＴＦＴ３０５と、メモリー用ＴＦＴ３０６とは同じ極性を有している。
【０１６９】
次に、本実施の形態の自発光装置の駆動について、図１３を用いて説明する。
【０１７０】
図１３では、任意のサブフレーム期間ＳＦｔ〜ＳＦｔ＋２において、アドレス用ゲート信号線Ｇａ（ｉ＋１）、Ｇａｉ、Ｇａ（ｉ−１）に入力される信号の電位と、メモリー用ゲート信号線Ｇｍ（ｉ＋１）、Ｇｍｉ、Ｇｍ（ｉ−１）に入力される信号の電位とが示されている。また、前記各サブフレーム期間において、ＥＬ駆動用ＴＦＴ３０７のゲート電極と、接続点３１６とに入力されているデジタルビデオ信号のビット番号を示している。
【０１７１】
なおサブフレーム期間ＳＦｔ〜ＳＦｔ＋２のうち、サブフレーム期間ＳＦｔは２つの分割サブフレーム期間（ＳＦｔ＿１、ＳＦｔ＿２）に分割されて出現している。またサブフレーム期間ＳＦｔ＋２も複数の分割サブフレーム期間に分割されて出現しており、図１３には、最初に出現する分割サブフレーム期間ＳＦｔ＋２＿１のみ示す。
【０１７２】
各サブフレーム期間及び各分割サブフレーム期間においてＥＬ素子が発光するかしないかは、各期間に対応するデジタルビデオ信号によって制御される。
【０１７３】
分割されたサブフレーム期間ＳＦｔのうち、先に出現する分割サブフレーム期間ＳＦｔ＿１において、アドレス用ゲート信号線駆動回路１０２から出力されるアドレス用選択信号によって、アドレス用ゲート信号線Ｇａ１〜Ｇａｙが順に選択される。
【０１７４】
なお本明細書において、アドレス用ゲート信号線が選択されるとは、該アドレス用ゲート信号線にゲート電極が接続された全てのアドレス用ＴＦＴ３０５がオンの状態になることを意味する。
【０１７５】
また同時に、メモリー用ゲート信号線駆動回路１０３から出力されるメモリー用選択信号によって、メモリー用ゲート信号線Ｇｍ１〜Ｇｍｙも順に選択される。
【０１７６】
本明細書において、メモリー用ゲート信号線が選択されるとは、該メモリー用ゲート信号線にゲート電極が接続された全てのメモリー用ＴＦＴ３０６がオンの状態になることを意味する。
【０１７７】
さらに、高電圧側電源線ＨＰＳ１〜ＨＰＳｙと低電圧側電源線ＬＰＳ１〜ＬＰＳｙとが、順に中間電位に保たれる。なお中間電位とは、高電圧側電源線に与えられる最も高い電位と、低電圧側電源線に与えられる最も低い電位との間の電位である。
【０１７８】
例えばｉライン目の画素の場合、分割サブフレーム期間ＳＦｔ＿１において、アドレス用ゲート信号線Ｇａｉとメモリー用ゲート信号線Ｇｍｉが同時に選択される。よって、アドレス用ゲート信号線Ｇａｉにゲート電極が接続されたアドレス用ＴＦＴ３０５が全てオンになる。また同時に、メモリー用ゲート信号線Ｇｍｉにゲート電極が接続されたメモリー用ＴＦＴ３０６が全てオンになる。
【０１７９】
また、高電圧側電源線ＨＰＳｉと低電圧側電源線ＬＰＳｉとが、順に中間電位に保たれる。
【０１８０】
そして、ｔビット目のデジタルビデオ信号が、ソース信号線駆動回路１０１から各ソース信号線Ｓ１〜Ｓｘに入力される。
【０１８１】
その結果、アドレス用ＴＦＴ３０５を介してＥＬ駆動用ＴＦＴ３０７のゲート電極に、ｔビット目のデジタルビデオ信号が入力される。また同時にメモリー用ＴＦＴ３０６を介して、ｔビット目のデジタルビデオ信号が接続点３１６に入力され、メモリー３０９に保持される。
【０１８２】
ｔビット目のデジタルビデオ信号が各画素のＥＬ駆動用ＴＦＴ３０７のゲート電極に入力されると、ｔビット目のデジタルビデオ信号が有する１または０の情報によって、ＥＬ駆動用ＴＦＴ３０７のスイッチングが制御される。
【０１８３】
ＥＬ駆動用ＴＦＴ３０７がオンになると、画素電極側電源線Ｖａｉの電位がＥＬ素子３０８の画素電極に与えられる。なお、ＥＬ素子３０８の対向電極には対向電極側電源線Ｖｂｉの電位が与えられているため、ＥＬ層に画素電極側電源線Ｖａｉと対向電極側電源線Ｖｂｉの電位差であるＥＬ駆動電圧がかかり、ＥＬ素子３０８は発光する。
【０１８４】
逆にＥＬ駆動用ＴＦＴ３０７がオフになると、画素電極側電源線Ｖａｉの電位はＥＬ素子３０８の画素電極に与えられない。よって、ＥＬ素子３０８の画素電極は対向電極側電源線Ｖｂｉの電位と同じに保たれるため、ＥＬ素子３０８は発光しない。
【０１８５】
このように、アドレス用ゲート信号線とメモリー用ゲート信号線が同時に選択される分割サブフレーム期間を、画素及びメモリー書き込み期間と呼ぶ。
【０１８６】
アドレス用ゲート信号線Ｇａｉとメモリー用ゲート信号線Ｇｍｉの選択が終了すると、アドレス用ＴＦＴ３０５とメモリー用ＴＦＴ３０６は共にオフになる。また、高電圧側電源線ＨＰＳｉと低電圧側電源線ＬＰＳｉとの電位は、それぞれＶｄｄｈとＶｓｓとに保たれる。なお、Ｖｄｄｈ＞Ｖｓｓである。
【０１８７】
そして次に、アドレス用ゲート信号線Ｇａ（ｉ＋１）とメモリー用ゲート信号線Ｇｍ（ｉ＋１）の選択が開始される。
【０１８８】
上述した動作を繰り返し、全てのアドレス用ゲート信号線とメモリー用ゲート信号線の選択が終了すると、分割サブフレーム期間ＳＦｔ＿１が終了する。
【０１８９】
次に、サブフレーム期間ＳＦｔ＋１が開始され、アドレス用ゲート信号線駆動回路１０２から出力されるアドレス用選択信号によって、アドレス用ゲート信号線Ｇａ１〜Ｇａｙが順に選択される。
【０１９０】
例えばｉライン目の画素の場合、アドレス用ゲート信号線Ｇａｉが選択されていると、アドレス用ゲート信号線Ｇａｉにゲート電極が接続されたアドレス用ＴＦＴ３０５が全てオンになる。
【０１９１】
また、メモリー用ゲート信号線は選択されていないので、メモリー用ゲート信号線Ｇｍｉにゲート電極が接続されたメモリー用ＴＦＴ３０６は全てオフになっている。
【０１９２】
また、高電圧側電源線ＨＰＳ１〜ＨＰＳｙと低電圧側電源線ＬＰＳ１〜ＬＰＳｙの電位は、それぞれＶｄｄｈとＶｓｓとに保たれたままである。
【０１９３】
そして、各アドレス用ゲート信号線が選択されているとき、ｔ＋１ビット目のデジタルビデオ信号が、ソース信号線駆動回路１０１から各ソース信号線Ｓ１〜Ｓｘに入力される。その結果、アドレス用ＴＦＴ３０５を介してＥＬ駆動用ＴＦＴ３０７のゲート電極に、ｔ＋１ビット目のデジタルビデオ信号が入力される。
【０１９４】
なおサブフレーム期間ＳＦｔ＋１において、メモリー用ＴＦＴ３０６は全てオフなので、分割サブフレーム期間ＳＦｔ＿１においてメモリー３０９に入力されたｔビット目のデジタルビデオ信号は、保持されたままである。
【０１９５】
ｔ＋１ビット目のデジタルビデオ信号が各画素のＥＬ駆動用ＴＦＴ３０７のゲート電極に入力されると、分割サブフレーム期間ＳＦｔ＿１のときと同様に、ｔ＋１ビット目のデジタルビデオ信号によってＥＬ駆動用ＴＦＴ３０７のスイッチングが制御され、ＥＬ素子３０８が発光するかしないかが選択される。
【０１９６】
このように、アドレス用ゲート信号線のみが選択され、メモリー用ゲート信号線は選択されない期間を、画素書き込み期間と呼ぶ。
【０１９７】
アドレス用ゲート信号線Ｇａｉの選択が終了すると、アドレス用ＴＦＴ３０５はオフになる。そして次に、アドレス用ゲート信号線Ｇａ（ｉ＋１）の選択が開始される。
【０１９８】
上述した動作を繰り返し、全てのアドレス用ゲート信号線の選択が終了すると、サブフレーム期間ＳＦｔ＋１が終了する。
【０１９９】
次に、分割サブフレーム期間ＳＦｔ＿２が開始され、メモリー用ゲート信号線駆動回路１０３から出力されるメモリー用選択信号によって、メモリー用ゲート信号線Ｇｍ１〜Ｇｍｙが順に選択される。
【０２００】
なおサブフレーム期間ＳＦｔ＿２において、アドレス用ゲート信号線は選択されないので、アドレス用ＴＦＴ３０５はオフになっている。
【０２０１】
また、高電圧側電源線ＨＰＳ１〜ＨＰＳｙと低電圧側電源線ＬＰＳ１〜ＬＰＳｙの電位は、それぞれＶｄｄｈとＶｓｓとに保たれたままである。
【０２０２】
例えばｉライン目の画素の場合、メモリー用ゲート信号線Ｇｍｉの選択期間において、メモリー用ゲート信号線Ｇｍｉにゲート電極が接続されたメモリー用ＴＦＴ３０６が全てオンになる。すると、メモリー３０９が保持しているｔビット目のデジタルビデオ信号が、ＥＬ駆動用ＴＦＴ３０７のゲート電極に入力される。
【０２０３】
ｔビット目のデジタルビデオ信号が各画素のＥＬ駆動用ＴＦＴ３０７のゲート電極に入力されると、分割サブフレーム期間ＳＦｔ＿１のときと同様に、ｔビット目のデジタルビデオ信号によってＥＬ駆動用ＴＦＴ３０７のスイッチングが制御され、ＥＬ素子３０８が発光するかしないかが選択される。
【０２０４】
このように、メモリー用ゲート信号線のみが選択され、アドレス用ゲート信号線は選択されない期間を、メモリー読み出し期間と呼ぶ。
【０２０５】
メモリー用ゲート信号線Ｇｍｉの選択が終了すると、メモリー用ＴＦＴ３０６はオフになる。そして次に、メモリー用ゲート信号線Ｇｍ（ｉ＋１）の選択が開始される。
【０２０６】
上述した動作を繰り返し、全てのメモリー用ゲート信号線の選択が終了すると、分割サブフレーム期間ＳＦｔ＿２が終了する。
【０２０７】
そして次に画素及びメモリー書き込み期間である分割サブフレーム期間ＳＦｔ＋２＿１が開始され、アドレス用ゲート信号線と、メモリー用ゲート信号線とが順に選択されていく。
【０２０８】
このように、本実施の形態の自発光装置の駆動方法においては、画素及びメモリー書き込み期間と、画素書き込み期間と、メモリー読み出し期間とが設けられている。
【０２０９】
上述した駆動方法における画素の接続構成を、簡略化して図１４に示す。
【０２１０】
図１４（Ａ）は、画素及びメモリー書き込み期間の場合であり、ソース信号線Ｓｊから入力したデジタルビデオ信号は、オンのアドレス用ＴＦＴ３０５及びメモリー用ＴＦＴ３０６を介して、ＥＬ駆動用ＴＦＴ３０７のゲート電極と、メモリー３０９とに入力される。
【０２１１】
図１４（Ｂ）は、画素書き込み期間の場合であり、ソース信号線Ｓｊから入力したデジタルビデオ信号は、オンのアドレス用ＴＦＴ３０５を介して、ＥＬ駆動用ＴＦＴ３０７のゲート電極に入力される。メモリー用ＴＦＴ３０６はオフなので、メモリー３０９には前に入力されたデジタルビデオ信号が保持されている。
【０２１２】
図１４（Ｃ）は、メモリー読み出し期間の場合であり、アドレス用ＴＦＴ３０５はオフなのでソース信号線Ｓｊからのデジタルビデオ信号はＥＬ駆動用ＴＦＴ３０７のゲート電極に入力されない。メモリー用ＴＦＴ３０６はオンなので、メモリー３０９に保持されているデジタルビデオ信号がメモリー用ＴＦＴ３０６を介してＥＬ駆動用ＴＦＴ３０７のゲート電極に入力される。
【０２１３】
上述した動作を繰り返すことで、各サブフレーム期間においてＥＬ素子の駆動を制御している。
【０２１４】
また、サブフレーム期間及び分割サブフレーム期間が開始されるタイミングは、各ラインの画素毎に異なっている。各ラインの画素において、サブフレーム期間及び分割サブフレーム期間が開始されるタイミングは、図９を参照することができる。
【０２１５】
各ラインの画素ごとに１フレーム期間の開始されるタイミングは異なっているが、１フレーム期間の長さは全ての画素において同じである。
【０２１６】
また各サブフレーム期間の長さは、ＳＦ１：ＳＦ２：…：ＳＦｎ＝２0：２1：…：２n-1を満たしている。サブフレーム期間が複数の分割サブフレーム期間に分割されている場合は、全ての分割された分割サブフレーム期間の和がサブフレーム期間の長さとみなす。例えば、サブフレーム期間ＳＦｔが３つの分割サブフレーム期間ＳＦｔ＿１、ＳＦｔ＿２、ＳＦｔ＿３から成っているとすると、ＳＦｔ＝ＳＦｔ＿１＋ＳＦｔ＿２＋ＳＦｔ＿３となる。
【０２１７】
本実施の形態の駆動方法では、分割フレーム期間を含む各サブフレーム期間においてＥＬ素子の発光を制御することで、階調を表示する。画素の階調は、１フレーム期間中に占める、発光したサブフレーム期間（点灯期間）の和の割合で決まる。
【０２１８】
上述したように、本実施の形態の自発光装置では、１フレーム期間中に点灯期間と非点灯期間とが分割されて交互に出現する。そのため人間の視点が左右上下に微妙に動いて、非点灯の画素のみを連続して凝視したり、逆に点灯している画素のみを連続して凝視してしまったとしても、連続する点灯期間もしくは非点灯期間の長さが、従来の単純な二進コード法による駆動に比べて短いため、偽輪郭の視認を防止することができる。
【０２１９】
上記構成によって、二進コード法による時間分割駆動において顕著な、偽輪郭などの表示妨害が視認されるのを防ぐことができる。
【０２２０】
なお本実施の形態では、アドレス用ゲート信号線とメモリー用ゲート信号線とを異なるゲート信号線駆動回路（アドレス用ゲート信号線駆動回路１０２とメモリー用ゲート信号線駆動回路１０３）で制御しているが、本実施の形態はこれに限定されない。アドレス用ゲート信号線とメモリー用ゲート信号線とを同じゲート信号線駆動回路で制御しても良い。
【０２２１】
また、本実施の形態において、１つの画素及びメモリー書き込み期間に対してメモリー読み出し期間を１つだけ設ける例について説明したが、本実施の形態はこれに限定されない。メモリー読み出し期間は、間に画素書き込み期間を挟んで複数設けるようにしても良い。
【０２２２】
さらに本実施の形態において、複数の分割サブフレーム期間のうち、最初に出現した分割サブフレーム期間が画素及びメモリー書き込み期間になるような構成を示したが、本実施の形態はこれに限定されない。サブフレーム期間を複数の分割サブフレーム期間に分割した場合、必ずしも最初に出現する分割サブフレーム期間が画素及びメモリー書き込み期間でなくとも良い。また必ずしも分割サブフレーム期間のいずれか１つが画素及びメモリー書き込み期間でなくとも良く、全ての分割サブフレーム期間が画素書き込み期間であっても良い。
【０２２３】
さらに、同じサブフレーム期間から分割された分割サブフレーム期間を連続して出現させなければ、サブフレーム期間や分割サブフレーム期間の出現する順序は、適宜設定することが可能である。
【０２２４】
また、本実施の形態の自発光装置は、画素及びメモリー書き込み期間以外の期間において、高電圧側電源線と低電圧側電源線の電位は一定である。そのため、画素内に設けられたメモリーはＳＲＡＭとして機能するため、デジタルビデオ信号がメモリーに記憶されると、再びデジタルビデオ信号がメモリーに入力されるまで、記憶したデジタルビデオ信号を保持する。よって、１ビットのデジタルビデオ信号を用いた静止画の場合、一度書き込みを行えば、フレーム毎にデジタルビデオ信号の入力を行わなくとも静止画を継続的に表示することができる。すなわち、静止画を表示する際は、最低１フレーム分の信号の処理動作を行った後にソース信号線駆動回路を停止させておくことが可能となり、それに伴って電力消費を低減することが可能となる。
【０２２５】
【実施例】
以下に、本発明の実施例について説明する。
【０２２６】
（実施例１）
本実施例では、図４〜図６に示した構成を有する本発明の自発光装置を、８ビットのデジタルビデオ信号を用いて駆動させる例について説明する。
【０２２７】
図１５は本実施例の駆動方法を簡単に示した図であり、ＥＬ駆動用ＴＦＴ１０７のゲート電極と、接続点１１６とに入力されるデジタルビデオ信号のビット番号を示している。なお横軸は時間である。
【０２２８】
ＢＫは、全ての画素において表示を行わないデジタルの信号（非表示信号）を示している。よって、非表示信号は画像情報を有さない。デジタルビデオ信号の代わりに非表示信号がＥＬ駆動用ＴＦＴ１０７のゲート電極に入力されると、ＥＬ駆動用ＴＦＴはオフになり、ＥＬ素子は発光しない。なお本明細書において、非表示信号によって全ての画素が表示を行わない期間を非表示期間（ＢＫＦ）と呼ぶ。
【０２２９】
１フレーム期間が開始されると、まず非表示期間ＢＫＦ１が開始される。非表示期間ＢＫＦ１は画素及びメモリー書き込み期間であり、ソース信号線Ｓｊに入力された非表示信号ＢＫはＥＬ駆動用ＴＦＴ１０７のゲート電極及びメモリー１０９に入力される。
【０２３０】
ＥＬ駆動用ＴＦＴ１０７のゲート電極に非表示信号ＢＫが入力されると、ＥＬ駆動用ＴＦＴ１０７はオフになり、ＥＬ素子は発光しない。
【０２３１】
次にサブフレーム期間ＳＦ１が開始される。サブフレーム期間ＳＦ１は画素書き込み期間であり、１ビット目のデジタルビデオ信号がＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして１ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２３２】
サブフレーム期間ＳＦ１においては、メモリー１０９に非表示信号ＢＫが保持されている。
【０２３３】
次に非表示期間ＢＫＦ２が開始される。非表示期間ＢＫＦ２はメモリー読み出し期間であり、メモリー１０９において保持されている非表示信号ＢＫが読み出され、ＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして、ＥＬ駆動用ＴＦＴ１０７のゲート電極に非表示信号ＢＫが入力されると、ＥＬ駆動用ＴＦＴ１０７はオフになり、ＥＬ素子は発光しない。
【０２３４】
次にサブフレーム期間ＳＦ２が開始される。サブフレーム期間ＳＦ２は画素書き込み期間であるので、２ビット目のデジタルビデオ信号がＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして２ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２３５】
サブフレーム期間ＳＦ２においては、メモリー１０９に非表示信号ＢＫが保持されている。
【０２３６】
次に非表示期間ＢＫＦ３が開始される。非表示期間ＢＫＦ３はメモリー読み出し期間であり、メモリー１０９において保持されている非表示信号ＢＫが読み出され、ＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして、ＥＬ駆動用ＴＦＴ１０７のゲート電極に非表示信号ＢＫが入力されると、ＥＬ駆動用ＴＦＴ１０７はオフになり、ＥＬ素子は発光しない。
【０２３７】
次に分割サブフレーム期間ＳＦ８＿１が開始される。分割サブフレーム期間ＳＦ８＿１は画素及びメモリー書き込み期間であり、ソース信号線Ｓｊに入力された８ビット目のデジタルビデオ信号は、ＥＬ駆動用ＴＦＴ１０７のゲート電極及びメモリー１０９に入力される。そして８ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２３８】
次にサブフレーム期間ＳＦ５が開始される。サブフレーム期間ＳＦ５は画素書き込み期間であるので、５ビット目のデジタルビデオ信号がＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして５ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２３９】
サブフレーム期間ＳＦ５においては、メモリー１０９に８ビット目のデジタルビデオ信号が保持されている。
【０２４０】
次に分割サブフレーム期間ＳＦ８＿２が開始される。分割サブフレーム期間ＳＦ８＿２はメモリー読み出し期間であり、メモリー１０９において保持されている８ビット目のデジタルビデオ信号が読み出され、ＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして８ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２４１】
次に分割サブフレーム期間ＳＦ６＿１が開始される。分割サブフレーム期間ＳＦ６＿１は画素書き込み期間であるので、６ビット目のデジタルビデオ信号がＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして６ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２４２】
分割サブフレーム期間ＳＦ６＿１においては、メモリー１０９に８ビット目のデジタルビデオ信号が保持されている。
【０２４３】
次に分割サブフレーム期間ＳＦ８＿３が開始される。分割サブフレーム期間ＳＦ８＿３はメモリー読み出し期間であり、メモリー１０９において保持されている８ビット目のデジタルビデオ信号が読み出され、ＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして８ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２４４】
次にサブフレーム期間ＳＦ４が開始される。サブフレーム期間ＳＦ４は画素書き込み期間であるので、４ビット目のデジタルビデオ信号がＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして４ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２４５】
サブフレーム期間ＳＦ４においては、メモリー１０９に８ビット目のデジタルビデオ信号が保持されている。
【０２４６】
次に分割サブフレーム期間ＳＦ８＿４が開始される。分割サブフレーム期間ＳＦ８＿４はメモリー読み出し期間であり、メモリー１０９において保持されている８ビット目のデジタルビデオ信号が読み出され、ＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして８ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２４７】
次にサブフレーム期間ＳＦ３が開始される。サブフレーム期間ＳＦ３は画素書き込み期間であるので、３ビット目のデジタルビデオ信号がＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして３ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２４８】
サブフレーム期間ＳＦ３においては、メモリー１０９に８ビット目のデジタルビデオ信号が保持されている。
【０２４９】
次に分割サブフレーム期間ＳＦ８＿５が開始される。分割サブフレーム期間ＳＦ８＿５はメモリー読み出し期間であり、メモリー１０９において保持されている８ビット目のデジタルビデオ信号が読み出され、ＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして８ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２５０】
次に分割サブフレーム期間ＳＦ７＿１が開始される。分割サブフレーム期間ＳＦ７＿１は画素及びメモリー書き込み期間であり、ソース信号線Ｓｊに入力された７ビット目のデジタルビデオ信号は、ＥＬ駆動用ＴＦＴ１０７のゲート電極及びメモリー１０９に入力される。そして７ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２５１】
次に分割サブフレーム期間ＳＦ６＿２が開始される。分割サブフレーム期間ＳＦ６＿２は画素書き込み期間であるので、６ビット目のデジタルビデオ信号がＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして６ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２５２】
分割サブフレーム期間ＳＦ６＿２においては、メモリー１０９に７ビット目のデジタルビデオ信号が保持されている。
【０２５３】
次に分割サブフレーム期間ＳＦ７＿２が開始される。分割サブフレーム期間ＳＦ７＿２はメモリー読み出し期間であり、メモリー１０９において保持されている７ビット目のデジタルビデオ信号が読み出され、ＥＬ駆動用ＴＦＴ１０７のゲート電極に入力される。そして７ビット目のデジタルビデオ信号により、ＥＬ素子が発光するかしないかが選択される。
【０２５４】
分割サブフレーム期間ＳＦ７＿２が終わると、１フレーム期間が終了する。１フレーム期間における発光するサブフレーム期間の長さの和の割合によって、各画素の階調が決まる。
【０２５５】
上記構成によって、二進コード法による時間分割駆動において顕著な、偽輪郭などの表示妨害が視認されるのを防ぐことができる。
【０２５６】
なお本実施例では、図４〜図６に示した構成を有する自発光装置の駆動方法について説明したが、図１０〜図１２に示した構成を有する自発光装置も、本実施例で示した駆動方法を用いることができる。
【０２５７】
（実施例２）
本実施例では、実施の形態１において示した画素とはＴＦＴの極性が異なる例について説明する。
【０２５８】
図１６に本実施例の画素の構成を示す。図１６に示すのは複数の画素２０４のうちの任意の１つであり、ソース信号線Ｓｊ（Ｓ１〜Ｓｘのうちの１つ）、アドレス用ゲート信号線Ｇａｉ（Ｇａ１〜Ｇａｙのうちの１つ）、メモリー用ゲート信号線Ｇｍｉ（Ｇｍ１〜Ｇｍｙのうちの１つ）、高電圧側電源線ＨＰＳｉ（ＨＰＳ１〜ＨＰＳｙのうちの１つ）及び低電圧側電源線ＬＰＳｉ（ＬＰＳ１〜ＬＰＳｙのうちの１つ）を有している。
【０２５９】
また画素２０４は、アドレス用ＴＦＴ２０５、メモリー用ＴＦＴ２０６、ＥＬ駆動用ＴＦＴ２０７、ＥＬ素子２０８及びメモリー２０９を有している。
【０２６０】
アドレス用ＴＦＴ２０５のゲート電極は、アドレス用ゲート信号線Ｇａｉに接続されている。また、アドレス用ＴＦＴ２０５のソース領域とドレイン領域は、一方はソース信号線Ｓｊに、もう一方はＥＬ駆動用ＴＦＴ２０７のゲート電極に接続されている。
【０２６１】
また、メモリー用ＴＦＴ２０６のゲート電極はメモリー用ゲート信号線Ｇｍｉに接続されている。また、メモリー用ＴＦＴ２０６のソース領域とドレイン領域は、一方はＥＬ駆動用ＴＦＴ２０７のゲート電極に、もう一方はメモリー２０９に接続されている。つまり、アドレス用ＴＦＴ２０５のソース領域とドレイン領域のうちのソース信号線Ｓｊに接続されていない側と、メモリー用ＴＦＴ２０６のソース領域とドレイン領域のうちのメモリー２０９に接続されていない側とは接続されている。
【０２６２】
ＥＬ駆動用ＴＦＴ２０７のソース領域は画素電極側電源２８１に接続されており、ドレイン領域はＥＬ素子２０８が有する画素電極に接続されている。ＥＬ素子２０８は、画素電極と、対向電極と、画素電極と対向電極の間に設けられたＥＬ層とを有している。ＥＬ素子２０８の対向電極は、対向電極側電源２８２に接続されている。
【０２６３】
画素電極側電源２８１と対向電極側電源２８２の電位は、画素電極側電源２８１の電位がＥＬ素子２０８の画素電極に与えられたときに、ＥＬ素子２０８が発光する程度に、互いに電位差を有している。
【０２６４】
ＥＬ素子２０８の画素電極と対向電極は、一方が陽極であり、他方が陰極である。本実施例ではＥＬ駆動用ＴＦＴ２０７がｎチャネル型ＴＦＴであるので、陰極を画素電極として用い、陽極を対向電極として用いている。
【０２６５】
なお、ＥＬ駆動用ＴＦＴ１０７のソース領域に接続される画素電極側電源２８１を低電圧側電源と共通にし、ＥＬ素子２０８の対向電極に接続される対向電極側電源２８２を高電圧側電源と共通にする構成にしても良い。
【０２６６】
次に、メモリー２０９の詳しい構成について説明する。図１７にメモリー２０９の詳しい構成を示す。
【０２６７】
メモリー２０９は３つのｎチャネル型ＴＦＴ２１０、２１１、２１２と、３つのｐチャネル型ＴＦＴ２１３、２１４、２１５とを有している。
【０２６８】
ｎチャネル型ＴＦＴ２１０のソース領域は低電圧側電源線ＬＰＳｉに、ドレイン領域はｎチャネル型ＴＦＴ２１１のソース領域に接続されている。またｐチャネル型ＴＦＴ２１４のソース領域は高電圧側電源線ＨＰＳｉに、ドレイン領域はｐチャネル型ＴＦＴ２１３のソース領域に接続されている。
【０２６９】
ｎチャネル型ＴＦＴ２１１のドレイン領域と、ｐチャネル型ＴＦＴ２１３のドレイン領域は、接続点２１６で接続されている。
【０２７０】
また、ｎチャネル型ＴＦＴ２１２のソース領域は低電圧側電源線ＬＰＳｉに接続されており、ｐチャネル型ＴＦＴ２１５のソース領域は高電圧側電源線ＨＰＳｉに接続されている。そしてｎチャネル型ＴＦＴ２１２のドレイン領域と、ｐチャネル型ＴＦＴ２１５のドレイン領域とが接続点２１７において接続されている。
【０２７１】
ｎチャネル型ＴＦＴ２１０のゲート電極はアドレス用ゲート信号線Ｇａｉに接続されており、ｐチャネル型ＴＦＴ２１４のゲート電極は、メモリー用ゲート信号線Ｇｍ（ｉ−１）に接続されている。
【０２７２】
ｎチャネル型ＴＦＴ２１１とｐチャネル型ＴＦＴ２１３のゲート電極は接続されており、またそれぞれ接続点２１７にも接続されている。ｎチャネル型ＴＦＴ２１２とｐチャネル型ＴＦＴ２１５のゲート電極は接続されており、またそれぞれ接続点２１６にも接続されている。
【０２７３】
接続点２１６はメモリー用ＴＦＴ２０６のソース領域またはドレイン領域と接続されている。
【０２７４】
なお、本発明においてアドレス用ＴＦＴ２０５と、メモリー用ＴＦＴ２０６とは同じ極性を有していることが必要である。また、アドレス用ＴＦＴ２０５と、メモリー用ＴＦＴ２０６とは、ＥＬ駆動用ＴＦＴ２０７と逆の極性を有していることが必要である。
【０２７５】
さらに、メモリー２０９が有するＴＦＴのうち、アドレス用ゲート信号線Ｇａｉにゲート電極が接続されているＴＦＴと、ＥＬ駆動用ＴＦＴ２０７とは同じ極性を有していることが必要である。また、メモリー２０９が有するＴＦＴのうち、隣接する画素が有するメモリー用ゲート信号線Ｇａ（ｉ−１）にゲート電極が接続されているＴＦＴは、アドレス用ＴＦＴ２０５及びメモリー用ＴＦＴ２０６と同じ極性を有していることが必要である。
【０２７６】
本実施例は実施例１と自由に組み合わせて実施することが可能である。
【０２７７】
（実施例３）
本実施例は、図５に示した画素において、コンデンサを設けた例について説明する。
【０２７８】
図１８に本実施例の画素の構成を示す。図５に示したものは同じ符号を付す。図１８に示した画素において、コンデンサ以外のＴＦＴやＥＬ素子の詳しい接続の様子については、既に実施の形態において説明したので、ここではコンデンサの接続構成についてのみ説明する。
【０２７９】
コンデンサ１３１は、ＥＬ駆動用ＴＦＴ１０７のゲート電極と高電圧電源線ＨＰＳｉの間に形成される。またコンデンサ１３２と１３３は、高電圧電源線ＨＰＳｉと、ドレイン領域が互いに接続されている２組のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのゲート電極とによって、それぞれ形成されている。
【０２８０】
コンデンサを設けることによって、アドレス用ＴＦＴ１０５やメモリー用ＴＦＴ１０６のオフ電流（オフの際にチャネル形成領域に流れる電流）によって、メモリー１０９に保持されている電荷が減るのを防ぐことができる。
【０２８１】
なおコンデンサ１３１、１３２、１３３は必ずしも設ける必要はない。
【０２８２】
本実施例は、実施例１または２と自由に組み合わせて実施することが可能である。
【０２８３】
（実施例４）
本実施例では、本実施の形態２において示した画素とはＴＦＴの極性が異なる例について説明する。
【０２８４】
画素４０４の詳しい構成を図１９に示す。図１９に示すのは複数の画素４０４のうちの任意の１つであり、ソース信号線Ｓｊ（Ｓ１〜Ｓｘのうちの１つ）、アドレス用ゲート信号線Ｇａｉ（Ｇａ１〜Ｇａｙのうちの１つ）、メモリー用ゲート信号線Ｇｍｉ（Ｇｍ１〜Ｇｍｙのうちの１つ）、高電圧側電源線ＨＰＳｉ（ＨＰＳ１〜ＨＰＳｙのうちの１つ）、低電圧側電源線ＬＰＳｉ（ＬＰＳ１〜ＬＰＳｙのうちの１つ）、画素電極側電源線Ｖａｉ（Ｖａ１〜Ｖａｙのうちの１つ）及び対向電極側電源線Ｖｂｉ（Ｖｂ１〜Ｖｂｙのうちの１つ）を有している。
【０２８５】
高電圧側電源線ＨＰＳ１〜ＨＰＳｙは高電圧側電源に、低電圧側電源線ＬＰＳ１〜ＬＰＳｙは低電圧側電源に接続されている。また、画素電極側電源線Ｖａ１〜Ｖａｙは画素電極側電源に、対向電極側電源線Ｖｂ１〜Ｖｂｙは対向電極側電源にそれぞれ接続されている。
【０２８６】
また画素４０４は、アドレス用ＴＦＴ４０５、メモリー用ＴＦＴ４０６、ＥＬ駆動用ＴＦＴ４０７、ＥＬ素子４０８及びメモリー４０９を有している。本実施例において、アドレス用ＴＦＴ４０５及びメモリー用ＴＦＴ４０６はｐチャネル型ＴＦＴであり、ＥＬ駆動用ＴＦＴ４０７はｎチャネル型ＴＦＴである。
【０２８７】
アドレス用ＴＦＴ４０５のゲート電極はアドレス用ゲート信号線Ｇａｉに接続されている。また、アドレス用ＴＦＴ４０５のソース領域とドレイン領域は、一方はソース信号線Ｓｊに、もう一方はＥＬ駆動用ＴＦＴ４０７のゲート電極に接続されている。
【０２８８】
また、メモリー用ＴＦＴ４０６のゲート電極はメモリー用ゲート信号線Ｇｍｉに接続されている。また、メモリー用ＴＦＴ４０６のソース領域とドレイン領域は、一方はＥＬ駆動用ＴＦＴ４０７のゲート電極に、もう一方はメモリー４０９に接続されている。つまり、アドレス用ＴＦＴ４０５のソース領域とドレイン領域のうちのソース信号線Ｓｊに接続されていない側と、メモリー用ＴＦＴ４０６のソース領域とドレイン領域のうちのメモリー４０９に接続されていない側とは電気的に接続されている。
【０２８９】
ＥＬ駆動用ＴＦＴ４０７のソース領域は画素電極側電源線Ｖａｉに接続されており、ドレイン領域はＥＬ素子４０８が有する画素電極に接続されている。ＥＬ素子４０８は、画素電極と、対向電極と、画素電極と対向電極の間に設けられたＥＬ層とを有している。ＥＬ素子４０８の対向電極は、対向電極側電源線Ｖｂｉに接続されている。
【０２９０】
画素電極側電源線Ｖａｉと対向電極側電源線Ｖｂｉの電位は、画素電極側電源線Ｖａｉの電位がＥＬ素子４０８の画素電極に与えられたときに、ＥＬ素子４０８が発光する程度に、互いに電位差を有している。
【０２９１】
また、ＥＬ素子の画素電極と対向電極は、一方が陽極であり、他方が陰極である。本実施例のようにＥＬ駆動用ＴＦＴ４０７がｎチャネル型ＴＦＴの場合、陰極を画素電極として用い、陽極を対向電極として用いた方が好ましい。
【０２９２】
次に、メモリー４０９の詳しい構成について説明する。図２０にメモリー４０９の詳しい構成を示す。
【０２９３】
メモリー４０９は２つのｎチャネル型ＴＦＴ（ＮＴＦＴ）４１１、４１２と、２つのｐチャネル型ＴＦＴ（ＰＴＦＴ）４１３、４１４とを有している。
【０２９４】
ｎチャネル型ＴＦＴ４１１、４１２のソース領域は、低電圧側電源線ＬＰＳｉにそれぞれ接続されている。またｐチャネル型ＴＦＴ４１３、４１４のソース領域は、高電圧側電源線ＨＰＳｉにそれぞれ接続されている。
【０２９５】
ｎチャネル型ＴＦＴ４１１のドレイン領域と、ｐチャネル型ＴＦＴ４１３のドレイン領域は、接続点４１６で接続されている。また、ｎチャネル型ＴＦＴ４１２のドレイン領域と、ｐチャネル型ＴＦＴ４１４のドレイン領域は、接続点４１７で接続されている。
【０２９６】
ｎチャネル型ＴＦＴ４１１とｐチャネル型ＴＦＴ４１３のゲート電極は、接続点４１７に接続されている。また、ｐチャネル型ＴＦＴ４１２とｎチャネル型ＴＦＴ４１４のゲート電極は、接続点４１６に接続されている。
【０２９７】
接続点４１６はメモリー用ＴＦＴ４０６のソース領域またはドレイン領域と接続されている。
【０２９８】
なお、アドレス用ＴＦＴ４０５と、メモリー用ＴＦＴ４０６とは同じ極性を有している。
【０２９９】
本実施例は実施例１と自由に組み合わせて実施することが可能である。
【０３００】
（実施例５）
本実施例は、図１１に示した画素において、コンデンサを設けた例について説明する。
【０３０１】
図２１に本実施例の画素の構成を示す。図１１に示したものは同じ符号を付す。図２１に示した画素において、コンデンサ以外のＴＦＴやＥＬ素子の詳しい接続の様子については、既に実施の形態において説明したので、ここではコンデンサの接続構成についてのみ説明する。
【０３０２】
コンデンサ３３１は、ＥＬ駆動用ＴＦＴ３０７のゲート電極と画素電極側電源線Ｖａｉの間に形成される。またコンデンサ３３２と３３３は、画素電極側電源線Ｖａｉと、メモリー３０９が有する、ドレイン領域が互いに接続されている２組のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのゲート電極とによって、それぞれ形成されている。
【０３０３】
コンデンサを設けることによって、アドレス用ＴＦＴ３０５やメモリー用ＴＦＴ３０６のオフ電流（オフの際にチャネル形成領域に流れる電流）によって、メモリー３０９に保持されている電荷が減るのを防ぐことができる。
【０３０４】
なおコンデンサ３３１、３３２、３３３は、寄生容量等で十分な場合には、別途設ける必要はない。
【０３０５】
本実施例は、実施例１または４と自由に組み合わせて実施することが可能である。
【０３０６】
（実施例６）
本実施例では、本発明の自発光装置の画素部を駆動させるために用いる、ソース信号線駆動回路、アドレス用ゲート信号線駆動回路及びメモリー用ゲート信号線駆動回路の詳しい構成について説明する。
【０３０７】
図２２に本実施例の自発光装置の駆動回路のブロック図を示す。図２２（Ａ）はソース信号線駆動回路６０１であり、シフトレジスタ６０２、ラッチ（Ａ）６０３、ラッチ（Ｂ）６０４を有している。
【０３０８】
ソース信号線駆動回路６０１において、シフトレジスタ６０２にクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ６０２は、これらのクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ等（図示せず）を通して後段の回路へタイミング信号を順次入力する。
【０３０９】
シフトレジスタ６０２からのタイミング信号は、バッファ等によって緩衝増幅される。タイミング信号が入力される配線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファが設けられる。なおバッファは必ずしも設ける必要はない。
【０３１０】
バッファによって緩衝増幅されたタイミング信号は、ラッチ（Ａ）６０３に入力される。ラッチ（Ａ）６０３は、ｎビットデジタルビデオ信号を処理する複数のステージのラッチを有している。ラッチ（Ａ）６０３は、前記タイミング信号が入力されると、ソース信号線駆動回路６０１の外部から入力されるｎビットのデジタルビデオ信号を順次取り込み、保持する。
【０３１１】
なお、ラッチ（Ａ）６０３にデジタルビデオ信号を取り込む際に、ラッチ（Ａ）６０３が有する複数のステージのラッチに、順にデジタルビデオ信号を入力しても良い。しかし本発明はこの構成に限定されない。ラッチ（Ａ）６０３が有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
【０３１２】
ラッチ（Ａ）６０３の全てのステージのラッチにデジタルビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【０３１３】
１ライン期間が終了すると、ラッチ（Ｂ）６０４にラッチシグナル（Latch Signal）が入力される。この瞬間、ラッチ（Ａ）６０３に書き込まれ保持されているデジタルビデオ信号は、ラッチ（Ｂ）６０４に一斉に送出され、ラッチ（Ｂ）６０４の全ステージのラッチに書き込まれ、保持される。
【０３１４】
デジタルビデオ信号をラッチ（Ｂ）６０４に送出し終えたラッチ（Ａ）６０３には、シフトレジスタ６０２からのタイミング信号に基づき、デジタルビデオ信号の書き込みが順次行われる。
【０３１５】
この２順目の１ライン期間中には、ラッチ（Ｂ）６０３に書き込まれ、保持されているデジタルビデオ信号がソース信号線に入力される。
【０３１６】
図２２（Ｂ）はアドレス用ゲート信号線駆動回路の構成を示すブロック図である。
【０３１７】
アドレス用ゲート信号線駆動回路６０５は、それぞれシフトレジスタ６０６、バッファ６０７を有している。また場合によってはレベルシフトを有していても良い。
【０３１８】
アドレス用ゲート信号線駆動回路６０５において、シフトレジスタ６０６からのタイミング信号がバッファ６０７に入力され、対応するアドレス用ゲート信号線に入力される。アドレス用ゲート信号線には、１ライン分の画素のアドレス用ＴＦＴのゲート電極が接続されている。そして、１ライン分の画素のアドレス用ＴＦＴを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【０３１９】
なおメモリー用ゲート信号線駆動回路はアドレス用ゲート信号線駆動回路の構成と同じであるので、図２２（Ｂ）を参考にする。ただしメモリー用ゲート信号線駆動回路の場合、バッファからの出力はメモリー用ゲート信号線に入力される。またメモリー用ゲート信号線には、１ライン分の画素のメモリー用ＴＦＴのゲート電極が接続されている。そして、１ライン分の画素のメモリー用ＴＦＴを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【０３２０】
本実施例は実施例１〜５と自由に組み合わせて実施することが可能である。
【０３２１】
（実施例７）
本実施例においては、同一基板上に、画素部および画素部の周辺に設ける駆動回路のＴＦＴ（Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。なお本実施例では、画素部のＴＦＴとして代表的にアドレス用ＴＦＴとＥＬ駆動用ＴＦＴのみを示したが、各画素のメモリー用ＴＦＴや、メモリーが有するＴＦＴも同時に形成することができる。
【０３２２】
まず、図２３（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【０３２３】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０３２４】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０[％]として行う。
【０３２５】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm2]で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０３２６】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【０３２７】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。
【０３２８】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９または９９．９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することができる。
【０３２９】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例は、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとする組み合わせで形成することが好ましい。
【０３３０】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【０３３１】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。（図２３（Ａ））
【０３３２】
そして、第１のドーピング処理を行いＮ型を付与する不純物元素を添加する。（図２３（Ｂ））ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１５がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。第１の不純物領域５０１７〜５０２５には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でＮ型を付与する不純物元素を添加する。
【０３３３】
次に、図２３（Ｃ）に示すように第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ(１３．５６[MHz])電力を供給し、プラズマを生成して行う。基板側（試料ステージ）には５０[W]のＲＦ(１３．５６[MHz])電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層５０２６〜５０３１（第１の導電層５０２６ａ〜５０３１ａと第２の導電層５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２６〜５０３１で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【０３３４】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【０３３５】
そして、図２４（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図２３（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第２の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第２の導電層５０２６ａ〜５０３０ａと重なる第３の不純物領域５０３２〜５０４１と、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０４２〜５０５１とを形成する。Ｎ型を付与する不純物元素は、第２の不純物領域で１×１０17〜１×１０19[atoms/cm3]の濃度となるようにし、第３の不純物領域で１×１０16〜１×１０18[atoms/cm3]の濃度となるようにする。
【０３３６】
そして、図２４（Ｂ）に示すように、Ｐチャネル型ＴＦＴを形成する島状半導体層５００４〜５００６に第1の導電型とは逆の導電型の第４の不純物領域５０５２〜５０７４を形成する。第２の導電層５０２７ｂ〜５０３０ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴを形成する島状半導体層５００３および配線部５０３１はレジストマスク５２００で全面を被覆しておく。不純物領域５０５２〜５０７４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を２×１０20〜２×１０21[atoms/cm3]となるようにする。
【０３３７】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第２の導電層５０２６〜５０３０がゲート電極として機能する。また、５０３１は島状のソース信号線として機能する。
【０３３８】
こうして導電型の制御を目的として図２４（Ｃ）に示すように、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、５０２６〜５０３１に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０３３９】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０３４０】
次いで、図２５（Ａ）に示すように、第１の層間絶縁膜５０７５を酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０７６を形成した後、第１の層間絶縁膜５０７５、第２の層間絶縁膜５０７６、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続配線、信号線を含む）５０７７〜５０８２、５０８４をパターニング形成した後、接続配線５０８２に接する画素電極５０８３をパターニング形成する。
【０３４１】
第２の層間絶縁膜５０７６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０７６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすれば良い。
【０３４２】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、Ｎ型の不純物領域５０１７、５０１８またはＰ型の不純物領域５０５２〜５０７４に達するコンタクトホール、配線５０３１に達するコンタクトホール、電流供給線に達するコンタクトホール（図示せず）、およびゲート電極に達するコンタクトホール（図示せず）をそれぞれ形成する。
【０３４３】
また、配線（接続配線、信号線を含む）５０７７〜５０８２、５０８４として、Ｔｉ膜を１００[nm]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【０３４４】
また、本実施例では、画素電極５０８３としてＩＴＯ膜を１１０[nm]の厚さに形成し、パターニングを行った。画素電極５０８３を接続配線５０８２と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５０８３がＥＬ素子の陽極となる。（図２５（Ａ））
【０３４５】
次に、図２５（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、画素電極５０８３に対応する位置に開口部を形成して第３の層間絶縁膜５０８５を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまう。
【０３４６】
次に、ＥＬ層５０８６および陰極（ＭｇＡｇ電極）５０８７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層５０８６の膜厚は８０〜２００[nm]（典型的には１００〜１２０[nm]）、陰極５０８７の厚さは１８０〜３００[nm]（典型的には２００〜２５０[nm]）とすれば良い。
【０３４７】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、ＥＬ層を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層を形成するのが好ましい。
【０３４８】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。
【０３４９】
次に陰極５０８７を形成する。陰極５０８７は、各色のＥＬ層に共通の連続した膜として形成しても良いし、メタルマスクを用いて各色毎に選択的に形成するようにしても良い。なお、全画素にＥＬ層および陰極を形成するまで真空を破らずに処理することが好ましい。
【０３５０】
ここではＲＧＢに対応した３種類のＥＬ素子を形成する方式を用いたが、白色発光のＥＬ素子とカラーフィルタを組み合わせた方式、青色または青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＥＬ素子を重ねる方式などを用いても良い。
【０３５１】
なお、ＥＬ層５０８６としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造をＥＬ層とすれば良い。また、本実施例ではＥＬ素子の陰極としてＭｇＡｇ電極を用いた例を示すが、公知の他の材料であっても良い。
【０３５２】
次いで、ＥＬ層および陰極を覆って保護電極５０８８を形成する。この保護電極５０８８としてはアルミニウムを主成分とする導電膜を用いれば良い。保護電極５０８８はＥＬ層および陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成すれば良い。また、ＥＬ層および陰極を形成した後で大気解放しないで連続的に形成することが好ましい。
【０３５３】
最後に、窒化珪素膜でなるパッシベーション膜５０８９を３００[nm]の厚さに形成する。実際には保護電極５０８８がＥＬ層を水分等から保護する役割を果たすが、さらにパッシベーション膜５０８９を形成しておくことで、ＥＬ素子の信頼性をさらに高めることが出来る。
【０３５４】
こうして図２５（Ｂ）に示すような構造のアクティブマトリクス型自発光装置が完成する。なお、本実施例におけるアクティブマトリクス型自発光装置の作成工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０３５５】
ところで、本実施例のアクティブマトリクス基板は、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、ソース信号線駆動回路の駆動周波数を１０[MHz]以上にすることが可能である。
【０３５６】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のＮチャネル型ＴＦＴとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
【０３５７】
本実施例の場合、Ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ＧＯＬＤ領域、ＬＤＤ領域およびチャネル形成領域を含み、ＧＯＬＤ領域はゲート絶縁膜を介してゲート電極と重なっている。
【０３５８】
また、ＣＭＯＳ回路のＰチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、Ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０３５９】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流値を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、ＬＤＤ領域の一部がゲート絶縁膜を介してゲート電極と重なる構成を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。
【０３６０】
なお、実際には図２５（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＥＬ素子の信頼性が向上する。
【０３６１】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリント基板：ＦＰＣ）を取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中では自発光装置という。
【０３６２】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚（島状半導体層パターン、第１配線パターン（ゲート配線、島状のソース配線、容量配線）、ｎチャネル領域のマスクパターン、コンタクトホールパターン、第２配線パターン（画素電極、接続電極含む））とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【０３６３】
本実施例は実施例１〜６と自由に組み合わせて実施することが可能である。
【０３６４】
（実施例８）
本発明において、三重項励起子からの燐光を発光に利用できるＥＬ材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＥＬ素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０３６５】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
【０３６６】
上記の論文により報告されたＥＬ材料（クマリン色素）の分子式を以下に示す。
【０３６７】
【化１】
(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
【０３６９】
上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分子式を以下に示す。
【０３７０】
【化２】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０３７２】
上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分子式を以下に示す。
【０３７３】
【化３】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【０３７５】
なお本発明の自発光装置に用いられる三重項励起子からの燐光を発光に利用できるＥＬ材料は、上記構成に限定されない。また、本発明の自発光装置に用いられるＥＬ材料は、燐光を発光に利用できるＥＬ材料に限定されず、蛍光を発光に利用できるＥＬ材料を用いても良い。
【０３７６】
なお、本実施例の構成は、実施例１〜実施例７のいずれの構成とも自由に組み合わせて実施することが可能である。
【０３７７】
（実施例９）
自発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。
【０３７８】
本発明の自発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ：Digital Versatile Disc）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、自発光装置を用いることが望ましい。それら電子機器の具体例を図２６に示す。
【０３７９】
図２６（Ａ）はＥＬ表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の自発光装置は表示部２００３に用いることができる。自発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、ＥＬ表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０３８０】
図２６（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の自発光装置は表示部２１０２に用いることができる。
【０３８１】
図２６（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の自発光装置は表示部２２０３に用いることができる。
【０３８２】
図２６（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の自発光装置は表示部２３０２に用いることができる。
【０３８３】
図２６（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明の自発光装置はこれら表示部Ａ、Ｂ２４０３、２４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０３８４】
図２６（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の自発光装置は表示部２５０２に用いることができる。
【０３８５】
図２６（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の自発光装置は表示部２６０２に用いることができる。
【０３８６】
ここで図２６（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明の自発光装置は表示部２７０３に用いることができる。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることができる。
【０３８７】
なお、将来的にＥＬ材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０３８８】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。ＥＬ材料の応答速度は非常に高いため、自発光装置は動画表示に好ましい。
【０３８９】
また、自発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に自発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０３９０】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜８に示したいずれの構成を有する自発光装置を用いても良い。
【０３９１】
【発明の効果】
本発明の自発光装置では、１フレーム期間中に点灯期間と非点灯期間とが分割されて交互に出現する。そのため人間の視点が左右上下に微妙に動いて、非点灯の画素のみを連続して凝視したり、逆に点灯している画素のみを連続して凝視してしまったとしても、連続する点灯期間もしくは非点灯期間の長さが、従来の単純な二進コード法による駆動に比べて短いため、偽輪郭の視認を防止することができる。
【０３９２】
また、実施の形態１に示した本発明の自発光装置は、画素内に設けられたメモリーにデジタルビデオ信号が記憶されるので、静止画の場合一度書き込みを行えば、フレーム毎にデジタルビデオ信号の入力を行わなくとも静止画を継続的に表示することができる。すなわち、静止画を表示する際は、最低１フレーム分の信号の処理動作を行った後にソース信号線駆動回路を停止させておくことが可能となり、それに伴って電力消費を大きく低減することが可能となる。
【０３９３】
また、実施の形態２に示した本発明の自発光装置は、画素及びメモリー書き込み期間以外の期間において、高電圧側電源線と低電圧側電源線の電位は一定である。そのため、画素内に設けられたメモリーはＳＲＡＭとして機能するため、デジタルビデオ信号がメモリーに記憶されると、再びデジタルビデオ信号がメモリーに入力されるまで、記憶したデジタルビデオ信号を保持する。よって、静止画の場合一度書き込みを行えば、フレーム毎にデジタルビデオ信号の入力を行わなくとも静止画を継続的に表示することができる。すなわち、静止画を表示する際は、最低１フレーム分の信号の処理動作を行った後にソース信号線駆動回路を停止させておくことが可能となり、それに伴って電力消費を大きく低減することが可能となる。
【０３９４】
上記構成によって、二進コード法による時間分割駆動において顕著な、偽輪郭などの表示妨害が視認されるのを防ぐことができる。
【図面の簡単な説明】
【図１】 本発明の駆動方法を用いた自発光装置の画素部と、表示期間と分割表示期間の長さの比を表した図。
【図２】 本発明の駆動方法を用いた自発光装置の画素部と、点灯期間と非点灯期間の長さの比を表した図。
【図３】 本発明の自発光装置の上面ブロック図。
【図４】 本発明の自発光装置の画素部。
【図５】 本発明の自発光装置の画素回路図。
【図６】 メモリーの回路図。
【図７】 本発明の自発光装置の駆動方法を示す図。
【図８】 駆動時における画素の接続構成を示す図。
【図９】 本発明の自発光装置の駆動方法を示す図。
【図１０】 本発明の自発光装置の画素部。
【図１１】 本発明の自発光装置の画素回路図。
【図１２】 メモリーの回路図。
【図１３】 本発明の自発光装置の駆動方法を示す図。
【図１４】 駆動時における画素の接続構成を示す図。
【図１５】 本発明の自発光装置の駆動方法を示す図。
【図１６】 本発明の自発光装置の画素回路図。
【図１７】 メモリーの回路図。
【図１８】 本発明の自発光装置の画素回路図。
【図１９】 本発明の自発光装置の画素回路図。
【図２０】 メモリーの回路図。
【図２１】 本発明の自発光装置の画素回路図。
【図２２】 本発明の自発光装置の駆動回路のブロック図。
【図２３】 ＴＦＴの作成方法を示す図。
【図２４】 ＴＦＴの作成方法を示す図。
【図２５】 ＴＦＴの作成方法を示す図。
【図２６】 本発明の自発光装置を用いた電子機器の図。
【図２７】 従来の駆動方法を用いた自発光装置の画素部と、表示期間と分割表示期間の長さの比を表した図。
【図２８】 従来の駆動方法を用いた自発光装置の画素部と、点灯期間と非点灯期間の長さの比を表した図。
Claims (3)
- ＥＬ素子と、メモリーと、第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴと、を画素に有する自発光装置であって、
前記第１のＴＦＴにおける、ゲートは第１のゲート信号線と、ソースまたはドレインの一方はソース信号線と、ソースまたはドレインの他方は前記第３のＴＦＴのゲートと電気的に接続され、
前記第２のＴＦＴにおける、ゲートは第２のゲート信号線と、ソースまたはドレインの一方は前記第３のＴＦＴのゲートと、ソースまたはドレインの他方は前記メモリーと電気的に接続され、
前記第３のＴＦＴにおける、ソースまたはドレインの一方は第１の電源と、ソースまたはドレインの他方は前記ＥＬ素子と電気的に接続され、
前記メモリーは、第４のＴＦＴと、第５のＴＦＴと、第６のＴＦＴと、第７のＴＦＴと、第８のＴＦＴと、第９のＴＦＴと、を有し、
前記第４のＴＦＴにおける、ゲートは前記第１のゲート信号線と、ソースまたはドレインの一方は前記第５のＴＦＴのソースまたはドレインの一方と、ソースまたはドレインの他方は第１の電源線と電気的に接続され、
前記第５のＴＦＴにおける、ゲートは前記第７のＴＦＴのゲート、前記第６のＴＦＴのソースまたはドレインの一方、及び前記第９のＴＦＴのソースまたはドレインの一方と、ソースまたはドレインの他方は前記第７のＴＦＴのソースまたはドレインの一方、前記第６のＴＦＴのゲート、前記第９のＴＦＴのゲート、及び前記第２のＴＦＴのソースまたはドレインの他方と電気的に接続され、
前記第６のＴＦＴにおける、ゲートは前記第９のＴＦＴのゲートと、ソースまたはドレインの一方は前記第９のＴＦＴのソースまたはドレインの一方と、ソースまたはドレインの他方は前記第１の電源線と電気的に接続され、
前記第７のＴＦＴにおける、ソースまたはドレインの他方は前記第８のＴＦＴのソースまたはドレインの一方と電気的に接続され、
前記第８のＴＦＴにおける、ゲートは隣接する画素の第２のゲート信号線と、ソースまたはドレインの他方は第２の電源線と電気的に接続され、
前記第９のＴＦＴにおける、ソースまたはドレインの他方は前記第２の電源線と電気的に接続され、
前記第１のＴＦＴ、前記第２のＴＦＴ、前記第７のＴＦＴ、前記第８のＴＦＴ、及び前記第９のＴＦＴは第１の極性を有し、前記第３のＴＦＴ、前記第４のＴＦＴ、前記第５のＴＦＴ、及び前記第６のＴＦＴは第２の極性を有し、前記第１の極性と前記第２の極性は異なる極性であることを特徴とする自発光装置。 - ＥＬ素子と、メモリーと、第１のｎチャネル型ＴＦＴと、第２のｎチャネル型ＴＦＴと、第１のｐチャネル型ＴＦＴと、を画素に有する自発光装置であって、
前記第１のｎチャネル型ＴＦＴにおける、ゲートは第１のゲート信号線と、ソースまたはドレインの一方はソース信号線と、ソースまたはドレインの他方は前記第１のｐチャネル型ＴＦＴのゲートと電気的に接続され、
前記第２のｎチャネル型ＴＦＴにおける、ゲートは第２のゲート信号線と、ソースまたはドレインの一方は前記第１のｐチャネル型ＴＦＴのゲートと、ソースまたはドレインの他方は前記メモリーと電気的に接続され、
前記第１のｐチャネル型ＴＦＴにおける、ソースまたはドレインの一方は第１の電源と、ソースまたはドレインの他方は前記ＥＬ素子と電気的に接続され、
前記メモリーは、第２のｐチャネル型ＴＦＴと、第３のｐチャネル型ＴＦＴと、第４のｐチャネル型ＴＦＴと、第３のｎチャネル型ＴＦＴと、第４のｎチャネル型ＴＦＴと、第５のｎチャネル型ＴＦＴと、を有し、
前記第２のｐチャネル型ＴＦＴにおける、ゲートは前記第１のゲート信号線と、ソースまたはドレインの一方は前記第３のｐチャネル型ＴＦＴのソースまたはドレインの一方と、ソースまたはドレインの他方は第１の電源線と電気的に接続され、
前記第３のｐチャネル型ＴＦＴにおける、ゲートは前記第３のｎチャネル型ＴＦＴのゲート、前記第４のｐチャネル型ＴＦＴのソースまたはドレインの一方、及び前記第５のｎチャネル型ＴＦＴのソースまたはドレインの一方と、ソースまたはドレインの他方は前記第３のｎチャネル型ＴＦＴのソースまたはドレインの一方、前記第４のｐチャネル型ＴＦＴのゲート、前記第５のｎチャネル型ＴＦＴＴのゲート、及び前記第２のｎチャネル型ＴＦＴのソースまたはドレインの他方と電気的に接続され、
前記第４のｐチャネル型ＴＦＴにおける、ゲートは前記第５のｎチャネル型ＴＦＴのゲートと、ソースまたはドレインの一方は前記第５のｎチャネル型ＴＦＴのソースまたはドレインの一方と、ソースまたはドレインの他方は前記第１の電源線と電気的に接続され、
前記第３のｎチャネル型ＴＦＴにおける、ソースまたはドレインの他方は前記第４のｎチャネル型ＴＦＴのソースまたはドレインの一方と電気的に接続され、
前記第４のｎチャネル型ＴＦＴにおける、ゲートは隣接する画素の第２のゲート信号線と、ソースまたはドレインの他方は第２の電源線と電気的に接続され、
前記第５のｎチャネル型ＴＦＴにおける、ソースまたはドレインの他方は前記第２の電源線と電気的に接続されていることを特徴とする自発光装置。 - ＥＬ素子と、メモリーと、第１のｐチャネル型ＴＦＴと、第２のｐチャネル型ＴＦＴと、第１のｎチャネル型ＴＦＴと、を画素に有する自発光装置であって、
前記第１のｐチャネル型ＴＦＴにおける、ゲートは第１のゲート信号線と、ソースまたはドレインの一方はソース信号線と、ソースまたはドレインの他方は前記第１のｎチャネル型ＴＦＴのゲートと電気的に接続され、
前記第２のｐチャネル型ＴＦＴにおける、ゲートは第２のゲート信号線と、ソースまたはドレインの一方は前記第１のｎチャネル型ＴＦＴのゲートと、ソースまたはドレインの他方は前記メモリーと電気的に接続され、
前記第１のｎチャネル型ＴＦＴにおける、ソースまたはドレインの一方は第１の電源と、ソースまたはドレインの他方は前記ＥＬ素子と電気的に接続され、
前記メモリーは、第２のｎチャネル型ＴＦＴと、第３のｎチャネル型ＴＦＴと、第４のｎチャネル型ＴＦＴと、第３のｐチャネル型ＴＦＴと、第４のｐチャネル型ＴＦＴと、第５のｐチャネル型ＴＦＴと、を有し、
前記第２のｎチャネル型ＴＦＴにおける、ゲートは前記第１のゲート信号線と、ソースまたはドレインの一方は前記第３のｎチャネル型ＴＦＴのソースまたはドレインの一方と、ソースまたはドレインの他方は第１の電源線と電気的に接続され、
前記第３のｎチャネル型ＴＦＴにおける、ゲートは前記第３のｐチャネル型ＴＦＴのゲート、前記第４のｎチャネル型ＴＦＴのソースまたはドレインの一方、及び前記第５のｐチャネル型ＴＦＴのソースまたはドレインの一方と、ソースまたはドレインの他方は前記第３のｐチャネル型ＴＦＴのソースまたはドレインの一方、前記第４のｎチャネル型ＴＦＴのゲート、前記第５のｐチャネル型ＴＦＴのゲート、及び前記第２のｐチャネル型ＴＦＴのソースまたはドレインの他方と電気的に接続され、
前記第４のｎチャネル型ＴＦＴにおける、ゲートは前記第５のｐチャネル型ＴＦＴのゲートと、ソースまたはドレインの一方は前記第５のｐチャネル型ＴＦＴのソースまたはドレインの一方と、ソースまたはドレインの他方は前記第１の電源線と電気的に接続され、
前記第３のｐチャネル型ＴＦＴにおける、ソースまたはドレインの他方は前記第４のｐチャネル型ＴＦＴのソースまたはドレインの一方と電気的に接続され、
前記第４のｐチャネル型ＴＦＴにおける、ゲートは隣接する画素の第２のゲート信号線と、ソースまたはドレインの他方は第２の電源線と電気的に接続され、
前記第５のｐチャネル型ＴＦＴにおける、ソースまたはドレインの他方は前記第２の電源線と電気的に接続されていることを特徴とする自発光装置。
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