JP5094087B2

JP5094087B2 - 半導体装置

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Publication number: JP5094087B2
Application number: JP2006282241A
Authority: JP
Inventors: 良太福本; 光明納; 博之三宅; 好文棚田; 聖子天野
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2005-10-21
Filing date: 2006-10-17
Publication date: 2012-12-12
Anticipated expiration: 2026-10-17
Also published as: JP2007140496A

Description

本発明は、半導体素子を用いた半導体装置の分野における、電源線の引き回し方法に関する。

表示装置を構成するソースドライバおよびゲートドライバなどの駆動回路は、シフトレジスタ回路やラッチ回路のように所望のタイミングに従って順次パルスを出力し、データの取り込み等を行う演算処理を行うロジック回路（以下、ロジック部と記す）と、バッファ回路やレベルシフタ回路のように信号振幅を増幅させる回路（以下、バッファ部と記す）とを有する。

このような駆動回路は、液晶素子を有する表示装置（以下、液晶表示装置と記す）や自発光素子を有する表示装置（以下、発光装置と記す）の制御部として開発が行われてきた。

従来、ロジック部とバッファ部とでは、同電位の電源線は共有化されており、同じ配線よりロジック部とバッファ部の必要な箇所に電位が印加されていた。特に接地電位を供給する電源線は、ロジック部とバッファ部で共有化されることが常であった。このように配線を共有化することにより、配線が占有する面積を小さくすることができ、表示装置の狭額縁化が図られてきた。

図６に示すように、従来同電位の電源線６０１は電源用ＦＰＣ端子６００（ＦＰＣ：ｆｌｅｘｉｂｌｅｐｒｉｎｔｅｄｃｉｒｃｕｉｔ）を共有し、ロジック部１０５とバッファ部１０８は電源用ＦＰＣ端子６００から引き回される電源線６０１をロジック部及びバッファ部近くまで共有していた。これは回路部の近くまで共有する方が、電源線の引き回しが簡単で、レイアウトのスペース的にも省スペースですむためである。

しかしながら、電源用ＦＰＣ端子６００から引き回す電源線６０１を共有すると、バッファ部１０８が画素へ書き込む際に消費する瞬間的な大電流により、電源線６０１が電圧降下するためノイズが発生し、ロジック部１０５がそのノイズの影響を受け誤作動するおそれがある。すなわち、電源線を同一の配線により引き回してロジック部とバッファ部で共有する場合、バッファ部に流れる瞬間的な大電流の消費により電源線に電圧降下が生じ、これにより発生するノイズの影響を受け、ロジック部が誤動作をするおそれが生じてしまう。

これは、ロジック部はパルスを出力する回路であるため、バッファ部と比べて消費電流が低いが、バッファ部は、信号振幅を増幅させているため、ロジック部と比べて消費電流が高いことに起因する。

ソースドライバの場合、上述した問題は深刻である。ソースドライバはゲートドライバよりも高速動作なので、ソースドライバはゲートドライバよりも負荷が大きいからである。ソースドライバにおいて、データ書込み時に瞬間的な大電流が消費されるため電流値が大きいほど電源線の電圧降下も大きくなる。そのためソースドライバのロジック部とバッファ部で電源線を共有すると、バッファ部の電源線の電圧降下により発生するノイズの影響を受けロジック部が誤動作するおそれが高い。

また特に線順次駆動方式の場合、上述した問題は深刻である。線順次駆動においては、ソースドライバは一度に一行分のデータを書込むため、線順次駆動を行うソースドライバのロジック部とバッファ部で電源線を共有すると、バッファ部の電源線の電圧降下により発生するノイズの影響を大きく受け、ロジック部が誤動作するおそれが高い。

電圧降下はオームの法則からもわかるように、Ｖ＝ＩＲで表される。Ｖ〔Ｖ〕は電圧（電圧降下の値）を示し、Ｉ〔Ａ〕は電流、Ｒ〔Ω〕は抵抗を示している。この場合Ｒ〔Ω〕は配線抵抗であるため、ロジック部とバッファ部でともに同じ値であるが、Ｉ〔Ａ〕はロジック部とバッファ部では異なる。例えばロジック部とバッファ部で、電源線の低電位側は同電位とし、高電位側はロジック部とバッファ部で消費される電流が異なる事から印加電位を変える。一般に、バッファ部の消費電流は高いため、ロジック部よりもバッファ部の印加電位を高く設定する。これより、ロジック部とバッファ部では電位差が異なるため、ロジック部とバッファ部でＩ〔Ａ〕は異なるといえる。

このため、瞬間的な大電流を消費するバッファ部では電源線に大きな電圧降下が生じうる。この時ロジック部とバッファ部で同電位の電源線を共有していると、ロジック部はバッファ部の電源線の大きな電圧降下より発生するノイズの影響を受け、データを取り込む際に正確なデータを取り込めず表示不良などの不具合を引き起こすおそれがある。

そこで本発明は、バッファ部の電源線の大きな電圧降下により発生するノイズの影響を受け、ロジック部が誤動作するという問題を解決することを課題とする。

上記課題を鑑み本発明は、ノイズの影響を受け、ロジック部が誤動作しないよう、ロジック部とバッファ部で共有可能な電源線であっても、これを共有せずに分離することを特徴とする。ロジック部とバッファ部で共有可能な電源線を共有せずに分離することで、バッファ回路で消費電流が高いことによるノイズの影響を、ロジック部が受けないようにすることができる。

例えば本発明は、同電位となる接地電位を供給する配線を、ロジック部とバッファ部で共有することなく、外部信号用接続端子（以下、ＦＰＣ端子と記す）から分離する。ロジック部とバッファ部で共有可能な電源線を共有せずにＦＰＣ端子から分離することで、バッファ回路で消費電流が高いことによるノイズの影響を、ロジック部が受けないようにすることができる。

または本発明は、同電位となる接地電位を供給する電源線を、該接地電位を供給したい回路、具体的にはロジック部やバッファ部から遠い箇所、つまりＦＰＣ端子から最寄りの箇所で分岐する。ロジック部とバッファ部で共有可能な電源線を共有せずにＦＰＣ端子から最寄りの箇所で分岐することで、バッファ回路で消費電流が高いことによるノイズの影響を、ロジック部が受けないようにすることができる。

本発明の一形態は、外部回路と、絶縁表面を有する基板上に形成されたバッファ部、及びロジック部を有する駆動回路と、前記基板上には、前記外部回路から信号を入力するために、前記基板の一辺に設けられた第１の接続端子、及び第２の接続端子を有し、前記第１の接続端子から伸びた第１の電源線は前記バッファ部に電気的に接続され、前記第２の接続端子から伸びた第２の電源線は前記ロジック部に電気的に接続され、前記第１の接続端子、及び前記第２の接続端子は同電位となっていることを特徴とする半導体装置である。

本発明の別形態は、外部回路と、絶縁表面を有する基板上に形成されたバッファ部、及びロジック部を有する駆動回路と、前記基板上には、前記外部回路から信号を入力するために、前記基板の一辺に設けられた第１の接続端子、及び第２の接続端子を有し、前記第１の接続端子から伸びた第１の電源線は前記バッファ部に電気的に接続され、前記第２の接続端子から伸びた第２の電源線は前記ロジック部に電気的に接続され、前記第１の接続端子、及び前記第２の接続端子は同電位となっており、第１の電源線の幅は、第２の電源線の幅より広いことを特徴とする半導体装置である。

本発明の別形態は、外部回路と、絶縁表面を有する基板上に形成されたバッファ部、及びロジック部を有する駆動回路と、前記基板上には、前記外部回路から信号を入力するために、前記基板の一辺に設けられた接続端子を有し、前記接続端子から前記ロジック部まで伸びた電源線は、前記接続端子から前記電源線の長さの３／５までの位置で分岐され、分岐された電源線の一方は前記バッファ部に電気的に接続され、他方は前記ロジック部に電気的に接続されていることを特徴とする半導体装置である。

本発明の別形態は、外部回路と、絶縁表面を有する基板上に形成されたバッファ部、及びロジック部を有する駆動回路と、前記基板上には、前記外部回路から信号を入力するために、前記基板の一辺に設けられた接続端子を有し、前記接続端子から前記ロジック部まで伸びた電源線は、前記接続端子から前記電源線の長さの３／５までの位置で分岐され、分岐された電源線の一方は前記バッファ部に電気的に接続され、他方は前記ロジック部に電気的に接続されており、前記一方の電源線の幅は、前記他方の電源線の幅より広いことを特徴とする半導体装置である。

本発明において、同電位は接地電位とすることができる。

本発明において、駆動回路はソースドライバに設けられている。

本発明において、ロジック部はラッチ回路、及びシフトレジスタ回路を有する。

本発明において、駆動回路は線順次駆動を行うためのラッチ回路を有する。

本発明において、バッファ部はレベルシフタ回路、及びバッファ回路を有する。

本発明の半導体装置は、自発光素子を有する表示装置、又は液晶素子を有する表示装置である。

本発明により、バッファ部の大電流消費による電源線の電圧降下により発生する、ノイズの影響をロジック部が受け、ロジック部が誤動作するという問題を解決することができる。

以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態では、ＦＰＣ端子から伸びた電源線の引き回し方法例について記載する。

図１には、線順次駆動する部分を備えるソースドライバを有する半導体装置を示す。図１は、本発明の電源線の引き回し方法について、基板の一辺に設けられたＦＰＣ端子部及びソースドライバ回路近傍における電源線の引き回しを模式的に示した図である。以下、ＦＰＣ端子部およびソースドライバ内の構成について説明する。

半導体装置は、絶縁表面上に設けられたＦＰＣ端子部１００と、ソースドライバ１０９と、画素部１１２とを有する。ＦＰＣ端子部は、複数のＦＰＣ端子を有する。ＦＰＣ端子の数は、状況に応じて必要な数を有すればよい。但し、ＦＰＣ端子の数が多いと、外部回路との接続時、接続不良を生じるおそれがあるため、少ない方が好ましい。ソースドライバ１０９は、シフトレジスタ回路１０３とラッチ回路１０４と、レベルシフタ回路１０６とバッファ回路１０７とを有する。ソースドライバでは、ラッチ回路１０４へ一度に一行分のデータが書込まれ、線順次駆動が行われる。シフトレジスタ回路１０３やラッチ回路１０４のように所望のタイミングに従って順次パルスを出力し、データの取り込み等を行う低消費電流部分をロジック部１０５とし、バッファ回路１０７やレベルシフタ回路１０６のように信号振幅を増幅させ瞬間的な大電流を消費する高消費電流部分をバッファ部１０８とする。またバッファ回路１０７の出力をＳｌｉｎｅとし、Ｓｌｉｎｅ＿１〜Ｓｌｉｎｅ＿ｎ（ｎは自然数をとる）で示す。Ｓｌｉｎｅ＿１〜Ｓｌｉｎｅ＿ｎは、画素部１１２が有する信号線と電気的に接続されおり、所定のビデオ信号が入力される。

ロジック部とバッファ部とは、ＦＰＣ端子から分離された電源線（つまり配線）がそれぞれ接続される。その結果、バッファ部の大電流消費による電源線の電圧降下により発生するノイズの影響をロジック部が受け、ロジック部が誤動作するという問題を解決することができる。

具体的には、ＦＰＣ端子部１００は、第１のＦＰＣ端子１０１と第２のＦＰＣ端子１０２を有し、半導体装置はさらに第１のＦＰＣ端子１０１から伸びた第１の電源線１１０と、第２のＦＰＣ端子１０２から伸びた第２の電源線１１１も有する。第１の電源線１１０と第２の電源線１１１の電位は、回路の動作上必要な電位でかつ動作上支障がない電位であれば高電位の場合でも低電位の場合でもその電位は問わず、同電位とする。具体的には、第１の電源線１１０の電位及び第２の電源線１１１の電位は、高電位の場合４．５〜５．５Ｖをとりえ、低電位の場合０Ｖをとりうる。なお該電位は、半導体装置に使用される電源線によってその電位は異なる。例えば、第１の電源線１１０と第２の電源線１１１は、その電位を接地電位とすることができる。

特に、接地電位のような固定電位を供給する配線は、配線領域を削減するためにも、多くの回路で共有化されてきた。しかしながら本発明は、共通電位を供給する配線やＦＰＣ端子を分離することを特徴とする。すなわち図１に示すように、同電位を供給する電源用ＦＰＣ端子として、第１のＦＰＣ端子１０１と第２のＦＰＣ端子１０２とに分離する。そして第１のＦＰＣ端子１０１と第２のＦＰＣ端子１０２とからそれぞれ、ロジック部１０５とバッファ部１０８へむかって、第１の電源線１１０と第２の電源線１１１をそれぞれ引き回す。第１のＦＰＣ端子１０１と第２のＦＰＣ端子１０２は同電位なので、第１の電源線１１０と第２の電源線１１１も同電位である。

このような表示装置において、バッファ部１０８では画素部１１２への書き込みを一度に行うため、バッファ部が有するトランジスタ（代表的には薄膜トランジスタ：ＴＦＴ）が一斉に駆動する。すると、バッファ部１０８では瞬間的な大電流を消費する。この瞬間的な大電流の消費により、第２の電源線１１１が高電位の場合は瞬間的に低電位に、第２の電源線１１１が低電位の場合は瞬間的に高電位に電圧が変動する。所謂電圧降下の現象が生じてしまう。しかしながら本発明では、ロジック部１０５に接続している第１の電源線１１０と、バッファ部１０８に接続している第２の電源線１１１とは、第１のＦＰＣ端子１０１と第２のＦＰＣ端子１０２とを分離したため、ロジック部１０５が第２の電源線１１１の電圧降下により発生するノイズの影響を受けるのを低減することが可能となる。

上述のように、従来共有していた同電位の電源線の電源用ＦＰＣ端子を、ＦＰＣ端子自体で分離することで、第２の電源線１１１が電圧降下しノイズが発生した場合でも、ロジック部とバッファ部は電源線を共有していないためロジック部１０５がノイズの影響を受け誤動作するのを低減することが可能となる。

尚、本実施の形態では、シフトレジスタ回路やラッチ回路のように所望のタイミングに従って順次パルスを出力し、データの取り込み等を行う低消費電流部分をロジック部とし、バッファ回路やレベルシフタ回路のように信号振幅を増幅させ瞬間的な大電流を消費する高消費電流部分をバッファ部として示した。しかしながら、本発明は、消費電流の大きい回路と小さい回路に同電位の電源線を供給する場合に電源線の分離をすることを発明の要旨とする。そのため、本発明の適応可能な範囲は、ロジック部とバッファ部に限定されるものでは無い。例えば、ロジック部内における、シフトレジスタ回路とラッチ回路でも本発明を適用することができる。

（実施の形態２）
本実施の形態では、電源用ＦＰＣ端子は共有したまま電源線を可能な限り動作させたい回路から遠ざけ、好ましくはＦＰＣ端子から最寄りの箇所で分岐することで、電源線が電圧降下するためノイズが発生し、ロジック部がそのノイズの影響を受け誤作動する問題の低減を図る形態について説明する。

図２に本実施の形態の一例を示す。本実施の形態では、図１と同様に一例として、線順次駆動を行うことができるソースドライバを例に説明する。図２は、本発明の電源線の引き回し方法について、ＦＰＣ端子部およびソースドライバ回路近傍における電源線の引き回しを模式的に示した図である。以下、ＦＰＣ端子部およびソースドライバ内の構成について説明する。

半導体装置は、上記実施の形態と同様に、絶縁表面上に設けられたＦＰＣ端子部１００と、ソースドライバ１０９と、画素部１１２とを有する。上記実施の形態と異なる構成は、ＦＰＣ端子２００から、該ＦＰＣ端子２００から最寄りの箇所で分岐された一方の配線たる第１の電源線２０１と、他方の配線たる第２の電源線２０２を備える点である。ＦＰＣ端子から最寄りの箇所で分岐するとは、ＦＰＣ端子からロジック部まで伸びた電源線が、ＦＰＣ端子から１／３〜３／５までの位置で分岐することを指す。つまり、分岐点はＦＰＣ端子から電源線の長さの３／５までの位置に設ければ良く、好ましくはＦＰＣ端子から電源線の１／３までの位置に設ければ良い。例えば、ＦＰＣ端子からロジック部までの電源線の長さが１２０００μｍであった場合、分岐点はＦＰＣ端子から２３００μｍの位置に設けることができる。このように駆動させたい回路から電源線の分岐距離が遠い程、ロジック部にノイズがのるのをより低減できる。これは電圧降下によるノイズが、ロジック部へ伝わるときの距離が遠くなることによる。

第１の電源線２０１と第２の電源線２０２の電位は、回路の動作上必要な電位でかつ動作上支障がない電位であれば高電位の場合でも低電位の場合でもその電位は問わない。具体的には、第１の電源線２０１の電位及び第２の電源線２０２の電位は、高電位の場合４．５〜５．５Ｖをとりえ、低電位の場合０Ｖをとりうる。なお該電位は、半導体装置に使用される電源線によってその電位は異なる。なお、第１の電源線２０１と第２の電源線２０２はＦＰＣ端子２００を共有しているので、印加される電位は同電位となる。例えば、第１の電源線２０１と第２の電源線２０２は、その電位を接地電位とすることができる。

図２に示すように、同電位となるＦＰＣ端子２００に接続され、該ＦＰＣ端子から最寄りの箇所で分岐された第１の電源線２０１と第２の電源線２０２とは、それぞれロジック部１０５とバッファ部１０８に接続される。第１の電源線２０１と第２の電源線２０２は、ＦＰＣ端子２００を共有しているため同電位である。また、同電位の電源線のＦＰＣ端子を共有したまま電源線を分岐する場合、同電位の電源線をロジック部１０５やバッファ部１０８などの回路近くで分岐すると電圧降下によるノイズの影響を受けてしまうため、ＦＰＣ端子を共有する場合は動作させたい回路から遠い箇所、つまりＦＰＣ端子２００から最寄りの箇所で電源線を分岐するのがよい。

このような表示装置において、バッファ部１０８が画素に書込みを行うためＴＦＴが一斉に駆動するとバッファ部１０８は瞬間的な大電流を消費する。この瞬間的な大電流の消費により、第２の電源線２０２が高電位の場合は瞬間的に低電位に、第２の電源線２０２が低電位の場合は瞬間的に高電位に電圧が変動する。所謂電圧降下の現象が生じてしまう。しかしながら本発明では、ロジック部１０５に接続している第１の電源線２０１とバッファ部１０８に接続している第２の電源線２０２とは、ＦＰＣ端子２００から最寄りの箇所で分岐しているため、ロジック部１０５が第２の電源線２０２の電圧降下により発生するノイズの影響を受けるのを低減することができるのである。

上述のように、従来共有していた同電位の電源線を、電源用ＦＰＣ端子は共有したまま電源線を電源用ＦＰＣ端子から最寄りの箇所で分岐することで、第２の電源線２０２が電圧降下しノイズが発生した場合でも、ロジック部がノイズの影響を受け誤動作するのを低減することが可能となる。

本実施の形態は同電位の電源線の電源用ＦＰＣ端子を共有可能であることから、ＦＰＣ端子数を増やすことなく、本発明の効果を得ることができる。

（実施の形態３）
本実施の形態では、本発明の発光装置の一形態の外観について、図７を用いて説明する。図７（Ａ）は、第１の基板上に形成されたＴＦＴ及び発光素子を、第２の基板との間にシール材によって封止したパネルの上面図であり、図７（Ｂ）は、図７（Ａ）のＡ−Ａ’における断面図に相当する。

第１の基板４００１上には画素部４００２と、ロジック部４０２３及びバッファ部４０１３を有するソースドライバ４００３と、ゲートドライバ４００４が設けられており、画素部を囲むようにして、シール材４００５が設けられている。また画素部４００２上には、シール材４００５を介して、第２の基板４００６が設けられている。図７に示す表示装置では、画素部４００２と、ソースドライバ４００３と、ゲートドライバ４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、充填材４００７と共に密封されている。

第１の基板４００１上に設けられた画素部４００２と、ソースドライバ４００３と、ゲートドライバ４００４とは、ＴＦＴを複数有しており、図７（Ｂ）では、ソースドライバ４００３に含まれるＴＦＴ４００８と、画素部４００２に含まれるＴＦＴ４００９とを例示している。

また４０１１は発光素子に相当し、ＴＦＴ４００９のドレインと接続されている配線４０１７の一部が、発光素子４０１１の第１の電極として機能する。また透明導電膜４０１２が、発光素子４０１１の第２の電極として機能する。なお発光素子４０１１の構成は、本実施の形態に示した構成に限定されない。上記実施の形態のように、発光素子４０１１から取り出す光の方向や、ＴＦＴ４００９の極性などに合わせて、発光素子４０１１の構成は適宜変えることができる。発光素子４０１１から取り出す光の方向は、第１の基板４００１側と、第２の基板４００６側と、第１の基板４００１側及び第２の基板４００６側とがある。

ソースドライバ４００３、ゲートドライバ４００４または画素部４００２に与えられる各種信号及び電圧は、図７（Ｂ）に示す断面図では図示されていないが、引き回された電源線４０１４及び４０１５を介して、ＦＰＣ端子４０１６から供給されている。

本実施の形態では、ＦＰＣ端子４０１６が、発光素子４０１１の第１の電極と同じ導電膜から形成されている。また、電源線４０１４は、配線４０１７と同じ導電膜から形成されている。また電源線４０１５は、ＴＦＴ４００９、ＴＦＴ４００８がそれぞれ有するゲートと、同じ導電膜から形成されている。

ＦＰＣ端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。また図７（Ｂ）に示す断面図より、電源線分離部４０２０は、ＦＰＣ端子４０１６から電源線４０１４及び４０１５を介して電圧が供給され、所望な箇所に必要な本数だけ電源線を分離、又は分岐して引き回すことができる。

なお、第１の基板４００１、第２の基板４００６は絶縁表面を有する基板であり、具体的にはガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。

但し、発光素子４０１１からの光の取り出し方向に位置する基板は、透光性を有していなければならない。例えば、第２の基板４００６から光を取り出す場合、第２の基板４００６は透光性を有していなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。

充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施の形態では充填材として窒素を用いる。

このようにして発光装置を作製することができる。上述のように、従来共有していた同電位の電源線の電源用ＦＰＣ端子を、ＦＰＣ端子自体で分離又はＦＰＣ端子から最寄りの箇所で分岐することで、電源線が電圧降下しノイズが発生した場合でも、発光装置が有するロジック部がノイズの影響を受け誤動作するのを低減することが可能となる。

本実施の形態は、実施の形態１〜３と自由に組み合わせることができる。

（実施の形態４）
本実施の形態では、発光装置の構成を、図３（Ａ）にブロック図で一例として示す。

図３（Ａ）に示す発光装置は、絶縁表面上にパネル３００と、コントローラ３０１と、テーブル３０２とを有している。さらにパネル３００は、各画素に発光素子を有する画素部３０３と、ソースドライバ３０４と、ゲートドライバ３０５とを有している。

また図３（Ｂ）は、図３（Ａ）に示したパネル３００のより具体的な構成の一例であり、図３（Ｂ）においてソースドライバ３０４は、シフトレジスタ回路３０６、第１のラッチ回路３０７、第２のラッチ回路３０８を有するロジック部３１３と、レベルシフタ回路３１１とバッファ回路３１２を有するバッファ部３１４を有する。なお、シフトレジスタ回路３０６の代わりに、例えばデコーダのような信号線の選択ができる回路を用いても良い。

また、ゲートドライバ３０５は、シフトレジスタ回路３１０、バッファ回路３０９を有している。さらに、ゲートドライバ３０５は、レベルシフタを有していても良い。なお、シフトレジスタ回路３１０の代わりに、例えばデコーダのような信号線の選択ができる回路を用いても良い。

このような発光装置において、従来共有していた同電位の電源線の電源用ＦＰＣ端子をＦＰＣ端子自体で分離、又は従来共有していた同電位の電源線をＦＰＣ端子から最寄りの箇所で分岐することで、電源線が電圧降下しノイズが発生した場合でも、発光装置が有するロジック部がノイズの影響を受け誤動作するのを低減することが可能となる。さらに本発明をロジック部内のシフトレジスタ回路とラッチ回路に適応することもできる。その結果、表示を行うための信号のノイズが減り、ちらつきの少ない発光装置を提供することができる。

（実施の形態５）
本実施の形態では、上記発光装置の回路構成について説明する。

図９は、画素の等価回路図の一例を示したものであり、信号線６１１４、電源線６１１５、走査線６１１６、発光素子６１１３、トランジスタ６１１０、６１１１、容量素子６１１２を有する。信号線６１１４にはソースドライバによってビデオ信号が入力される。トランジスタ６１１０は、走査線６１１６に入力される選択信号に従って、トランジスタ６１１１のゲートへの、該ビデオ信号の電位の供給を制御することができる。トランジスタ６１１１は、該ビデオ信号の電位に従って、発光素子６１１３への電流の供給を制御することができる。容量素子６１１２は、トランジスタ６１１１のゲート・ソース間の電圧を保持することができる。なお、図９では、容量素子６１１２を図示したが、トランジスタ６１１１のゲート容量や他の寄生容量で賄うことが可能な場合には、設けなくてもよい。

図１０（Ａ）は、図９に示した画素に、トランジスタ６１１８と走査線６１１９を新たに設けた画素の等価回路図である。トランジスタ６１１８により、トランジスタ６１１１のゲートとソースを同電位とし、強制的に発光素子６１１３に電流が流れない状態を作ることができるため、全ての画素にビデオ信号が入力される期間よりも、サブフレーム期間の長さを短くすることができる。従って、駆動周波数を抑えつつ、高い総階調数の表示を行うときに、好適である。

図１０（Ｂ）は、図１０（Ａ）に示した画素に、新たにトランジスタ６１２５と、配線６１２６を設けた画素の等価回路図である。トランジスタ６１２５は、そのゲートの電位が、配線６１２６によって固定されている。そして、トランジスタ６１１１とトランジスタ６１２５は、電源線６１１５と発光素子６１１３との間に直列に接続されている。よって図１０（Ｂ）では、トランジスタ６１２５により発光素子６１１３に供給される電流の値が制御され、トランジスタ６１１１により発光素子６１１３への該電流の供給の有無が制御できる。

このような発光装置において、従来共有していた同電位の電源線の電源用ＦＰＣ端子をＦＰＣ端子自体で分離、又は従来共有していた同電位の電源線をＦＰＣ端子から最寄りの箇所で分岐することで、電源線が電圧降下しノイズが発生した場合でも、発光装置が有するロジック部がノイズの影響を受け誤動作するのを低減することが可能となる。さらに本発明をロジック部内のシフトレジスタ回路とラッチ回路に適応することもできる。その結果、電源線のノイズが減り、ちらつきの少ない発光装置を提供することができる。

なお、本発明の表示装置が有する画素回路は、本実施の形態で示した構成に限定されない。また本実施の形態は、上記の実施の形態と自由に組み合わせることができる。

（実施の形態６）
本実施の形態では、上記実施の形態と異なる液晶表示装置の一形態の外観について、図１１を用いて説明する。図１１（Ａ）は、上記実施の形態と同様に第１の基板上に形成されたＴＦＴ及び液晶素子を、第２の基板との間にシール材によって封止した、パネルの上面図であり、図１１（Ｂ）は、図１１（Ａ）のＡ−Ａ’における断面図に相当する。

液晶表示装置は、液晶素子が第１の基板４００１と、第２の基板４００６間に挟持されている。液晶素子は、画素部のＴＦＴ４００９及び第２の基板４００６側に設けられた対向電極４１１５による配向状態の変化により、バックライトからの光の透過を制御し、表示を行うことができる。液晶素子の配向性を揃えるためにも、液晶素子に接する面、つまりＴＦＴ４００９、ＴＦＴ４００８上、及び第２の基板４００６に配向膜を設けるとよい。
またフルカラー表示を行うため、第１の基板４００１又は第２の基板４００６にカラーフィルタを設けるとよい。

上記実施の形態と同様に、ＦＰＣ端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。また図１１（Ｂ）に示す断面図より、電源線分離部４０２０は、ＦＰＣ端子４０１６から電源線４０１４及び４０１５を介して電圧が供給され、所望な箇所に必要な本数だけ電源線を分離、又は分岐して引き回すことができる。

その他の構成は、上記実施の形態と同様であるため、説明を省略する。

このようにして液晶表示装置を作製することができる。上述のように、従来共有していた同電位の電源線の電源用ＦＰＣ端子をＦＰＣ端子自体で分離、又は従来共有していた同電位の電源線をＦＰＣ端子から最寄りの箇所で分岐することで、電源線が電圧降下しノイズが発生した場合でも、液晶表示装置が有するロジック部がノイズの影響を受け誤動作するのを低減することが可能となる。

本発明は、上記の実施の形態と自由に組み合わせることができる。

（実施の形態７）
上記実施の形態において説明したように、本発明は、同電位の電源線をロジック部とバッファ部で分岐することで、バッファ部の瞬間的な大電流の消費による電源線の電圧降下でノイズが発生しても、ロジック部におけるノイズの影響による回路の誤動作で表示不良などの不具合が起こるのを低減することが可能となる。よって、バッテリー駆動する電子機器の表示部や、大画面の表示装置や、電子機器の表示部に好適に用いることができる。例えば、テレビジョン装置（テレビ、テレビジョン受信機）、デジタルカメラ、デジタルビデオカメラ等のカメラ、携帯電話装置（携帯電話機）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、モニター、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。その具体例について、図８を参照して説明する。

図８（Ａ）に示す携帯情報端末機器は、本体９２０１、表示部９２０２等を含んでいる。表示部９２０２は、本発明の表示装置を適用することができる。その結果、ノイズの影響による回路の誤動作で表示不良などの不具合が低減された携帯情報端末機器を提供することができる。

図８（Ｂ）に示すデジタルビデオカメラは、表示部９７０１、表示部９７０２等を含んでいる。表示部９７０１は本発明の表示装置を適用することができる。その結果ノイズの影響による回路の誤動作で表示不良などの不具合が低減されたデジタルビデオカメラを提供することができる。

図８（Ｃ）に示す携帯電話機は、本体９１０１、表示部９１０２等を含んでいる。表示部９１０２は、本発明の表示装置を適用することができる。その結果、ノイズの影響による回路の誤動作で表示不良などの不具合が低減された携帯電話機を提供することができる。

図８（Ｄ）に示す携帯型のテレビジョン装置は、本体９３０１、表示部９３０２等を含んでいる。表示部９３０２は、本発明の表示装置を適用することができる。その結果、ノイズの影響による回路の誤動作で表示不良などの不具合が低減された携帯型のテレビジョン装置を提供することができる。またテレビジョン装置としては、携帯電話機などの携帯端末に搭載する小型のものから、持ち運びをすることができる中型のもの、また、大型のもの（例えば４０インチ以上）まで、幅広いものに、本発明の表示装置を適用することができる。

図８（Ｅ）に示す携帯型のコンピュータは、本体９４０１、表示部９４０２等を含んでいる。表示部９４０２は、本発明の表示装置を適用することができる。その結果、ノイズの影響による回路の誤動作で表示不良などの不具合が低減された携帯型のコンピュータを提供することができる。

図８（Ｆ）に示すテレビジョン装置は、本体９５０１、表示部９５０２等を含んでいる。表示部９５０２は、本発明の表示装置を適用することができる。その結果、ノイズの影響による回路の誤動作で表示不良などの不具合が低減されたテレビジョン装置を提供することができる。

このように本発明の表示装置により、ノイズの影響による回路の誤動作で表示不良などの不具合が低減された電子機器を提供することができる。

本実施例では、上記の発光装置の仕様例として、表示サイズを２．０ｉｎｃｈ、画素形態をＱＶＧＡ、画素数を２４０×ＲＧＢ×３２０とし、電源線の電位は低電位すなわちＧＮＤとし電位は０〔Ｖ〕を想定した場合の本発明の実施例について説明する。

図４は接地電位用（以下、ＧＮＤ用と記す）ＦＰＣ端子部分を示した簡略図である。実際には、ＧＮＤ用ＦＰＣ端子以外のＦＰＣ端子からも電源線や信号線が引き回されているのだが、ここではＧＮＤ用ＦＰＣ端子からのＧＮＤ用電源線（以下、ＧＮＤ線と記す）の分離について記載するため、ＧＮＤ用ＦＰＣ端子以外のＦＰＣ端子からの引き回しは特に示さない。以下にＧＮＤ用ＦＰＣ端子部について説明する。

ＦＰＣ端子部４００は、ＧＮＤ用ＦＰＣ端子４０１と、その他の電源用ＦＰＣ端子、及び信号用ＦＰＣ端子を有する。ＧＮＤ用ＦＰＣ端子４０１から引き出された第１のＧＮＤ線４０２は、ＧＮＤ用ＦＰＣ端子４０１から最寄りの箇所で分岐するため、コンタクト４０３を介して第２のＧＮＤ線４０４に接続され、第２のＧＮＤ線４０４はコンタクト４１０を介してソースドライバのバッファ部用の第４のＧＮＤ線４０８、及びコンタクト４１１を介してソースドライバのロジック部のＧＮＤ線となる第５のＧＮＤ線４０９に接続され、それぞれのコンタクトで分岐される。すなわちＧＮＤ線を分岐する際に、コンタクトを介して第２のＧＮＤ線４０４が、第４のＧＮＤ線４０８及び第５のＧＮＤ線４０９に接続することにより、ＧＮＤ線を分岐することができる。ＧＮＤ線を分岐する箇所は、レイアウトスペースや状況に応じてればよいが、駆動させたい回路から遠い箇所、つまりＧＮＤ用ＦＰＣ端子４０１から最寄りの箇所で分離する。具体的には、ＦＰＣ端子から回路まで伸びたＧＮＤ線の長さの１／３〜３／５までの位置で分岐する。またこのときコンタクト４１２を介して第６のＧＮＤ線４０５、第７のＧＮＤ線４０６、ゲートドライバ用の第３のＧＮＤ線４０７にも分岐している。

このように図４では、１本のＧＮＤ線を５本に分岐し、所望の回路へ引き回しているが、必要であればＧＮＤ線の分岐は何本でも良い。但し、ＧＮＤ線があまりにも細すぎ、十分な電流が供給出来なくなるようなことは避け、回路の動作上およびレイアウト上可能な範囲でＧＮＤ線の分岐を行う。

図４における第４のＧＮＤ線４０８の幅ｄ１は、第５のＧＮＤ線４０９の幅ｄ２より大きくなるように設ける。例えば、第４のＧＮＤ線４０８の幅は、第５のＧＮＤ線４０９の幅の２倍から５倍となるように設ければよく、一例として第４のＧＮＤ線４０８の幅を１２０〔μｍ〕とし、第５のＧＮＤ線４０９の幅を４０〔μｍ〕とする。

このようにロジック部とバッファ部に接続されるＧＮＤ線の幅に相違がある理由について説明する。タイミング信号に従って順次パルスの出力やデータの取り込みを行っているロジック部においては、一度に複数のノードの充放電を行うことが少ないため、瞬間的には少ない電流の消費が継続する。一方、バッファ部、具体的には線順次駆動を行うようなバッファ部においては、一度に一行分のデータ処理を行うため、図３に示す表示装置では、２４０×ＲＧＢ列分のバッファ回路が一斉に充放電を行うことになる。従って、この瞬間に大電流が消費、つまり大電流が流れる。以上の理由により、バッファ部のＧＮＤ線の幅は、ロジック部のＧＮＤ線の幅に比べ十分な幅をもって引き回されている。

次に、ソースドライバのロジック部５００およびバッファ部５０５付近でのＧＮＤ線の引き回しを示す。図５では第４のＧＮＤ線４０８と第５のＧＮＤ線４０９以外に他にも数本の電源線や各種信号線を示す。

第５のＧＮＤ線４０９は、ロジック部５００のシフトレジスタ回路５０１と第１のラッチ回路５０３のＧＮＤ線５０８、第２のラッチ回路５０４のＧＮＤ線５０９として用いられている。

また、第４のＧＮＤ線４０８はバッファ部５０５のレベルシフタ回路５０６およびバッファ回路５０７のＧＮＤ線として用いられている。

以上のことから、シフトレジスタ回路５０１や第１のラッチ回路５０３および第２のラッチ回路５０４のように所望のタイミングに従って順次パルスを出力し、データの取り込み等を行う低消費電流部分であるロジック部５００と、バッファ回路５０７やレベルシフタ回路５０６のように信号振幅を増幅させ瞬間的な大電流を消費する高消費電流部分であるバッファ部５０５とで分離された、又は分岐された電源線を用いることができる。その結果、従来抱えていたバッファ部のＧＮＤ線の電圧降下により発生するノイズの影響を受けロジック部が誤動作し表示不良などの不具合を引き起こすという問題を低減することが可能となる。

ＦＰＣ端子にそれぞれ接続された複数の電源線を備えたドライバ部を示す図である。１つのＦＰＣ端子に接続された複数の電源線を備えたドライバ部を示す図である。本発明の発光装置を示すブロック図である。本発明のＦＰＣ端子部を示す拡大図である。本発明のソースドライバ部を示す拡大図である。従来の電源線を備えたドライバ部を示す図である。本発明の発光装置の断面を示す図である。本発明の電子機器への適用例を示す図。本発明の画素回路を示す図である。本発明の画素回路を示す図である。本発明の液晶表示装置の断面を示す図である。

符号の説明

１００ＦＰＣ端子部
１０１第１のＦＰＣ端子
１０２第２のＦＰＣ端子
１０３シフトレジスタ回路
１０４ラッチ回路
１０５ロジック部
１０６レベルシフタ回路
１０７バッファ回路
１０８バッファ部
１０９ソースドライバ
１１０第１の電源線
１１１第２の電源線
１１２画素部
２００ＦＰＣ端子
２０１第１の電源線
２０２第２の電源線
３００パネル
３０１コントローラ
３０２テーブル
３０３画素部
３０４ソースドライバ
３０５ゲートドライバ
３０６シフトレジスタ回路
３０７第１のラッチ回路
３０８第２のラッチ回路
３０９バッファ回路
３１０シフトレジスタ回路
３１１レベルシフタ回路
３１２バッファ回路
３１３ロジック部
３１４バッファ部
４００ＦＰＣ端子部
４０１ＧＮＤ用ＦＰＣ端子
４０２第１のＧＮＤ線
４０３コンタクト
４０４第２のＧＮＤ線
４０５第６のＧＮＤ線
４０６第７のＧＮＤ線
４０７第３のＧＮＤ線
４０８第４のＧＮＤ線
４０９第５のＧＮＤ線
４１０コンタクト
４１１コンタクト
４１２コンタクト
５００ロジック部
５０１シフトレジスタ回路
５０２データ線
５０３第１のラッチ回路
５０４第２のラッチ回路
５０５バッファ部
５０６レベルシフタ回路
５０７バッファ回路
５０８ＧＮＤ線
５０９ＧＮＤ線
６００電源用ＦＰＣ端子
６０１電源線
４００１第１の基板
４００２画素部
４００３ソースドライバ
４００４ゲートドライバ
４００５シール材
４００６第２の基板
４００７充填材
４００８ＴＦＴ
４００９ＴＦＴ
４０１１発光素子
４０１２透明導電膜
４０１３バッファ部
４０１４電源線
４０１５電源線
４０１６ＦＰＣ端子
４０１７配線
４０１８ＦＰＣ
４０１９異方性導電膜
４０２０電源線分離部
４０２３ロジック部
４１１５対向電極
６１１０トランジスタ
６１１１トランジスタ
６１１２容量素子
６１１３発光素子
６１１４信号線
６１１５電源線
６１１６走査線
６１１８トランジスタ
６１１９走査線
６１２５トランジスタ
６１２６配線
９１０１本体
９１０２表示部
９２０１本体
９２０２表示部
９３０１本体
９３０２表示部
９４０１本体
９４０２表示部
９５０１本体
９５０２表示部
９７０１表示部
９７０２表示部

Claims

絶縁表面を有する基板上に設けられたたバッファ部、及びロジック部を有する駆動回路と、
前記基板上に設けられ、外部回路から信号を入力するための接続端子と、
前記接続端子から前記ロジック部まで伸び、かつ前記接続端子から電源線の長さの３／５までの位置で分岐された電源線と、を有し、
前記分岐された電源線の一方は前記バッファ部に電気的に接続され、
前記分岐された電源線の他方は前記ロジック部に電気的に接続されていることを特徴とする半導体装置。
絶縁表面を有する基板上に設けられたたバッファ部、及びロジック部を有する駆動回路と、
前記基板上に設けられ、外部回路から信号を入力するための接続端子と、
前記接続端子から前記ロジック部まで伸び、かつ前記接続端子から電源線の長さの３／５までの位置で分岐された電源線と、を有し、
前記分岐された電源線の一方は前記バッファ部に電気的に接続され、
前記分岐された電源線の他方は前記ロジック部に電気的に接続され、
前記分岐された電源線の一方の電源線の幅は、前記分岐された電源線の他方の電源線の幅より広いことを特徴とする半導体装置。
請求項２において、
前記分岐された電源線の一方の電源線の幅は、前記分岐された電源線の他方の電源線の幅の２倍から５倍であることを特徴とする半導体装置。
請求項１乃至請求項３のいずれか１項において、
前記電源線は、前記接続端子から前記電源線の長さの１／３までの位置で分岐されていることを特徴とする半導体装置。
請求項１乃至請求項４のいずれか１項において、
前記駆動回路により線順次方式の駆動が行われることを特徴とする半導体装置。
請求項１乃至請求項５のいずれか１項において、
前記ロジック部はラッチ回路、及びシフトレジスタ回路を有することを特徴とする半導体
装置。
請求項１乃至請求項６のいずれか１項において、
前記バッファ部はレベルシフタ回路、及びバッファ回路を有することを特徴とする半導体
装置。
請求項１乃至請求項７のいずれか１項において、
半導体装置は自発光素子を有する表示装置、又は液晶素子を有する表示装置であることを
特徴とする半導体装置。