JP3823577B2 - 液晶表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は周辺回路を内蔵した液晶表示装置に関する。
【0002】
【従来の技術】
従来の液晶表示装置において、デジタル信号対応可能なドレインドライバを薄膜トランジスタ(以下TFTと略す)を用いて周辺回路に内蔵する技術として、次の文献がある。(Extended Abstracts of the 1997 International Conferenceon Solid State Devices and Materials pp.348-349)本発明と直接関係のある部分を引用して図7に示す。
【0003】
図7において第一のメモリ41と第二のメモリ42は複数個あり、通常はそれぞれドレイン線の本数と同じ個数ある。データバス43に外部から与えられた画像データは、シフトレジスタ44の出力によって第一のメモリ41に記憶される。水平ブランキング期間にラッチ信号線45に供給されるラッチ信号によって第一のメモリ41から第二のメモリ42に記憶される。
【0004】
【発明が解決しようとする課題】
第一のメモリ41のラッチ動作タイミングは、それぞれ対応した画像データがデータバス43に供給されたとき、言い換えれば、シフトレジスタ44がメモリ41の記憶要素を順次指定するタイミングであるから、メモリ41の各記憶要素はそれぞれ異なる時間に動作するため、第二のメモリ41の電源電流は分散している。
【0005】
一方、第二のメモリ42はラッチ信号線45に供給されるラッチ信号に同期して一斉に動作するため、第二のメモリ42の電源電流は一時に集中する。そのために、第二のメモリの電源配線抵抗が高いと電源電圧が急激に低下することがある。
【0006】
図8は、第一のメモリ41の出力部のインバータと第二のメモリ42の入力部分のクロックドインバータを抜き出して示した図である。第二のメモリ42の正極電源57の電圧が急激に低下すると、TFT51のゲート−ソース間容量52を通して経路55に急激に電流が発生する。また、第二のメモリ42の負極電源58の電圧が急激に上昇すると、TFT53のゲート−ソース間容量54を通して経路56の電流が発生する。
【0007】
経路55,56の電流が全く同時に同じ電流量で発生すれば、電流はキャンセルされるが、通常は第二のラッチ42が駆動する負荷、例えばD/A変換回路やレベルシフタの駆動容量負荷を動作する電流に偏りがあるため異なる。正極電源からの電流消費が多いと経路55の電流が、負極電源からの電流消費が多いと経路56の電流が強く発生しやすい。
【0008】
経路55、あるいは経路56の電流が発生すると第一のメモリ41の電源電圧が低下して誤動作を招いたり、第一のメモリ41の記憶状態を反転することがある。
【0009】
一方、電源配線抵抗を下げるためには(a)銅のような低抵抗材質を使う方法、(b)配線の膜圧を増加する方法、(c)配線幅を広げる方法がある。(a),(b)は生産プロセスに負担をかけるため、コスト増加につながる。(c)は回路面積が増大し、液晶表示装置の非表示領域面積の増大につながる。したがって
、できるだけ配線抵抗が高くても済むような回路にしたい。
【0010】
本発明の目的は、第二のメモリの電源配線が比較的高く、電源電圧が急激に低下しても安定して動作するドレインドライバを具備する液晶表示装置を提供するものである。
【0011】
【課題を解決するための手段】
本発明では、第一のメモリと第二のメモリの電源配線を分離し、さらに、独立した電源配線を持つノイズ遮断手段を第一のメモリと第二のメモリの間に設けるものである。
【0012】
さらに、本発明では、ノイズ遮断手段をインバータ回路を用いて作成するものである。
【0013】
【発明の実施の形態】
本発明の実施例を図1に示す。絶縁基板1の表面には、マトリクス状に配置された複数のドレイン線DL,複数のゲート線GL、およびドレイン線DLとゲート線GLの交点毎に配置された画素TFT5,表示電極6からなる表示領域2と、TFTを用いて構成されたドレインドライバ3,ゲートドライバ4がある。表示電極6は、静電容量7を持っている。図1では、液晶表示装置の構成を分かりやすくするためドレイン線DLとゲート線GLの本数を2本ずつしか記述していないが、実際には複数本あり、例えば、縦640×横480×RGBのVGAサイズの液晶表示装置では、ゲート線GLが480本,ドレイン線DLが1920本ある。
【0014】
ドレインドライバは、第一のメモリM1,第二のメモリM2,ノイズ遮断回路NF,D/A変換回路DAによって構成されている。第一のメモリM1には、外部と第一のメモリM1の間に形成された信号バス配線VSを設けてある。第一のメモリM1は信号配線バスVSを通して入力されるデジタル画像データを分配する機能を持つ。
【0015】
第一のメモリM1の出力はノイズ遮断回路NFに接続し、ノイズ遮断回路NFはさらに第二のメモリM2に接続する。第二のメモリM2には、外部と第二のメモリM2の間に形成されたラッチ信号線LSを設けてある。第二のメモリM2はラッチ信号線LSを通して入力されるラッチ信号によってラッチ動作し、さらに接続するD/A変換回路DAに画像データを同期して供給する機能を持つ。
【0016】
第一のメモリM1,第二のメモリM2、およびノイズ遮断回路NFにはそれぞれ独立した電源配線が形成されており、第一のメモリM1にはVDDM1(正極),VSSM1(負極)が、第二のメモリM2にはVDDM2(正極),VSSM2(負極)が、ノイズ遮断回路にはVDDNF(正極),VSSNF(負極)の電源配線がそれぞれ形成されている。
【0017】
図2に、第一のメモリM1,第二のメモリM2、およびノイズ遮断回路NFの具体的な回路を示す。第一のラッチM1は、シフトレジスタ11,クロック配線12,複数のラッチ14、および信号バス配線VSによって構成される。ノイズ遮断回路は複数のインバータ16によって構成される。第二のメモリM2は、複数のラッチ15、およびラッチ信号線LSによって構成される。
【0018】
シフトレジスタ11はスタート信号入力13にスタートパルスを入力した後に、クロック配線12にクロック信号を供給することにより複数あるシフトレジスタ出力17に順次パルスを出力する。クロック信号に同期してデジタル画像データを信号バス配線VSに供給すると、シフトレジスタ出力17のパルスにしたがってデジタル画像データは各ラッチ14に分配される。
【0019】
分配された画像データはノイズ遮断回路NFにあるインバータ16を通してラッチ15に供給される。ラッチ14の出力はシフトレジスタ出力17のパルスのタイミングで確定するために同期されていない。同期していないラッチ14の出力を、ラッチ信号線LSに供給する同期パルスのタイミングによってラッチ15はラッチ動作し、画像データを同期して出力する。ラッチ15の出力が接続するD/A変換回路には画像データを同期して供給される。
【0020】
図3にラッチ14,15の構成例を示す。ラッチ14および15は1つのインバータ18と2つのクロックドインバータ19,20によって構成されている。クロック入力CKがハイレベルのとき、Dの値はQに出力され、CKがローレベルのときにはCKがローレベルになった瞬間のDの状態が保持されてQに出力される。
【0021】
図4(a)にクロックドインバータ19,20、図4(b)にインバータ16,18の構成例を示す。
【0022】
図5に本発明の実施例の動作波形を示す。動作波形は表示電極6の数が縦n個,横m個の場合で説明する。前記の場合、ドレイン線DLはm本であり、ゲート線GLはn本である。ゲートドライバ4は1ライン期間毎にゲート線GLのいずれか1本にパルスを供給し、パルスを供給するゲート線を1番目からn番目まで順次シフトする。パルスが供給されたゲート線GLに接続する画素TFT5だけONになり、m本あるドレイン線DLの電圧はONになった画素TFT表示電極6が持つ表示電極容量7にサンプリングされる。
【0023】
次にドレインドライバがドレイン線に画像データに対応した電圧を発生する動作を説明する。信号バス配線VSには1ライン期間に1ライン分の画像データがm個順次供給される。シフトレジスタは画像データに同期して複数あるそれぞれのラッチ14にラッチパルスを供給する。
【0024】
1〜m番目の画像データのうち、k番目のデータに注目すると、k番目の画像データは、シフトレジスタのk番目の出力17のラッチパルスによって複数あるラッチ14のk番目にラッチされる。同様にして、1〜m番目の画像データは、1〜m番目のラッチ14にラッチされる。ラッチ14の出力はインバータ16を通してラッチ15に供給される。
【0025】
1ライン期間の境界付近、例えば水平ブランキング期間に、ラッチ信号線LSにパルスを供給する。ラッチ15にはラッチ信号線LSのパルスに同期してラッチ14の出力データがラッチされ、ラッチ15の出力はラッチ信号線LSのタイミングで一斉に1ライン分の画像データを接続するD/A変換回路DAに出力する。
【0026】
D/A変換回路DAでは、デジタルの画像データを1ライン期間内で対応したアナログ電圧に変換しドレイン線DLに供給する。ドレイン線DLに供給されたアナログ電圧はONである画素TFT5を通して表示電極6に供給される。
【0027】
以上の動作を1番目からn番目のライン期間、つまり1フィールド期間行うことで、画像データに対応した電圧が全ての表示電極に供給され画像を表示することができる。
【0028】
図2において、第二のラッチM2に電源電圧を供給する電源配線VDDM2あるいはVSSM2の配線抵抗が高い場合、ラッチ信号線LSのパルスに同期して第二のラッチM2内のラッチ15が一斉に動作すると、電源配線VDDM2の電圧が低下したり、電源配線VSSM2の電圧が上昇する場合がある。
【0029】
図6は本発明の実施例における第一のメモリM1にあるラッチ14の出力部分のインバータ,ノイズ遮断回路NFにあるインバータ16,第二のメモリM2にあるラッチ15の入力部分のクロックドインバータを抜き出した図である。
【0030】
第二のメモリM2の正極の電源配線VDDM2の電源が急激に低下した場合、TFT21のゲート−ソース間容量22を通して経路31に電流が流れる。さらに、TFT23のゲート−ソース間容量24を通して経路32に電流が流れる。
第二のメモリM2の正極の電源配線VSSM2の電源が急激に上昇した場合、TFT25のゲート−ソース間容量26を通して経路33に電流が流れる。さらに、TFT27のゲート−ソース間容量28を通して経路34に電流が流れる。
第一のメモリM1と第二のメモリM2の間の電流経路には、従来は容量がゲート−ソース間容量が1段しかなかったのに比べ、ゲート−ソース間容量2段直列になるため、経路32,34の電流は従来に比べ小さくなる。
【0031】
さらに、電源配線VDDNFおよびVSSNFから電流が供給されるため、流れる電流はさらに小さくできる。
【0032】
電源配線VDDM2,VSSM2の電源低下によって発生する第一のメモリ
M1内の電流を小さくすることができるため、第一のメモリM1を安定して動作することができる。また、従来に比べて、電源配線VDDM2,VSSM2の配線抵抗を高く設計することができるため、配線幅を従来より縮小できる。したがって液晶表示装置の周辺回路を内蔵する非表示部分の面積を小さくすることができる。
【0033】
【発明の効果】
第一のメモリM1と第二のメモリM2の電源配線を分離し、さらに、独立した電源配線を持つノイズ遮断手段NFを第一のメモリM1と第二のメモリM2の間に設けることによって第一のメモリM1を安定して動作することができる。また、従来に比べて、電源配線抵抗を高く設計することができるため、電源配線幅を従来より縮小できる。したがって液晶表示装置の周辺回路を内蔵する非表示部分の面積を小さくすることができる。
【図面の簡単な説明】
【図1】本発明の実施例である周辺回路内蔵型液晶表示装置を表す図である。
【図2】本発明の実施例の第一のメモリM1,第二のメモリM2、およびノイズ遮断回路NFの具体的な回路を示した図である。
【図3】ラッチ14,15の構成例を示した図である。
【図4】クロックドインバータ19,20およびインバータ16,18の構成例を示した図である。
【図5】本発明の実施例の動作波形を示した図である。
【図6】本発明の実施例における第一のメモリM1にあるラッチ14の出力部分のインバータ,ノイズ遮断回路NFにあるインバータ16,第二のメモリM2にあるラッチ15の入力部分のクロックドインバータを抜き出した図である。
【図7】従来の液晶表示装置で本発明と直接関係のある部分を抜き出した図である。
【図8】従来の液晶表示装置における第一のメモリ41の出力部のインバータと第二のメモリ42の入力部分のクロックドインバータを抜き出して示した図である。
【符号の説明】
M1,41…第一のメモリ、M2,42…第二のメモリ、NF…ノイズ遮断回路、DA…D/A変換回路、VS…信号バス配線、LS…ラッチ信号線、GL…ゲート配線、DL…ドレイン配線、VDDM1…M1の電源配線(正極)、 VSSM1…M1の電源配線(負極)、VDDM2…M2の電源配線(正極)、VSSM2…M2の電源配線(負極)、VDDNF…NFの電源配線(正極)、VSSNF…NFの電源配線(負極)、1…絶縁基板、2…表示領域、3…ドレインドライバ、4…ゲートドライバ、5…画素TFT、6…表示電極、7…表示電極容量、11,44…シフトレジスタ、12…クロック配線、13…スタート信号入力、14,15…ラッチ、16,18…インバータ、17…シフトレジスタ出力、19,20…クロックドインバータ、21,23,25,27…TFT、22,24,26,28,52,54…TFTゲート−ソース間容量、31〜34,55,56…電流経路、43…データバス、45…ラッチ信号線、51,53…TFT。
Claims (2)
- 少なくとも一方が透明な一対の基板と、前記基板に挟持された液晶層を有する液晶表示装置であって、前記一対の基板の一方には表示領域と、この表示領域を駆動するための周辺回路を有し、前記表示領域にはマトリクス状に配置された複数のドレイン線とゲート線および薄膜トランジスタが形成され、前記駆動回路領域には複数の薄膜トランジスタで構成したドレインドライバと、ゲートドライバが形成されたデジタルの画像データを入力可能な多階調表示可能な液晶表示装置において、前記ドレインドライバ回路には少なくとも、デジタル映像信号を分配するための第一のメモリ回路と、信号同期用の第二のメモリ回路の両方を具備し、さらに前記第一のメモリ回路と前記第二のメモリ回路の間に、前記第一のメモリ回路の電源線と前記第二のメモリ回路の電源線に対して、独立した専用電源線を持つノイズ遮断手段を具備することを特徴とする液晶表示装置。
- 前記ノイズ遮断手段を前記専用電源線とインバータ回路を用いて作成したことを特徴とする請求項1記載の液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00608899A JP3823577B2 (ja) | 1999-01-13 | 1999-01-13 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00608899A JP3823577B2 (ja) | 1999-01-13 | 1999-01-13 | 液晶表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000206493A JP2000206493A (ja) | 2000-07-28 |
JP3823577B2 true JP3823577B2 (ja) | 2006-09-20 |
Family
ID=11628789
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00608899A Expired - Fee Related JP3823577B2 (ja) | 1999-01-13 | 1999-01-13 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3823577B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002108287A (ja) * | 2000-09-27 | 2002-04-10 | Nec Kansai Ltd | 液晶駆動用半導体集積回路装置 |
US20070090385A1 (en) | 2005-10-21 | 2007-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP5094087B2 (ja) * | 2005-10-21 | 2012-12-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62132296A (ja) * | 1985-12-03 | 1987-06-15 | Oki Electric Ind Co Ltd | 相補型mos半導体記憶装置 |
JPS62210725A (ja) * | 1986-03-12 | 1987-09-16 | Hitachi Ltd | 出力バツフア回路方式 |
JPH0512862A (ja) * | 1991-06-29 | 1993-01-22 | Toshiba Corp | 半導体集積回路装置 |
JP2770647B2 (ja) * | 1992-05-07 | 1998-07-02 | 日本電気株式会社 | 電子ディスプレイデバイス駆動回路用出力回路 |
JP3135748B2 (ja) * | 1993-06-21 | 2001-02-19 | 株式会社東芝 | 表示データ駆動用集積回路 |
JP3489162B2 (ja) * | 1993-12-16 | 2004-01-19 | セイコーエプソン株式会社 | 薄膜トランジスタ回路及び液晶表示装置 |
JPH0822267A (ja) * | 1994-07-04 | 1996-01-23 | Hitachi Ltd | 液晶駆動回路と液晶表示装置 |
JPH08227283A (ja) * | 1995-02-21 | 1996-09-03 | Seiko Epson Corp | 液晶表示装置、その駆動方法及び表示システム |
JPH10282931A (ja) * | 1997-04-01 | 1998-10-23 | Toshiba Microelectron Corp | 液晶駆動回路及び液晶表示装置 |
-
1999
- 1999-01-13 JP JP00608899A patent/JP3823577B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000206493A (ja) | 2000-07-28 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040309 |
|
RD01 | Notification of change of attorney |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060320 |
|
RD01 | Notification of change of attorney |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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