JP2000206493A - 液晶表示装置 - Google Patents
液晶表示装置Info
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Abstract
源配線が比較的高く、電源電圧が急激に低下しても安定
して動作するドレインドライバを具備する液晶表示装置
を提供する。 【解決手段】第一のメモリM1と第二のメモリM2の電
源配線を分離し、さらに、独立した電源配線を持つノイ
ズ遮断手段NFを第一のメモリM1と第二のメモリM2
の間に設ける。さらに、ノイズ遮断手段をインバータ回
路を用いて作成する。
Description
液晶表示装置に関する。
信号対応可能なドレインドライバを薄膜トランジスタ
(以下TFTと略す)を用いて周辺回路に内蔵する技術
として、次の文献がある。(Extended Abstracts of the
1997 International Conferenceon Solid State Devic
es and Materials pp.348-349)本発明と直接関係のある
部分を引用して図7に示す。
モリ42は複数個あり、通常はそれぞれドレイン線の本
数と同じ個数ある。データバス43に外部から与えられ
た画像データは、シフトレジスタ44の出力によって第
一のメモリ41に記憶される。水平ブランキング期間に
ラッチ信号線45に供給されるラッチ信号によって第一
のメモリ41から第二のメモリ42に記憶される。
ッチ動作タイミングは、それぞれ対応した画像データが
データバス43に供給されたとき、言い換えれば、シフ
トレジスタ44がメモリ41の記憶要素を順次指定する
タイミングであるから、メモリ41の各記憶要素はそれ
ぞれ異なる時間に動作するため、第二のメモリ41の電
源電流は分散している。
5に供給されるラッチ信号に同期して一斉に動作するた
め、第二のメモリ42の電源電流は一時に集中する。そ
のために、第二のメモリの電源配線抵抗が高いと電源電
圧が急激に低下することがある。
バータと第二のメモリ42の入力部分のクロックドイン
バータを抜き出して示した図である。第二のメモリ42
の正極電源57の電圧が急激に低下すると、TFT51
のゲート−ソース間容量52を通して経路55に急激に
電流が発生する。また、第二のメモリ42の負極電源5
8の電圧が急激に上昇すると、TFT53のゲート−ソ
ース間容量54を通して経路56の電流が発生する。
流量で発生すれば、電流はキャンセルされるが、通常は
第二のラッチ42が駆動する負荷、例えばD/A変換回
路やレベルシフタの駆動容量負荷を動作する電流に偏り
があるため異なる。正極電源からの電流消費が多いと経
路55の電流が、負極電源からの電流消費が多いと経路
56の電流が強く発生しやすい。
すると第一のメモリ41の電源電圧が低下して誤動作を
招いたり、第一のメモリ41の記憶状態を反転すること
がある。
(a)銅のような低抵抗材質を使う方法、(b)配線の
膜圧を増加する方法、(c)配線幅を広げる方法があ
る。(a),(b)は生産プロセスに負担をかけるた
め、コスト増加につながる。(c)は回路面積が増大
し、液晶表示装置の非表示領域面積の増大につながる。
したがって、できるだけ配線抵抗が高くても済むような
回路にしたい。
が比較的高く、電源電圧が急激に低下しても安定して動
作するドレインドライバを具備する液晶表示装置を提供
するものである。
リと第二のメモリの電源配線を分離し、さらに、独立し
た電源配線を持つノイズ遮断手段を第一のメモリと第二
のメモリの間に設けるものである。
ンバータ回路を用いて作成するものである。
縁基板1の表面には、マトリクス状に配置された複数の
ドレイン線DL,複数のゲート線GL、およびドレイン
線DLとゲート線GLの交点毎に配置された画素TFT
5,表示電極6からなる表示領域2と、TFTを用いて
構成されたドレインドライバ3,ゲートドライバ4があ
る。表示電極6は、静電容量7を持っている。図1で
は、液晶表示装置の構成を分かりやすくするためドレイ
ン線DLとゲート線GLの本数を2本ずつしか記述して
いないが、実際には複数本あり、例えば、縦640×横
480×RGBのVGAサイズの液晶表示装置では、ゲ
ート線GLが480本,ドレイン線DLが1920本あ
る。
第二のメモリM2,ノイズ遮断回路NF,D/A変換回
路DAによって構成されている。第一のメモリM1に
は、外部と第一のメモリM1の間に形成された信号バス
配線VSを設けてある。第一のメモリM1は信号配線バ
スVSを通して入力されるデジタル画像データを分配す
る機能を持つ。
NFに接続し、ノイズ遮断回路NFはさらに第二のメモ
リM2に接続する。第二のメモリM2には、外部と第二
のメモリM2の間に形成されたラッチ信号線LSを設け
てある。第二のメモリM2はラッチ信号線LSを通して
入力されるラッチ信号によってラッチ動作し、さらに接
続するD/A変換回路DAに画像データを同期して供給
する機能を持つ。
よびノイズ遮断回路NFにはそれぞれ独立した電源配線
が形成されており、第一のメモリM1にはVDDM1
(正極),VSSM1(負極)が、第二のメモリM2には
VDDM2(正極),VSSM2(負極)が、ノイズ遮
断回路にはVDDNF(正極),VSSNF(負極)の
電源配線がそれぞれ形成されている。
M2、およびノイズ遮断回路NFの具体的な回路を示
す。第一のラッチM1は、シフトレジスタ11,クロッ
ク配線12,複数のラッチ14、および信号バス配線V
Sによって構成される。ノイズ遮断回路は複数のインバ
ータ16によって構成される。第二のメモリM2は、複
数のラッチ15、およびラッチ信号線LSによって構成
される。
3にスタートパルスを入力した後に、クロック配線12
にクロック信号を供給することにより複数あるシフトレ
ジスタ出力17に順次パルスを出力する。クロック信号
に同期してデジタル画像データを信号バス配線VSに供
給すると、シフトレジスタ出力17のパルスにしたがっ
てデジタル画像データは各ラッチ14に分配される。
Fにあるインバータ16を通してラッチ15に供給され
る。ラッチ14の出力はシフトレジスタ出力17のパル
スのタイミングで確定するために同期されていない。同
期していないラッチ14の出力を、ラッチ信号線LSに
供給する同期パルスのタイミングによってラッチ15は
ラッチ動作し、画像データを同期して出力する。ラッチ
15の出力が接続するD/A変換回路には画像データを
同期して供給される。
ラッチ14および15は1つのインバータ18と2つの
クロックドインバータ19,20によって構成されてい
る。クロック入力CKがハイレベルのとき、Dの値はQ
に出力され、CKがローレベルのときにはCKがローレ
ベルになった瞬間のDの状態が保持されてQに出力され
る。
20、図4(b)にインバータ16,18の構成例を示
す。
動作波形は表示電極6の数が縦n個,横m個の場合で説
明する。前記の場合、ドレイン線DLはm本であり、ゲ
ート線GLはn本である。ゲートドライバ4は1ライン
期間毎にゲート線GLのいずれか1本にパルスを供給
し、パルスを供給するゲート線を1番目からn番目まで
順次シフトする。パルスが供給されたゲート線GLに接
続する画素TFT5だけONになり、m本あるドレイン
線DLの電圧はONになった画素TFT表示電極6が持
つ表示電極容量7にサンプリングされる。
データに対応した電圧を発生する動作を説明する。信号
バス配線VSには1ライン期間に1ライン分の画像デー
タがm個順次供給される。シフトレジスタは画像データ
に同期して複数あるそれぞれのラッチ14にラッチパル
スを供給する。
データに注目すると、k番目の画像データは、シフトレ
ジスタのk番目の出力17のラッチパルスによって複数
あるラッチ14のk番目にラッチされる。同様にして、
1〜m番目の画像データは、1〜m番目のラッチ14に
ラッチされる。ラッチ14の出力はインバータ16を通
してラッチ15に供給される。
ンキング期間に、ラッチ信号線LSにパルスを供給す
る。ラッチ15にはラッチ信号線LSのパルスに同期し
てラッチ14の出力データがラッチされ、ラッチ15の
出力はラッチ信号線LSのタイミングで一斉に1ライン
分の画像データを接続するD/A変換回路DAに出力す
る。
データを1ライン期間内で対応したアナログ電圧に変換
しドレイン線DLに供給する。ドレイン線DLに供給さ
れたアナログ電圧はONである画素TFT5を通して表
示電極6に供給される。
間、つまり1フィールド期間行うことで、画像データに
対応した電圧が全ての表示電極に供給され画像を表示す
ることができる。
圧を供給する電源配線VDDM2あるいはVSSM2の
配線抵抗が高い場合、ラッチ信号線LSのパルスに同期
して第二のラッチM2内のラッチ15が一斉に動作する
と、電源配線VDDM2の電圧が低下したり、電源配線
VSSM2の電圧が上昇する場合がある。
リM1にあるラッチ14の出力部分のインバータ,ノイ
ズ遮断回路NFにあるインバータ16,第二のメモリM
2にあるラッチ15の入力部分のクロックドインバータ
を抜き出した図である。
M2の電源が急激に低下した場合、TFT21のゲート
−ソース間容量22を通して経路31に電流が流れる。
さらに、TFT23のゲート−ソース間容量24を通し
て経路32に電流が流れる。第二のメモリM2の正極の
電源配線VSSM2の電源が急激に上昇した場合、TF
T25のゲート−ソース間容量26を通して経路33に
電流が流れる。さらに、TFT27のゲート−ソース間
容量28を通して経路34に電流が流れる。第一のメモ
リM1と第二のメモリM2の間の電流経路には、従来は
容量がゲート−ソース間容量が1段しかなかったのに比
べ、ゲート−ソース間容量2段直列になるため、経路3
2,34の電流は従来に比べ小さくなる。
NFから電流が供給されるため、流れる電流はさらに小
さくできる。
下によって発生する第一のメモリM1内の電流を小さく
することができるため、第一のメモリM1を安定して動
作することができる。また、従来に比べて、電源配線V
DDM2,VSSM2の配線抵抗を高く設計することが
できるため、配線幅を従来より縮小できる。したがって
液晶表示装置の周辺回路を内蔵する非表示部分の面積を
小さくすることができる。
電源配線を分離し、さらに、独立した電源配線を持つノ
イズ遮断手段NFを第一のメモリM1と第二のメモリM
2の間に設けることによって第一のメモリM1を安定し
て動作することができる。また、従来に比べて、電源配
線抵抗を高く設計することができるため、電源配線幅を
従来より縮小できる。したがって液晶表示装置の周辺回
路を内蔵する非表示部分の面積を小さくすることができ
る。
装置を表す図である。
モリM2、およびノイズ遮断回路NFの具体的な回路を
示した図である。
ータ16,18の構成例を示した図である。
るラッチ14の出力部分のインバータ,ノイズ遮断回路
NFにあるインバータ16,第二のメモリM2にあるラ
ッチ15の入力部分のクロックドインバータを抜き出し
た図である。
部分を抜き出した図である。
の出力部のインバータと第二のメモリ42の入力部分の
クロックドインバータを抜き出して示した図である。
リ、NF…ノイズ遮断回路、DA…D/A変換回路、V
S…信号バス配線、LS…ラッチ信号線、GL…ゲート
配線、DL…ドレイン配線、VDDM1…M1の電源配
線(正極)、VSSM1…M1の電源配線(負極)、V
DDM2…M2の電源配線(正極)、VSSM2…M2
の電源配線(負極)、VDDNF…NFの電源配線(正
極)、VSSNF…NFの電源配線(負極)、1…絶縁
基板、2…表示領域、3…ドレインドライバ、4…ゲー
トドライバ、5…画素TFT、6…表示電極、7…表示
電極容量、11,44…シフトレジスタ、12…クロッ
ク配線、13…スタート信号入力、14,15…ラッ
チ、16,18…インバータ、17…シフトレジスタ出
力、19,20…クロックドインバータ、21,23,
25,27…TFT、22,24,26,28,52,
54…TFTゲート−ソース間容量、31〜34,5
5,56…電流経路、43…データバス、45…ラッチ
信号線、51,53…TFT。
Claims (2)
- 【請求項1】少なくとも一方が透明な一対の基板と、前
記基板に挟持された液晶層を有する液晶表示装置であっ
て、前記一対の基板の一方には表示領域と、この表示領
域を駆動するための周辺回路を有し、前記表示領域には
マトリクス状に配置された複数のドレイン線とゲート線
および薄膜トランジスタが形成され、前記駆動回路領域
には複数の薄膜トランジスタで構成したドレインドライ
バと、ゲートドライバが形成されたデジタルの画像デー
タを入力可能な多階調表示可能な液晶表示装置におい
て、前記ドレインドライバ回路には少なくとも、デジタ
ル映像信号を分配するための第一のメモリ回路と、信号
同期用の第二のメモリ回路の両方を具備し、さらに前記
第一のメモリ回路と前記第二のメモリ回路の間に、前記
第一のメモリ回路の電源線と前記第二のメモリ回路の電
源線に対して、独立した専用電源線を持つノイズ遮断手
段を具備することを特徴とする液晶表示装置。 - 【請求項2】前記ノイズ遮断手段を前記専用電源線とイ
ンバータ回路を用いて作成したことを特徴とする請求項
1記載の液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00608899A JP3823577B2 (ja) | 1999-01-13 | 1999-01-13 | 液晶表示装置 |
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1999
- 1999-01-13 JP JP00608899A patent/JP3823577B2/ja not_active Expired - Fee Related
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