JPH10282931A - 液晶駆動回路及び液晶表示装置 - Google Patents
液晶駆動回路及び液晶表示装置Info
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- JPH10282931A JPH10282931A JP9082856A JP8285697A JPH10282931A JP H10282931 A JPH10282931 A JP H10282931A JP 9082856 A JP9082856 A JP 9082856A JP 8285697 A JP8285697 A JP 8285697A JP H10282931 A JPH10282931 A JP H10282931A
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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- G09G3/3611—Control of matrices with row and column drivers
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
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Abstract
(57)【要約】 （修正有）
【課題】 消費電力を低減し、かつノイズによる誤動作
を防止することが可能な液昌駆動回路及びこの駆動回路
を用いた液昌表示装置を提供する。 【解決手段】 画像信号ＶＩＮが入力され駆動信号を出
力する出力回路ＯＣ１〜ＯＣ２４０が設けられ、出力回
路ＯＣはそれぞれ、第１の経路に設けられたスイッチン
グ素子ＳＷ１、容量Ｃ１、スイッチング素子ＳＷ２と、
第１の経路と並列接続された第２の経路に設けられたス
イッチング素子ＳＷ３、容量Ｃ２、スイッチング素子Ｓ
Ｗ４とを有し、画像信号と第１の周期でレベルが切り換
わるホールド切り換え信号とが入力され、ホールド切り
換え信号に従って画像信号を容量Ｃ１又は容量Ｃ２に交
互に蓄積し出力するサンプルホールド回路ＳＨ１と、こ
の回路ＳＨ１の出力を与えられて増幅し駆動信号として
出力する増幅器ＡＭＰ１とを有する。
を防止することが可能な液昌駆動回路及びこの駆動回路
を用いた液昌表示装置を提供する。 【解決手段】 画像信号ＶＩＮが入力され駆動信号を出
力する出力回路ＯＣ１〜ＯＣ２４０が設けられ、出力回
路ＯＣはそれぞれ、第１の経路に設けられたスイッチン
グ素子ＳＷ１、容量Ｃ１、スイッチング素子ＳＷ２と、
第１の経路と並列接続された第２の経路に設けられたス
イッチング素子ＳＷ３、容量Ｃ２、スイッチング素子Ｓ
Ｗ４とを有し、画像信号と第１の周期でレベルが切り換
わるホールド切り換え信号とが入力され、ホールド切り
換え信号に従って画像信号を容量Ｃ１又は容量Ｃ２に交
互に蓄積し出力するサンプルホールド回路ＳＨ１と、こ
の回路ＳＨ１の出力を与えられて増幅し駆動信号として
出力する増幅器ＡＭＰ１とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は液晶駆動回路、及び
同駆動回路を用いた液晶表示装置に関する。
同駆動回路を用いた液晶表示装置に関する。
【０００２】
【従来の技術】液晶表示装置では、画像信号を出力して
液晶パネルを駆動する液晶駆動回路が用いられるが、従
来の駆動回路には図６に示されるようなものがあった。
この駆動回路は、２ラッチ方式のサンプルホールド回路
を有し、画像信号のホールドの切り換えをチップ外部か
ら与えられる信号を用いて行う。
液晶パネルを駆動する液晶駆動回路が用いられるが、従
来の駆動回路には図６に示されるようなものがあった。
この駆動回路は、２ラッチ方式のサンプルホールド回路
を有し、画像信号のホールドの切り換えをチップ外部か
ら与えられる信号を用いて行う。
【０００３】例えば、２４０段の出力回路ＯＣ１〜ＯＣ
２４０が配置されており、それぞれの出力回路ＯＣ１〜
ＯＣ２４０に画像信号ＶＩＮが入力される。さらに、チ
ップ外部からホールド切り換え信号ＣＸが供給され、イ
ンバータＩＮ２２４１及びＩＮ２２４２から成るバッフ
ァで増幅した後、ホールド切り換え信号ＣＸＤとして配
線Ｗにより転送した後、各々の出力回路ＯＣ１〜ＯＣ２
４０に与える。
２４０が配置されており、それぞれの出力回路ＯＣ１〜
ＯＣ２４０に画像信号ＶＩＮが入力される。さらに、チ
ップ外部からホールド切り換え信号ＣＸが供給され、イ
ンバータＩＮ２２４１及びＩＮ２２４２から成るバッフ
ァで増幅した後、ホールド切り換え信号ＣＸＤとして配
線Ｗにより転送した後、各々の出力回路ＯＣ１〜ＯＣ２
４０に与える。
【０００４】出力回路ＯＣ１〜ＯＣ２４０はそれぞれ同
一の構成を備えており、出力回路ＯＣ１を例にとり説明
する。出力回路ＯＣ１は、サンプルホールド回路ＳＨ
１、増幅器ＡＭＰ１、及び出力端子ＯＵＴ１を有してい
る。
一の構成を備えており、出力回路ＯＣ１を例にとり説明
する。出力回路ＯＣ１は、サンプルホールド回路ＳＨ
１、増幅器ＡＭＰ１、及び出力端子ＯＵＴ１を有してい
る。
【０００５】サンプルホールド回路ＳＨ１は、インバー
タＩＮ２００１ａ及びＩＮ２００１ｂから成るバッファ
と、Ｎチャネル形ＭＯＳトランジスタＮ１及びＰチャネ
ル形ＭＯＳトランジスタＰ１から成るスイッチング素子
ＳＷ１と、Ｎチャネル形ＭＯＳトランジスタＮ２及びＰ
チャネル形ＭＯＳトランジスタＰ２から成るスイッチン
グ素子ＳＷ２と、Ｎチャネル形ＭＯＳトランジスタＮ３
及びＰチャネル形ＭＯＳトランジスタＰ３から成るスイ
ッチング素子ＳＷ３と、Ｎチャネル形ＭＯＳトランジス
タＮ４及びＰチャネル形ＭＯＳトランジスタＰ４から成
るスイッチング素子ＳＷ４と、容量Ｃ１及びＣ２を有し
ている。
タＩＮ２００１ａ及びＩＮ２００１ｂから成るバッファ
と、Ｎチャネル形ＭＯＳトランジスタＮ１及びＰチャネ
ル形ＭＯＳトランジスタＰ１から成るスイッチング素子
ＳＷ１と、Ｎチャネル形ＭＯＳトランジスタＮ２及びＰ
チャネル形ＭＯＳトランジスタＰ２から成るスイッチン
グ素子ＳＷ２と、Ｎチャネル形ＭＯＳトランジスタＮ３
及びＰチャネル形ＭＯＳトランジスタＰ３から成るスイ
ッチング素子ＳＷ３と、Ｎチャネル形ＭＯＳトランジス
タＮ４及びＰチャネル形ＭＯＳトランジスタＰ４から成
るスイッチング素子ＳＷ４と、容量Ｃ１及びＣ２を有し
ている。
【０００６】インバータＩＮ２００１ａは、ホールド切
り換え信号ＣＸＤが入力されてホールド切り換え信号Ｃ
Ｘ１Ｂを出力し、インバータＩＮ２００１ｂはこのホー
ルド切り換え信号ＣＸ１Ｂが入力されてホールド切り換
え信号ＣＸ１を出力する。スイッチング素子ＳＷ１及び
ＳＷ２がノードＮＤ１を介して直列に接続されており、
このスイッチング素子ＳＷ１及びＳＷ２と並列になるよ
うに、スイッチング素子ＳＷ３及びＳＷ４がノードＮＤ
２を介して直列に接続されている。トランジスタＮ１、
Ｐ１、Ｎ３及びＰ３のゲートにはそれぞれ制御信号Ａ、
／Ａ、Ｂ、／Ｂが入力され、トランジスタＮ２、Ｐ２、
Ｎ４及びＰ４のゲートには上記ホールド切り換え信号Ｃ
Ｘ１、ＣＸ１Ｂ、ＣＸ１Ｂ及びＣＸ１が入力されて開閉
が制御される。さらに、ノードＮ１と接地端子との間に
容量Ｃ１が接続され、ノードＮ２と接地端子との間に容
量Ｃ２が接続されている。
り換え信号ＣＸＤが入力されてホールド切り換え信号Ｃ
Ｘ１Ｂを出力し、インバータＩＮ２００１ｂはこのホー
ルド切り換え信号ＣＸ１Ｂが入力されてホールド切り換
え信号ＣＸ１を出力する。スイッチング素子ＳＷ１及び
ＳＷ２がノードＮＤ１を介して直列に接続されており、
このスイッチング素子ＳＷ１及びＳＷ２と並列になるよ
うに、スイッチング素子ＳＷ３及びＳＷ４がノードＮＤ
２を介して直列に接続されている。トランジスタＮ１、
Ｐ１、Ｎ３及びＰ３のゲートにはそれぞれ制御信号Ａ、
／Ａ、Ｂ、／Ｂが入力され、トランジスタＮ２、Ｐ２、
Ｎ４及びＰ４のゲートには上記ホールド切り換え信号Ｃ
Ｘ１、ＣＸ１Ｂ、ＣＸ１Ｂ及びＣＸ１が入力されて開閉
が制御される。さらに、ノードＮ１と接地端子との間に
容量Ｃ１が接続され、ノードＮ２と接地端子との間に容
量Ｃ２が接続されている。
【０００７】サンプルホールド回路ＳＨ１の出力端子Ｎ
Ｄ３は、増幅器ＡＭＰ１の非反転入力端子に接続されて
いる。増幅器ＡＭＰ１の出力端子は反転入力端子に接続
されて負帰還ループがかけられており、増幅器ＡＭＰ１
の出力端子は出力端子ＯＵＴ１に接続されており、ノー
ドＮＤ３と同一の電圧が出力電圧ＯＵＴ１として出力さ
れる。
Ｄ３は、増幅器ＡＭＰ１の非反転入力端子に接続されて
いる。増幅器ＡＭＰ１の出力端子は反転入力端子に接続
されて負帰還ループがかけられており、増幅器ＡＭＰ１
の出力端子は出力端子ＯＵＴ１に接続されており、ノー
ドＮＤ３と同一の電圧が出力電圧ＯＵＴ１として出力さ
れる。
【０００８】ここで、サンプルホールド回路ＳＨ１の動
作について、各信号の波形を示した図７のタイムチャー
トを用いて説明する。外部から入力されるホールド切り
換え信号ＣＸは、１サイクルの周期でハイレベルとロウ
レベルが切り換わる。このホールド切り換え信号ＣＸが
インバータＩＮ２２４１及びＩＮ２２４２を介してそれ
ぞれの出力回路ＯＣ１〜ＯＣ２４０に入力され、インバ
ータＩＮ２００１ａ及びＩＮ２００１ｂにより論理レベ
ルが信号ＣＸと同一のホールド切り換え信号ＣＸｉ（ｉ
は１〜２４０の整数）が生成される。
作について、各信号の波形を示した図７のタイムチャー
トを用いて説明する。外部から入力されるホールド切り
換え信号ＣＸは、１サイクルの周期でハイレベルとロウ
レベルが切り換わる。このホールド切り換え信号ＣＸが
インバータＩＮ２２４１及びＩＮ２２４２を介してそれ
ぞれの出力回路ＯＣ１〜ＯＣ２４０に入力され、インバ
ータＩＮ２００１ａ及びＩＮ２００１ｂにより論理レベ
ルが信号ＣＸと同一のホールド切り換え信号ＣＸｉ（ｉ
は１〜２４０の整数）が生成される。
【０００９】サイクル１で電圧Ｖ０、サイクル１からサ
イクル２にかけて電圧Ｖ１に変化する画像信号ＶＩＮが
スイッチング素子ＳＷ１及びＳＷ３に入力される。スイ
ッチング素子ＳＷ１は、サイクル１、３、５、…でハイ
レベルになるパルス状の制御信号Ａを入力されるとオン
し、スイッチング素子ＳＷ３はサイクル２、４、６、…
でハイレベルになるパルス状の制御信号Ｂによりオンす
る。
イクル２にかけて電圧Ｖ１に変化する画像信号ＶＩＮが
スイッチング素子ＳＷ１及びＳＷ３に入力される。スイ
ッチング素子ＳＷ１は、サイクル１、３、５、…でハイ
レベルになるパルス状の制御信号Ａを入力されるとオン
し、スイッチング素子ＳＷ３はサイクル２、４、６、…
でハイレベルになるパルス状の制御信号Ｂによりオンす
る。
【００１０】サイクル１では、制御信号Ａを与えられて
スイッチング素子ＳＷ１がオンするが、スイッチング素
子ＳＷ２はロウレベルのホールド切り換え信号ＣＸ１を
与えられてオフ状態にある。これにより、電圧Ｖ０の画
像信号ＶＩＮがスイッチング素子ＳＷ１を通過し、ノー
ドＮＤ１の電圧Ｖ０に対応した電荷がコンデンサＣ１に
蓄積される。一方のスイッチング素子ＳＷ３はオフ状態
を保つ。次のサイクル２になると、ハイレベルのホール
ド制御信号ＣＸがスイッチング素子ＳＷ２に与えられて
オンし、コンデンサＣ１に蓄積された電荷に対応する電
圧Ｖ０がノードＮＤ３より発生し、増幅器ＡＭＰ１に入
力される。
スイッチング素子ＳＷ１がオンするが、スイッチング素
子ＳＷ２はロウレベルのホールド切り換え信号ＣＸ１を
与えられてオフ状態にある。これにより、電圧Ｖ０の画
像信号ＶＩＮがスイッチング素子ＳＷ１を通過し、ノー
ドＮＤ１の電圧Ｖ０に対応した電荷がコンデンサＣ１に
蓄積される。一方のスイッチング素子ＳＷ３はオフ状態
を保つ。次のサイクル２になると、ハイレベルのホール
ド制御信号ＣＸがスイッチング素子ＳＷ２に与えられて
オンし、コンデンサＣ１に蓄積された電荷に対応する電
圧Ｖ０がノードＮＤ３より発生し、増幅器ＡＭＰ１に入
力される。
【００１１】サイクル２では、スイッチング素子ＳＷ１
はオフ状態を保ち、スイッチング素子ＳＷ３が制御信号
Ｂを与えられてオンし、スイッチング素子ＳＷ４はオフ
状態にある。電圧Ｖ１を有する画像信号ＶＩＮがスイッ
チング素子ＳＷ３を通過してノードＮＤ２が電圧Ｖ１と
等しくなり、コンデンサＣ２に電荷が蓄積される。次の
サイクルになると、スイッチング素子ＳＷ４がオンして
コンデンサＣ２の電荷に対応した電圧Ｖ１がノードＮＤ
３に発生し、増幅器ＡＭＰ１に入力される。
はオフ状態を保ち、スイッチング素子ＳＷ３が制御信号
Ｂを与えられてオンし、スイッチング素子ＳＷ４はオフ
状態にある。電圧Ｖ１を有する画像信号ＶＩＮがスイッ
チング素子ＳＷ３を通過してノードＮＤ２が電圧Ｖ１と
等しくなり、コンデンサＣ２に電荷が蓄積される。次の
サイクルになると、スイッチング素子ＳＷ４がオンして
コンデンサＣ２の電荷に対応した電圧Ｖ１がノードＮＤ
３に発生し、増幅器ＡＭＰ１に入力される。
【００１２】このようにして、各出力回路ＯＣ１〜ＯＣ
２４０においてサンプルホールド回路ＳＨ１から電圧Ｖ
０、Ｖ１、…が出力され、増幅器ＡＭＰ１を介して電圧
ＯＵＴ１〜ＯＵＴ２４０として外部に出力される。
２４０においてサンプルホールド回路ＳＨ１から電圧Ｖ
０、Ｖ１、…が出力され、増幅器ＡＭＰ１を介して電圧
ＯＵＴ１〜ＯＵＴ２４０として外部に出力される。
【００１３】
【発明が解決しようとする課題】しかし、従来の液晶駆
動回路には次のような問題があった。図６に示された回
路構成のうち、ホールド切り換え信号ＣＸが入力される
インバータＩＮ２２４１、ＩＮ２２４２から成るバッフ
ァと、このバッファから出力されるホールド切り換え信
号ＣＸＤを転送する信号線Ｗと、出力回路ＯＣ１〜ＯＣ
２４０と等価な回路を図８に示す。出力回路ＯＣ１〜Ｏ
Ｃ２４０は、チップ上の配線パターンの制約上、１列に
配置される。ホールド切り換え信号ＣＸＤを転送する信
号線Ｗには、それぞれの出力回路ＯＣ１〜ＯＣ２４０内
のインバータＩＮに入力されるまでの間、配線抵抗ｒ
０、ｒ１、…、ｒｎ、…、ｒｍと寄生容量Ｃ０、Ｃ１、
…、Ｃｎ、…，Ｃｍが存在する。このような配線抵抗と
寄生容量が存在する配線Ｗを通過すると、信号ＣＸＤ１
〜ＣＸＤ２４０の波形は、図９に示されるように徐々に
エッジの部分が鈍ったものとなる。このようなホールド
切り換え信号ＣＸＤ１〜ＣＸＤ２４０が各出力回路ＯＣ
１〜ＯＣ２４０内のインバータＩＮに入力されると、図
９に示されるような貫通電流Ｉ（ＣＸＤ１〜ＣＸＤ２４
０）が発生する。信号ＣＸＤの波形が鈍るにつれて、イ
ンバータＩＮの貫通電流Ｉ（ＣＸＤ）の貫通電流も増大
する。このため、従来の液晶駆動回路には消費電力が大
きいという問題があった。
動回路には次のような問題があった。図６に示された回
路構成のうち、ホールド切り換え信号ＣＸが入力される
インバータＩＮ２２４１、ＩＮ２２４２から成るバッフ
ァと、このバッファから出力されるホールド切り換え信
号ＣＸＤを転送する信号線Ｗと、出力回路ＯＣ１〜ＯＣ
２４０と等価な回路を図８に示す。出力回路ＯＣ１〜Ｏ
Ｃ２４０は、チップ上の配線パターンの制約上、１列に
配置される。ホールド切り換え信号ＣＸＤを転送する信
号線Ｗには、それぞれの出力回路ＯＣ１〜ＯＣ２４０内
のインバータＩＮに入力されるまでの間、配線抵抗ｒ
０、ｒ１、…、ｒｎ、…、ｒｍと寄生容量Ｃ０、Ｃ１、
…、Ｃｎ、…，Ｃｍが存在する。このような配線抵抗と
寄生容量が存在する配線Ｗを通過すると、信号ＣＸＤ１
〜ＣＸＤ２４０の波形は、図９に示されるように徐々に
エッジの部分が鈍ったものとなる。このようなホールド
切り換え信号ＣＸＤ１〜ＣＸＤ２４０が各出力回路ＯＣ
１〜ＯＣ２４０内のインバータＩＮに入力されると、図
９に示されるような貫通電流Ｉ（ＣＸＤ１〜ＣＸＤ２４
０）が発生する。信号ＣＸＤの波形が鈍るにつれて、イ
ンバータＩＮの貫通電流Ｉ（ＣＸＤ）の貫通電流も増大
する。このため、従来の液晶駆動回路には消費電力が大
きいという問題があった。
【００１４】また、ホールド切り換え信号を配線Ｗによ
り転送すると、信号の遅延時間が短い。このため、全て
の出力回路ＯＣ１〜ＯＣ２４０に殆ど遅延なくホールド
切り換え信号が与えられ、ほぼ同時期にスイッチング素
子がオン・オフ動作を行う。この結果、スイッチング動
作がもたらすノイズが重畳されて電源線にのり、誤動作
を招く虞れがあった。
り転送すると、信号の遅延時間が短い。このため、全て
の出力回路ＯＣ１〜ＯＣ２４０に殆ど遅延なくホールド
切り換え信号が与えられ、ほぼ同時期にスイッチング素
子がオン・オフ動作を行う。この結果、スイッチング動
作がもたらすノイズが重畳されて電源線にのり、誤動作
を招く虞れがあった。
【００１５】本発明は上記事情に鑑みてなされたもの
で、消費電力を低減し、かつノイズによる誤動作を防止
することが可能な液晶駆動回路及びこの駆動回路を用い
た液晶表示装置を提供することを目的とする。
で、消費電力を低減し、かつノイズによる誤動作を防止
することが可能な液晶駆動回路及びこの駆動回路を用い
た液晶表示装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の液晶駆動回路
は、画像信号が入力され、液晶パネルを駆動する駆動信
号を生成して出力するｎ個の出力回路が設けられ、前記
出力回路は、それぞれ、第１の経路に第１の電荷蓄積部
が設けられ、前記第１の経路と並列接続された第２の経
路に第２の電荷蓄積部が設けられており、前記画像信号
と、第１の周期でレベルが切り換わるホールド切り換え
信号とが入力され、前記ホールド切り換え信号に従って
前記画像信号を前記第１の電荷蓄積部又は前記第２の電
荷蓄積部のいずれか一方に交互に切り換えて蓄積し出力
するサンプルホールド回路と、前記サンプルホールド回
路の出力を与えられて増幅し前記駆動信号として出力す
る増幅器とを有し、さらに、前記出力回路毎に波形成形
器が設けられ、前記波形成形器は相互に直列に接続され
ており、外部から入力された前記ホールド切り換え信号
が前記波形成形器に入力されて伝播されていき、それぞ
れの前記波形成形器からの出力が対応する前記出力回路
に与えられることを特徴としている。
は、画像信号が入力され、液晶パネルを駆動する駆動信
号を生成して出力するｎ個の出力回路が設けられ、前記
出力回路は、それぞれ、第１の経路に第１の電荷蓄積部
が設けられ、前記第１の経路と並列接続された第２の経
路に第２の電荷蓄積部が設けられており、前記画像信号
と、第１の周期でレベルが切り換わるホールド切り換え
信号とが入力され、前記ホールド切り換え信号に従って
前記画像信号を前記第１の電荷蓄積部又は前記第２の電
荷蓄積部のいずれか一方に交互に切り換えて蓄積し出力
するサンプルホールド回路と、前記サンプルホールド回
路の出力を与えられて増幅し前記駆動信号として出力す
る増幅器とを有し、さらに、前記出力回路毎に波形成形
器が設けられ、前記波形成形器は相互に直列に接続され
ており、外部から入力された前記ホールド切り換え信号
が前記波形成形器に入力されて伝播されていき、それぞ
れの前記波形成形器からの出力が対応する前記出力回路
に与えられることを特徴としている。
【００１７】ここで、前記波形形成器はｐ個の前記出力
回路に対して１個設けられ、それぞれの前記波形成形器
からの出力が対応する前記出力回路に与えられるように
構成してもよい。
回路に対して１個設けられ、それぞれの前記波形成形器
からの出力が対応する前記出力回路に与えられるように
構成してもよい。
【００１８】また、前記サンプルホールド回路は、第１
のスイッチング素子の両端、前記第１の電荷蓄積部に対
応し一端が接地された第１の容量の他端、第２のスイッ
チング素子の両端が直列に接続されて前記第１の経路が
形成され、第３のスイッチング素子の両端、前記第２の
電荷蓄積部に対応し一端が接地された第２の容量の他
端、第４のスイッチング素子の両端が直列に接続されて
前記第２の経路が形成されており、前記第２のスイッチ
ング素子と前記第４のスイッチング素子は、それぞれ前
記ホールド切り換え信号又は反転された前記ホールド切
り換え信号に基づいて開閉し、前記第１のスイッチング
素子と前記第３のスイッチング素子は前記ホールド切り
換え信号と同一周期で１回パルスを発生する制御信号又
は反転された前記制御信号に基づいて開閉するものであ
ってもよい。
のスイッチング素子の両端、前記第１の電荷蓄積部に対
応し一端が接地された第１の容量の他端、第２のスイッ
チング素子の両端が直列に接続されて前記第１の経路が
形成され、第３のスイッチング素子の両端、前記第２の
電荷蓄積部に対応し一端が接地された第２の容量の他
端、第４のスイッチング素子の両端が直列に接続されて
前記第２の経路が形成されており、前記第２のスイッチ
ング素子と前記第４のスイッチング素子は、それぞれ前
記ホールド切り換え信号又は反転された前記ホールド切
り換え信号に基づいて開閉し、前記第１のスイッチング
素子と前記第３のスイッチング素子は前記ホールド切り
換え信号と同一周期で１回パルスを発生する制御信号又
は反転された前記制御信号に基づいて開閉するものであ
ってもよい。
【００１９】本発明の液晶表示装置は、ｎ×ｍのマトリ
クス状に配置された画素電極と、前記画素電極にそれぞ
れ対応してｎ×ｍ個配置され、それぞれのドレインが対
応する前記画素電極に接続された液晶駆動トランジスタ
と、前記液晶駆動トランジスタのソースに、それぞれの
一端が接続されたｎ本のデータ線と、前記液晶駆動トラ
ンジスタのゲートに、それぞれの一端が接続されたｍ本
のゲート線と、前記ゲート線の他端に接続され、第１の
周期に従って前記ゲート線を順次駆動していくゲートド
ライバと、前記データ線の他端にそれぞれ接続され、画
像信号が入力されて前記データ線を駆動するデータ線駆
動信号を生成して出力する出力回路が複数設けられたソ
ースドライバとを備え、前記ソースドライバの出力回路
は、それぞれ、第１の経路に第１の電荷蓄積部が設けら
れ、前記第１の経路と並列接続された第２の経路に第２
の電荷蓄積部が設けられており、前記画像信号と、前記
第１の周期を実質的に２ｎ分割した第２の周期でレベル
が切り換わるホールド切り換え信号とが入力され、前記
ホールド切り換え信号に従って前記画像信号を前記第１
の電荷蓄積部又は前記第２の電荷蓄積部のいずれか一方
に交互に切り換えて蓄積し出力するサンプルホールド回
路と、前記サンプルホールド回路の出力を与えられて増
幅し前記データ線駆動信号として出力する増幅器とを有
し、さらに、前記出力回路毎に波形成形器が設けられ、
前記波形成形器は相互に直列に接続されており、外部か
ら入力された前記ホールド切り換え信号が前記波形成形
器に入力されて伝播されていき、それぞれの前記波形成
形器からの出力が対応する前記出力回路に与えられるこ
とを特徴としている。
クス状に配置された画素電極と、前記画素電極にそれぞ
れ対応してｎ×ｍ個配置され、それぞれのドレインが対
応する前記画素電極に接続された液晶駆動トランジスタ
と、前記液晶駆動トランジスタのソースに、それぞれの
一端が接続されたｎ本のデータ線と、前記液晶駆動トラ
ンジスタのゲートに、それぞれの一端が接続されたｍ本
のゲート線と、前記ゲート線の他端に接続され、第１の
周期に従って前記ゲート線を順次駆動していくゲートド
ライバと、前記データ線の他端にそれぞれ接続され、画
像信号が入力されて前記データ線を駆動するデータ線駆
動信号を生成して出力する出力回路が複数設けられたソ
ースドライバとを備え、前記ソースドライバの出力回路
は、それぞれ、第１の経路に第１の電荷蓄積部が設けら
れ、前記第１の経路と並列接続された第２の経路に第２
の電荷蓄積部が設けられており、前記画像信号と、前記
第１の周期を実質的に２ｎ分割した第２の周期でレベル
が切り換わるホールド切り換え信号とが入力され、前記
ホールド切り換え信号に従って前記画像信号を前記第１
の電荷蓄積部又は前記第２の電荷蓄積部のいずれか一方
に交互に切り換えて蓄積し出力するサンプルホールド回
路と、前記サンプルホールド回路の出力を与えられて増
幅し前記データ線駆動信号として出力する増幅器とを有
し、さらに、前記出力回路毎に波形成形器が設けられ、
前記波形成形器は相互に直列に接続されており、外部か
ら入力された前記ホールド切り換え信号が前記波形成形
器に入力されて伝播されていき、それぞれの前記波形成
形器からの出力が対応する前記出力回路に与えられるこ
とを特徴としている。
【００２０】ここで、前記波形形成器はｐ個の前記出力
回路に対して１個設けられ、それぞれの前記波形成形器
からの出力が対応する前記出力回路に与えられるように
構成してもよい。
回路に対して１個設けられ、それぞれの前記波形成形器
からの出力が対応する前記出力回路に与えられるように
構成してもよい。
【００２１】また、前記サンプルホールド回路は、第１
のスイッチング素子の両端、前記第１の電荷蓄積部に対
応し一端が接地された第１の容量の他端、第２のスイッ
チング素子の両端が直列に接続されて前記第１の経路が
形成され、第３のスイッチング素子の両端、前記第２の
電荷蓄積部に対応し一端が接地された第２の容量の他
端、第４のスイッチング素子の両端が直列に接続されて
前記第２の経路が形成されており、前記第２のスイッチ
ング素子と前記第４のスイッチング素子は、それぞれ前
記ホールド切り換え信号又は反転された前記ホールド切
り換え信号に基づいて開閉し、前記第１のスイッチング
素子と前記第３のスイッチング素子は前記ホールド切り
換え信号と同一周期で１回パルスを発生する制御信号又
は反転された前記制御信号に基づいて開閉するものであ
ってもよい。
のスイッチング素子の両端、前記第１の電荷蓄積部に対
応し一端が接地された第１の容量の他端、第２のスイッ
チング素子の両端が直列に接続されて前記第１の経路が
形成され、第３のスイッチング素子の両端、前記第２の
電荷蓄積部に対応し一端が接地された第２の容量の他
端、第４のスイッチング素子の両端が直列に接続されて
前記第２の経路が形成されており、前記第２のスイッチ
ング素子と前記第４のスイッチング素子は、それぞれ前
記ホールド切り換え信号又は反転された前記ホールド切
り換え信号に基づいて開閉し、前記第１のスイッチング
素子と前記第３のスイッチング素子は前記ホールド切り
換え信号と同一周期で１回パルスを発生する制御信号又
は反転された前記制御信号に基づいて開閉するものであ
ってもよい。
【００２２】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。本実施の形態による液晶
駆動回路は、図１に示されるような構成を備えている。
出力回路ＯＣ１〜ＯＣ２４０が２４０段配置されてお
り、それぞれの出力回路ＯＣ１〜ＯＣ２４０は、図６に
示された出力回路ＯＣ１と同様の構成を備えており、同
一の構成要素には同一の番号を付す。
いて図面を参照して説明する。本実施の形態による液晶
駆動回路は、図１に示されるような構成を備えている。
出力回路ＯＣ１〜ＯＣ２４０が２４０段配置されてお
り、それぞれの出力回路ＯＣ１〜ＯＣ２４０は、図６に
示された出力回路ＯＣ１と同様の構成を備えており、同
一の構成要素には同一の番号を付す。
【００２３】本実施の形態と図６に示された回路とは、
以下の点で相違する。チップ外部からホールド切り換え
信号ＣＸが供給され、インバータＩＮ２４１及びＩＮ２
４２から成るバッファで増幅される。さらに、出力回路
ＯＣ２４０〜ＯＣ１毎に２段のインバータＩＮ２４０ａ
及びＩＮ２４０ｂ、ＩＮ２３９ａ及びＩＮ２３９ｂ、
…、ＩＮ１ａ及びＩＮ１ｂが配置されており、全て直列
に接続されている。
以下の点で相違する。チップ外部からホールド切り換え
信号ＣＸが供給され、インバータＩＮ２４１及びＩＮ２
４２から成るバッファで増幅される。さらに、出力回路
ＯＣ２４０〜ＯＣ１毎に２段のインバータＩＮ２４０ａ
及びＩＮ２４０ｂ、ＩＮ２３９ａ及びＩＮ２３９ｂ、
…、ＩＮ１ａ及びＩＮ１ｂが配置されており、全て直列
に接続されている。
【００２４】出力回路ＯＣ２４０には、インバータＩＮ
２４１及びＩＮ２４２からの出力信号ＣＸＤがインバー
タＩＮ２４０ａにより増幅されたホールド切り換え信号
ＣＸ１Ｂ及びさらにインバータＩＮ２４０ｂにより増幅
されたホールド切り換え信号ＣＸ１が入力される。
２４１及びＩＮ２４２からの出力信号ＣＸＤがインバー
タＩＮ２４０ａにより増幅されたホールド切り換え信号
ＣＸ１Ｂ及びさらにインバータＩＮ２４０ｂにより増幅
されたホールド切り換え信号ＣＸ１が入力される。
【００２５】出力回路ＯＣ２３９には、インバータＩＮ
２４０ｂからの出力信号ＣＸ２４０がインバータＩＮ２
３９ａにより増幅されたホールド切り換え信号ＣＸ１Ｂ
と、インバータＩＮ２３９ｂによりさらに増幅されたホ
ールド切り換え信号ＣＸ１とが入力される。以下同様
に、出力回路ＯＣ２３８にはインバータＩＮ２３９ｂか
らの出力信号ＣＸ２３９がインバータＩＮ２３８ａ及び
ＩＮ２３８ｂによりそれぞれ増幅されたホールド切り換
え信号ＣＸ１Ｂ及びＣＸ１が入力され、…、出力回路Ｏ
Ｃ１にはインバータＩＮ２ａ及びＩＮ２ｂからの出力信
号ＣＸ２がインバータＩＮ１ａ及びＩＮ１ｂによりそれ
ぞれ増幅されたホールド切り換え信号ＣＸ１Ｂ及びＣＸ
１が入力される。
２４０ｂからの出力信号ＣＸ２４０がインバータＩＮ２
３９ａにより増幅されたホールド切り換え信号ＣＸ１Ｂ
と、インバータＩＮ２３９ｂによりさらに増幅されたホ
ールド切り換え信号ＣＸ１とが入力される。以下同様
に、出力回路ＯＣ２３８にはインバータＩＮ２３９ｂか
らの出力信号ＣＸ２３９がインバータＩＮ２３８ａ及び
ＩＮ２３８ｂによりそれぞれ増幅されたホールド切り換
え信号ＣＸ１Ｂ及びＣＸ１が入力され、…、出力回路Ｏ
Ｃ１にはインバータＩＮ２ａ及びＩＮ２ｂからの出力信
号ＣＸ２がインバータＩＮ１ａ及びＩＮ１ｂによりそれ
ぞれ増幅されたホールド切り換え信号ＣＸ１Ｂ及びＣＸ
１が入力される。
【００２６】出力回路ＯＣ１におけるサンプルホールド
回路ＳＨ１及び増幅器ＡＭＰ１は、図６に示されたもの
と同様に動作する。即ち、制御信号Ａ（／Ａ）及びＢ
（／Ｂ）、又はホールド切り換え信号ＣＸ１Ｂ及びＣＸ
１とを与えられてスイッチング素子ＳＷ１〜ＳＷ４が開
閉し、画像信号ＶＩＮによりサイクル毎にコンデンサＣ
１又はＣ２が充電されて、増幅器ＡＭＰ１より出力電圧
ＯＵＴ１が出力される。
回路ＳＨ１及び増幅器ＡＭＰ１は、図６に示されたもの
と同様に動作する。即ち、制御信号Ａ（／Ａ）及びＢ
（／Ｂ）、又はホールド切り換え信号ＣＸ１Ｂ及びＣＸ
１とを与えられてスイッチング素子ＳＷ１〜ＳＷ４が開
閉し、画像信号ＶＩＮによりサイクル毎にコンデンサＣ
１又はＣ２が充電されて、増幅器ＡＭＰ１より出力電圧
ＯＵＴ１が出力される。
【００２７】ここで、本実施の形態におけるホールド切
り換え信号ＣＸ、ＣＸＤ、ＣＸ１〜ＣＸ２４０の波形
は、図２のタイムチャートに示される通りである。外部
から入力されたホールド切り換え信号ＣＸが２段のイン
バータＩＮ２４１及びＩＮ２４２に入力されて信号ＣＸ
Ｄが生成され、直列に接続されたインバータＩＮ２４０
ａ、ＩＮ２４０ｂ、ＩＮ２３９ａ、ＩＮ２３９ｂ、…、
ＩＮ１２０ａ及びＩＮ１２０ｂを経て信号ＣＸ１２０が
生成され、さらに直列に接続されたインバータＩＮ１１
９ａ、ＩＮ１１９ｂ、ＩＮ１１８ａ、ＩＮ１１８ｂ、
…、ＩＮ１ａ及びＩＮ１ｂを経て信号ＣＸ１が生成され
る。
り換え信号ＣＸ、ＣＸＤ、ＣＸ１〜ＣＸ２４０の波形
は、図２のタイムチャートに示される通りである。外部
から入力されたホールド切り換え信号ＣＸが２段のイン
バータＩＮ２４１及びＩＮ２４２に入力されて信号ＣＸ
Ｄが生成され、直列に接続されたインバータＩＮ２４０
ａ、ＩＮ２４０ｂ、ＩＮ２３９ａ、ＩＮ２３９ｂ、…、
ＩＮ１２０ａ及びＩＮ１２０ｂを経て信号ＣＸ１２０が
生成され、さらに直列に接続されたインバータＩＮ１１
９ａ、ＩＮ１１９ｂ、ＩＮ１１８ａ、ＩＮ１１８ｂ、
…、ＩＮ１ａ及びＩＮ１ｂを経て信号ＣＸ１が生成され
る。
【００２８】信号ＣＸ１は信号ＣＸから時間Δｔ（数１
０ｎｓｅｃ）だけ遅延する。しかし、ホールド切り換え
信号の１周期（１サイクルの時間）は例えば３５μｓｅ
ｃであり、この程度の遅延時間は動作に支障を与えず殆
ど無視することができる。むしろ、時間Δｔだけホール
ド切り換え信号が遅延することにより、全ての出力回路
ＯＣで同時にスイッチング素子が開閉することがない。
このため、スイッチング動作によるノイズが同時期に発
生せずに分散するため、図６に示された回路よりも電源
線にのるノイズを軽減することができる。
０ｎｓｅｃ）だけ遅延する。しかし、ホールド切り換え
信号の１周期（１サイクルの時間）は例えば３５μｓｅ
ｃであり、この程度の遅延時間は動作に支障を与えず殆
ど無視することができる。むしろ、時間Δｔだけホール
ド切り換え信号が遅延することにより、全ての出力回路
ＯＣで同時にスイッチング素子が開閉することがない。
このため、スイッチング動作によるノイズが同時期に発
生せずに分散するため、図６に示された回路よりも電源
線にのるノイズを軽減することができる。
【００２９】さらに、各出力回路ＯＣ毎に設けられたイ
ンバータ列によりホールド切り換え信号が増幅されるた
め、各出力回路ＯＣに入力される段階での波形が成形さ
れて、エッジの部分は信号ＣＸと同様に急峻である。よ
って、この信号ＣＸが入力されるインバータＩＮ１に流
れる貫通電流Ｉ（ＩＮ１）は図２に示されるようにわず
かであり、消費電力が低減される。
ンバータ列によりホールド切り換え信号が増幅されるた
め、各出力回路ＯＣに入力される段階での波形が成形さ
れて、エッジの部分は信号ＣＸと同様に急峻である。よ
って、この信号ＣＸが入力されるインバータＩＮ１に流
れる貫通電流Ｉ（ＩＮ１）は図２に示されるようにわず
かであり、消費電力が低減される。
【００３０】本発明の第２の実施の形態による液晶駆動
回路は、図３に示されるような構成を備えている。上記
第１の実施の形態では、出力回路ＯＣ１〜ＯＣ２４０毎
に２列のインバータＩＮが配置され、信号波形が成形さ
れる。これに対し、本実施の形態ではｐ（ｐは２以上の
整数）個の出力回路ＯＣを１ブロックＢＬとして、各ブ
ロック毎に２段のインバータ列を配置する点に特徴があ
る。ただしここで、ｐの値を大きく設定すると、同一ブ
ロック内における最終段の出力回路ＯＣに到達するまで
の配線抵抗及び配線容量が増大してホールド切り換え信
号の波形のエッジの部分の鈍りが大きくなる。そこで、
波形の鈍りが問題にならない程度にｐの値を設定するこ
とが好ましい。
回路は、図３に示されるような構成を備えている。上記
第１の実施の形態では、出力回路ＯＣ１〜ＯＣ２４０毎
に２列のインバータＩＮが配置され、信号波形が成形さ
れる。これに対し、本実施の形態ではｐ（ｐは２以上の
整数）個の出力回路ＯＣを１ブロックＢＬとして、各ブ
ロック毎に２段のインバータ列を配置する点に特徴があ
る。ただしここで、ｐの値を大きく設定すると、同一ブ
ロック内における最終段の出力回路ＯＣに到達するまで
の配線抵抗及び配線容量が増大してホールド切り換え信
号の波形のエッジの部分の鈍りが大きくなる。そこで、
波形の鈍りが問題にならない程度にｐの値を設定するこ
とが好ましい。
【００３１】具体的には、ｐ個の出力回路ＯＣ１００１
〜ＯＣ１００ｐでブロックＢＬ１、出力回路ＯＣ２００
１〜ＯＣ２００ｐでブロックＢＬ２、出力回路ＯＣ３０
０１〜ＯＣ３００ｐでブロックＢＬ３、…が形成されて
いる。外部からホールド切り換え信号ＣＸＤが入力さ
れ、ブロックＢＬ１に配置されたインバータＩＮ１００
ａにより増幅された信号／ＳＷ１と、さらにインバータ
ＩＮ１００ｂにより増幅された信号ＳＷ１とがこのブロ
ックＢＬ１内の出力回路ＯＣ１００１〜ＯＣ１００ｐに
入力される。
〜ＯＣ１００ｐでブロックＢＬ１、出力回路ＯＣ２００
１〜ＯＣ２００ｐでブロックＢＬ２、出力回路ＯＣ３０
０１〜ＯＣ３００ｐでブロックＢＬ３、…が形成されて
いる。外部からホールド切り換え信号ＣＸＤが入力さ
れ、ブロックＢＬ１に配置されたインバータＩＮ１００
ａにより増幅された信号／ＳＷ１と、さらにインバータ
ＩＮ１００ｂにより増幅された信号ＳＷ１とがこのブロ
ックＢＬ１内の出力回路ＯＣ１００１〜ＯＣ１００ｐに
入力される。
【００３２】またインバータＩＮ１００ｂから出力され
た信号は、ブロックＢＬ２に配置されたインバータＩＮ
２００１ａに入力されて信号／ＳＷ１が出力され、さら
にインバータＩＮ２００１ｂに入力されて信号ＳＷ１が
出力されて出力回路ＯＣ２００１〜ＯＣ２００ｐに与え
られる。
た信号は、ブロックＢＬ２に配置されたインバータＩＮ
２００１ａに入力されて信号／ＳＷ１が出力され、さら
にインバータＩＮ２００１ｂに入力されて信号ＳＷ１が
出力されて出力回路ＯＣ２００１〜ＯＣ２００ｐに与え
られる。
【００３３】本実施の形態では、上記第１の実施の形態
と同様に、従来の駆動回路と比較してホールド切り換え
信号の波形の鈍りを抑制することができるので、インバ
ータに流れる貫通電流が減少し消費電力が低減される。
さらに、第１の実施の形態と比較して、本実施の形態に
よれば回路全体のホールド切り換え信号伝達用のインバ
ータの数が少ないため、チップ面積及びコストを低減さ
せることができる。
と同様に、従来の駆動回路と比較してホールド切り換え
信号の波形の鈍りを抑制することができるので、インバ
ータに流れる貫通電流が減少し消費電力が低減される。
さらに、第１の実施の形態と比較して、本実施の形態に
よれば回路全体のホールド切り換え信号伝達用のインバ
ータの数が少ないため、チップ面積及びコストを低減さ
せることができる。
【００３４】次に、本発明の一実施の形態による液晶表
示装置の構成を図４に示し、同装置を制御する信号の波
形を図５にそれぞれ示す。本装置は、上記第１又は第２
の実施の形態による液晶駆動回路を、データ線駆動回路
（以下、ソースドライバという）１１として用いたもの
に相当する。点線で囲まれた液晶パネル１３の一方の面
に、ｎ×ｍ（ｎ，ｍは２以上の整数であり、ｎ＝ｍであ
ってもよい）のマトリクス状に画素電極１４が配置さ
れ、これと対応する他方の面に共通電極が配置されてい
る。各画素毎に、液晶パネル１３が持つ等価な容量ＬＣ
１１〜ＬＣｎｍと寄生容量Ｃ１１〜Ｃｎｍとが存在し、
容量ＬＣ１１〜ＬＣｎｍ及びＣ１１〜Ｃｎｍの一方の端
子は共通電極に接続され、他方の端子は薄膜トランジス
タ（以下、ＴＦＴ）１１〜ＴＦＴｎｍのドレインに接続
されている。ＴＦＴ１１〜ＴＦＴｎｍのそれぞれのソー
スはＸ方向のｎ本のデータ線Ｓ１、Ｓ２、…、Ｓｎに接
続され、それぞれのゲートはＹ方向のｍ本のゲート線Ｇ
１、Ｇ２、…、Ｇｍに接続されている。データ線Ｓ１〜
Ｓｎは、ソースドライバ１１により駆動され、ゲート線
Ｇ１〜Ｇｍはゲート線駆動回路（以下、ゲートドライバ
という）１２により駆動される。
示装置の構成を図４に示し、同装置を制御する信号の波
形を図５にそれぞれ示す。本装置は、上記第１又は第２
の実施の形態による液晶駆動回路を、データ線駆動回路
（以下、ソースドライバという）１１として用いたもの
に相当する。点線で囲まれた液晶パネル１３の一方の面
に、ｎ×ｍ（ｎ，ｍは２以上の整数であり、ｎ＝ｍであ
ってもよい）のマトリクス状に画素電極１４が配置さ
れ、これと対応する他方の面に共通電極が配置されてい
る。各画素毎に、液晶パネル１３が持つ等価な容量ＬＣ
１１〜ＬＣｎｍと寄生容量Ｃ１１〜Ｃｎｍとが存在し、
容量ＬＣ１１〜ＬＣｎｍ及びＣ１１〜Ｃｎｍの一方の端
子は共通電極に接続され、他方の端子は薄膜トランジス
タ（以下、ＴＦＴ）１１〜ＴＦＴｎｍのドレインに接続
されている。ＴＦＴ１１〜ＴＦＴｎｍのそれぞれのソー
スはＸ方向のｎ本のデータ線Ｓ１、Ｓ２、…、Ｓｎに接
続され、それぞれのゲートはＹ方向のｍ本のゲート線Ｇ
１、Ｇ２、…、Ｇｍに接続されている。データ線Ｓ１〜
Ｓｎは、ソースドライバ１１により駆動され、ゲート線
Ｇ１〜Ｇｍはゲート線駆動回路（以下、ゲートドライバ
という）１２により駆動される。
【００３５】ゲートドライバ１２は、図５に示されたよ
うにサイクル１、２、３、…毎にレベルが切り換わる出
力をゲート線Ｇ１、Ｇ２、…に順次出力していく。これ
により、Ｙ方向の一行のＴＦＴがオンする。ソースドラ
イバ１１は、この１サイクルにおいてｎ本のデータ線Ｓ
１〜Ｓｎを順次サンプリングしていく。ここでのサンプ
リングが、上記第１、第２の実施の形態における液晶駆
動回路のホールドの切り換えのタイミングに対応するも
のであり、ゲートドライバ１２の出力レベルが切り換わ
るサイクルを２ｎ等分したサイクルでホールド切り換え
信号のレベルがハイレベルまたはロウレベルとなる。換
言すれば、ゲートドライバ１２におけるサイクルをｎ分
割したタイミングに従って容量Ｃ１又はＣ２に蓄積され
た出力電圧ＯＵＴ１、ＯＵＴ２、…が、データ１、２、
…として順次データ線Ｓ１、Ｓ２、…に出力されて、Ｔ
ＦＴを介して画素毎の液晶素子に与えられて表示され
る。
うにサイクル１、２、３、…毎にレベルが切り換わる出
力をゲート線Ｇ１、Ｇ２、…に順次出力していく。これ
により、Ｙ方向の一行のＴＦＴがオンする。ソースドラ
イバ１１は、この１サイクルにおいてｎ本のデータ線Ｓ
１〜Ｓｎを順次サンプリングしていく。ここでのサンプ
リングが、上記第１、第２の実施の形態における液晶駆
動回路のホールドの切り換えのタイミングに対応するも
のであり、ゲートドライバ１２の出力レベルが切り換わ
るサイクルを２ｎ等分したサイクルでホールド切り換え
信号のレベルがハイレベルまたはロウレベルとなる。換
言すれば、ゲートドライバ１２におけるサイクルをｎ分
割したタイミングに従って容量Ｃ１又はＣ２に蓄積され
た出力電圧ＯＵＴ１、ＯＵＴ２、…が、データ１、２、
…として順次データ線Ｓ１、Ｓ２、…に出力されて、Ｔ
ＦＴを介して画素毎の液晶素子に与えられて表示され
る。
【００３６】本実施の形態による液晶表示装置によれ
ば、ソースドライバ１１に上記第１、第２の実施の形態
による液晶駆動回路を用いたことで、ソースドライバ１
１におけるホールド切り換え信号の波形の鈍りを抑制
し、貫通電流を減少させて消費電力を低減することがで
きる。
ば、ソースドライバ１１に上記第１、第２の実施の形態
による液晶駆動回路を用いたことで、ソースドライバ１
１におけるホールド切り換え信号の波形の鈍りを抑制
し、貫通電流を減少させて消費電力を低減することがで
きる。
【００３７】上述した実施の形態は一例であり、本発明
を限定するものではない。例えば、図１又は図３に示さ
れたサンプルホールド回路の具体的な構成は変形が可能
であり、画像信号を保持して出力する動作を一定周期で
切り換えることが可能であればよい。また、波形成形器
としてインバータを２段直列に接続したバッファを用い
ているが、これに限定されず波形を成形し得るものであ
ればよい。
を限定するものではない。例えば、図１又は図３に示さ
れたサンプルホールド回路の具体的な構成は変形が可能
であり、画像信号を保持して出力する動作を一定周期で
切り換えることが可能であればよい。また、波形成形器
としてインバータを２段直列に接続したバッファを用い
ているが、これに限定されず波形を成形し得るものであ
ればよい。
【００３８】
【発明の効果】以上説明したように、本発明の液晶駆動
回路及び液晶表示装置によれば、ホールド切り換え信号
の波形を成形する波形成形器を各出力回路毎又はＰ個の
出力回路に対し１個設けて直列に接続し、この信号を転
送して各出力回路に与えるため、各出力回路に与えられ
る時点で波形のエッジの鈍りが抑制されこの信号により
動作するインバータの貫通電流が減少し、消費電力が低
減される。また、インバータによりホールド切り換え信
号を転送していくことで、各出力回路に与えられるまで
に僅かに遅延が生じ、結果的に各出力回路におけるスイ
ッチング動作にタイミングのずれが発生するため、スイ
ッチング動作によるノイズが重畳されずに誤動作が防止
される。
回路及び液晶表示装置によれば、ホールド切り換え信号
の波形を成形する波形成形器を各出力回路毎又はＰ個の
出力回路に対し１個設けて直列に接続し、この信号を転
送して各出力回路に与えるため、各出力回路に与えられ
る時点で波形のエッジの鈍りが抑制されこの信号により
動作するインバータの貫通電流が減少し、消費電力が低
減される。また、インバータによりホールド切り換え信
号を転送していくことで、各出力回路に与えられるまで
に僅かに遅延が生じ、結果的に各出力回路におけるスイ
ッチング動作にタイミングのずれが発生するため、スイ
ッチング動作によるノイズが重畳されずに誤動作が防止
される。
【図１】本発明の第１の実施の形態による液晶駆動回路
の構成を示した回路図。
の構成を示した回路図。
【図２】同液晶駆動回路におけるホールド切り換え信号
の波形を示したタイムチャート。
の波形を示したタイムチャート。
【図３】本発明の第２の実施の形態による液晶駆動回路
の構成を示した回路図。
の構成を示した回路図。
【図４】本発明の一実施の形態による液晶表示装置の構
成を示した回路図。
成を示した回路図。
【図５】同装置における各信号の波形を示したタイムチ
ャート。
ャート。
【図６】従来の液晶駆動回路の構成を示した回路図。
【図７】同液晶駆動回路における各信号の波形を示した
タイムチャート。
タイムチャート。
【図８】同液晶駆動回路の等価回路を示した回路図。
【図９】同液晶駆動回路におけるホールド切り換え信号
の波形を示したタイムチャート。
の波形を示したタイムチャート。
１１ ソースドライバ １２ ゲートドライバ １３ 液晶パネル １４ 画素電極 ＯＣ１〜ＯＣ２４０、ＯＣ１００１〜ＯＣ３００ｎ 出
力回路 ＳＷ１〜ＳＷ４ スイッチング素子 Ｎ１〜Ｎ４ Ｎチャネル形ＭＯＳトランジスタ Ｐ１〜Ｐ４ Ｐチャネル形ＭＯＳトランジスタ ＮＤ１〜ＮＤ４ ノード ＶＩＮ 画像信号 ＡＭＰ１ 増幅器 ＯＵＴ１〜ＯＵＴ２４０ 出力電圧 ＩＮ１ａ〜ＩＮ２４０ａ、ＩＮ１ｂ〜ＩＮ２４０ｂ、Ｉ
Ｎ１００１ａ、ＩＮ１００１ｂ、ＩＮ２００１ａ、ＩＮ
２００１ｂ インバータ ＣＸ１〜ＣＸ２４０、ＣＸ１、ＣＸ１Ｂ、ＳＷ１、／Ｓ
Ｗ１ ホールド切り換え信号 ＢＬ１、ＢＬ２、ＢＬ３ ブロック Ｓ１〜Ｓｎ データ線 Ｇ１〜Ｇｍ ゲート線 ＴＦＴ１１〜ＴＦＴｎｍ 薄膜トランジスタ Ｃ１１ 寄生容量 ＬＣ１１ 容量
力回路 ＳＷ１〜ＳＷ４ スイッチング素子 Ｎ１〜Ｎ４ Ｎチャネル形ＭＯＳトランジスタ Ｐ１〜Ｐ４ Ｐチャネル形ＭＯＳトランジスタ ＮＤ１〜ＮＤ４ ノード ＶＩＮ 画像信号 ＡＭＰ１ 増幅器 ＯＵＴ１〜ＯＵＴ２４０ 出力電圧 ＩＮ１ａ〜ＩＮ２４０ａ、ＩＮ１ｂ〜ＩＮ２４０ｂ、Ｉ
Ｎ１００１ａ、ＩＮ１００１ｂ、ＩＮ２００１ａ、ＩＮ
２００１ｂ インバータ ＣＸ１〜ＣＸ２４０、ＣＸ１、ＣＸ１Ｂ、ＳＷ１、／Ｓ
Ｗ１ ホールド切り換え信号 ＢＬ１、ＢＬ２、ＢＬ３ ブロック Ｓ１〜Ｓｎ データ線 Ｇ１〜Ｇｍ ゲート線 ＴＦＴ１１〜ＴＦＴｎｍ 薄膜トランジスタ Ｃ１１ 寄生容量 ＬＣ１１ 容量
Claims (6)
- 【請求項１】画像信号が入力され、液晶パネルを駆動す
る駆動信号を生成して出力するｎ（ｎは２以上の整数）
個の出力回路が設けられた液晶駆動回路であって、 前記出力回路は、それぞれ 第１の経路に第１の電荷蓄積部が設けられ、前記第１の
経路と並列接続された第２の経路に第２の電荷蓄積部が
設けられており、前記画像信号と、第１の周期でレベル
が切り換わるホールド切り換え信号とが入力され、前記
ホールド切り換え信号に従って前記画像信号を前記第１
の電荷蓄積部又は前記第２の電荷蓄積部のいずれか一方
に交互に切り換えて蓄積し出力するサンプルホールド回
路と、 前記サンプルホールド回路の出力を与えられて増幅し前
記駆動信号として出力する増幅器とを有し、 さらに、前記出力回路毎に波形成形器が設けられ、 前記波形成形器は相互に直列に接続されており、外部か
ら入力された前記ホールド切り換え信号が前記波形成形
器に入力されて伝播されていき、それぞれの前記波形成
形器からの出力が対応する前記出力回路に与えられるこ
とを特徴とする液晶駆動回路。 - 【請求項２】画像信号が入力され、液晶パネルを駆動す
る駆動信号を生成して出力するｎ個の出力回路が設けら
れた液晶駆動回路であって、 前記出力回路は、それぞれ第１の経路に第１の電荷蓄積
部が設けられ、前記第１の経路と並列接続された第２の
経路に第２の電荷蓄積部が設けられており、前記画像信
号と、第１の周期でレベルが切り換わるホールド切り換
え信号とが入力され、前記ホールド切り換え信号に従っ
て前記画像信号を前記第１の電荷蓄積部又は前記第２の
電荷蓄積部のいずれか一方に交互に切り換えて蓄積し出
力するサンプルホールド回路と、 前記サンプルホールド回路の出力を与えられて増幅し前
記駆動信号として出力する増幅器とを有し、 さらに、ｐ（ｐは前記ｎよりも小さい整数）個の前記出
力回路に対し波形成形器が１個設けられており、 前記波形成形器は相互に直列に接続されており、外部か
ら入力された前記ホールド切り換え信号が前記波形成形
器に入力されて伝播されていき、それぞれの前記波形成
形器からの出力が対応する前記出力回路に与えられるこ
とを特徴とする液晶駆動回路。 - 【請求項３】前記サンプルホールド回路は、第１のスイ
ッチング素子の両端、前記第１の電荷蓄積部に対応し一
端が接地された第１の容量の他端、第２のスイッチング
素子の両端が直列に接続されて前記第１の経路が形成さ
れ、第３のスイッチング素子の両端、前記第２の電荷蓄
積部に対応し一端が接地された第２の容量の他端、第４
のスイッチング素子の両端が直列に接続されて前記第２
の経路が形成されており、前記第２のスイッチング素子
と前記第４のスイッチング素子は、それぞれ前記ホール
ド切り換え信号又は反転された前記ホールド切り換え信
号に基づいて開閉し、前記第１のスイッチング素子と前
記第３のスイッチング素子は前記ホールド切り換え信号
と同一周期で１回パルスを発生する制御信号又は反転さ
れた前記制御信号に基づいて開閉することを特徴とする
請求項１又は２記載の液晶駆動回路。 - 【請求項４】ｎ×ｍ（ｍは２以上の整数）のマトリクス
状に配置された画素電極と、 前記画素電極にそれぞれ対応してｎ×ｍ個配置され、そ
れぞれのドレインが対応する前記画素電極に接続された
液晶駆動トランジスタと、 前記液晶駆動トランジスタのソースに、それぞれの一端
が接続されたｎ本のデータ線と、 前記液晶駆動トランジスタのゲートに、それぞれの一端
が接続されたｍ本のゲート線と、 前記ゲート線の他端に接続され、第１の周期に従って前
記ゲート線を順次駆動していくゲートドライバと、 前記データ線の他端にそれぞれ接続され、画像信号が入
力されて前記データ線を駆動するデータ線駆動信号を生
成して出力する出力回路が複数設けられたソースドライ
バとを備えた液晶表示装置であって、 前記ソースドライバの出力回路は、それぞれ第１の経路
に第１の電荷蓄積部が設けられ、前記第１の経路と並列
接続された第２の経路に第２の電荷蓄積部が設けられて
おり、前記画像信号と、前記第１の周期を実質的に２ｎ
分割した第２の周期でレベルが切り換わるホールド切り
換え信号とが入力され、前記ホールド切り換え信号に従
って前記画像信号を前記第１の電荷蓄積部又は前記第２
の電荷蓄積部のいずれか一方に交互に切り換えて蓄積し
出力するサンプルホールド回路と、 前記サンプルホールド回路の出力を与えられて増幅し前
記データ線駆動信号として出力する増幅器とを有し、 さらに、前記出力回路毎に波形成形器が設けられ、 前記波形成形器は相互に直列に接続されており、外部か
ら入力された前記ホールド切り換え信号が前記波形成形
器に入力されて伝播されていき、それぞれの前記波形成
形器からの出力が対応する前記出力回路に与えられるこ
とを特徴とする液晶表示装置。 - 【請求項５】ｎ×ｍのマトリクス状に配置された画素電
極と、 前記画素電極にそれぞれ対応してｎ×ｍ個配置され、そ
れぞれのドレインが対応する前記画素電極に接続された
液晶駆動トランジスタと、 前記液晶駆動トランジスタのソースに、それぞれの一端
が接続されたｎ本のデータ線と、 前記液晶駆動トランジスタのゲートに、それぞれの一端
が接続されたｍ本のゲート線と、 前記ゲート線の他端に接続され、第１の周期に従って前
記ゲート線を順次駆動していくゲートドライバと、 前記データ線の他端にそれぞれ接続され、画像信号が入
力されて前記データ線を駆動するデータ線駆動信号を生
成して出力する出力回路が複数設けられたソースドライ
バとを備えた液晶表示装置であって、 前記ソースドライバの出力回路は、それぞれ第１の経路
に第１の電荷蓄積部が設けられ、前記第１の経路と並列
接続された第２の経路に第２の電荷蓄積部が設けられて
おり、前記画像信号と、前記第１の周期を実質的に２ｎ
分割した第２の周期でレベルが切り換わるホールド切り
換え信号とが入力され、前記ホールド切り換え信号に従
って前記画像信号を前記第１の電荷蓄積部又は前記第２
の電荷蓄積部のいずれか一方に切り換えて蓄積し出力す
るサンプルホールド回路と、 前記サンプルホールド回路の出力を与えられて増幅し前
記データ線駆動信号として出力する増幅器とを有し、 さらに、ｐ個の前記出力回路に対し波形成形器が１個設
けられ、 前記波形成形器は相互に直列に接続されており、外部か
ら入力された前記ホールド切り換え信号が前記波形成形
器に入力されて伝播されていき、それぞれの前記波形成
形器からの出力が対応する前記出力回路に与えられるこ
とを特徴とする液晶表示装置。 - 【請求項６】前記サンプルホールド回路は、第１のスイ
ッチング素子の両端、前記第１の電荷蓄積部に対応し一
端が接地された第１の容量の他端、第２のスイッチング
素子の両端が直列に接続されて前記第１の経路が形成さ
れ、第３のスイッチング素子の両端、前記第２の電荷蓄
積部に対応し一端が接地された第２の容量の他端、第４
のスイッチング素子の両端が直列に接続されて前記第２
の経路が形成されており、前記第２のスイッチング素子
と前記第４のスイッチング素子は、それぞれ前記ホール
ド切り換え信号又は反転された前記ホールド切り換え信
号に基づいて開閉し、前記第１のスイッチング素子と前
記第３のスイッチング素子は前記ホールド切り換え信号
と同一周期で１回パルスを発生する制御信号又は反転さ
れた前記制御信号に基づいて開閉することを特徴とする
請求項４又は５記載の液晶表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9082856A JPH10282931A (ja) | 1997-04-01 | 1997-04-01 | 液晶駆動回路及び液晶表示装置 |
| US09/052,942 US6043812A (en) | 1997-04-01 | 1998-04-01 | Liquid crystal drive circuit and liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9082856A JPH10282931A (ja) | 1997-04-01 | 1997-04-01 | 液晶駆動回路及び液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10282931A true JPH10282931A (ja) | 1998-10-23 |
Family
ID=13786010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9082856A Pending JPH10282931A (ja) | 1997-04-01 | 1997-04-01 | 液晶駆動回路及び液晶表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6043812A (ja) |
| JP (1) | JPH10282931A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000206493A (ja) * | 1999-01-13 | 2000-07-28 | Hitachi Ltd | 液晶表示装置 |
| JP2002108287A (ja) * | 2000-09-27 | 2002-04-10 | Nec Kansai Ltd | 液晶駆動用半導体集積回路装置 |
| KR20030066051A (ko) * | 2002-02-04 | 2003-08-09 | 일진다이아몬드(주) | 폴리 박막 트랜지스터를 이용한 액정 디스플레이 장치 |
| KR100414647B1 (ko) * | 1998-11-30 | 2004-05-22 | 주식회사 대우일렉트로닉스 | 박막 트랜지스터-액정 화면용 게이트 드라이버 회로 |
| US8120551B2 (en) | 2000-11-07 | 2012-02-21 | Sony Corporation | Active-matrix display device, and active-matrix organic electroluminescent display device |
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|---|---|---|---|---|
| JP3031312B2 (ja) * | 1997-09-11 | 2000-04-10 | 日本電気株式会社 | ドライバ回路及び液晶駆動用半導体装置、並びにそれらの駆動方法 |
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| KR100517398B1 (ko) * | 1998-08-03 | 2005-09-28 | 세이코 엡슨 가부시키가이샤 | 전기 광학 장치용 기판, 전기 광학 장치, 전자 기기 및투사형 표시 장치 |
| TWI240902B (en) * | 2002-07-12 | 2005-10-01 | Rohm Co Ltd | Display element drive circuit and display device |
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| US5903250A (en) * | 1996-10-17 | 1999-05-11 | Prime View International Co. | Sample and hold circuit for drivers of an active matrix display |
-
1997
- 1997-04-01 JP JP9082856A patent/JPH10282931A/ja active Pending
-
1998
- 1998-04-01 US US09/052,942 patent/US6043812A/en not_active Expired - Fee Related
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| US8558769B2 (en) | 2000-11-07 | 2013-10-15 | Sony Corporation | Active-matrix display device, and active-matrix organic electroluminescent display device |
| US8810486B2 (en) | 2000-11-07 | 2014-08-19 | Sony Corporation | Active-matrix display device, and active-matrix organic electroluminescent display device |
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| US9741289B2 (en) | 2000-11-07 | 2017-08-22 | Sony Corporation | Active-matrix display device, and active-matrix organic electroluminescent display device |
| US10269296B2 (en) | 2000-11-07 | 2019-04-23 | Sony Corporation | Active-matrix display device, and active-matrix organic electroluminescent display device |
| KR20030066051A (ko) * | 2002-02-04 | 2003-08-09 | 일진다이아몬드(주) | 폴리 박막 트랜지스터를 이용한 액정 디스플레이 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6043812A (en) | 2000-03-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020621 |