JPH09230829A - ソースドライバの出力回路 - Google Patents
ソースドライバの出力回路Info
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- JPH09230829A JPH09230829A JP3763496A JP3763496A JPH09230829A JP H09230829 A JPH09230829 A JP H09230829A JP 3763496 A JP3763496 A JP 3763496A JP 3763496 A JP3763496 A JP 3763496A JP H09230829 A JPH09230829 A JP H09230829A
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Abstract
(57)【要約】
【課題】 高電力利用効率で液晶表示素子を短時間に駆
動することができる。 【解決手段】 差動入力端子５０、５１には表示階調電
圧と基準電圧が入力され、出力端子には液晶表示素子の
個別電極が接続される。制御端子５２、５３には液晶表
示素子の共通電極に印加される電圧が入力される。ＮＭ
ＯＳトランジスタＮ１４の電流駆動能力はＮ１３よりも
大きく設定され、ＰＭＯＳトランジスタＰ１６の電流駆
動能力はＰ１４よりも大きく設定する。共通電極が個別
電極に対して正極性であるときは、アナログスイッチＳ
Ｗ２がＯＮしてＮ１４をＯＮさせ、主にＮ１４によって
画素電極を放電駆動して表示階調電圧に応じた画素電圧
を書き込み、また共通電極が負極性であるときは、アナ
ログスイッチＳＷ１がＯＮしてＰ１６をＯＮさせ、主に
Ｐ１６によって画素電極を充電駆動して画素電圧を書き
込む。
動することができる。 【解決手段】 差動入力端子５０、５１には表示階調電
圧と基準電圧が入力され、出力端子には液晶表示素子の
個別電極が接続される。制御端子５２、５３には液晶表
示素子の共通電極に印加される電圧が入力される。ＮＭ
ＯＳトランジスタＮ１４の電流駆動能力はＮ１３よりも
大きく設定され、ＰＭＯＳトランジスタＰ１６の電流駆
動能力はＰ１４よりも大きく設定する。共通電極が個別
電極に対して正極性であるときは、アナログスイッチＳ
Ｗ２がＯＮしてＮ１４をＯＮさせ、主にＮ１４によって
画素電極を放電駆動して表示階調電圧に応じた画素電圧
を書き込み、また共通電極が負極性であるときは、アナ
ログスイッチＳＷ１がＯＮしてＰ１６をＯＮさせ、主に
Ｐ１６によって画素電極を充電駆動して画素電圧を書き
込む。
Description
【０００１】
【発明の属する技術分野】本発明は、アクテイブマトリ
クス液晶ディスプレイ（以下、ＴＦＴ−ＬＣＤと言う）
の液晶表示素子を駆動するソースドライバの出力回路に
関するものである。
クス液晶ディスプレイ（以下、ＴＦＴ−ＬＣＤと言う）
の液晶表示素子を駆動するソースドライバの出力回路に
関するものである。
【０００２】
【従来の技術】この種の分野の従来の技術としては、例
えば、「テレビジョン学会誌Ｖｏｌ．４２ Ｎｏ．１
第２３〜２９頁 コモン反転駆動方法（１９８８年）」
や「特開平５−１５０７３６号公報 インピーダンス変
換回路」に記載されたものがある。
えば、「テレビジョン学会誌Ｖｏｌ．４２ Ｎｏ．１
第２３〜２９頁 コモン反転駆動方法（１９８８年）」
や「特開平５−１５０７３６号公報 インピーダンス変
換回路」に記載されたものがある。
【０００３】ＴＦＴ−ＬＣＤは多数の液晶画素をマトリ
クス状に配置したものであり、この液晶画素は、スイッ
チング素子であるＴＦＴと、個別電極（以下、画素電極
と言う）および液晶を介してこの画素電極に対向する共
通電極（全ての液晶画素に共通の電極であり、以下、コ
モン電極と言う）を有する液晶表示素子により構成され
る。同一液晶画素ラインの全てのＴＦＴのゲートは走査
信号線によって接続され、同一液晶画素列の全ての液晶
表示素子の画素電極はそれぞれのＴＦＴを介してソース
信号線に接続される。
クス状に配置したものであり、この液晶画素は、スイッ
チング素子であるＴＦＴと、個別電極（以下、画素電極
と言う）および液晶を介してこの画素電極に対向する共
通電極（全ての液晶画素に共通の電極であり、以下、コ
モン電極と言う）を有する液晶表示素子により構成され
る。同一液晶画素ラインの全てのＴＦＴのゲートは走査
信号線によって接続され、同一液晶画素列の全ての液晶
表示素子の画素電極はそれぞれのＴＦＴを介してソース
信号線に接続される。
【０００４】走査回路は上記走査信号線に接続され、マ
トリクス状に配置されたＴＦＴを液晶画素ラインごとに
順次ＯＮさせる（線順次走査駆動と言う）。ソースドラ
イバは、上記ソース信号線に接続され、ＴＦＴがＯＮし
た液晶画素の液晶表示素子を充放電させて画素電極に表
示階調電圧に応じた画素電圧を書き込む。
トリクス状に配置されたＴＦＴを液晶画素ラインごとに
順次ＯＮさせる（線順次走査駆動と言う）。ソースドラ
イバは、上記ソース信号線に接続され、ＴＦＴがＯＮし
た液晶画素の液晶表示素子を充放電させて画素電極に表
示階調電圧に応じた画素電圧を書き込む。
【０００５】このとき液晶表示素子の信頼性確保とソー
スドライバの消費電力低減を目的として、上記線順次走
査周期に同期してコモン電極をソースドライバの電源ラ
インと接地ラインに交互に接続し、コモン電極の画素電
極に対する極性を反転させる（走査ライン反転駆動と言
う）。
スドライバの消費電力低減を目的として、上記線順次走
査周期に同期してコモン電極をソースドライバの電源ラ
インと接地ラインに交互に接続し、コモン電極の画素電
極に対する極性を反転させる（走査ライン反転駆動と言
う）。
【０００６】図４は従来のソースドライバの出力回路の
一例を示す回路図である。図４に示す出力回路は、ＰＭ
ＯＳトランジスタ入力型の差動入力段と、出力段と、バ
イアス回路を有する。
一例を示す回路図である。図４に示す出力回路は、ＰＭ
ＯＳトランジスタ入力型の差動入力段と、出力段と、バ
イアス回路を有する。
【０００７】差動入力段は、差動対を構成するＰＭＯＳ
トランジスタＰ２およびＰ３と、Ｐ２の能動負荷である
ＮＭＯＳトランジスタＮ１と、Ｐ３の能動負荷であるＮ
ＭＯＳトランジスタＮ２と、電流源としてのＰＭＯＳト
ランジスタＰ１により構成され、端子１０および１１を
差動入力端子とする。
トランジスタＰ２およびＰ３と、Ｐ２の能動負荷である
ＮＭＯＳトランジスタＮ１と、Ｐ３の能動負荷であるＮ
ＭＯＳトランジスタＮ２と、電流源としてのＰＭＯＳト
ランジスタＰ１により構成され、端子１０および１１を
差動入力端子とする。
【０００８】出力段は、ゲートを差動入力段のＰ３のド
レインに接続したＮＭＯＳトランジスタＮ３と、Ｎ３の
能動負荷となるＰＭＯＳトランジスタＰ４により構成さ
れ、端子１２を出力端子とする。尚、Ｃ１は周波数補償
用（発信防止用）の容量である。
レインに接続したＮＭＯＳトランジスタＮ３と、Ｎ３の
能動負荷となるＰＭＯＳトランジスタＰ４により構成さ
れ、端子１２を出力端子とする。尚、Ｃ１は周波数補償
用（発信防止用）の容量である。
【０００９】さらにバイアス回路は、定電流源Ｉ３とＰ
ＭＯＳトランジスタＰ５により構成され、このＰ５と上
記のＰ１およびＰ４はカレントミラー回路を構成する。
尚、電源端子Ｖｄｄは電源端子Ｖｓｓよりも高電位であ
り、Ｖｓｓは通常は接地されている。図５は従来のソー
スドライバの出力回路の電流特性図を示すものである。
ＭＯＳトランジスタＰ５により構成され、このＰ５と上
記のＰ１およびＰ４はカレントミラー回路を構成する。
尚、電源端子Ｖｄｄは電源端子Ｖｓｓよりも高電位であ
り、Ｖｓｓは通常は接地されている。図５は従来のソー
スドライバの出力回路の電流特性図を示すものである。
【００１０】図５において、出力電流Ｉは、液晶負荷
（液晶表示素子）に供給する電流、すなわち出力端子１
２から流出する電流を正（＋）とし、液晶負荷から引き
込む電流、すなわち出力端子１２に流入する電流を負
（−）とする。また出力電圧Ｖは平衡時（すなわち出力
電流が０のとき）を０電位として表示してある。
（液晶表示素子）に供給する電流、すなわち出力端子１
２から流出する電流を正（＋）とし、液晶負荷から引き
込む電流、すなわち出力端子１２に流入する電流を負
（−）とする。また出力電圧Ｖは平衡時（すなわち出力
電流が０のとき）を０電位として表示してある。
【００１１】
【発明が解決しようとする課題】しかしながら上記従来
のソースドライバ出力回路においては、図５に示すよう
に、正の出力電流が負の出力電流に比べて小さい、すな
わちＰＭＯＳトランジスタＰ４による正の電流駆動能力
がＮＭＯＳトランジスタＮ３による負の電流駆動能力に
比べて小さいので、液晶負荷の充電に時間がかかる。ま
た図４において、ＮＭＯＳトランジスタをこれと相補的
な特性を有するＰＭＯＳトランジスタに替え、ＰＭＯＳ
トランジスタをこれと相補的な特性を有するＮＭＯＳト
ランジスタに替え、電源ＶｄｄとＶｓｓを入れ替えた場
合には、負の電流駆動能力が不足する。
のソースドライバ出力回路においては、図５に示すよう
に、正の出力電流が負の出力電流に比べて小さい、すな
わちＰＭＯＳトランジスタＰ４による正の電流駆動能力
がＮＭＯＳトランジスタＮ３による負の電流駆動能力に
比べて小さいので、液晶負荷の充電に時間がかかる。ま
た図４において、ＮＭＯＳトランジスタをこれと相補的
な特性を有するＰＭＯＳトランジスタに替え、ＰＭＯＳ
トランジスタをこれと相補的な特性を有するＮＭＯＳト
ランジスタに替え、電源ＶｄｄとＶｓｓを入れ替えた場
合には、負の電流駆動能力が不足する。
【００１２】図５において大きな正の出力電流を得るに
はＰＭＯＳトランジスタＰ４の電流供給能力を大きくす
ればよいが、Ｐ４はＰ４からＮ３に常時流れる貫通電流
を制限する定電流源でもあるので、消費電力の面からこ
れは好ましくない。
はＰＭＯＳトランジスタＰ４の電流供給能力を大きくす
ればよいが、Ｐ４はＰ４からＮ３に常時流れる貫通電流
を制限する定電流源でもあるので、消費電力の面からこ
れは好ましくない。
【００１３】このように従来のソースドライバ出力回路
は、大きな正負の出力電流を同時に得られないという欠
点を有する。
は、大きな正負の出力電流を同時に得られないという欠
点を有する。
【００１４】またこの欠点を解決するために、アナログ
スイッチを正電源Ｖｄｄとソース信号線の間に設け、Ｔ
ＦＴがＯＮすると、まずアナログスイッチをＯＮして液
晶負荷を充電して画素電極の電位をＶｄｄとし（プリチ
ャージと言う）、その後アナログスイッチをＯＦＦし、
ソースドライバにより液晶負荷を所望の電位まで放電さ
せることにより、正の電流供給能力を補うことも考えら
れた（プリチャージ駆動と言う）。
スイッチを正電源Ｖｄｄとソース信号線の間に設け、Ｔ
ＦＴがＯＮすると、まずアナログスイッチをＯＮして液
晶負荷を充電して画素電極の電位をＶｄｄとし（プリチ
ャージと言う）、その後アナログスイッチをＯＦＦし、
ソースドライバにより液晶負荷を所望の電位まで放電さ
せることにより、正の電流供給能力を補うことも考えら
れた（プリチャージ駆動と言う）。
【００１５】しかしながら、このプリチャージ駆動は、
ソースドライバの消費電力は改善されるが、液晶負荷を
一旦充電してから放電させるため、電力利用効率が悪く
なるという欠点を有する。またソース信号線の配線容量
や配線抵抗が大きくなる大画面ＴＦＴ−ＬＣＤ、あるい
は液晶負荷容量が大きい大容量ＴＦＴ−ＬＣＤ等、ソー
スドライバに接続する負荷インピーダンスが大きいＴＦ
Ｔ−ＬＣＤへの適応を考えた場合、液晶負荷の駆動時間
（放電時間）に制約が発生することになり、その結果と
して高精度な表示出力が得られないという欠点を有す
る。
ソースドライバの消費電力は改善されるが、液晶負荷を
一旦充電してから放電させるため、電力利用効率が悪く
なるという欠点を有する。またソース信号線の配線容量
や配線抵抗が大きくなる大画面ＴＦＴ−ＬＣＤ、あるい
は液晶負荷容量が大きい大容量ＴＦＴ−ＬＣＤ等、ソー
スドライバに接続する負荷インピーダンスが大きいＴＦ
Ｔ−ＬＣＤへの適応を考えた場合、液晶負荷の駆動時間
（放電時間）に制約が発生することになり、その結果と
して高精度な表示出力が得られないという欠点を有す
る。
【００１６】本発明はこのような課題に着目してなされ
たものであり、高い電力利用効率で液晶表示素子を短時
間に駆動することができるソースドライバの出力回路を
提供することを目的とするものである。
たものであり、高い電力利用効率で液晶表示素子を短時
間に駆動することができるソースドライバの出力回路を
提供することを目的とするものである。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に本発明の請求項１に記載のソースドライバの出力回路
は、走査ライン反転駆動されるＴＦＴ−ＬＣＤの液晶表
示素子の個別電極に画素電圧を書き込むソースドライバ
の出力回路において、表示階調電圧と基準電圧が入力さ
れ、これを差動出力する差動入力段と、ゲートを前記差
動入力段の出力に接続し、ソースを接地した第１のＮ型
ＦＥＴと、ドレインを第１のＮ型ＦＥＴのドレインに接
続し、ソースを電源ラインに接続し、常時ＯＮとなるよ
うにゲートを定電圧バイアスした第１のＰ型ＦＥＴと、
電流駆動能力が第１のＮ型ＦＥＴよりも大きく、ドレイ
ンを第１のＮ型ＦＥＴのドレインに接続し、ソースを接
地した第２のＮ型ＦＥＴと、電流駆動能力が第１のＰ型
ＦＥＴよりも大きく、ドレインを第１のＮ型ＦＥＴのド
レインに接続し、ソースを電源ラインに接続した第２の
Ｐ型ＦＥＴと、液晶表示素子の共通電極が個別電極に対
して正極性であるとき、第２のＮ型ＦＥＴのゲートを前
記差動入力段の出力に接続して第２のＮ型ＦＥＴをＯＮ
させ、それ以外のとき第２のＮ型ＦＥＴをＯＦＦさせ、
また共通電極が負極性であるとき、第２のＰ型ＦＥＴの
ゲートを定電圧バイアスして第２のＰ型ＦＥＴをＯＮさ
せ、それ以外のとき第２のＰ型ＦＥＴをＯＦＦさせるこ
とにより、第２のＮ型ＦＥＴと第２のＰ型ＦＥＴを排他
的にＯＮさせる制御手段とを有し、第１および第２のＮ
型ＦＥＴおよびＰ型ＦＥＴの４つのドレインの接続点か
ら画素電圧を出力することを特徴とするものである。
に本発明の請求項１に記載のソースドライバの出力回路
は、走査ライン反転駆動されるＴＦＴ−ＬＣＤの液晶表
示素子の個別電極に画素電圧を書き込むソースドライバ
の出力回路において、表示階調電圧と基準電圧が入力さ
れ、これを差動出力する差動入力段と、ゲートを前記差
動入力段の出力に接続し、ソースを接地した第１のＮ型
ＦＥＴと、ドレインを第１のＮ型ＦＥＴのドレインに接
続し、ソースを電源ラインに接続し、常時ＯＮとなるよ
うにゲートを定電圧バイアスした第１のＰ型ＦＥＴと、
電流駆動能力が第１のＮ型ＦＥＴよりも大きく、ドレイ
ンを第１のＮ型ＦＥＴのドレインに接続し、ソースを接
地した第２のＮ型ＦＥＴと、電流駆動能力が第１のＰ型
ＦＥＴよりも大きく、ドレインを第１のＮ型ＦＥＴのド
レインに接続し、ソースを電源ラインに接続した第２の
Ｐ型ＦＥＴと、液晶表示素子の共通電極が個別電極に対
して正極性であるとき、第２のＮ型ＦＥＴのゲートを前
記差動入力段の出力に接続して第２のＮ型ＦＥＴをＯＮ
させ、それ以外のとき第２のＮ型ＦＥＴをＯＦＦさせ、
また共通電極が負極性であるとき、第２のＰ型ＦＥＴの
ゲートを定電圧バイアスして第２のＰ型ＦＥＴをＯＮさ
せ、それ以外のとき第２のＰ型ＦＥＴをＯＦＦさせるこ
とにより、第２のＮ型ＦＥＴと第２のＰ型ＦＥＴを排他
的にＯＮさせる制御手段とを有し、第１および第２のＮ
型ＦＥＴおよびＰ型ＦＥＴの４つのドレインの接続点か
ら画素電圧を出力することを特徴とするものである。
【００１８】また請求項２に記載のソースドライバの出
力回路は、走査ライン反転駆動されるＴＦＴ−ＬＣＤの
液晶表示素子の個別電極に画素電圧を書き込むソースド
ライバの出力回路において、表示階調電圧と基準電圧が
入力され、これを差動出力する差動入力段と、ゲートを
前記差動入力段の出力に接続し、ソースを電源ラインに
接続した第１のＰ型ＦＥＴと、ドレインを第１のＰ型Ｆ
ＥＴのドレインに接続し、ソースを接地し、常時ＯＮと
なるようにゲートを定電圧バイアスした第１のＮ型ＦＥ
Ｔと、電流駆動能力が第１のＰ型ＦＥＴよりも大きく、
ドレインを第１のＰ型ＦＥＴのドレインに接続し、ソー
スを電源ラインに接続した第２のＰ型ＦＥＴと、電流駆
動能力が第１のＮ型ＦＥＴよりも大きく、ドレインを第
１のＰ型ＦＥＴのドレインに接続し、ソースを接地した
第２のＮ型ＦＥＴと、液晶表示素子の共通電極が個別電
極に対して負極性であるとき、第２のＰ型ＦＥＴのゲー
トを前記差動入力段の出力に接続して第２のＰ型ＦＥＴ
をＯＮさせ、それ以外のとき第２のＰ型ＦＥＴをＯＦＦ
させ、また共通電極が正極性であるとき、第２のＮ型Ｆ
ＥＴのゲートを定電圧バイアスして第２のＮ型ＦＥＴを
ＯＮさせ、それ以外のとき第２のＮ型ＦＥＴをＯＦＦさ
せることにより、第２のＰ型ＦＥＴと第２のＮ型ＦＥＴ
を排他的にＯＮさせる制御手段とを有し、第１および第
２のＰ型ＦＥＴおよびＮ型ＦＥＴの４つのドレインの接
続点から画素電圧を出力することを特徴とするものであ
る。
力回路は、走査ライン反転駆動されるＴＦＴ−ＬＣＤの
液晶表示素子の個別電極に画素電圧を書き込むソースド
ライバの出力回路において、表示階調電圧と基準電圧が
入力され、これを差動出力する差動入力段と、ゲートを
前記差動入力段の出力に接続し、ソースを電源ラインに
接続した第１のＰ型ＦＥＴと、ドレインを第１のＰ型Ｆ
ＥＴのドレインに接続し、ソースを接地し、常時ＯＮと
なるようにゲートを定電圧バイアスした第１のＮ型ＦＥ
Ｔと、電流駆動能力が第１のＰ型ＦＥＴよりも大きく、
ドレインを第１のＰ型ＦＥＴのドレインに接続し、ソー
スを電源ラインに接続した第２のＰ型ＦＥＴと、電流駆
動能力が第１のＮ型ＦＥＴよりも大きく、ドレインを第
１のＰ型ＦＥＴのドレインに接続し、ソースを接地した
第２のＮ型ＦＥＴと、液晶表示素子の共通電極が個別電
極に対して負極性であるとき、第２のＰ型ＦＥＴのゲー
トを前記差動入力段の出力に接続して第２のＰ型ＦＥＴ
をＯＮさせ、それ以外のとき第２のＰ型ＦＥＴをＯＦＦ
させ、また共通電極が正極性であるとき、第２のＮ型Ｆ
ＥＴのゲートを定電圧バイアスして第２のＮ型ＦＥＴを
ＯＮさせ、それ以外のとき第２のＮ型ＦＥＴをＯＦＦさ
せることにより、第２のＰ型ＦＥＴと第２のＮ型ＦＥＴ
を排他的にＯＮさせる制御手段とを有し、第１および第
２のＰ型ＦＥＴおよびＮ型ＦＥＴの４つのドレインの接
続点から画素電圧を出力することを特徴とするものであ
る。
【００１９】また請求項３に記載のソースドライバの出
力回路は、請求項１または２に記載のソースドライバの
出力回路において、液晶表示素子の共通電極が個別電極
に対して負極性である期間の内、所定期間だけ第２のＮ
型ＦＥＴをＯＮさせ、コモン電極が正極性である期間の
内、所定期間だけ第２のＰ型ＦＥＴをＯＮさせる前記制
御手段を有することを特徴とするものである。
力回路は、請求項１または２に記載のソースドライバの
出力回路において、液晶表示素子の共通電極が個別電極
に対して負極性である期間の内、所定期間だけ第２のＮ
型ＦＥＴをＯＮさせ、コモン電極が正極性である期間の
内、所定期間だけ第２のＰ型ＦＥＴをＯＮさせる前記制
御手段を有することを特徴とするものである。
【００２０】上記請求項１または２に記載のソースドラ
イバの出力回路は、液晶表示素子の共通電極が個別電極
に対して正極性であるときは、制御手段によって第２の
Ｎ型ＦＥＴをＯＮさせ、第１のＮ型ＦＥＴ、第１のＰ型
ＦＥＴ、および第２のＮ型ＦＥＴによって液晶表示素子
を放電駆動して、差動入力段に入力された階調表示電圧
に応じた画素電圧を個別電極に書き込み、また液晶表示
素子の共通電極が個別電極に対して負極性であるとき
は、制御手段によって第２のＰ型ＦＥＴをＯＮさせ、第
１のＮ型ＦＥＴ、第１のＰ型ＦＥＴ、および第２のＰ型
ＦＥＴによって液晶表示素子を充電駆動して、階調表示
電圧に応じた画素電圧を個別電極に書き込む。
イバの出力回路は、液晶表示素子の共通電極が個別電極
に対して正極性であるときは、制御手段によって第２の
Ｎ型ＦＥＴをＯＮさせ、第１のＮ型ＦＥＴ、第１のＰ型
ＦＥＴ、および第２のＮ型ＦＥＴによって液晶表示素子
を放電駆動して、差動入力段に入力された階調表示電圧
に応じた画素電圧を個別電極に書き込み、また液晶表示
素子の共通電極が個別電極に対して負極性であるとき
は、制御手段によって第２のＰ型ＦＥＴをＯＮさせ、第
１のＮ型ＦＥＴ、第１のＰ型ＦＥＴ、および第２のＰ型
ＦＥＴによって液晶表示素子を充電駆動して、階調表示
電圧に応じた画素電圧を個別電極に書き込む。
【００２１】このとき、第１のＮ型ＦＥＴおよびＰ型Ｆ
ＥＴの電流駆動能力を小さく設定し、第２のＮ型ＦＥＴ
およびＰ型ＦＥＴの電流駆動能力を大きく設定しておく
ことにより、液晶表示素子は主に第２のＮ型ＦＥＴおよ
び第２のＰ型ＦＥＴにより短時間で駆動される。また第
２のＮ型ＦＥＴと第２のＰ型ＦＥＴは同時にＯＮするこ
とがないので、第２のＰ型ＦＥＴから第２のＮ型ＦＥＴ
へのパスで貫通電流が流れることはなく、また第１のＰ
型ＦＥＴまたは第１のＮ型ＦＥＴを通って流れる貫通電
流は小さい。
ＥＴの電流駆動能力を小さく設定し、第２のＮ型ＦＥＴ
およびＰ型ＦＥＴの電流駆動能力を大きく設定しておく
ことにより、液晶表示素子は主に第２のＮ型ＦＥＴおよ
び第２のＰ型ＦＥＴにより短時間で駆動される。また第
２のＮ型ＦＥＴと第２のＰ型ＦＥＴは同時にＯＮするこ
とがないので、第２のＰ型ＦＥＴから第２のＮ型ＦＥＴ
へのパスで貫通電流が流れることはなく、また第１のＰ
型ＦＥＴまたは第１のＮ型ＦＥＴを通って流れる貫通電
流は小さい。
【００２２】従って、液晶表示素子のコモン電極が画素
電極に対して正極性であるときは、制御手段によって電
流駆動能力の大きな第２のＮ型ＦＥＴをＯＮさせ、主に
第２のＮ型ＦＥＴによって液晶表示素子を放電駆動し、
コモン電極が負極性であるときは、制御手段によって電
流駆動能力の大きな第２のＰ型ＦＥＴをＯＮさせ、主に
第２のＰ型ＦＥＴによって液晶表示素子を充電駆動する
ことにより、高い電力利用効率で液晶表示素子を短時間
に駆動することができる。
電極に対して正極性であるときは、制御手段によって電
流駆動能力の大きな第２のＮ型ＦＥＴをＯＮさせ、主に
第２のＮ型ＦＥＴによって液晶表示素子を放電駆動し、
コモン電極が負極性であるときは、制御手段によって電
流駆動能力の大きな第２のＰ型ＦＥＴをＯＮさせ、主に
第２のＰ型ＦＥＴによって液晶表示素子を充電駆動する
ことにより、高い電力利用効率で液晶表示素子を短時間
に駆動することができる。
【００２３】また上記請求項３に記載のソースドライバ
の出力回路は、制御手段によって、液晶表示素子のコモ
ン電極が画素電極に対して負極性である期間の内、液晶
表示素子を放電駆動する所定期間だけ第２のＮ型ＦＥＴ
をＯＮさせ、コモン電極が正極性である期間の内、液晶
表示素子を充電駆動する所定期間だけ第２のＰ型ＦＥＴ
をＯＮさせることにより、さらに電力利用効率を向上さ
せることができる。
の出力回路は、制御手段によって、液晶表示素子のコモ
ン電極が画素電極に対して負極性である期間の内、液晶
表示素子を放電駆動する所定期間だけ第２のＮ型ＦＥＴ
をＯＮさせ、コモン電極が正極性である期間の内、液晶
表示素子を充電駆動する所定期間だけ第２のＰ型ＦＥＴ
をＯＮさせることにより、さらに電力利用効率を向上さ
せることができる。
【００２４】
【発明の実施の形態】図１はＴＦＴ一ＬＣＤの回路構成
図であり、ＴＦＴ−ＬＣＤにおける一つの液晶画素の回
路構成とソースドライバおよび走査回路への接続を示し
ている。図１において、ＴＦＴ−ＬＣＤの液晶画素１０
１は、液晶表示素子１０２とスイッチング素子であるＴ
ＦＴ１０３を有する。
図であり、ＴＦＴ−ＬＣＤにおける一つの液晶画素の回
路構成とソースドライバおよび走査回路への接続を示し
ている。図１において、ＴＦＴ−ＬＣＤの液晶画素１０
１は、液晶表示素子１０２とスイッチング素子であるＴ
ＦＴ１０３を有する。
【００２５】液晶表示素子１０２は、ＴＦＴ１０３のソ
ース端子に接続される画素電極１０５と、この画素電極
１０５に液晶１０４を介して対向するコモン電極１０６
によって構成される。
ース端子に接続される画素電極１０５と、この画素電極
１０５に液晶１０４を介して対向するコモン電極１０６
によって構成される。
【００２６】ＴＦＴ１０３のドレイン端子１０９は、ソ
ース信号線１０８により本発明の実施の形態の出力回路
を有するソースドライバ１００の出力端子１１０に接続
され、またＴＦＴ１０３のゲート端子１０７は、走査信
号線１１１により走査回路１１２に接続されている。ソ
ースドライバ１００は、走査回路１１２によりＴＦＴ１
０３がＯＮしている間、液晶表示素子１０２を充放電駆
動する。尚、Ｃｓｃは共通電極１０６とソース信号線１
０８間の寄生容量を示す。
ース信号線１０８により本発明の実施の形態の出力回路
を有するソースドライバ１００の出力端子１１０に接続
され、またＴＦＴ１０３のゲート端子１０７は、走査信
号線１１１により走査回路１１２に接続されている。ソ
ースドライバ１００は、走査回路１１２によりＴＦＴ１
０３がＯＮしている間、液晶表示素子１０２を充放電駆
動する。尚、Ｃｓｃは共通電極１０６とソース信号線１
０８間の寄生容量を示す。
【００２７】ＴＦＴ−ＬＣＤは、図１に示す液晶画素１
０１をマトリクス状に多数配置したものであり、同一液
晶画素ラインの全てのＴＦＴ１０３のゲート１０７は走
査信号線１１１によって接続され、同一液晶画素列の全
ての液晶表示素子１０２の画素電極１０５はそれぞれの
ＴＦＴ１０３を介してソース信号線１０８に接続され
る。
０１をマトリクス状に多数配置したものであり、同一液
晶画素ラインの全てのＴＦＴ１０３のゲート１０７は走
査信号線１１１によって接続され、同一液晶画素列の全
ての液晶表示素子１０２の画素電極１０５はそれぞれの
ＴＦＴ１０３を介してソース信号線１０８に接続され
る。
【００２８】図２は本発明の実施の形態を示すソースド
ライバ出力回路の回路図である。このソースドライバ出
力回路は、ＰＭＯＳトランジスタ入力型の差動入力段と
出力段と制御回路とバイアス回路を有する。尚、電源端
子Ｖｄｄは電源端子Ｖｓｓよりも高電位であるものと
し、Ｖｓｓは通常は接地されている。
ライバ出力回路の回路図である。このソースドライバ出
力回路は、ＰＭＯＳトランジスタ入力型の差動入力段と
出力段と制御回路とバイアス回路を有する。尚、電源端
子Ｖｄｄは電源端子Ｖｓｓよりも高電位であるものと
し、Ｖｓｓは通常は接地されている。
【００２９】差動入力段は、ゲートをそれぞれ差動入力
端子５０、５１とし、ソースを共通接続して差動対を構
成するＰＭＯＳトランジスタＰ１２およびＰ１３と、Ｐ
１２の能動負荷であり、ドレインおよびゲートをＰ１２
のドレインに接続し、ソースをＶｓｓに接続したＮＭＯ
ＳトランジスタＮ１１と、Ｐ１３の能動負荷であり、ド
レインをＰ１３のドレインに接続し、ゲートをＮ１１の
ゲートに接続し、ソースをＶｓｓに接続したＮＭＯＳト
ランジスタＮ１２と、差動対Ｐ１２、Ｐ１３の電流源で
あり、ドレインをＰ１２のドレインに接続し、ゲートを
端子５５に接続し、ソースをＶｄｄに接続したＰＭＯＳ
トランジスタＰ１１により構成される。この作動入力段
の差動入力端子５０および５１には表示階調電圧および
基準電圧が入力され、これらの差電圧に対応する電圧が
端子５４に出力される。
端子５０、５１とし、ソースを共通接続して差動対を構
成するＰＭＯＳトランジスタＰ１２およびＰ１３と、Ｐ
１２の能動負荷であり、ドレインおよびゲートをＰ１２
のドレインに接続し、ソースをＶｓｓに接続したＮＭＯ
ＳトランジスタＮ１１と、Ｐ１３の能動負荷であり、ド
レインをＰ１３のドレインに接続し、ゲートをＮ１１の
ゲートに接続し、ソースをＶｓｓに接続したＮＭＯＳト
ランジスタＮ１２と、差動対Ｐ１２、Ｐ１３の電流源で
あり、ドレインをＰ１２のドレインに接続し、ゲートを
端子５５に接続し、ソースをＶｄｄに接続したＰＭＯＳ
トランジスタＰ１１により構成される。この作動入力段
の差動入力端子５０および５１には表示階調電圧および
基準電圧が入力され、これらの差電圧に対応する電圧が
端子５４に出力される。
【００３０】出力段は、ゲートを端子５４に接続し、ソ
ースをＶｓｓに接続したＮＭＯＳトランジスタＮ１３
と、Ｎ１３の能動負荷であり、ドレインをＮ１３のドレ
インに接続し、ゲートを端子５５に接続し、ソースをＶ
ｄｄに接続したＰＭＯＳトランジスタＰ１４と、ドレイ
ンをＮ１３のドレインに接続し、ソースをＶｓｓに接続
したＮＭＯＳトランジスタＮ１４と、Ｎ１４の能動負荷
であり、ドレインをＮ１３のドレインに接続し、ソース
をＶｄｄに接続したＰＭＯＳトランジスタＰ１６により
構成され、Ｎ１３、Ｐ１４、Ｎ１４、Ｐ１６の４つのド
レインの接続点を出力端子１１０出力端子１１０とす
る。
ースをＶｓｓに接続したＮＭＯＳトランジスタＮ１３
と、Ｎ１３の能動負荷であり、ドレインをＮ１３のドレ
インに接続し、ゲートを端子５５に接続し、ソースをＶ
ｄｄに接続したＰＭＯＳトランジスタＰ１４と、ドレイ
ンをＮ１３のドレインに接続し、ソースをＶｓｓに接続
したＮＭＯＳトランジスタＮ１４と、Ｎ１４の能動負荷
であり、ドレインをＮ１３のドレインに接続し、ソース
をＶｄｄに接続したＰＭＯＳトランジスタＰ１６により
構成され、Ｎ１３、Ｐ１４、Ｎ１４、Ｐ１６の４つのド
レインの接続点を出力端子１１０出力端子１１０とす
る。
【００３１】上記の出力段においては、Ｎ１３、Ｐ１４
のトランジスタ定数を電流駆動能力が小さくなるように
（小電流動作となるように）設定し、Ｎ１４のトランジ
スタ定数をＮ１３より電流駆動能力が大きくなるように
（大電流動作となるように）設定し、またＰ１６のトラ
ンジスタ定数をＰ１４より電流駆動能力が大きくなるよ
うに設定する。尚、Ｎ１３は第１のＮ型ＦＥＴに、Ｐ１
４は第１のＰ型ＦＥＴにそれぞれ該当し、またＮ１４は
第２のＮ型ＦＥＴに、Ｐ１６は第２のＰ型ＦＥＴにそれ
ぞれ該当する。
のトランジスタ定数を電流駆動能力が小さくなるように
（小電流動作となるように）設定し、Ｎ１４のトランジ
スタ定数をＮ１３より電流駆動能力が大きくなるように
（大電流動作となるように）設定し、またＰ１６のトラ
ンジスタ定数をＰ１４より電流駆動能力が大きくなるよ
うに設定する。尚、Ｎ１３は第１のＮ型ＦＥＴに、Ｐ１
４は第１のＰ型ＦＥＴにそれぞれ該当し、またＮ１４は
第２のＮ型ＦＥＴに、Ｐ１６は第２のＰ型ＦＥＴにそれ
ぞれ該当する。
【００３２】制御回路は、Ｐ１６を通常ＯＦＦとするた
めにＰ１６のゲートとＶｄｄの間に挿入された抵抗器Ｒ
１と、Ｎ１４を通常ＯＦＦとするためにＮ１４のゲート
端子とＶｓｓの間に挿入された抵抗器Ｒ２と、Ｐ１６の
ゲートと端子５４の間に挿入され、この接続を制御端子
５２に入力される制御信号に従ってＯＮ／ＯＦＦするア
ナログスイッチＳＷ１と、Ｎ１４のゲートと端子５４の
間に挿入され、この接続を制御端子５３に入力される制
御信号に従ってＯＮ／ＯＦＦするアナログスイッチＳＷ
２により構成される。
めにＰ１６のゲートとＶｄｄの間に挿入された抵抗器Ｒ
１と、Ｎ１４を通常ＯＦＦとするためにＮ１４のゲート
端子とＶｓｓの間に挿入された抵抗器Ｒ２と、Ｐ１６の
ゲートと端子５４の間に挿入され、この接続を制御端子
５２に入力される制御信号に従ってＯＮ／ＯＦＦするア
ナログスイッチＳＷ１と、Ｎ１４のゲートと端子５４の
間に挿入され、この接続を制御端子５３に入力される制
御信号に従ってＯＮ／ＯＦＦするアナログスイッチＳＷ
２により構成される。
【００３３】上記のアナログスイッチＳＷ１とＳＷ２
は、制御信号が‘Ｈ’レベルのときＯＮし、‘Ｌ’のと
きＯＦＦするものであり、制御端子５２、５３にはＳＷ
１とＳＷ２が同時にＯＮしないような制御信号が入力さ
れる。尚、この制御回路は制御手段に該当する。
は、制御信号が‘Ｈ’レベルのときＯＮし、‘Ｌ’のと
きＯＦＦするものであり、制御端子５２、５３にはＳＷ
１とＳＷ２が同時にＯＮしないような制御信号が入力さ
れる。尚、この制御回路は制御手段に該当する。
【００３４】バイアス回路は、定電流源Ｉ１３と、ドレ
インをＩ１３に接続し、ゲートを端子５４に接続し、ソ
ースをＶｄｄに接続したＰＭＯＳトランジスタＰ１５に
より構成され、Ｐ１５と差動入力段のＰ１１、およびＰ
１５と出力段のＰ１４はそれぞれカレントミラー回路を
構成し、またアナログスイッチＳＷ１がＯＮしていると
きは、Ｐ１５とＰ１６もカレントミラー回路を構成す
る。尚、Ｃ５１は周波数補償用（発信防止用）の容量で
ある。
インをＩ１３に接続し、ゲートを端子５４に接続し、ソ
ースをＶｄｄに接続したＰＭＯＳトランジスタＰ１５に
より構成され、Ｐ１５と差動入力段のＰ１１、およびＰ
１５と出力段のＰ１４はそれぞれカレントミラー回路を
構成し、またアナログスイッチＳＷ１がＯＮしていると
きは、Ｐ１５とＰ１６もカレントミラー回路を構成す
る。尚、Ｃ５１は周波数補償用（発信防止用）の容量で
ある。
【００３５】次に、ＴＦＴ−ＬＣＤの駆動動作について
説明する。ＴＦＴ−ＬＣＤにおいてマトリクス配置され
た多数のＴＦＴ１０３は、走査回路１１１により線順次
走査駆動され、各液晶画素ラインごとに順次ＯＮする
が、ソースドライバ１００は、これに同期して、表示階
調電圧に応じた画素電圧Ｖｐ（Ｖｓｓを基準とした値）
を出力し、ＴＦＴ１０３を介して該当する液晶表示素子
１０２を充放電駆動し、その画素電極１０５に画素電圧
Ｖｐを書き込む（画素電極１０５の電位をＶｐにす
る）。
説明する。ＴＦＴ−ＬＣＤにおいてマトリクス配置され
た多数のＴＦＴ１０３は、走査回路１１１により線順次
走査駆動され、各液晶画素ラインごとに順次ＯＮする
が、ソースドライバ１００は、これに同期して、表示階
調電圧に応じた画素電圧Ｖｐ（Ｖｓｓを基準とした値）
を出力し、ＴＦＴ１０３を介して該当する液晶表示素子
１０２を充放電駆動し、その画素電極１０５に画素電圧
Ｖｐを書き込む（画素電極１０５の電位をＶｐにす
る）。
【００３６】液晶表示素子１０２の光透過率は、液晶画
素電極１０５に書き込まれる画素電圧Ｖｐとコモン電極
１０６に印加される共通電極電圧Ｖｃ（以下、コモン電
圧と言う）との差電圧の絶対値である電極間電圧Ｖｐｃ
（＝｜Ｖｐ−Ｖｃ｜）の値に応じて制御することができ
る。従って電極間電圧Ｖｐｃを可変させることにより、
液晶ディスプレイに諧調表示をする（電圧変調駆動ある
いは振幅変調駆動と言う）。
素電極１０５に書き込まれる画素電圧Ｖｐとコモン電極
１０６に印加される共通電極電圧Ｖｃ（以下、コモン電
圧と言う）との差電圧の絶対値である電極間電圧Ｖｐｃ
（＝｜Ｖｐ−Ｖｃ｜）の値に応じて制御することができ
る。従って電極間電圧Ｖｐｃを可変させることにより、
液晶ディスプレイに諧調表示をする（電圧変調駆動ある
いは振幅変調駆動と言う）。
【００３７】またＴＦＴ−ＬＣＤは、液晶表示素子１０
２の信頼性確保とソースドライバ１００の消費電力低減
を目的として走査ライン反転駆動されるので、上記線順
次走査周期に同期して、コモン電極１０６はソースドラ
イバ１００の電源ＶｄｄとＶｓｓに交互に接続され、コ
モン電圧Ｖｃは走査ラインごとにＶｄｄまたはＶｓｓに
切り替わる。
２の信頼性確保とソースドライバ１００の消費電力低減
を目的として走査ライン反転駆動されるので、上記線順
次走査周期に同期して、コモン電極１０６はソースドラ
イバ１００の電源ＶｄｄとＶｓｓに交互に接続され、コ
モン電圧Ｖｃは走査ラインごとにＶｄｄまたはＶｓｓに
切り替わる。
【００３８】図３は図２に示すソースドライバ出力回路
を用いたＴＦＴ−ＬＣＤの駆動タイミングチャートであ
る。
を用いたＴＦＴ−ＬＣＤの駆動タイミングチャートであ
る。
【００３９】図３には、水平同期信号ＳＨの波形と、走
査ライン番号ＳＬ−Ｎｏ．と、コモン電極１０６に印加
されるコモン電圧Ｖｃの波形と、図２のソースドライバ
出力回路により走査ラインの画素電極１０５に書き込ま
れる画素電圧Ｖｐの波形を示してある。また図３には、
図２のソースドライバ出力回路におけるアナログスイッ
チＳＷ１およびＳＷ２のＯＮ／ＯＦＦ状態と、ＮＭＯＳ
トランジスタＮ１４およびＰＭＯＳトランジスタＰ１６
のＯＮ／ＯＦＦ状態を示してある。
査ライン番号ＳＬ−Ｎｏ．と、コモン電極１０６に印加
されるコモン電圧Ｖｃの波形と、図２のソースドライバ
出力回路により走査ラインの画素電極１０５に書き込ま
れる画素電圧Ｖｐの波形を示してある。また図３には、
図２のソースドライバ出力回路におけるアナログスイッ
チＳＷ１およびＳＷ２のＯＮ／ＯＦＦ状態と、ＮＭＯＳ
トランジスタＮ１４およびＰＭＯＳトランジスタＰ１６
のＯＮ／ＯＦＦ状態を示してある。
【００４０】走査回路１１１は、水平同期信号ＳＨの１
水平走査時間（以下、１Ｈと表記する）ごとに、液晶画
素ラインを順次走査し、走査ラインの各ＴＦＴ１０３を
ＯＮさせ、これに同期してソースドライバ１００はその
ラインの各液晶表示素子１０２を駆動する。すなわち、
ある１Ｈで第ｎラインを走査すると、次の１Ｈで第ｎ＋
１ラインを走査し、その次の１Ｈで第ｎ＋２ラインを走
査する。
水平走査時間（以下、１Ｈと表記する）ごとに、液晶画
素ラインを順次走査し、走査ラインの各ＴＦＴ１０３を
ＯＮさせ、これに同期してソースドライバ１００はその
ラインの各液晶表示素子１０２を駆動する。すなわち、
ある１Ｈで第ｎラインを走査すると、次の１Ｈで第ｎ＋
１ラインを走査し、その次の１Ｈで第ｎ＋２ラインを走
査する。
【００４１】また走査ライン反転駆動により、走査ライ
ンごとにコモン電極１０６と画素電極１０５の極性が反
転し、コモン電圧ＶｃはＶｄｄまたはＶｓｓに切り替わ
る。すなわち第ｎラインの走査時はＶｄｄ、第ｎ＋１ラ
イン走査時はＶｓｓ、第ｎ＋２ライン走査時はＶｄｄと
なる。
ンごとにコモン電極１０６と画素電極１０５の極性が反
転し、コモン電圧ＶｃはＶｄｄまたはＶｓｓに切り替わ
る。すなわち第ｎラインの走査時はＶｄｄ、第ｎ＋１ラ
イン走査時はＶｓｓ、第ｎ＋２ライン走査時はＶｄｄと
なる。
【００４２】次に図３に示す画素電圧Ｖｐおよび図２の
ソースドライバ出力回路の動作について説明する。
ソースドライバ出力回路の動作について説明する。
【００４３】図２において、アナログスイッチＳＷ２の
制御端子５２には、図３に示すコモン電圧Ｖｃを入力
し、アナログスイッチＳＷ１の制御端子５３には、コモ
ン電圧Ｖｃの反転信号を入力する。
制御端子５２には、図３に示すコモン電圧Ｖｃを入力
し、アナログスイッチＳＷ１の制御端子５３には、コモ
ン電圧Ｖｃの反転信号を入力する。
【００４４】差動入力端子５０と５１には、表示階調電
圧と基準電圧が印加され、この差電圧に応じた電圧（差
動出力電圧）が端子５４に出力される。この差動出力電
圧はＮＭＯＳトランジスタＮ１３のゲートに印加され
（ＳＷ２がＯＮのときはＮＭＯＳトランジスタＮ１４の
ゲートにも印加される）、出力端子１１０には所定の画
素電圧Ｖｐが出力される。この画素電圧Ｖｐは走査ライ
ン（すなわちＴＦＴ１０３がＯＮしているライン）の画
素電極１０５に書き込まれる。
圧と基準電圧が印加され、この差電圧に応じた電圧（差
動出力電圧）が端子５４に出力される。この差動出力電
圧はＮＭＯＳトランジスタＮ１３のゲートに印加され
（ＳＷ２がＯＮのときはＮＭＯＳトランジスタＮ１４の
ゲートにも印加される）、出力端子１１０には所定の画
素電圧Ｖｐが出力される。この画素電圧Ｖｐは走査ライ
ン（すなわちＴＦＴ１０３がＯＮしているライン）の画
素電極１０５に書き込まれる。
【００４５】ここで、コモン電圧Ｖｃの立ち上がり時も
し＜は立下がり時には、コモン電極１０６とソース信号
線１０８の間の寄生容量Ｃｓｃにより、ソース信号線１
０８、すなわちソースドライバ１００の出力端子１１０
にコモン電圧Ｖｃと同一極性の寄生電圧が発生する。こ
れにより、図３の第ｎライン等においては、出力端子１
１０にほぼＶｄｄに等しい寄生電圧が発生し（Ａで示し
た部分）、また第ｎ＋１ライン等においては、出力端子
１１０にほぼＶｓｓに等しい寄生電圧が発生する（Ｂで
示した部分）。
し＜は立下がり時には、コモン電極１０６とソース信号
線１０８の間の寄生容量Ｃｓｃにより、ソース信号線１
０８、すなわちソースドライバ１００の出力端子１１０
にコモン電圧Ｖｃと同一極性の寄生電圧が発生する。こ
れにより、図３の第ｎライン等においては、出力端子１
１０にほぼＶｄｄに等しい寄生電圧が発生し（Ａで示し
た部分）、また第ｎ＋１ライン等においては、出力端子
１１０にほぼＶｓｓに等しい寄生電圧が発生する（Ｂで
示した部分）。
【００４６】コモン電圧ＶｃがＶｄｄとなる第ｎライン
等においては、ＳＷ１はＯＦＦし、ＳＷ２はＯＮするの
で、Ｎ１４はゲートが端子５４に接続されてＯＮし、Ｐ
１６はＯＦＦする。またコモン電圧ＶｓｓがＶｓｓとな
る第ｎ＋１ライン等においては、ＳＷ１はＯＮし、ＳＷ
２はＯＦＦするので、Ｐ１６はゲートが端子５５に接続
されてＯＮし、Ｎ１４はＯＦＦする。
等においては、ＳＷ１はＯＦＦし、ＳＷ２はＯＮするの
で、Ｎ１４はゲートが端子５４に接続されてＯＮし、Ｐ
１６はＯＦＦする。またコモン電圧ＶｓｓがＶｓｓとな
る第ｎ＋１ライン等においては、ＳＷ１はＯＮし、ＳＷ
２はＯＦＦするので、Ｐ１６はゲートが端子５５に接続
されてＯＮし、Ｎ１４はＯＦＦする。
【００４７】従って、コモン電圧ＶｃがＶｄｄとなるラ
インの駆動の際は、Ｎ１３およびＮ１４によって出力端
子１１０から電流を引き込むことにより、画素電極１０
５が負極性となるように液晶表示素子１０２を放電させ
（負極性に充電すると言ってもよい）、画素電極１０５
に所定の画素電圧Ｖｐを書き込む（図３にＣで示した部
分）。またコモン電圧ＶｃがＶｓｓとなるラインの駆動
の際は、Ｐ１４およびＰ１６によって出力端子１１０か
ら電流を供給することにより、画素電極１０５が正極性
となるように液晶表示素子１０２を充電し、画素電極１
０５に所定の画素電圧Ｖｐを書き込む（図３にＤで示し
た部分）。尚、図３の画素電圧Ｖｐの波形における
（−）および（＋）は、コモン電極１０６に対する画素
電極１０５の極性を示している。
インの駆動の際は、Ｎ１３およびＮ１４によって出力端
子１１０から電流を引き込むことにより、画素電極１０
５が負極性となるように液晶表示素子１０２を放電させ
（負極性に充電すると言ってもよい）、画素電極１０５
に所定の画素電圧Ｖｐを書き込む（図３にＣで示した部
分）。またコモン電圧ＶｃがＶｓｓとなるラインの駆動
の際は、Ｐ１４およびＰ１６によって出力端子１１０か
ら電流を供給することにより、画素電極１０５が正極性
となるように液晶表示素子１０２を充電し、画素電極１
０５に所定の画素電圧Ｖｐを書き込む（図３にＤで示し
た部分）。尚、図３の画素電圧Ｖｐの波形における
（−）および（＋）は、コモン電極１０６に対する画素
電極１０５の極性を示している。
【００４８】このとき、Ｎ１４およびＰ１６の電流駆動
能力は、それぞれＮ１３およびＰ１４の電流駆動能力よ
りも大きいので、液晶表示素子１０２は主にＮ１４およ
びＰ１６により短時間で駆動される。またＮ１４とＰ１
６は同時にＯＮしないので、Ｐ１６からＮ１４へのパス
で貫通電流が流れることはなく、Ｎ１３およびＰ１４は
小電流動作となるようトランジスタ定数を設定してある
ので、Ｐ１４またはＮ１３を通って流れる貫通電流は小
さい。
能力は、それぞれＮ１３およびＰ１４の電流駆動能力よ
りも大きいので、液晶表示素子１０２は主にＮ１４およ
びＰ１６により短時間で駆動される。またＮ１４とＰ１
６は同時にＯＮしないので、Ｐ１６からＮ１４へのパス
で貫通電流が流れることはなく、Ｎ１３およびＰ１４は
小電流動作となるようトランジスタ定数を設定してある
ので、Ｐ１４またはＮ１３を通って流れる貫通電流は小
さい。
【００４９】このように上記実施の形態によれば、液晶
表示素子１０２のコモン電極１０６が画素電極１０５に
対して正極性であるときは、アナログスイッチＳＷ２が
ＯＮすることによって電流駆動能力の大きなＮＭＯＳト
ランジスタＮ１４をＯＮさせ、主にＮ１４によって液晶
表示素子１０２を放電駆動し、またコモン電極１０６が
負極性であるときは、アナログスイッチＳＷ１がＯＮす
ることによって電流駆動能力の大きなＰＭＯＳトランジ
スタＰ１６をＯＮさせ、主にＰ１６によって液晶表示素
子１０２を充電駆動することにより、高い電力利用効率
で液晶表示素子１０２を短時間に駆動することができ
る。
表示素子１０２のコモン電極１０６が画素電極１０５に
対して正極性であるときは、アナログスイッチＳＷ２が
ＯＮすることによって電流駆動能力の大きなＮＭＯＳト
ランジスタＮ１４をＯＮさせ、主にＮ１４によって液晶
表示素子１０２を放電駆動し、またコモン電極１０６が
負極性であるときは、アナログスイッチＳＷ１がＯＮす
ることによって電流駆動能力の大きなＰＭＯＳトランジ
スタＰ１６をＯＮさせ、主にＰ１６によって液晶表示素
子１０２を充電駆動することにより、高い電力利用効率
で液晶表示素子１０２を短時間に駆動することができ
る。
【００５０】尚、上記実施の形態のソースドライバ出力
回路として、図２において、ＮＭＯＳトランジスタをこ
れと相補的な特性を有するＰＭＯＳトランジスタに替
え、ＰＭＯＳトランジスタをこれと相補的な特性を有す
るＰＭＯＳトランジスタに替え、電源ＶｄｄとＶｓｓを
入れ替えた出力回路を用いてもよい。
回路として、図２において、ＮＭＯＳトランジスタをこ
れと相補的な特性を有するＰＭＯＳトランジスタに替
え、ＰＭＯＳトランジスタをこれと相補的な特性を有す
るＰＭＯＳトランジスタに替え、電源ＶｄｄとＶｓｓを
入れ替えた出力回路を用いてもよい。
【００５１】また制御回路に入力する制御信号として、
液晶表示素子のコモン電極が画素電極に対して負極性で
ある期間の内、液晶表示素子を放電駆動する所定期間だ
け図２のＮ１４をＯＮさせ、コモン電極が正極性である
期間の内、液晶表示素子を充電駆動する所定期間だけＰ
１６をＯＮさせるような信号を用いてもよい。
液晶表示素子のコモン電極が画素電極に対して負極性で
ある期間の内、液晶表示素子を放電駆動する所定期間だ
け図２のＮ１４をＯＮさせ、コモン電極が正極性である
期間の内、液晶表示素子を充電駆動する所定期間だけＰ
１６をＯＮさせるような信号を用いてもよい。
【００５２】また制御回路は、制御信号に従って、Ｎ１
４のゲートを端子５４に接続してＮ１４をＯＮさせ、か
つＯＦＦでき、Ｐ１６のゲートを端子５５に接続してＰ
１６をＯＮさせ、かつＯＦＦできるものであればよく、
アナログスイッチと抵抗器の組み合わせに限定されるも
のではない。
４のゲートを端子５４に接続してＮ１４をＯＮさせ、か
つＯＦＦでき、Ｐ１６のゲートを端子５５に接続してＰ
１６をＯＮさせ、かつＯＦＦできるものであればよく、
アナログスイッチと抵抗器の組み合わせに限定されるも
のではない。
【００５３】
【発明の効果】以上のように本発明によれば、液晶表示
素子のコモン電極が画素電極に対して正極性であるとき
は、制御手段によって電流駆動能力の大きな第２のＮ型
ＦＥＴをＯＮさせ、主に第２のＮ型ＦＥＴによって液晶
表示素子を放電駆動し、コモン電極が負極性であるとき
は、制御手段によって電流駆動能力の大きな第２のＰ型
ＦＥＴをＯＮさせ、主に第２のＰ型ＦＥＴによって液晶
表示素子を充電駆動することにより、高い電力利用効率
で液晶表示素子を短時間に駆動することができるので、
多階調で高品質の表示を実現でき、大画面、大容量のＴ
ＦＴ−ＬＣＤに適応することが可能となるという効果を
有する。
素子のコモン電極が画素電極に対して正極性であるとき
は、制御手段によって電流駆動能力の大きな第２のＮ型
ＦＥＴをＯＮさせ、主に第２のＮ型ＦＥＴによって液晶
表示素子を放電駆動し、コモン電極が負極性であるとき
は、制御手段によって電流駆動能力の大きな第２のＰ型
ＦＥＴをＯＮさせ、主に第２のＰ型ＦＥＴによって液晶
表示素子を充電駆動することにより、高い電力利用効率
で液晶表示素子を短時間に駆動することができるので、
多階調で高品質の表示を実現でき、大画面、大容量のＴ
ＦＴ−ＬＣＤに適応することが可能となるという効果を
有する。
【図１】ＴＦＴ一ＬＣＤの回路構成図である。
【図２】本発明の実施の形態のソースドライバ出力回路
の回路図である。
の回路図である。
【図３】本発明の実施の形態におけるＴＦＴ−ＬＣＤの
駆動タイミングチャートである。
駆動タイミングチャートである。
【図４】従来のソースドライバ出力回路の一例を示す回
路図である。
路図である。
【図５】従来のソースドライバ出力回路の電流特性図の
一例である。
一例である。
Ｎ１１〜Ｎ１４ ＮＭＯＳトランジスタ Ｐ１１〜Ｐ１６ ＰＭＯＳトランジスタ ＳＷ１、ＳＷ２ アナログスイッチ Ｒ１、Ｒ２ 抵抗器 Ｉ１３ 定電流源 Ｃ５１ 周波数補償用コンデンサ Ｖｄｄ 電源 Ｖｓｓ 電源（またはアース） ５０、５１ 差動入力端子 ５２、５３ 制御端子 ５４、５５ 内部端子 １１０ 出力端子
Claims (3)
- 【請求項１】 走査ライン反転駆動されるＴＦＴ−ＬＣ
Ｄの液晶表示素子の個別電極に画素電圧を書き込むソー
スドライバの出力回路において、 表示階調電圧と基準電圧が入力され、これを差動出力す
る差動入力段と、 ゲートを前記差動入力段の出力に接続し、ソースを接地
した第１のＮ型ＦＥＴと、 ドレインを第１のＮ型ＦＥＴのドレインに接続し、ソー
スを電源ラインに接続し、常時ＯＮとなるようにゲート
を定電圧バイアスした第１のＰ型ＦＥＴと、 電流駆動能力が第１のＮ型ＦＥＴよりも大きく、ドレイ
ンを第１のＮ型ＦＥＴのドレインに接続し、ソースを接
地した第２のＮ型ＦＥＴと、 電流駆動能力が第１のＰ型ＦＥＴよりも大きく、ドレイ
ンを第１のＮ型ＦＥＴのドレインに接続し、ソースを電
源ラインに接続した第２のＰ型ＦＥＴと、 液晶表示素子の共通電極が個別電極に対して正極性であ
るとき、第２のＮ型ＦＥＴのゲートを前記差動入力段の
出力に接続して第２のＮ型ＦＥＴをＯＮさせ、それ以外
のとき第２のＮ型ＦＥＴをＯＦＦさせ、また共通電極が
負極性であるとき、第２のＰ型ＦＥＴのゲートを定電圧
バイアスして第２のＰ型ＦＥＴをＯＮさせ、それ以外の
とき第２のＰ型ＦＥＴをＯＦＦさせることにより、第２
のＮ型ＦＥＴと第２のＰ型ＦＥＴを排他的にＯＮさせる
制御手段とを有し、第１および第２のＮ型ＦＥＴおよび
Ｐ型ＦＥＴの４つのドレインの接続点から画素電圧を出
力することを特徴とするソースドライバの出力回路。 - 【請求項２】 走査ライン反転駆動されるＴＦＴ−ＬＣ
Ｄの液晶表示素子の個別電極に画素電圧を書き込むソー
スドライバの出力回路において、 表示階調電圧と基準電圧が入力され、これを差動出力す
る差動入力段と、 ゲートを前記差動入力段の出力に接続し、ソースを電源
ラインに接続した第１のＰ型ＦＥＴと、 ドレインを第１のＰ型ＦＥＴのドレインに接続し、ソー
スを接地し、常時ＯＮとなるようにゲートを定電圧バイ
アスした第１のＮ型ＦＥＴと、 電流駆動能力が第１のＰ型ＦＥＴよりも大きく、ドレイ
ンを第１のＰ型ＦＥＴのドレインに接続し、ソースを電
源ラインに接続した第２のＰ型ＦＥＴと、 電流駆動能力が第１のＮ型ＦＥＴよりも大きく、ドレイ
ンを第１のＰ型ＦＥＴのドレインに接続し、ソースを接
地した第２のＮ型ＦＥＴと、 液晶表示素子の共通電極が個別電極に対して負極性であ
るとき、第２のＰ型ＦＥＴのゲートを前記差動入力段の
出力に接続して第２のＰ型ＦＥＴをＯＮさせ、それ以外
のとき第２のＰ型ＦＥＴをＯＦＦさせ、また共通電極が
正極性であるとき、第２のＮ型ＦＥＴのゲートを定電圧
バイアスして第２のＮ型ＦＥＴをＯＮさせ、それ以外の
とき第２のＮ型ＦＥＴをＯＦＦさせることにより、第２
のＰ型ＦＥＴと第２のＮ型ＦＥＴを排他的にＯＮさせる
制御手段とを有し、第１および第２のＰ型ＦＥＴおよび
Ｎ型ＦＥＴの４つのドレインの接続点から画素電圧を出
力することを特徴とするソースドライバの出力回路。 - 【請求項３】 液晶表示素子の共通電極が個別電極に対
して負極性である期間の内、所定期間だけ第２のＮ型Ｆ
ＥＴをＯＮさせ、共通電極が正極性である期間の内、所
定期間だけ第２のＰ型ＦＥＴをＯＮさせる前記制御手段
を有することを特徴とする請求項１または２に記載のソ
ースドライバの出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3763496A JPH09230829A (ja) | 1996-02-26 | 1996-02-26 | ソースドライバの出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3763496A JPH09230829A (ja) | 1996-02-26 | 1996-02-26 | ソースドライバの出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09230829A true JPH09230829A (ja) | 1997-09-05 |
Family
ID=12503083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3763496A Withdrawn JPH09230829A (ja) | 1996-02-26 | 1996-02-26 | ソースドライバの出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09230829A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6396485B1 (en) | 1998-05-20 | 2002-05-28 | Nec Corporation | Display apparatus with drive circuit capable of reducing power consumption |
| US6954192B2 (en) * | 2002-01-30 | 2005-10-11 | Samsung Electronics Co., Ltd. | Source driver output circuit of thin film transistor liquid crystal display |
| US6995741B2 (en) | 2001-06-04 | 2006-02-07 | Seiko Epson Corporation | Driving circuit and driving method |
| US7006070B2 (en) | 2001-06-04 | 2006-02-28 | Seiko Epson Corporation | Operational amplifier circuit, driving circuit, and driving method |
| US7019729B2 (en) * | 2001-05-24 | 2006-03-28 | Sanyo Eleectric Co., Ltd. | Driving circuit and display comprising the same |
| US7030865B2 (en) | 2001-06-04 | 2006-04-18 | Seiko Epson Corporation | Operational amplifier circuit, driving circuit and driving method |
| KR100608743B1 (ko) * | 2004-03-31 | 2006-08-08 | 하이맥스 테크놀러지스, 아이엔씨. | 액정 디스플레이의 구동 장치 |
| US7184013B2 (en) | 2000-07-03 | 2007-02-27 | Nec Electronics Corporation | Semiconductor circuit in which power consumption is reduced and semiconductor circuit system using the same |
| US10373576B2 (en) | 2009-09-28 | 2019-08-06 | Boe Technology Group Co., Ltd. | Liquid crystal display driving apparatus including pixel voltage driving circuit for providing periodical pulse high-voltage signal |
-
1996
- 1996-02-26 JP JP3763496A patent/JPH09230829A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6396485B1 (en) | 1998-05-20 | 2002-05-28 | Nec Corporation | Display apparatus with drive circuit capable of reducing power consumption |
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| US6995741B2 (en) | 2001-06-04 | 2006-02-07 | Seiko Epson Corporation | Driving circuit and driving method |
| US7006070B2 (en) | 2001-06-04 | 2006-02-28 | Seiko Epson Corporation | Operational amplifier circuit, driving circuit, and driving method |
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| US7821485B2 (en) | 2002-01-30 | 2010-10-26 | Samsung Electronics Co., Ltd. | Source driver output circuit of thin film transistor liquid crystal display |
| KR100608743B1 (ko) * | 2004-03-31 | 2006-08-08 | 하이맥스 테크놀러지스, 아이엔씨. | 액정 디스플레이의 구동 장치 |
| US10373576B2 (en) | 2009-09-28 | 2019-08-06 | Boe Technology Group Co., Ltd. | Liquid crystal display driving apparatus including pixel voltage driving circuit for providing periodical pulse high-voltage signal |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030506 |